DE19711481A1 - Verfahren zur Herstellung eines vertikalen MOS-Transistors - Google Patents
Verfahren zur Herstellung eines vertikalen MOS-TransistorsInfo
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Description
Im Hinblick auf immer schnellere Bauelemente bei höherer In
tegrationsdichte nehmen die Strukturgrößen integrierter
Schaltungen von Generation zu Generation ab. Dieses gilt auch
für die CMOS-Technologie. Es wird allgemein erwartet (siehe
zum Beispiel Roadmap of Semiconductor Technology, Solid State
Technology 3, (1995)), daß um das Jahr 2010 MOS-Transistor
mit einer Gatelänge von weniger als 100 nm eingesetzt werden.
Einerseits wird versucht, durch Skalierung der heute üblichen
CMOS-Technologie planare MOS-Transistoren mit derartigen Ga
telängen zu entwickeln (siehe zum Beispiel A. Hori, H. Nakao
ka, H. Umimoto, K. Yamashita, M. Takase, N. Shimizu, B. Mizu
no, S. Odanaka, A 0,05 µm-CMOS with Ultra Shallow Sour
ce/Drain Junctions Fabricated by 5 keV Ion Implantation and
Rapid Thermal Annealing, IEDM 1994, 485 und H. Hu, L. T. Su,
Y. Yang, D. A. Antoniadis, H. I. Smith, Channel and Sour
ce/Drain Engineering in High-Performance sub-0,1 µm NMOSFETs
using X-Ray lithography, Sympl. VLSI Technology, 17, (1994)).
Derartige planare MOS-Transistoren mit Kanallängen unter 100
nm herzustellen, erfordert den Einsatz von Elektronenstrahl
lithographie und ist bisher nur im Labormaßstab möglich. Der
Einsatz der Elektronenstrahllithographie führt zu einer über
proportionalen Steigerung der Entwicklungskosten.
Parallel dazu werden zur Realisierung kurzer Kanallängen ver
tikale Transistoren untersucht (siehe zum Beispiel L. Risch,
W. H. Krautschneider, F. Hofmann, H. Schäfer, Vertical MOS
Transistor with 70 nm channel length, ESSDERC 1995, Seite 101
bis 104). Dabei werden Schichtenfolgen entsprechend Source,
Kanal und Drain gebildet, die ringförmig von Gatedielektrikum
und Gateelektrode umgeben sind. Diese vertikalen MOS-
Transistoren sind im Vergleich zu planaren MOS-Transistoren
bezüglich ihrer Hochfrequenz- und Liogikeigenschaften bisher
unbefriedigend. Dieses wird einerseits auf parasitären Kapa
zitäten des überlappenden Gates und andererseits auf die Aus
bildung eines parasitären Bipolartransistors in der vertika
len Schichtenfolge zurückgeführt.
Der Erfindung liegt daher das Problem zugrunde, ein Verfahren
zur Herstellung eines vertikalen MOS-Transistors anzugeben,
bei dem die Hochfrequenz- und Logikeigenschaften des vertika
len MOS-Transistors mit denen planarer MOS-Transistoren ver
gleichbar werden.
Dieses Problem wird erfindungsgemäß gelöst durch ein Verfah
ren nach Anspruch 1. Weitere Ausgestaltungen der Erfindung
gehen aus den übrigen Ansprüchen hervor.
In dem Verfahren wird auf einer Hauptfläche eines Halbleiter
substrats eine Maske mit einer Öffnung gebildet, wobei inner
halb der Öffnung die Hauptfläche des Halbleitersubstrats
freiliegt. In dieser Öffnung wird durch selektive Epitaxie
eine Schichtenfolge aufgewachsen, die jeweils eine Schicht
für ein unteres Source-/Draingebiet, ein Kanalgebiet und ein
oberes Source/Drain-Gebiet aufweist. Beim Aufwachsen der
Schichtenfolge werden am Rand der Schichtenfolge Facetten ge
bildet, so daß die Dicke der Schichten am Rand der Öffnung
geringer ist als in der Mitte. Gatedielektrikum und Gateelek
trode werden am Rand der Schichtenfolge gebildet.
In dem Verfahren wird die Erkenntnis ausgenutzt, daß sich bei
der selektiven Epitaxie an den Rändern einer Maske Facetten
ausbilden, da an diesen Rändern die Aufwachsrate bei der se
lektiven Epitaxie geringer ist. Eine Untersuchung über die
Ausbildung von Facetten bei der selektiven Epitaxie ist zum
Beispiel aus L. Vescan, Radiative recombination in SiGe/Si
dots . . ., Mater. Science and Eng. B28, 1-8 (1994), bekannt.
Diese Eigenschaft der selektiven Epitaxie wird ausgenutzt, um
die Dicke der Schichten am Rand der Schichtenfolge geringer
als in der Mitte der Schichtenfolge zu realisieren. Dadurch
wird erzielt, daß die Basisweite des parasitären Bipolartran
sistors, der sich in der Mitte der Schichtenfolge bildet,
größer ist als die Kanalweite des vertikalen MOS-Transistors,
der am Rand der Schichtenfolge gebildet wird. Die Kanaleigen
schaften sind daher von den Volumeneigenschaften in der
Schichtenfolge entkoppelt. Da der parasitäre Bipolartransi
stor eine größere Basisweite hat, als es der Kanallänge des
vertikalen MOS-Transistors entspricht, bestimmt der vertikale
MOS-Transistor die Eigenschaften der Struktur.
Vorzugsweise weist die Maske mindestens an der Oberfläche
SiO2 und/oder Si3N4 auf. Unter Verwendung einer Maske aus
diesen Materialien läßt sich das Dickenverhältnis zwischen
Mitte und Rand der Schichtenfolge je nach Wachstumsbedingun
gen zwischen 2 und 3 einstellen.
Es liegt im Rahmen der Erfindung, bei der Bildung der Maske
ganzflächig eine erste isolierende Schicht, eine leitfähige
Schicht und eine zweite isolierende Schicht zu bilden, in de
nen die Öffnung erzeugt wird. Vor der selektiven Epitaxie zur
Bildung der Schichtenfolge wird an der freigelegten Oberflä
che der leitfähigen Schicht das Gatedielektrikum gebildet.
Aus der leitfähigen Schicht wird die Gateelektrode gebildet.
Dieses Verfahren hat den Vorteil, daß die Seitenwand der
Schichtenfolge bei der Herstellung des Gatedielektrikums und
der Gateelektrode nicht mehr einem Ätzprozeß unterworfen
wird.
Vorzugsweise wird dabei das untere Source-/Draingebiet in ei
ner solchen Höhe aufgewachsen, daß es am Rand der Öffnung mit
der ersten isolierenden Schicht abschließt. Das Kanalgebiet
wird in der Höhe so aufgewachsen, daß es am Rand der Öffnung
mit der leitfähigen Schicht abschließt. Auf diese Weise wer
den die parasitären Kapazitäten der Gateelektrode minimiert,
was zu einer weiteren Verbesserung der Hochfrequenzeigen
schaften führt.
Ferner liegt es im Rahmen der Erfindung, die Maske aus iso
lierendem Material zu bilden. Nach der Bildung der Schichten
folge wird dann die Seitenwand des Kanalgebietes so freige
legt, daß die Seitenwand des unteren Source-/Draingebietes
von dem isolierenden Material der Maske im wesentlichen be
deckt bleibt. An der freigelegten Seitenwand des Kanalgebie
tes werden anschließend das Gatedielektrikum und die Ga
teelektrode gebildet, wobei die Gateelektrode in der Höhe
vorzugsweise auf die Höhe des Kanalgebiets abgestimmt wird.
Auch in dieser Ausführungsform werden die Kapazitäten der Ga
teelektrode minimiert, was zu einer Verbesserung der Hochfre
quenzeigenschaften führt. Die Gateelektrode wird zum Beispiel
durch Abscheiden und Strukturieren einer leitfähigen Schicht
gebildet.
Vorzugsweise wird die Maske aus isolierendem Material, dabei
aus einer ersten isolierenden Schicht und einer zweiten iso
lierenden Schicht gebildet. Die erste isolierende Schicht ist
dabei auf der Hauptfläche des Substrats angeordnet. Die zwei
te isolierende Schicht ist auf der ersten isolierenden
Schicht angeordnet. Die zweite isolierende Schicht ist selek
tiv zur ersten isolierenden Schicht und zur Schichtenfolge
ätzbar. Das untere Source-/Draingebiet wird in diesem Fall in
einer solchen Höhe aufgewachsen, daß es am Rand der Öffnung
in der Höhe mit der ersten isolierenden Schicht abschließt.
Nach dem Aufwachsen der Schichtenfolge wird in der zweiten
isolierenden Schicht eine Öffnung gebildet, die das Kanalge
biet ringförmig umgibt. Nach Bildung des Gatedielektrikums
wird die Öffnung mit einer leitfähigen Schicht aufgefüllt.
Durch Strukturieren der leitfähigen Schicht, zum Beispiel mit
Hilfe von Planarisierungsschritten, wird schließlich die Ga
teelektrode gebildet.
Dabei ist es besonders vorteilhaft, die Öffnung in der zwei
ten isolierenden Schicht an mindestens einer Seite der
Schichtenfolge über die Schichtenfolge deutlich hinaus ragen
zu lassen. Die Öffnung weist in diesem Fall an mindestens ei
ner Seite der Schichtenfolge eine Aufweitung auf. Im Bereich
dieser Aufweitung werden inselförmige Hilfsstrukturen aus dem
Material der zweiten isolierenden Schicht angeordnet. Dadurch
weist die Öffnung im Bereich der Aufweitung einen gitterför
migen Querschnitt auf. Die leitfähige Schicht füllt die Öff
nung auch im Bereich der Aufweitung auf. Dadurch weist auch
die Gateelektrode mindestens teilweise einen gitterförmigen
Querschnitt auf. Im Bereich der Aufweitung kann nachfolgend
ein Kontaktloch zur Gateelektrode geöffnet werden, das in
seiner Strukturfeinheit wesentlich gröber sein kann als die
Strukturen der Öffnung. Auf diese Weise kann das Kontaktloch
so bemessen werden, daß elektrische Eigenschaften des Gate
kontakts optimiert werden.
Eine weitere Verbesserung der Hochfrequenzeigenschaften durch
Minimierung der parasitären Kapazitäten wird dadurch erzielt,
daß die Schichtenfolge ringförmig strukturiert wird und die
ringförmig strukturierte Schichtenfolge mit einer isolieren
den Füllung versehen wird. Durch das Entfernen des Halblei
termaterials im Inneren der Schichtenfolge wird die Ausbil
dung von Raumladungszonen, die wiederum parasitäre Kapazitä
ten bewirken, unterdrückt.
Im folgenden wird die Erfindung anhand von Ausführungsbei
spielen, die in den Figuren dargestellt sind, näher erläu
tert.
Fig. 1 zeigt einen Schnitt durch ein Halbleitersubstrat mit
einem Anschlußgebiet und einer Maske.
Fig. 2 zeigt den Schnitt durch das Halbleitersubstrat nach
Bildung einer Schichtenfolge durch selektive Epita
xie.
Fig. 3 zeigt den Schnitt nach Bildung einer Öffnung, die die
Schichtenfolge ringförmig umgibt und Bildung eines
Gatedielektrikums.
Fig. 4 zeigt eine Aufsicht auf die Fig. 3.
Fig. 5 zeigt den in Fig. 3 dargestellten Schnitt nach Auf
füllen der Öffnung mit einer leitfähigen Schicht und
Erzeugung einer planarisierenden Isolationsschicht.
Fig. 6 zeigt den Schnitt nach Bildung einer Gateelektrode
durch Strukturierung der leitfähigen Schicht.
Fig. 7 zeigt den Schnitt nach Öffnung von Kontaktlöchern.
Fig. 8 zeigt den Schnitt nach Bildung von Metallsilizidan
schlußflächen, einer Passivierungsschicht und Kontak
ten.
Fig. 9 zeigt einen Schnitt durch ein Halbleitersubstrat mit
einem Anschlußgebiet und einer Maske.
Fig. 10 zeigt den Schnitt nach Bildung einer Schichtenfolge
durch selektive Epitaxie.
Fig. 11 zeigt den Schnitt nach Bildung einer Öffnung, die
die Schichtenfolge ringförmig umgibt.
Fig. 12 zeigt den Schnitt nach Bildung einer Gateelektrode,
einer Passivierungsschicht und Kontakten.
Fig. 13 zeigt einen Schnitt durch ein Halbleitersubstrat mit
einem Anschlußgebiet und einer Maske, die eine leit
fähige Schicht aufweist, an deren Oberfläche ein Ga
tedielektrikum gebildet ist.
Fig. 14 zeigt den Schnitt nach Bildung einer Schichtenfolge
durch selektive Epitaxie und Abscheidung und Planari
sierung einer isolierenden Schicht.
Fig. 15 zeigt den Schnitt nach Rückätzen der isolierenden
Schicht und Bildung von Spacern an den Seitenwänden
der Maske.
Fig. 16 zeigt den Schnitt nachdem die Schichtenfolge unter
Verwendung des Spacers als Maske ringförmig struktu
riert wurde, wobei die Oberfläche des Anschlußgebie
tes freigelegt wird.
Fig. 17 zeigt den Schnitt, nachdem die ringförmig struktu
rierte Schichtenfolge mit einer isolierenden Füllung
versehen wurde und nach der Bildung von Kontakten.
Die Darstellungen in den Figuren sind nicht maßstäblich.
In einem Substrat 11 aus monokristallinem Silizium, zum Bei
spiel einer monokristallinen Siliziumscheibe oder der mono
kristallinen Siliziumschicht eines SOI-Substrates, wird in
einem ersten Ausführungsbeispiel ein Anschlußgebiet 12 durch
Implantation mit Arsen oder Phosphor mit 5 × 1015 cm2, 40 keV
und anschließendes Tempern zur Aktivierung des Dotierstoffes
gebildet (siehe Fig. 1).
Auf dem Substrat 11 wird anschließend eine Maske 13 gebildet.
Dazu wird ganzflächig eine Siliziumnitridschicht 131 in einer
Dicke von zum Beispiel 70 nm und darauf eine Siliziumoxid
schicht 132 in einer Dicke von zum Beispiel 500 nm aufge
bracht. Die Siliziumoxidschicht 132 und die Siliziumnitrid
schicht 131 werden anschließend durch anisotropes Ätzen
strukturiert, wobei eine Öffnung 130 gebildet wird. Innerhalb
der Öffnung 130 liegt die Oberfläche des Anschlußgebietes 12
frei.
Innerhalb der Öffnung 130 wird durch selektive Epitaxie eine
Schichtenfolge 14 aufgewachsen, die eine erste Schicht 141
für ein unteres Source-/Draingebiet, eine zweite Schicht 142
für ein Kanalgebiet und eine dritte Schicht 143 für ein obe
res Source-/Draingebiet aufweist (siehe Fig. 2). Die erste
Schicht 141 wird zum Beispiel aus n-dotiertem Silizium mit
einer Dotierstoffkonzentration von 5 × 1019 cm-3 in einer
Schichtdicke von 100 nm aufgewachsen. Die zweite Schicht 142
wird zum Beispiel aus p-dotiertem Silizium mit einer Dotier
stoffkonzentration von 1018 cm-3 in einer Schichtdicke von
100 nm aufgewachsen. Die dritte Schicht 143 wird aus n-
dotiertem Silizium mit einer Dotierstoffkonzentration von 5 ×
1019 cm-3 in einer Schichtdicke von 200 nm aufgewachsen. Die
selektive Epitaxie wird dabei so geführt, daß es am Rand der
Öffnung 130 zur Facettenbildung kommt. Das heißt, die erste
Schicht 141, zweite Schicht 142 und die dritte Schicht 143
weisen am Rand der Öffnung 130 eine geringere Schichtdicke
als in der Mitte der Öffnung 130 auf. Die angegebenen
Schichtdicken gelten für die Mitte der Öffnung. Die selektive
Epitaxie wird zum Beispiel unter Verwendung folgender Prozeß
gase Si2H2Cl2, B2H6, AsH3, PH3, HCl, H2 im Temperaturbereich
zwischen 700 bis 950°C und dem Druckbereich zwischen 5 bis
20000 Pa auf Silizium-Wafern mit einer [110]-Flat-Orientie
rung durchgeführt. Die erste Schicht 141 wird so aufgewach
sen, daß ihre Dicke am Rand der Öffnung 130 in etwa mit der
Dicke der Siliziumnitridschicht 131 übereinstimmt.
Unter Verwendung einer photolithographisch erzeugten Maske
(nicht dargestellt) wird anschließend eine Öffnung 15 in der
Siliziumoxidschicht 132 gebildet, die die Seitenwände der
Schichtenfolge 14 freilegt (siehe Fig. 3 und Aufsicht in Fig.
4). In der Öffnung 15 wird die Oberfläche der Siliziumni
tridschicht 131 freigelegt. Die Öffnung 15 weist seitlich der
Schichtenfolge 14 eine Aufweitung 150 auf, in der inselförmi
ge Strukturen 132' aus dem Material der Siliziumoxidschicht
132 angeordnet sind (siehe Fig. 4). Die inselförmigen Struk
turen 132' sind matrixförmig angeordnet, so daß die Öffnung
15 im Bereich der Aufweitung 150 einen gitterförmigen Quer
schnitt aufweist.
Die Öffnung 15 überlappt die Schichtenfolge 14 seitlich. Da
die Justierung in lithographischen Verfahren genauer ist als
die minimale Strukturgröße, beträgt der Abstand zwischen der
Schichtenfolge 14 und der strukturierten Siliziumoxidschicht
132 weniger als eine minimale Strukturgröße. Bei Verwendung
einer Lithographie mit einer minimalen Strukturgröße von 0,6
um und einer Justiergenauigkeit von 0,2 µm beträgt der Ab
stand zwischen der Schichtenfolge 14 und der Siliziumoxid
schicht 132 bzw. den inselförmigen Strukturen 132' zum Bei
spiel 0,3 µm. Die Strukturgröße der inselförmigen Strukturen
132' beträgt jeweils eine minimale Strukturgröße, zum Bei
spiel 0,6 µm.
Durch thermische Oxidation wird anschließend an der freilie
genden Oberfläche der zweiten Schicht 142 sowie der dritten
Schicht 143 ein Gatedielektrikum 16 aus SiO2 in einer
Schichtdicke von 3 bis 5 nm gebildet.
Anschließend wird ganz flächig eine leitfähige Schicht 17 ab
geschieden. Die Dicke der leitfähigen Schicht 17 wird so ein
gestellt, daß der Zwischenraum zwischen der Schichtenfolge 14
und der Siliziumoxidschicht 132 aufgefüllt wird. Für die
leitfähige Schicht 17 sind alle Materialien geeignet, die als
Gateelektrode in Frage kommen, insbesondere dotiertes Polysi
lizium, Metallsilizid, Metall. Die leitfähige Schicht 17 wird
zum Beispiel aus n-dotiertem Polysilizium in einer Schicht
dicke von 400 nm gebildet (siehe Fig. 5). Anschließend wird
auf die leitfähige Schicht 17 eine Planarisierungsschicht 18
zum Beispiel aus Photolack oder einem anderen Spin-on Materi
al gebildet. Die Oberfläche der leitfähigen Schicht 17 wird
zum Beispiel durch Planarisierungsätzen oder chemisch
mechanisches Polieren eingeebnet. Anschließend wird die leit
fähige Schicht 17 hochselektiv zu SiO2 geätzt. Dabei wird aus
der leitfähigen Schicht 17 eine Gateelektrode 170 gebildet
(siehe Fig. 6).
Anschließend wird ganz flächig eine weitere SiO2-Schicht in
einer Schichtdicke von zum Beispiel 70 nm aufgebracht und mit
Hilfe einer Photolackmaske 19 strukturiert. Dabei werden die
Oberfläche des Anschlußgebietes 12, der Gateelektrode 170 so
wie der dritten Schicht 143 teilweise freigelegt (siehe Fig.
7).
Durch selbstjustierte Silizierung zum Beispiel in einem Sali
cideproezß mit Titan werden an der freigelegten Oberfläche
des Anschlußgebietes 12, der Gateelektrode 170 und der drit
ten Schicht 143 Silizidanschlüsse 110 gebildet (siehe Fig.
8). Die Silizidanschlüsse 110 dienen jeweils der Reduzierung
der parasitären Serienwiderstände.
Nach ganzflächigem Aufbringen einer Passivierungsschicht 111
zum Beispiel aus SiO2, in der Kontaktlöcher zu den Silizidan
schlüssen 110 zum Anschlußgebiet 12 sowie zur dritten Schicht
143 und zur Gateelektrode 170 geöffnet werden, werden durch
Bildung einer Metallschicht und Strukturierung der Metall
schicht Kontakte 112 zum Anschlußgebiet 12, zur dritten
Schicht 143, die das obere Source-/Draingebiet bildet, sowie
zur Gateelektrode 170 gebildet. Das Kontaktloch zur Gateelek
trode 170 ist in dem in Fig. 8 dargestellten Schnitt nicht
sichtbar. Es befindet sich im Bereich der Aufweitung 150
(vergleiche Fig. 4). Durch die gitterförmige Struktur der
Gateelektrode 170 im Bereich der Aufweitung 150 (vergleiche
Fig. 4) ist es möglich, das Kontaktloch zur Gateelektrode
170 mit einem größeren Querschnitt vorzusehen, als es den
Strukturgrößen der Gateelektrode 170 in diesem Bereich ent
spricht. Das Kontaktloch zur Gateelektrode 170 überlappt eine
oder mehrere der inselförmigen Strukturen 132'.
In einem Substrat 21, zum Beispiel einer monokristallinen Si
liziumscheibe oder der monokristallinen Siliziumschicht eines
SOI-Substrates wird in einem zweiten Ausführungsbeispiel zum
Beispiel durch maskierte Implantation und nachfolgende Tempe
rung zur Ausheilung der Implantationsschäden ein Anschlußge
biet 22 gebildet. Anschließend wird auf der Oberfläche des
Substrats 21 eine Maske 23 gebildet, die eine Öffnung 230
aufweist, in der die Oberfläche des Anschlußgebietes 22 frei
liegt (siehe Fig. 9).
Zur Bildung der Maske 23 wird auf das Substrat 21 eine An
schlußschicht 231, eine Siliziumnitridschicht 232 und eine
Siliziumoxidschicht 233 aufgebracht. Die Anschlußschicht 231
wird zum Beispiel aus hochdotiertem Polysilizium in einer
Schichtdicke von 50 nm gebildet. Für die Anschlußschicht 231
sind alle elektrisch leitfähigen Materialien, insbesondere
dotiertes Polysilizium, Silizid, Metall geeignet. Die Silizi
umnitridschicht 232 wird in einer Schichtdicke von 20 nm auf
gebracht. Die Siliziumoxidschicht 233 wird in einer Schicht
dicke von zum Beispiel 500 nm aufgebracht.
Unter Verwendung einer photolithographisch erzeugten Maske
(nicht dargestellt) werden die Anschlußschicht 231, die Sili
ziumnitridschicht 232 und die Siliziumoxidschicht durch ani
sotropes Ätzen zum Beispiel mit CHF3, O2 (für Nitrid, Oxid)
HBr, Cl2, He, O2 (für Polysilizium) strukturiert. Dabei wird
die Öffnung 230 gebildet. Nachfolgend werden an den der Öff
nung 230 zugewandten Seitenwänden der Anschlußschicht 231,
der Siliziumnitridschicht 232 und der Siliziumoxidschicht 233
durch konforme Abscheidung und anisotropes Rückätzen einer
Siliziumoxidschicht Siliziumoxidspacer 234 gebildet. Die Si
liziumoxidspacer weisen eine Breite von 10 nm auf (siehe Fig.
9).
Durch selektive Epitaxie wird in der Öffnung 230 eine Schich
tenfolge 24 aufgewachsen, die eine erste Schicht 241 für ein
unteres Source-/Draingebiet, eine zweite Schicht 242 für ein
Kanalgebiet und eine dritte Schicht 243 für ein oberes Sour
ce-/Draingebiet aufweist (siehe Fig. 10). Die selektive Epi
taxie wird unter Einhaltung folgender Prozeßbedingungen
durchgeführt: Prozeßgas: SiH2Cl2, B2H6, AsH3, PH3, HCl, H2,
Temperaturbereich: 700 bis 950°C, Druckbereich: 5 bis 20 000
Pa. Dabei wird die erste Schicht 241 aus n-dotiertem Silizium
mit einer Dotierstoffkonzentration von 5 × 1019 cm-3 in einer
Schichtdicke von 100 nm gebildet. Die zweite Schicht 242 wird
aus p-dotiertem Silizium mit einer Dotierstoffkonzentration
von 1018 cm-3 in einer Schichtdicke von 100 nm gebildet. Die
dritte Schicht 243 wird aus n-dotiertem Silizium mit einer
Dotierstoffkonzentration von 5 × 1019 cm-3 in einer Schicht
dicke von 200 nm gebildet. Die angegebenen Dicken beziehen
sich auf die Mitte der Öffnung 230. Bei den angegebenen Pro
zeßparametern kommt es zur Ausbildung von Facetten am Rand
der Öffnung 230, so daß die Schichtdicken der ersten Schicht
241, der zweiten Schicht 242 und der dritten Schicht 243 dort
um einen Faktor von ca. 2 bis 3 geringer sind.
Anschließend wird eine Öffnung 25 gebildet, die die Schich
tenfolge 24 ringförmig umgibt (siehe Fig. 11). In der Öff
nung 25 sind die Seitenwände der zweiten Schicht 242 und der
dritten Schicht 243 freigelegt. Die Öffnung 25 wird unter
Verwendung einer photolithographisch gebildeten Maske (nicht
dargestellt) geätzt, wobei die Siliziumnitridschicht 232 als
Ätzstop dient. Im Bereich der ersten Schicht 241 verbleibt
ein Rest des Siliziumoxidspacers 234, der die Anschlußschicht
231 gegen die erste Schicht 241 isoliert. Die Anschlußschicht
231 steht mit dem Anschlußgebiet 22 in elektrischer Verbin
dung.
Durch thermische Oxidation wird an der freiliegenden Oberflä
che der zweiten Schicht 242 und der dritten Schicht 243 ein
Gatedielektrikum 26 gebildet. Das Gatedielektrikum 26 wird
aus SiO2 in einer Schichtdicke von zum Beispiel 3 bis 5 nm
gebildet. Der MOS-Transistor wird analog wie im ersten Aus
führungsbeispiel durch Bildung einer Gateelektrode 270, die
die Öffnung 25 ausfüllt, durch Abscheidung und Strukturierung
einer weiteren SiO2-Schicht 28, durch Bildung von Silizidan
schlüssen 210 zur dritten Schicht 243, zur Gateelektrode 270
und zur Anschlußschicht 231, durch Abscheidung einer Passi
vierungsschicht 211 und durch Bildung von Kontakten 212 zu
den Silizidanschlüssen 210, die auf der dritten Schicht 243,
auf der Anschlußschicht 231 und der Gateelektrode 270 ange
ordnet sind fertiggestellt. Der Kontakt 212 zur Gateelektrode
wird vorzugsweise wie anhand des ersten Ausführungsbeispiels
beschrieben seitlich der Schichtenfolge 24 vorgesehen.
In einem Substrat 31, zum Beispiel einer monokristallinen Si
liziumscheibe oder der Siliziumschicht eines SOI-Substrates
wird in einem dritten Ausführungsbeispiel ein Anschlußgebiet
32 gebildet. Das Anschlußgebiet 32 wird zum Beispiel durch
Implantation von Asmit 5 × 1015 cm-2, 40 keV und anschließen
de Temperung zur Ausheilung der Implantationsschäden gebil
det.
Auf der Oberfläche des Substrats 31 wird nachfolgend eine
Maske 33 gebildet, die eine Öffnung 330 aufweist. Innerhalb
der Öffnung 330 liegt die Oberfläche des Anschlußgebietes 32
teilweise frei (siehe Fig. 13).
Zur Bildung der Maske 33 wird auf die Oberfläche des
Substrats 31 eine Siliziumnitridschicht 331 in einer Dicke
von 20 nm und eine 50 nm dicke erste Siliziumoxidschicht 332
aufgebracht. Darauf wird eine leitfähige Schicht aufgebracht
und so strukturiert, daß sie eine Gateelektrode 370 bildet.
Die Gateelektrode 370 wird aus dotiertem Polysilizium in ei
ner Schichtdicke von 100 nm gebildet. Darauf wird eine zweite
Siliziumoxidschicht 333 in einer Schichtdicke von 600 nm auf
gebracht und planarisiert. Durch anisotropes Ätzen unter Ver
wendung einer photolithographisch gebildeten Maske (nicht
dargestellt) wird die Öffnung 330 in der Maske 33 geöffnet.
Die Öffnung 330 weist Abmessungen von zum Beispiel 0,6 × 0,6
µm2 auf. Dabei wird eine Lithographie zugrundegelegt, in der
die minimale Strukturgröße F = 0,6 µm und die Justiergenauig
keit maximal 0,2 µm beträgt.
Bei der Bildung der Öffnung 330 wird zunächst bis auf die
Oberfläche der Siliziumnitridschicht 331 geätzt. Durch ther
mische Oxidation wird dann an der freigelegten Oberfläche der
Gateelektrode 370 ein Gatedielektrikum 36 aus SiO2 in einer
Schichtdicke von 3 bis 10 nm gebildet. Nachfolgend wird se
lektiv zu SiO2 und zu Silizium die Siliziumnitridschicht 331
durchgeätzt, wobei in der Öffnung 330 die Oberfläche des An
schlußgebietes 32 teilweise freigelegt wird.
Durch selektive Epitaxie wird in der Öffnung 330 nachfolgend
eine Schichtenfolge 34 aufgewachsen (siehe Fig. 14). Die
Schichtenfolge 34 weist eine erste Schicht 341, eine zweite
Schicht 342 und eine dritte Schicht 343 auf. Die erste
Schicht 341 wird aus n-dotiertem Silizium mit einer Dotier
stoffkonzentration von 5 × 1019 cm-3 und einer Schichtdicke
von 150 nm aufgewachsen. Die zweite Schicht 342 bildet ein
Kanalgebiet und wird aus p-dotiertem Silizium mit einer Do
tierstoffkonzentration von 1018 cm-3 in einer Schichtdicke
von 100 nm aufgewachsen. Die dritte Schicht 343 wirkt als
oberes Source-/Draingebiet und wird in einer Schichtdicke von
250 nm mit einer Dotierstoffkonzentration von 5 × 1019 cm-3
aus n-dotiertem Silizium aufgewachsen. Die selektive Epitaxie
wird dabei so geführt, daß die Schichtdicken am Rand der Öff
nung 330 geringer sind als in der Mitte der Öffnung 330. Die
angegebenen Schichtdicken beziehen sich auf die Mitte der
Öffnung 330. Am Rand der Öffnung 330 sind die Schichtdicken
um einen Faktor von etwa 2 bis 3 reduziert. Die selektive
Epitaxie wird unter Einhaltung folgender Prozeßparameter
durchgeführt: Prozeßgas: SiH2Cl2, B2H6, AsH3, PH3, HCl, H2
Temperaturbereich: 700 bis 950°C, Druckbereich: 5 bis 20 000
Pa.
Anschließend wird eine 600 nm dicke Polysiliziumschicht 35
aufgebracht und mit Hilfe von chemisch-mechanischem Polieren
selektiv zu SiO2 planarisiert. Die Polysiliziumschicht 35
schließt nach der Planarisierung in der Höhe mit der zweiten
Siliziumoxidschicht 333 ab (siehe Fig. 14). Die Polysilizi
umschicht 35 wird vorzugsweise aus n-dotiertem Polysilizium
gebildet, so daß sie mit der dritten Schicht 343 elektrisch
verbunden ist.
Die Polysiliziumschicht 35 wird nachfolgend selektiv zu SiO2
geätzt. Dabei wird ein Graben 37 gebildet, der eine Tiefe von
zum Beispiel 300 nm aufweist (siehe Fig. 15). In dem Graben
37 sind die Seitenwände der zweiten Siliziumoxidschicht 333
freigelegt.
An den im Graben 37 freigelegten Seitenwänden der zweiten Si
liziumoxidschicht 333 werden Siliziumnitridspacer 38 durch
konforme Abscheidung einer Siliziumnitridschicht und ani
sotropes Rückätzen der Siliziumnitridschicht gebildet. Die
Siliziumnitridspacer 38 weisen eine Dicke von zum Beispiel 50
nm auf.
In einer anisotropen Ätzung selektiv zu Siliziumoxid und Si
liziumnitrid wird die Schichtenfolge 34 nachfolgend ringför
mig strukturiert. Die Atzung wird fortgesetzt, bis die Ober
fläche des Anschlußgebietes 32 freigelegt ist (siehe Fig.
16). Dabei wirken die Siliziumnitridspacer 38 als Maske. Der
innerhalb der ringförmig strukturierten Schichtenfolge 34 ge
bildete Freiraum wird mit einer isolierenden Füllung 39 auf
gefüllt. Die isolierende Füllung 39 wird zum Beispiel aus
SiO2 durch LPCVD-Abscheidung einer 400 nm dicken SiO2-Schicht
und anschließendes Rückätzen gebildet. Nachfolgend werden die
Siliziumnitridspacer 38 selektiv entfernt. Dadurch werden
selbstjustierend Kontaktlöcher zu der Polysiliziumschicht 34
und damit zu der dritten Schicht 343, die als oberes Source-
/Draingebiet wirkt, geöffnet. Unter Verwendung einer Photo
lackmaske werden nachfolgend Kontaktlöcher in die erste Sili
ziumoxidschicht 332 und die zweite Siliziumoxidschicht 333
sowie in die Siliziumnitridschicht 331 geätzt, die auf das
Anschlußgebiet 32 bzw. die Gateelektrode 370 reichen (siehe
Fig. 17). Durch Aufbringen und Strukturieren einer Metall
schicht werden nachfolgend Kontakte 312 zu der Gateelektrode
370, zu der Polysiliziumschicht 35 und zu dem Anschlußgebiet
32 gebildet.
Claims (8)
1. Verfahren zur Herstellung eines vertikalen MOS-
Transistors,
- - bei dem auf einer Hauptfläche eines Halbleitersubstrats (11) eine Maske (13) mit einer Öffnung (130) gebildet wird, in der die Hauptfläche freiliegt,
- - bei dem in der Öffnung (130) durch selektive Epitaxie eine Schichtenfolge (14) aufgewachsen wird, die jeweils eine Schicht (141, 142, 143) für ein unteres Source- /Draingebiet, ein Kanalgebiet und ein oberes Source- /Draingebiet aufweist, wobei am Rand der Schichtenfolge (14) Facetten gebildet werden, so daß die Dicke der Schich ten (141, 142, 143) am Rand der Öffnung (130) geringer ist als in der Mitte,
- - bei dem ein Gatedielektrikum (16) gebildet wird, das an ei ner Oberfläche des Kanalgebietes (142) angrenzt,
- - bei dem eine Gateelektrode (170) gebildet wird, die an das Gatedielektrikum (16) angrenzt.
2. Verfahren nach Anspruch 1,
bei dem die Maske (13) mindestens an der Oberfläche Siliziu
moxid und/oder Siliziumnitrid aufweist.
3. Verfahren nach Anspruch 1 oder 2,
- - bei dem zur Bildung der Maske (33) eine erste isolierende Schicht (331, 332), eine leitfähige Schicht (370) und eine zweite isolierende Schicht (333) gebildet werden, in denen die Öffnung (330) erzeugt wird,
- - bei dem vor der selektiven Epitaxie zur Bildung der Schich tenfolge (34) an der freigelegten Oberfläche der leitfähi gen Schicht (370) das Gatedielektrikum (36) gebildet wird,
- - bei dem aus der leitfähigen Schicht die Gateelektrode (370) gebildet wird.
4. Verfahren nach Anspruch 3,
bei dem am Rand der Öffnung (330) das untere Source-
/Draingebiet (341) in der Höhe im wesentlichen mit der ersten
isolierenden Schicht und das Kanalgebiet (342) in der Höhe im
wesentlichen mit der leitfähigen Schicht (370) abschließt.
5. Verfahren nach Anspruch 1 oder 2,
- - bei dem die Maske (13) aus isolierendem Material gebildet wird,
- - bei dem nach Bildung der Schichtenfolge (14) die Seitenwand des Kanalgebietes (142) so freigelegt wird, daß die Seiten wand des unteren Source-/Draingebietes (141) von dem iso lierenden Material der Maske (131) im wesentlichen bedeckt bleibt,
- - bei dem an der freigelegten Seitenwand des Kanalgebietes (142) das Gatedielektrikum (16) und die Gateelektrode (170) gebildet werden.
6. Verfahren nach Anspruch 5,
- - bei dem die Maske (13) aus einer ersten isolierenden Schicht (131) und einer zweiten isolierenden Schicht (132) gebildet wird, wobei die erste isolierende Schicht (131) auf der Hauptfläche und auf der ersten isolierenden Schicht (131) die zweite isolierende Schicht (132) angeordnet ist und wobei die zweite isolierende Schicht (132) selektiv zur ersten isolierenden Schicht (131) und zur Schichtenfolge (14) ätzbar ist,
- - bei dem das untere Source-/Draingebiet (141) in der Höhe im wesentlichen mit der ersten isolierenden Schicht (131) ab schließt,
- - bei dem in der zweiten isolierenden Schicht (132) eine Öff nung (130) gebildet wird, die das Kanalgebiet (142) ring förmig umgibt,
- - bei dem nach Bildung des Gatedielektrikums (16) die Öffnung - mit einer leitfähigen Schicht (17) aufgefüllt wird,
- - bei dem die Gateelektrode (170) durch Strukturieren der leitfähigen Schicht (17) gebildet wird.
7. Verfahren nach Anspruch 6,
- - bei dem die Öffnung (15) in der zweiten isolierenden Schicht (132) an mindestens einer Seite der Schichtenfolge (14) eine Aufweitung (150) aufweist und im Bereich der Auf weitung (150) inselförmige Strukturen (132') angeordnet sind, so daß die Öffnung (15) im Bereich der Aufweitung (150) einen gitterförmigen Querschnitt aufweist,
- - bei dem die leitfähige Schicht (17) die Öffnung (15) auch im Bereich der Aufweitung (150) auffüllt.
8. Verfahren nach einem der Ansprüche 1 bis 7,
bei dem die Schichtenfolge (34) ringförmig strukturiert wird
und bei dem die ringförmig strukturierte Schichtenfolge (34)
mit einer isolierenden Füllung (39) versehen wird.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1997111481 DE19711481A1 (de) | 1997-03-19 | 1997-03-19 | Verfahren zur Herstellung eines vertikalen MOS-Transistors |
TW87103048A TW392254B (en) | 1997-03-19 | 1998-03-03 | Method for the production of a vertical MOS transistor |
PCT/EP1998/001405 WO1998042015A1 (de) | 1997-03-19 | 1998-03-11 | Verfahren zur herstellung eines vertikalen mos-transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE1997111481 DE19711481A1 (de) | 1997-03-19 | 1997-03-19 | Verfahren zur Herstellung eines vertikalen MOS-Transistors |
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DE19711481A1 true DE19711481A1 (de) | 1998-10-08 |
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DE1997111481 Withdrawn DE19711481A1 (de) | 1997-03-19 | 1997-03-19 | Verfahren zur Herstellung eines vertikalen MOS-Transistors |
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TW (1) | TW392254B (de) |
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