JP2014195091A - 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス - Google Patents

多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス Download PDF

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Abstract

【課題】０．２０マイクロメートル未満の多結晶シリコン・ゲートにおけるサリサイドの抵抗を改善するゲート電極を提供する。
【解決手段】ゲート電極は、基板上に配置される多結晶シリコンのゲート層と、ゲート層の両側に隣接して配置する第１のスペーサと第１のスペーサに隣接して配置した第２のスペーサと、ゲート層上に配置された導電層２６０とを含む。第１のスペーサと第２のスペーサは、それらの全体の高さに沿って相互に平行である側壁を有し、ゲート層と第１のスペーサと第２のスペーサは同じ高さを有し、導電層は第１のスペーサ上を横方向に延在するが、ゲート層の側壁と第２のスペーサ上には延在しない。
【選択図】図２（ｈ）

Description

（発明の分野）
本発明は、半導体デバイスの分野に関する。より詳細には、本発明は、ゲート電極上の抵抗を改善するための方法およびデバイスに関する。具体的には、本発明は、多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイスに関する。
（発明の背景）
トランジスタは、半導体回路において電流の流れを制御するために一般的に使用されている。例えば、トランジスタをスイッチング機構として使用して、あるしきい値電圧に達したときに回路内のソースとドレイン領域との間に電流を流すことができる。一般にトランジスタは、加えられた電圧に基づいてトランジスタ内に電流を流し、または電流が流れないようにするゲート電極を含む。
図１ａは、基板１１０上に形成された従来のゲート電極１００の断面を示し、その下に在る構造は示していない。これらの図は単なる例示であり、理解し易いように単純化されていることに留意されたい。薄い絶縁層１２０が基板１１０上に形成されて、基板１１０と、ゲート電極１００の導電性部分との間の障壁としての役目を果たしている。絶縁層１２０の一例は、二酸化ケイ素（ＳｉＯ２）などの酸化物層でよい。絶縁層１２０上にはゲート層１３０が形成されている。ゲート層１３０の一例は、多結晶シリコン層でよい。ゲート層１３０上には導電層１６０が形成されている。導電層１６０の一例は、チタンサリサイド（ＴｉＳｉ２）などのポリサイド層でよい。導電層１６０からゲート層１３０にしきい値電圧を加えると、電流はゲート層１３０内を流れることになる。ゲート層１３０の両側にはしばしば絶縁性スペーサ１４０および１５０が形成されて、ゲート層１３０と、半導体のその周囲の構造との間に電流が流れないようにされている。
半導体回路設計では、回路内のいくつかのトランジスタに効率的に電流を提供するため、ゲート電極は半導体基板上に長い連続ライン状に設計されることが多い。現在のところ、半導体トランジスタ性能の改善はデバイスのスケーリングにより実現されており、ゲート層幅を０．２０μｍから０．１５μｍまたはそれ以下（０．１５μｍ未満）に狭めている。ゲート層幅の寸法が減少するので、その上方に形成されている導電層の線幅も狭くなる。
ゲート層幅が０．２０μｍよりも狭くなると、現行のプロセス技法では、抵抗が急激に増大した導電性ラインが生成される。抵抗が高くなるにつれて半導体回路の速度が低下するので、これは半導体の効率に有害である。さらに、欠陥のある導電性ラインの形成が原因となって歩留りが低下し、製造における生産高が減少する。これらの問題は、チタンサリサイド（ＴｉＳｉ２）が多結晶シリコン・ゲートの導電層として形成される現行の製作プロセスにおいて、特に注目されてきた。
図１ｂは、基板１１０上に形成された従来のゲート電極１００の断面を示し、その下に在る構造は示されていない。ゲート電極１００の一例は、多結晶シリコン・ゲート電極でよい。基板１１０上には絶縁層１２０が形成されている。絶縁層１２０の一例は酸化物でよい。絶縁層１２０上には導電性ゲート層１３０が形成されている。ゲート層１３０の一例は多結晶シリコン層である。ゲート層１３０上には導電層１６０が形成されている。導電層１６０の一例はチタンサリサイドなどのポリサイドでよい。ゲート層１３０および導電層１６０に隣接して絶縁性スペーサ１４０および１５０が形成されており、ゲート層１００と周囲の構造との間に電流が流れないようになっている。
導電層１６０の形成中、下に在るゲート層１３０からの成分が導電層１６０を形成するのに使用される反応物層に拡散することが多い。例えば、下に在るゲート層１３０のシリコン成分が導電層１６０へ外へ向けて拡散することがある。この外方拡散により、導電層１６０はゲート層１３０よりも幅が広くなる。ゲート層１００の幅が０．２０μｍよりも狭くなると、導電層１６０がスペーサ１４０の側壁で囲まれ、応力を受けるようになる。
このため、導電層１６０の抵抗が増大する。導電層の抵抗の増大は、半導体回路の品質に直接影響を与える。回路は非効率的になり、回路故障またはデバイス故障が生じる可能性がある。
ゲート・ライン幅が０．２０μｍよりも狭くなることによる別の結果とは、歩留りが減少することである。これは、導電層が形成されないことが原因である。これは、そのような小さい寸法で利用可能な反応領域、または核化部位が減少したからである。ゲート層の寸法が減少すると、処理中にその上に導電層を形成することができる核化部位が減少する。現行のプロセス技法を使用すると、十分な核化部位が設けられない場合、導電層はしばしば形成されなくなる。このため生産高が減少し、半導体製造に直接影響を及ぼす。
上述の問題に基づき、多結晶シリコン・ゲート幅が０．２０μｍよりも狭い場合のポリサイドの抵抗を改善する方法および／またはデバイスを有することが望ましいと考えられる。
（発明の簡単な概要）
本発明は、ゲート電極幅が０．２０μｍより狭い場合のポリサイドの抵抗を改善する方法およびデバイスを提供する。本発明はいくつかの実施態様を提供し、その一実施態様について以下に述べる。
応力を受けていない導電層を示す、従来技術における従来のゲート電極の断面図である。 応力を受けている導電層を示す、従来技術における従来のゲート電極の断面図である。 基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。 ゲート層と基板上に形成された厚い第１のスペーサ層を示す、本発明のゲート電極の断面図である。 厚い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。 厚い第２のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 厚い第１のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 厚い第１のスペーサ層と第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。 反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。 導電層およびリセス形成された厚い内部スペーサおよびリセス形成されていない厚い外部スペーサを有するゲート電極の形成を示す断面図である。 基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。 ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。 厚い第２のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 厚い第２のスペーサ層を２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層と厚い第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。 反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。 導電層およびリセス形成された薄い内部スペーサおよびリセス形成された厚い外部スペーサを有するゲート電極の形成を示す断面図である。 シリコン基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。 ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。 厚い第２のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 厚い第２のスペーサ層に２回目のエッチングを行って部分的にリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 厚い第２のスペーサ層を部分的にリセス形成した後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層と厚い第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。 反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。 導電層およびリセス形成されていない薄い内部スペーサおよび部分的にリセス形成されている外部スペーサを有するゲート電極の形成を示す断面図である。 基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。 ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層上に形成された薄い第２のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第２のスペーサ層にエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第２のスペーサ層をエッチングした後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層と薄い第２のスペーサ層とゲート層と基板上に形成された薄い第３のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第３のスペーサ層上に形成された厚い第４のスペーサ層を示す、本発明のゲート電極の断面図である。 厚い第４のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 厚い第４のスペーサ層に２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第３のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１、第２、第３のスペーサ層と厚い第４のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。 反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。 導電層および２つのスペーサ・スタックを有するゲート電極の形成を示す断面図である。最外部のスペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された厚い外部スペーサを有する。内部スペーサ・スタックは、リセス形成されていない薄い内部スペーサとリセス形成されていない薄い外部スペーサを有する。 基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。 ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層上に形成された薄い第２のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第２のスペーサ層にエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第２のスペーサ層をエッチングした後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層と薄い第２のスペーサ層とゲート層と基板上に形成された薄い第３のスペーサ層を示す、本発明のゲート電極の断面図である。 薄い第３のスペーサ層上に形成された厚い第４のスペーサ層を示す、本発明のゲート電極の断面図である。 厚い第４のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 厚い第４のスペーサ層に２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第３のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１のスペーサ層とゲート層と基板上に形成された薄い保護層を示す、本発明のゲート電極の断面図である。 薄い第２のスペーサ層をエッチングしてリセスを形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い保護層を除去し、薄い第１のスペーサ層に２回目のエッチング行ってリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。 薄い第１、第２、第３のスペーサ層と厚い第４のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。 反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。 導電層および２つのスペーサ・スタックを有するゲート電極の形成を示す断面図である。最外部のスペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された厚い外部スペーサを有する。内部スペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された薄い外部スペーサを有する。
本発明の一実施態様では、薄い絶縁層を含むゲート電極が形成される。ゲート層は薄い絶縁層上に形成される。ゲート層上には導電層が形成される。ゲート層の両側に隣接して、厚い第１のスペーサが形成される。厚い第１のスペーサに隣接して、厚い第２のスペーサが形成される。厚い第１のスペーサはリセス形成されて、ゲート層と厚い第２のスペーサとの間に開放スペースが作られる。
本発明をより完全に理解するため、下記の本発明の詳細な説明の中で添付図面を参照する。
（発明詳細な説明）
本発明は、幅が０．２０μｍ未満のゲート電極上のポリサイドの抵抗を改善する方法およびデバイスを提供する。本発明のいくつかの実施形態に関する以下の記述では、本発明の完全な理解をもたらすために、非常に数多くの詳細が述べられている。本発明はそのような具体的な詳細なしで実施できることが、当業者に理解されよう。その他の例では、本発明の対象を不明瞭にしないため、周知の構造および技法については詳細に述べていない。本発明の構造は、様々な技法によって形成できることが、当業者に理解されよう。
次に図面を参照すると、本発明の一実施形態が図２ａ〜ｈに示されている。図２ａは、基板２００上の薄い絶縁層２１０上に形成されたゲート層２２０を例示する。一実施形態では、ゲート層２２０は多結晶シリコンでよい。一実施形態では、ゲート層２２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
図２ｂでは、ゲート層２２０および基板２００上に、厚い第１のスペーサ層２３０をデポジッションさせまたは成長させている。一実施形態では、厚い第１のスペーサ層２３０は酸化物でよい。一実施形態では、厚い第１のスペーサ層２３０は、約２００〜６００Åの範囲の厚さ、例えば３００Åの厚さにデポジッションさせまたは成長させる。厚い第１のスペーサ層２３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
図２ｃでは、厚い第１のスペーサ層２３０上に、厚い第２のスペーサ層２４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層２４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層２４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第２のスペーサ層２４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
厚い第２のスペーサ層２４０をエッチングして、図２ｄに示すスペーサ構造を形成する。一実施形態では、このエッチングは、窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
厚い第１のスペーサ層２３０をエッチングしてリセスを形成して、図２ｅに示すスペーサ構造を形成する。このリセス形成によって、厚い第２のスペーサ層２４０とゲート層２２０の間に開放スペースが作り出される。一実施形態では、厚い第１のスペーサ層２３０を、ゲート層２２０の表面よりも約６０ｎｍ深くエッチングする。一実施形態では、エッチングによって、厚い第２のスペーサ層２４０とゲート層２２０の間に約２００〜６００Å、例えば３００Åのスペースを形成する。一実施形態では、このエッチングは、酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。このときゲート層２２０の側壁は露出され、より大きい接触（反応）表面積を作り出していることに留意されたい。
図２ｆでは、反応物層２５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層２５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。次いで反応物層２５０およびゲート層２２０をアニールして、図２ｇに示す導電層２６０を形成する。一実施形態では、形成された導電層２６０はポリサイド層でよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層２６０の抵抗を低下させることができる。このとき導電層２６０は、ゲート層２２０のエッジを超えて延びることができ、厚い第１のスペーサ層２３０によって制約を受けずかつ応力を受けないことに留意されたい。
反応物層２５０の未反応部分をエッチングにより除去し、図２ｈに示す導電層２６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
本発明の別の実施形態を図３ａ〜ｉに示す。図３ａは、基板３００上の薄い絶縁層３１０上に形成されたゲート層３２０を示す。一実施形態では、ゲート層３２０は多結晶シリコンでよい。一実施形態では、ゲート層３２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
図３ｂでは、ゲート層３２０および基板３００上に、薄い第１のスペーサ層３３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層３３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層３３０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層３３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
図３ｃでは、薄い第１のスペーサ層３３０上に、厚い第２のスペーサ層３４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層３４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層３４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第２のスペーサ層３４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
厚い第２のスペーサ層３４０に１回目のエッチングを行って、図３ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
次いで厚い第２のスペーサ層３４０を２回目のエッチングを施してリセスを形成して、図３ｅに示すスペーサ構造を形成する。一実施形態では、厚い第２のスペーサ層３４０は、ゲート層３２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
次いで薄い第１のスペーサ層３３０をエッチングによりリセスを形成して、図３ｆに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。このときゲート層３２０の側壁が露出され、より大きい接触（反応）表面積を作り出していることにさらに留意されたい。
図３ｇでは、反応物層３５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層３５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
次いで反応物層３５０およびゲート層３２０をアニールして、図３ｈに示す導電層３６０を形成する。一実施形態では、形成された導電層３６０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。
一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層３６０の抵抗を低下させることができる。このとき導電層３６０は、ゲート層３２０のエッジを超えて延びでることができ、制約を受けずかつ応力を受けないことに留意されたい。
反応物層３５０の未反応部分をエッチングにより除去し、図３ｉに示す導電層３６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
本発明の別の実施形態を図４ａ〜ｉに示す。図４ａは、シリコン基板４００上の薄い絶縁層４１０上に形成されたゲート層４２０を示す。一実施形態では、ゲート層４２０は多結晶シリコンでよい。一実施形態では、ゲート層４２０の幅が０．２０μｍ未満である。
これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
図４ｂでは、ゲート層４２０および基板４００上に、薄い第１のスペーサ層４３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層４３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層４３０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層４３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
図４ｃでは、薄い第１のスペーサ層４３０上に、厚い第２のスペーサ層４４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層４４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層４４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させることができる。厚い第２のスペーサ層４４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
厚い第２のスペーサ層４４０に１回目のエッチングを行って、図４ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
次いで厚い第２のスペーサ層４４０を２回目のエッチングによって部分的にリセスを形成して、図４ｅに示すスペーサ構造を形成する。一実施形態では、部分的なリセスの形成によって、薄い第１のスペーサ層４３０に隣接する薄い第２のスペーサ壁４７０が作られる。一実施形態では、この薄い第２のスペーサ壁４７０の幅は約５０〜２００Åの範囲、例えば１００Åでよく、ゲート層４２０の表面レベルよりも約６０ｎｍ深く入り込めばよい。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
厚い第２のスペーサ層４４０を部分的にリセス形成した後、薄い第１のスペーサ層４３０をエッチングして、図４ｆに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。
等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。
図４ｇでは、反応物層４５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層４５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
次いで反応物層４５０およびゲート層４２０をアニールして、図４ｈに示す導電層４６０を形成する。一実施形態では、導電層４６０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層４６０の抵抗を低下させることができる。このとき導電層４６０は、ゲート層４２０のエッジを越えて伸び出すことができるが、これは、薄い第１のスペーサ層４３０と薄い第２のスペーサ壁４７０から形成された薄いスペーサ壁の柔軟性に起因するものであることに留意されたい。
反応物層４５０の未反応部分をエッチングにより除去し、図４ｉに示す導電層４６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
本発明の別の実施形態を図５ａ〜ｍに示す。図５ａは、基板５００上の薄い絶縁層５１０上に形成されたゲート層５２０を示す。一実施形態では、ゲート層５２０は多結晶シリコンでよい。一実施形態では、多結晶シリコン・ゲート層５２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
図５ｂでは、ゲート層５２０および基板５００上に、薄い第１のスペーサ層５３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層５３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層５３０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層５３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
図５ｃでは、薄い第１のスペーサ層５３０上に、薄い第２のスペーサ層５４０をデポジッションさせまたは成長させている。一実施形態では、薄い第２のスペーサ層５４０は窒化物でよい。一実施形態では、薄い第２のスペーサ層５４０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させることができる。薄い第２のスペーサ層５４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
薄い第２のスペーサ層５４０に１回目のエッチングを行って、図５ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
薄い第２のスペーサ層５４０をエッチングした後、薄い第１のスペーサ層５３０をエッチングして図５ｅに示す構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。プロセスの流れのこの時点で、この構造へのドーパントの注入を追加して回路性能を高めることができることに、さらに留意されたい。
図５ｆでは、薄い第３のスペーサ層５５０をデポジッションさせまたは成長させている。一実施形態では、薄い第３のスペーサ層５５０は酸化物でよい。一実施形態では、薄い第３のスペーサ層５５０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第３のスペーサ層５５０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
図５ｇでは、薄い第３のスペーサ層５５０上に、厚い第４のスペーサ層５６０をデポジッションさせまたは成長させている。一実施形態では、厚い第４のスペーサ層５６０は窒化物でよい。一実施形態では、厚い第４のスペーサ層５６０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第４のスペーサ層５６０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
厚い第４のスペーサ層５６０に１回目のエッチングを行って、図５ｈに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
次いで厚い第４のスペーサ層５６０を２回目のエッチングを施してリセスを形成して、図５ｉに示すスペーサ構造を形成する。一実施形態では、厚い第４のスペーサ層５６０は、ゲート層５２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
次いで薄い第３のスペーサ層５５０をエッチングしてリセスを形成して、図５ｊに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。
図５ｋでは、反応物層５７０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層５７０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
次いで反応物層５７０およびゲート層５２０をアニールして、図５ｌに示す導電層５８０を形成する。一実施形態では、導電層５８０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが、当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層５８０の抵抗を低下させることができる。このとき導電層５８０は、ゲート層５２０のエッジを越えて伸び出すことができるが、これは、薄い第１のスペーサ層５３０と薄い第２のスペーサ層５４０から形成された薄いスペーサ壁の柔軟性に起因するものであることに留意されたい。
未反応の反応物層５７０をエッチングにより除去し、図５ｍに示す導電層５８０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
本発明の別の実施形態を図６ａ〜ｐに示す。図６ａは、基板６００上の薄い絶縁層６１０上に形成されたゲート層６２０を示す。一実施形態では、ゲート層６２０は多結晶シリコンでよい。一実施形態では、ゲート層６２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
図６ｂでは、ゲート層６２０および基板６００上に、薄い第１のスペーサ層６３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層６３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層６３０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層６３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
図６ｃでは、薄い第１のスペーサ層６３０上に、薄い第２のスペーサ層６４０をデポジッションさせまたは成長させている。一実施形態では、薄い第２のスペーサ層６４０は窒化物でよい。一実施形態では、薄い第２のスペーサ層６４０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させることができる。薄い第２のスペーサ層６４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
薄い第２のスペーサ層６４０に１回目のエッチングを行って、図６ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
薄い第２のスペーサ層６４０をエッチングした後、薄い第１のスペーサ層６３０をエッチングして図６ｅに示す構造を形成する。一実施形態では、このエッチングは酸化物を侵食するが窒化物は侵食しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。プロセスの流れのこの時点で、この構造へのドーパントの注入を追加して回路性能を高めることができることに、さらに留意されたい。
図６ｆでは、薄い第３のスペーサ層６５０をデポジッションさせまたは成長させている。一実施形態では、薄い第３のスペーサ層６５０は酸化物でよい。一実施形態では、薄い第３のスペーサ層６５０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第３のスペーサ層６５０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
図６ｇでは、薄い第３のスペーサ層６５０上に、厚い第４のスペーサ層６６０をデポジッションさせまたは成長させている。一実施形態では、厚い第４のスペーサ層６６０は窒化物でよい。一実施形態では、厚い第４のスペーサ層６６０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第４のスペーサ層６６０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
厚い第４のスペーサ層６６０に１回目のエッチングを行って、図６ｈに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
次いで厚い第４のスペーサ層６６０を２回目のエッチングでリセスを形成して、図６ｉに示すスペーサ構造を形成する。一実施形態では、厚い第４のスペーサ層６６０は、ゲート層６２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
次いで薄い第３のスペーサ層６５０をエッチングしてリセスを形成して、図６ｊに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。
この時点でもさらにエッチングを行うが、基板６００は露出したままである。したがって、基板６００を除去する可能性のある化学的性質を持つエッチングを引き続き利用する場合、基板６００は保護される必要がある。したがって、保護層、例えば酸化物層を設けることができる。保護層を設ける場合について、後に続く図と共に記述する。あるいは、続けて行われるエッチングの化学的性質が基板６００を除去しないものである場合、このプロセスは、保護層の用意および除去を必要とすることなく継続することができる。
図６ｋでは、基板６００上に薄い保護層６７０をデポジッションしまたは成長させている。一実施形態では、薄い保護層６７０は酸化物でよい。一実施形態では、薄い保護層６７０を、約５０〜３００Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。一実施形態では、薄い保護層６７０は、酸素雰囲気中でシリコン基板６００をアニールすることによって酸化物成長させることができる。
薄い第２のスペーサ層６４０をエッチングしてリセスを形成して、図６ｌに示すスペーサ構造を形成する。一実施形態では、このエッチングは窒化物を除去するが窒化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
薄い保護層６７０を除去し、薄い第１のスペーサ層６３０を２回目のエッチングによってリセスを形成して、図６ｍに示すスペーサ構造を形成する。一実施形態では、薄い第１のスペーサ層６３０は、ゲート層６２０の表面レベルよりも約６０ｎｍ深くリセスが形成される。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチング、ドライ・エッチング、またはケミカル・バス・エッチングである。このときゲート層６２０の側壁は露出しており、より大きい接触（反応）表面積を作り出すことに留意されたい。
図６ｎでは、反応物層６８０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層６８０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
次いで反応物層６８０およびゲート層６２０をアニールして、図６０に示す導電層６９０を形成する。一実施形態では、導電層６９０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが、当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層６９０の抵抗を低下させることができる。このとき導電層６９０は、ゲート層６２０のエッジを越えて伸び出すことができ、制約も応力も受けないことに留意されたい。
未反応の反応物層６８０をエッチングにより除去し、図６ｐに示す導電層６９０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
この明細書全体を通して等方性エッチングおよび異方性エッチングについて述べてきた。本発明は、これらのエッチング・プロセスを交互に使用して行うことができるが、そのようにエッチング・プロセスを交互に行うことによって別の複雑な問題が生じる可能性があることに留意されたい。上記の明らかにされたプロセス・ステップは、本発明を実施するのに好ましい手法である。
さらに、この明細書全体を通し、エッチング・プロセスが窒化物層のみ、または酸化物層のみ除去すると述べてきたが、そのようなエッチング・プロセスは、窒化物または酸化物を選択的に除去することに留意されたい。換言すれば、窒化物を除去するエッチングは、窒化物を、酸化物よりも速い速度で除去することになり、したがってより多くの窒化物が除去されて酸化物はほとんど除去されず、一方、酸化物を除去するエッチングは、酸化物を、窒化物よりも速い速度で除去することになり、したがってより多くの酸化物が除去されて窒化物はほとんど除去されない。
本発明の方法およびデバイスの上述の実施形態によれば、多結晶シリコンのゲート幅が０．２０μｍよりも狭い場合、改善されたポリサイド抵抗がもたらされる。前に述べたように、ポリサイド、チタンサリサイドなどの導電層は、形成中に拡張してよい。以前のゲート電極構造は、この拡張を制約するスペーサ構造を有していた。このため、応力が加えられて抵抗が増大した導電層になった。本発明のいくつかの実施形態は、形成された導電層にかかる応力を減少させ、それによって抵抗を改善するものである。いくつかの実施形態ではスペーサがリセス形成され、導電層の拡張の際に加えられる制約が取り払われる。
その他の実施形態では、スペーサが部分的にリセス形成され、曲がることによって応力が消失する薄いスペーサ壁が提供される。その他の実施形態では、リセス形成され、部分的にリセス形成された二重のスペーサ・スタックも、導電層に加えられた応力を消失させまたは除去する。本発明のいくつかの実施形態によってこのように応力が減少することで、抵抗が改善される。また、いくつかの実施形態では、ゲート層の側壁を露出させて表面積をより大きくすることができる。これは、核化部位を増加させることによって、導電層を形成する際の助けをする。導電層の形成を助けることによって、歩留りが増加する。
前述の明細書では、本発明について、その特定の例示的な実施形態を参照しながら述べてきた。しかし、上記の特許請求の範囲で述べる本発明のより広範な精神および範囲から逸脱することなく、本発明に様々な修正および変更を加えることができることが明らかであろう。したがって、明細書および図面は限定的な意味を持つものではなく、例示的なものとみなされるべきである。

Claims (11)

  1. 基板上に配置されるゲート層と、
    前記ゲート層の両側に隣接して配置される第１のスペーサと、
    前記第１のスペーサに隣接して配置される第２のスペーサと、
    前記ゲート層上に配置される導電層とを含むゲート電極であって、
    前記第１のスペーサと前記第２のスペーサは、それらの全体の高さに沿って相互に平行である側壁を有し、
    前記ゲート層と前記第１のスペーサと前記第２のスペーサは、同じ高さを有し、
    前記導電層は、前記第１のスペーサ上を横方向に延在するが、前記ゲート層の側壁と前記第２のスペーサ上には延在しない、前記ゲート電極。
  2. ゲート層は、多結晶シリコンである請求項１に記載のゲート電極。
  3. 導電層は、ポリサイドである請求項２に記載のゲート電極。
  4. ポリサイドは、チタンサリサイド（ＴｉＳｉ2）である請求項３に記載のゲート電極。
  5. 前記第１のスペーサは、酸化物である請求項１に記載のゲート電極。
  6. 前記第２のスペーサは、窒化物である請求項１に記載のゲート電極。
  7. 前記第１のスペーサは、少なくとも前記第２のスペーサと同じ高さである請求項１に記載のゲート電極。
  8. 前記第２のスペーサは、少なくとも前記第１のスペーサの２倍の厚さである請求項１に記載のゲート電極。
  9. 前記第２のスペーサは、３００から２０００オングストロームの厚さである請求項８に記載のゲート電極。
  10. 前記第２のスペーサは、少なくとも８００オングストロームの厚さである請求項９に記載のゲート電極。
  11. 基板上に配置される絶縁層と、
    前記絶縁層上に配置されるゲート層と、
    前記ゲート層上に配置される導電層と、
    前記ゲート層の両側に隣接して配置される第１のスペーサと、
    前記第１のスペーサに隣接して配置される第２のスペーサと、を含むゲート電極であって、
    前記ゲート層は、均一な厚さを有し、
    前記導電層は、コバルト、タンタル、白金、およびニッケルのうち少なくとも１つを含むポリサイドであり、かつ、前記ゲート層のエッジを超えて延びることができ、
    前記第１のスペーサは、前記導電層と前記第２のスペーサとの間に開放スペースを作るようにリセス形成される、前記ゲート電極。
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Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6190961B1 (en) * 1999-09-22 2001-02-20 International Business Machines Corporation Fabricating a square spacer
US6492275B2 (en) 2000-01-21 2002-12-10 Advanced Micro Devices, Inc. Control of transistor performance through adjustment of spacer oxide profile with a wet etch
US6348379B1 (en) 2000-02-11 2002-02-19 Advanced Micro Devices, Inc. Method of forming self-aligned contacts using consumable spacers
US6406986B1 (en) * 2000-06-26 2002-06-18 Advanced Micro Devices, Inc. Fabrication of a wide metal silicide on a narrow polysilicon gate structure
US6548403B1 (en) * 2000-10-05 2003-04-15 Advanced Micro Devices, Inc. Silicon oxide liner for reduced nickel silicide bridging
US6312998B1 (en) * 2000-10-16 2001-11-06 Advanced Micro Devices, Inc. Field effect transistor with spacers that are removable with preservation of the gate dielectric
US6455389B1 (en) * 2001-06-01 2002-09-24 Kuo-Tai Huang Method for preventing a by-product ion moving from a spacer
KR100396895B1 (ko) * 2001-08-02 2003-09-02 삼성전자주식회사 Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US6838393B2 (en) * 2001-12-14 2005-01-04 Applied Materials, Inc. Method for producing semiconductor including forming a layer containing at least silicon carbide and forming a second layer containing at least silicon oxygen carbide
JP2003243542A (ja) * 2002-02-15 2003-08-29 Seiko Epson Corp 不揮発性記憶装置の製造方法
US7146984B2 (en) * 2002-04-08 2006-12-12 Synecor, Llc Method and apparatus for modifying the exit orifice of a satiation pouch
DE10240106A1 (de) * 2002-08-30 2004-03-11 Infineon Technologies Ag Ausbildung einer elektrischen Verbindung zwischen Strkturen in einem Halbleitersubstrat
US6831008B2 (en) * 2002-09-30 2004-12-14 Texas Instruments Incorporated Nickel silicide—silicon nitride adhesion through surface passivation
US7749563B2 (en) * 2002-10-07 2010-07-06 Applied Materials, Inc. Two-layer film for next generation damascene barrier application with good oxidation resistance
US7160813B1 (en) * 2002-11-12 2007-01-09 Novellus Systems, Inc. Etch back process approach in dual source plasma reactors
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
US6884712B2 (en) * 2003-02-07 2005-04-26 Chartered Semiconductor Manufacturing, Ltd. Method of manufacturing semiconductor local interconnect and contact
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US6975006B2 (en) * 2003-07-25 2005-12-13 Taiwan Semiconductor Manufacturing Company Semiconductor device with modified channel compressive stress
US7410846B2 (en) * 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US6890808B2 (en) * 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US6887751B2 (en) 2003-09-12 2005-05-03 International Business Machines Corporation MOSFET performance improvement using deformation in SOI structure
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US6869866B1 (en) 2003-09-22 2005-03-22 International Business Machines Corporation Silicide proximity structures for CMOS device performance improvements
US6872641B1 (en) * 2003-09-23 2005-03-29 International Business Machines Corporation Strained silicon on relaxed sige film with uniform misfit dislocation density
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
US7119403B2 (en) * 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7235848B2 (en) * 2003-12-09 2007-06-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with spacer trapping structure
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7202132B2 (en) 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
US7381609B2 (en) 2004-01-16 2008-06-03 International Business Machines Corporation Method and structure for controlling stress in a transistor channel
US7118999B2 (en) 2004-01-16 2006-10-10 International Business Machines Corporation Method and apparatus to increase strain effect in a transistor channel
US7923782B2 (en) 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7033879B2 (en) * 2004-04-29 2006-04-25 Texas Instruments Incorporated Semiconductor device having optimized shallow junction geometries and method for fabrication thereof
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7037794B2 (en) * 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7229041B2 (en) * 2004-06-30 2007-06-12 Ohio Central Steel Company Lifting lid crusher
US7217949B2 (en) 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US6991998B2 (en) * 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7384829B2 (en) 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US7193254B2 (en) * 2004-11-30 2007-03-20 International Business Machines Corporation Structure and method of applying stresses to PFET and NFET transistor channels for improved performance
US7238565B2 (en) 2004-12-08 2007-07-03 International Business Machines Corporation Methodology for recovery of hot carrier induced degradation in bipolar devices
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7220626B2 (en) * 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
US7256081B2 (en) * 2005-02-01 2007-08-14 International Business Machines Corporation Structure and method to induce strain in a semiconductor device channel with stressed film under the gate
US7224033B2 (en) 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
US7179715B2 (en) * 2005-03-22 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for controlling spacer oxide loss
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
US7470943B2 (en) * 2005-08-22 2008-12-30 International Business Machines Corporation High performance MOSFET comprising a stressed gate metal silicide layer and method of fabricating the same
US7544577B2 (en) * 2005-08-26 2009-06-09 International Business Machines Corporation Mobility enhancement in SiGe heterojunction bipolar transistors
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7655511B2 (en) * 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7863197B2 (en) 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7473593B2 (en) 2006-01-11 2009-01-06 International Business Machines Corporation Semiconductor transistors with expanded top portions of gates
US7691698B2 (en) 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US20070197011A1 (en) * 2006-02-22 2007-08-23 Freescale Semiconductor Inc. Method for improving self-aligned silicide extendibility with spacer recess using a stand-alone recess etch integration
JP5076119B2 (ja) * 2006-02-22 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8461009B2 (en) * 2006-02-28 2013-06-11 International Business Machines Corporation Spacer and process to enhance the strain in the channel with stress liner
US20070224808A1 (en) * 2006-03-23 2007-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Silicided gates for CMOS devices
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US7615418B2 (en) * 2006-04-28 2009-11-10 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7608489B2 (en) * 2006-04-28 2009-10-27 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US7462522B2 (en) * 2006-08-30 2008-12-09 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
US8754446B2 (en) * 2006-08-30 2014-06-17 International Business Machines Corporation Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) * 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
WO2009086446A1 (en) * 2007-12-28 2009-07-09 Boston Scientific Scimed, Inc. Meshes of variable construction
US9318571B2 (en) * 2009-02-23 2016-04-19 United Microelectronics Corp. Gate structure and method for trimming spacers
US8598006B2 (en) * 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
US8288296B2 (en) 2010-04-20 2012-10-16 International Business Machines Corporation Integrated circuit with replacement metal gates and dual dielectrics
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
US9064803B2 (en) * 2011-07-25 2015-06-23 Globalfoundries Singapore Pte. Ltd. Split-gate flash memory exhibiting reduced interference
US20150200279A1 (en) * 2014-01-12 2015-07-16 United Microelectronics Corp. Method of manufacturing memory cell
US10147649B2 (en) * 2016-05-27 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with gate stack and method for forming the same
US10297614B2 (en) 2016-08-09 2019-05-21 International Business Machines Corporation Gate top spacer for FinFET
US10438857B2 (en) 2016-11-22 2019-10-08 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing thereof
US11452541B2 (en) 2016-12-22 2022-09-27 Scientia Vascular, Inc. Intravascular device having a selectively deflectable tip
CN108987261B (zh) * 2017-06-01 2022-05-17 联华电子股份有限公司 半导体结构及其制造方法
JP7255982B2 (ja) 2017-08-09 2023-04-11 三ツ星ベルト株式会社 六角ベルト
CN113539805A (zh) * 2020-04-13 2021-10-22 华邦电子股份有限公司 半导体结构及其形成方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590293A (ja) * 1991-07-19 1993-04-09 Toshiba Corp 半導体装置およびその製造方法
JPH0766406A (ja) * 1993-08-25 1995-03-10 Oki Electric Ind Co Ltd サリサイド型ｍｏｓｆｅｔ及びその製造方法
JPH07201775A (ja) * 1993-12-30 1995-08-04 Nec Corp 半導体装置の製造方法
JPH0837301A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置及びその製造方法
JPH0974199A (ja) * 1995-01-12 1997-03-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH09148568A (ja) * 1995-11-21 1997-06-06 Seiko Epson Corp 半導体装置の製造方法
JPH10223889A (ja) * 1997-02-04 1998-08-21 Mitsubishi Electric Corp Ｍｉｓトランジスタおよびその製造方法
JPH10242464A (ja) * 1996-12-27 1998-09-11 Nec Corp 半導体装置の製造方法
JPH1174509A (ja) * 1997-08-27 1999-03-16 Samsung Electron Co Ltd Ｍｏｓｆｅｔトランジスタ及びその製造方法
JPH11204784A (ja) * 1998-01-09 1999-07-30 Toshiba Corp 半導体装置の製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638347A (en) * 1982-12-07 1987-01-20 International Business Machines Corporation Gate electrode sidewall isolation spacer for field effect transistors
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
JPS62122173A (ja) * 1985-11-20 1987-06-03 Fujitsu Ltd 半導体装置
JPS62143473A (ja) * 1985-12-18 1987-06-26 Hitachi Ltd 半導体装置
US4912061A (en) 1988-04-04 1990-03-27 Digital Equipment Corporation Method of forming a salicided self-aligned metal oxide semiconductor device using a disposable silicon nitride spacer
JPH0258874A (ja) * 1988-08-24 1990-02-28 Nec Corp 半導体集積回路装置
US4876213A (en) 1988-10-31 1989-10-24 Motorola, Inc. Salicided source/drain structure
US4951100A (en) * 1989-07-03 1990-08-21 Motorola, Inc. Hot electron collector for a LDD transistor
EP0490535B1 (en) 1990-12-07 1996-08-21 AT&T Corp. Transistor with inverse silicide T-gate structure
TW203148B (ja) 1991-03-27 1993-04-01 American Telephone & Telegraph
JP2914026B2 (ja) * 1992-08-10 1999-06-28 日本電気株式会社 半導体装置
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
JPH06338601A (ja) 1993-05-31 1994-12-06 Toshiba Corp 半導体装置及びその製造方法
US5372960A (en) * 1994-01-04 1994-12-13 Motorola, Inc. Method of fabricating an insulated gate semiconductor device
KR960030440A (ko) 1995-01-12 1996-08-17 모리시다 요이치 반도체 장치 및 그 제조방법
KR960042942A (ko) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 반도체 디바이스 형성 방법
US5783475A (en) 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
JPH09181306A (ja) * 1995-12-22 1997-07-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100214468B1 (ko) * 1995-12-29 1999-08-02 구본준 씨모스 소자 제조방법
US5747373A (en) 1996-09-24 1998-05-05 Taiwan Semiconductor Manufacturing Company Ltd. Nitride-oxide sidewall spacer for salicide formation
US5763311A (en) * 1996-11-04 1998-06-09 Advanced Micro Devices, Inc. High performance asymmetrical MOSFET structure and method of making the same
US5847428A (en) 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
US5882973A (en) * 1997-01-27 1999-03-16 Advanced Micro Devices, Inc. Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles
US5783479A (en) * 1997-06-23 1998-07-21 National Science Council Structure and method for manufacturing improved FETs having T-shaped gates
US6013569A (en) * 1997-07-07 2000-01-11 United Microelectronics Corp. One step salicide process without bridging
KR100302187B1 (ko) * 1997-10-08 2001-11-22 윤종용 반도체장치제조방법
US6180988B1 (en) * 1997-12-04 2001-01-30 Texas Instruments-Acer Incorporated Self-aligned silicided MOSFETS with a graded S/D junction and gate-side air-gap structure
US6048784A (en) * 1997-12-17 2000-04-11 Texas Instruments Incorporated Transistor having an improved salicided gate and method of construction
US6171959B1 (en) * 1998-01-20 2001-01-09 Motorola, Inc. Method for making a semiconductor device
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6071782A (en) 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
US6271563B1 (en) * 1998-07-27 2001-08-07 Advanced Micro Devices, Inc. MOS transistor with high-K spacer designed for ultra-large-scale integration
JP2000156502A (ja) * 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6108988A (en) * 1998-12-07 2000-08-29 Soft Play, L.L.C. Spiral climb in surrounding enclosure

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590293A (ja) * 1991-07-19 1993-04-09 Toshiba Corp 半導体装置およびその製造方法
JPH0766406A (ja) * 1993-08-25 1995-03-10 Oki Electric Ind Co Ltd サリサイド型ｍｏｓｆｅｔ及びその製造方法
JPH07201775A (ja) * 1993-12-30 1995-08-04 Nec Corp 半導体装置の製造方法
JPH0837301A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置及びその製造方法
US5739573A (en) * 1994-07-22 1998-04-14 Nec Corporation Semiconductor device with improved salicide structure and a method of manufacturing the same
JPH0974199A (ja) * 1995-01-12 1997-03-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH09148568A (ja) * 1995-11-21 1997-06-06 Seiko Epson Corp 半導体装置の製造方法
JPH10242464A (ja) * 1996-12-27 1998-09-11 Nec Corp 半導体装置の製造方法
JPH10223889A (ja) * 1997-02-04 1998-08-21 Mitsubishi Electric Corp Ｍｉｓトランジスタおよびその製造方法
JPH1174509A (ja) * 1997-08-27 1999-03-16 Samsung Electron Co Ltd Ｍｏｓｆｅｔトランジスタ及びその製造方法
JPH11204784A (ja) * 1998-01-09 1999-07-30 Toshiba Corp 半導体装置の製造方法

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