JPH09181306A

JPH09181306A - 半導体装置及びその製造方法

Info

Publication number: JPH09181306A
Application number: JP33460895A
Authority: JP
Inventors: Keiichi Yamada; 圭一山田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-12-22
Filing date: 1995-12-22
Publication date: 1997-07-11

Abstract

(57)【要約】【課題】ゲート電極とソースあるいはドレインとの電
気的接続を抑制して、動作不良を防止する半導体装置及
びその製造方法を得る。【解決手段】半導体装置は、Ｓｉ基板１上に形成され
たゲート電極４，ソース及びドレイン領域５１，高濃度
のソース及びドレイン領域５２，絶縁膜６０１からなる
ゲート電極４のサイドウォール、シリサイド７１，７
２，７３から構成される。サイドウォールがＬ字形のた
めに、サイドウォールのゲート電極４側の一端からソー
ス領域５２あるいはドレイン領域５２側の他端にかけて
の表面に沿った長さが長くなる。従って、サリサイド工
程におけるシリサイドの這い上がりが生じても、ゲート
電極４とソース領域５２あるいはドレイン領域５２との
電気的接続を抑制でき、半導体装置の動作不良を防止で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特にサリサイドトランジスタにお
ける金属のシリサイドの這い上がりによるゲート電極と
ソース領域あるいはドレイン領域との電気的接続を抑制
して、動作不良を防止する半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】従来の半導体装置の製造方法を図３１〜
図３５を用いて説明する。

【０００３】まず、図３１を参照して、Ｓｉ基板１（半
導体基板）上に、素子分離用酸化膜２，ゲート酸化膜
３，ｐｏｌｙ−Ｓｉのゲート電極４，ソース領域５１及
びドレイン領域５１を形成する。

【０００４】次に、図３２を参照して、全面に絶縁膜６
０を成膜する。

【０００５】次に、図３３を参照して、全面をエッチバ
ックして、絶縁膜６０の一部をゲート電極４の扇形のサ
イドウォールとして残す。

【０００６】次に、図３４を参照して、ソース領域５１
及びドレイン領域５１に対しＡｓイオン等のイオン注入
を行って高濃度のソース領域５２及びドレイン領域５２
を形成する。

【０００７】次に、図３５を参照して、サリサイド工程
を行う。サリサイド工程とは、まず、高融点金属を成膜
して、次にアニールを施し、Ｓｉ基板１と高融点金属と
が接触している領域にのみ自己整合的にシリサイド７
１，７２，７３が形成され、未反応の高融点金属は酸性
溶液等を用いて除去する。理想的にはＳｉ基板１が露出
している領域以外の素子分離用酸化膜２表面やゲート電
極４のサイドウォール上にはシリサイドが形成されな
い。

【０００８】

【発明が解決しようとする課題】しかしながら、実際に
はシリサイド化反応時に、素子分離用酸化膜２表面やゲ
ート電極４のサイドウォール上へもシリサイド７１，７
２，７３が成長する場合がある。７４は、このサイドウ
ォール上に成長したシリサイドの這い上がりである。こ
の這い上がり７４を介して、シリサイド７１とシリサイ
ド７２あるいは７３とが接続されると、ゲート電極４と
ソース領域５２あるいはドレイン領域５２とが電気的に
接続されてしまい、半導体装置の動作不良が生じるとい
う問題点が生じ、半導体装置の信頼性の低下につなが
る。

【０００９】本発明は、このような問題点を解決するた
めになされたものであり、シリサイドの這い上がりによ
るゲート電極とソース領域あるいはドレイン領域との電
気的接続を抑制して、動作不良を防止する半導体装置及
びその製造方法を得ることを目的とする。

【００１０】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、半導体基板上に形成されたゲート電極
と、前記半導体基板の表面であって、前記ゲート電極の
両側にそれぞれ形成されたソース領域及びドレイン領域
と、前記ゲート電極の側壁部からソース領域あるいはド
レイン領域にかけて形成されたサイドウォールと、少な
くとも前記ゲート電極の表面，前記ソース領域の表面，
前記ドレイン領域の表面のいずれかに形成されたシリサ
イドとを備え、前記サイドウォールの前記ゲート電極側
の一端から前記ソース領域あるいは前記ドレイン領域側
の他端にかけての表面に沿った長さは、前記サイドウォ
ール上に成長する前記シリサイドの長さより長い。

【００１１】本発明の請求項２に係る課題解決手段は、
前記サイドウォールの材料はＳｉＯ2 よりも誘電率の小
さい材料である。

【００１２】本発明の請求項３に係る課題解決手段は、
前記サイドウォールの表面に前記シリサイドの這い上が
りを抑制する材料からなる膜をさらに備える。

【００１３】本発明の請求項４に係る課題解決手段にお
いて、前記サイドウォールは、Ｌ字形状である。

【００１４】本発明の請求項５に係る課題解決手段にお
いて、前記サイドウォールは、前記サイドウォールの主
表面下にへこむ凹部を有する形状である。

【００１５】本発明の請求項６に係る課題解決手段にお
いて、前記サイドウォールは、前記サイドウォールの主
表面上に突出する凸部を有する形状である。

【００１６】本発明の請求項７に係る課題解決手段にお
いて、前記サイドウォールは、前記サイドウォールの主
表面上にへこむ凹部と前記主表面上に突出する凸部とを
有する形状である。

【００１７】本発明の請求項８に係る課題解決手段にお
いて、前記凹部あるいは凸部は、前記半導体基板の表面
に平行な方向に形成される。

【００１８】本発明の請求項９に係る課題解決手段は、
半導体基板上にゲート電極，ソース領域，ドレイン領域
を形成する工程と、第１の絶縁膜と前記第１の絶縁膜と
同時にエッチングを行う場合にエッチングレートが前記
第１の絶縁膜とは異なる第２の絶縁膜とを順に成膜する
工程と、全面をエッチバックして、前記第１及び第２の
絶縁膜の一部を前記ゲート電極のサイドウォールとして
残す工程と、前記第２の絶縁膜を選択的エッチングを処
して前記サイドウォールをＬ字形にする工程と、前記ゲ
ート電極，前記ソース領域，前記ドレイン領域上にシリ
サイドを形成する工程とを備える。

【００１９】本発明の請求項１０に係る課題解決手段
は、半導体基板上にゲート電極，ソース領域，ドレイン
領域を形成する第１の工程と、第１の絶縁膜と前記第１
の絶縁膜と同時にエッチングを行う場合にエッチングレ
ートが前記第１の絶縁膜とは異なる第２の絶縁膜と、前
記第２の絶縁膜と同時にエッチングを行う場合にエッチ
ングレートが前記第２の絶縁膜とは異なる第３の絶縁膜
を形成する第３の工程と、全面をエッチバックして、前
記積層構造の絶縁膜の一部を前記ゲート電極のサイドウ
ォールとして残す第４の工程と、前記第２の工程で形成
した前記絶縁膜の積層構造の一部を選択的エッチングを
処して前記サイドウォールの表面を凹凸形状にする第５
の工程と、前記ゲート電極，前記ソース領域，前記ドレ
イン領域上にシリサイドを形成する第６の工程とを備え
る。

【００２０】本発明の請求項１１に係る課題解決手段
は、前記積層構造における前記第２の絶縁膜について、
下層の前記第１の絶縁膜の同一条件におけるエッチング
レートは上層の前記第２の絶縁膜のエッチングレートよ
り低い。

【００２１】本発明の請求項１２に係る課題解決手段
は、前記第１あるいは第２の絶縁膜から前記半導体基板
へ電子もしくはホールを発生させる元素を供給しないよ
うに半導体装置を製造する。

【００２２】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１における半
導体装置を示す図である。図１において、１はＳｉ基
板、２はＳｉ基板１上に形成された素子形成領域を区画
するための素子分離用酸化膜，３は素子形成領域に形成
されたゲート酸化膜、４はゲート酸化膜３上に形成され
たゲート電極，６１はゲート電極４の側壁部に形成され
たＬ字形のサイドウォールであって材料がＳｉＯ₂ から
なる絶縁膜、５１は絶縁膜６１直下に形成された比較的
低濃度のソース領域及びドレイン領域、５２は比較的高
濃度のソース領域及びドレイン領域、７１はゲート電極
４上に自己整合的に形成されたシリサイド、７２，７３
はそれぞれソース領域５２，ドレイン領域５２上に形成
されたシリサイドである。

【００２３】サイドウォールのゲート電極４側の一端か
らからソース領域あるいはドレイン領域側の他端にかけ
ての表面に沿った長さ（以後経路長と称す）は、シリサ
イドの這い上がりの長さよりも長くする。一例をあげる
とサイドウォールの高さを約２００ｎｍ、Ｓｉ基板１の
表面に平行でかつドレイン領域あるいはソース領域側か
らゲート電極４側への方向のサイドウォールの幅（以後
サイドウォール幅と称す）を約１００ｎｍとする。

【００２４】本実施の形態では、ゲート電極４のサイド
ウォール６１の形状を図３５に示す従来の扇型の絶縁膜
６０から図１に示すようにＬ字形の絶縁膜６１にするこ
とにより、経路長が長くなる。従って、サリサイド工程
におけるシリサイドの這い上がりが生じても、ゲート電
極４とソース領域５２あるいはドレイン領域５２とが電
気的に接続されることが抑制されるため、半導体装置の
動作不良を防止できる。

【００２５】実施の形態２．本実施の形態では、サイド
ウォールである絶縁膜６１の材料にＳｉＯ2 よりも誘電
率の低い材料、例えばＦ（フッ素）添加のＴＥＯＳを用
いる。製造プロセスや物性値（誘電率、絶縁性、熱伝導
性）等を考慮して最適な絶縁体材料を用いることが望ま
しい。ＳｉＯ₂ より誘電率が低い材料を用いることによ
り、サイドウォールにおける寄生容量が低減できる。

【００２６】実施の形態３．図２は本発明の実施の形態
３における半導体装置を示す図である。図２において、
６２は図１に示す絶縁膜６１と同じ絶縁膜、６３はサイ
ドウォールである絶縁膜６２の表面に形成された材料が
ＳｉＮからなるＬ字形の絶縁膜、その他の符号は図１中
の符号に対応している。

【００２７】ＳｉＮはＳｉＯ₂ よりシリサイドの這い上
がりを抑制する効果が大きい。従って、絶縁膜６２の表
面に絶縁膜６３を形成することで、実施の形態１よりさ
らに、シリサイドの這い上がりを抑制できる。

【００２８】なお、本実施の形態では、サイドウォール
を絶縁膜６２，６３からなる２層構造としているが３層
以上でもよい。しかし、層数が増えるほど、構造の複雑
化や工程数の増加につながるため、二層程度が望ましく
実用的である。

【００２９】また、絶縁膜６２，６３の材料はＳｉＮや
ＳｉＯ₂ 以外でもよいが、現在の半導体装置構造との整
合性からＳｉＮとＳｉＯ₂ とを用いている。

【００３０】なお、絶縁膜６３はＳｉＮ以外でもよい
が、現時点での材料の中でＳｉＮが最もシリサイドの這
い上がりを抑制する効果の大きい材質であるためＳｉＮ
を用いた。

【００３１】実施の形態４．図３は本発明の実施の形態
４における半導体装置を示す図である。図３において、
６４は図３５に示す絶縁膜６０に相当しかつ凹部を有す
る絶縁膜、その他の符号は図１に示す符号に対応してい
る。なお、凹部は図３５に示す絶縁膜６０の主表面より
へこみ、かつＳｉ基板１の表面に垂直な方向に形成され
ている。

【００３２】凹部は、例えばゲート電極４の両側のサイ
ドウォールそれぞれ３ヶ所に深さ１５ｎｍ，ドレイン領
域あるいはソース領域側からゲート電極４側への方向の
幅（以後加工幅と称す）１０ｎｍで形成される。なお、
凹部の数や形状、サイズ等はここに記したもの以外でよ
く、所望の半導体装置特定を得る条件や製造プロセスに
応じて選択すればよい。

【００３３】サイドウォール６４の経路長は、シリサイ
ドの這い上がりの長さよりも長くする。一例をあげると
サイドウォール６４の高さを約２００ｎｍ、サイドウォ
ール幅を約１００ｎｍとする。

【００３４】本実施の形態では、ゲート電極４のサイド
ウォールが凹部を有する形状であるため、経路長が長く
なる。従って、サリサイド工程におけるシリサイドの這
い上がりが生じても、ゲート電極４とソース領域５２あ
るいはドレイン５２とが電気的に接続されることが抑制
されるため、半導体装置の動作不良を防止できる。

【００３５】実施の形態５．図４は本発明の実施の形態
５における半導体装置を示す図である。図４において、
６５は図３５に示す絶縁膜６０に相当しかつ凸部を有す
る絶縁膜、その他の符号は図１に示す符号に対応してい
る。なお、凸部は図３５に示す絶縁膜６０の主表面上に
突出し、かつＳｉ基板１の表面に垂直な方向に形成され
ている。

【００３６】凸部は、例えばゲート電極４の両側のサイ
ドウォールそれぞれ３ヶ所に高さ１５ｎｍ，加工幅１０
ｎｍで形成される。なお、凸部の数や形状、サイズ等は
ここに記したもの以外でよく、所望の半導体装置特定を
得る条件や製造プロセスに応じて選択すればよい。

【００３７】サイドウォールの経路長は、シリサイドの
這い上がりの長さよりも長くする。一例をあげるとサイ
ドウォールの高さを約２００ｎｍ、サイドウォール幅を
約１００ｎｍとする。

【００３８】本実施の形態では、ゲート電極４のサイド
ウォールが凸部を有する形状であるため、経路長が長く
なる。従って、サリサイド工程におけるシリサイドの這
い上がりが生じても、ゲート電極４とソース５２あるい
はドレイン５２とが電気的に接続されることが抑制され
るため、半導体装置の動作不良を防止できる。

【００３９】なお、実施の形態４においてプロセスの制
約上、凹部が形成しにくい場合は実施の形態５の凸部を
形成すればよい。その逆に、凸部が形成しにくい場合は
凹部を形成すればよい。

【００４０】実施の形態６．図５は本発明の実施の形態
６における半導体装置を示す図である。図５において、
６６は図３５に示す絶縁膜６０に相当しかつ凹部及び凸
部を有する絶縁膜、その他の符号は図１に示す符号に対
応している。なお、凹部は図３５に示す絶縁膜６０の主
表面よりへこみ、かつＳｉ基板１の表面に垂直な方向に
形成されている。凸部は図３５に示す絶縁膜６０の主表
面上に突出し、かつＳｉ基板１の表面に垂直な方向に形
成されている。

【００４１】凹部は、例えばゲート電極４の両側のサイ
ドウォールそれぞれ３ヶ所に深さ１５ｎｍ，加工幅１０
ｎｍで形成される。また、凸部は、例えばゲート電極４
の両側のサイドウォールそれぞれ３ヶ所に高さ１５ｎ
ｍ，加工幅１０ｎｍで形成される。なお、凹部及び凸部
の数や形状、サイズ等はここに記したもの以外でよく、
所望の半導体装置特定を得る条件や製造プロセスに応じ
て選択すればよい。

【００４２】サイドウォールの経路長は、シリサイドの
這い上がりの長さよりも長くする。一例をあげるとサイ
ドウォールの高さを約２００ｎｍ、サイドウォール幅を
約１００ｎｍとする。

【００４３】本実施の形態では、ゲート電極４のサイド
ウォールが凹部及び凸部を有する形状であるため、サイ
ドウォールの表面の凹凸が実施の形態４，５よりも著し
くなり、経路長が長くなる。従って、サリサイド工程に
おけるシリサイドの這い上がりが生じても、ゲート電極
４とソース領域５２あるいはドレイン領域５２とが電気
的に接続されることが抑制されるため、半導体装置の動
作不良を防止できる。

【００４４】実施の形態７．図６は本発明の実施の形態
７における半導体装置を示す図である。図６において、
６７は図３５に示す絶縁膜６０に相当しかつ凹部を有す
る絶縁膜、その他の符号は図１に示す符号に対応してい
る。なお、凹部は図３５に示す絶縁膜６０の主表面より
へこみ、かつＳｉ基板１の表面に水平及び垂直な方向に
形成されている。

【００４５】サイドウォールの経路長は、シリサイドの
這い上がりの長さよりも長くする。一例をあげるとサイ
ドウォールの高さを約２００ｎｍ、サイドウォール幅を
約１００ｎｍとする。

【００４６】本実施の形態では、サイドウォールの凹凸
が激しくなることで、いわゆるカバレッジ（被覆性）が
悪くなり、シリサイドの這い上がりが生じても、ゲート
電極４とソース領域５２あるいはドレイン領域５２とが
電気的に接続されることが抑制されるため、半導体装置
の動作不良を防止できる。

【００４７】なお、図６は凹部のみを有するサイドウォ
ールを示したが、図３５に示す絶縁膜６０の主表面上に
突出し、かつＳｉ基板１の表面に垂直な方向に形成され
ている凸部のみを有するサイドウォールであってもよ
い。

【００４８】図３〜図６に示すサイドウォールの他に、
サイドウォールはＳｉ基板１に垂直あるいは水平な方向
の上述の凹部あるいは凸部をそれぞれ組み合わせた構造
であればよい。また、凹部及び凸部の数はいくつでもよ
い。

【００４９】また、サイドウォールのそれぞれの経路長
はサイドウォールの高さの２倍以上の長さであれば、ほ
とんどの半導体装置を製造するプロセスにいて生じるシ
リサイドの這い上がりよりも長いため、ゲート電極４と
ソース領域５２あるいはドレイン領域５２とのシリサイ
ドの這い上がりによる短絡を防止することができる。

【００５０】実施の形態８．本発明の実施の形態８にお
ける半導体装置の製造方法をｎ型ＭＯＳＦＥＴを例にと
り図７〜図１２を用いて説明する。まず、図７を参照し
て、従来からある方法及び材料を用いて、Ｓｉ基板１上
に、素子分離用酸化膜２，ゲート酸化膜３，ｐｏｌｙ−
Ｓｉのゲート電極４，ソース領域５１及びドレイン領域
５１を形成する。なお、ソース領域５１及びドレイン領
域５１は最終的にＬＤＤとなる。

【００５１】次に、図８を参照して、全面に絶縁膜を成
膜する。まず全面にＳｉＮである絶縁膜６０１を成膜
し、次に全面にＢＰＳＧである絶縁膜６０２を成膜す
る。ここで、絶縁膜は２層以上であればよい。最上の絶
縁膜は、その他の絶縁膜と比較してエッチングレートが
充分高ければよい。

【００５２】次に、図９を参照して、全面をエッチバッ
クして、絶縁膜６０１，６０２をゲート電極４のサイド
ウォールとして残す。

【００５３】次に、図１０を参照して、従来からある方
法でソース領域５１及びドレイン領域５１に対しＡｓイ
オン等のイオン注入を行って高濃度のソース領域５２及
びドレイン領域５２を形成する。

【００５４】次に、図１１を参照して、絶縁膜６０２を
選択的にエッチングして除去する。この際、ＨＦガスに
よりマスクを用いずに選択的にエッチングして除去して
Ｌ字形のサイドウォール６０１を形成する。

【００５５】以上のように図８〜図１１に示すサイドウ
ォールの形成工程はマスクやフォトリソグラフィを用い
ずに、サイドウォールの表面形状を加工してＬ字形の形
状にする。

【００５６】次に、図１２を参照して、そのようなサイ
ドウォールの加工後に従来からある方法でサリサイド工
程を行い、半導体装置を得る。この際、シリサイドの這
い上がりが生じる場合がある。サリサイド工程の一例と
しては、高融点金属としてＴｉをスパッタ成膜した後、
アニールを施し、Ｓｉ基板１表面にのみＴｉＳｉ₂ を形
成する。Ｓｉ基板１表面以外の部分の未反応のＴｉをＨ
₂ ＳＯ₄ とＨ₂ Ｏ₂ の混合溶液を用いて除去する。

【００５７】本実施の形態では以下の効果がある。この
製造方法を用いることで、実施の形態１におけるＬ字形
のサイドウォールが得られる。また、サイドウォールの
形成工程においてサイドウォールの表面形状を加工する
ためのマスクやフォトリソグラフィ工程の追加をする必
要がない。また、従来からある半導体装置の製造方法と
の整合性がよい。即ち、ゲート電極４とサイドウォール
を注入マスクとして高濃度のソース領域及びドレイン領
域の形成を行い、その後、サイドウォールを加工してシ
リサイドの這い上がりを防止する形状にしてからサリサ
イド工程を行うという製造方法であるため、現在行われ
ている半導体装置の量産ラインに適用可能である。

【００５８】実施の形態９．本発明の実施の形態９にお
ける半導体装置の製造方法をｎ型ＭＯＳＦＥＴを例にと
り図１３〜図１８を用いて説明する。まず、図１３を参
照して、図７と同様の工程を行う。

【００５９】次に、図１４を参照して、全面に絶縁膜を
成膜する。まず、全面に順にＴＥＯＳである絶縁膜６０
３，ＢＰＳＧである絶縁膜６０４，ＳｉＮである絶縁膜
６０５，ＢＰＳＧである絶縁膜６０６，ＳｉＮである絶
縁膜６０７を成膜する。ここで、絶縁膜は上記５層を用
いたが３層以上であればよい。同一条件において加工し
た場合、他の絶縁膜と比較してエッチングレートが充分
高い絶縁膜（絶縁膜６０４，６０６）とエッチングレー
トが低い絶縁膜（絶縁膜６０３，６０５，６０７）が隣
り合うように交互に重ねていく。エッチングレートが充
分高い全ての絶縁膜は必ずしも同じ種類の絶縁膜を用い
なくてもよい。例えば、ＢＰＳＧからなる絶縁膜，ＰＳ
Ｇからなる絶縁膜を混在させてもよい。

【００６０】次に、図１５を参照して、全面をエッチバ
ックして、絶縁膜６０３〜６０７をゲート電極４のサイ
ドウォールとして残す。

【００６１】次に、図１６を参照して、図１０と同様の
工程を行う。

【００６２】次に、図１７を参照して、絶縁膜６０４，
６０６をエッチングして少なくとも一部を選択的に除去
する。この際、ＨＦガスによりマスクを用いずにエッチ
ングして選択的に除去して凹凸形状のサイドウォールを
形成する。ここで、リフトオフによってサイドウォール
が消滅しないように絶縁膜６０４，６０６の一部が残る
ように制御できるプロセス条件を用いてエッチングを行
う必要がある。例えばＨＦガスによるドライエッチング
を用いる。

【００６３】以上のように図１４〜図１７に示すサイド
ウォールの形成工程はマスクやフォトリソグラフィを用
いずに、サイドウォールの表面形状を加工して表面を凹
凸形状にする。

【００６４】次に、図１８を参照して、図１２と同様
に、サリサイド工程を行い、半導体装置を得る。

【００６５】本実施の形態では実施の形態８とほぼ同様
の効果がある。特に本実施の形態では、実施の形態４〜
７における凹部や凸部を有するサイドウォールが得られ
る。

【００６６】実施の形態１０．本発明の実施の形態１０
における半導体装置の製造方法を図１９〜図２４を用い
て説明する。まず、図１９を参照して、図７と同様の工
程を行う。

【００６７】次に、図２０を参照して、全面に絶縁膜を
成膜する。まず、全面に順にＴＥＯＳである絶縁膜６０
８，ＳＯＧである絶縁膜６０９，ＳｉＮである絶縁膜６
１０，ＰＳＧである絶縁膜６１１，ＳｉＮである絶縁膜
６１２を成膜する。ここで、絶縁膜は上記５層を用いた
が３層以上であればよい。同一条件において加工した場
合、他の絶縁膜と比較してエッチングレートが充分高い
絶縁膜（絶縁膜６０９，６１１）とエッチングレートが
低い絶縁膜（絶縁膜６０８，６１０，６１２）が隣り合
うように交互に重ねていく。エッチングレートが充分高
い全ての絶縁膜は必ずしも同じ種類の絶縁膜を用いなく
てもよい。但し、エッチングレートが充分に高い全ての
絶縁膜のうち、下層にある絶縁膜の方が上層にある絶縁
膜よりエッチングレートが低い材料を用いる。例えば絶
縁膜６１１にはＰＳＧを用い、絶縁膜６１１より下層に
ある絶縁膜６０９には絶縁膜６１１よりも同一の酸化膜
エッチャントに対するエッチングレートの低いＳＯＧを
用いる。

【００６８】次に、図２１を参照して、全面をエッチバ
ックして、絶縁膜６０８〜６１２をゲート電極４のサイ
ドウォールとして残す。

【００６９】次に、図２２を参照して、図１０と同様の
工程を行う。

【００７０】次に、図２３を参照して、図１７と同様
に、絶縁膜６０９，６１１をエッチングして少なくとも
一部を選択的に除去する。この際、プロセス条件は、絶
縁膜６０９の方が絶縁膜６１１よりエッチングの速度が
遅い条件を用いる必要がある。

【００７１】以上のように図２０〜図２３に示すサイド
ウォールの形成工程はマスクやフォトリソグラフィを用
いずに、サイドウォールの表面形状を加工して表面を凹
凸形状にする。

【００７２】次に、図２４を参照して、図１２と同様
に、サリサイド工程を行い、半導体装置を得る。

【００７３】本実施の形態では実施の形態９とほぼ同様
の効果がある。特に本実施の形態では、エッチングレー
トが充分に高い全ての絶縁膜のうち、下層にある絶縁膜
の方が上層にある絶縁膜よりエッチングレートが低い材
料を用いるため、サイドウォールのリフトオフによる消
失を抑制することができる。

【００７４】実施の形態１１．本発明の実施の形態１１
における半導体装置の製造方法を図２５〜図３０を用い
て説明する。まず、図２５を参照して、図７と同様の工
程を行う。

【００７５】次に、図２６を参照して、全面に絶縁膜を
成膜する。まず、全面に順にＴＥＯＳである絶縁膜６１
３，ＳＯＧである絶縁膜６１４，ＳｉＮである絶縁膜６
１５，ＰＳＧである絶縁膜６１６，ＳｉＮである絶縁膜
６１７を成膜する。ここで、絶縁膜は上記５層を用いた
が３層以上であればよい。同一条件において加工した場
合、他の絶縁膜と比較してエッチングレートが充分高い
絶縁膜（絶縁膜６１４，６１６）とエッチングレートが
低い絶縁膜（絶縁膜６１３，６１５，６１７）が隣り合
うように交互に重ねていく。エッチングレートが充分高
い全ての絶縁膜は必ずしも同じ種類の絶縁膜を用いなく
てもよい。

【００７６】但し、エッチングレートが充分に高い全て
の絶縁膜のうち、少なくとも一層がＳｉ基板１中に電子
もしくはホールを発生させるような元素の含有量の非常
に少ない絶縁材料を用いられていればよい。なお、その
含有量はゼロが望ましいが、後に形成される半導体装置
の性能に悪影響を与えない程度であればよい。

【００７７】あるいは、そのような元素が含まれていて
も、以下に説明する２つの条件のいずれかを満たしてい
ればよい。まず第１の条件は、その元素を含むサイドウ
ォールの絶縁膜がＳｉ基板１中に接触しないように形成
されていればよい。例えば、複数の絶縁膜のうち、上層
の絶縁膜のみがその元素を含む絶縁膜とした場合、その
元素を含む絶縁膜は、後に形成されるサイドウォールの
表面側に位置するため、Ｓｉ基板１と接触することは生
じにくい。次に第２の条件は、図２６に示す工程以後の
工程がその元素を熱処理等によってＳｉ基板１中に混入
する可能性が非常に少ないプロセス条件である場合であ
る。

【００７８】なお、エッチングレートが充分に高い全て
の絶縁膜がＳｉ基板１中に電子もしくはホールを発生さ
せるような元素の含有量の非常に少ない例えば１×１０
¹⁷ｃｍ^-3以下である絶縁材料を用いられていることが最
も望ましい。

【００７９】次に、図２７を参照して、全面を選択的に
エッチバックして、絶縁膜６１３〜６１７をゲート電極
４のサイドウォールとして残す。

【００８０】次に、図２８を参照して、図１０と同様の
工程を行う。

【００８１】次に、図２９を参照して、図２３と同様
に、絶縁膜６１４，６１６をエッチングして少なくとも
一部を選択的に除去する。

【００８２】以上のように図２６〜図２９に示すサイド
ウォールの形成工程はマスクやフォトリソグラフィを用
いずに、サイドウォールの表面形状を加工して表面を凹
凸形状にする。

【００８３】次に、図３０を参照して、図１２と同様
に、サリサイド工程を行い、半導体装置を得る。

【００８４】本実施の形態によると実施の形態９とほぼ
同様の効果がある。特に本実施の形態ではさらに以下の
効果がある。実施の形態８〜１０において、電子もしく
はホールを発生させるような元素（例えばＢＰＳＧ中の
ＢやＰ）がサイドウォールに含まれている場合がある。
その元素が例えば熱処理による拡散等でＳｉ基板１中に
混入してしまい、例えば半導体装置の閾値の変動等の性
能に望ましくない影響を与える場合がある。一方本実施
の形態においては、サイドウォールの材料として電子も
しくはホールを発生させるような元素の含有量が非常に
少ない、あるいはそのような元素が含まれているとして
も、半導体装置のＳｉ基板１中に混入しにくいため、半
導体装置の性能に影響を与えず、半導体装置の製造工
程，半導体装置の性能，半導体装置の信頼性を向上させ
ることができる。

【００８５】なお、本発明は図１〜図６，図１２，図１
８，図２４，図３０に示す形状の半導体装置以外にも適
用できる。

【００８６】また、図１〜図６，図１２，図１８，図２
４，図３０において、シリサイド７１，７２あるいは７
３の端がサイドウォールに乗り上げている部分はシリサ
イドの這い上がりである。サイドウォール幅は、シリサ
イドがサイドウォール直下に潜り込んで生じるいわゆる
アンダーグロースが生じてもゲートと電気的に接続しな
い長さにすることが望ましい。

【００８７】また、図１〜図６に示すサイドウォールの
材質は、Ｓｉ基板１中に混入した場合にＳｉ基板１中に
電子もしくはホールを発生させるような元素の含有量が
非常に少ない絶縁材料が用いられていてもよい。

【００８８】

【発明の効果】本発明請求項１によると、サイドウォー
ルのゲート電極側の一端からソース領域あるいはドレイ
ン領域側の他端にかけての表面に沿った長さが長くなる
ため、サリサイド工程におけるシリサイドの這い上がり
が生じても、ゲート電極とソース領域あるいはドレイン
領域とが電気的に接続されることが抑制されるため、半
導体装置の動作不良を防止できるという効果を奏す。

【００８９】本発明請求項２によると、サイドウォール
の誘電率が小さいため、サイドウォールにおける寄生容
量が低減できるという効果を奏す。

【００９０】本発明請求項３によると、サイドウォール
の表面にシリサイドの這い上がりを抑制する材料からな
る膜によって、シリサイドの這い上がりを抑制できると
いう効果を奏す。

【００９１】本発明請求項４によると、サイドウォール
の形状がＬ字形状であるため、サイドウォールの外寸を
大きくしなくても、サイドウォールのゲート電極側の一
端からソース領域あるいはドレイン領域側の他端にかけ
ての表面に沿った長さを長くすることができるという効
果を奏す。

【００９２】本発明請求項５によると、サイドウォール
の形状が凹部を含む形状であるため、サイドウォールの
外寸を大きくしなくても、サイドウォールのゲート電極
側の一端からソース領域あるいはドレイン領域側の他端
にかけての表面に沿った長さを長くすることができると
いう効果を奏す。

【００９３】本発明請求項６によると、サイドウォール
の形状が凸部を含む形状であるため、サイドウォールの
外寸を大きくしなくても、サイドウォールのゲート電極
側の一端からソース領域あるいはドレイン領域側の他端
にかけての表面に沿った長さを長くすることができると
いう効果を奏す。

【００９４】本発明請求項７によると、サイドウォール
の形状が凹部及び凸部を含む形状であるため、サイドウ
ォールの外寸を大きくしなくても、サイドウォールのゲ
ート電極側の一端からソース領域あるいはドレイン領域
側の他端にかけての表面に沿った長さを長くすることが
できるという効果を奏す。

【００９５】本発明請求項８によると、凹部あるいは凸
部は半導体基板の表面に平行な方向に形成されているた
め、シリサイドの這い上がりが生じてもサイドウォール
に対するカバレッジが悪くなり、ゲート電極とソース領
域あるいはドレイン領域との電気的に接続されることが
抑制されるため、半導体装置の動作不良を防止できると
いう効果を奏す。

【００９６】本発明請求項９によると、サイドウォール
がＬ字形状の半導体装置が得られる。また、サイドウォ
ールの形成工程においてサイドウォールの表面形状を加
工するためのマスクやフォトリソグラフィ工程の追加を
する必要がない。また、従来からある半導体装置の製造
方法との整合性がよいという効果を奏す。

【００９７】本発明請求項１０によると、サイドウォー
ルが凹凸形状の半導体装置が得られる。また、サイドウ
ォールの形成工程においてサイドウォールの形状を加工
するためのマスクやフォトリソグラフィ工程の追加をす
る必要がない。また、従来からある半導体装置の製造方
法との整合性がよいという効果を奏す。

【００９８】本発明請求項１１によると、エッチングレ
ートが充分に高い全ての絶縁膜のうち、下層にある絶縁
膜の方が上層にある絶縁膜よりエッチングレートが低い
材料を用いるため、サイドウォールのリフトオフによる
消失を抑制することができるという効果を奏す。

【００９９】本発明請求項１２によると、絶縁膜から半
導体基板へ電子もしくはホールを発生させる元素が混入
しないため、半導体装置の製造工程，半導体装置の性
能，半導体装置の信頼性を向上させることができるとい
う効果を奏す。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体装置を
示す図である。

【図２】本発明の実施の形態３における半導体装置を
示す図である。

【図３】本発明の実施の形態４における半導体装置を
示す図である。

【図４】本発明の実施の形態５における半導体装置を
示す図である。

【図５】本発明の実施の形態６における半導体装置を
示す図である。

【図６】本発明の実施の形態７における半導体装置を
示す図である。

【図７】本発明の実施の形態８における半導体装置の
製造方法を示す図である。

【図８】本発明の実施の形態８における半導体装置の
製造方法を示す図である。

【図９】本発明の実施の形態８における半導体装置の
製造方法を示す図である。

【図１０】本発明の実施の形態８における半導体装置
の製造方法を示す図である。

【図１１】本発明の実施の形態８における半導体装置
の製造方法を示す図である。

【図１２】本発明の実施の形態８における半導体装置
を示す図である。

【図１３】本発明の実施の形態９における半導体装置
の製造方法を示す図である。

【図１４】本発明の実施の形態９における半導体装置
の製造方法を示す図である。

【図１５】本発明の実施の形態９における半導体装置
の製造方法を示す図である。

【図１６】本発明の実施の形態９における半導体装置
の製造方法を示す図である。

【図１７】本発明の実施の形態９における半導体装置
の製造方法を示す図である。

【図１８】本発明の実施の形態９における半導体装置
を示す図である。

【図１９】本発明の実施の形態１０における半導体装
置の製造方法を示す図である。

【図２０】本発明の実施の形態１０における半導体装
置の製造方法を示す図である。

【図２１】本発明の実施の形態１０における半導体装
置の製造方法を示す図である。

【図２２】本発明の実施の形態１０における半導体装
置の製造方法を示す図である。

【図２３】本発明の実施の形態１０における半導体装
置の製造方法を示す図である。

【図２４】本発明の実施の形態１０における半導体装
置を示す図である。

【図２５】本発明の実施の形態１１における半導体装
置の製造方法を示す図である。

【図２６】本発明の実施の形態１１における半導体装
置の製造方法を示す図である。

【図２７】本発明の実施の形態１１における半導体装
置の製造方法を示す図である。

【図２８】本発明の実施の形態１１における半導体装
置の製造方法を示す図である。

【図２９】本発明の実施の形態１１における半導体装
置の製造方法を示す図である。

【図３０】本発明の実施の形態１１における半導体装
置を示す図である。

【図３１】従来の半導体装置の製造方法を示す図であ
る。

【図３２】従来の半導体装置の製造方法を示す図であ
る。

【図３３】従来の半導体装置の製造方法を示す図であ
る。

【図３４】従来の半導体装置の製造方法を示す図であ
る。

【図３５】従来の半導体装置を示す図である。

【符号の説明】

１Ｓｉ基板１、２素子分離用酸化膜、３ゲート酸
化膜、４ゲート電極、５１ソース領域あるいはドレ
イン領域、５２高濃度のソース領域あるいはドレイン
領域、６０１〜６１７絶縁膜、７１，７２，７３シ
リサイド。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたゲート電極
と、前記半導体基板の表面であって、前記ゲート電極の両側
にそれぞれ形成されたソース領域及びドレイン領域と、前記ゲート電極の側壁部からソース領域あるいはドレイ
ン領域にかけて形成されたサイドウォールと、少なくとも前記ゲート電極の表面，前記ソース領域の表
面，前記ドレイン領域の表面のいずれかに形成されたシ
リサイドと、を備え、前記サイドウォールの前記ゲート電極側の一端から前記
ソース領域あるいは前記ドレイン領域側の他端にかけて
の表面に沿った長さは、前記サイドウォール上に成長す
る前記シリサイドの長さより長い半導体装置。
【請求項２】前記サイドウォールの材料はＳｉＯ2 よ
りも誘電率の小さい材料である請求項１記載の半導体装
置。
【請求項３】前記サイドウォールの表面に前記シリサ
イドの這い上がりを抑制する材料からなる膜をさらに備
えた請求項１記載の半導体装置。
【請求項４】前記サイドウォールは、Ｌ字形状である
請求項１記載の半導体装置。
【請求項５】前記サイドウォールは、前記サイドウォ
ールの主表面下にへこむ凹部を有する形状である請求項
１記載の半導体装置。
【請求項６】前記サイドウォールは、前記サイドウォールの主表面上に突出する凸部を有する
形状である請求項１記載の半導体装置。
【請求項７】前記サイドウォールは、前記サイドウォールの主表面上にへこむ凹部と前記主表
面上に突出する凸部とを有する形状である請求項１記載
の半導体装置。
【請求項８】前記凹部あるいは凸部は、前記半導体基板の表面に平行な方向に形成された請求項
５，６又は７記載の半導体装置。
【請求項９】半導体基板上にゲート電極，ソース領
域，ドレイン領域を形成する工程と、第１の絶縁膜と前記第１の絶縁膜と同時にエッチングを
行う場合にエッチングレートが前記第１の絶縁膜とは異
なる第２の絶縁膜とを順に成膜する工程と、全面をエッチバックして、前記第１及び第２の絶縁膜の
一部を前記ゲート電極のサイドウォールとして残す工程
と、前記第２の絶縁膜を選択的エッチングを処して前記サイ
ドウォールをＬ字形にする工程と、前記ゲート電極，前記ソース領域，前記ドレイン領域上
にシリサイドを形成する工程と、を備えた半導体装置の
製造方法。
【請求項１０】半導体基板上にゲート電極，ソース領
域，ドレイン領域を形成する第１の工程と、第１の絶縁膜と前記第１の絶縁膜と同時にエッチングを
行う場合にエッチングレートが前記第１の絶縁膜とは異
なる第２の絶縁膜と、前記第２の絶縁膜と同時にエッチ
ングを行う場合にエッチングレートが前記第２の絶縁膜
とは異なる第３の絶縁膜を形成する第３の工程と、全面をエッチバックして、前記積層構造の絶縁膜の一部
を前記ゲート電極のサイドウォールとして残す第４の工
程と、前記第２の工程で形成した前記絶縁膜の積層構造の一部
を選択的エッチングを処して前記サイドウォールの表面
を凹凸形状にする第５の工程と、前記ゲート電極，前記ソース領域，前記ドレイン領域上
にシリサイドを形成する第６の工程と、を備えた半導体
装置の製造方法。
【請求項１１】前記積層構造における前記第２の絶縁
膜について、下層の前記第１の絶縁膜の同一条件におけ
るエッチングレートは上層の前記第２の絶縁膜のエッチ
ングレートより低い請求項１０記載の半導体装置の製造
方法。
【請求項１２】前記第１あるいは第２の絶縁膜から前
記半導体基板へ電子もしくはホールを発生させる元素を
供給しないように半導体装置を製造する請求項１０記載
の半導体装置の製造方法。