CN117156844A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明涉及一种半导体装置及其制造方法。所述制造半导体装置的方法包括：在下部结构之上形成包括多个线部和多个辅助线的牺牲焊盘；在牺牲焊盘之上形成刻蚀目标层；通过刻蚀目标层并在牺牲焊盘上停止刻蚀来形成多个开口；形成填充开口的柱体；通过刻蚀刻蚀目标层和在牺牲焊盘上停止刻蚀来形成隔离沟槽；以及通过隔离沟槽去除牺牲焊盘来形成焊盘型凹陷。

Description

半导体装置及其制造方法

相关申请的交叉引用

本申请要求于2022年5月30日提交的韩国专利申请第10-2022-0066132的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明总体上涉及一种半导体装置，更具体地说，涉及一种包括三维存储单元的半导体装置及其制造方法。

背景技术

存储单元的尺寸正在不断减小，以增加存储装置的净裸片。随着存储单元的尺寸微型化，还需要降低寄生电容Cb并增加电容。然而，由于存储单元的结构限制，很难增加净裸片。

最近，提出了包括存储单元按三维方式布置的三维半导体存储装置。

发明内容

本发明的实施例涉及半导体装置，其包括高度集成的存储单元和制造该半导体装置的方法。

根据本发明的实施例，一种用于制造半导体装置的方法包括：在下部结构之上形成包括多个线部和多个辅助线的牺牲焊盘；在所述牺牲焊盘之上形成刻蚀目标层；通过刻蚀所述刻蚀目标层并在所述牺牲焊盘上停止刻蚀来形成多个开口；形成填充开口的缝隙；通过刻蚀所述刻蚀目标层并在所述牺牲焊盘上停止刻蚀来形成隔离沟槽；以及通过所述隔离沟槽去除所述牺牲焊盘来形成焊盘型凹陷。

根据本发明的另一个实施例，一种半导体装置包括：电介质焊盘，其在所述下部结构之上；接触部，其位于比所述电介质焊盘更高的水平处并且包括第一字线堆叠焊盘和第二字线堆叠焊盘；以及缝隙结构，其包括从所述电介质焊盘垂直延伸的多个缝隙，以支撑第一字线堆叠焊盘和第二字线堆叠焊盘。

附图说明

图1A至图1F是图示根据本发明的实施例的用于制造半导体装置的方法的平面图。

图2A至图2F是图示制造方法的图1A至图1F所示的线A-A’截取的截面图。

图3是图示根据本发明的实施例的半导体装置的示意性立体图。

图4是图示图3中所示的存储单元的示意性截面图。

图5是图示根据本发明的实施例的半导体装置的侧示意性立体图。

图6是图示图5中所示的字线堆叠的示意性截面图。

图7A是图示根据本发明的其他实施例的半导体装置的示意性平面图。

图7B是图示图7A中所示的单元阵列部的详细局部图。

图8是沿着图7A中所示的线A-A’截取的截面图。

图9是沿着图7A中所示的线B-B’截取的截面图。

图10是沿着图7A中所示的线C-C’截取的截面图。

图11是图示根据本发明的另一个实施例的半导体装置的牺牲焊盘的示意性平面图。

具体实施方式

以下将参照所附附图来详细地描述本发明的实施例。然而，本发明可以以不同形式实施，而不应解释为限制于本文中阐述的实施例。确切地说，提供这些实施例使得本公开将全面和完整，并将本发明的范围充分地传达给本领域的技术人员。在整个公开中，相同的附图标记在本发明的各种附图和实施例中指示相同的部件。

附图不一定必须是按比例的，并且在某些情况下，为了清楚地图示实施例的特点，可以对比例进行夸大处理。当第一层称为在第二层“上”或在衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，还指在第一层与第二层或衬底之间存在第三层的情况。

图1A至图1F是图示根据本发明的实施例的用于制造半导体装置的方法的平面图。图2A至图2F是图示制造方法的图1A至图1F所示的线A-A’截取的截面图。

参见图1A和图2A，第一层间电介质层ILD1可以形成在下部结构SUB之上，并且牺牲焊盘PAD可以形成在第一层间电介质层ILD1之上。第二层间电介质层ILD2可以形成在牺牲焊盘PAD之上。第一层间电介质层ILD1、牺牲焊盘PAD和第二层间电介质层ILD2可以顺序地形成在垂直于下部结构SUB的表面的第一方向D1上。

第一层间电介质层ILD1层和第二层间电介质层ILD2可以包括电介质材料。例如，第一层间电介质层ILD1层和第二层间电介质层ILD2可以包括氧化硅、氮化硅、低k材料或其组合。牺牲焊盘PAD可以包括基于金属的材料。例如，牺牲焊盘PAD可以包括氮化钛、钨或其组合。牺牲焊盘PAD可以包括氮化钛和钨按所述次序堆叠的“TiN/W堆叠”。在随后的刻蚀过程中，牺牲焊盘PAD可以作为刻蚀停止件。

当从顶视图的角度查看时，牺牲焊盘PAD可以具有网形状或格子形状。牺牲焊盘PAD可以包括多个线部PDL1、PDL2和PDL3，以及多个辅助行APDL1和APDL2。线部PDL1、PDL2和PDL3可以包括第一线部PDL1、第二线部PDL2和第三线部PDL3。辅助线APDL1和APDL2可以包括第一辅助线APDL1和第二辅助线APDL2。第一线部PDL1和第二线部PDL2可以在第三方向D3上延伸，第三线部PDL3可以在第二方向D2上延伸。第二方向D2和第三方向D3可以相互交叉。第一辅助线APDL1和第二辅助线APDL2可以位于第一线部PDL1与第二线部PDL2之间。第一辅助线APDL1和第二辅助线APDL2可以将第一线部PDL1和第二线部PDL2相互连接。第一线部PDL1、第二线部PDL2、第三线部PDL3、第一辅助线APDL1和第二辅助线APDL2可以具有集成结构。第一线部PDL1、第二线部PDL2、第三线部PDL3、第一辅助线APDL1和第二辅助线APDL2可以由相同的材料形成。第一线部PDL1、第二线部PDL2、第三线部PDL3、第一辅助线APDL1和第二辅助线APDL2可以位于相同的横向水平处。根据本发明的实施例，以一个第一辅助线APDL1作为示例，但是根据本发明的另一个实施例，多个第一辅助线APDL1可以位于第三方向D3上在第一线部PDL1与第二线部PDL2之间。此外，多个第二辅助线APDL2可以位于第三方向D3上在第一线部PDL1与第二线部PDL2之间。

随后，刻蚀目标层ET可以形成在第二层间电介质层ILD2之上。刻蚀目标层ET可以包括电介质材料、半导体材料、氧化物半导体材料、金属材料或其组合。例如，刻蚀目标层ET可以包括氧化硅、氮化硅、多晶硅、IGZO或其堆叠。根据本发明的实施例，刻蚀目标层ET可以通过第一氧化硅、第一氮化硅、多晶硅、第二氮化硅和第二氧化硅按上述次序堆叠来形成的。

根据本发明的另一个实施例，刻蚀目标层ET可以包括不同材料交替地堆叠的交替堆叠，并且牺牲焊盘PAD可以包括相对于交替堆叠具有刻蚀选择性的材料。

根据本发明的另一个实施例，刻蚀目标层ET可以包括电介质层、半导体层或其组合。

根据本发明的另一个实施例，刻蚀目标层ET可以包括电介质层和半导体层交替地堆叠的交替堆叠。

根据本发明的另一个实施例，刻蚀目标层ET可以包括按第一电介质层、第二电介质层、半导体层和第三电介质层的次序堆叠的至少一个堆叠，其中，第一电介质层可以包括氧化硅，第二电介质层和第三电介质层可以包括氮化硅，半导体层可以包括多晶硅。刻蚀目标层ET可以包括氧化物-氮化物-多晶硅-氮化物(oxide-nitride-polysilicon-nitride，ONPN)堆叠。

刻蚀目标层ET可以包括第一半导体层和第二半导体层交替地堆叠的交替堆叠，其中，第一半导体层包括单晶硅或多晶硅，第二半导体层包括硅锗。

参见图1B和图2B，可以在刻蚀目标层ET中形成多个开口L1、L2、SL1和SL2。为了形成开口L1、L2、SL1和SL2，可以顺序地刻蚀刻蚀目标层ET和第二层间电介质层ILD2。用于形成开口L1、L2、SL1和SL2的刻蚀过程可以包括干法刻蚀、湿法刻蚀或其组合。开口L1、L2、SL1和SL2可以包括大开口L1和L2以及小开口SL1和SL2。大开口L1和L2可以比小开口SL1和SL2大。大开口L1和L2可以在第三方向D3上横向延伸，并且在第一方向D1上垂直延伸。小开口SL1和SL2可以在第一方向D1上垂直延伸。小开口SL1和SL2可以规则地位于第三方向D3上。形成大开口L1和L2的刻蚀过程可以停止在牺牲焊盘PAD的第一线部PDL1。形成小开口SL1和SL2的刻蚀过程可以停止在牺牲焊盘PAD的第二线部PDL2上。大开口L1和L2以及小开口SL1和SL2不可以形成在牺牲焊盘PAD的第三线部PDL3以及第一辅助线APDL1和第二辅助线APDL2之上。

参见图1C和图2C，缝隙LSL1、LSL2、SSL1和SSL2可以通过分别填充大开口L1和L2以及小开口SL1和SL2来形成。大开口L1和L2可以填充以形成大开口LSL1和LSL2，小开口SL1和SL2可以填充以形成小缝隙SSL1和SSL2。大缝隙LSL1和LSL2以及小缝隙SSL1和SSL2可以包括电介质材料。例如，大缝隙LSL1和LSL2以及小缝隙SSL1和SSL2可以包括氧化硅、氧化碳、氮化硅、低k材料或其组合。大缝隙LSL1和LSL2可以在第三方向D3上横向延伸，并且可以在第一方向D1上垂直延伸。小缝隙SSL1和SSL2可以在第一方向D1上垂直延伸。小缝隙SSL1和SSL2可以规则地位于第三方向D3上。

参见图1D和图2D，可以在小缝隙SSL1与SSL2之间形成隔离沟槽WSL。隔离沟槽WSL可以在第三方向D3上横向延伸。可以顺序地刻蚀刻蚀目标层ET和第二层间电介质层ILD2以形成隔离沟槽WSL。隔离沟槽WSL可以形成在第二方向D2上位置彼此相邻的小缝隙SSL1与SSL2之间。

如上所述，由于牺牲焊盘PAD在刻蚀过程期间用作刻蚀停止件，以形成大开口L1和L2、小开口SL1和SL2以及隔离沟槽WSL，因此在刻蚀目标层ET的刻蚀过程期间可以防止电弧，从而提高半导体装置的可靠性。

此外，由于基于金属的材料的牺牲焊盘PAD形成在刻蚀目标层ET之下，所以在刻蚀目标层ET的等离子刻蚀过程期间诱导的电荷可以排放到下部结构SUB。

参见图1E和图2E，牺牲焊盘PAD可以通过隔离凹陷WSL剥离。当牺牲焊盘PAD被剥离时，可以形成平板形状的凹陷PDO。牺牲焊盘PAD的第一线部PDL1、第二线部PDL2、第三线部PDL3、以及第一辅助线APDL1和第二辅助线APDL2都可以被去除以形成平板形状的凹陷PDO。平板形状的凹陷PDO可以包括辅助平板形状的凹陷APDO1和APDO2，这些凹陷限定在去除了第一辅助线APDL1和第二辅助线APDL2的空间中。

为了去除牺牲焊盘PAD，可以执行利用湿化学物质的湿法刻蚀过程。湿化学物质可以通过隔离沟槽WSL流入，例如，通过PS1、PS2、PS11和PS12的多个路径。第一线部PDL1、第二线部PDL2、第三线部PDL3以及第一辅助线APDL1和第二辅助线APDL2可以被湿化学品剥离。

湿化学物质流入的PS1、PS2、PS11和PS12路径可以包括第一路径组PS1和PS2以及第二路径组PS11和PS12。第一路径组PS1和PS2可以是用于去除第一线部PDL1、第二线部PDL2和第三线部PDL3的路径。第二路径组PS11和PS12可以是用于去除第一辅助线APDL1和第二辅助线APDL2的路径。

如上所述，由于用于剥离牺牲焊盘PAD的路径包括第一路径组PS1和PS2以及第二路径组PS11和PS12，因此可以在没有任何残留物的情况下去除牺牲焊盘PAD。特别地，通过第二路径组PS11和PS12可以更容易地去除牺牲焊盘PAD。

作为比较示例，当省略第二路径组PS11和PS12时，即当牺牲焊盘PAD不包括第一辅助线APDL1和第二辅助线APDL2时，湿化学物质可能无法充分流动。因此，牺牲焊盘PAD的一部分可以保留下来。

随后，可以形成填充隔离沟槽的隔离缝隙WSIL，如图1F和图2F所示。在形成隔离缝隙WSIL时，可以形成填充平板形状的凹陷PDO的电介质焊盘PDIL。隔离缝隙WSIL和电介质焊盘PDIL可以包括氧化硅、氧化碳硅、氮化硅或其组合。电介质焊盘PDIL可以称为横向电介质焊盘。

电介质焊盘PDIL可以包括多个线焊盘PAD1、PAD2和PAD3以及多个辅助焊盘APAD。线焊盘PAD1、PAD2和PAD3可以包括第一线焊盘PAD1、第二线焊盘PAD2和第三线焊盘PAD3。第一线焊盘PAD1和第二线焊盘PAD2可以在第三方向D3上延伸，第三线焊盘PAD3可以在第二方向D2上延伸。第一线焊盘PAD1和第二线焊盘PAD2可以相互平行。第二方向D2和第三方向D3相互交叉。辅助焊盘APAD可以位于第一线焊盘PAD1与第二线焊盘PAD2之间。辅助焊盘APAD可以将第一线焊盘PAD1和第二线焊盘PAD2相互连接。第一线焊盘PAD1、第二线焊盘PAD2、第三线焊盘PAD3和辅助焊盘APAD可以具有集成的结构。第一线焊盘PAD1、第二线焊盘PAD2、第三线焊盘PAD3和辅助焊盘APAD可以由相同的材料形成。第一线焊盘PAD1、第二线焊盘PAD2、第三线焊盘PAD3和辅助焊盘APAD可以位于相同的横向水平处。

根据本发明的以下实施例，可以通过垂直地堆叠存储单元来增加存储单元密度并降低寄生电容。

图3是图示根据本发明的实施例的半导体装置的示意性立体图。图4是图示图3中所示的存储单元的示意性截面图。

参见图3，半导体装置100可以包括：下部结构SUB；导电线堆叠DWL，其包括设置在下部结构SUB之上的一对横向导电线WL1和WL2；导电焊盘WLP，其介于横向导电线WL1和WL2的焊盘部WLE1与WLE2之间；接触插塞WC，其接触导电线堆叠DWL的焊盘部WLE；垂直导电线BL，其在下部结构SUB之上垂直于下部结构SUB的表面的方向上延伸；以及横向层ACT，其横向地定位在与横向导电线WL1和WL2交叉的方向上。一对横向导电线WL1和WL2可以包括第一横向导电线WL1和第二横向导电线WL2。横向导电线WL1和WL2的焊盘部WLE1和WLE2可以包括第一横向导电线焊盘部WLE1和第二横向导电线焊盘部WLE2。第一横向导电线WL1可以包括第一横向导电线焊盘部WLE1，第二横向导电线WL2可以包括第二横向导电线焊盘部WLE2。接触插塞WC可以耦接至第二横向导电线焊盘部WLE2。第一横向导电线WL1可以位于横向层ACT的上表面上，第二横向导电线WL2可以位于横向层ACT的下表面上。导电焊盘WLP可以将第一横向导电线焊盘部WLE1和第二横向导电线焊盘部WLE2相互电连接。导电焊盘WLP也可以称为辅助焊盘、连接焊盘或缓冲焊盘。

半导体装置100可以包括存储单元MC，并且存储单元MC可以包括存储装置的存储单元，例如动态随机存取存储器(DRAM)。横向导电线WL1和WL2可以简称为第一字线WL1和第二字线WL2，并且垂直导电线BL可以简称为位线BL。导电线堆叠DWL可以简称为字线DWL，并且导电焊盘WLP可以简称为字线焊盘WLP。横向层ACT可以简称为有源层ACT。字线DWL可以包括一对字线，即一对第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以横向定向在第三方向D3上，有源层ACT介于第一字线WL1与第二字线WL2之间。第一字线WL1和第二字线WL2可以沿第一方向D1垂直堆叠，有源层ACT介于第一字线WL1与第二字线WL2之间。

参见图3和图4，半导体装置100可以包括下部结构SUB和存储单元MC。存储单元MC可以位于比下部结构SUB高的水平处。存储单元MC可以包括位线BL、晶体管TR和电容器CAP。晶体管TR可以包括有源层ACT和字线DWL，其中，字线DWL可以包括第一字线WL1和第二字线WL2，第一字线WL1和第二字线WL2相互面对，有源层ACT介于第一字线WL1与第二字线WL2之间。电容器CAP可以包括存储节点SN、电介质层DE和板节点PN。电容器CAP可以是数据存储元件的示例，数据存储元件可以替换为除了电容器CAP以外的存储器元件。

位线BL可以在垂直于下部结构SUB的表面的第一方向D1上延伸。有源层ACT可以在平行于下部结构SUB的表面的第二方向D2上延伸。字线DWL可以在平行于下部结构SUB的表面的第三方向D3上延伸，并且第三方向D3可以与第一方向D1和第二方向D2交叉。

位线BL可以垂直定向在第一方向D1上。位线BL可以称为垂直定向的位线或柱型位线。位线BL可以包括导电材料。位线BL可以包括基于硅的材料、基于金属的材料或其组合。位线BL可以包括硅、金属、金属氮化物、金属硅化物或其组合。位线BL可以包括多晶硅、氮化钛、钨或其组合。例如，位线BL可以包括掺杂着N型杂质的多晶硅或氮化钛(TiN)。例如，位线BL可以包括氮化钛和钨。例如，位线BL可以包括TiN/W堆叠，其包括氮化钛和氮化钛之上的钨。

字线DWL可以在第三方向D3上延伸，并且有源层ACT可以在第二方向D2上延伸。有源层ACT可以从位线BL横向布置在第二方向D2上。字线DWL可以具有双字线结构。换句话说，字线DWL可以包括第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以在第一方向D1上相互面对，有源层ACT介于第一字线WL1与第二字线WL2之间。

有源层ACT可以横向定向在位线BL与电容器CAP之间。有源层ACT的第一端部可以耦接至位线BL，有源层ACT的第二端部可以耦接至电容器CAP。有源层ACT可以包括半导体材料或氧化物半导体材料。例如，有源层ACT可以包括硅、单晶硅、锗、锗或氧化铟镓锌(IGZO)。

有源层ACT可以包括：沟道CH，沟道CH与位线BL之间的第一源极/漏极区SR、以及沟道CH与电容器CAP之间的第二源极/漏极区DR。沟道CH可以限定在第一源极/漏极区SR与第二源极/漏极区DR之间。沟道CH和字线DWL可以在第一方向D1上垂直重叠。沟道CH可以在第二方向D2上横向延伸。

第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有相同导电率类型的杂质。第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有N型杂质或P型杂质。第一源极/漏极区SR和第二源极/漏极区DR可以包括选自砷(As)、磷(P)、硼(B)、铟(In)及其组合中的至少一种杂质。第一源极/漏极区SR可以接触位线BL，并且第二源极/漏极区DR可以接触电容器CAP的存储节点SN。

晶体管TR可以是单元晶体管，并且可以具有字线DWL。在字线DWL中，第一字线WL1和第二字线WL2可以具有相同的电势。例如，第一字线WL1和第二字线WL2可以形成一对，相同的字线驱动电压可以应用于第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以通过字线焊盘WLP相互连接，并且相同的字线驱动电压可以通过接触插塞WC施加。

如上所述，根据本发明的实施例的存储单元MC可以具有双字线结构的字线DWL，其中第一字线WL1和第二字线WL2设置为与一个沟道CH相邻。

有源层ACT可以具有比第一字线WL1和第二字线WL2的厚度小的厚度。换句话说，有源层ACT在第一方向D1上的垂直厚度可以小于第一字线WL1和第二字线WL2在第一方向D1上的垂直厚度。这种薄有源层ACT可以称为薄体有源层。薄有源层ACT可以包括薄体沟道CH，并且薄体沟道CH可以约为10nm或更小的厚度。根据本发明的另一个实施例，沟道CH可以与第一字线WL1和第二字线WL2的垂直厚度相同的垂直厚度。

有源层ACT的上表面和下表面可以具有平坦的表面。换句话说，有源层ACT的上表面和下表面可以在第二方向D2上相互平行。

栅电介质层GD可以形成在第一字线WL1和第二字线WL2与有源层ACT之间。栅电介质层GD可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、抗铁电材料或其组合。栅电介质层GD可以包括SiO₂、Si₃N₄、HfO₂、Al₂O₃、ZrO₂、AlON、HfON、HfSiO、HfSiON或HfZrO。

第一字线WL1和第二字线WL2的每个可以包括金属、金属混合物、金属合金或半导体材料。例如，第一字线WL1和第二字线WL2可以包括氮化钛、钨、多晶硅或其组合。例如，第一字线WL1和第二字线WL2的每个可以包括氮化钛和钨顺序堆叠的TiN/W堆叠。第一字线WL1和第二字线WL2可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有约为4.5eV或更低的低功函数，而P型功函数材料可以约为4.5eV或更高的高功函数。

电容器CAP可以从晶体管TR起横向位于在第二方向D2上。电容器CAP可以包括从有源层ACT起在第二方向D2上横向延伸的存储节点SN。电容器CAP还可以包括电介质层DE和在存储节点SN之上的板节点PN。存储节点SN、电介质层DE和板节点PN可以横向布置在第二方向D2上。存储节点SN可以具有横向定向的筒形。电介质层DE可以保形地覆盖存储节点SN的筒形内壁和筒形外壁。板节点PN可以具有延伸到电介质层DE之上的存储节点SN的筒形内壁和筒形外壁的形状。存储节点SN可以电连接至第二源极/漏极区DR。板节点PN可以耦接至板线PL。板节点PN和板线PL可以具有相同的材料，并且它们可以具有集成的结构。

存储节点SN可以具有三维结构。存储节点SN可以具有第二方向D2取向的横向三维结构。例如，存储节点SN可以具有筒形。根据其他示例，存储节点SN可以具有柱形或柱筒形(pylinder shape)。柱筒形可以指柱形和筒形合并的结构。

存储节点SN和板节点PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。例如，存储节点SN和板节点PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO₂)、铱(Ir)、氧化铱(IrO₂)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠、氮化钨(WN/W)堆叠。板节点PN可以包括基于金属的材料和基于硅的材料的组合。例如，板节点PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的堆叠。在TiN/SiGe/WN堆叠中，锗硅可以是填充氮化钛(TiN)之上的存储节点SN筒形内部的间隙填充材料，并且氮化钛(TiN)可以用作电容器CAP的板电极PN，氮化钨(WN)可以是低电阻材料。

电介质层DE可以包括氧化硅、氮化硅、高k材料或其组合。高k材料可以具有比氧化硅(SiO₂)高的介电常数。氧化硅(SiO₂)可以具有约为3.9的介电常数。电介质层DE可以包括具有约为4或更大介电常数的高k材料。高k材料可以具有约为20或更大的介电常数。高k材料可以包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化钛(TiO₂)、氧化钽(Ta₂O₅)、氧化铌(Nb₂O₅)或氧化锶钛(SrTiO₃)。根据本发明的另一个实施例，电介质层DE可以由复合层组成，复合层包括上述高k材料的两层或多层。

电介质层DE可以由基于锆(Zr)的氧化物组成。电介质层DE可以具有至少包括氧化锆(ZrO₂)的堆叠结构。包括氧化锆(ZrO₂)的堆叠结构可以包括ZA(ZrO₂/Al₂O₃)堆叠或ZAZ(ZrO₂/Al₂O₃/ZrO₂)堆叠。ZA堆叠可以具有氧化铝(Al₂O₃)堆叠在氧化锆(ZrO₂)之上的结构。ZAZ堆叠可以具有氧化锆(ZrO₂)、氧化铝(Al₂O₃)和氧化锆(ZrO₂)顺序堆叠的结构。ZA堆叠和ZAZ堆叠可以称为基于氧化锆(ZrO₂)的层。根据本发明的另一个实施例，电介质层DE可以由基于铪(Hf)的氧化物组成。电介质层DE可以具有至少包括氧化铪(HfO₂)的堆叠结构。包括氧化铪(HfO₂)的堆叠结构可以包括HA(HfO₂/Al₂O₃)堆叠或HAH(HfO₂/Al₂O₃/HfO₂)堆叠。HA堆叠可以具有氧化铝(Al₂O₃)堆叠在氧化铪(HfO₂)之上的结构。HAH堆叠可以具有氧化铪(HfO₂)、氧化铝(Al₂O₃)和氧化铪(HfO₂)顺序堆叠的结构。HA堆叠和HAH堆叠可以称为基于氧化铪(HfO₂)的层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al₂O₃)可能比氧化锆(ZrO₂)和氧化铪(HfO₂)具有更大的带隙能量(在下文中将简称为带隙)。因此，电介质层DE可以包括高k材料和高带隙材料(其具有比高k材料大的带隙)的堆叠。电介质层DE可以包括除了氧化铝(Al₂O₃)以外的氧化硅(SiO₂)作为高带隙材料。由于电介质层DE包括高带隙材料，所以可以抑制泄漏电流。高带隙材料可能比高k材料薄。根据本发明的另一个实施例，电介质层DE可以包括高k材料和高带隙材料交替堆叠的层压结构。例如，它可以包括：ZAZA(ZrO₂/Al₂O₃/ZrO₂/Al₂O₃)堆叠、ZAZAZ(ZrO₂/Al₂O₃/ZrO₂/Al₂O₃/ZrO₂)堆叠、HAHA(HfO₂/Al₂O₃/HfO₂/Al₂O₃)堆叠或HAHAH(HfO₂/Al₂O₃/HfO₂/Al₂O₃/HfO₂)堆叠。在上述层压结构中，氧化铝(Al₂O₃)可以比氧化锆(ZrO₂)和/或氧化铪(HfO₂)薄。

根据本发明的另一个实施例，电介质层DE可以包括包含氧化锆、氧化铪和氧化铝的堆叠结构、层压结构或混合结构。

根据本发明的另一个实施例，电介质层DE可以包括铁电材料或反铁电材料。

根据本发明的另一个实施例，用于改善泄漏电流的界面控制层可以进一步形成在存储节点SN与电介质层DE之间。界面控制层可以包括氧化钛(TiO₂)、氧化铌或氮化铌。界面控制层也可以形成在板节点PN与电介质层DE之间。

电容器CAP可以包括金属-绝缘体-金属(metal-insulator-metal，MIM)电容器。存储节点SN和板节点PN可以包括基于金属的材料。

电容器CAP可以替换为另一种数据存储材料。例如，数据存储材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。

参见图3，字线DWL可以包括字线焊盘部WLE。接触插塞WC可以耦接至字线焊盘部WLE。字线焊盘部WLE可以指字线DWL的端部，即第一字线WL1和第二字线WL2的端部。例如，字线焊盘部WLE可以包括第一字线焊盘部WLE1和第二字线焊盘部WLE2。字线焊盘部WLE还可以包括在第一字线焊盘部WLE1与第二字线焊盘部WLE2之间的字线焊盘WLP。第一字线焊盘部WLE1和第二字线焊盘部WLE2可以通过字线焊盘WLP相互电连接。字线焊盘WLP也可以称为“连接焊盘WLP”。

字线焊盘WLP可以与有源层ACT横向间隔开。字线焊盘WLP可以直接接触第一字线焊盘部WLE1和第二字线焊盘部WLE2。第一字线焊盘部WLE1、字线焊盘WLP和第二字线焊盘部WLE2可以沿第一方向D1垂直堆叠。字线焊盘部WLE的端部可以包括垂直平坦的表面。因此，字线焊盘WLP的端部可以与第一字线焊盘部WLE1的端部和第二字线焊盘部WLE2的端部自对齐。

第一字线焊盘部WLE1和第二字线焊盘部WLE2可以由相同的材料组成。第一字线焊盘部WLE1和第二字线焊盘部WLE2可以包括金属、金属混合物、金属合金或半导体材料。例如，第一字线焊盘部WLE1和第二字线焊盘部WLE2中的每个可以包括氮化钛、钨、多晶硅或其组合。例如，第一字线焊盘部WLE1和第二字线焊盘部WLE2中的每个可以包括氮化钛和钨顺序堆叠的TiN/W堆叠。

字线焊盘WLP可以由与第一字线焊盘部WLE1和第二字线焊盘部WLE2的材料组成。字线焊盘WLP可以包括金属、金属混合物、金属合金或半导体材料。例如，字线焊盘WLP可以包括氮化钛、钨、多晶硅或其组合。例如，字线焊盘WLP可以包括氮化钛和钨顺序堆叠的TiN/W堆叠。第一字线焊盘部WLE1和第二字线焊盘部WLE2可以通过字线焊盘WLP相互电连接。

接触插塞WC可以在第一方向D1上垂直延伸。接触插塞WC可以直接耦接至第二字线焊盘部WLE2。接触插塞WC可以包括基于金属的材料。

第一字线焊盘部WLE1和第二字线焊盘部WLE2可以由隔离缝隙WSIL、大缝隙LSL1和LSL2以及小缝隙SSL1和SSL2支撑，如图1A至图2F所示。

图5是图示根据本发明的实施例的半导体装置的示意性立体图。图6是图示图5中所示的字线堆叠WLS的示意性侧截面图。

参见图5和图6，半导体装置200可以包括存储单元阵列MCA。存储单元阵列MCA可以包括多个存储单元。在本文中，存储单元阵列MCA的存储单元可以包括图3和图4所示的存储单元MC。如图3和图4所示的存储单元MC可以沿第一方向D1垂直堆叠，如图3所示。

存储单元阵列MCA可以包括多个有源层ACT和多个字线DWL1至DWL4，它们垂直堆叠在下部结构SUB之上。字线DWL1至DWL4中的每个可以包括第一字线WL1和第二字线WL2，它们相互面对并且有源层ACT介于它们之间。字线DWL1至DWL4可以在下部结构SUB的表面之上沿第一方向D1垂直堆叠。字线DWL1至DWL4的堆叠可以简称为“字线堆叠WLS”。

存储单元阵列MCA还可以包括下部结构SUB之上的位线BL、多个晶体管TR和多个电容器CAP。晶体管TR中的每个可以包括有源层ACT和字线DWL1至DWL4。字线DWL1至DWL4可以在第三方向D3上横向延伸。

字线堆叠WLS可以包括字线焊盘部WLE，并且字线焊盘部WLE可以包括字线焊盘部WLE1至WLE4。字线焊盘部WLE1至WLE4可以指字线DWL1至DWL4的端部。字线焊盘部WLE1至WLE4可以形成阶梯结构。接触插塞WC1至WC4可以分别耦接至字线焊盘部WLE1至WLE4。字线焊盘部WLE1至WLE4中的每个可以指第一字线WL1和第二字线WL2的端部。字线焊盘部WLE1至WLE4中的每个可以包括第一焊盘WE1和第二焊盘WE2(参见图6)。字线焊盘部WLE1至WLE4还可以包括字线焊盘WLP1至WLP4。字线焊盘WLP1至WLP4可以与有源层ACT横向间隔开。字线焊盘WLP1至WLP4中的每个可以形成在第一焊盘WE1与第二焊盘WE2之间。字线焊盘WLP1至WLP4可以直接接触第一焊盘WE1和第二焊盘WE2。

字线焊盘部WLE1至WLE4的第一端部可以在垂直水平D11对齐。字线焊盘WLP1至WLP4的第一端部可以在垂直水平D11对齐。在字线焊盘WLP1至WLP4的每个中，字线焊盘WLP1至WLP4的第二端部可以与第一焊盘WE1和第二焊盘WE2的端部自对齐。

字线堆叠WLS的字线焊盘部WLE可以具有阶梯形状(参见“ST”)。字线焊盘部WLE1至WLE4的第二端部可以不相互对齐。例如，字线焊盘部WLE1至WLE4的第二端部可以不沿着阶梯形状ST相互对齐。

字线焊盘WLP1至WLP4可以在第三方向D3上横向延伸。字线焊盘WLP1至WLP4可以在横向方向上具有不同的长度。字线焊盘WLP1至WLP4在横向方向上的长度可以随着从最下面的字线焊盘WLP1向最上面的字线焊盘WLP4逐渐减小。

具有形状的导电线可以通过将单个双字线DWL1至DWL4以及单个字线焊盘WLP1至WLP4组合来形成。

用于形成字线焊盘WLP1至WLP4的方法可以包括通过去除位于第一焊盘WE1与第二焊盘WE2之间的材料(例如电介质材料、半导体材料)来形成平板形状凹陷并用导电材料填充平板形状的凹陷。在形成字线DWL1至DWL4时，字线焊盘WLP1至WLP4可以限定在字线DWL1至DWL4的端部。

字线堆叠WLS还可以包括单元隔离层IL，单元隔离层IL可以位于字线焊盘部WLE1至WLE4之间。单元隔离层IL可以横向延伸，以位于字线DWL1至DWL4之间。单元隔离层IL可以在第三方向D3上横向延伸。单元隔离层IL可以在横向方向上具有不同的长度。单元隔离层IL的横向方向长度可以随着从最下面的单元隔离层IL向最上面的单元隔离层IL逐渐减少。字线DWL1至DWL4的横向方向长度可以与单元隔离层IL的横向方向长度相同。单元隔离层IL可以称为横向隔离层。

电介质焊盘PDIL可以位于字线堆叠WLS的字线焊盘部WLE之下。电介质焊盘PDIL可以包括图1F和图2F中所示的电介质焊盘PDIL。电介质焊盘PDIL可以包括多个线焊盘PAD1、PAD2和PAD3，以及多个辅助焊盘APAD，如图1F和图2F所示。

如上所述，由于字线焊盘WLP1至WLP4分别形成在第一焊盘WE1与第二焊盘WE2之间，因此可以降低字线DWL1至DWL4的电阻。此外，由于有字线焊盘WLP1至WLP4，则可以防止接触插塞WC1至WC4穿孔。

图7A是图示根据本发明的其他实施例的半导体装置的示意性平面图。图7B是图示图7A中所示的单元阵列部的详细局部图。图8是沿着图7A中所示的线A-A’截取的截面图。图9是沿着图7A中所示的线B-B’截取的截面图。图10是沿着图7A中所示的线C-C’截取的截面图。在图7A至图10中，将省略同样在图3至图6中出现的组成元件的详细描述。

参见图7A至图10，半导体装置300可以包括单元阵列部CAR和接触部CTR。如图5和图6所示的存储单元阵列MCA的存储单元MC可以位于单元阵列部CAR中，并且单元阵列MCA的字线焊盘部WLE可以位于接触部CTR中。多个接触插塞WC1至WC4还可以位于接触部CTR中。单元阵列部CAR可以从接触部CTR横向延伸。电介质焊盘PDIL可以位于接触部CTR之下。

半导体装置300可以包括多个字线堆叠WLS11和WLS12，并且字线堆叠WLS11和WLS12中的每个可以包括多个字线DWL1至DWL4。字线DWL1至DWL4可以沿第一方向D1垂直堆叠。字线DWL1至DWL4可以在第三方向D3上横向延伸。字线DWL1至DWL4可以形成在单元阵列部CAR中并且延伸到接触部CTR。字线DWL1至DWL4可以具有第一字线WL1A至WL1D和第二字线WL2A至WL2D的双字线结构。例如，字线DWL1可以具有第一字线WL1A和第二字线WL2A的双字线结构，并且字线DWL2可以具有第一字线WL1B和第二字线WL2B的双字线结构。字线DWL3可以具有第一字线WL1C和第二字线WL2C的双字线结构，并且字线DWL4可以具有第一字线WL1D和第二字线WL2D的双字线结构。

字线堆叠WLS11和WLS12可以分别包括字线堆叠焊盘部WLSE1和WLSE2。字线堆叠焊盘部WLSE1和WLSE2中的每个可以具有阶梯形状，并且阶梯形状可以限定在接触部CTR中。字线堆叠焊盘部WLSE1和WLSE2中的每个可以包括字线焊盘部WLE1至WLE4的堆叠，如图6所示。多个字线焊盘WLP1至WLP4可以位于接触部CTR中。字线焊盘WLP1至WLP4可以在第三方向D3上横向延伸。字线焊盘WLP1至WLP4的横向长度可以随着从最下面的字线焊盘WLP1向最上面的字线焊盘WLP4逐渐减少。接触插塞WC1至WC4可以分别耦接至字线堆叠焊盘部WLSE1和WLSE2。根据本发明的另一个实施例，接触部CTR可以称为“连接区域”，并且字线堆叠焊盘部WLSE1和WLSE2可以称为阶梯连接部，其包括导电焊盘区域。根据本发明的另一个实施例，接触部CTR可以称为阶梯接触部。字线堆叠焊盘部WLSE1和WLSE2可以集成，以耦接至字线堆叠WLS11和WLS12。电介质焊盘PDIL可以位于字线堆叠焊盘部WLSE1和WLSE2之下。电介质焊盘PDIL可以包括图1F和图2F中所示的电介质焊盘PDIL。电介质焊盘PDIL可以包括多个线焊盘PAD1、PAD2和PAD3，以及多个辅助焊盘APAD，如图1F和图2F所示。

半导体装置300还可以包括大缝隙LSL1和LSL2以及设置在接触部CTR中的隔离缝隙WSIL，并且大缝隙LSL1和LSL2以及隔离缝隙WSIL可以在第三方向D3上延伸。在第二方向D2中，字线堆叠WLS11和WLS12可以位于大缝隙LSL1与LSL2之间，并且隔离缝隙WSIL可以位于字线堆叠WLS11与WLS12之间。隔离柱WSIL可以提供字线堆叠WLS11和WLS12的电隔离。

大缝隙LSL1和LSL2可以包括第一大缝隙LSL1和第二大缝隙LSL2。字线堆叠WLS11和WLS12可以包括第一字线堆叠WLS11和第二字线堆叠WLS12。第二字线堆叠WLS12可以位于第一大缝隙LSL1与隔离缝隙WSIL之间，第一字线堆叠WLS11可以位于第二大缝隙LSL2与隔离缝隙WSIL之间。换句话说，第二字线堆叠WLS12的字线堆叠焊盘部WLSE2可以位于第一大缝隙LSL1与隔离缝隙WSIL之间，并且第一字线堆叠WLS11的字线堆叠焊盘部WLSE1可以位于第二大缝隙LSL2与隔离缝隙WSIL之间。

半导体装置300还可以包括位于接触部CTR中的小缝隙SSL1和SSL2。小缝隙SSL1和SSL2可以在第一方向D1上垂直延伸，并且可以分别接触字线堆叠焊盘部WLSE1和WLSE2的第一侧壁。小缝隙SSL1和SSL2可以穿过字线堆叠焊盘部WLSE1和WLSE2的第一侧壁。第一小缝隙SSL1可以穿过第一字线堆叠WLS11的字线堆叠焊盘部WLSE1的第一侧壁，并且第二小缝隙SSL2可以穿过第二字线堆叠WLS12的字线堆叠焊盘部WLSE2的第一侧壁。第一小缝隙SSL1和第二小缝隙SSL2可以直接接触隔离缝隙WSIL。

字线堆叠焊盘部WLSE1和WLSE2以及字线焊盘WLP1至WLP4可以由隔离缝隙WSIL、大缝隙LSL1和LSL2以及小缝隙SSL1和SSL2支撑。隔离缝隙WSIL、大缝隙LSL1和LSL2以及小缝隙SSL1和SSL2可以称为支撑件。隔离缝隙WSIL、大缝隙LSL1和LSL2以及小缝隙SSL1和SSL2可以由电介质材料组成。

返回参见图9和图10，电介质焊盘PDIL可以位于隔离缝隙WSIL、大缝隙LSL1和LSL2以及小缝隙SSL1和SSL2之下。电介质焊盘PDIL可以对应于图1F和图2F中所示的电介质焊盘PDIL。返回参见图1F和图2F，电介质焊盘PDIL可以包括多个相互平行的线焊盘PAD1和PAD2，以及将线焊盘PAD1和PAD2相互连接的多个辅助焊盘APAD。线焊盘PAD1和PAD2以及辅助焊盘APAD可以位于相同的水平处。

电介质焊盘PDIL可以位于下部结构SUB之上，并且字线堆叠WLS11和WLS12可以位于比电介质焊盘PDIL高的水平处。字线堆叠WLS11和WLS12可以包括第一字线堆叠焊盘部WLSE1和第二字线堆叠焊盘部WLSE2。缝隙结构可以形成为位于第一字线堆叠焊盘部WLSE1与第二字线堆叠焊盘部WLSE2之间，并且从电介质焊盘PDIL垂直延伸。缝隙结构可以包括隔离柱WSIL、大缝隙LSL1和LSL2，以及小缝隙SSL1和SSL2。

返回参见图10，隔离缝隙WSIL可以包括直接接触第一字线WL1A至WL1D和第二字线WL2A至WL2D的多个突起。第一字线WL1A至WL1D和第二字线WL2A至WL2D在第二方向D2上的横向长度可以小于字线焊盘WLP1至WLP4在第二方向D2上的横向长度。

第一字线堆叠WLS11和第二字线堆叠WSL12可以位于下部结构SUB之上，层间电介质层ILD11可以位于第一字线堆叠WLS11和第二字线堆叠WLS12与下部结构SUB之间。

第一字线堆叠WLS11和第二字线堆叠WLS12中的每个可以包括多水平字线DWL1至DWL4。第一横向水平电介质层IL1可以位于字线DWL1至DWL4之间。在单元阵列部CAR中，多个有源层ACT可以位于第一字线WL1A至WL1D与第二字线WL2A至WL2D之间。第二横向水平电介质层IL2可以位于单元阵列部CAR中的有源层ACT之间。在接触部CTR中，字线焊盘WLP1至WLP4可以位于第一字线WL1A至WL1D与第二字线WL2A至WL2D之间。接触插塞WC1至WC4可以分别耦接至第二字线WL2A至WL2D。接触插塞WC1至WC4可以穿过第二层间电介质层ILD12。第二层间电介质层ILD12可以覆盖字线堆叠WLS11和WLS12的字线堆叠焊盘部WLSE1和WLSE2。

图7B是单元阵列部CAR的详细平面图，单元阵列部CAR包括第一字线堆叠WLS11和第二字线堆叠WLS12、有源层ACT’、位线BL、电容器CAP和板线PL。位线BL可以在第一方向D1上垂直延伸。有源层ACT’可以在第二方向D2上横向延伸。第一字线堆叠WLS11和第二字线堆叠WLS12可以在第三方向D3上横向延伸。单元阵列部CAR可以具有共享位线BL的镜像型结构。单元阵列部CAR可以包括：垂直位线BL，其位于第一字线堆叠WLS11与第二字线堆叠WLS12之间；有源层ACT’，其分别耦接至垂直位线BL；以及电容器CAP’，其分别耦接至有源层ACT’的存储节点SN’，其中，有源层ACT’横向定向在第二方向D2上，并且第一字线堆叠WLS11和第二字线堆叠WLS12中的每个可以包括在与有源层ACT’交叉的第三方向D3上横向延伸的字线DWL1至DWL4。

返回参见图7A和图7B，单元阵列部CAR中的第一字线堆叠WLS11和第二字线堆叠WLS12可以从平面图的角度包括缺口形状的侧壁。从单元阵列部CAR延伸的第一字线堆叠WLS11和第二字线堆叠WLS12的字线堆叠焊盘部WLSE1和WLSE2的侧壁可以呈线性形状。单元阵列部CAR的字线堆叠WLS11和WLS12中的每个可以包括在第三方向D3上延伸并且相互面对的缺口形状的侧壁。换句话说，字线DWL1至DWL4、第一字线WL1A至WL1D以及第二字线WL2A到WL2D也可以包括在第三方向D3上延伸的缺口形状的侧壁。缺口形状的侧壁中的每个可以包括平坦的表面WLF和凹陷的表面WLR。平坦的表面WLF和凹陷的表面WLR可以在第三方向D3上交替重复。平坦的表面WLF可以是平坦的侧壁，并且凹陷的表面WLR可以是凹陷的侧壁。

在字线堆叠WLS11和WLS12中，WLF在第二方向D2上相互面对的平坦表面之间的距离可以大于在第二方向D2中相互面对的相反的凹陷的表面WLR之间的距离。根据本发明的另一个实施例，凹陷的表面WLR可以呈圆形状。例如，凹陷的表面WLR中的每个可以具有半球的缺口形状，并且可以在第二方向D2上相互对称。

在接触部CTR中，第一字线堆叠WLS11和第二字线堆叠WLS12的字线堆叠焊盘部WLSE1和WLSE2的侧壁可以具有线性形状，其中平坦的表面WLF在第三方向D3上延伸。

有源层ACT’可以包括沟道突起CHP，沟道突起CHP可以与第一字线堆叠WLS11和第二字线堆叠WLS12垂直重叠。有源层ACT’可以具有菱形形状。

图11是图示根据本发明的另一个实施例的半导体装置的牺牲焊盘的示意性平面图。

参见图11，半导体装置400可以包括单元阵列部CAR和接触部CTR，牺牲焊盘PAD可以位于接触部CTR中。图11中所示的牺牲焊盘PAD可以与图1A和图2A中所示的牺牲焊盘PAD相似。

参见图1A、图2A和图11，牺牲焊盘PAD可以是网形状或格子形状。牺牲焊盘PAD可以包括多个线部PDL1、PDL2和PDL3，以及多个辅助行APDL1和APDL2。线部PDL1、PDL2和PDL3可以包括第一线部PDL1、第二线部PDL2和第三线部PDL3。辅助线APDL1和APDL2可以包括第一辅助线APDL1和第二辅助线APDL2。第一线部PDL1和第二线部PDL2可以在第三方向D3上延伸，第三线部PDL3可以在第二方向上D2延伸。第二方向D2和第三方向D3可以相互交叉。第一辅助线APDL1和第二辅助线APDL2可以位于第一线部PDL1与第二线部PDL2之间。第一辅助线APDL1和第二辅助线APDL2可以将第一线部PDL1和第二线部PDL2相互连接。第一线部PDL1、第二线部PDL2、第三线部PDL3、第一辅助线APDL1和第二辅助线APDL2可以具有集成的结构。第一线部PDL1、第二线部PDL2、第三线部PDL3以及第一辅助线APDL1和第二辅助线APDL2可以由相同的材料组成。第一线部PDL1、第二线部PDL2、第三线部PDL3、第一辅助线APDL1和第二辅助线APDL2可以位于相同的横向水平处。

根据本发明的实施例，多个第一辅助线APDL1可以在第三方向D3上位于第一线部PDL1与第二线部PDL2之间。多个第二辅助线APDL2也可以在第三方向D3上位于第一线部PDL1与第二线部PDL2之间。例如，第一辅助线APDL1可以位于两个小缝隙SSL1之间，第二辅助线APDL2可以位于两个小缝隙SSL2之间。

大缝隙LSL1和LSL2可以位于第一线部PAD1之上，并且多个小缝隙SSL1和SSL2可以位于第二线部PAD2之上。隔离沟槽WSL可以位于在第二方向D2上相邻的小缝隙SSL1与SSL2之间，并且隔离沟槽渠WSL可以在第三方向D3上延伸。

图1B至图1F和图2B至图2F中所示的一系列过程可以利用参照图11描述的牺牲焊盘PAD来执行。例如，图11中所示的牺牲焊盘PAD可以在用于形成图1B中所示的开口L1、L2、SL1和SL2的刻蚀过程中用作刻蚀停止件。此外，图11中所示的牺牲焊盘PAD可以在用于形成如图1D中所示的隔离沟槽WSL的刻蚀过程中用作刻蚀停止件。

由于图11中所示的牺牲焊盘PAD可以包括多个第一辅助线APDL1和第二辅助线APDL2，可以增大用于剥离如图1E中所示的牺牲焊盘PAD的路径。因此，牺牲焊盘PAD可以更容易地去除，没有任何残留物。

根据图3至图10用于形成包括存储单元MC的存储单元阵列MCA的位线BL、字线DWL和字线堆叠WLS的操作可以包括刻蚀目标层的过程。在本文中，刻蚀目标层可以包括如图1A至图2F中所示的刻蚀目标层ET，并且刻蚀目标层ET可以是氧化物层、第一氮化物层、半导体层和第二氮化物层按上述次序重复堆叠数次的交替堆叠。刻蚀交替堆叠的过程可以利用图1A或图11中所示的牺牲焊盘PAD作为刻蚀停止件。用于形成位线BL、字线DWL和字线堆叠WLS的刻蚀过程可以包括：刻蚀交替堆叠以形成隔离沟槽，形成填充隔离沟槽的隔离结构，刻蚀交替堆叠以形成第一垂直开口，通过第一垂直开口将交替堆叠的第一氮化物层和第二氮化物层的一部分替换为字线DWL，形成填充第一垂直开口的位线BL，刻蚀交替堆叠以形成第二垂直开口，通过第二垂直开口将交替堆叠的第一氮化物层、半导体层和第二氮化物层凹陷以形成电容器开口，以及在电容器开口中形成电容器CAP。在用于形成隔离沟槽、第一垂直开口和第二垂直开口的交替堆叠的刻蚀过程中，牺牲焊盘PAD可以用作刻蚀停止件。

根据本发明的实施例，由于基于金属的材料的牺牲焊盘形成在刻蚀目标层之下，因此在刻蚀目标层的刻蚀过程期间能够防止电弧，从而提高半导体装置的可靠性。

根据本发明的实施例，由于基于金属的材料的牺牲焊盘形成在刻蚀目标层之下，因此可以向底层结构释放在刻蚀目标层的等离子刻蚀过程期间引起的电荷。

根据本发明的实施例，由于牺牲焊盘包括多个辅助线，为湿化学物质提供路径，因此可以容易地去除没有残留物的牺牲焊盘。

尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员来说显然的是，可以在不偏离上述发明的精神和范围的情况下进行各种更改和修改。

Claims (16)

1.一种半导体装置，包括：

电介质焊盘，其在所述下部结构之上；

接触部，其位于比所述电介质焊盘高的水平处，所述接触部包括第一字线堆叠焊盘和第二字线堆叠焊盘；以及

缝隙结构，其包括从所述电介质焊盘垂直延伸的多个缝隙，以支撑所述第一字线堆叠焊盘和所述第二字线堆叠焊盘。

2.根据权利要求1所述的半导体装置，其中，所述电介质焊盘包括：

多个线焊盘，所述多个线焊盘相互平行；以及

多个辅助焊盘，所述多个辅助焊盘将所述线焊盘相互耦接。

3.根据权利要求2所述的半导体装置，其中，所述线焊盘和所述辅助焊盘位于相同的水平处。

4.根据权利要求1所述的半导体装置，

其中，所述第一字线堆叠焊盘和所述第二字线堆叠焊盘的每个包括在垂直于所述电介质焊盘表面的方向上堆叠的多个字线焊盘，以及

其中，所述字线焊盘的堆叠具有阶梯型结构。

5.根据权利要求4所述的半导体装置，其中，所述字线焊盘的每个包括：

第一焊盘和第二焊盘，所述第一焊盘和所述第二焊盘以垂直于所述电介质焊盘的表面的方向上堆叠；以及

字线焊盘，其介于所述第一焊盘与所述第二焊盘之间。

6.根据权利要求1所述的半导体装置，进一步包括：

单元阵列部，其从所述接触部横向延伸并且包括第一字线堆叠和第二字线堆叠，

其中，所述第一字线焊盘限定在所述第一字线堆叠的端部，以及

所述第二字线焊盘限定在所述第二字线堆叠的端部。

7.根据权利要求6所述的半导体装置，其中，所述单元阵列部包括：

垂直位线，其设置在所述第一字线堆叠与所述第二字线堆叠之间；以及

有源层，其分别耦接至所述垂直位线；以及

电容器，其包括分别耦接至所述有源层的存储节点，

其中，所述有源层横向定向在所述垂直位线与所述电容器之间，以及

其中，所述第一字线堆叠和所述第二字线堆叠的每个包括在与所述有源层交叉的方向上横向延伸的字线。

8.一种用于制造半导体装置的方法，包括：

在下部结构之上形成包括多个线部和多个辅助线的牺牲焊盘；

在所述牺牲焊盘之上形成刻蚀目标层；

通过刻蚀所述刻蚀目标层并在所述牺牲焊盘上停止刻蚀来形成多个开口；

形成填充所述开口的缝隙；

通过刻蚀所述刻蚀目标层并在所述牺牲焊盘上停止刻蚀来形成隔离沟槽；以及

通过所述隔离沟槽去除所述牺牲焊盘来形成焊盘型凹陷。

9.根据权利要求8所述的方法，其中，所述牺牲焊盘包括相对于所述刻蚀目标层具有刻蚀选择性的材料。

10.根据权利要求8所述的方法，其中，所述牺牲焊盘包括基于金属的材料。

11.根据权利要求8所述的方法，其中，所述刻蚀目标层包括不同材料交替地堆叠的交替堆叠，以及

所述牺牲焊盘相对于所述交替堆叠具有刻蚀选择性。

12.根据权利要求8所述的方法，其中，所述刻蚀目标层包括：

电介质层、半导体层或其组合。

13.根据权利要求8所述的方法，其中，所述刻蚀目标层包括：

电介质层和半导体层交替地堆叠的交替堆叠。

14.根据权利要求8所述的方法，其中，所述刻蚀目标层包括：

至少一个堆叠的层，其中第一电介质层、第二电介质层、半导体层和第三电介质层按上述次序堆叠，

其中，所述第一电介质层包括氧化硅，

其中，所述第二电介质层和所述第三电介质层包括氮化硅，以及

其中，所述半导体层包括多晶硅。

15.根据权利要求8所述的方法，其中，所述刻蚀目标层包括第一半导体层和第二半导体层交替地堆叠的交替堆叠，

其中，所述第一半导体层包括单晶硅或多晶硅，以及

其中，所述第二半导体层包括锗硅。

16.根据权利要求8所述的方法，其中，所述牺牲焊盘包括氮化钛、钨或其组合。