CN116634763A - 半导体器件及其制造方法 - Google Patents

Abstract

本公开涉及半导体器件及其制造方法。一种半导体器件包括：下部结构；有源层，其在下部结构之上；位线，其耦接到有源层的一侧并且从下部结构垂直地延伸；数据储存元件，其耦接到有源层的另一侧；字线，其设置成与有源层相邻并且在与有源层交叉的方向上延伸；以及覆盖层，其设置在字线和数据储存元件之间并且包括与有源层接触的陷阱抑制材料。

Description

半导体器件及其制造方法

相关申请的交叉引用

本专利申请要求于2022年2月18日提交的第10-2022-0021498韩国专利申请的优先权，其整体通过引用合并于此。

技术领域

本发明的示例性实施例涉及半导体器件，并且更具体地，涉及三维结构的半导体器件及其制造方法。

背景技术

存储单元的尺寸持续减小以增加存储器件的净裸片。随着存储单元的尺寸小型化，需要减小寄生电容Cb以及也增加电容。然而，由于存储单元的结构限制难以增加净裸片。

近期，包括布置成三维的存储单元的三维半导体存储器件被提出。

发明内容

本发明的实施方式涉及包括高度集成的存储单元的半导体器件及其制造方法。

根据本发明的实施方式，半导体器件可以包括：下部结构；有源层，其在下部结构之上；位线，其耦接到有源层的一侧并且从下部结构垂直地延伸；数据储存元件，其耦接到有源层的另一侧；字线，其设置成与有源层相邻并且在与有源层交叉的方向上延伸；以及覆盖层，其设置在字线和数据储存元件之间并且包括与有源层接触的陷阱抑制材料。

根据本发明的另一个实施方式，半导体器件可以包括：下部结构；有源层，其在下部结构之上；位线，其耦接到有源层的一侧并且从下部结构垂直地延伸；电容器，其耦接到有源层的另一侧；字线，其设置成与有源层相邻并且在与有源层交叉的方向上延伸；第一覆盖层，其设置在字线和电容器之间并且包括与有源层接触的第一陷阱抑制材料；以及第二覆盖层，其设置在位线和字线之间并且包括与有源层接触的第二陷阱抑制材料。第一陷阱抑制材料和第二陷阱抑制材料中的每一个可以包括无氮材料。第一陷阱抑制材料和第二陷阱抑制材料中的每一个可以包括硅氧化物。

从以下参考附图的本发明的详细描述，本发明的这些以及其他特征和优点对于本领域普通技术人员来说将是显而易见的。

附图说明

图1是示出根据本发明的实施方式的半导体器件的示意性立体图。

图2A是示出根据本发明的实施方式的半导体器件的示意性横截面图。

图2B是示出存储单元的横截面图。

图2C是示出根据本发明的另一个实施方式的存储单元的示意性截面图。

图3至图16是示出根据本发明的实施方式的用于制造半导体器件的方法的横截面图。

具体实施方式

以下将参考附图来描述本发明的实施方式。然而，本发明可以以不同的形式来呈现，并且不应当被理解为受限于在这里阐述的实施方式。相反，提供这些实施方式使得本公开将是详尽的和完整的，并将本发明的范围全面传达给本领域技术人员。在本公开通篇中，贯穿本发明的各个图和实施方式，相同的附图标记指代相同的部件。

附图不必然按比例绘制，而在一些实例中，为了清楚地示出实施方式的特定特征，比例可能已被夸大。当第一层被称为在第二层“上”或者在衬底“上”时，其不仅仅指第一层直接地形成在第二层或衬底上的情况，而且也指第三层存在于第一层和第二层之间或第一层和衬底之间的情况。

根据本发明的如下实施方式，通过垂直地堆叠存储单元来增大存储单元密度以及减小寄生电容是可能的。

图1是示出根据本发明的实施方式的半导体器件的示意性立体图。

图2A是示出根据本发明的实施方式的半导体器件的示意性横截面图。图2A示出了共用位线的镜式存储单元阵列。图2B更详细地示出了存储单元MC的放大视图。

参考图1至图2B，根据本发明的实施方式的半导体器件100可以包括下部结构100L和形成在下部结构100L之上的上部结构100U。

下部结构100L可以包括衬底SUB、缓冲层BUF、位线焊盘CBL以及层间电介质结构ILD。

上部结构100U可以包括存储单元阵列MCA，其包括多个存储单元MC。单元隔离层IL可以设置在在第一方向D1上堆叠的存储单元MC之间。单元隔离层IL可以包括硅氧化物。

存储单元MC中的每一个可以包括晶体管TR和数据储存元件CAP。晶体管TR可以包括有源层ACT和字线DWL。

字线DWL可以包括双字线。例如，每一个存储单元MC的晶体管TR可以包括一个双字线，以及双字线可以包括以有源层ACT介于其间而彼此面对的第一字线WL1和第二字线WL2。

数据储存元件CAP可以是能够存储数据的存储元件。数据储存元件CAP可以包括电容器、磁隧道结或相变材料。根据本发明的实施方式，数据储存元件CAP可以是电容器。在下文中，数据储存元件CAP可以被简称为电容器CAP。

电容器CAP可以包括第一电极SN、电介质层DE和第二电极PN。上部结构100U可以包括位线BL、有源层ACT、字线DWL和电容器CAP。分别地，晶体管TR的一侧可以耦接到位线BL，以及晶体管TR的另一侧可以耦接到电容器CAP。换句话说，有源层ACT的一侧的端部可以共同耦接到位线BL，以及有源层ACT的另一侧的端部可以分别耦接到电容器CAP的第一电极SN。

位线BL可以在与衬底SUB的表面垂直的第一方向D1上延伸。有源层ACT可以在与衬底SUB的表面平行的第二方向D2上延伸。字线DWL可以在也与衬底SUB的表面平行的第三方向D3上延伸。在这里，第一方向D1、第二方向D2以及第三方向D3可以彼此交叉。位线BL可以是在第一方向D1上垂直地定向的垂直导电线，以及字线DWL可以是在第三方向D3上水平地定向的水平导电线。有源层ACT可以是在第二方向D2上水平地定向的水平导电层。在所示实施方式中的第一方向D1、第二方向D2以及第三方向D3彼此正交。

位线BL可以在第一方向D1上垂直地定向。位线BL可以电连接到下部结构100L的位线焊盘CBL上。位线BL可以被称为垂直定向位线或柱型位线。位线BL可以包括导电材料。位线BL可以包括硅基材料、金属基材料或其组合。位线BL可以包括硅、金属、金属氮化物、金属硅化物或其组合。位线BL可以包括多晶硅、钛氮化物、钨或其组合。例如，位线BL可以包括掺杂有N型杂质的多晶硅或钛氮化物(TiN)。位线BL可以包括TiN/W堆叠，其包括钛氮化物和在钛氮化物之上的钨。

位线焊盘CBL可以包括导电材料。例如，位线焊盘CBL可以包括金属基材料。位线焊盘CBL可以包括钨、钛氮化物或其组合。位线BL和位线焊盘CBL可以电连接。

有源层ACT可以从位线BL在第二方向D2上水平地布置。双字线DWL可以包括成对的字线，即，第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以彼此面对而有源层ACT介于其间。栅极电介质层GD可以形成在有源层ACT的上表面和下表面。

有源层ACT可以包括半导体材料或氧化物半导体材料。例如，有源层ACT可以包括单晶硅、锗、硅锗或铟镓锌氧化物(IGZO)。有源层ACT可以包括多晶硅或单晶硅。

有源层ACT可以包括沟道CH、在沟道CH和位线BL之间的第一源极/漏极区SR和在沟道CH和电容器CAP之间的第二源极/漏极区DR。沟道CH可以限定在第一源极/漏极区SR和第二源极/漏极区DR之间。第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有相同的导电型的杂质。第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有N型杂质或P型杂质。第一源极/漏极区SR和第二源极/漏极区DR可以包括从砷(As)、磷(P)、硼(B)、铟(In)及其组合中选择的至少一种杂质。第一源极/漏极区SR可以接触位线BL，以及第二源极/漏极区DR可以接触第一电极SN。

晶体管TR可以是单元晶体管并且其可以具有字线DWL。在字线DWL中，第一字线WL1和第二字线WL2可以具有相同的电位。例如，第一字线WL1和第二字线WL2可以形成一对，并且相同的字线驱动电压可以被施加到第一字线WL1和第二字线WL2。如所述，根据本发明的所示实施方式的存储单元MC可以具有双字线DWL，其中，第一字线WL1和第二字线WL2两个被设置成与一个沟道CH相邻。

双字线DWL的每个字线WL1和字线WL2可以包括线状部分WLL和多个凸出部分WLP，多个凸出部分WLP以规则的间隔间隔开并且位设成与相应的有源层ACT交叠。通过线状部分WLL和凸出部分WLP可以提供槽口型侧壁。字线DWL可以包括彼此面对的两个槽口型侧壁。在图1的所示实施方式中，双字线DWL的每个字线WL1和字线WL2的每个侧壁均具有与矩形槽口交替的多个矩形凸出，多个凸出的位置与有源层ACT交叠。

根据本发明的另一个实施方式，字线DWL可以具有仅由线状部分WLL而没有凸出部分WLP形成的结构。线状部分WLL可以提供无槽口型侧壁，即，在第三方向D3上延伸的平直侧壁。

根据本发明的另一个实施方式，第一字线WL1和第二字线WL2可以具有不同的电位。例如，字线驱动电压可以施加到第一字线WL1，以及接地电压可以施加到第二字线WL2。第二字线WL2可以被称为背字线或屏蔽字线。根据本发明的另一个实施方式，接地电压可以被施加到第一字线WL1，以及字线驱动电压可以被施加到第二字线WL2。

根据本发明的另一个实施方式，字线DWL可以具有单字线结构，即，字线DWL可以包括仅第一字线WL1或仅第二字线WL2。

根据本发明的另一个实施方式，字线DWL可以具有全环栅结构。全环栅结构可以在第三方向D3上延伸，并且围绕有源层ACT。

栅极电介质层GD可以包括硅氧化物、硅氮化物、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或其组合。栅极电介质层GD可以包括SiO₂、Si₃N₄、HfO₂、Al₂O₃、ZrO₂、AlON、HfON、HfSiO、HfSiON或HfZrO。

字线DWL的第一字线WL1和第二字线WL2可以包括金属、金属混合物、金属合金或半导体材料。字线DWL可以包括钛氮化物、钨、多晶硅或其组合。例如，字线DWL的第一字线WL1和第二字线WL2每一个可以包括其中顺序地堆叠有钛氮化物和钨的TiN/W堆叠。字线DWL的第一字线WL1和第二字线WL2可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有约4.5eV或更小的低功函数，以及P型功函数材料可以具有约4.5eV或更大的高功函数。

电容器CAP可以从晶体管TR水平地设置。电容器CAP可以包括从有源层ACT水平地延伸的第一电极SN。电容器CAP还可以包括在第一电极SN之上的电介质层DE和第二电极PN。第一电极SN、电介质层DE以及第二电极PN可以水平地布置。第一电极SN可以具有水平地定向的筒状。电介质层DE可以共形地覆盖第一电极SN的筒状内壁和筒状外壁。第二电极PN可以具有在电介质层DE之上向第一电极SN的筒状内壁和筒状外壁延伸的形状。

第一电极SN可以具有三维结构，并且三维结构的第一电极SN可以具有在第二方向D2上定向的水平三维结构。作为三维结构的示例，第一电极SN可以具有筒状。根据本发明的另一个实施方式，第一电极SN可以具有柱状或柱筒状。柱筒状可以指的是柱状和筒状合并的结构。

第二电极PN可以由电容器CAP共用。第二电极PN可以延伸到下部结构100L的层间电介质层ILD中。第二电极PN可以不耦接到位线焊盘CBL。由电容器CAP共用的第二电极PN可以被称为板线。

第一电极SN和第二电极PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。例如，第一电极SN和第二电极PN可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)、钌氧化物(RuO₂)、铱(Ir)、铱氧化物(IrO₂)、铂(Pt)、钼(Mo)、钼氧化物(MoO)、钛氮化物/钨(TiN/W)堆叠、钨氮化物/钨(WN/W)堆叠。第二电极PN可以包括金属基材料和硅基材料的组合。例如，第二电极PN可以是钛氮化物/硅锗/钨氮化物(TiN/SiGe/WN)的堆叠。钛氮化物/硅锗/钨氮化物(TiN/SiGe/WN)堆叠中，硅锗可以是在钛氮化物之上填充第一电极SN的筒形内部的间隙填充材料，并且钛氮化物(TiN)可以用作电容器CAP的第二电极PN，以及钨氮化物可以是低电阻材料。

电介质层DE可以被称为电容器电介质层。电介质层DE可以包括硅氧化物、硅氮化物、高k材料或其组合。高k材料可以具有比硅氧化物大的介电常数。硅氧化物(SiO₂)可以具有约3.9的介电常数，以及电介质层DE可以包括具有约4或更大的介电常数的高k材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括铪氧化物(HfO₂)、锆氧化物(ZrO₂)、铝氧化物(Al₂O₃)、镧氧化物(La₂O₃)、钛氧化物(TiO₂)、钽氧化物(Ta₂O₅)、铌氧化物(Nb₂O₅)或锶钛氧化物(SrTiO₃)。根据本发明的另一个实施方式，电介质层DE可以由包括两个或更多个前述高k材料层的复合层形成。

电介质层DE可以由锆(Zr)基氧化物形成。电介质层DE可以具有至少包括锆氧化物(ZrO₂)的堆叠结构。包括锆氧化物(ZrO₂)的堆叠结构可以包括ZA(ZrO₂/Al₂O₃)堆叠或ZAZ(ZrO₂/Al₂O₃/ZrO₂)堆叠。ZA堆叠可以具有铝氧化物(Al₂O₃)在锆氧化物(ZrO₂)之上堆叠的结构。ZAZ堆叠可以具有锆氧化物(ZrO₂)、铝氧化物(Al₂O₃)以及锆氧化物(ZrO₂)顺序地堆叠的结构。ZA堆叠和ZAZ堆叠可以被称为锆氧化物(ZrO₂)基层。根据本发明的另一个实施方式，电介质层DE可以由铪(Hf)基氧化物形成。电介质层DE可以具有至少包括铪氧化物(HfO₂)的堆叠结构。包括铪氧化物(HfO₂)的堆叠结构可以包括HA(HfO₂/Al₂O₃)堆叠或HAH(HfO₂/Al₂O₃/HfO₂)堆叠。HA堆叠可以具有铝氧化物(Al₂O₃)在铪氧化物(HfO₂)之上堆叠的结构。HAH堆叠可以具有铪氧化物(HfO₂)、铝氧化物(Al₂O₃)以及铪氧化物(HfO₂)顺序地堆叠的结构。HA堆叠和HAH堆叠可以被称为铪氧化物(HfO₂)基层。在ZA堆叠、ZAZ堆叠、HA堆叠以及HAH堆叠中，铝氧化物(Al₂O₃)可以具有比锆氧化物(ZrO₂)和铪氧化物(HfO₂)高的带隙能量(下文简称为带隙)。铝氧化物(Al₂O₃)可以具有比锆氧化物(ZrO₂)和铪氧化物(HfO₂)小的介电常数。因此，电介质层DE可以包括高k材料和高带隙材料的堆叠，高带隙材料具有比高k材料大的带隙。电介质层DE可以包括硅氧化物(SiO₂)而不是铝氧化物(Al₂O₃)作为高带隙材料。由于电介质层DE包括高带隙材料，可以抑制漏电流。高带隙材料可以比高k材料薄。根据本发明的另一个实施方式，电介质层DE可以包括高k材料和高带隙材料交替地堆叠的分层结构。例如，其可以包括ZAZA(ZrO₂/Al₂O₃/ZrO₂/Al₂O₃)堆叠、ZAZAZ(ZrO₂/Al₂O₃/ZrO₂/Al₂O₃/ZrO₂)堆叠、HAHA(HfO₂/Al₂O₃/HfO₂/Al₂O₃)堆叠或HAHAH(HfO₂/Al₂O₃/HfO₂/Al₂O₃/HfO₂)堆叠。在上述分层结构中，铝氧化物(Al₂O₃)可以比锆氧化物(ZrO₂)和铪氧化物(HfO₂)薄。

根据本发明的另一个实施方式，电介质层DE可以包括堆叠结构、分层结构或混合结构，包括锆氧化物、铪氧化物以及铝氧化物。

根据本发明的另一个实施方式，电介质层DE可以包括铁电材料或反铁电材料。

根据本发明的另一个实施方式，用于改善漏电流的界面控制层可以进一步形成在第一电极SN和电介质层DE之间。界面控制层可以包括钛氧化物(TiO₂)、铌氧化物或铌氮化物。界面控制层还可以形成在第二电极PN和电介质层DE之间。

电容器CAP可以包括金属-绝缘体-金属(MIM)电容器。第一电极SN和第二电极PN可以包括金属基材料。

电容器CAP可以被另一个数据储存材料代替。例如，数据储存材料可以是相变材料、磁性隧道结(MTJ)或可变电阻材料。

第一覆盖层CWL可以设置在字线DWL和第一电极SN之间。第一覆盖层CWL和有源层ACT之间的界面可以包括陷阱抑制界面。例如，陷阱抑制界面可以指的是具有相对较少的陷阱或没有陷阱的界面。陷阱抑制界面可以包括非陷阱界面或无陷阱界面。在这里，陷阱抑制界面可以指的是非氮化物界面。非氮化物界面可以包括硅-氧界面(Si-O界面)并且可以不包括硅-氮界面(Si-N界面)。第一覆盖层CWL可以包括陷阱抑制材料。例如，陷阱抑制材料可以包括与有源层ACT直接接触的氧化物基材料。第一覆盖层CWL可以包括第一内衬L1和第二内衬L2。第一内衬L1可以是陷阱抑制材料，以及第二内衬L2可以是氮化物基材料。第一内衬L1可以被称为陷阱抑制覆盖层，以及第二内衬L2可以被称为含氮覆盖层。第一内衬L1可以是无氮材料，以及第二内衬L2可以是含氮材料。第一内衬L1可以具有硅氧化物，以及第二内衬L2可以具有硅氮化物。第一内衬L1可以是无氮硅氧化物。无氮硅氧化物可以包括SiO₂。无氮硅氧化物可以不包含Si₃N₄或SiON。第一内衬L1可以被称为阻挡层。如稍后将描述，第一内衬L1和第二内衬L2可以用作刻蚀停止部。第一内衬L1可以直接接触有源层ACT。因第一内衬L1，第二内衬L2可以不直接接触有源层ACT。当第二内衬L2包括硅氮化物时，由于硅氮化物不直接接触有源层ACT，源于陷阱的缺陷可以被抑制。作为比较性示例，当第一内衬L1是硅氮化物或第二内衬L2直接接触有源层时，可以造成陷阱，从而劣化关态泄漏。根据本公开的另一个实施方式，第一内衬L1可以包括硅碳氧化物(SiCO)。

如上所述，由于第一内衬L1由具有相对少的陷阱的无氮硅化物形成，可以改善栅致漏极泄漏(GIDL)。

第二覆盖层BC可以设置在字线DWL和位线BL之间。第二覆盖层BC可以被称为位线侧覆盖层。第二覆盖层BC可以包括陷阱抑制覆盖层。第二覆盖层BC可以具有与第一覆盖层CWL相同的结构，即，第二覆盖层BC可以具有第一内衬L1’和第二内衬L2’。第一内衬L1’可以是陷阱抑制材料，以及第二内衬L2’可以是氮化物基材料。第一内衬L1’可以被称为陷阱抑制覆盖层，以及第二内衬L2’可以被称为含氮覆盖层。第一内衬L1’可以是无氮材料，以及第二内衬L2’可以是含氮材料。第一内衬L1’可以是无氮硅氧化物，以及第二内衬L2’可以是硅氮化物。第一内衬L1’可以被称为阻挡层。第一内衬L1’可以直接接触有源层ACT。第二内衬L2’可以因第一内衬L1’而不直接接触有源层ACT。在第二内衬L2’包括硅氮化物时，硅氮化物不直接接触有源层ACT。因此，由陷阱造成的缺陷可以被抑制。

作为比较性示例，当第一内衬L1’是硅氮化物或者第二内衬L2’直接接触有源层ACT时，陷阱可能被引入，从而劣化关态泄漏。

栅极电介质层GD可以设置在第二覆盖层BC和有源层ACT之间。根据本发明的另一个实施方式，第二覆盖层BC和有源层ACT可以直接接触，并且在这种情况下，第二覆盖层BC和有源层ACT之间的界面可以包括陷阱抑制界面，陷阱抑制界面是非氮化物界面。非氮化物界面可以包括硅-氧界面(Si-O界面)并且可以不包括硅-氮界面(Si-N界面)。

存储单元阵列MCA可以包括多个存储单元MC，并且存储单元MC中的每一个可以包括垂直定向的位线BL、水平定向的有源层ACT、字线DWL以及水平定向的电容器CAP。例如，图1示出了包括四个存储单元MC的三维动态随机存取存储器(DRAM)存储单元阵列。

在第一方向D1上彼此相邻地设置的有源层ACT可以接触一个位线BL。在第三方向D3上彼此相邻地设置的有源层ACT可以共用一个字线DWL。电容器CAP可以以一一对应的方式分别耦接到有源层ACT。

在存储单元阵列MCA中，多个字线DWL可以在第一方向D1上垂直地堆叠。每一个字线DWL均可以包括一对第一字线WL1和第二字线WL2。在第一字线WL1和第二字线WL2之间，多个有源层ACT可以水平地布置以在第三方向上D3上彼此间隔开。

下部结构100L还可以包括外围电路部分。外围电路部分可以设置在衬底SUB和缓冲层BUF之间。外围电路部分可以设置在比存储单元阵列MCA低的水平高度。这可以被称为COP(外围电路上单元)结构。外围电路部分可以包括至少一个用于驱动存储单元阵列MCA的控制电路。外围电路部分的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或其组合。外围电路部分的至少一个控制电路可以包括地址解码器电路、读取电路、以及写入电路等。外围电路部分的至少一个控制电路可以包括平面沟道晶体管、凹沟道晶体管、掩埋栅极晶体管、以及鳍沟道晶体管(FinFET)等。

例如，外围电路部分可以包括子字线驱动器和感测放大器。字线DWL可以耦接到子字线驱动器，以及位线BL可以耦接到感测放大器。诸如多层级金属的互连结构可以设置在外围电路部分和存储单元阵列MCA之间。

根据本发明的另一个实施方式，外围电路部分可以设置在比存储单元阵列MCA高的水平高度。这可以被称为POC(单元上外围电路部分)结构。

图2C是示出根据本发明的另一个实施方式的存储单元的示意性截面图。图2C的存储单元MC可以类似于图2B的存储单元。在下文中，对于也在图1至图2B中出现的组成元件，可以参考图1至图2B的描述。

参照图2C，存储单元MC可包括位线BL、字线DWL、有源层ACT和电容器CAP。字线DWL可以是双字线，以及其可以包括彼此面对的第一字线WL1和第二字线WL2，有源层ACT介于其间。电容器CAP可以包括第一电极SN、电介质层DE和第二电极PN。有源层ACT可以包括在第一源极/漏极区SR、第二源极/漏极区DR和沟道CH。

第一覆盖层CWL’可以设置在字线DWL和第一电极SN之间。第二覆盖层BC’可以设置在字线DWL和位线BL之间。第二覆盖层BC’可以被称为位线侧覆盖层。

第一覆盖层CWL’和有源层ACT之间的界面以及第二覆盖层BC’和有源层ACT之间的界面可以包括陷阱抑制界面。例如，陷阱抑制界面可以指的是具有相对较少的陷阱或没有陷阱的界面。陷阱抑制界面可以包括非陷阱界面或无陷阱界面。在这里，陷阱抑制界面可以指的是非氮化物界面。非氮化物界面可以包括硅-氧界面(Si-O界面)并且可以不包括硅-氮界面(Si-N界面)。第一覆盖层CWL’和第二覆盖层BC’可以包括陷阱抑制材料。例如，陷阱抑制材料可以包括与有源层ACT直接接触的氧化物基材料。

第一覆盖层CWL’可以包括第一内衬L1、第二内衬L2、第三内衬L3和第四内衬L4。第二覆盖层BC’可以具有与第一覆盖层CWL’相同的结构，即，第二覆盖层BC’可以包括第一内衬L1’、第二内衬L2’、第三内衬L3’、和第四内衬L4’。

第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’可以是陷阱抑制材料，以及第二内衬L2和第二内衬L2’以及第四内衬L4和第四内衬L4’可以是氮化物基材料。第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’可以被称为陷阱抑制覆盖层，以及第二内衬L2和第二内衬L2’以及第四内衬L4和第四内衬L4’可以被称为含氮覆盖层。第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’可以是无氮材料，以及第二内衬L2和第二内衬L2’以及第四内衬L4和第四内衬L4’可以是含氮材料。第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’可以是硅氧化物，以及第二内衬L2和第二内衬L2’以及第四内衬L4和第四内衬L4’可以是硅氮化物。第一内衬L1和第一内衬L1’、第二内衬L2和第二内衬L2’、第三内衬L3和第三内衬L3’、以及第四内衬L4和第四内衬L4’的组合可以是ONON(氧化物-氮化物-氧化物-氮化物)的结构。第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’可以是无氮硅氧化物。无氮硅氧化物可以包括SiO₂。无氮硅氧化物可以不包含Si₃N₄或SiON。第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’可以直接接触有源层ACT。第二内衬L2和第二内衬L2’以及第四内衬L4和第四内衬L4’可以因为第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’而不直接接触有源层ACT。当第二内衬L2和第二内衬L2’以及第四内衬L4和第四内衬L4’包括硅氮化物时，硅氮化物不直接接触有源层ACT。因此，可以由陷阱造成的缺陷可以被抑制。根据本发明的另一个实施方式，第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’可以包括硅碳氧化物(SiCO)。

如上所述，由于第一内衬L1和第一内衬L1’以及第三内衬L3和第三内衬L3’由具有相对少的陷阱的无氮硅氧化物形成，改善栅致漏极泄漏(GIDL)是可能的。

图3至图16是示出根据本发明的实施方式的用于制造半导体器件的方法的横截面图。

参考图3，缓冲层12可以形成在衬底11之上。缓冲层12可以包括电介质材料。缓冲层12可以包括硅氧化物。

位线焊盘13可以形成在缓冲层12之上。位线焊盘13可以包括导电材料。例如，位线焊盘13可以包括金属基材料。位线焊盘13可以包括钨、钛氮化物或其组合。

刻蚀停止层14可以形成在位线焊盘13之上。刻蚀停止层14可以包括电介质材料。刻蚀停止层14可以包括硅氮化物。刻蚀停止层14可以被称为‘电介质刻蚀停止层’。

第一层间电介质层15可以形成在刻蚀停止层14之上。第一层间电介质层15可以包括硅氧化物。

牺牲焊盘16可以形成在第一层间电介质层15之上。牺牲焊盘16可以包括金属基材料。牺牲焊盘16可以包括钨、钛氮化物或其组合。

在随后的刻蚀工艺期间，牺牲焊盘16可以用作刻蚀停止层。牺牲焊盘16可以被称为‘金属刻蚀停止层’。

第二层间电介质层17可以形成在牺牲焊盘16之上。第二层间电介质层17可以包括硅氧化物。

堆叠体SBD可以形成在第二层间电介质层17之上。堆叠体SBD可以包括子堆叠SB，在其中，单元隔离层18、第一牺牲层19、半导体层20A以及第二牺牲层21按照所述顺序堆叠。堆叠体SBD可以通过反复地堆叠多个子堆叠SB来形成。最上面的单元隔离层22可以形成在堆叠体SBD的顶部。最上面的单元隔离层22可以比其他单元隔离层18厚。堆叠体SBD可以包括多个单元隔离层18、多个第一牺牲层19、多个半导体层20A以及多个第二牺牲层21。堆叠体SBD可以具有第一牺牲层19/半导体层20A/第二牺牲层21的三层设置在单元隔离层18之间的结构。

单元隔离层18和最上面的单元隔离层22可以包括硅氧化物。第一牺牲层19和第二牺牲层21可以包括硅氮化物。半导体层20A可以包括半导体材料或氧化物半导体材料。例如，半导体层20A可以包括硅、单晶硅、多晶硅、硅锗、氧化物半导体材料或其组合。

随后，可以形成穿过堆叠体SBD的第一部分的第一开口23V。第一开口23V可以延伸以穿过第二层间电介质层17并暴露牺牲焊盘16。换句话说，第一开口23V可以穿透堆叠体SBD和第二层间电介质层17。堆叠体SBD和第二层间电介质层17可以被顺序地刻蚀以形成第一开口23V。用于形成第一开口23V的刻蚀工艺可以停止于牺牲焊盘16。

参考图4，可以形成填充第一开口23V的牺牲垂直结构23。形成牺牲垂直结构23的步骤可以包括沉积电介质材料以填充第一开口23V，接着是用于移除开口23V之上的任何多出的电介质材料的平坦化工艺。第一牺牲垂直结构23可以包括硅氧化物、硅氮化物、硅碳氧化物或其组合。

参考图5，可以形成穿过堆叠体SBD的第二部分的第二开口24。第二开口24可以延伸以穿过第二层间电介质层17以暴露牺牲焊盘16。换句话说，第二开口24可以穿透堆叠体SBD和第二层间电介质层17。堆叠体SBD和第二层间电介质层17可以被顺序地刻蚀以形成第二开口24。用于形成第二开口24的刻蚀工艺可以停止于牺牲焊盘16。

一对第二开口24可以彼此间隔开地形成，牺牲垂直结构23介于其间。

随后，在第二开口24之下的牺牲焊盘16可以被移除。牺牲焊盘16可以使用干法刻蚀或湿法刻蚀移除。移除了牺牲焊盘16的空间形成水平级凹陷25。水平级凹陷25可以设置在第二层间电介质层17和第一层间电介质层15之间。

参考图6，第一牺牲层19和第二牺牲层21可以通过第二开口24而被部分地移除。因此，可以形成以半导体层20A介于其间的成对的牺牲层级凹陷26。半导体层20A的部分可以被牺牲层级凹陷26暴露。

参考图7，可以在牺牲层级凹陷26之上顺序地形成第一内衬层27和第二内衬层28。第一内衬层27可以共形地覆盖牺牲层级凹陷26的表面。第二内衬28可以在第一内衬层27之上填充牺牲层级凹陷26。

间隙填充层29可以形成在第二内衬层28之上。间隙填充层29可以在第二内衬层28之上填充第二开口24。第一内衬层27、第二内衬层28以及间隙填充层29可以填充水平级凹陷25。

第一内衬层27可以是硅氧化物，特别是无氮硅氧化物。第二内衬层28可以是硅氮化物。

参考图8，间隙填充层29、第二内衬层28以及第一内衬层27可以被平坦化以暴露最上面的单元隔离层22的表面。

随后，牺牲垂直结构23可以被移除以形成位线开口30。牺牲垂直结构23可以通过干法刻蚀工艺或湿法刻蚀工艺移除。在移除牺牲垂直结构23之后，设置在水平级凹陷25中的第一内衬层27和第二内衬层28的部分可以被移除以扩展位线开口30。

参考图9，剩下的第一牺牲层19和第二牺牲层21可以被移除以形成字线级凹陷31。随着剩下的第一牺牲层19和第二牺牲层21被移除，可以形成以半导体层20A介于其间的成对的字线级凹陷31。在字线级凹陷31形成时，第一内衬层27可以用作刻蚀停止部。例如，当第一内衬层27包括硅氧化物以及第一牺牲层19和第二牺牲层21包括硅氮化物时，在移除第一牺牲层19和第二牺牲层21时，第一内衬层27可以用作刻蚀停止部。第一牺牲层19和第二牺牲层21可以通过干法刻蚀工艺或湿法刻蚀工艺移除。

参考图10，栅极电介质层32可以形成在半导体层20A的暴露的部分之上。栅极电介质层32可以通过氧化工艺而选择性地形成在半导体层20A的表面上。根据本发明的另一个实施方式，栅极电介质层32可以通过沉积工艺而形成。在这种情况下，栅极电介质层32可以形成在字线级凹陷31的表面和半导体层20A的表面上。

随后，可以通过用导电材料填充字线级凹陷31来形成字线DWL。字线DWL可以包括多晶硅、钛氮化物、钨或其组合。例如，形成字线DWL的步骤可以包括：共形地沉积钛氮化物、在钛氮化物之上沉积钨以填充字线级凹陷31、以及对钛氮化物和钨执行回蚀工艺。字线DWL可以部分地填充字线级凹陷31，并且因此，栅极电介质层32的部分可以被暴露。每个字线DWL均可以包括一对第一字线33和第二字线34。第一字线33和第二字线34可以彼此垂直地面对而以半导体层20A介于其间。在字线DWL形成时或在字线DWL形成之后，半导体层20A的一侧的端部可以被暴露。

参考图11，可以形成接触字线DWL一侧的端部的位线侧覆盖层35。位线侧覆盖层35可以设置在字线级凹陷31中。位线侧覆盖层35可以包括陷阱抑制覆盖层。位线侧覆盖层35可以包括无氮硅氧化物作为陷阱抑制覆盖层。

根据本发明的另一个实施方式，位线侧覆盖层35可以对应于参考图2B所描述的位线侧覆盖层BC。位线侧覆盖层35可以包括硅氧化物内衬和在硅氧化物内衬之上的硅氮化物内衬。在这里，硅氧化物内衬可以对应于图2B所示的第一内衬L1’，以及硅氮化物内衬可以对应于图2B的第二内衬L2’。

随后，可以形成位线BL。位线BL可以具有填充位线开口30的柱状。位线BL可以包括钛氮化物、钨或其组合。

参考图12，可以形成垂直开口36。垂直开口36可以通过刻蚀第一内衬层27、第二内衬层28、间隙填充层29以及第二层间电介质层17来形成。半导体层20A的另一侧的端部可以通过垂直开口36暴露。第一内衬层27和第二内衬层28的堆叠可以保留在单元隔离层18和半导体层20A之间。第一内衬层27和第二内衬层28的堆叠还可以保留在最上面的单元隔离层22和最上面的半导体层20A之间。

参考图13，第一内衬层27和第二内衬层28可以通过垂直开口36而水平地凹陷。因此，可以形成暴露半导体层20A的表面的覆盖层级凹陷37，并且第一内衬层27和第二内衬层28的堆叠可以保留在字线DWL的一个侧壁上。第一内衬层27和第二内衬层28可以被称为‘电容器侧覆盖层’。第一内衬层27可以是陷阱抑制覆盖层，以及第二内衬层28可以是无氮覆盖层。第一内衬层27和第二内衬层28的组合可以对应于参考图2B所描述的电容器侧覆盖层CWL。换句话说，第一内衬层27可以对应于在图2B中示出的第一内衬L1，以及第二内衬层28可以对应于在图2B中示出的第二内衬L2。

参考图14，半导体层20A可以被选择性地刻蚀以形成有源层20。因此，电容器开口38可以形成在单元隔离层18和单元隔离层22之间。

在形成电容器开口38时，第二内衬层28可以用作刻蚀停止部。

如上所述，位线侧覆盖层35可以包括硅氧化物，以及位线侧覆盖层35可以直接接触有源层20。

第一内衬层27可以直接接触有源层20，以及第二内衬层28可以不接触有源层20。当第二内衬层28包括硅氮化物时，第二内衬层28和有源层20之间的直接接触可以被第一内衬27层阻断，由此抑制可能由陷阱造成的缺陷的发生。

参考图15，可以形成耦接到有源层20的第一电极39。第一电极39可以通过沉积导电材料并且执行回蚀工艺来形成。第一电极39可以包括钛氮化物。第一电极39可以具有水平地定向的筒状。第一电极39可以形成在电容器开口38的内部。

参考图16，电介质层40和第二电极41可以顺序地形成在第一电极39之上。因此，电容器CAP可以形成，并且电容器CAP可以包括第一电极39、电介质层40以及第二电极41。

根据本发明的实施方式，由于与有源层接触的覆盖层包括陷阱抑制材料，因此改善栅致漏极泄漏(GIDL)是可能的。

本发明的实施方式期望获得的效果不限于上述效果，并且本发明所属领域的普通技术人员从上面的描述也可以清楚地理解以上未提及的其他效果。

尽管本发明已经针对具体实施方式进行了描述，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下可以进行多种改变和修改。

Claims (20)

1.一种半导体器件，包括：

下部结构；

有源层，其在所述下部结构之上；

位线，其耦接到所述有源层的一侧并且从所述下部结构垂直地延伸；

数据储存元件，其耦接到所述有源层的另一侧；

字线，其设置成与所述有源层相邻并且在与所述有源层交叉的方向上延伸；以及

覆盖层，其设置在所述字线和所述数据储存元件之间并且包括与所述有源层接触的陷阱抑制材料。

2.根据权利要求1所述的半导体器件，其中，所述覆盖层的所述陷阱抑制材料与所述有源层以及所述字线直接接触。

3.根据权利要求1所述的半导体器件，其中，所述覆盖层的所述陷阱抑制材料包括无氮材料。

4.根据权利要求1所述的半导体器件，其中，所述覆盖层的陷阱抑制材料包括与所述有源层直接接触的氧化物基材料。

5.根据权利要求1所述的半导体器件，其中，所述覆盖层还包括在所述陷阱抑制材料之上的氮化物基材料，以及

所述陷阱抑制材料设置在所述氮化物基材料和所述有源层之间。

6.根据权利要求5所述的半导体器件，其中，所述陷阱抑制材料包括硅氧化物，以及

所述氮化物基材料包括硅氮化物。

7.根据权利要求1所述的半导体器件，还包括：

栅极电介质层，其在所述有源层的表面上。

8.根据权利要求1所述的半导体器件，其中，所述有源层包括单晶硅、多晶硅或氧化物半导体材料。

9.根据权利要求1所述的半导体器件，其中，所述字线包括双字线，所述双字线彼此面对，所述有源层介于所述双字线之间。

10.根据权利要求1所述的半导体器件，其中，所述下部结构包括：

衬底；以及

位线焊盘，其设置在所述衬底之上并且耦接到所述位线。

11.根据权利要求1所述的半导体器件，其中，所述下部结构包括外围电路部分。

12.根据权利要求1所述的半导体器件，其中，所述有源层包括单晶硅，以及

所述覆盖层的所述陷阱抑制材料包括无氮硅氧化物。

13.根据权利要求1所述的半导体器件，还包括：

位线侧覆盖层，其设置在所述位线和所述字线之间。

14.根据权利要求13所述的半导体器件，其中，所述位线侧覆盖层包括陷阱抑制覆盖层，所述陷阱抑制覆盖层与所述有源层以及所述字线接触。

15.根据权利要求14所述的半导体器件，其中，所述位线侧覆盖层还包括含氮覆盖层，所述含氮覆盖层在所述陷阱抑制覆盖层之上，以及

所述陷阱抑制覆盖层设置在所述含氮覆盖层和所述有源层之间。

16.根据权利要求15所述的半导体器件，其中，所述陷阱抑制覆盖层包括硅氧化物。

17.根据权利要求15所述的半导体器件，其中，所述含氮覆盖层包括硅氮化物。

18.根据权利要求13所述的半导体器件，其中，所述位线侧覆盖层包括:

无氮覆盖层，所述无氮覆盖层与所述有源层以及所述字线接触；

含氮覆盖层，所述含氮覆盖层在所述无氮覆盖层之上；以及

所述无氮覆盖层设置在所述含氮覆盖层和所述有源层之间。

19.根据权利要求13所述的半导体器件，其中，

所述有源层包括单晶硅，以及

所述覆盖层的所述陷阱抑制材料以及所述位线侧覆盖层包括无氮硅氧化物。

20.根据权利要求1所述的半导体器件，其中，所述有源层和所述覆盖层之间的界面包括无陷阱界面。