JPH08139312A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08139312A JPH08139312A JP6271176A JP27117694A JPH08139312A JP H08139312 A JPH08139312 A JP H08139312A JP 6271176 A JP6271176 A JP 6271176A JP 27117694 A JP27117694 A JP 27117694A JP H08139312 A JPH08139312 A JP H08139312A
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- JP
- Japan
- Prior art keywords
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- active region
- semiconductor device
- conductive film
- impurity diffusion
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタのゲート長のバラツキを
抑え、高速動作が可能なＣＭＯＳトランジスタやＢｉＣ
ＭＯＳトランジスタを作製する。 【構成】 ポリシリコン膜からなるソース取出し電極２
５a 上に絶縁膜を介して全面堆積されたＷ−ポリサイド
膜をエッチバックし、形成されたサイドウォールをゲー
ト電極３１swとして用いる。ＬＤＤ構造を有するドレイ
ン領域３７d ，３８d は２段階イオン注入により、また
ソース領域３９，４０はソース取出し電極２５a からの
不純物拡散により自己整合的に形成する。 【効果】 ゲート長は、フォトリソグラフィの解像度や
加工バラツキに依存することなく、Ｗ−ポリサイド膜の
膜厚やソース取出し電極２５a の高さに依存して精度良
く決まる。ソース領域の不純物濃度をドレイン領域より
高め、ソース抵抗を低減することができる。
抑え、高速動作が可能なＣＭＯＳトランジスタやＢｉＣ
ＭＯＳトランジスタを作製する。 【構成】 ポリシリコン膜からなるソース取出し電極２
５a 上に絶縁膜を介して全面堆積されたＷ−ポリサイド
膜をエッチバックし、形成されたサイドウォールをゲー
ト電極３１swとして用いる。ＬＤＤ構造を有するドレイ
ン領域３７d ，３８d は２段階イオン注入により、また
ソース領域３９，４０はソース取出し電極２５a からの
不純物拡散により自己整合的に形成する。 【効果】 ゲート長は、フォトリソグラフィの解像度や
加工バラツキに依存することなく、Ｗ−ポリサイド膜の
膜厚やソース取出し電極２５a の高さに依存して精度良
く決まる。ソース領域の不純物濃度をドレイン領域より
高め、ソース抵抗を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタを含
む半導体装置およびその製造方法に関し、特に微細なデ
ザイン・ルールが適用されるＭＯＳトランジスタのゲー
ト長を高度に均一化した半導体装置、およびこれを簡便
に製造可能な方法に関する。
む半導体装置およびその製造方法に関し、特に微細なデ
ザイン・ルールが適用されるＭＯＳトランジスタのゲー
ト長を高度に均一化した半導体装置、およびこれを簡便
に製造可能な方法に関する。
【０００２】
【従来の技術】近年、マイクロエレクトロニクスの進歩
によりＬＳＩの高速化および高集積化が進展し、コンピ
ュータのダウンサイジングが加速されている。この加速
の要因のひとつには、ＬＳＩの微細化によりＭＯＳトラ
ンジスタの性能が向上してきたことが挙げられる。研究
レベルでは、ゲート長０．１μｍレベルのＭＯＳトラン
ジスタの動作も確認されており、たとえばＩＥＤＭテク
ニカル・ダイジェスト，１９９３年，ｐ．１３１には、
室温で１ゲート当たりの遅延時間が約１２ｐｓにまで短
縮された高速ＣＭＯＳトランジスタが報告されている。
によりＬＳＩの高速化および高集積化が進展し、コンピ
ュータのダウンサイジングが加速されている。この加速
の要因のひとつには、ＬＳＩの微細化によりＭＯＳトラ
ンジスタの性能が向上してきたことが挙げられる。研究
レベルでは、ゲート長０．１μｍレベルのＭＯＳトラン
ジスタの動作も確認されており、たとえばＩＥＤＭテク
ニカル・ダイジェスト，１９９３年，ｐ．１３１には、
室温で１ゲート当たりの遅延時間が約１２ｐｓにまで短
縮された高速ＣＭＯＳトランジスタが報告されている。
【０００３】このような微細デバイスの開発で問題とな
るのは、加工技術の精度である。たとえば、±２０％の
バラツキで０．１μｍのゲート電極を加工できる技術が
ある場合、ゲート長０．０８μｍまでのＭＯＳトランジ
スタの性能を保証する必要がある。ただし、ＭＯＳトラ
ンジスタの性能はショート・チャネル効果とトレードオ
フの関係にあるので、通常は規格中央のゲート長０．１
μｍのＭＯＳトランジスタの性能、特に電流駆動能力を
ある程度犠牲にすることにより、ショート・チャネル効
果を実用上許容できる範囲に抑えている。また、特にＢ
ｉＣＭＯＳ（バイポーラ・トランジスタとＣＭＯＳの混
載ＬＳＩ）のような高速デバイスでは、ゲート長のバラ
ツキを抑制を通じて実効チャネル長のバラツキを抑制す
ることが重要である。これは、リーク電流が主として最
も実効チャネル長の短いＭＯＳトランジスタに支配さ
れ、このことが動作速度に直接影響を及ぼすからであ
る。
るのは、加工技術の精度である。たとえば、±２０％の
バラツキで０．１μｍのゲート電極を加工できる技術が
ある場合、ゲート長０．０８μｍまでのＭＯＳトランジ
スタの性能を保証する必要がある。ただし、ＭＯＳトラ
ンジスタの性能はショート・チャネル効果とトレードオ
フの関係にあるので、通常は規格中央のゲート長０．１
μｍのＭＯＳトランジスタの性能、特に電流駆動能力を
ある程度犠牲にすることにより、ショート・チャネル効
果を実用上許容できる範囲に抑えている。また、特にＢ
ｉＣＭＯＳ（バイポーラ・トランジスタとＣＭＯＳの混
載ＬＳＩ）のような高速デバイスでは、ゲート長のバラ
ツキを抑制を通じて実効チャネル長のバラツキを抑制す
ることが重要である。これは、リーク電流が主として最
も実効チャネル長の短いＭＯＳトランジスタに支配さ
れ、このことが動作速度に直接影響を及ぼすからであ
る。
【０００４】
【発明が解決しようとする課題】ところで、ゲート電極
の加工精度向上の要となる技術は、フォトリソグラフィ
である。しかし、縮小投影露光装置の投影レンズの光学
性能や近接効果による限界から、ゲート長と同じスケー
リング則にしたがってバラツキを低減してゆくことは、
技術的に困難となってきている。また、ゲート長の縮小
に伴って実パターンの測長も難しくなってきており、如
何にしてＬＳＩチップのレベルでゲート長を均一化でき
るかが今後の大きな課題である。このためには、ゲート
加工をフォトリソグラフィの解像度や加工バラツキの制
約を受けないプロセスによって実現する可能性も探る必
要がある。本発明はこのような可能性を念頭に置き、ゲ
ート長が高度に均一化されたＭＯＳトランジスタを含む
半導体装置、およびその実用的で信頼性の高い製造方法
を提供することを目的とする。
の加工精度向上の要となる技術は、フォトリソグラフィ
である。しかし、縮小投影露光装置の投影レンズの光学
性能や近接効果による限界から、ゲート長と同じスケー
リング則にしたがってバラツキを低減してゆくことは、
技術的に困難となってきている。また、ゲート長の縮小
に伴って実パターンの測長も難しくなってきており、如
何にしてＬＳＩチップのレベルでゲート長を均一化でき
るかが今後の大きな課題である。このためには、ゲート
加工をフォトリソグラフィの解像度や加工バラツキの制
約を受けないプロセスによって実現する可能性も探る必
要がある。本発明はこのような可能性を念頭に置き、ゲ
ート長が高度に均一化されたＭＯＳトランジスタを含む
半導体装置、およびその実用的で信頼性の高い製造方法
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は上述の目的を達するために提案される
ものであり、ＭＯＳ型トランジスタのゲート電極をサイ
ドウォール形状に加工された材料膜で構成する点に特色
がある。
びその製造方法は上述の目的を達するために提案される
ものであり、ＭＯＳ型トランジスタのゲート電極をサイ
ドウォール形状に加工された材料膜で構成する点に特色
がある。
【０００６】サイドウォールは、一般に所定パターンを
被覆する別の材料層をＲＩＥ（反応性イオン・エッチン
グ）により異方的にエッチバックすることにより、この
所定パターンの周囲にループ状に発生する。したがっ
て、所定パターンの辺が活性領域をどのように横断して
いるかにより、ゲート電極として使用できるサイドウォ
ールの本数も変わる。本発明の半導体装置には、ひとつ
の活性領域上に形成されるゲート電極が１本のものと２
本のものとがある。また、エッチバック終了後に所定パ
ターンが除去され、結果的に所定パターンが仮想パター
ンで終わるか、もしくはエッチバック後にもこのまま残
して取出し電極として利用されるかによっても、様々な
変形例が存在する。
被覆する別の材料層をＲＩＥ（反応性イオン・エッチン
グ）により異方的にエッチバックすることにより、この
所定パターンの周囲にループ状に発生する。したがっ
て、所定パターンの辺が活性領域をどのように横断して
いるかにより、ゲート電極として使用できるサイドウォ
ールの本数も変わる。本発明の半導体装置には、ひとつ
の活性領域上に形成されるゲート電極が１本のものと２
本のものとがある。また、エッチバック終了後に所定パ
ターンが除去され、結果的に所定パターンが仮想パター
ンで終わるか、もしくはエッチバック後にもこのまま残
して取出し電極として利用されるかによっても、様々な
変形例が存在する。
【０００７】したがってまず、本発明の半導体装置のひ
とつのタイプとして考えられるものは、半導体基板上に
おいて素子分離領域により規定される活性領域の一部を
被覆するゲート絶縁膜と、前記活性領域を横断する仮想
パターンのサイドウォールとして前記ゲート絶縁膜上に
形成されたゲート電極と、前記活性領域の表層部におい
て前記ゲート電極をマスクとして自己整合的に形成され
た不純物拡散領域とを有するＭＯＳ型トランジスタを含
むものである。上記不純物拡散領域とは、すなわちソー
ス／ドレイン領域である。
とつのタイプとして考えられるものは、半導体基板上に
おいて素子分離領域により規定される活性領域の一部を
被覆するゲート絶縁膜と、前記活性領域を横断する仮想
パターンのサイドウォールとして前記ゲート絶縁膜上に
形成されたゲート電極と、前記活性領域の表層部におい
て前記ゲート電極をマスクとして自己整合的に形成され
た不純物拡散領域とを有するＭＯＳ型トランジスタを含
むものである。上記不純物拡散領域とは、すなわちソー
ス／ドレイン領域である。
【０００８】このような半導体装置は、半導体基板上に
素子分離領域を形成することにより活性領域を規定する
工程と、前記活性領域を横断する絶縁膜パターンを形成
するパターニング工程と、前記活性領域の露出面にゲー
ト絶縁膜を形成する工程と、基体の全面に導電材料膜を
成膜する工程と、前記導電材料膜をエッチバックして前
記絶縁膜パターン側壁面にサイドウォールを形成するエ
ッチバック工程と、前記絶縁膜パターンを除去する除去
工程と、前記サイドウォールをマスクとして前記活性領
域に不純物を導入することにより、自己整合的に不純物
拡散領域を形成する不純物導入工程とを経て製造するこ
とができる。つまり、この製造プロセスにおける絶縁膜
パターンが、上述の半導体装置における仮想パターンと
して機能している。なお、この仮想パターンは、ゲート
電極（上述のサイドウォールに相当。）を構成する導電
材料膜に対してエッチング選択比が確保できる材料で構
成されれば良いが、通常の半導体プロセスでは上述のよ
うに絶縁膜パターンを用いるのが簡便であり、信頼性も
高い。
素子分離領域を形成することにより活性領域を規定する
工程と、前記活性領域を横断する絶縁膜パターンを形成
するパターニング工程と、前記活性領域の露出面にゲー
ト絶縁膜を形成する工程と、基体の全面に導電材料膜を
成膜する工程と、前記導電材料膜をエッチバックして前
記絶縁膜パターン側壁面にサイドウォールを形成するエ
ッチバック工程と、前記絶縁膜パターンを除去する除去
工程と、前記サイドウォールをマスクとして前記活性領
域に不純物を導入することにより、自己整合的に不純物
拡散領域を形成する不純物導入工程とを経て製造するこ
とができる。つまり、この製造プロセスにおける絶縁膜
パターンが、上述の半導体装置における仮想パターンと
して機能している。なお、この仮想パターンは、ゲート
電極（上述のサイドウォールに相当。）を構成する導電
材料膜に対してエッチング選択比が確保できる材料で構
成されれば良いが、通常の半導体プロセスでは上述のよ
うに絶縁膜パターンを用いるのが簡便であり、信頼性も
高い。
【０００９】このとき、前記パターニング工程で１辺の
みが前記活性領域を横断し他辺が前記素子分離領域上へ
延在される絶縁膜パターンを形成し、前記エッチバック
工程において前記素子分離領域上に形成されたサイドウ
ォールを前記不純物導入工程に先立って選択的に除去す
れば、ひとつの活性領域上にゲート電極を１本有する半
導体装置を製造することができる。これに対し、上記パ
ターニング工程で２辺が前記活性領域を横断し他辺が前
記素子分離領域上へ延在される絶縁膜パターンを形成
し、前記不純物導入工程ではこれら２辺に沿って形成さ
れた前記サイドウォールをマスクとして前記活性領域に
自己整合的に不純物を導入した場合には、該２本のゲー
ト電極間に挟まれる前記活性領域の表層部には２個のＭ
ＯＳ型トランジスタに共通に利用される不純物拡散領域
が形成される。
みが前記活性領域を横断し他辺が前記素子分離領域上へ
延在される絶縁膜パターンを形成し、前記エッチバック
工程において前記素子分離領域上に形成されたサイドウ
ォールを前記不純物導入工程に先立って選択的に除去す
れば、ひとつの活性領域上にゲート電極を１本有する半
導体装置を製造することができる。これに対し、上記パ
ターニング工程で２辺が前記活性領域を横断し他辺が前
記素子分離領域上へ延在される絶縁膜パターンを形成
し、前記不純物導入工程ではこれら２辺に沿って形成さ
れた前記サイドウォールをマスクとして前記活性領域に
自己整合的に不純物を導入した場合には、該２本のゲー
ト電極間に挟まれる前記活性領域の表層部には２個のＭ
ＯＳ型トランジスタに共通に利用される不純物拡散領域
が形成される。
【００１０】本発明の半導体装置の別のタイプとして考
えられるものは、半導体基板上において素子分離領域に
より規定される活性領域の表層部の一部に形成されたゲ
ート絶縁膜と、前記活性領域中、ゲート絶縁膜の非形成
領域上に形成され、かつ絶縁膜に被覆された導電膜パタ
ーンと、前記ゲート絶縁膜上であって、かつ前記絶縁膜
に被覆された導電膜パターンの側壁面に接して形成され
たサイドウォール形のゲート電極と、前記活性領域の表
層部に前記ゲート電極をマスクとして自己整合的に形成
された第１の不純物拡散領域と、前記活性領域の表層部
において前記導電膜パターンからの不純物拡散により自
己整合的に形成された第２の不純物拡散領域とを有する
ＭＯＳトランジスタを含むものである。
えられるものは、半導体基板上において素子分離領域に
より規定される活性領域の表層部の一部に形成されたゲ
ート絶縁膜と、前記活性領域中、ゲート絶縁膜の非形成
領域上に形成され、かつ絶縁膜に被覆された導電膜パタ
ーンと、前記ゲート絶縁膜上であって、かつ前記絶縁膜
に被覆された導電膜パターンの側壁面に接して形成され
たサイドウォール形のゲート電極と、前記活性領域の表
層部に前記ゲート電極をマスクとして自己整合的に形成
された第１の不純物拡散領域と、前記活性領域の表層部
において前記導電膜パターンからの不純物拡散により自
己整合的に形成された第２の不純物拡散領域とを有する
ＭＯＳトランジスタを含むものである。
【００１１】このような半導体装置は、半導体基板上に
素子分離領域を形成することにより活性領域を規定する
工程と、第１の導電膜よりなる導電膜パターンを、少な
くともその１辺が前記活性領域を横断し、他辺が前記素
子分離領域上へ延在されるごとく形成するパターニング
工程と、前記導電膜パターンを絶縁膜で被覆する工程
と、前記活性領域の露出面にゲート絶縁膜を形成する工
程と、基体の全面に第２の導電膜を成膜する工程と、前
記第２の導電膜をエッチバックして前記導電膜パターン
の両側壁面にサイドウォールを形成するエッチバック工
程と、前記サイドウォールをマスクとして前記活性領域
に不純物を導入することにより自己整合的に第１の不純
物拡散領域を形成する不純物導入工程と、前記導電膜パ
ターンから前記活性領域に不純物を拡散させることによ
り自己整合的に第２の不純物拡散領域を形成する不純物
拡散工程とを経て製造することができる。つまり、所定
パターンをエッチバック後にもこのまま残して利用する
場合には、これを不純物拡散領域にコンタクトする取出
し電極として用いることになるので、該所定パターンと
しては上述のように導電膜パターンを用いることが必要
となる。このタイプの半導体装置の場合も、活性領域を
横断する導電膜パターンの辺が１本であるか２本である
かにより、ゲート電極として使用できるサイドウォール
の数が異なる。
素子分離領域を形成することにより活性領域を規定する
工程と、第１の導電膜よりなる導電膜パターンを、少な
くともその１辺が前記活性領域を横断し、他辺が前記素
子分離領域上へ延在されるごとく形成するパターニング
工程と、前記導電膜パターンを絶縁膜で被覆する工程
と、前記活性領域の露出面にゲート絶縁膜を形成する工
程と、基体の全面に第２の導電膜を成膜する工程と、前
記第２の導電膜をエッチバックして前記導電膜パターン
の両側壁面にサイドウォールを形成するエッチバック工
程と、前記サイドウォールをマスクとして前記活性領域
に不純物を導入することにより自己整合的に第１の不純
物拡散領域を形成する不純物導入工程と、前記導電膜パ
ターンから前記活性領域に不純物を拡散させることによ
り自己整合的に第２の不純物拡散領域を形成する不純物
拡散工程とを経て製造することができる。つまり、所定
パターンをエッチバック後にもこのまま残して利用する
場合には、これを不純物拡散領域にコンタクトする取出
し電極として用いることになるので、該所定パターンと
しては上述のように導電膜パターンを用いることが必要
となる。このタイプの半導体装置の場合も、活性領域を
横断する導電膜パターンの辺が１本であるか２本である
かにより、ゲート電極として使用できるサイドウォール
の数が異なる。
【００１２】導電膜パターンを用いた半導体装置には、
前記第１の不純物拡散領域と前記第２の不純物拡散領域
とを互いに異なる不純物プロファイルに従って設計でき
るというメリットがある。上記第１の不純物拡散領域は
典型的にはイオン注入により形成することができ、注入
するイオン種や投影飛程の選択によりその濃度プロファ
イルを自在に変化させることができる。一方、導電膜パ
ターンからの不純物の固相拡散は、該導電膜パターンの
厚さやそこに予め含有される不純物の濃度に依存する。
したがって、これらのパラメータの設定によりソース領
域とドレイン領域の不純物プロファイルが異なるＭＯＳ
型トランジスタを形成することが可能である。
前記第１の不純物拡散領域と前記第２の不純物拡散領域
とを互いに異なる不純物プロファイルに従って設計でき
るというメリットがある。上記第１の不純物拡散領域は
典型的にはイオン注入により形成することができ、注入
するイオン種や投影飛程の選択によりその濃度プロファ
イルを自在に変化させることができる。一方、導電膜パ
ターンからの不純物の固相拡散は、該導電膜パターンの
厚さやそこに予め含有される不純物の濃度に依存する。
したがって、これらのパラメータの設定によりソース領
域とドレイン領域の不純物プロファイルが異なるＭＯＳ
型トランジスタを形成することが可能である。
【００１３】ところで、本発明の半導体装置は、ＭＯＳ
型トランジスタを含んでいれば、他にＪＦＥＴ（接合型
電界効果トランジスタ）やバイポーラ・トランジスタ等
の他のタイプのトランジスタ、あるいは抵抗素子や容量
素子等を含むものであって構わない。特に、ＢｉＣＭＯ
ＳトランジスタのようにＭＯＳ型トランジスタとバイポ
ーラ・トランジスタとを組み合わせた集積回路を構成す
る場合、両トランジスタの作製プロセスを共通化するこ
とにより、工数低減およびこれによるコスト低減を図る
ことが可能となる。具体的には、ＭＯＳ型トランジスタ
の導電膜パターンはバイポーラ・トランジスタのベース
取出し電極と、またＭＯＳ型トランジスタのゲート電極
は、バイポーラ・トランジスタのエミッタ取出し電極と
それぞれ共通の導電膜をパターニングすることにより形
成可能である。
型トランジスタを含んでいれば、他にＪＦＥＴ（接合型
電界効果トランジスタ）やバイポーラ・トランジスタ等
の他のタイプのトランジスタ、あるいは抵抗素子や容量
素子等を含むものであって構わない。特に、ＢｉＣＭＯ
ＳトランジスタのようにＭＯＳ型トランジスタとバイポ
ーラ・トランジスタとを組み合わせた集積回路を構成す
る場合、両トランジスタの作製プロセスを共通化するこ
とにより、工数低減およびこれによるコスト低減を図る
ことが可能となる。具体的には、ＭＯＳ型トランジスタ
の導電膜パターンはバイポーラ・トランジスタのベース
取出し電極と、またＭＯＳ型トランジスタのゲート電極
は、バイポーラ・トランジスタのエミッタ取出し電極と
それぞれ共通の導電膜をパターニングすることにより形
成可能である。
【００１４】本発明の半導体装置およびその製造方法に
おける導電膜パターンおよびゲート電極の典型的な構成
材料は、それぞれ不純物を含有するポリシリコン膜およ
び高融点金属ポリサイド膜である。
おける導電膜パターンおよびゲート電極の典型的な構成
材料は、それぞれ不純物を含有するポリシリコン膜およ
び高融点金属ポリサイド膜である。
【００１５】
【作用】エッチバックによるサイドウォールの形成は、
フォトリソグラフィの解像度や加工バラツキとは無関係
な、純粋に自己整合的なプロセスである。サイドウォー
ルの幅は、これが接触する所定パターンの側壁面の高
さ、該所定パターンを被覆するサイドウォール材料膜の
厚さ、およびサイドウォール材料膜のステップ・カバレ
ージ（段差被覆性）によって決まる。半導体プロセスに
おける膜厚バラツキは、現状のＣＶＤ等の成膜技術にお
いておおよそ５〜１０％の範囲にあり、フォトリソグラ
フィやドライエッチングによる加工バラツキよりも低く
押さえられている。本発明の半導体装置では、このよう
に高精度をもって形成可能なサイドウォールをＭＯＳ型
トランジスタのゲート電極として用いるため、ＭＯＳ型
トランジスタの特性を最も大きく左右するゲート長を均
一化することができる。したがって、回路設計において
もより正確なデバイス・パラメータ（スパイス・パラメ
ータ）を用いることが可能となり、シミュレーション結
果に近い回路動作を実現することができる。
フォトリソグラフィの解像度や加工バラツキとは無関係
な、純粋に自己整合的なプロセスである。サイドウォー
ルの幅は、これが接触する所定パターンの側壁面の高
さ、該所定パターンを被覆するサイドウォール材料膜の
厚さ、およびサイドウォール材料膜のステップ・カバレ
ージ（段差被覆性）によって決まる。半導体プロセスに
おける膜厚バラツキは、現状のＣＶＤ等の成膜技術にお
いておおよそ５〜１０％の範囲にあり、フォトリソグラ
フィやドライエッチングによる加工バラツキよりも低く
押さえられている。本発明の半導体装置では、このよう
に高精度をもって形成可能なサイドウォールをＭＯＳ型
トランジスタのゲート電極として用いるため、ＭＯＳ型
トランジスタの特性を最も大きく左右するゲート長を均
一化することができる。したがって、回路設計において
もより正確なデバイス・パラメータ（スパイス・パラメ
ータ）を用いることが可能となり、シミュレーション結
果に近い回路動作を実現することができる。
【００１６】特に、サイドウォールと接触する所定パタ
ーンとして導電膜パターンを用いた場合には、ソース領
域とドレイン領域の不純物プロファイルを独立に制御
し、高耐圧でソース抵抗の低いＭＯＳ型トランジスタを
形成することができる。また、本発明によれば工程数の
追加を最小限に抑えながらバイポーラ・トランジスタを
混載することもできるため、超高速のＢｉＣＭＯＳを低
コストで提供することが可能となる。
ーンとして導電膜パターンを用いた場合には、ソース領
域とドレイン領域の不純物プロファイルを独立に制御
し、高耐圧でソース抵抗の低いＭＯＳ型トランジスタを
形成することができる。また、本発明によれば工程数の
追加を最小限に抑えながらバイポーラ・トランジスタを
混載することもできるため、超高速のＢｉＣＭＯＳを低
コストで提供することが可能となる。
【００１７】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００１８】実施例１ 本実施例では、絶縁膜パターンのサイドウォールとして
作製されたゲート電極を有するＣＭＯＳトランジスタの
構成とその作製プロセスについて説明する。
作製されたゲート電極を有するＣＭＯＳトランジスタの
構成とその作製プロセスについて説明する。
【００１９】本実施例で作製されたＣＭＯＳトランジス
タの構成について、まずその要点のみを図８を参照しな
がら説明する。ここで言及しない部材については、後述
の作製プロセスの中で説明する。
タの構成について、まずその要点のみを図８を参照しな
がら説明する。ここで言及しない部材については、後述
の作製プロセスの中で説明する。
【００２０】本ＣＭＯＳトランジスタは、ｐ型Ｓｉ基板
（ｐ−Ｓｕｂ）１内に形成されたｎ型ウェル（ｎ−Ｗｅ
ｌｌ）２内にＰＭＯＳトランジスタ、ｐ型ウェル（ｐ−
Ｗｅｌｌ）３内にＮＭＯＳトランジスタが形成されたも
のであり、素子分離領域５により規定される活性領域内
にＷ−ポリサイド膜からなるサイドウォール形のゲート
電極１１swを有する。上記ゲート電極１１swは、活性領
域の一部を被覆するゲート酸化膜８上に形成されてお
り、ゲート長ｗg は約０．１８μｍである。その図中向
かって右側の側壁面（垂直面）は、仮想パターンに接触
していた面である。この仮想パターンとは、後述するよ
うに、作製プロセスの途中で用いられた絶縁膜パターン
（図４の符号７を参照。）である。
（ｐ−Ｓｕｂ）１内に形成されたｎ型ウェル（ｎ−Ｗｅ
ｌｌ）２内にＰＭＯＳトランジスタ、ｐ型ウェル（ｐ−
Ｗｅｌｌ）３内にＮＭＯＳトランジスタが形成されたも
のであり、素子分離領域５により規定される活性領域内
にＷ−ポリサイド膜からなるサイドウォール形のゲート
電極１１swを有する。上記ゲート電極１１swは、活性領
域の一部を被覆するゲート酸化膜８上に形成されてお
り、ゲート長ｗg は約０．１８μｍである。その図中向
かって右側の側壁面（垂直面）は、仮想パターンに接触
していた面である。この仮想パターンとは、後述するよ
うに、作製プロセスの途中で用いられた絶縁膜パターン
（図４の符号７を参照。）である。
【００２１】上記ゲート電極１１swの両側壁面にはＬＤ
Ｄサイドウォール１５が形成されることにより、ＮＭＯ
Ｓトランジスタのソース／ドレイン領域１７sdおよびＰ
ＭＯＳトランジスタのソース／ドレイン領域１８sdのそ
れぞれにおいて従来公知のＬＤＤ構造が実現されてい
る。すなわち、上記ソース／ドレイン領域１７sd，１８
sdは、ゲート電極１１swをマスクとする１回目のイオン
注入により自己整合的に形成されるｎ- 型またはｐ- 型
の低濃度不純物領域（ＬＤＤ領域）と、上記ゲート電極
１１swに加えてＬＤＤサイドウォール１５もマスクとし
て用いる２回目のイオン注入により自己整合的に形成さ
れるｎ+ 型またはｐ+ 型の高濃度不純物領域からなる。
これらソース／ドレイン領域１７sd，１８sdには、層間
絶縁膜２１に開口されたコンタクトホール２２を介して
上層配線２３が接続され、また基体の全面がパッシベー
ション膜２４が被覆されることにより、ＣＭＯＳトラン
ジスタが完成されている。
Ｄサイドウォール１５が形成されることにより、ＮＭＯ
Ｓトランジスタのソース／ドレイン領域１７sdおよびＰ
ＭＯＳトランジスタのソース／ドレイン領域１８sdのそ
れぞれにおいて従来公知のＬＤＤ構造が実現されてい
る。すなわち、上記ソース／ドレイン領域１７sd，１８
sdは、ゲート電極１１swをマスクとする１回目のイオン
注入により自己整合的に形成されるｎ- 型またはｐ- 型
の低濃度不純物領域（ＬＤＤ領域）と、上記ゲート電極
１１swに加えてＬＤＤサイドウォール１５もマスクとし
て用いる２回目のイオン注入により自己整合的に形成さ
れるｎ+ 型またはｐ+ 型の高濃度不純物領域からなる。
これらソース／ドレイン領域１７sd，１８sdには、層間
絶縁膜２１に開口されたコンタクトホール２２を介して
上層配線２３が接続され、また基体の全面がパッシベー
ション膜２４が被覆されることにより、ＣＭＯＳトラン
ジスタが完成されている。
【００２２】このＣＭＯＳトランジスタの最大の特色
は、ゲート電極１１swのゲート長ｗｇが０．２μｍを下
回るレベルまで微細化されているにもかかわらず、図示
されない活性領域を含めたウェハ上のあらゆる部位にお
いて、これが高度に均一化されていることである。これ
は、上記ゲート電極１１ｓｗが後述するようにＷ−ポリ
サイド膜 (図３の符号１１を参照。）のエッチバックに
より形成され、そのゲート長ｗg がフォトリソグラフィ
の解像度や加工バラツキに左右されず、作製途中で用い
られた仮想パターンの膜厚，Ｗ−ポリサイド膜の堆積膜
厚，Ｗ−ポリサイド膜のカバレージにより一義的に決ま
るからである。このようにゲート長ｗg が均一化された
ＣＭＯＳでは、ショート・チャネル効果を抑制する上で
ゲート長の規格中央値におけるＭＯＳトランジスタの電
流駆動能力をそれほど犠牲にする必要が無くなるため、
大幅な動作の高速化を図ることが可能となる。
は、ゲート電極１１swのゲート長ｗｇが０．２μｍを下
回るレベルまで微細化されているにもかかわらず、図示
されない活性領域を含めたウェハ上のあらゆる部位にお
いて、これが高度に均一化されていることである。これ
は、上記ゲート電極１１ｓｗが後述するようにＷ−ポリ
サイド膜 (図３の符号１１を参照。）のエッチバックに
より形成され、そのゲート長ｗg がフォトリソグラフィ
の解像度や加工バラツキに左右されず、作製途中で用い
られた仮想パターンの膜厚，Ｗ−ポリサイド膜の堆積膜
厚，Ｗ−ポリサイド膜のカバレージにより一義的に決ま
るからである。このようにゲート長ｗg が均一化された
ＣＭＯＳでは、ショート・チャネル効果を抑制する上で
ゲート長の規格中央値におけるＭＯＳトランジスタの電
流駆動能力をそれほど犠牲にする必要が無くなるため、
大幅な動作の高速化を図ることが可能となる。
【００２３】次に、かかるＣＭＯＳの作製プロセスにつ
いて、図１ないし図８を参照しながら説明する。
いて、図１ないし図８を参照しながら説明する。
【００２４】まず、図１に示されるように、ｐ型Ｓｉ基
板（ｐ−Ｓｕｂ）１上にレジスト・マスクを用いた通常
の高エネルギー・イオン注入によりｎ型ウェル（ｎ−Ｗ
ｅｌｌ）２とｐ型ウェル（ｐ−Ｗｅｌｌ）３を順次形成
した。次に、基体の全面にパッド酸化膜４と図示されな
いＳｉ3 Ｎ4 マスクを形成し、公知のＬＯＣＯＳ法によ
り厚さ約５００ｎｍの素子分離領域５を形成した。次
に、ＢＦ2 + をイオン注入することにより、この素子分
離領域５の下側にｐ- 型のチャネル・ストップ領域６を
形成した。
板（ｐ−Ｓｕｂ）１上にレジスト・マスクを用いた通常
の高エネルギー・イオン注入によりｎ型ウェル（ｎ−Ｗ
ｅｌｌ）２とｐ型ウェル（ｐ−Ｗｅｌｌ）３を順次形成
した。次に、基体の全面にパッド酸化膜４と図示されな
いＳｉ3 Ｎ4 マスクを形成し、公知のＬＯＣＯＳ法によ
り厚さ約５００ｎｍの素子分離領域５を形成した。次
に、ＢＦ2 + をイオン注入することにより、この素子分
離領域５の下側にｐ- 型のチャネル・ストップ領域６を
形成した。
【００２５】次に、プラズマＣＶＤにより全面にＳｉ3
Ｎ4 膜を約２００ｎｍの厚さに堆積させた後、この膜を
異方性エッチングすることにより、活性領域の一部から
素子分離領域５上へ延在される絶縁膜パターン７を形成
した。この後、パッド酸化膜２の露出部分を除去した。
図２には、ここまでの段階が示されている。
Ｎ4 膜を約２００ｎｍの厚さに堆積させた後、この膜を
異方性エッチングすることにより、活性領域の一部から
素子分離領域５上へ延在される絶縁膜パターン７を形成
した。この後、パッド酸化膜２の露出部分を除去した。
図２には、ここまでの段階が示されている。
【００２６】次に、熱酸化により活性領域の露出面に図
示されない酸化膜（ＳｉＯ2 膜）を２０ｎｍ程度の厚さ
に形成し、全面に閾値電圧Ｖth調整用のイオン注入を行
った。ＮＭＯＳトランジスタの閾値電圧Ｖthはｐ型ウェ
ル３の本来の不純物濃度とこのイオン注入の合計で、ま
たＰＭＯＳトランジスタの閾値電圧Ｖthはｎ型ウェル２
の本来の不純物濃度とこのイオン注入の合計で決定され
る。この薄い酸化膜を一旦除去した後、改めて熱酸化に
よりＳｉ基板の露出面に図３に示されるようなゲート酸
化膜８を約７ｎｍの厚さに形成し、続いてｉｎ−ｓｉｔ
ｕにリン（Ｐ）をドープした厚さ約８０ｎｍのポリシリ
コン膜９、および厚さ約１００ｎｍのタングステン・シ
リサイド（ＷＳｉx ）膜１０を順次堆積させた。これら
ポリシリコン膜９とＷＳｉx 膜１０からなるＷ−ポリサ
イド膜１１は、基体の表面段差にならってほぼコンフォ
ーマルに形成されている。
示されない酸化膜（ＳｉＯ2 膜）を２０ｎｍ程度の厚さ
に形成し、全面に閾値電圧Ｖth調整用のイオン注入を行
った。ＮＭＯＳトランジスタの閾値電圧Ｖthはｐ型ウェ
ル３の本来の不純物濃度とこのイオン注入の合計で、ま
たＰＭＯＳトランジスタの閾値電圧Ｖthはｎ型ウェル２
の本来の不純物濃度とこのイオン注入の合計で決定され
る。この薄い酸化膜を一旦除去した後、改めて熱酸化に
よりＳｉ基板の露出面に図３に示されるようなゲート酸
化膜８を約７ｎｍの厚さに形成し、続いてｉｎ−ｓｉｔ
ｕにリン（Ｐ）をドープした厚さ約８０ｎｍのポリシリ
コン膜９、および厚さ約１００ｎｍのタングステン・シ
リサイド（ＷＳｉx ）膜１０を順次堆積させた。これら
ポリシリコン膜９とＷＳｉx 膜１０からなるＷ−ポリサ
イド膜１１は、基体の表面段差にならってほぼコンフォ
ーマルに形成されている。
【００２７】次に、図４に示されるように、上記Ｗ−ポ
リサイド膜１１をＲＩＥによりエッチバックし、絶縁膜
パターン７の両側壁面上にポリシリコン膜９swとＷＳｉ
x 膜１０swからなるサイドウォールを形成した。ここ
で、活性領域上に形成されたサイドウォールがゲート電
極１１sw、素子分離領域５上に形成されたサイドウォー
ルが不要パターン１１swa であり、後者は後述の工程で
除去される。なお、添字swは、サイドウォール（sidewa
ll) に含まれる部材であることを意味する。このとき達
成されたゲート長ｗg は、約０．１８μｍであった。こ
の値は、ポリシリコン膜９の膜厚、ＷＳｉx 膜１０の膜
厚、絶縁膜パターン７の膜厚等に依存したものである。
しかも、ウェハ面内におけるそのバラツキは５〜１０％
であった。この値は、フォトリソグラフィで達成される
バラツキの値（約２０％）を大きく下回る良好な値であ
る。
リサイド膜１１をＲＩＥによりエッチバックし、絶縁膜
パターン７の両側壁面上にポリシリコン膜９swとＷＳｉ
x 膜１０swからなるサイドウォールを形成した。ここ
で、活性領域上に形成されたサイドウォールがゲート電
極１１sw、素子分離領域５上に形成されたサイドウォー
ルが不要パターン１１swa であり、後者は後述の工程で
除去される。なお、添字swは、サイドウォール（sidewa
ll) に含まれる部材であることを意味する。このとき達
成されたゲート長ｗg は、約０．１８μｍであった。こ
の値は、ポリシリコン膜９の膜厚、ＷＳｉx 膜１０の膜
厚、絶縁膜パターン７の膜厚等に依存したものである。
しかも、ウェハ面内におけるそのバラツキは５〜１０％
であった。この値は、フォトリソグラフィで達成される
バラツキの値（約２０％）を大きく下回る良好な値であ
る。
【００２８】なお、この上記Ｗ−ポリサイド膜１１は、
素子分離領域５上における他の配線パターン形成にも利
用することができる。この場合には、素子分離領域５上
において所望のパターンに対応したレジスト・マスクを
形成し、エッチングによる他の配線パターンの形成と同
時に上記サイドウォール形のゲート電極１１swを形成す
ることができる。
素子分離領域５上における他の配線パターン形成にも利
用することができる。この場合には、素子分離領域５上
において所望のパターンに対応したレジスト・マスクを
形成し、エッチングによる他の配線パターンの形成と同
時に上記サイドウォール形のゲート電極１１swを形成す
ることができる。
【００２９】この後、必要に応じてソース抵抗低減のた
めのイオン注入を行っても良い。このイオン注入は、Ｎ
ＭＯＳ部に対してはＡｓ+ 、ＰＭＯＳ部についてはＢＦ
2 +をそれぞれ用い、５×１０14〜１０15／ｃｍ2 程度
のドース量にて行うことができる。
めのイオン注入を行っても良い。このイオン注入は、Ｎ
ＭＯＳ部に対してはＡｓ+ 、ＰＭＯＳ部についてはＢＦ
2 +をそれぞれ用い、５×１０14〜１０15／ｃｍ2 程度
のドース量にて行うことができる。
【００３０】次に、図５に示されるように、ウェハを１
６０℃の熱リン酸溶液に浸漬し、絶縁膜パターン７をウ
ェットエッチングにより除去した。さらに、活性領域を
図示されないレジスト・マスクで被覆し、ドライエッチ
ングを行って素子分離領域５上の不要パターン１１swa
を除去した。
６０℃の熱リン酸溶液に浸漬し、絶縁膜パターン７をウ
ェットエッチングにより除去した。さらに、活性領域を
図示されないレジスト・マスクで被覆し、ドライエッチ
ングを行って素子分離領域５上の不要パターン１１swa
を除去した。
【００３１】次に、図６に示されるように、基体の全面
にＣＶＤによりチャネリング防止用ＳｉＯx 膜１２を約
１５ｎｍの厚さに堆積させ、図示されないレジスト・マ
スクを用いてＮＭＯＳ部にＡｓ+ 、ＰＭＯＳ部にＢＦ2
+ へそれぞれイオンを打ち分けることにより、ｎ- 型の
ＬＤＤ領域１３とｐ- 型のＬＤＤ領域１４を形成した。
このときのイオン注入条件はいずれも、イオン加速エネ
ルギー３０ｋｅＶ程度，ドース量１×１０13-14 ／ｃｍ
2 のオーダーで行った。
にＣＶＤによりチャネリング防止用ＳｉＯx 膜１２を約
１５ｎｍの厚さに堆積させ、図示されないレジスト・マ
スクを用いてＮＭＯＳ部にＡｓ+ 、ＰＭＯＳ部にＢＦ2
+ へそれぞれイオンを打ち分けることにより、ｎ- 型の
ＬＤＤ領域１３とｐ- 型のＬＤＤ領域１４を形成した。
このときのイオン注入条件はいずれも、イオン加速エネ
ルギー３０ｋｅＶ程度，ドース量１×１０13-14 ／ｃｍ
2 のオーダーで行った。
【００３２】次に、基体の全面にＣＶＤ酸化膜を約２０
０ｎｍの厚さに堆積させ、Ｓｉ基板が露出するまでＲＩ
Ｅエッチバックを行った。これにより、図７に示される
ように、ゲート電極１１swの側壁面上にＬＤＤサイドウ
ォール１５を形成した。さらに、チャネリング防止用Ｓ
ｉＯx 膜１６を約１５ｎｍの厚さに形成した後、図示さ
れないレジスト・マスクを用いてＮＭＯＳ部とｎ型ウェ
ル２へのコンタクト部にＡｓ+ をイオン注入することに
より、ｎ+ 型のソース／ドレイン領域１７sdとｎ+ 型の
ウェル・コンタクト領域１７wcを形成した。また、ＰＭ
ＯＳ部とｐ型ウェル３へのコンタクト部にはＢＦ2 + を
イオン注入することにより、ｐ+ 型のソース／ドレイン
領域１８sdとｐ+ 型のウェル・コンタクト領域１８wcを
形成した。このときのイオン注入条件は、たとえばイオ
ン加速エネルギー３０ｋｅＶ，ドース量１×１０15-16
／ｃｍ2 のオーダーとした。この後、９５０℃，１０秒
間のＲＴＡ（ラピッド・サーマル・アニール）を行い、
Ｓｉ基板中に導入された不純物を活性化させた。
０ｎｍの厚さに堆積させ、Ｓｉ基板が露出するまでＲＩ
Ｅエッチバックを行った。これにより、図７に示される
ように、ゲート電極１１swの側壁面上にＬＤＤサイドウ
ォール１５を形成した。さらに、チャネリング防止用Ｓ
ｉＯx 膜１６を約１５ｎｍの厚さに形成した後、図示さ
れないレジスト・マスクを用いてＮＭＯＳ部とｎ型ウェ
ル２へのコンタクト部にＡｓ+ をイオン注入することに
より、ｎ+ 型のソース／ドレイン領域１７sdとｎ+ 型の
ウェル・コンタクト領域１７wcを形成した。また、ＰＭ
ＯＳ部とｐ型ウェル３へのコンタクト部にはＢＦ2 + を
イオン注入することにより、ｐ+ 型のソース／ドレイン
領域１８sdとｐ+ 型のウェル・コンタクト領域１８wcを
形成した。このときのイオン注入条件は、たとえばイオ
ン加速エネルギー３０ｋｅＶ，ドース量１×１０15-16
／ｃｍ2 のオーダーとした。この後、９５０℃，１０秒
間のＲＴＡ（ラピッド・サーマル・アニール）を行い、
Ｓｉ基板中に導入された不純物を活性化させた。
【００３３】次に、図８に示されるように、ＣＶＤによ
りカバレージに優れるノンドープＳｉＯx 膜１９と平坦
化特性に優れるＢＰＳＧ（ホウ素リン・シリケート・ガ
ラス）膜２０を順次積層してなるＳｉＯx 系層間絶縁膜
２１を基体の全面に形成し、９００℃でリフローさせ
た。続いて、この層間絶縁膜２１をパターニングし、上
記ソース／ドレイン領域１７sd，１８sd、ウェル・コン
タクト領域１７wc，１８wcに臨み、さらに図示されない
領域においてはゲート電極１１swにも臨むコンタクトホ
ール２２を開口した。さらに、このコンタクトホール２
２を埋め込むごとくＡｌ系多層膜等からなる導電材料膜
をたとえばスパッタリング法により成膜し、これをパタ
ーニングして上層配線２３を形成した。さらに、フォー
ミンク・ガス中、４００℃でアニールを行った後、基体
の全面をプラズマＣＶＤ法により形成されるＳｉ3 Ｎ4
膜からなるパッシベーション膜２４で被覆し、ＣＭＯＳ
トランジスタを完成させた。
りカバレージに優れるノンドープＳｉＯx 膜１９と平坦
化特性に優れるＢＰＳＧ（ホウ素リン・シリケート・ガ
ラス）膜２０を順次積層してなるＳｉＯx 系層間絶縁膜
２１を基体の全面に形成し、９００℃でリフローさせ
た。続いて、この層間絶縁膜２１をパターニングし、上
記ソース／ドレイン領域１７sd，１８sd、ウェル・コン
タクト領域１７wc，１８wcに臨み、さらに図示されない
領域においてはゲート電極１１swにも臨むコンタクトホ
ール２２を開口した。さらに、このコンタクトホール２
２を埋め込むごとくＡｌ系多層膜等からなる導電材料膜
をたとえばスパッタリング法により成膜し、これをパタ
ーニングして上層配線２３を形成した。さらに、フォー
ミンク・ガス中、４００℃でアニールを行った後、基体
の全面をプラズマＣＶＤ法により形成されるＳｉ3 Ｎ4
膜からなるパッシベーション膜２４で被覆し、ＣＭＯＳ
トランジスタを完成させた。
【００３４】実施例２ 本実施例では、絶縁膜パターンをその両エッジが共に活
性領域上に来るように形成し、その結果として該活性領
域上に２本のゲート電極を持つＭＯＳトランジスタを作
製した。
性領域上に来るように形成し、その結果として該活性領
域上に２本のゲート電極を持つＭＯＳトランジスタを作
製した。
【００３５】まず、このＭＯＳトランジスタの作製プロ
セスについて、図９および図１０を参照しながら説明す
る。ただし、実施例１と共通する部分については詳しい
説明を省略する。
セスについて、図９および図１０を参照しながら説明す
る。ただし、実施例１と共通する部分については詳しい
説明を省略する。
【００３６】まず、図９に示されるように、ｎ型Ｓｉ基
板（ｎ−Ｓｕｂ）４１上にｐ型ウェル（ｐ−Ｗｅｌｌ）
４２を形成し、公知のＬＯＣＯＳ法により素子分離領域
４３を形成した後、ＢＦ2 + をイオン注入してこの素子
分離領域４３の下側にｐ- 型のチャネル・ストップ領域
４４を形成した。次に、プラズマＣＶＤ法により全面に
Ｓｉ3 Ｎ4 膜を堆積させ、これをパターニングして活性
領域のほぼ中央を横断する絶縁膜パターン４５を形成し
た。閾値電圧Ｖth調整用のイオン注入を経て、熱酸化に
よりＳｉ基板の露出面にゲート酸化膜４６を形成し、基
体の全面にｎ+型のポリシリコン膜とタングステン・シ
リサイド（ＷＳｉx ）膜を順次堆積させ、Ｗ−ポリサイ
ド膜を形成した。次に、このＷ−ポリサイド膜をエッチ
バックし、上記絶縁膜パターン４５の両側壁面にゲート
電極４９swを形成した。このゲート電極４９swは、ポリ
シリコン膜４７swとＷＳｉx 膜４８swからなる。
板（ｎ−Ｓｕｂ）４１上にｐ型ウェル（ｐ−Ｗｅｌｌ）
４２を形成し、公知のＬＯＣＯＳ法により素子分離領域
４３を形成した後、ＢＦ2 + をイオン注入してこの素子
分離領域４３の下側にｐ- 型のチャネル・ストップ領域
４４を形成した。次に、プラズマＣＶＤ法により全面に
Ｓｉ3 Ｎ4 膜を堆積させ、これをパターニングして活性
領域のほぼ中央を横断する絶縁膜パターン４５を形成し
た。閾値電圧Ｖth調整用のイオン注入を経て、熱酸化に
よりＳｉ基板の露出面にゲート酸化膜４６を形成し、基
体の全面にｎ+型のポリシリコン膜とタングステン・シ
リサイド（ＷＳｉx ）膜を順次堆積させ、Ｗ−ポリサイ
ド膜を形成した。次に、このＷ−ポリサイド膜をエッチ
バックし、上記絶縁膜パターン４５の両側壁面にゲート
電極４９swを形成した。このゲート電極４９swは、ポリ
シリコン膜４７swとＷＳｉx 膜４８swからなる。
【００３７】この後、図１０に示されるように、チャネ
リング防止用ＳｉＯx 膜５０の形成、上記ゲート電極４
９sw側壁面に接するＬＤＤサイドウォール５１の形成、
ＬＤＤ領域形成用の１回目イオン注入、チャネリング防
止用ＳｉＯx 膜５２の形成、２回めイオン注入によるソ
ース領域５３S , ドレイン領域５３d ，ウェル・コンタ
クト領域５３wcの形成を順次行った。さらに、基体の全
面にノンドープＳｉＯx 膜５４とＢＰＳＧ膜５５からな
る層間絶縁膜５６を成膜し、リフロー後、これをパター
ニングしてコンタクトホール５７を開口し、このコンタ
クトホールを上層配線５８で埋め込み、パッシベーショ
ン膜５９で被覆してＭＯＳトランジスタを完成させた。
リング防止用ＳｉＯx 膜５０の形成、上記ゲート電極４
９sw側壁面に接するＬＤＤサイドウォール５１の形成、
ＬＤＤ領域形成用の１回目イオン注入、チャネリング防
止用ＳｉＯx 膜５２の形成、２回めイオン注入によるソ
ース領域５３S , ドレイン領域５３d ，ウェル・コンタ
クト領域５３wcの形成を順次行った。さらに、基体の全
面にノンドープＳｉＯx 膜５４とＢＰＳＧ膜５５からな
る層間絶縁膜５６を成膜し、リフロー後、これをパター
ニングしてコンタクトホール５７を開口し、このコンタ
クトホールを上層配線５８で埋め込み、パッシベーショ
ン膜５９で被覆してＭＯＳトランジスタを完成させた。
【００３８】このＭＯＳトランジスタは、ゲート長ｗg
のバラツキの極めて少ない２本のゲート電極４９swの間
に、２個のトランジスタに共用されるドレイン領域５３
d を有している。したがってその作製プロセスでは、実
施例１と異なり、素子分離領域上で不要パターンを除去
する工程を省略することができる。
のバラツキの極めて少ない２本のゲート電極４９swの間
に、２個のトランジスタに共用されるドレイン領域５３
d を有している。したがってその作製プロセスでは、実
施例１と異なり、素子分離領域上で不要パターンを除去
する工程を省略することができる。
【００３９】実施例３ 本実施例では、実施例１で用いた絶縁膜パターンに替え
て、不純物を含有する導電性のポリシリコン・パターン
を用い、サイドウォール形のゲート電極の形成後にも該
パターンを残し、ここからの不純物拡散によりソース領
域を形成すると共に、該パターンをソース取出し電極と
して用いるＣＭＯＳを構成した。
て、不純物を含有する導電性のポリシリコン・パターン
を用い、サイドウォール形のゲート電極の形成後にも該
パターンを残し、ここからの不純物拡散によりソース領
域を形成すると共に、該パターンをソース取出し電極と
して用いるＣＭＯＳを構成した。
【００４０】本実施例で作製されたＣＭＯＳトランジス
タの構成について、まずその要点のみを図１６を参照し
ながら説明する。ここで言及しない部材については、後
述の作製プロセスの中で説明する。
タの構成について、まずその要点のみを図１６を参照し
ながら説明する。ここで言及しない部材については、後
述の作製プロセスの中で説明する。
【００４１】本ＣＭＯＳトランジスタは、ｐ型Ｓｉ基板
（ｐ−Ｓｕｂ）１内に形成されたｎ型ウェル（ｎ−Ｗｅ
ｌｌ）２内にＰＭＯＳトランジスタ、ｐ型ウェル（ｐ−
Ｗｅｌｌ）２内にＮＭＯＳトランジスタが形成されたも
のであり、素子分離領域５により規定される活性領域内
にＷ−ポリサイド膜からなるサイドウォール形のゲート
電極３１swを有する。上記ゲート電極３１swは、活性領
域の一部を被覆するゲート酸化膜２８上に形成されてお
り、ゲート長ｗg は約０．１８μｍである。また、その
右側の側壁面（垂直面）は、導電膜パターンであるソー
ス取出し電極２５ａに絶縁用サイドウォール２７を介し
て接触している。
（ｐ−Ｓｕｂ）１内に形成されたｎ型ウェル（ｎ−Ｗｅ
ｌｌ）２内にＰＭＯＳトランジスタ、ｐ型ウェル（ｐ−
Ｗｅｌｌ）２内にＮＭＯＳトランジスタが形成されたも
のであり、素子分離領域５により規定される活性領域内
にＷ−ポリサイド膜からなるサイドウォール形のゲート
電極３１swを有する。上記ゲート電極３１swは、活性領
域の一部を被覆するゲート酸化膜２８上に形成されてお
り、ゲート長ｗg は約０．１８μｍである。また、その
右側の側壁面（垂直面）は、導電膜パターンであるソー
ス取出し電極２５ａに絶縁用サイドウォール２７を介し
て接触している。
【００４２】上記ゲート電極３１swの両側壁面にはＬＤ
Ｄサイドウォール３５が形成されることにより、ＮＭＯ
Ｓトランジスタのドレイン領域３７d およびＰＭＯＳト
ランジスタのドレイン領域３８d のそれぞれにおいて従
来公知のＬＤＤ構造が実現されている。すなわち、上記
ドレイン領域３７d ，３８d は、ゲート電極３１swをマ
スクとする１回目のイオン注入により自己整合的に形成
されるｎ- 型またはｐ- 型のＬＤＤ領域と、上記ゲート
電極３１swに加えてＬＤＤサイドウォール３５もマスク
として用いる２回目のイオン注入により自己整合的に形
成されるｎ+ 型またはｐ+ 型の高濃度不純物領域からな
る。一方のソース領域はソース取出し電極２５ａからの
不純物拡散により形成されており、ＮＭＯＳ部にはｎ+
型のソース領域３９、ＰＭＯＳ部にはｐ+ 型のソース領
域４０がそれぞれ形成されている。これらドレイン領域
３７d ，３８d およびソース領域３９，４０には、層間
絶縁膜２１に開口されたコンタクトホール２２を介して
上層配線２３が接続され、また基体の全面がパッシベー
ション膜２４が被覆されることにより、ＣＭＯＳトラン
ジスタが完成されている。
Ｄサイドウォール３５が形成されることにより、ＮＭＯ
Ｓトランジスタのドレイン領域３７d およびＰＭＯＳト
ランジスタのドレイン領域３８d のそれぞれにおいて従
来公知のＬＤＤ構造が実現されている。すなわち、上記
ドレイン領域３７d ，３８d は、ゲート電極３１swをマ
スクとする１回目のイオン注入により自己整合的に形成
されるｎ- 型またはｐ- 型のＬＤＤ領域と、上記ゲート
電極３１swに加えてＬＤＤサイドウォール３５もマスク
として用いる２回目のイオン注入により自己整合的に形
成されるｎ+ 型またはｐ+ 型の高濃度不純物領域からな
る。一方のソース領域はソース取出し電極２５ａからの
不純物拡散により形成されており、ＮＭＯＳ部にはｎ+
型のソース領域３９、ＰＭＯＳ部にはｐ+ 型のソース領
域４０がそれぞれ形成されている。これらドレイン領域
３７d ，３８d およびソース領域３９，４０には、層間
絶縁膜２１に開口されたコンタクトホール２２を介して
上層配線２３が接続され、また基体の全面がパッシベー
ション膜２４が被覆されることにより、ＣＭＯＳトラン
ジスタが完成されている。
【００４３】このＣＭＯＳトランジスタの特色は、ゲー
ト電極１１swのゲート長ｗg のバラツキが良好に抑制さ
れていることはもちろんであるが、ソース領域とドレイ
ン領域が互いに異なる不純物プロファイルを持ち得る点
である。すなわち、通常のＭＯＳトランジスタでは自己
整合的イオン注入によりソース／ドレイン領域がゲート
電極の両側に対称に形成されるため、ソース領域とドレ
イン領域が共にＬＤＤ構造を有しているが、本実施例に
おいてＬＤＤ構造を有しているのはドレイン領域３７d
，３８d のみである。ＬＤＤ構造は本来、ドレイン近
傍の高電界を緩和してホットキャリヤの発生を抑制する
ことを目的とするため、ソース領域がＬＤＤ構造を有し
ている必要はない。本実施例では、ドレイン領域３７d
，３８d とソース領域３９，４０の形成が別プロセス
で行われるため、たとえばソース取出し電極２５ａの不
純物濃度を予め十分に高く設定しておくことにより、ソ
ース領域３９，４０の不純物濃度をドレイン領域３７d
，３８d のそれに比べて高く設定し、ソース抵抗を低
減させることができる。
ト電極１１swのゲート長ｗg のバラツキが良好に抑制さ
れていることはもちろんであるが、ソース領域とドレイ
ン領域が互いに異なる不純物プロファイルを持ち得る点
である。すなわち、通常のＭＯＳトランジスタでは自己
整合的イオン注入によりソース／ドレイン領域がゲート
電極の両側に対称に形成されるため、ソース領域とドレ
イン領域が共にＬＤＤ構造を有しているが、本実施例に
おいてＬＤＤ構造を有しているのはドレイン領域３７d
，３８d のみである。ＬＤＤ構造は本来、ドレイン近
傍の高電界を緩和してホットキャリヤの発生を抑制する
ことを目的とするため、ソース領域がＬＤＤ構造を有し
ている必要はない。本実施例では、ドレイン領域３７d
，３８d とソース領域３９，４０の形成が別プロセス
で行われるため、たとえばソース取出し電極２５ａの不
純物濃度を予め十分に高く設定しておくことにより、ソ
ース領域３９，４０の不純物濃度をドレイン領域３７d
，３８d のそれに比べて高く設定し、ソース抵抗を低
減させることができる。
【００４４】次に、かかるＣＭＯＳの作製プロセスにつ
いて、図１１ないし図１６を参照しながら説明する。た
だし、実施例１と共通する部分については、詳しい説明
を省略する。
いて、図１１ないし図１６を参照しながら説明する。た
だし、実施例１と共通する部分については、詳しい説明
を省略する。
【００４５】まず、図１１に示されるように、ウェル形
成、ＬＯＣＯＳ法による素子分離、チャネル・ストップ
領域の形成を実施例１と同様に行った後、ＬＯＣＯＳ法
で用いたパッド酸化膜（図示せず。）を除去し、基体の
全面にＣＶＤによりポリシリコン膜２５を約２００ｎｍ
の厚さに堆積させた。このポリシリコン膜２５は、後工
程においてソース取出し電極２５ａに加工され、またこ
こからの不純物拡散によりソース領域３９，４０を形成
するものであるため、不純物をドープする必要がある。
このため、図示されないレジスト・マスクを介してＮＭ
ＯＳ部にはＰ+、ＰＭＯＳ部にはＢＦ2 + をイオン注入
した。このときのイオン注入条件は、たとえばイオン加
速エネルギー３０ｋｅＶ，ドース量１×１０15-16 ／ｃ
ｍ2 のオーダーとした。なお、ソース取出し電極２５ａ
のより一層の低抵抗化を図るために、上記ポリシリコン
膜２５に替えてＷ−ポリサイド膜を形成したり、あるい
はＳｉ基板の露出面上にＴｉやＣｏのスパッタ膜を成膜
し、これをアニールにより自己整合的にシリサイド膜に
変化させる、いわゆるＳＡＬＩＣＩＤＥ（自己整合的シ
リサイド化）プロセスを適用しても良い。
成、ＬＯＣＯＳ法による素子分離、チャネル・ストップ
領域の形成を実施例１と同様に行った後、ＬＯＣＯＳ法
で用いたパッド酸化膜（図示せず。）を除去し、基体の
全面にＣＶＤによりポリシリコン膜２５を約２００ｎｍ
の厚さに堆積させた。このポリシリコン膜２５は、後工
程においてソース取出し電極２５ａに加工され、またこ
こからの不純物拡散によりソース領域３９，４０を形成
するものであるため、不純物をドープする必要がある。
このため、図示されないレジスト・マスクを介してＮＭ
ＯＳ部にはＰ+、ＰＭＯＳ部にはＢＦ2 + をイオン注入
した。このときのイオン注入条件は、たとえばイオン加
速エネルギー３０ｋｅＶ，ドース量１×１０15-16 ／ｃ
ｍ2 のオーダーとした。なお、ソース取出し電極２５ａ
のより一層の低抵抗化を図るために、上記ポリシリコン
膜２５に替えてＷ−ポリサイド膜を形成したり、あるい
はＳｉ基板の露出面上にＴｉやＣｏのスパッタ膜を成膜
し、これをアニールにより自己整合的にシリサイド膜に
変化させる、いわゆるＳＡＬＩＣＩＤＥ（自己整合的シ
リサイド化）プロセスを適用しても良い。
【００４６】次に、上記ポリシリコン膜２５の上に絶縁
膜として厚さ約２５０ｎｍのＳｉＯx 膜をＣＶＤにより
堆積させ、該酸化膜とポリシリコン膜２５とを共通パタ
ーンにて異方性エッチングしてソース取出し電極２５ａ
とその上の酸化膜パターン２６を形成した。さらに、別
の絶縁膜として厚さ約１５０ｎｍのＳｉＯx 膜をＣＶＤ
により堆積させ、これをエッチバックして上記ソース取
出し電極２５ａの側壁面に絶縁用サイドウォール２７を
形成した。以上のプロセスにより、図１２に示されるよ
うに、ソース取出し電極２５ａの露出面はすべて絶縁膜
で被覆された。
膜として厚さ約２５０ｎｍのＳｉＯx 膜をＣＶＤにより
堆積させ、該酸化膜とポリシリコン膜２５とを共通パタ
ーンにて異方性エッチングしてソース取出し電極２５ａ
とその上の酸化膜パターン２６を形成した。さらに、別
の絶縁膜として厚さ約１５０ｎｍのＳｉＯx 膜をＣＶＤ
により堆積させ、これをエッチバックして上記ソース取
出し電極２５ａの側壁面に絶縁用サイドウォール２７を
形成した。以上のプロセスにより、図１２に示されるよ
うに、ソース取出し電極２５ａの露出面はすべて絶縁膜
で被覆された。
【００４７】次に、閾値電圧Ｖth調整用のイオン注入を
経て、熱酸化によりＳｉ基板の露出面にゲート酸化膜２
８を形成し、基体の全面にｎ+ 型のポリシリコン膜とタ
ングステン・シリサイド（ＷＳｉx ）膜を順次堆積さ
せ、Ｗ−ポリサイド膜を形成した。次に、このＷ−ポリ
サイド膜をエッチバックし、図１３に示されるように、
上記ソース取出し電極２５a の両側壁面にサイドウォー
ルを形成した。このサイドウォールはポリシリコン膜２
９swとＷＳｉx 膜３０swからなり、活性領域上に形成さ
れたものはゲート電極３１sw、素子分離領域５上に形成
されたものは不要パターン３１swa である。
経て、熱酸化によりＳｉ基板の露出面にゲート酸化膜２
８を形成し、基体の全面にｎ+ 型のポリシリコン膜とタ
ングステン・シリサイド（ＷＳｉx ）膜を順次堆積さ
せ、Ｗ−ポリサイド膜を形成した。次に、このＷ−ポリ
サイド膜をエッチバックし、図１３に示されるように、
上記ソース取出し電極２５a の両側壁面にサイドウォー
ルを形成した。このサイドウォールはポリシリコン膜２
９swとＷＳｉx 膜３０swからなり、活性領域上に形成さ
れたものはゲート電極３１sw、素子分離領域５上に形成
されたものは不要パターン３１swa である。
【００４８】次に、活性領域を図示されないレジスト・
マスクで被覆してドライエッチングを行い、図１４に示
されるように、素子分離領域５上の不要パターン３１sw
a を除去した。さらに、基体の全面にチャネリング防止
用ＳｉＯx 膜３４を薄く堆積させた後、図示されないレ
ジスト・マスクを用いてＮＭＯＳ部にＡｓ+ 、ＰＭＯＳ
部にＢＦ2 + の低濃度イオン注入を行い、それぞれｎ-
型のＬＤＤ領域３２とｐ- 型のＬＤＤ領域３３を形成し
た。
マスクで被覆してドライエッチングを行い、図１４に示
されるように、素子分離領域５上の不要パターン３１sw
a を除去した。さらに、基体の全面にチャネリング防止
用ＳｉＯx 膜３４を薄く堆積させた後、図示されないレ
ジスト・マスクを用いてＮＭＯＳ部にＡｓ+ 、ＰＭＯＳ
部にＢＦ2 + の低濃度イオン注入を行い、それぞれｎ-
型のＬＤＤ領域３２とｐ- 型のＬＤＤ領域３３を形成し
た。
【００４９】次に、図１５に示されるように、基体の全
面にＣＶＤにより酸化膜を約２００ｎｍの厚さに堆積さ
せた後、これをエッチバックし、ＬＤＤサイドウォール
３５を形成した。さらに、チャネリング防止用の酸化膜
３６を約１５ｎｍの厚さに形成した後、図示されないレ
ジスト・マスクを用いてＮＭＯＳ部とｎ型ウェル２への
コンタクト部にＡｓ+ をイオン注入することにより、ｎ
+ 型のドレイン領域３７d とｎ+ 型のウェル・コンタク
ト領域３７wcを形成した。また、ＰＭＯＳ部とｐ型ウェ
ル３へのコンタクト部にはＢＦ2 + をイオン注入するこ
とにより、ｐ+型のドレイン領域３８d とｐ+ 型のウェ
ル・コンタクト領域３８wcを形成した。続いて、９５０
℃，１０秒間のアニールを行い、イオン注入により導入
された不純物を活性化させた。このとき、ＮＭＯＳ部で
はソース取出し電極２５ａからｐ型ウェル３内へＰ（リ
ン）が拡散してｎ+ 型のソース領域３９が形成され、ま
たＰＭＯＳ部ではソース取出し電極２５ａからｎ型ウェ
ル内２内へＢ（ホウ素）が拡散してｐ+ 型のソース領域
４０が形成された。
面にＣＶＤにより酸化膜を約２００ｎｍの厚さに堆積さ
せた後、これをエッチバックし、ＬＤＤサイドウォール
３５を形成した。さらに、チャネリング防止用の酸化膜
３６を約１５ｎｍの厚さに形成した後、図示されないレ
ジスト・マスクを用いてＮＭＯＳ部とｎ型ウェル２への
コンタクト部にＡｓ+ をイオン注入することにより、ｎ
+ 型のドレイン領域３７d とｎ+ 型のウェル・コンタク
ト領域３７wcを形成した。また、ＰＭＯＳ部とｐ型ウェ
ル３へのコンタクト部にはＢＦ2 + をイオン注入するこ
とにより、ｐ+型のドレイン領域３８d とｐ+ 型のウェ
ル・コンタクト領域３８wcを形成した。続いて、９５０
℃，１０秒間のアニールを行い、イオン注入により導入
された不純物を活性化させた。このとき、ＮＭＯＳ部で
はソース取出し電極２５ａからｐ型ウェル３内へＰ（リ
ン）が拡散してｎ+ 型のソース領域３９が形成され、ま
たＰＭＯＳ部ではソース取出し電極２５ａからｎ型ウェ
ル内２内へＢ（ホウ素）が拡散してｐ+ 型のソース領域
４０が形成された。
【００５０】この後、図１６に示されるように、基体の
全面にノンドープＳｉＯx 膜１９とＢＰＳＧ膜２０から
なる層間絶縁膜２１を成膜し、リフロー後、これをパタ
ーニングしてコンタクトホール２２を開口し、このコン
タクトホールを上層配線２３で埋め込み、パッシベーシ
ョン膜２４で被覆してＣＭＯＳトランジスタを完成させ
た。
全面にノンドープＳｉＯx 膜１９とＢＰＳＧ膜２０から
なる層間絶縁膜２１を成膜し、リフロー後、これをパタ
ーニングしてコンタクトホール２２を開口し、このコン
タクトホールを上層配線２３で埋め込み、パッシベーシ
ョン膜２４で被覆してＣＭＯＳトランジスタを完成させ
た。
【００５１】実施例４ 本実施例では、ソース取出し電極をその両エッジが共に
活性領域上に来るように形成し、その結果として該活性
領域上に２本のゲート電極を持つＭＯＳトランジスタを
作製した。
活性領域上に来るように形成し、その結果として該活性
領域上に２本のゲート電極を持つＭＯＳトランジスタを
作製した。
【００５２】まず、このＭＯＳトランジスタの作製プロ
セスについて、図１７および図１８を参照しながら説明
する。ただし、実施例２および実施例３と共通する部分
については詳しい説明を省略する。
セスについて、図１７および図１８を参照しながら説明
する。ただし、実施例２および実施例３と共通する部分
については詳しい説明を省略する。
【００５３】まず、図１７に示されるように、ｎ型Ｓｉ
基板４１上でウェル形成、ＬＯＣＯＳ法による素子分
離、チャネル・ストップ領域の形成を実施例２と同様に
順次行った後、ＬＯＣＯＳ法で用いたパッド酸化膜（図
示せず。）を除去し、基体の全面に後にソース取出し電
極となるポリシリコン膜をＣＶＤにより堆積させ、Ｐを
ドープした。続いて酸化膜を堆積し、この酸化膜とポリ
シリコン膜６１とを共通パターンにて異方性エッチング
することにより、活性領域のほぼ中央を横断するソース
取出し電極６１と酸化膜パターン６２を形成した。この
後、閾値電圧Ｖth調整用のイオン注入、熱酸化によるゲ
ート酸化膜４６の形成、Ｗ−ポリサイド膜のエッチバッ
クによるゲート電極６６swの形成を、実施例３と同様に
行った。このゲート電極６６swは、ポリシリコン膜６４
swとＷＳｉx 膜６５swからなる。
基板４１上でウェル形成、ＬＯＣＯＳ法による素子分
離、チャネル・ストップ領域の形成を実施例２と同様に
順次行った後、ＬＯＣＯＳ法で用いたパッド酸化膜（図
示せず。）を除去し、基体の全面に後にソース取出し電
極となるポリシリコン膜をＣＶＤにより堆積させ、Ｐを
ドープした。続いて酸化膜を堆積し、この酸化膜とポリ
シリコン膜６１とを共通パターンにて異方性エッチング
することにより、活性領域のほぼ中央を横断するソース
取出し電極６１と酸化膜パターン６２を形成した。この
後、閾値電圧Ｖth調整用のイオン注入、熱酸化によるゲ
ート酸化膜４６の形成、Ｗ−ポリサイド膜のエッチバッ
クによるゲート電極６６swの形成を、実施例３と同様に
行った。このゲート電極６６swは、ポリシリコン膜６４
swとＷＳｉx 膜６５swからなる。
【００５４】この後、図１８に示されるように、チャネ
リング防止用ＳｉＯx 膜６７の形成、ＬＤＤ領域形成用
の１回目イオン注入、上記ゲート電極６６sw側壁面に接
するＬＤＤサイドウォール６８の形成、チャネリング防
止用ＳｉＯx 膜５２の形成、２回めイオン注入によるド
レイン領域５３d ，ウェル・コンタクト領域５３wcの形
成、熱拡散によるソース領域５３S の形成を順次行っ
た。さらに、基体の全面にノンドープＳｉＯx 膜５４と
ＢＰＳＧ膜５５からなる層間絶縁膜５６を成膜し、リフ
ロー後、これをパターニングしてコンタクトホール５７
を開口し、このコンタクトホール５７を上層配線５８で
埋め込み、パッシベーション膜５９で被覆してＭＯＳト
ランジスタを完成させた。
リング防止用ＳｉＯx 膜６７の形成、ＬＤＤ領域形成用
の１回目イオン注入、上記ゲート電極６６sw側壁面に接
するＬＤＤサイドウォール６８の形成、チャネリング防
止用ＳｉＯx 膜５２の形成、２回めイオン注入によるド
レイン領域５３d ，ウェル・コンタクト領域５３wcの形
成、熱拡散によるソース領域５３S の形成を順次行っ
た。さらに、基体の全面にノンドープＳｉＯx 膜５４と
ＢＰＳＧ膜５５からなる層間絶縁膜５６を成膜し、リフ
ロー後、これをパターニングしてコンタクトホール５７
を開口し、このコンタクトホール５７を上層配線５８で
埋め込み、パッシベーション膜５９で被覆してＭＯＳト
ランジスタを完成させた。
【００５５】このＭＯＳトランジスタは、ゲート長ｗg
のバラツキの極めて少ない２本のゲート電極６６swの間
に、２個のトランジスタに共用されるソース領域５３S
を有している。したがってその作製プロセスでは、実施
例１と異なり、素子分離領域上で不要なゲート電極を除
去する工程を省略することができる。
のバラツキの極めて少ない２本のゲート電極６６swの間
に、２個のトランジスタに共用されるソース領域５３S
を有している。したがってその作製プロセスでは、実施
例１と異なり、素子分離領域上で不要なゲート電極を除
去する工程を省略することができる。
【００５６】実施例５ 本実施例では、ソース取出し電極の側壁面に形成された
サイドウォール形のゲート電極を有するＣＭＯＳをバイ
ポーラ・トランジスタと同一基板上に混載し、ＢｉＣＭ
ＯＳトランジスタを作製した。
サイドウォール形のゲート電極を有するＣＭＯＳをバイ
ポーラ・トランジスタと同一基板上に混載し、ＢｉＣＭ
ＯＳトランジスタを作製した。
【００５７】本実施例で作製されたＢｉＣＭＯＳトラン
ジスタの構成について、まずその要点のみを図２８を参
照しながら説明する。ここで言及しない部材について
は、後述の作製プロセスの中で説明する。
ジスタの構成について、まずその要点のみを図２８を参
照しながら説明する。ここで言及しない部材について
は、後述の作製プロセスの中で説明する。
【００５８】本ＢｉＣＭＯＳトランジスタは、ｐ型Ｓｉ
基板（ｐ−Ｓｕｂ）７１上に成長させたｎ型エピタキシ
ャル（ｎ−Ｅｐｉ）層７３内に形成されたｎ型ウェル
（ｎ−Ｗｅｌｌ）７４内にＰＭＯＳトランジスタ、ｐ型
ウェル（ｐ−Ｗｅｌｌ）７５内にＮＭＯＳトランジスタ
が形成されたＣＭＯＳ部と、ｎ型エピタキシャル層７３
内に作られたＮＰＮトランジスタ（ＮＰＮＴｒ）部とに
大別される。
基板（ｐ−Ｓｕｂ）７１上に成長させたｎ型エピタキシ
ャル（ｎ−Ｅｐｉ）層７３内に形成されたｎ型ウェル
（ｎ−Ｗｅｌｌ）７４内にＰＭＯＳトランジスタ、ｐ型
ウェル（ｐ−Ｗｅｌｌ）７５内にＮＭＯＳトランジスタ
が形成されたＣＭＯＳ部と、ｎ型エピタキシャル層７３
内に作られたＮＰＮトランジスタ（ＮＰＮＴｒ）部とに
大別される。
【００５９】上記ＣＭＯＳ部においては、素子分離領域
７７により規定される活性領域内にＷ−ポリサイド膜か
らなるサイドウォール形のゲート電極８８swを有する。
上記ゲート電極８８swは、活性領域の一部を被覆するゲ
ート酸化膜８５上に形成されており、ゲート長ｗg は約
０．１８μｍである。また、その垂直側壁面は、導電膜
パターンであるソース取出し電極８０S に絶縁用サイド
ウォール８４を介して接触している。
７７により規定される活性領域内にＷ−ポリサイド膜か
らなるサイドウォール形のゲート電極８８swを有する。
上記ゲート電極８８swは、活性領域の一部を被覆するゲ
ート酸化膜８５上に形成されており、ゲート長ｗg は約
０．１８μｍである。また、その垂直側壁面は、導電膜
パターンであるソース取出し電極８０S に絶縁用サイド
ウォール８４を介して接触している。
【００６０】上記ゲート電極８８swの傾斜側壁面にはＬ
ＤＤサイドウォール９１が形成されることにより、ＮＭ
ＯＳトランジスタのドレイン領域９３d およびＰＭＯＳ
トランジスタのドレイン領域９４d のそれぞれにおいて
従来公知のＬＤＤ構造が実現されている。すなわち、上
記ドレイン領域９３d ，９４d は、ゲート電極８８swを
マスクとする１回目のイオン注入により自己整合的に形
成されるｎ- 型またはｐ- 型のＬＤＤ領域と、上記ゲー
ト電極８８swに加えてＬＤＤサイドウォール９１もマス
クとして用いる２回目のイオン注入により自己整合的に
形成されるｎ+型またはｐ+ 型の高濃度不純物領域から
なる。一方のソース領域はソース取出し電極８０S から
の不純物拡散により形成されており、ＮＭＯＳ部にはｎ
+ 型のソース領域９５S ，ＰＭＯＳ部にはｐ+ 型のソー
ス領域９６S がそれぞれ形成されている。
ＤＤサイドウォール９１が形成されることにより、ＮＭ
ＯＳトランジスタのドレイン領域９３d およびＰＭＯＳ
トランジスタのドレイン領域９４d のそれぞれにおいて
従来公知のＬＤＤ構造が実現されている。すなわち、上
記ドレイン領域９３d ，９４d は、ゲート電極８８swを
マスクとする１回目のイオン注入により自己整合的に形
成されるｎ- 型またはｐ- 型のＬＤＤ領域と、上記ゲー
ト電極８８swに加えてＬＤＤサイドウォール９１もマス
クとして用いる２回目のイオン注入により自己整合的に
形成されるｎ+型またはｐ+ 型の高濃度不純物領域から
なる。一方のソース領域はソース取出し電極８０S から
の不純物拡散により形成されており、ＮＭＯＳ部にはｎ
+ 型のソース領域９５S ，ＰＭＯＳ部にはｐ+ 型のソー
ス領域９６S がそれぞれ形成されている。
【００６１】一方、ＮＰＮＴｒ部においては、ｎ型エピ
タキシャル層７３の表層部にｐ+ 型のグラフト・ベース
領域９５gbとこれをつなぐｐ型の真性ベース領域９５ib
が形成され、該真性ベース領域９５ib内にはこれら両ベ
ース領域９５gb，９５ibを確実に接続させるためのｐ型
のリンク・ベース領域８３とｎ型のエミッタ領域９５e
とが順次入れ子式に形成されている。上記グラフト・ベ
ース領域９５gbは、ベース取出し電極８０b からの不純
物拡散により形成されるが、このベース取出し電極８０
b は、前述のＣＭＯＳ部のソース取出し電極８０s と共
通のポリシリコン膜を加工して形成されたものである。
また、上記エミッタ領域９５e はエミッタ取出し電極８
８e からの不純物拡散により形成されるが、このエミッ
タ取出し電極８８e は、前述のＣＭＯＳ部のゲート電極
８８swと共通のＷ−ポリサイド膜を加工して形成された
ものである。
タキシャル層７３の表層部にｐ+ 型のグラフト・ベース
領域９５gbとこれをつなぐｐ型の真性ベース領域９５ib
が形成され、該真性ベース領域９５ib内にはこれら両ベ
ース領域９５gb，９５ibを確実に接続させるためのｐ型
のリンク・ベース領域８３とｎ型のエミッタ領域９５e
とが順次入れ子式に形成されている。上記グラフト・ベ
ース領域９５gbは、ベース取出し電極８０b からの不純
物拡散により形成されるが、このベース取出し電極８０
b は、前述のＣＭＯＳ部のソース取出し電極８０s と共
通のポリシリコン膜を加工して形成されたものである。
また、上記エミッタ領域９５e はエミッタ取出し電極８
８e からの不純物拡散により形成されるが、このエミッ
タ取出し電極８８e は、前述のＣＭＯＳ部のゲート電極
８８swと共通のＷ−ポリサイド膜を加工して形成された
ものである。
【００６２】上記ｎ型エピタキシャル層７３の深部には
コレクタ抵抗を下げるためのｎ+ 型の埋込みコレクタ領
域（ｎ+ −ＢＬ）７２が形成されており、ここに接続さ
れるコレクタ取出し領域７９，９３c を介し、コレクタ
電流を隣りの活性領域から取り出すようになされてい
る。上記コレクタ取出し領域９３c は、ＣＭＯＳ部のｎ
型ウェル７４へのウェル・コンタクト領域９３wcと共通
のイオン注入工程により形成されている。
コレクタ抵抗を下げるためのｎ+ 型の埋込みコレクタ領
域（ｎ+ −ＢＬ）７２が形成されており、ここに接続さ
れるコレクタ取出し領域７９，９３c を介し、コレクタ
電流を隣りの活性領域から取り出すようになされてい
る。上記コレクタ取出し領域９３c は、ＣＭＯＳ部のｎ
型ウェル７４へのウェル・コンタクト領域９３wcと共通
のイオン注入工程により形成されている。
【００６３】上述のウェル・コンタクト領域９３wc、コ
レクタ取出し領域９３c 、ソース取出し電極８０s 、ベ
ース取出し電極８０b 、エミッタ取出し電極８８e に
は、それぞれ層間絶縁膜９９に開口されたコンタクトホ
ール１００を介して上層配線１０１が接続されている。
この基体の全面をパッシベーション膜１０２で被覆し
て、ＢｉＣＭＯＳトランジスタが完成されている。
レクタ取出し領域９３c 、ソース取出し電極８０s 、ベ
ース取出し電極８０b 、エミッタ取出し電極８８e に
は、それぞれ層間絶縁膜９９に開口されたコンタクトホ
ール１００を介して上層配線１０１が接続されている。
この基体の全面をパッシベーション膜１０２で被覆し
て、ＢｉＣＭＯＳトランジスタが完成されている。
【００６４】このＢｉＣＭＯＳトランジスタにおいて
は、実施例３で上述したＣＭＯＳトランジスタの特色に
加え、電極を構成する導電材料膜の共通化や不純物拡散
プロファイルが共通化されている点も特色となってい
る。このことは、ＣＭＯＳトランジスタの作製プロセス
に追加する工程数を最小限に抑えたバイポーラ・トラン
ジスタの混載が可能となることを意味している。
は、実施例３で上述したＣＭＯＳトランジスタの特色に
加え、電極を構成する導電材料膜の共通化や不純物拡散
プロファイルが共通化されている点も特色となってい
る。このことは、ＣＭＯＳトランジスタの作製プロセス
に追加する工程数を最小限に抑えたバイポーラ・トラン
ジスタの混載が可能となることを意味している。
【００６５】そこで、次に上述のＢｉＣＭＯＳトランジ
スタの作製プロセスについて、図１９ないし図２８を参
照しながら説明する。ただし、以前の実施例と共通する
部分については、詳しい説明は省略する。
スタの作製プロセスについて、図１９ないし図２８を参
照しながら説明する。ただし、以前の実施例と共通する
部分については、詳しい説明は省略する。
【００６６】まず、ｐ型Ｓｉ基板（ｐ−Ｓｕｂ）７１上
にチャネリング防止用の薄いＳｉＯx 膜（図示せず。）
を形成し、この上にＮＰＮＴｒ部に対応して開口された
レジスト・マスク（図示せず。）を形成し、たとえばイ
オン加速エネルギー８０ｋｅＶ，ドース量１×１０
15-16 ／ｃｍ2 のオーダーにてＳｂ+ の高エネルギー・
イオン注入を行った。続いて１１５０℃，３時間のアニ
ールを行い、ｎ+ 型の埋込みコレクタ領域（ｎ+ −Ｂ
Ｌ）７２を形成した。上記の薄いＳｉＯx 膜を除去した
後、全面的なＳｉのエピタキシャル成長を行い、比抵抗
約１Ω・ｃｍのｎ型エピタキシャル層７３を形成した。
図１９には、ここまでの状態が示されている。
にチャネリング防止用の薄いＳｉＯx 膜（図示せず。）
を形成し、この上にＮＰＮＴｒ部に対応して開口された
レジスト・マスク（図示せず。）を形成し、たとえばイ
オン加速エネルギー８０ｋｅＶ，ドース量１×１０
15-16 ／ｃｍ2 のオーダーにてＳｂ+ の高エネルギー・
イオン注入を行った。続いて１１５０℃，３時間のアニ
ールを行い、ｎ+ 型の埋込みコレクタ領域（ｎ+ −Ｂ
Ｌ）７２を形成した。上記の薄いＳｉＯx 膜を除去した
後、全面的なＳｉのエピタキシャル成長を行い、比抵抗
約１Ω・ｃｍのｎ型エピタキシャル層７３を形成した。
図１９には、ここまでの状態が示されている。
【００６７】次に、図２０に示されるように、公知の技
術によりｎ型ウェル７４とｐ型ウェル７５とを形成した
後、基体の全面に熱酸化法にてパッド酸化膜７６を形成
し、Ｓｉ3 Ｎ4 マスク（図示せず。）を用いた通常のＬ
ＯＣＯＳ法に厚さ約３００ｎｍの素子分離領域７７を形
成した。Ｓｉ3 Ｎ4 マスクを除去した後、図示されない
レジスト・マスクを用いてＢＦ2 + をイオン注入するこ
とにより、素子分離領域７７の下側にチャネル・ストッ
プ領域７８を形成した。また、別マスクにてＰ+ をイオ
ン注入することにより、ｎ+ 型のコレクタ取出し領域７
９を形成した。このコレクタ取出し領域７９のイオン注
入は同一イオン種を用いて２段階に分けて行い、１回目
はたとえばイオン加速エネルギー５０ｋｅＶ，ドース量
１×１０15-16 ／ｃｍ2 のオーダー、２回目はたとえば
イオン加速エネルギー３６０ｋｅＶ，ドース量１×１０
13-14 ／ｃｍ2 のオーダーで行うことにより、表層部へ
向かうほど濃度が上昇するような不純物プロファイルを
実現させた。
術によりｎ型ウェル７４とｐ型ウェル７５とを形成した
後、基体の全面に熱酸化法にてパッド酸化膜７６を形成
し、Ｓｉ3 Ｎ4 マスク（図示せず。）を用いた通常のＬ
ＯＣＯＳ法に厚さ約３００ｎｍの素子分離領域７７を形
成した。Ｓｉ3 Ｎ4 マスクを除去した後、図示されない
レジスト・マスクを用いてＢＦ2 + をイオン注入するこ
とにより、素子分離領域７７の下側にチャネル・ストッ
プ領域７８を形成した。また、別マスクにてＰ+ をイオ
ン注入することにより、ｎ+ 型のコレクタ取出し領域７
９を形成した。このコレクタ取出し領域７９のイオン注
入は同一イオン種を用いて２段階に分けて行い、１回目
はたとえばイオン加速エネルギー５０ｋｅＶ，ドース量
１×１０15-16 ／ｃｍ2 のオーダー、２回目はたとえば
イオン加速エネルギー３６０ｋｅＶ，ドース量１×１０
13-14 ／ｃｍ2 のオーダーで行うことにより、表層部へ
向かうほど濃度が上昇するような不純物プロファイルを
実現させた。
【００６８】次に、図２１に示されるように、パッド酸
化膜７６を除去した後、基体の全面にＣＶＤによりポリ
シリコン膜８０を約２００ｎｍの厚さに堆積させた。こ
の後、図示されないレジスト・マスクを介してＮＭＯＳ
部にはＰ+ 、ＰＭＯＳ部域とＮＰＮＴｒ部にはＢＦ2 +
を選択的にイオン注入した。このときのイオン注入条件
はいずれも、たとえばイオン加速エネルギー３０ｋｅ
Ｖ，ドース量１×１０15 -16 ／ｃｍ2 のオーダーとし
た。なお、このポリシリコン膜８０は、後工程でＭＯＳ
トランジスタのソース取出し電極８０s およびＮＰＮト
ランジスタのベース取出し電極８０b となるので、より
一層の低抵抗化を図るためにＷ−ポリサイド膜、あるい
はＳＡＬＩＣＩＤＥプロセスにより形成されるＴｉＳｉ
x 膜やＣｏＳｉx 膜に置き換えても良い。
化膜７６を除去した後、基体の全面にＣＶＤによりポリ
シリコン膜８０を約２００ｎｍの厚さに堆積させた。こ
の後、図示されないレジスト・マスクを介してＮＭＯＳ
部にはＰ+ 、ＰＭＯＳ部域とＮＰＮＴｒ部にはＢＦ2 +
を選択的にイオン注入した。このときのイオン注入条件
はいずれも、たとえばイオン加速エネルギー３０ｋｅ
Ｖ，ドース量１×１０15 -16 ／ｃｍ2 のオーダーとし
た。なお、このポリシリコン膜８０は、後工程でＭＯＳ
トランジスタのソース取出し電極８０s およびＮＰＮト
ランジスタのベース取出し電極８０b となるので、より
一層の低抵抗化を図るためにＷ−ポリサイド膜、あるい
はＳＡＬＩＣＩＤＥプロセスにより形成されるＴｉＳｉ
x 膜やＣｏＳｉx 膜に置き換えても良い。
【００６９】次に、図２２に示されるように、上記ポリ
シリコン膜８０上に厚さ約３５０ｎｍのＣＶＤ酸化膜を
堆積させ、これを該ポリシリコン膜８０と共通パターン
にて異方性エッチングした。これにより、ＮＭＯＳ部と
ＰＭＯＳ部には酸化膜パターン８１と積層されたソース
取出し電極８０s 、ＮＰＮＴｒ部にはベース取出し電極
８０b を形成した。さらに、上記ベース取出し電極８０
b に開口されたエミッタ窓８２を介してＢＦ2 + のイオ
ン注入を行い、ｐ型のリンク・ベース８３を形成した。
このときのイオン注入条件は、たとえばイオン加速エネ
ルギー３０ｋｅＶ，ドース量１×１０13／ｃｍ2 とし
た。上記リンク・ベース８３は、後に形成される真性ベ
ース領域９５ibとグラフト・ベース領域９５gbとの電気
的接続を確実にするための領域であり、エミッタ−ベー
ス間耐圧を劣化させず、かつベース抵抗を低減できる不
純物濃度をもって形成される。
シリコン膜８０上に厚さ約３５０ｎｍのＣＶＤ酸化膜を
堆積させ、これを該ポリシリコン膜８０と共通パターン
にて異方性エッチングした。これにより、ＮＭＯＳ部と
ＰＭＯＳ部には酸化膜パターン８１と積層されたソース
取出し電極８０s 、ＮＰＮＴｒ部にはベース取出し電極
８０b を形成した。さらに、上記ベース取出し電極８０
b に開口されたエミッタ窓８２を介してＢＦ2 + のイオ
ン注入を行い、ｐ型のリンク・ベース８３を形成した。
このときのイオン注入条件は、たとえばイオン加速エネ
ルギー３０ｋｅＶ，ドース量１×１０13／ｃｍ2 とし
た。上記リンク・ベース８３は、後に形成される真性ベ
ース領域９５ibとグラフト・ベース領域９５gbとの電気
的接続を確実にするための領域であり、エミッタ−ベー
ス間耐圧を劣化させず、かつベース抵抗を低減できる不
純物濃度をもって形成される。
【００７０】次に、ＣＶＤ酸化膜を約２５０ｎｍの厚さ
に堆積させた後、これをエッチバックして図２３に示さ
れるような絶縁用サイドウォール８４を形成した。この
ときのエッチバック条件は、酸化膜パターン８１が１５
０ｎｍ以上残るように設定した。ここまでのプロセスに
より、ソース取出し電極８０s とベース取出し電極８０
b の露出面は全て絶縁膜により被覆された状態となっ
た。
に堆積させた後、これをエッチバックして図２３に示さ
れるような絶縁用サイドウォール８４を形成した。この
ときのエッチバック条件は、酸化膜パターン８１が１５
０ｎｍ以上残るように設定した。ここまでのプロセスに
より、ソース取出し電極８０s とベース取出し電極８０
b の露出面は全て絶縁膜により被覆された状態となっ
た。
【００７１】次に、熱酸化により活性領域の露出面に図
示されない厚さ約２０ｎｍのチャネリング防止用ＳｉＯ
x 膜を形成し、全面に閾値電圧Ｖth調整用のＢＦ2 + の
イオン注入を行った。このときのイオン注入条件は、た
とえばイオン加速エネルギー３０ｋｅＶ，ドース量１×
１０12-13 ／ｃｍ2 のオーダーとした。ＮＭＯＳトラン
ジスタの閾値電圧Ｖthはｐ型ウェル７５の本来の不純物
濃度とこのイオン注入の合計で、またＰＭＯＳトランジ
スタの閾値電圧Ｖthはｎ型ウェル７４の本来の不純物濃
度とこのイオン注入の合計で決定される。また、このイ
オン注入によりエミッタ窓８２を通じてベース・コンタ
クト部にもＢ（ホウ素）が導入されるので、リンク・ベ
ース３８の不純物濃度は先のイオン注入と今回のイオン
注入の和で決定されることとなる。次に、上記の薄いチ
ャネリング防止用酸化膜を除去し、改めて熱酸化により
活性領域の露出面にゲート酸化膜８５を形成した。さら
に、図示されないレジスト・マスクを用いてベース・コ
ンタクト部のゲート酸化膜８５を選択的に除去した。
示されない厚さ約２０ｎｍのチャネリング防止用ＳｉＯ
x 膜を形成し、全面に閾値電圧Ｖth調整用のＢＦ2 + の
イオン注入を行った。このときのイオン注入条件は、た
とえばイオン加速エネルギー３０ｋｅＶ，ドース量１×
１０12-13 ／ｃｍ2 のオーダーとした。ＮＭＯＳトラン
ジスタの閾値電圧Ｖthはｐ型ウェル７５の本来の不純物
濃度とこのイオン注入の合計で、またＰＭＯＳトランジ
スタの閾値電圧Ｖthはｎ型ウェル７４の本来の不純物濃
度とこのイオン注入の合計で決定される。また、このイ
オン注入によりエミッタ窓８２を通じてベース・コンタ
クト部にもＢ（ホウ素）が導入されるので、リンク・ベ
ース３８の不純物濃度は先のイオン注入と今回のイオン
注入の和で決定されることとなる。次に、上記の薄いチ
ャネリング防止用酸化膜を除去し、改めて熱酸化により
活性領域の露出面にゲート酸化膜８５を形成した。さら
に、図示されないレジスト・マスクを用いてベース・コ
ンタクト部のゲート酸化膜８５を選択的に除去した。
【００７２】次に、図２４に示されるように、ＣＶＤに
より基体の全面にポリシリコン膜８６を約８０ｎｍの厚
さに堆積させ、全面にＢＦ2 + とＡｓ+ を順次イオン注
入した。このときのイオン注入条件は、ＢＦ2 + に関し
てはイオン加速エネルギー５０ｋｅＶ，ドース量１×１
０14／ｃｍ2 のオーダー，Ａｓ+ に関してはイオン加速
エネルギー２５ｋｅＶ，ドース量５×１０15〜２×１０
16／ｃｍ2 程度とした。この２回のイオン注入は、後に
形成されるゲート電極８８swの導電型をｎ+ とし、かつ
ベース・コンタクト部において両不純物の拡散係数の差
を利用した２重の拡散層（すなわち、真性ベース領域９
５ibとエミッタ領域９５e ）を形成するために行われる
ものである。
より基体の全面にポリシリコン膜８６を約８０ｎｍの厚
さに堆積させ、全面にＢＦ2 + とＡｓ+ を順次イオン注
入した。このときのイオン注入条件は、ＢＦ2 + に関し
てはイオン加速エネルギー５０ｋｅＶ，ドース量１×１
０14／ｃｍ2 のオーダー，Ａｓ+ に関してはイオン加速
エネルギー２５ｋｅＶ，ドース量５×１０15〜２×１０
16／ｃｍ2 程度とした。この２回のイオン注入は、後に
形成されるゲート電極８８swの導電型をｎ+ とし、かつ
ベース・コンタクト部において両不純物の拡散係数の差
を利用した２重の拡散層（すなわち、真性ベース領域９
５ibとエミッタ領域９５e ）を形成するために行われる
ものである。
【００７３】次に、ＷＳｉx 膜を全面に積層し、さらに
エミッタ取出し電極と活性領域外の配線層のパターンに
ならったレジスト・マスク（図示せず。）を形成し、こ
れらＷＳｉx 膜と上記ポリシリコン膜８６を異方的にド
ライエッチングした。これにより、図２５に示されるよ
うに、Ｗ−ポリサイド膜からなるエミッタ取出し電極８
８e が形成されると共に、絶縁膜で被覆されたベース取
出し電極８０b およびソース取出し電極８０s の側壁面
にサイドウォールが形成された。これらサイドウォール
は、ポリシリコン膜８６swとＷＳｉx 膜８７swからな
り、活性領域上に形成されたものがゲート電極８８sw、
素子分離領域上７７上に形成されたものが不要パターン
８８swa である。また、上記エミッタ取出し電極８８e
は、ポリシリコン膜８６a とＷＳｉx 膜８７a からな
る。
エミッタ取出し電極と活性領域外の配線層のパターンに
ならったレジスト・マスク（図示せず。）を形成し、こ
れらＷＳｉx 膜と上記ポリシリコン膜８６を異方的にド
ライエッチングした。これにより、図２５に示されるよ
うに、Ｗ−ポリサイド膜からなるエミッタ取出し電極８
８e が形成されると共に、絶縁膜で被覆されたベース取
出し電極８０b およびソース取出し電極８０s の側壁面
にサイドウォールが形成された。これらサイドウォール
は、ポリシリコン膜８６swとＷＳｉx 膜８７swからな
り、活性領域上に形成されたものがゲート電極８８sw、
素子分離領域上７７上に形成されたものが不要パターン
８８swa である。また、上記エミッタ取出し電極８８e
は、ポリシリコン膜８６a とＷＳｉx 膜８７a からな
る。
【００７４】次に、図示されないレジスト・マスクを用
いて不要パターン８８swa を除去し、さらに図示されな
い薄いチャネリング防止用ＳｉＯx 膜をＣＶＤにより全
面的に堆積させた後、図２６に示されるようにＮＭＯＳ
部にＡｓ+ 、ＰＭＯＳ部にＢＦ2 + をそれぞれイオン注
入した。このときのイオン注入条件は共に、たとえばイ
オン加速エネルギー３０ｋｅＶ，ドース量１×１０
13-14 ／ｃｍ2 のオーダーとした。これにより、ＮＭＯ
Ｓ部にはｎ- 型のＬＤＤ領域８９、ＰＭＯＳ部にはｐ-
型のＬＤＤ領域９０がそれぞれ形成された。
いて不要パターン８８swa を除去し、さらに図示されな
い薄いチャネリング防止用ＳｉＯx 膜をＣＶＤにより全
面的に堆積させた後、図２６に示されるようにＮＭＯＳ
部にＡｓ+ 、ＰＭＯＳ部にＢＦ2 + をそれぞれイオン注
入した。このときのイオン注入条件は共に、たとえばイ
オン加速エネルギー３０ｋｅＶ，ドース量１×１０
13-14 ／ｃｍ2 のオーダーとした。これにより、ＮＭＯ
Ｓ部にはｎ- 型のＬＤＤ領域８９、ＰＭＯＳ部にはｐ-
型のＬＤＤ領域９０がそれぞれ形成された。
【００７５】次に、基体の全面にＣＶＤ酸化膜を約２０
０ｎｍの厚さに堆積させ、これをエッチバックして図２
７に示されるようなＬＤＤサイドウォール９１を形成し
た。基体の全面をチャネリング防止用ＳｉＯx 膜９２で
被覆した後、図示されないレジスト・マスクを用いてま
ずＡｓ+ のイオン注入を行い、ＮＭＯＳトランジスタの
ドレイン領域９３d 、ｎ型ウェル７４へのコンタクト領
域９３wc、およびＮＰＮトランジスタのコレクタ取出し
領域９３c （いずれもｎ+ 型）を形成した。次に、別の
レジスト・マスクを用いてＢＦ2 + のイオン注入を行
い、ＰＭＯＳトランジスタのドレイン領域９４d および
図示されないｐ型ウェル７５へのコンタクト領域（いず
れもｐ+ 型）を形成した。なお、これら２回のイオン注
入は、いずれもイオン加速エネルギー３０ｋｅＶ，ドー
ス量１×１０15-16 ／ｃｍ2 のオーダーで行った。
０ｎｍの厚さに堆積させ、これをエッチバックして図２
７に示されるようなＬＤＤサイドウォール９１を形成し
た。基体の全面をチャネリング防止用ＳｉＯx 膜９２で
被覆した後、図示されないレジスト・マスクを用いてま
ずＡｓ+ のイオン注入を行い、ＮＭＯＳトランジスタの
ドレイン領域９３d 、ｎ型ウェル７４へのコンタクト領
域９３wc、およびＮＰＮトランジスタのコレクタ取出し
領域９３c （いずれもｎ+ 型）を形成した。次に、別の
レジスト・マスクを用いてＢＦ2 + のイオン注入を行
い、ＰＭＯＳトランジスタのドレイン領域９４d および
図示されないｐ型ウェル７５へのコンタクト領域（いず
れもｐ+ 型）を形成した。なお、これら２回のイオン注
入は、いずれもイオン加速エネルギー３０ｋｅＶ，ドー
ス量１×１０15-16 ／ｃｍ2 のオーダーで行った。
【００７６】続いて９５０℃，１０秒間のＲＴＡを行
い、イオン注入により導入された不純物を活性化させ
た。この時、ＮＭＯＳ部およびＰＭＯＳ部では、ソース
取出し電極８０s からの不純物拡散によりそれぞれｎ+
型およびｐ+ 型のソース領域９５s ，９６s が形成され
た。またＮＰＮＴｒ部では、ベース取出し電極８０b か
らの不純物拡散によりｐ+ 型のグラフト・ベース領域９
５gbが形成されると共に、エミッタ取出し電極８８e の
下層側を構成するポリシリコン膜８６a から異なる拡散
係数にてｎ型，ｐ型２種類の不純物が拡散し、ｐ型の真
性ベース領域９５ibとｎ型のエミッタ領域９５e が形成
された。
い、イオン注入により導入された不純物を活性化させ
た。この時、ＮＭＯＳ部およびＰＭＯＳ部では、ソース
取出し電極８０s からの不純物拡散によりそれぞれｎ+
型およびｐ+ 型のソース領域９５s ，９６s が形成され
た。またＮＰＮＴｒ部では、ベース取出し電極８０b か
らの不純物拡散によりｐ+ 型のグラフト・ベース領域９
５gbが形成されると共に、エミッタ取出し電極８８e の
下層側を構成するポリシリコン膜８６a から異なる拡散
係数にてｎ型，ｐ型２種類の不純物が拡散し、ｐ型の真
性ベース領域９５ibとｎ型のエミッタ領域９５e が形成
された。
【００７７】次に、図２８に示されるように、基体の全
面にノンドープＳｉＯx 膜９７とＰＢＳＧ膜９８からな
る層間絶縁膜９９を形成し、リフロー後、これをパター
ニングしてコンタクトホール１００を開口し、このコン
タクトホール１００を上層配線１０１で埋込み、パッシ
ベーション膜１０２で被覆してＢｉＣＭＯＳトランジス
タを完成させた。
面にノンドープＳｉＯx 膜９７とＰＢＳＧ膜９８からな
る層間絶縁膜９９を形成し、リフロー後、これをパター
ニングしてコンタクトホール１００を開口し、このコン
タクトホール１００を上層配線１０１で埋込み、パッシ
ベーション膜１０２で被覆してＢｉＣＭＯＳトランジス
タを完成させた。
【００７８】以上、本発明を５例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、デバイスのレイアウト、導電型、膜厚、
イオン注入条件、薄膜の形成方法等の項目は、本発明の
主旨を逸脱しない限りにおいてすべて適宜変更可能であ
る。
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、デバイスのレイアウト、導電型、膜厚、
イオン注入条件、薄膜の形成方法等の項目は、本発明の
主旨を逸脱しない限りにおいてすべて適宜変更可能であ
る。
【００７９】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば、半導体装置において最小デザイン・ル
ールが適用されるゲート電極を、フォトリソグラフィの
解像度の制約を受けず、しかもフォトリソグラフィより
も高いレベルで加工バラツキを抑制しながら作製するこ
とができる。また、不純物拡散の方法によっては、ソー
ス抵抗の低減も可能である。したがって、高速動作性に
優れるＣＭＯＳ，ＢｉＣＭＯＳ等の半導体装置を、低コ
ストで高い信頼性と歩留りをもって提供することが可能
となる。また、回路設計の段階で得られる理論動作に近
い動作を実デバイスにおいて実現することができるよう
になるため、ＴＡＴ（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍ
ｅ＝受注から納品までに要する時間）の大幅な短縮が可
能となる。
明を適用すれば、半導体装置において最小デザイン・ル
ールが適用されるゲート電極を、フォトリソグラフィの
解像度の制約を受けず、しかもフォトリソグラフィより
も高いレベルで加工バラツキを抑制しながら作製するこ
とができる。また、不純物拡散の方法によっては、ソー
ス抵抗の低減も可能である。したがって、高速動作性に
優れるＣＭＯＳ，ＢｉＣＭＯＳ等の半導体装置を、低コ
ストで高い信頼性と歩留りをもって提供することが可能
となる。また、回路設計の段階で得られる理論動作に近
い動作を実デバイスにおいて実現することができるよう
になるため、ＴＡＴ（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍ
ｅ＝受注から納品までに要する時間）の大幅な短縮が可
能となる。
【図１】本発明を適用したＣＭＯＳトランジスタの作製
プロセスの一例において、半導体基板上にウェル、パッ
ド酸化膜、素子分離領域、チャネル・ストップ領域を形
成した状態を示す模式的断面図である。
プロセスの一例において、半導体基板上にウェル、パッ
ド酸化膜、素子分離領域、チャネル・ストップ領域を形
成した状態を示す模式的断面図である。
【図２】図１のパッド酸化膜を除去し、活性領域から素
子分離領域にわたる絶縁膜パターンを形成した状態を示
す模式的断面図である。
子分離領域にわたる絶縁膜パターンを形成した状態を示
す模式的断面図である。
【図３】図２の活性領域の露出面にゲート酸化膜を形成
した後、基体の全面にＷ−ポリサイド膜を堆積させた状
態を示す模式的断面図である。
した後、基体の全面にＷ−ポリサイド膜を堆積させた状
態を示す模式的断面図である。
【図４】図３のＷ−ポリサイド膜をエッチバックしてサ
イドウォールを形成した状態を示す模式的断面図であ
る。
イドウォールを形成した状態を示す模式的断面図であ
る。
【図５】図４の絶縁膜パターン、および素子分離領域上
のサイドウォールを除去し、活性領域上のサイドウォー
ルのみをゲート電極として残した状態を示す模式的断面
図である。
のサイドウォールを除去し、活性領域上のサイドウォー
ルのみをゲート電極として残した状態を示す模式的断面
図である。
【図６】図５の基体の全面にチャネリング防止用酸化膜
を堆積し、ＮＭＯＳ部とＰＭＯＳ部にそれぞれＬＤＤイ
オン注入を行った状態を示す模式的断面図である。
を堆積し、ＮＭＯＳ部とＰＭＯＳ部にそれぞれＬＤＤイ
オン注入を行った状態を示す模式的断面図である。
【図７】図６の基体の全面に堆積した酸化膜をエッチバ
ックし、ゲート電極の側壁面にサイドウォールを形成
し、チャネリング防止用酸化膜を介したイオン注入によ
りソース／ドレイン領域とウェル・コンタクト領域を形
成した状態を示す模式的断面図である。
ックし、ゲート電極の側壁面にサイドウォールを形成
し、チャネリング防止用酸化膜を介したイオン注入によ
りソース／ドレイン領域とウェル・コンタクト領域を形
成した状態を示す模式的断面図である。
【図８】図７の基体上で層間絶縁膜の堆積、コンタクト
ホール形成、上層配線のパターニング、パッシベーショ
ンを行い、ＣＭＯＳトランジスタを完成させた状態を示
す模式的断面図である。
ホール形成、上層配線のパターニング、パッシベーショ
ンを行い、ＣＭＯＳトランジスタを完成させた状態を示
す模式的断面図である。
【図９】図１ないし図８に示した作製プロセスの変形例
として、絶縁膜パターンの側壁面のサイドウォールを２
本とも活性領域内に形成した状態を示す模式的断面図で
ある。
として、絶縁膜パターンの側壁面のサイドウォールを２
本とも活性領域内に形成した状態を示す模式的断面図で
ある。
【図１０】図９の基体上でＣＭＯＳトランジスタを完成
させた状態を示す模式的断面図である。
させた状態を示す模式的断面図である。
【図１１】本発明を適用したＣＭＯＳトランジスタの作
製プロセスの他の例において、半導体基板上にウェル、
素子分離領域、チャネル・ストップ領域を形成した後、
全面にポリシリコン膜を堆積させ、選択的に不純物を導
入している状態を示す模式的断面図である。
製プロセスの他の例において、半導体基板上にウェル、
素子分離領域、チャネル・ストップ領域を形成した後、
全面にポリシリコン膜を堆積させ、選択的に不純物を導
入している状態を示す模式的断面図である。
【図１２】図１１のポリシリコン膜をその上のＣＶＤ酸
化膜と共にパターニングし、さらに別の酸化膜の全面堆
積とエッチバックを行い、絶縁膜に被覆されたソース取
出し電極を形成した状態を示す模式的断面図である。
化膜と共にパターニングし、さらに別の酸化膜の全面堆
積とエッチバックを行い、絶縁膜に被覆されたソース取
出し電極を形成した状態を示す模式的断面図である。
【図１３】図１２の活性領域の露出面にゲート酸化膜を
形成し、この上に堆積したＷ−ポリサイド膜をエッチバ
ックしてサイドウォール形のゲート電極を形成した状態
を示す模式的断面図である。
形成し、この上に堆積したＷ−ポリサイド膜をエッチバ
ックしてサイドウォール形のゲート電極を形成した状態
を示す模式的断面図である。
【図１４】図１３の素子分離領域上に形成された不要パ
ターンを選択的に除去し、ＬＤＤ領域形成用のイオン注
入を行っている状態を示す模式的断面図である。
ターンを選択的に除去し、ＬＤＤ領域形成用のイオン注
入を行っている状態を示す模式的断面図である。
【図１５】ゲート電極の側壁面にＬＤＤサイドウォール
を形成し、イオン注入によりソース／ドレイン領域とウ
ェル・コンタクト領域を形成し、かつソース取出し電極
からの不純物拡散によりソース領域を形成した状態を示
す模式的断面図である。
を形成し、イオン注入によりソース／ドレイン領域とウ
ェル・コンタクト領域を形成し、かつソース取出し電極
からの不純物拡散によりソース領域を形成した状態を示
す模式的断面図である。
【図１６】図１５の基体上で層間絶縁膜の堆積、コンタ
クトホール形成、上層配線のパターニング、パッシベー
ションを行い、ＣＭＯＳトランジスタを完成させた状態
を示す模式的断面図である。
クトホール形成、上層配線のパターニング、パッシベー
ションを行い、ＣＭＯＳトランジスタを完成させた状態
を示す模式的断面図である。
【図１７】図１１ないし図１６に示した作製プロセスの
変形例として、絶縁膜パターンの側壁面のサイドウォー
ルを２本とも活性領域内に形成した状態を示す模式的断
面図である。
変形例として、絶縁膜パターンの側壁面のサイドウォー
ルを２本とも活性領域内に形成した状態を示す模式的断
面図である。
【図１８】図１７の基体上でＣＭＯＳトランジスタを完
成させた状態を示す模式的断面図である。
成させた状態を示す模式的断面図である。
【図１９】本発明を適用したＢｉＣＭＯＳトランジスタ
の作製プロセスの一例において、半導体基板に埋込みコ
レクタ領域を形成した後、エピタキシャル層を成長させ
た状態を示す模式的断面図である。
の作製プロセスの一例において、半導体基板に埋込みコ
レクタ領域を形成した後、エピタキシャル層を成長させ
た状態を示す模式的断面図である。
【図２０】図１９の基体にウェルと素子分離領域を形成
し、さらにチャネル・ストップ領域とコレクタ取出し領
域を形成するためのイオン注入を行っている状態を示す
模式的断面図である。
し、さらにチャネル・ストップ領域とコレクタ取出し領
域を形成するためのイオン注入を行っている状態を示す
模式的断面図である。
【図２１】基体の全面にポリシリコン膜を堆積させ、選
択的に不純物を含有させるためのイオン注入を行ってい
る状態を示す模式的断面図である。
択的に不純物を含有させるためのイオン注入を行ってい
る状態を示す模式的断面図である。
【図２２】図２１のポリシリコン膜を、その上に積層さ
れたＣＶＤ酸化膜と共にパターニングしてソース取出し
電極とベース取出し電極とを形成し、さらにエミッタ窓
を介してリンク・ベース形成用のイオン注入を行ってい
る状態を示す模式的断面図である。
れたＣＶＤ酸化膜と共にパターニングしてソース取出し
電極とベース取出し電極とを形成し、さらにエミッタ窓
を介してリンク・ベース形成用のイオン注入を行ってい
る状態を示す模式的断面図である。
【図２３】図２２のソース取出し電極とベース取出し電
極の側壁面に絶縁用サイドウォールを形成し、さらにゲ
ート酸化膜を形成した状態を示す模式的断面図である。
極の側壁面に絶縁用サイドウォールを形成し、さらにゲ
ート酸化膜を形成した状態を示す模式的断面図である。
【図２４】図２３の基体の全面にポリシリコン膜を堆積
し、この膜に対してｎ型不純物とｐ型不純物のイオン注
入を行っている状態を示す模式的断面図である。
し、この膜に対してｎ型不純物とｐ型不純物のイオン注
入を行っている状態を示す模式的断面図である。
【図２５】図２４のポリシリコン膜をこの上に積層され
たＷＳｉx 膜と共に異方性エッチングし、エミッタ取出
し電極のパターンを形成すると共に、ソース取出し電極
とベース取出し電極の側壁面にサイドウォール形のゲー
ト電極を形成した状態を示す模式的断面図である。
たＷＳｉx 膜と共に異方性エッチングし、エミッタ取出
し電極のパターンを形成すると共に、ソース取出し電極
とベース取出し電極の側壁面にサイドウォール形のゲー
ト電極を形成した状態を示す模式的断面図である。
【図２６】図２５のサイドウォール中、素子分離領域上
の不要パターンを除去し、ＬＤＤイオン注入を行ってい
る状態を示す模式的断面図である。
の不要パターンを除去し、ＬＤＤイオン注入を行ってい
る状態を示す模式的断面図である。
【図２７】ＬＤＤサイドウォールの形成、イオン注入に
よるドレイン領域，ウェル・コンタクト領域およびコレ
クタ取出し領域の形成、ソース取出し電極とベース取出
し電極からの不純物拡散によるソース領域，グラフト・
ベース領域，真性ベース領域およびエミッタ領域の形成
を順次行った状態を示す模式的断面図である。
よるドレイン領域，ウェル・コンタクト領域およびコレ
クタ取出し領域の形成、ソース取出し電極とベース取出
し電極からの不純物拡散によるソース領域，グラフト・
ベース領域，真性ベース領域およびエミッタ領域の形成
を順次行った状態を示す模式的断面図である。
【図２８】図２７の基体上で層間絶縁膜の堆積、コンタ
クトホール形成、上層配線のパターニング、パッシベー
ションを行い、ＢｉＣＭＯＳトランジスタを完成させた
状態を示す模式的断面図である。
クトホール形成、上層配線のパターニング、パッシベー
ションを行い、ＢｉＣＭＯＳトランジスタを完成させた
状態を示す模式的断面図である。
５，４３，７７ 素子分離領域（ＳｉＯ2 ） ７ 絶縁膜パターン（Ｓｉ3 Ｎ4 ） ８，２８，４６，８５ ゲート酸化膜（ＳｉＯ2 ） １１sw，３１sw，４９sw，６６sw，８８sw ゲート電極
（Ｗ−ポリサイド） １５，３５，５１，６８，９１ ＬＤＤサイドウォール
（ＳｉＯ2 ） １７sd，１８sd ソース／ドレイン領域 ２５a ，６１，８０s ソース取出し電極（ポリシリコ
ン） ３７d ，３８d ，５３d ，９３d ，９４d ドレイン領
域 ３９，４０，５３s ，９５s ，９６s ソース領域 ８０b ベース取出し電極（ポリシリコン） ８８e エミッタ取出し電極（Ｗ−ポリサイド） ｗg ゲート長
（Ｗ−ポリサイド） １５，３５，５１，６８，９１ ＬＤＤサイドウォール
（ＳｉＯ2 ） １７sd，１８sd ソース／ドレイン領域 ２５a ，６１，８０s ソース取出し電極（ポリシリコ
ン） ３７d ，３８d ，５３d ，９３d ，９４d ドレイン領
域 ３９，４０，５３s ，９５s ，９６s ソース領域 ８０b ベース取出し電極（ポリシリコン） ８８e エミッタ取出し電極（Ｗ−ポリサイド） ｗg ゲート長
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 21/8238 27/092 Ｈ０１Ｌ 27/06 ３２１ Ａ 27/08 ３２１ Ｄ 29/78 ３０１ Ｙ
Claims (23)
- 【請求項１】 半導体基板上において素子分離領域によ
り規定される活性領域の一部を被覆するゲート絶縁膜
と、 前記活性領域を横断する仮想パターンのサイドウォール
として前記ゲート絶縁膜上に形成されたゲート電極と、 前記活性領域の表層部において前記ゲート電極をマスク
として自己整合的に形成された不純物拡散領域とを有す
るＭＯＳ型トランジスタを含む半導体装置。 - 【請求項２】 前記ゲート電極を前記活性領域上に１本
有する請求項１記載の半導体装置。 - 【請求項３】 前記ゲート電極を前記活性領域上に２本
有し、該２本のゲート電極間に挟まれる前記活性領域の
表層部に形成された不純物拡散領域が２個のＭＯＳ型ト
ランジスタに共有される請求項１記載の半導体装置。 - 【請求項４】 半導体基板上において素子分離領域によ
り規定される活性領域の一部を被覆するゲート絶縁膜
と、 前記ゲート絶縁膜の非形成領域を被覆して前記活性領域
を横断するごとく形成され、かつ絶縁膜に被覆された導
電膜パターンと、 前記ゲート絶縁膜上であって、かつ前記絶縁膜に被覆さ
れた導電膜パターンの側壁面にサイドウォールとして形
成されたゲート電極と、 前記活性領域の表層部に前記ゲート電極をマスクとして
自己整合的に形成された第１の不純物拡散領域と、 前記活性領域の表層部において前記導電膜パターンから
の不純物拡散により自己整合的に形成された第２の不純
物拡散領域とを有するＭＯＳ型トランジスタを含む半導
体装置。 - 【請求項５】 前記ゲート電極を前記活性領域上に１本
有する請求項４記載の半導体装置。 - 【請求項６】 前記ゲート電極を前記活性領域上に２本
有し、該２本のゲート電極間に挟まれる前記活性領域の
表層部に形成された前記第２の不純物拡散領域が２個の
ＭＯＳ型トランジスタに共有される請求項４記載の半導
体装置。 - 【請求項７】 前記第１の不純物拡散領域と前記第２の
不純物拡散領域とが相異なる不純物プロファイルを有す
る請求項４ないし請求項６のいずれか１項に記載の半導
体装置。 - 【請求項８】 前記半導体基板上の他の活性領域におい
てはバイポーラ・トランジスタが形成され、前記ＭＯＳ
型トランジスタに含まれる導電膜パターンと共通の導電
膜に由来する他の導電膜パターンにより該バイポーラ・
トランジスタのベース取出し電極が形成されてなる請求
項４ないし請求項７のいずれか１項に記載の半導体装
置。 - 【請求項９】 前記半導体基板上の他の活性領域におい
てはバイポーラ・トランジスタが形成され、前記ＭＯＳ
型トランジスタのゲート電極と共通の導電膜に由来する
他のパターンを用いて該バイポーラ・トランジスタのエ
ミッタ取出し電極が形成されてなる請求項４ないし請求
項８のいずれか１項に記載の半導体装置。 - 【請求項１０】 前記導電膜パターンが不純物を含有す
るポリシリコン膜からなる請求項４ないし請求項９のい
ずれか１項に記載の半導体装置。 - 【請求項１１】 前記ゲート電極が高融点金属ポリサイ
ド膜より構成される請求項１ないし請求項１０のいずれ
か１項に記載の半導体装置。 - 【請求項１２】 単一の半導体基板上にＭＯＳ型トラン
ジスタを含む集積回路を作製する半導体装置の製造方法
において、 半導体基板上に素子分離領域を形成することにより活性
領域を規定する工程と、 前記活性領域を横断する絶縁膜パターンを形成するパタ
ーニング工程と、 前記活性領域の露出面にゲート絶縁膜を形成する工程
と、 基体の全面に導電膜を成膜する工程と、 前記導電膜をエッチバックして前記絶縁膜パターンの側
壁面にサイドウォールを形成するエッチバック工程と、 前記絶縁膜パターンを除去する除去工程と、 前記サイドウォールをマスクとして前記活性領域に不純
物を導入することにより、自己整合的に不純物拡散領域
を形成する不純物導入工程とを有する半導体装置の製造
方法。 - 【請求項１３】 前記パターニング工程では、１辺のみ
が前記活性領域を横断し他辺が前記素子分離領域上に延
在される絶縁膜パターンを形成し、 前記エッチバック工程で前記他辺に沿って前記素子分離
領域上に形成されたサイドウォールを、前記不純物導入
工程に先立ち選択的に除去する請求項１２記載の半導体
装置の製造方法。 - 【請求項１４】 前記パターニング工程では、２辺が前
記活性領域を横断し他辺が前記素子分離領域上に延在さ
れる絶縁膜パターンを形成し、 前記不純物導入工程では、これら２辺に沿って形成され
た２本のサイドウォールをマスクとして前記活性領域に
不純物を導入することにより２個のＭＯＳ型トランジス
タに共有される不純物拡散領域を形成する請求項１２記
載の半導体装置の製造方法。 - 【請求項１５】 前記導電膜として高融点金属シリサイ
ド膜を用いる請求項１２ないし請求項１４のいずれか１
項に記載の半導体装置の製造方法。 - 【請求項１６】 単一の半導体基板上にＭＯＳ型トラン
ジスタを含む集積回路を作製する半導体装置の製造方法
において、 半導体基板上に素子分離領域を形成することにより活性
領域を規定する工程と、 前記活性領域を横断する第１の導電膜よりなる導電膜パ
ターンを形成するパターニング工程と、 前記導電膜パターンを絶縁膜で被覆する工程と、 前記活性領域の露出面にゲート絶縁膜を形成する工程
と、 基体の全面に第２の導電膜を成膜する工程と、 前記第２の導電膜をエッチバックして前記導電膜パター
ンの側壁面にサイドウォールを形成するエッチバック工
程と、 前記サイドウォールをマスクとして前記活性領域に不純
物を導入することにより、自己整合的に第１の不純物拡
散領域を形成する不純物導入工程と、 前記導電膜パターンから前記活性領域に不純物を拡散さ
せることにより、自己整合的に第２の不純物拡散領域を
形成する不純物拡散工程とを有する半導体装置の製造方
法。 - 【請求項１７】 前記パターニング工程では、１辺のみ
が前記活性領域を横断し他辺が前記素子分離領域上に延
在される導電膜パターンを形成し、 前記エッチバック工程で前記他辺に沿って前記素子分離
領域上に形成されたサイドウォールを、前記不純物導入
工程に先立ち選択的に除去する請求項１６記載の半導体
装置の製造方法。 - 【請求項１８】 前記パターニング工程では、２辺が前
記活性領域を横断し他辺が前記素子分離領域上に延在さ
れる導電膜パターンを形成し、 前記不純物導入工程では、これら２辺に沿って形成され
た２本のサイドウォールをマスクとして前記活性領域に
不純物を導入することにより自己整合的に前記第１の不
純物拡散領域を形成し、 前記不純物拡散工程ではこれら２本のサイドウォール間
に挟まれた前記活性領域の表層部に前記導電膜パターン
から不純物を拡散させることにより、２個のＭＯＳ型ト
ランジスタに共通に利用される第２の不純物拡散領域を
形成する請求項１６記載の半導体装置の製造方法。 - 【請求項１９】 前記第１の不純物拡散領域と前記第２
の不純物拡散領域の不純物プロファイルを互いに相異な
らしめる請求項１６ないし請求項１８のいずれか１項に
記載の半導体装置の製造方法。 - 【請求項２０】 前記半導体基板上の他の活性領域にお
いてバイポーラ・トランジスタを形成し、前記ＭＯＳ型
トランジスタに含まれる前記導電膜パターンと共通の前
記第１の導電膜に由来する他の導電膜パターンを用いて
該バイポーラ・トランジスタのベース取出し電極を形成
する請求項１６ないし請求項１９のいずれか１項に記載
の半導体装置。 - 【請求項２１】 前記半導体基板上の他の活性領域にお
いてバイポーラ・トランジスタを形成し、前記サイドウ
ォールと共通の第２の導電膜に由来する他の導電膜パタ
ーンを用いて該バイポーラ・トランジスタのエミッタ取
出し電極を形成する請求項１６ないし請求項２０のいず
れか１項に記載の半導体装置の製造方法。 - 【請求項２２】 前記第１の導電膜として不純物を含有
するポリシリコン膜を用いる請求項１６ないし請求項２
１のいずれか１項に記載の半導体装置の製造方法。 - 【請求項２３】 前記第２の導電膜として高融点金属ポ
リサイド膜を用いる請求項１６ないし請求項２２のいず
れか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6271176A JPH08139312A (ja) | 1994-11-04 | 1994-11-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6271176A JPH08139312A (ja) | 1994-11-04 | 1994-11-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139312A true JPH08139312A (ja) | 1996-05-31 |
Family
ID=17496410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6271176A Pending JPH08139312A (ja) | 1994-11-04 | 1994-11-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139312A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415191B1 (ko) * | 1997-06-25 | 2004-03-26 | 삼성전자주식회사 | 비대칭형 씨모스 트랜지스터의 제조 방법 |
| JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型ｍｏｓｆｅｔ |
| JP2009253006A (ja) * | 2008-04-07 | 2009-10-29 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1994
- 1994-11-04 JP JP6271176A patent/JPH08139312A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415191B1 (ko) * | 1997-06-25 | 2004-03-26 | 삼성전자주식회사 | 비대칭형 씨모스 트랜지스터의 제조 방법 |
| JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型ｍｏｓｆｅｔ |
| JP2009253006A (ja) * | 2008-04-07 | 2009-10-29 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050524 |