CN109166800A - 一种晶体管及其制作方法 - Google Patents
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Abstract
本发明涉及一种晶体管及其制作方法，所述方法包括：形成第一导电类型的基极多晶硅以及位于所述基极多晶硅上的第二氧化层；形成在所述第一开口处的外延层表面区域内的第一导电类型的基区结；形成在所述基极多晶硅及所述第二氧化层侧壁上的第一侧墙；形成在所述基区结上的第二导电类型的发射极多晶硅；形成在所述发射极多晶硅侧壁上的第二侧墙，所述第二侧墙远离所述发射极多晶硅的一侧与所述第二氧化层连接；通过上述方法形成的晶体管成本低、隔离效果好。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种晶体管及其制作方法。
背景技术
起源于1948年发明的点接触晶体三极管，50年代初发展成结型三极管，即现在所称的双极型晶体管。双极型晶体管有两种基本结构：PNP型和NPN型。在这3层半导体中，中间一层称基区，外侧两层分别称发射区和集电区。当基区注入少量电流时，在发射区和集电区之间就会形成较大的电流，这就是晶体管的放大效应。双极晶体管中，电子和空穴同时参与导电。同场效应晶体管相比，双极型晶体管开关速度慢，输入阻抗小，功耗大。单双极型晶体管体积小、重量轻、耗电少、寿命长、可靠性高，已广泛用于广播、电视、通信、雷达、计算机、自控装置、电子仪器、家用电器等领域，起放大、振荡、开关等作用。
在现有双极晶体管的制作过程中，器件的集电极与基极位置的介质层厚度不同。其中集电极的介质层厚度包括氧化层以及介质隔离层，而基极的介质层仅包括介质隔离层。传统工艺中，两个电极的接触孔是同时形成的，若要保证集电极的接触孔形成贯穿，此刻蚀量会对基极多晶造成严重的损伤，严重时基极的多晶甚至都会被刻蚀干净，从而很难保证后续基极的接触，从而导致器件性能失效，影响器件的可靠性。
发明内容
本发明实施例提供了一种晶体管以及制作方法，能够使所述晶体管的放大系数更加稳定，提供器件性能。
第一方面，本发明实施例提供了一种晶体管的制作方法，一种晶体管的制作方法，其特征在于，所述方法包括：提供第一导电类型的衬底，在所述衬底的表面区域形成第二导电类型的埋层，在所述埋层上表面形成第二导电类型的外延层；形成依次贯穿所述外延层和所述埋层并延伸进入所述衬底的隔离沟槽；形成贯穿所述外延层并延伸进入所述埋层的第二导电类型的阱区；在所述外延层上形成具有第一开口的第一氧化层，所述第一开口贯穿所述第一氧化层与所述外延层连接；在部分所述第一氧化层及部分所述第一开口处的所述外延层上形成第一导电类型的基极多晶硅以及位于所述基极多晶硅上的第二氧化层；在所述第一开口处的外延层表面区域形成第一导电类型的基区结；在所述基极多晶硅及所述第二氧化层侧壁形成第一侧墙；在所述基区结上形成第二导电类型的发射极多晶硅；在所述第一氧化层、第二氧化层、第一侧墙及所述发射极多晶硅表面形成阻挡层；通过回刻所述阻挡层，在所述发射极多晶硅侧壁形成第二侧墙，所述第二侧墙远离所述发射极多晶硅的一侧与所述第二氧化层连接；在所述第一氧化层及所述第二氧化层上分别形成集电极接触孔以及基极接触孔；形成集电极、基极及发射极。
第二方面，本发明实施例提供了一种晶体管，包括：第一导电类型的衬底、形成在所述衬底表面区域的第二导电类型的埋层、形成在所述埋层上表面的第二导电类型的外延层；贯穿所述外延层和所述埋层并延伸进入所述衬底的隔离沟槽；贯穿所述外延层并延伸进入所述埋层的第二导电类型的阱区；形成在所述外延层上具有第一开口的第一氧化层，所述第一开口贯穿所述第一氧化层与所述外延层连接；形成在部分所述第一氧化层及部分所述第一开口处的所述外延层上形成第一导电类型的基极多晶硅以及位于所述基极多晶硅上的第二氧化层；形成在所述第一开口处的外延层表面区域内的第一导电类型的基区结；形成在所述基极多晶硅及所述第二氧化层侧壁上的第一侧墙；形成在所述基区结上的第二导电类型的发射极多晶硅；形成在所述发射极多晶硅侧壁上的第二侧墙，所述第二侧墙远离所述发射极多晶硅的一侧与所述第二氧化层连接；分别形成在所述第一氧化层及所述第二氧化层上的集电极接触孔以及基极接触孔；集电极、基极及发射极。
可以理解，本发明通过形成所述第二侧墙，解决了由于发射极金属距离基极多晶过近，导致的由于金属过刻带来的发射极与基极短路的问题，同时由于所述第二侧墙的形成，后续形成金属电极无需再形成介质层，进而避免了金属过刻造成对基极多晶的损伤，进而保证了器件的可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。
图1是本发明实施例提出的制作晶体管的方法的流程示意图；
图2是本发明实施例提出的晶体管的剖面结构示意图；
图3至图14是本发明实施例提出的制作晶体管的方法的剖面结构示意图；
附图标记说明：1、衬底；2、埋层；3、外延层；4、隔离沟槽；5、阱区；6、第一氧化层；7、第一开口；8、基极多晶硅；9、第二氧化层；10、基区结；101、基区；102、接触区；11、第一侧墙；12、发射极多晶硅；13、第二开口；14、阻挡层；15、第二侧墙；16、集电极接触孔；17、基极接触孔；18、集电极；19、基极；20、发射极。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
为方便后面的描述，特在此说明：根据半导体中多数载流子半导体的类型。如果第一导电类型的多数载流子为空穴，则第一导电类型为P型，则重掺杂的第一导电类型为P+型，轻掺杂的第一导电类型为P-型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型，重掺杂的第一导电类型为N+型，轻掺杂的第一导电类型为N-型。在接下来的实施例中，均以所述第一导电类型为P型及所述第二导电类型为N型为例进行描述，但并不对此进行限定。
请参阅图1及图2，图1是本发明实施例提出的制作晶体管的方法的流程示意图，图2是本发明实施例提出的晶体管的剖面结构示意图；本发明提供一种晶体管的制作方法，包括：
步骤S01：提供第一导电类型的衬底1，在所述衬底1的表面区域形成第二导电类型的埋层2，在所述埋层2上表面形成第二导电类型的外延层3；
步骤S02：形成依次贯穿所述外延层3和所述埋层2并延伸进入所述衬底1的隔离沟槽4；
步骤S03：形成贯穿所述外延层3并延伸进入所述埋层2的第二导电类型的阱区5；
步骤S04：在所述外延层3上形成具有第一开口7的第一氧化层6，所述第一开口7贯穿所述第一氧化层6与所述外延层3连接；
步骤S05：在部分所述第一氧化层6及部分所述第一开口7处的所述外延层3上形成第一导电类型的基极多晶硅8以及位于所述基极多晶硅8上的第二氧化层9；
步骤S06：在所述第一开口7处的外延层3表面区域形成第一导电类型的基区结10；
步骤S07：在所述基极多晶硅8及所述第二氧化层9侧壁形成第一侧墙11；
步骤S08：在所述基区结10上形成第二导电类型的发射极多晶硅12；
步骤S09：在所述第一氧化层6、第二氧化层9、第一侧墙11及所述发射极多晶硅12表面形成阻挡层14；
步骤S010：通过回刻所述阻挡层14，在所述发射极多晶硅12侧壁形成第二侧墙15，所述第二侧墙15远离所述发射极多晶硅12的一侧与所述第二氧化层9连接；
步骤S011：在所述第一氧化层6及所述第二氧化层9上分别形成集电极接触孔16以及基极接触孔17；
步骤S012：形成集电极18、基极19及发射极20。
可以理解，本发明通过形成所述第二侧墙15，解决了由于发射极20金属距离基极多晶硅8过近，导致的由于金属过刻带来的发射极20与基极19短路的问题，同时由于所述第二侧墙15的形成，后续形成金属电极无需再形成介质层，进而避免了金属过刻造成对基极多晶硅8的损伤，进而保证了器件的可靠性。
下面参照附图，对上述形成所述晶体管的方法加以详细阐述。
为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子。
请参照附图3，执行步骤S01：提供第一导电类型的衬底1，在所述衬底1的表面区域形成第二导电类型的埋层2，在所述埋层2上表面形成第二导电类型的外延层3；具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底1、碳化硅衬底1、氮化硅衬底1等，在本实施方式中，所述衬底1为硅衬底1，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底11为P型轻掺杂衬底1，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为硼离子，在其他实施方式中，还还可以为铟或镓等三价离子。
所述埋层2通过注入第二导电类型的离子形成于所述衬底1的表面区域，所述埋层2为隐埋在硅片体内的高掺杂低电阻区，由于集成电路中晶体管的集电极18，必须从底层向上引出连接点，因而增加了集电极18串联电阻，这不利于电路性能。为了减小集电极18串连电阻，制作晶体管时在所述衬底1上表面区域形成所述埋层2，为后续的集电极18提供电流低阻通道和减小集电极18的串联电阻。埋层2在制作集成电路之前预先“埋置”在晶片体内。在本发明的一些实施方式中，所述埋层2厚度为2um-3um之间，其掺杂浓度在1E15-2E17/cm3之间，其掺杂离子为磷离子，在其他实施方式中，还可为砷或锑等其他五价离子。
所述外延层3的厚度与浓度与器件的耐压密切相关，其电阻率在5-50ohm.cm之间，厚度在5-10um之间。优选的，所述外延层3通过工艺较为简单的同质外延形成，即所述外延层3的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层3的材料也为硅。所述外延层32可以采用外延生长法形成在所述衬底11的上表面并将所述埋层2隐埋在下面。所述外延层3的掺杂类型与所述衬底1的掺杂类型相反，在本实施方式中，所述衬底11为P型掺杂，所述外延层32为N型掺杂，在其他实施方式中，若所述衬底11为N型掺杂，所述外延层32为P型掺杂。在本实施方式中，所述外延层32的掺杂离子具体为磷离子，在其他实施方式中，所述外延层32的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
请参照附图4，执行步骤S02：形成依次贯穿所述外延层3和所述埋层2并延伸进入所述衬底1的隔离沟槽4；具体的，形成所述隔离沟槽4的过程可以为：在所述外延层3上形成刻蚀阻挡层14，然后在刻蚀阻挡层14上形成光刻胶层，之后采用具有所述隔离沟槽4图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述隔离沟槽4图形的光刻胶层。以具有所述隔离沟槽4图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层14上蚀刻形成所述隔离沟槽4的图形开口(图未示)。然后以具有所述隔离沟槽4图形开口的刻蚀阻挡层14为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层14覆盖的所述外延层3以及所述衬底1区域，进而形成所述隔离沟槽4，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层14。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层14之间形成抗反射层。形成所述隔离沟槽4后，可在所述隔离沟槽4内填充介质材料，以实现对所述晶体管与其他器件的隔离，所述填充物的材料可以包括氧化物或者氧化物与多晶硅，其中，所述氧化物可以为氧化硅。在本实施方式中，所述隔离沟槽4的数量为两个，两个所述隔离沟槽4位于位于器件的两侧，进而实现对所述晶体管的保护与隔离。
请参照附图5，执行步骤S03：形成贯穿所述外延层3并延伸进入所述埋层2的第二导电类型的阱区5；具体的，所述阱区5用于将所述埋层2收集的电子引出至所述集电极18。在本实施方式中，所述阱区5的数量为两个，两个所述阱区5位于两个所述隔离沟槽4之间且同样分别位于器件的两侧区域。在本实施方式中，所述阱区5的掺杂离子具体为磷离子，在其他实施方式中，所述外延层3的掺杂离子还可为砷或锑等其他五价离子。
请参照附图6，执行步骤S04：在所述外延层3上形成具有第一开口7的第一氧化层6，所述第一开口7贯穿所述第一氧化层6与所述外延层3连接；具体的，所述第一开口7通过光刻及刻蚀工艺形成，所述刻蚀工艺为干法刻蚀或湿法刻蚀，在本实施方式中，形成所述第一开口7的刻蚀方式优选为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。所述第一氧化层6的厚度在6000A-8000A之间，其材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。
请参照附图7，执行步骤S05：在部分所述第一氧化层6及部分所述第一开口7处的所述外延层3上形成第一导电类型的基极多晶硅8以及位于所述基极多晶硅8上的第二氧化层9；具体的，形成所述基极多晶硅8以及位于所述基极多晶硅8上的第二氧化层9具体包括：在所述第一氧化层6及所述第一开口7处的外延层3上形成第一多晶硅层，对所述第一多晶硅层进行第一导电类型离子的注入；在所述第一多晶硅层上形成氧化层，在所述氧化层上形成光刻胶；利用所述光刻胶对所述第一多晶硅层及所述氧化层进行刻蚀，从而在部分所述第一氧化层6及部分所述第一开口7处的所述外延层3上形成基极多晶硅8以及位于所述基极多晶硅8上的第二氧化层9，其中，所述第一多晶硅层的厚度为500A左右，所述第二氧化层9相较于传统的第二氧化层9的厚度有所增加，具体在4000-5000A之间，所述第二氧化层9决定了后续发射极多晶硅12距离基极多晶硅8的距离，因此，通过增加第二氧化层9所述的厚度，可以大幅增加发射极2020多晶与基极多晶硅8的距离。所述第二氧化层9的材料为氧化硅或氮化硅或氮氧化硅等，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第二氧化层9。优选的，所述第二氧化层9为通过化学气相沉积工艺形成的氧化硅层，在后续的步骤中，所述第二氧化层9作为保护层，并且将作为最终器件的层间绝缘层。所述基极多晶硅8包括相连接的位于部分所述第一氧化层6的一部分以及位于所述第一开口7底部的部分外延层3的另一部分，所述基极多晶硅8为P型掺杂，其掺杂离子为为硼离子，在其他实施方式中，还可以为铟或镓等三价离子。
请参照附图8，执行步骤S06：在所述第一开口7处的外延层3表面区域形成第一导电类型的基区结10；进一步的，所述基区结10延伸至所述基极多晶硅8下方，所述基区结10包括第一导电类型的基区101及连接于所述基区101两侧的第一导电类型的接触区102，所述基极多晶硅8形成于所述接触区102上方。形成所述基区结10具体包括：利用所述第一开口7对所述外延层3做注入及高温扩散工艺，从而形成位于所述外延层3表面的基区101及连接所述基区101并延伸至所述基极多晶硅8下方的接触区102，所述基极多晶硅8与所述接触区102电连接，所述基区101为轻掺杂，由于后续的电极与轻掺杂的基区101的接触不够良好，因此这里形成重掺杂的接触区102是为了提高接触性能。在本实施方式中，所述基区101掺杂浓度为2E13-5E13/cm3，且其掺杂离子为磷离子，在其他实施方式中，所述基区101的掺杂离子还可为砷或锑等其他五价离子。
请参照附图9，执行步骤S07：在所述基极多晶硅8及所述第二氧化层9侧壁形成第一侧墙11；在本实施方式中，所述第一侧墙11形成于所述基极多晶硅8及所述第二氧化层9两侧的侧壁上，所述第一侧墙11的形成具体包括：在已形成的半导体结构上淀积介质材料层，对所述介质材料层进行刻蚀，保留所述基极多晶硅8及所述第二氧化层9侧壁处的介质材料层，去除其他区域的介质材料层，进而形成所述第一侧墙11，其中，所述以形成的半导体结构意指前面经前面步骤之后所形成的半导体结构。所述第一侧墙11作为所述后续电极间的间隔。在本发明的一些实施方式中，所述第一侧墙11的宽度通常在0.2-0.3um之间，其厚度通常为3000A-3500A之间。所述介质材料层的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述介质材料层。更具体的，在本实施方式中，所述介质材料层为通过化学气相沉积工艺形成。
请参照附图10，执行步骤S08：在基区结10上形成第二导电类型的发射极多晶硅12；具体的，所述发射极多晶硅12形成于所述第一开口7的侧壁和底部以及所述第一开口7两侧的部分所述第一氧化层6上表面。更具体的，所述发射极多晶硅12的形成具体包括：在步骤7形成的半导体结构上淀积具有第二导电类型的第二多晶硅层，完成对所述第二多晶硅层的刻蚀工艺，保留所述第一开口7的侧壁和底部以及所述第一开口7两侧的部分所述第一氧化层6上表面的第二多晶硅层，去除其余部分的第二多晶硅层，进而形成所述发射极多晶硅12，其中，所述第二多晶硅层采用原位掺杂的方式淀积形成。所述发射极多晶硅12的厚度小于所述第一开口7的高度，因此，形成的所述发射极多晶硅12具有第二开口13。所述发射极多晶硅12的掺杂浓度在1E15-5E15/cm3之间，所述发射极多晶硅12的掺杂离子具体为磷离子，在其他实施方式中，所述发射极多晶硅12的掺杂离子还可为砷或锑等其他五价离子。
请参照附图11，执行步骤S09：在所述第一氧化层6、第二氧化层9、第一侧墙11及所述发射极多晶硅12表面形成阻挡层14；具体的，在步骤8形成的半导体结构(即所述第一氧化层6、第二氧化层9、第一侧墙11及所述发射极多晶硅12)上通过淀积工艺形成所述阻挡层14，所述阻挡层14的厚度至少大于所述发射极多晶硅12层的厚度，所述阻挡层14的氮化硅、氧化硅、氧化铝中任意一种或多种的结合。
请参照附图12，执行步骤S010：通过回刻所述阻挡层14，在所述发射极多晶硅12侧壁形成第二侧墙15，其中，所述第二侧墙15远离所述发射极多晶硅12的一侧与所述第二氧化层9连接；进一步的，所述第二侧墙15不仅形成于所述发射极多晶硅12侧壁，凡是步骤9形成的半导体结构表面具有阶梯处的侧壁上均形成所述第二侧墙15，需要强调的是，所述多晶硅发射极20的侧壁意指所述发射极多晶硅12的外侧侧壁并非指所述第二开口13的两侧侧壁。所述第二侧墙15的横向厚度大于所述发射极多晶硅12距离基极多晶硅8的横向尺寸，在本实施方式中，具体在2500-3000A之间。可以理解，通过形成所述第二侧墙15，很好的解决了当前工艺由于多晶发射极20尺寸过小导致的基极19-发射极20短路问题，且形成所述第二侧墙15的成本较低、工艺简单，因此，既不会增加器件生产的成本，又实现了更好的隔离效果。
请参照附图13，执行步骤S011：在所述第一氧化层6及所述第二氧化层9上分别形成集电极接触孔16以及基极接触孔17；所述集电极接触孔16、基极接触孔17通过传统光刻及刻蚀工艺形成且分别贯穿所述第一氧化层6及所述第二氧化层9，其中，所述集电极接触孔16位于所述阱区5上方。在本发明的实施中，所述集电极接触孔16及所述基极接触孔17的数量均为两个。
请参照附图14，执行步骤S012：形成集电极18、基极19及发射极20。进一步的，形成集电极18、基极19及发射极20具体包括：在所述第一氧化层6、第二氧化层9、第一侧墙11、第二侧墙15及所述发射极多晶硅12上淀积金属层；在所述金属层上方形成光刻胶，在光刻胶的阻挡下，对所述金属层进行刻蚀，进而形成集电极18、基极19及发射极20，其中，所述集电极18通过所述集电极接触孔16与所述阱区5电连接，所述基极19通过所述基极接触孔17与所述基极多晶硅8电连接，所述发射极20形成于所述发射极多晶硅12上与所述发射极多晶硅12电连接。在本发明的一些实施例中，所述集电极18、基极19的数量为2，所述发射极20的数量为1。可以理解，通过形成所述第二侧墙15，使器件在形成所述集电极18、基极19及发射极20之间，无需再形成介质隔离层，进而进一步的节约了成本，提高了器件的可靠性。
请再次参阅附图2，本发明实施例提供了一种晶体管，包括：第一导电类型的衬底1、形成在所述衬底1表面区域的第二导电类型的埋层2、形成在所述埋层2上表面的第二导电类型的外延层3；贯穿所述外延层3和所述埋层2并延伸进入所述衬底1的隔离沟槽4；贯穿所述外延层3并延伸进入所述埋层2的第二导电类型的阱区5；形成在所述外延层3上具有第一开口7的第一氧化层6，所述第一开口7贯穿所述第一氧化层6与所述外延层3连接；形成在部分所述第一氧化层6及部分所述第一开口7处的所述外延层3上形成第一导电类型的基极多晶硅8以及位于所述基极多晶硅8上的第二氧化层9；形成在所述第一开口7处的外延层3表面区域内的第一导电类型的基区结10；形成在所述基极多晶硅8及所述第二氧化层9侧壁上的第一侧墙11；形成在所述基区结10上的第二导电类型的发射极多晶硅12；形成在所述发射极多晶硅12侧壁上的第二侧墙15，所述第二侧墙15远离所述发射极多晶硅12的一侧与所述第二氧化层9连接；分别形成在所述第一氧化层6及所述第二氧化层9上的集电极接触孔16以及基极接触孔17；集电极18、基极19及发射极20。
可以理解，本发明通过形成所述第二侧墙15，解决了由于发射极20金属距离基极多晶硅8过近，导致的由于金属过刻带来的发射极20与基极19短路的问题，同时由于所述第二侧墙15的形成，后续形成金属电极无需再形成介质层，进而避免了金属过刻造成对基极多晶硅8的损伤，进而保证了器件的可靠性。
请再次参阅附图3至附图14，进一步的，具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底1、碳化硅衬底1、氮化硅衬底1等，在本实施方式中，所述衬底1为硅衬底1，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底11为P型轻掺杂衬底1，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为硼离子，在其他实施方式中，还还可以为铟或镓等三价离子。
所述埋层2通过注入第二导电类型的离子形成于所述衬底1的表面区域，所述埋层2为隐埋在硅片体内的高掺杂低电阻区，由于集成电路中晶体管的集电极18，必须从底层向上引出连接点，因而增加了集电极18串联电阻，这不利于电路性能。为了减小集电极18串连电阻，制作晶体管时在所述衬底1上表面区域形成所述埋层2，为后续的集电极18提供电流低阻通道和减小集电极18的串联电阻。埋层2在制作集成电路之前预先“埋置”在晶片体内。在本发明的一些实施方式中，所述埋层2厚度为2um-3um之间，其掺杂浓度在1E15-2E17/cm3之间，其掺杂离子为磷离子，在其他实施方式中，还可为砷或锑等其他五价离子。
所述外延层3的厚度与浓度与器件的耐压密切相关，其电阻率在5-50ohm.cm之间，厚度在5-10um之间。优选的，所述外延层3通过工艺较为简单的同质外延形成，即所述外延层3的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层3的材料也为硅。所述外延层32可以采用外延生长法形成在所述衬底11的上表面并将所述埋层2隐埋在下面。所述外延层3的掺杂类型与所述衬底1的掺杂类型相反，在本实施方式中，所述衬底11为P型掺杂，所述外延层32为N型掺杂，在其他实施方式中，若所述衬底11为N型掺杂，所述外延层32为P型掺杂。在本实施方式中，所述外延层32的掺杂离子具体为磷离子，在其他实施方式中，所述外延层32的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
进一步的，形成所述隔离沟槽4的过程可以为：在所述外延层3上形成刻蚀阻挡层14，然后在刻蚀阻挡层14上形成光刻胶层，之后采用具有所述隔离沟槽4图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述隔离沟槽4图形的光刻胶层。以具有所述隔离沟槽4图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层14上蚀刻形成所述隔离沟槽4的图形开口(图未示)。然后以具有所述隔离沟槽4图形开口的刻蚀阻挡层14为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层14覆盖的所述外延层3以及所述衬底1区域，进而形成所述隔离沟槽4，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层14。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层14之间形成抗反射层。形成所述隔离沟槽4后，可在所述隔离沟槽4内填充介质材料，以实现对所述晶体管与其他器件的隔离，所述填充物的材料可以包括氧化物或者氧化物与多晶硅，其中，所述氧化物可以为氧化硅。在本实施方式中，所述隔离沟槽4的数量为两个，两个所述隔离沟槽4位于位于器件的两侧，进而实现对所述晶体管的保护与隔离。
进一步的，所述阱区5用于将所述埋层2收集的电子引出至所述集电极18。在本实施方式中，所述阱区5的数量为两个，两个所述阱区5位于两个所述隔离沟槽4之间且同样分别位于器件的两侧区域。在本实施方式中，所述阱区5的掺杂离子具体为磷离子，在其他实施方式中，所述外延层3的掺杂离子还可为砷或锑等其他五价离子。
进一步的，具体的，所述第一开口7通过光刻及刻蚀工艺形成，所述刻蚀工艺为干法刻蚀或湿法刻蚀，在本实施方式中，形成所述第一开口7的刻蚀方式优选为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。所述第一氧化层6的厚度在6000A-8000A之间，其材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。
进一步的，具体的，形成所述基极多晶硅8以及位于所述基极多晶硅8上的第二氧化层9具体包括：在所述第一氧化层6及所述第一开口7处的外延层3上形成第一多晶硅层，对所述第一多晶硅层进行第一导电类型离子的注入；在所述第一多晶硅层上形成氧化层，在所述氧化层上形成光刻胶；利用所述光刻胶对所述第一多晶硅层及所述氧化层进行刻蚀，从而在部分所述第一氧化层6及部分所述第一开口7处的所述外延层3上形成基极多晶硅8以及位于所述基极多晶硅8上的第二氧化层9，其中，所述第一多晶硅层的厚度为500A左右，所述第二氧化层9相较于传统的第二氧化层9的厚度有所增加，具体在4000-5000A之间，所述第二氧化层9决定了后续发射极多晶硅12距离基极多晶硅8的距离，因此，通过增加第二氧化层9所述的厚度，可以大幅增加发射极多晶硅12与基极多晶硅8的距离。所述第二氧化层9的材料为氧化硅或氮化硅或氮氧化硅等，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第二氧化层9。优选的，所述第二氧化层9为通过化学气相沉积工艺形成的氧化硅层，在后续的步骤中，所述第二氧化层9作为保护层，并且将作为最终器件的层间绝缘层。所述基极多晶硅8包括相连接的位于部分所述第一氧化层6的一部分以及位于所述第一开口7底部的部分外延层3的另一部分，所述基极多晶硅8为P型掺杂，其掺杂离子为为硼离子，在其他实施方式中，还可以为铟或镓等三价离子。
进一步的，所述基区结10延伸至所述基极多晶硅8下方，所述基区结10包括第一导电类型的基区101及连接于所述基区101两侧的第一导电类型的接触区102，所述基极多晶硅8形成于所述接触区102上方。形成所述基区结10具体包括：利用所述第一开口7对所述外延层3做注入及高温扩散工艺，从而形成位于所述外延层3表面的基区101及连接所述基区101并延伸至所述基极多晶硅8下方的接触区102，所述基极多晶硅8与所述接触区102电连接，所述基区101为轻掺杂，由于后续的电极与轻掺杂的基区101的接触不够良好，因此这里形成重掺杂的接触区102是为了提高接触性能。在本实施方式中，所述基区101掺杂浓度为2E13-5E13/cm3，且其掺杂离子为磷离子，在其他实施方式中，所述基区101的掺杂离子还可为砷或锑等其他五价离子。
进一步的，所述第一侧墙11形成于所述基极多晶硅8及所述第二氧化层9两侧的侧壁上，所述第一侧墙11的形成具体包括：在已形成的半导体结构上淀积介质材料层，对所述介质材料层进行刻蚀，保留所述基极多晶硅8及所述第二氧化层9侧壁处的介质材料层，去除其他区域的介质材料层，进而形成所述第一侧墙11，其中，所述以形成的半导体结构意指前面经前面步骤之后所形成的半导体结构。所述第一侧墙11作为所述后续电极间的间隔。在本发明的一些实施方式中，所述第一侧墙11的宽度通常在0.2-0.3um之间，其厚度通常为3000A-3500A之间。所述介质材料层的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述介质材料层。更具体的，在本实施方式中，所述介质材料层为通过化学气相沉积工艺形成。
进一步的，所述发射极多晶硅12形成于所述第一开口7的侧壁和底部以及所述第一开口7两侧的部分所述第一氧化层6上表面。更具体的，所述发射极多晶硅12的形成具体包括：在形成的半导体结构上淀积具有第二导电类型的第二多晶硅层，完成对所述第二多晶硅层的刻蚀工艺，保留所述第一开口7的侧壁和底部以及所述第一开口7两侧的部分所述第一氧化层6上表面的第二多晶硅层，去除其余部分的第二多晶硅层，进而形成所述发射极多晶硅12，其中，所述第二多晶硅层采用原位掺杂的方式淀积形成。所述发射极多晶硅12的厚度小于所述第一开口7的高度，因此，形成的所述发射极多晶硅12具有第二开口13。所述发射极多晶硅12的掺杂浓度在1E15-5E15/cm3之间，所述发射极多晶硅12的掺杂离子具体为磷离子，在其他实施方式中，所述发射极多晶硅12的掺杂离子还可为砷或锑等其他五价离子。
请参照附图10，执行步骤S09：在所述第一氧化层6、第二氧化层9、第一侧墙11及所述发射极多晶硅12表面形成阻挡层14；具体的，在所述第一氧化层6、第二氧化层9、第一侧墙11及所述发射极多晶硅12上通过淀积工艺形成所述阻挡层14，所述阻挡层14的厚度至少大于所述发射极多晶硅12层的厚度，所述阻挡层14的氮化硅、氧化硅、氧化铝中任意一种或多种的结合。
进一步的，所述多晶硅发射极20的侧壁意指所述发射极多晶硅12的外侧侧壁并非指所述第二开口13的两侧侧壁。所述第二侧墙15的横向厚度大于所述发射极多晶硅12距离基极多晶硅8的横向尺寸，在本实施方式中，具体在2500-3000A之间。可以理解，通过形成所述第二侧墙15，很好的解决了当前工艺由于多晶发射极20尺寸过小导致的基极19-发射极20短路问题，且形成所述第二侧墙15的成本较低、工艺简单，因此，既不会增加器件生产的成本，又实现了更好的隔离效果。
进一步的，所述集电极接触孔16、基极接触孔17通过传统光刻及刻蚀工艺形成且分别贯穿所述第一氧化层6及所述第二氧化层9，其中，所述集电极接触孔16位于所述阱区5上方。在本发明的实施中，所述集电极接触孔16及所述基极接触孔17的数量均为两个。
进一步的，形成集电极18、基极19及发射极20具体包括：在所述第一氧化层6、第二氧化层9、第一侧墙11、第二侧墙15及所述发射极多晶硅12上淀积金属层；在所述金属层上方形成光刻胶，在光刻胶的阻挡下，对所述金属层进行刻蚀，进而形成集电极18、基极19及发射极20，其中，所述集电极18通过所述集电极接触孔16与所述阱区5电连接，所述基极19通过所述基极接触孔17与所述基极多晶硅8电连接，所述发射极20形成于所述发射极多晶硅12上与所述发射极多晶硅12电连接。在本发明的一些实施例中，所述集电极18、基极19的数量为2，所述发射极20的数量为1。可以理解，通过形成所述第二侧墙15，使器件在形成所述集电极18、基极19及发射极20之间，无需再形成介质隔离层，进而进一步的节约了成本，提高了器件的可靠性，大幅提升良率。
进一步的，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种晶体管的制作方法，其特征在于，所述方法包括：
提供第一导电类型的衬底，在所述衬底的表面区域形成第二导电类型的埋层，在所述埋层上表面形成第二导电类型的外延层；
形成依次贯穿所述外延层和所述埋层并延伸进入所述衬底的隔离沟槽；
形成贯穿所述外延层并延伸进入所述埋层的第二导电类型的阱区；
在所述外延层上形成具有第一开口的第一氧化层，所述第一开口贯穿所述第一氧化层与所述外延层连接；
在部分所述第一氧化层及部分所述第一开口处的所述外延层上形成第一导电类型的基极多晶硅以及位于所述基极多晶硅上的第二氧化层；
在所述第一开口处的外延层表面区域形成第一导电类型的基区结；
在所述基极多晶硅及所述第二氧化层侧壁形成第一侧墙；
在所述基区结上形成第二导电类型的发射极多晶硅；
在所述第一氧化层、第二氧化层、第一侧墙及所述发射极多晶硅表面形成阻挡层；
通过回刻所述阻挡层，在所述发射极多晶硅侧壁形成第二侧墙，所述第二侧墙远离所述发射极多晶硅的一侧与所述第二氧化层连接；
在所述第一氧化层及所述第二氧化层上分别形成集电极接触孔以及基极接触孔；
形成集电极、基极及发射极。
2.如权利要求1所述的晶体管的制作方法，其特征在于，在部分所述第一氧化层及部分所述第一开口处的所述外延层上形成基极多晶硅以及位于所述基极多晶硅上的第二氧化层具体包括：
在所述第一氧化层及所述第一开口处的外延层上形成第一多晶硅层，对所述第一多晶硅层进行第一导电类型离子的注入；
在所述第一多晶硅层上形成氧化层，在所述氧化层上形成光刻胶；
利用所述光刻胶对所述第一多晶硅层及所述氧化层进行刻蚀，从而在部分所述第一氧化层及部分所述第一开口处的所述外延层上形成基极多晶硅以及位于所述基极多晶硅上的第二氧化层。
3.如权利要求1所述的晶体管的制作方法，其特征在于，形成集电极、基极及发射极具体包括：
在所述第一氧化层、第二氧化层、第一侧墙、第二侧墙及所述发射极多晶硅上淀积金属层；
在所述金属层上方形成光刻胶，在光刻胶的阻挡下，对所述金属层进行刻蚀，进而形成集电极、基极及发射极，其中，所述集电极通过所述集电极接触孔与所述阱区电连接，所述基极通过所述基极接触孔与所述基极多晶硅电连接，所述发射极形成于所述发射极多晶硅上与所述发射极多晶硅电连接。
4.如权利要求1所述的晶体管的制作方法，其特征在于，所述第二侧墙的材质为氮化硅、氧化硅及氧化铝中任意一种或多种的结合。
5.如权利要求1所述的晶体管的制作方法，其特征在于，所述第二侧墙的厚度在2500-3000A之间。
6.如权利要求1所述的晶体管的制作方法，其特征在于，所述基区结包括第一导电类型的基区及连接于所述基区两侧的第一导电类型的接触区，所述基极多晶硅形成于所述接触区上方。
7.一种晶体管，其特征在于，所述晶体管包括：
第一导电类型的衬底、形成在所述衬底表面区域的第二导电类型的埋层、形成在所述埋层上表面的第二导电类型的外延层；
贯穿所述外延层和所述埋层并延伸进入所述衬底的隔离沟槽；
贯穿所述外延层并延伸进入所述埋层的第二导电类型的阱区；
形成在所述外延层上具有第一开口的第一氧化层，所述第一开口贯穿所述第一氧化层与所述外延层连接；
形成在部分所述第一氧化层及部分所述第一开口处的所述外延层上形成第一导电类型的基极多晶硅以及位于所述基极多晶硅上的第二氧化层；
形成在所述第一开口处的外延层表面区域内的第一导电类型的基区结；
形成在所述基极多晶硅及所述第二氧化层侧壁上的第一侧墙；
形成在所述基区结上的第二导电类型的发射极多晶硅；
形成在所述发射极多晶硅侧壁上的第二侧墙，所述第二侧墙远离所述发射极多晶硅的一侧与所述第二氧化层连接；
分别形成在所述第一氧化层及所述第二氧化层上的集电极接触孔以及基极接触孔；
集电极、基极及发射极。
8.如权利要求7所述的晶体管，其特征在于，所述集电极通过所述集电极接触孔与所述阱区电连接，所述基极通过所述基极接触孔与所述基极多晶硅电连接，所述发射极形成于所述发射极多晶硅上与所述发射极多晶硅电连接。
9.如权利要求7所述的晶体管，其特征在于，所述第二侧墙的材质为氮化硅、氧化硅及氧化铝中任意一种或多种的结合。
10.如权利要求7所述的晶体管，其特征在于，所述第二侧墙的厚度在2500-3000A之间。
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Citations (7)
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|---|---|---|---|---|
| JP2001338929A (ja) * | 2000-05-26 | 2001-12-07 | Sony Corp | 半導体装置およびその製造方法 |
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| CN108063162A (zh) * | 2017-12-18 | 2018-05-22 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN108109914A (zh) * | 2017-12-18 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN108109913A (zh) * | 2017-12-18 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN108133892A (zh) * | 2017-12-21 | 2018-06-08 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338929A (ja) * | 2000-05-26 | 2001-12-07 | Sony Corp | 半導体装置およびその製造方法 |
| CN108063162A (zh) * | 2017-12-18 | 2018-05-22 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN108109914A (zh) * | 2017-12-18 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN108109913A (zh) * | 2017-12-18 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN107946194A (zh) * | 2017-12-21 | 2018-04-20 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN108054096A (zh) * | 2017-12-21 | 2018-05-18 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN108133892A (zh) * | 2017-12-21 | 2018-06-08 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
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