JPH0622242B2 - ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法Info
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- JPH0622242B2 JPH0622242B2 JP63328067A JP32806788A JPH0622242B2 JP H0622242 B2 JPH0622242 B2 JP H0622242B2 JP 63328067 A JP63328067 A JP 63328067A JP 32806788 A JP32806788 A JP 32806788A JP H0622242 B2 JPH0622242 B2 JP H0622242B2
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Description
【発明の詳細な説明】 本発明は、第１導電形の２成分材料の少なくとも１つの
コレクタ層、前記の第１導電形と反対の第２導電形の２
成分材料のベース層、第１導電形の３成分材料のエミッ
タおよび第１導電形の高濃度にドープされた２成分接点
層を順次有する構造を製造する工程を少なくとも有す
る、プレーナ構造をもったヘテロ接合バイポーラトラン
ジスタ形の半導体デバイスの製造方法に関するものであ
る。
コレクタ層、前記の第１導電形と反対の第２導電形の２
成分材料のベース層、第１導電形の３成分材料のエミッ
タおよび第１導電形の高濃度にドープされた２成分接点
層を順次有する構造を製造する工程を少なくとも有す
る、プレーナ構造をもったヘテロ接合バイポーラトラン
ジスタ形の半導体デバイスの製造方法に関するものであ
る。
本発明は、III−Ｖ族の材料上、特にヘテロ接合バイポ
ーラトランジスタを有するガリウム砒素上に集積回路を
製造するのに用いられる。
ーラトランジスタを有するガリウム砒素上に集積回路を
製造するのに用いられる。
プレーナ構造を有するヘテロ接合バイポーラトランジス
タは「アイ・イー・イー・イー・エレクトロン・デバイ
ス・レターズ(I.E.E.E.Electron Device Letters) 」19
86年11月、Vol. ED7，No.11の第615-617 頁のJohn W.Tu
lly 氏外の「ア・フリイ・プレーナ・ヘテロ−ジャンク
ション・バイポーラ・トランジスタ(a Fully Planar He
tero-Junction Bipolar Transistor)」という表題の論
文より知られている。
タは「アイ・イー・イー・イー・エレクトロン・デバイ
ス・レターズ(I.E.E.E.Electron Device Letters) 」19
86年11月、Vol. ED7，No.11の第615-617 頁のJohn W.Tu
lly 氏外の「ア・フリイ・プレーナ・ヘテロ−ジャンク
ション・バイポーラ・トランジスタ(a Fully Planar He
tero-Junction Bipolar Transistor)」という表題の論
文より知られている。
この刊行物には、ｎ＋導電形の半導体基板上に形成され
たトランジスタが記載されている。このトランジスタ
は、ｎ＋導電形のGaAsの第１層とｎ形のGaAsの第２層
と、ｎ形のGaAs層の上部への局部打込み(localized imp
lantation)によって形成されたｐ＋形ベース層とを有す
る。
たトランジスタが記載されている。このトランジスタ
は、ｎ＋導電形のGaAsの第１層とｎ形のGaAsの第２層
と、ｎ形のGaAs層の上部への局部打込み(localized imp
lantation)によって形成されたｐ＋形ベース層とを有す
る。
前記のトランジスタは、更に、２つの上部層、すなわ
ち、エミッタを形成するためのｎ形のGaAlAsの第１層
と、接点を接続させるためのｎ＋形のGaAsの第２層とを
有する。ベース領域は、ベース接点を、打込まれたｐ＋
層に接続するｐ＋アイランドにより構成される。
ち、エミッタを形成するためのｎ形のGaAlAsの第１層
と、接点を接続させるためのｎ＋形のGaAsの第２層とを
有する。ベース領域は、ベース接点を、打込まれたｐ＋
層に接続するｐ＋アイランドにより構成される。
このトランジスタを製造する方法は、ｎ＋のエピタキシ
ャル成長と有機金属化学気相堆積法(MOCVD)によるｎコ
レクタ層で始まる。ベース領域はフォトレジストマスク
で規定され、Zn＋イオンによって選択的に打込まれる。
フォトレジスト層の除去の後、基板は高温でのアニーリ
ング処理のためにMOCVD 炉内に再び入れられる。この操
作の直ぐ後にGaAlAsのｎ形エミッタ層とGaAsのｎ＋形接
点層の成長が行われる。Ga1-x Alx Asの組成を有するエ
ミッタ層はAlの濃度Ｘの勾配を有する。最初の50nmでは
濃度Ｘは０と0.30の間にある。次いでエミッタ層の残り
の部分はAlのＸ＝0.30で形成される。次いでデバイス
は、それぞれ400 nmの厚さを有するSiの層でそれから続
いてAlの層で被覆される。ベース接点は写真印刷技術で
規定され、アルミニウムが化学的にエッチされ、それか
らSiO2の層がプラズマエッチされる。この方法はAlのエ
ッチングよりも強いSiO2のエッチングを生じ、その結果
SiO2の上方に突起が得られる。この方法は後でアルミニ
ウムの「リフトオフ(lift-off)」に対して役立つ。GaAs
の上部層は次いで露出され、Zn＋イオンがAl/SiO２の開
口部に打込まれる。次いで、Mo/Cr のようなｐ形接点を
形成し易い金属が蒸着される。この方法のこの段階で、
アルミニウムは化学的に除去され、過剰のMo/Cr の除去
を可能にする。「リフトオフ」の後、ｐ＋打込みを活性
化するために高温でアニールされる。最後に、写真印刷
技術で規定されたエミッタとコレクタ接点がAuGe/Ni/Au
の金属化により同時に形成され、過剰の金属は除去さ
れ、その接点がアニールされる。
ャル成長と有機金属化学気相堆積法(MOCVD)によるｎコ
レクタ層で始まる。ベース領域はフォトレジストマスク
で規定され、Zn＋イオンによって選択的に打込まれる。
フォトレジスト層の除去の後、基板は高温でのアニーリ
ング処理のためにMOCVD 炉内に再び入れられる。この操
作の直ぐ後にGaAlAsのｎ形エミッタ層とGaAsのｎ＋形接
点層の成長が行われる。Ga1-x Alx Asの組成を有するエ
ミッタ層はAlの濃度Ｘの勾配を有する。最初の50nmでは
濃度Ｘは０と0.30の間にある。次いでエミッタ層の残り
の部分はAlのＸ＝0.30で形成される。次いでデバイス
は、それぞれ400 nmの厚さを有するSiの層でそれから続
いてAlの層で被覆される。ベース接点は写真印刷技術で
規定され、アルミニウムが化学的にエッチされ、それか
らSiO2の層がプラズマエッチされる。この方法はAlのエ
ッチングよりも強いSiO2のエッチングを生じ、その結果
SiO2の上方に突起が得られる。この方法は後でアルミニ
ウムの「リフトオフ(lift-off)」に対して役立つ。GaAs
の上部層は次いで露出され、Zn＋イオンがAl/SiO２の開
口部に打込まれる。次いで、Mo/Cr のようなｐ形接点を
形成し易い金属が蒸着される。この方法のこの段階で、
アルミニウムは化学的に除去され、過剰のMo/Cr の除去
を可能にする。「リフトオフ」の後、ｐ＋打込みを活性
化するために高温でアニールされる。最後に、写真印刷
技術で規定されたエミッタとコレクタ接点がAuGe/Ni/Au
の金属化により同時に形成され、過剰の金属は除去さ
れ、その接点がアニールされる。
この公知の方法では、エミッタおよびコレクタ金属化部
分はベース金属化部分に対して「単に整合(simply alig
ned)」されている。このタイプの整合は殆ど１μｍ以上
の精度にはならない。この結果、エミッタとベース金属
化部間の距離は少なくとも１μｍである。この条件では
トランジスタの寸法が余りに大きいので、意図する用途
に必要とされる性能にに合わない。
分はベース金属化部分に対して「単に整合(simply alig
ned)」されている。このタイプの整合は殆ど１μｍ以上
の精度にはならない。この結果、エミッタとベース金属
化部間の距離は少なくとも１μｍである。この条件では
トランジスタの寸法が余りに大きいので、意図する用途
に必要とされる性能にに合わない。
これに反し、本発明は、ベース接点に対するエミッタと
コレクタ接点の「自己整合(self-alignment)」を得るこ
とを可能にし、その結果、−サブミクロンの寸法のエミ
ッタ −極めて狭いそして極めて正確な寸法を有する電極間の
距離 の形成を可能にする製造方法を供するものである。
コレクタ接点の「自己整合(self-alignment)」を得るこ
とを可能にし、その結果、−サブミクロンの寸法のエミ
ッタ −極めて狭いそして極めて正確な寸法を有する電極間の
距離 の形成を可能にする製造方法を供するものである。
これ等の利点は、本発明の方法が、ベース領域の規定に
対して、この制御されたエッチング工程で構成されたこ
の基本操作に基きながらベース接点に対してすべての電
極を自己整合(auto-alignsent)させることができる極め
て正確なエッチング工程を用いることによる。
対して、この制御されたエッチング工程で構成されたこ
の基本操作に基きながらベース接点に対してすべての電
極を自己整合(auto-alignsent)させることができる極め
て正確なエッチング工程を用いることによる。
この結果、本発明により得られたトランジスタは、 −極めてコンパクトである、すなわち非常に小さな寸法
を有し、高密度での集積を可能にし、 −１つのトランジスタから次のトランジスタに極めて反
復性のある寸法を有し、したがって特性のばらつきが極
めて小さい。
を有し、高密度での集積を可能にし、 −１つのトランジスタから次のトランジスタに極めて反
復性のある寸法を有し、したがって特性のばらつきが極
めて小さい。
本発明の目的は、冒頭に記載した種類の方法において、
更に次の工程を有することによって達成される。
更に次の工程を有することによって達成される。
a) ゲルマニウム(Ge)の層を堆積し、次いでシリカ(SiO
2)の層を堆積する工程。
2)の層を堆積する工程。
b) ベース接点領域に垂直な開口部を規定するマスクMK
２を堆積し、層の面に垂直なエッチング縁を得ることが
できる方法によってゲルマニウム層の表面が露出する迄
前記開口部を通してシリカ層をエッチングし、かくして
互いに離れた開口部をシリカ層内に形成する工程。
２を堆積し、層の面に垂直なエッチング縁を得ることが
できる方法によってゲルマニウム層の表面が露出する迄
前記開口部を通してシリカ層をエッチングし、かくして
互いに離れた開口部をシリカ層内に形成する工程。
c) ゲルマニウム層を、エッチング縁の最下部がシリカ
層の開口部の寸法に少なくとも等しいように層の面に平
行なエッチング速度と該面に垂直なエッチング速度の両
方でゲルマニウム層のエッチング縁の制御を可能にする
方法によって、開口部を通してエッチし、これ等エッチ
ング縁の端は、ゲルマニウム層内の１つの開口部の縁と
次の開口部の縁間の距離がエミッタ領域を規定するよう
にまたこれ等エッチング縁がデバイスの外部に向けて曲
げられた凹面を有するようにして、非常に高い精度で開
口部を規定する工程。
層の開口部の寸法に少なくとも等しいように層の面に平
行なエッチング速度と該面に垂直なエッチング速度の両
方でゲルマニウム層のエッチング縁の制御を可能にする
方法によって、開口部を通してエッチし、これ等エッチ
ング縁の端は、ゲルマニウム層内の１つの開口部の縁と
次の開口部の縁間の距離がエミッタ領域を規定するよう
にまたこれ等エッチング縁がデバイスの外部に向けて曲
げられた凹面を有するようにして、非常に高い精度で開
口部を規定する工程。
d) ベース層を接点層に接続する第２導電形のアイラン
ドを形成するように、開口部を通し、ベース層に達する
に足るエネルギで、第２導電形のイオンを局部的に打込
む工程。
ドを形成するように、開口部を通し、ベース層に達する
に足るエネルギで、第２導電形のイオンを局部的に打込
む工程。
e) ベース接点を形成するのに適した金属層を堆積し、
次いで、シリカ層を選択エッチングしてゲルマニウム層
のパッドを無傷で残す工程。
次いで、シリカ層を選択エッチングしてゲルマニウム層
のパッドを無傷で残す工程。
f) 非常に大きな厚さを有するシリカ(SiO2)の新しい層
を形成し、デバイスをゲルマニウム層の上部レベルで平
坦化し、次いで、ゲルマニウムのボンドパッドを、工程
c)の間に規定されたエッチング縁の輪郭を工程b)の間に
規定された開口部の領域に残る新しいシリカ層のパッド
に沿ってネガの形で高い精度で維持させる方法により選
択エッチングし、この場合これ等シリカパッドは、それ
等の上部によって、工程c)の間に規定された１つの開口
部の縁と次の開口部の縁間のゲルマニウム内の距離に等
しい寸法を有する開口を規定する工程。
を形成し、デバイスをゲルマニウム層の上部レベルで平
坦化し、次いで、ゲルマニウムのボンドパッドを、工程
c)の間に規定されたエッチング縁の輪郭を工程b)の間に
規定された開口部の領域に残る新しいシリカ層のパッド
に沿ってネガの形で高い精度で維持させる方法により選
択エッチングし、この場合これ等シリカパッドは、それ
等の上部によって、工程c)の間に規定された１つの開口
部の縁と次の開口部の縁間のゲルマニウム内の距離に等
しい寸法を有する開口を規定する工程。
g) 新しいシリカ層のパッドをマスクとして役立ててエ
ミッタおよびコレクタ接点を形成するのに適した金属層
を形成し、次いで新しいシリカ層のパッドを除去する工
程。
ミッタおよびコレクタ接点を形成するのに適した金属層
を形成し、次いで新しいシリカ層のパッドを除去する工
程。
h) マスクとして役立つコレクタ、ベースおよびエミッ
タ接点間に、電極間に絶縁アイランドを形成するのに適
した種類を第１導電形のエミッタ層の上面に達するのを
可能にするエネルギで局部的にイオン打込みをする工
程。
タ接点間に、電極間に絶縁アイランドを形成するのに適
した種類を第１導電形のエミッタ層の上面に達するのを
可能にするエネルギで局部的にイオン打込みをする工
程。
以下に本発明を添付の図面を参照して更に詳しく説明す
る。
る。
第1a図に示すように、本発明のデバイスは先ずIII−Ｖ
族の材料の半絶縁性基板100 上に形成されたｎ＋導電形
のガリウム砒素(GaAs)の層１を有する。
族の材料の半絶縁性基板100 上に形成されたｎ＋導電形
のガリウム砒素(GaAs)の層１を有する。
このトランジスタは更にｎ導電形のガリウム砒素(GaAs)
の層２を有する。
の層２を有する。
このトランジスタはなおまたｎ導電形のガリウム・アル
ミニウム・砒素(GaAlAs)の層３すなわちエミッタ層を有
する。
ミニウム・砒素(GaAlAs)の層３すなわちエミッタ層を有
する。
この層３の表面には、コレクタおよびエミッタ接点の接
続を可能にするためにｎ＋導電形のガリウム砒素のエピ
タキシャル層４が存する。このｎ＋導電形の層４は、コ
レクタ接点Ｃの下に配設されたｎ＋形のアイランド20を
経てｎ＋のコレクタ層１に接続されている。
続を可能にするためにｎ＋導電形のガリウム砒素のエピ
タキシャル層４が存する。このｎ＋導電形の層４は、コ
レクタ接点Ｃの下に配設されたｎ＋形のアイランド20を
経てｎ＋のコレクタ層１に接続されている。
層４の表面には、金属コレクタ、ベースおよびエミッタ
接点Ｃ，ＢおよびＥがそれぞれ形成される。
接点Ｃ，ＢおよびＥがそれぞれ形成される。
層２の表面のレベルに形成されたやはりｐ＋導電形の層
31を経て接続されたｐ＋導電形のアイランド40が、ベー
ス接点Ｂ下方で層３と４内に形成される。
31を経て接続されたｐ＋導電形のアイランド40が、ベー
ス接点Ｂ下方で層３と４内に形成される。
ベース接点はAuMnまたはAuBeのような金属によって形成
される。エミッタ接点とコレクタ接点はAuGe/Ni のよう
な金属で形成される。
される。エミッタ接点とコレクタ接点はAuGe/Ni のよう
な金属で形成される。
異なる電極間の絶縁はアイランド110 によって得られ
る。
る。
このトランジスタは完全にプレーナであるという利点を
有する。
有する。
第1b図は２つのベースフィンガＢと１つとエミッタＥを
有する交互配置構造を平面図で示す。更にコレクタＣが
図示されている。
有する交互配置構造を平面図で示す。更にコレクタＣが
図示されている。
以下に述べる製造方法は、そのエミッタとコレクタ接点
が自己整合され、極めて小さく、正確で反復性ある横寸
法のしたがって極めて小さな寸法のトランジスタを得る
ことを可能にし、その性能が改良されたこのようなトラ
ンジスタを得る方法を示す。その結果、集積密度を増す
ことができ、回路の性能もまた改良される。本発明によ
る製造方法は少なくとも次の工程より成る。
が自己整合され、極めて小さく、正確で反復性ある横寸
法のしたがって極めて小さな寸法のトランジスタを得る
ことを可能にし、その性能が改良されたこのようなトラ
ンジスタを得る方法を示す。その結果、集積密度を増す
ことができ、回路の性能もまた改良される。本発明によ
る製造方法は少なくとも次の工程より成る。
a. 多結晶で例えば結晶学的な方向［100 ］に配向され
た表面を有するIII−Ｖ族の金属の基板100を形成する。
この基板は、この方法が製造に関して集積回路の製造方
法と共働するように、半絶縁性であるように選ばれる。
実際に、本発明の狙いとする目的はヘテロ接合集積トラ
ンジスタを得ることであって個別(diserete)トランジス
タを得ることではない。基板は、例えば低(Fe)イオンに
よるドーピングで得られた半絶縁性ガリウム砒素(GaAs)
で作られるのが好ましい。この基板はまた、インジウム
をドープされアニールされたガリウム砒素(GaAs)でつく
ることもでき、このガリウム砒素は転位がなくまた続い
てのIII−Ｖ族のエピタキシャル層の成長と両立できる
材料を得ることを可能にする。
た表面を有するIII−Ｖ族の金属の基板100を形成する。
この基板は、この方法が製造に関して集積回路の製造方
法と共働するように、半絶縁性であるように選ばれる。
実際に、本発明の狙いとする目的はヘテロ接合集積トラ
ンジスタを得ることであって個別(diserete)トランジス
タを得ることではない。基板は、例えば低(Fe)イオンに
よるドーピングで得られた半絶縁性ガリウム砒素(GaAs)
で作られるのが好ましい。この基板はまた、インジウム
をドープされアニールされたガリウム砒素(GaAs)でつく
ることもでき、このガリウム砒素は転位がなくまた続い
てのIII−Ｖ族のエピタキシャル層の成長と両立できる
材料を得ることを可能にする。
b. コレクタを得るために、ガリウム砒素の２つの平ら
なエピタキシャル層、すなわちｎ＋導電形の層１とｎ導
電形の層２を連続的に形成する。これ等の層のエピタキ
シャル成長は、気相または液相より行うことができる。
これはＭＯＣＶＤまたは分子線エピタキシー法（ＭＢ
Ｅ）により行うのが有利であろう、層１は0.2 から１μ
ｍ好ましくは0.5 μｍの厚さを有する。この層１は、例
えば約３から５・1018ions/cm3での珪素(Si)イオンによ
るドーピングによって得られるｎ＋導電形である（第2a
図参照）。層２の最適の厚さは０．３μｍで、例えば５
・1016ions/cm３での珪素(Si)イオンによるドーピング
によって得られるｎ導電形である。
なエピタキシャル層、すなわちｎ＋導電形の層１とｎ導
電形の層２を連続的に形成する。これ等の層のエピタキ
シャル成長は、気相または液相より行うことができる。
これはＭＯＣＶＤまたは分子線エピタキシー法（ＭＢ
Ｅ）により行うのが有利であろう、層１は0.2 から１μ
ｍ好ましくは0.5 μｍの厚さを有する。この層１は、例
えば約３から５・1018ions/cm3での珪素(Si)イオンによ
るドーピングによって得られるｎ＋導電形である（第2a
図参照）。層２の最適の厚さは０．３μｍで、例えば５
・1016ions/cm３での珪素(Si)イオンによるドーピング
によって得られるｎ導電形である。
c. 第２コレクタ層２の外面領域にｐ形電荷キャリヤを
局部的に打込んでｐ＋導電形のベース層31を形成する
（第2a図参照）。この目的で、例えばフォトレジストの
マスクMK１を層２の表面に形成し、ベース領域を形成し
ようとする領域の表面においてこのマスクに開口部を設
ける。この層31は、Be，MgまたはZnのようなイオンの浅
い打込み(100 nm およびそれ以下）によって形成され
る。更に、MgとBeまたはＦとMgの共同打込み(co-implan
tation) を行うことも可能で、この共同打込みは、活性
化の比率の改良および続く熱処理時の拡散の減少を可能
にする。打込まれたイオンの濃度は約５・1018cm-3であ
る。
局部的に打込んでｐ＋導電形のベース層31を形成する
（第2a図参照）。この目的で、例えばフォトレジストの
マスクMK１を層２の表面に形成し、ベース領域を形成し
ようとする領域の表面においてこのマスクに開口部を設
ける。この層31は、Be，MgまたはZnのようなイオンの浅
い打込み(100 nm およびそれ以下）によって形成され
る。更に、MgとBeまたはＦとMgの共同打込み(co-implan
tation) を行うことも可能で、この共同打込みは、活性
化の比率の改良および続く熱処理時の拡散の減少を可能
にする。打込まれたイオンの濃度は約５・1018cm-3であ
る。
d. ２つのエピタキシャルプレーナ重なり層、すなわ
ち、エミッタ層を形成するｎ導電形のIII−Ｖ族の３成
分材料例えばガリウム・アルミニウム・砒素(GaAlAs)の
第１層３と、接点の接続を可能にするためのｎ＋導電形
の２成分または３成分材料例えばGaAsまたはGaInAsの第
２層４とを形成する。これ等の層のエピタキシャル成長
は、層１および２の成長に対して選ばれたと同じ方法に
よって行われる（第2b図参照）。エミッタ層３は0.15μ
ｍ台の厚さを有し、接点層４は0.15μｍ台の厚さを有す
る。エミッタ層３はイオン例えばSiイオンにより５・10
17cm3台の濃度でドープされ、接点層４は２・1018/cm3
の濃度でSiイオンによりドープされる。ガリウム・アル
ミニウム・砒素(GaALAs)の層３はアルミウニムの0.25の
濃度を有するのが好ましい。
ち、エミッタ層を形成するｎ導電形のIII−Ｖ族の３成
分材料例えばガリウム・アルミニウム・砒素(GaAlAs)の
第１層３と、接点の接続を可能にするためのｎ＋導電形
の２成分または３成分材料例えばGaAsまたはGaInAsの第
２層４とを形成する。これ等の層のエピタキシャル成長
は、層１および２の成長に対して選ばれたと同じ方法に
よって行われる（第2b図参照）。エミッタ層３は0.15μ
ｍ台の厚さを有し、接点層４は0.15μｍ台の厚さを有す
る。エミッタ層３はイオン例えばSiイオンにより５・10
17cm3台の濃度でドープされ、接点層４は２・1018/cm3
の濃度でSiイオンによりドープされる。ガリウム・アル
ミニウム・砒素(GaALAs)の層３はアルミウニムの0.25の
濃度を有するのが好ましい。
e. ｎ形のコレクタを形成するのに選ばれた領域に、ガ
リウム砒素のｎ＋形コレクタ層１をガリウム砒素のｎ＋
形層４に接続するｎ＋形アイランド20を得るのに適した
深さで電荷キャリヤを局部的に打込む。この打込みは、
マスクMK３の開口部内で、イオン例えばSiのイオンによ
って５・1018/cm3台の濃度で行われる。この打ち込みの
終わりで、マスクMK３は除去される（第2b図参照）。所
望の５・1018/cm3での平らな輪郭を得るために、低減さ
れたエネルギによって行われる。
リウム砒素のｎ＋形コレクタ層１をガリウム砒素のｎ＋
形層４に接続するｎ＋形アイランド20を得るのに適した
深さで電荷キャリヤを局部的に打込む。この打込みは、
マスクMK３の開口部内で、イオン例えばSiのイオンによ
って５・1018/cm3台の濃度で行われる。この打ち込みの
終わりで、マスクMK３は除去される（第2b図参照）。所
望の５・1018/cm3での平らな輪郭を得るために、低減さ
れたエネルギによって行われる。
f. ゲルマニウム(Ge)の層50を堆積し、次いでシリカ(S
iO2)の層60を堆積する。これ等の堆積は、プラズマを用
いた気相よりの化学堆積法(PECVD)で行われる。ゲルマ
ニウム層は０．４μｍの厚さを有し、次いでシリカ層は
０．６μｍの厚さを有するのが好ましい（第2c図参
照）。
iO2)の層60を堆積する。これ等の堆積は、プラズマを用
いた気相よりの化学堆積法(PECVD)で行われる。ゲルマ
ニウム層は０．４μｍの厚さを有し、次いでシリカ層は
０．６μｍの厚さを有するのが好ましい（第2c図参
照）。
g. ベース領域に垂直な開口部61を規定する例えばフォ
トレジストのマスクMK２を位置決めし、シリカ層60を、
前記の開口部61を経て、ゲルマニウム層50の表面が露出
する迄エッチする。このエッチング工程は、層の面に垂
直なエッチング縁を得ることができる方法例えばCHF3-S
F6ガス（30：１の比）による反応性イオンエッチング(R
IE) によって行われる。したがって、層60に開口部が形
成され（第2d図参照）、この開口部は、第2d図の面に寸
法B0を有し、形成されるべきベース領域を規定する。
トレジストのマスクMK２を位置決めし、シリカ層60を、
前記の開口部61を経て、ゲルマニウム層50の表面が露出
する迄エッチする。このエッチング工程は、層の面に垂
直なエッチング縁を得ることができる方法例えばCHF3-S
F6ガス（30：１の比）による反応性イオンエッチング(R
IE) によって行われる。したがって、層60に開口部が形
成され（第2d図参照）、この開口部は、第2d図の面に寸
法B0を有し、形成されるべきベース領域を規定する。
h. ゲルマニウム層50を、エッチング縁の最下部シリカ
層の開口部の寸法に少なくとも等しいように層の面に平
行なエッチング速度と該面に垂直なエッチング速度の両
方でゲルマニウム層の縁の制御を可能にする方法によっ
て、開口部B0を通してエッチし、これ等エッチング縁の
端は、ゲルマニウム層内における１つの開口部E1の縁と
次の開口部E1の縁間の距離E0がエミッタ領域を規定する
（第３図参照）。この輪郭の形成は単一の操作で所謂自
己整合技法に従ってベース接点とエミッタ接点の両方の
規定を可能にするので、その形成は極めて正確に制御さ
れねばならない。
層の開口部の寸法に少なくとも等しいように層の面に平
行なエッチング速度と該面に垂直なエッチング速度の両
方でゲルマニウム層の縁の制御を可能にする方法によっ
て、開口部B0を通してエッチし、これ等エッチング縁の
端は、ゲルマニウム層内における１つの開口部E1の縁と
次の開口部E1の縁間の距離E0がエミッタ領域を規定する
（第３図参照）。この輪郭の形成は単一の操作で所謂自
己整合技法に従ってベース接点とエミッタ接点の両方の
規定を可能にするので、その形成は極めて正確に制御さ
れねばならない。
第３図に示すように、シリカ層の下に僅かに凹面のゲル
マニウム層が現れ、この凹面はデバイスの外部に向けら
れる。基板の面に平行なエッチング速度は160nm/mn台
で、基板の面に垂直なエッチング速度は325nm/mn台でな
ければならない。
マニウム層が現れ、この凹面はデバイスの外部に向けら
れる。基板の面に平行なエッチング速度は160nm/mn台
で、基板の面に垂直なエッチング速度は325nm/mn台でな
ければならない。
これは、30Mtorrの圧力と60Ｗの電力で、12.5SCCMを有
するSF６，４SCCMを有するO2および13.5SCCMを有するN2
のガスの混合物によるRIEによって得られる。これ等の
条件では、層の面に平行なエッチングは層の面に垂直な
エッチングの半分である、すなわちシリコン層の下のゲ
ルマニウムのエッチングの寸法はh1である。
するSF６，４SCCMを有するO2および13.5SCCMを有するN2
のガスの混合物によるRIEによって得られる。これ等の
条件では、層の面に平行なエッチングは層の面に垂直な
エッチングの半分である、すなわちシリコン層の下のゲ
ルマニウムのエッチングの寸法はh1である。
i. ｐ＋形電荷キャリヤを、開口部B0を経て、ベース層
31に達するに足るエネルギで局部的に打込み、ベース層
31をｎ＋形エピタキシャル層４の表面と接続するｐ＋形
アイランド30を形成する。この打込みは、Mg，Beまたは
Znイオンにより或は前述の共同打込みにより工程ｃにお
けると同様に行われる。平らな打込み輪郭は、２〜３・
1019cm-3の濃度が得られる迄、低減された強さによって
得られる。
31に達するに足るエネルギで局部的に打込み、ベース層
31をｎ＋形エピタキシャル層４の表面と接続するｐ＋形
アイランド30を形成する。この打込みは、Mg，Beまたは
Znイオンにより或は前述の共同打込みにより工程ｃにお
けると同様に行われる。平らな打込み輪郭は、２〜３・
1019cm-3の濃度が得られる迄、低減された強さによって
得られる。
打込みアニール処理はアルシン(AsH3)圧力で数分から10
分間 850℃で行うことができる。けれども、このアニー
ル処理は、拡散現象を最小にしまた活性化を改良するた
めに、デバイスを例えば３秒間 900℃にする「フラッシ
ュ」形が好ましい（第2d図参照）。
分間 850℃で行うことができる。けれども、このアニー
ル処理は、拡散現象を最小にしまた活性化を改良するた
めに、デバイスを例えば３秒間 900℃にする「フラッシ
ュ」形が好ましい（第2d図参照）。
j. ベース接点Ｂを形成するのに適した金属層70を開口
部B0内に堆積し、次いでシリカ層60を選択エッチングし
てゲルマニウム層50のボンドパッドを無傷で残す。この
金属層70は、低抵抗の接点を得ることを可能にする金−
マンガン(Au-Mn) 、金−ベリリウム(Au-Be) 、または金
−亜鉛(Au-Zn) 、特に４％のAu-Mn より構成するのが好
ましい。この層は開口部B0内だけでなくシリカ層60の表
面にも堆積される。シリカ層60をエッチする次の工程
は、「リフトオフ」により層70の所望しない部分を除去
させる。シリカ層60をエッチする工程は、開口部B0内に
形成されたベース接点を傷つけることなしにシリカ層60
を除去させるために、弗化水素酸(HF)の緩衝液(buffere
d soluton) で行われる。
部B0内に堆積し、次いでシリカ層60を選択エッチングし
てゲルマニウム層50のボンドパッドを無傷で残す。この
金属層70は、低抵抗の接点を得ることを可能にする金−
マンガン(Au-Mn) 、金−ベリリウム(Au-Be) 、または金
−亜鉛(Au-Zn) 、特に４％のAu-Mn より構成するのが好
ましい。この層は開口部B0内だけでなくシリカ層60の表
面にも堆積される。シリカ層60をエッチする次の工程
は、「リフトオフ」により層70の所望しない部分を除去
させる。シリカ層60をエッチする工程は、開口部B0内に
形成されたベース接点を傷つけることなしにシリカ層60
を除去させるために、弗化水素酸(HF)の緩衝液(buffere
d soluton) で行われる。
k. シリカ(SiO2)の新しい層80形成し（第2f図参照）、
次いでゲルマニウム層の上部レベルにおいてこのデバイ
スを平坦化し（第2g図参照）次いでゲルマニウム層50の
ボンドパッドを工程ｈの間に規定されたエッチング縁を
開口部51の領域に残る新しいシリカ層80のボンドパッド
に沿って高い精度でネガの形で維持することを可能にす
る方法で選択エッチングする（第2h図参照）。
次いでゲルマニウム層の上部レベルにおいてこのデバイ
スを平坦化し（第2g図参照）次いでゲルマニウム層50の
ボンドパッドを工程ｈの間に規定されたエッチング縁を
開口部51の領域に残る新しいシリカ層80のボンドパッド
に沿って高い精度でネガの形で維持することを可能にす
る方法で選択エッチングする（第2h図参照）。
前の開口部E1の寸法を有するこれ等パッド80の端は、特
に形成されるエミッタ接点を規定する開口部E0を規定す
る。層４に垂直なこれ等のパッド80の端は自己整合によ
ってコレクタ接点を規定することを可能にし、この垂直
位置は電極間の距離を規定する。
に形成されるエミッタ接点を規定する開口部E0を規定す
る。層４に垂直なこれ等のパッド80の端は自己整合によ
ってコレクタ接点を規定することを可能にし、この垂直
位置は電極間の距離を規定する。
シリカ(SiO2)の新しい厚い層の形成の間に開口部51はシ
リカで満たされる。次いで平坦化する方法が行われる。
このような方法の使用について1984年「アイ・イー・イ
ー(I.E.E.E.)」の「1984 5-エム・アイ・シー・コンフ
ァレンス，ジューン21-22(1984 5-MIC Conference，Jun
e 21-22)」第37-44 頁のＪ．Ｅ．Gimpelson 氏外の「プ
ラズマ・プラナリゼーション・ウイズ・ア・ノン−プレ
ーナ・サクリフィシャル・レイヤー(Plasma Planarizat
ion with a non-planar Sacrificial Layer)」またはさ
らに「ジャーナル・エレクトロケミカル・ソサイエテ
ィ，ソリッド・ステート・サイエンス・アンド・テクノ
ロジー(Journal ElectrochenicalSociety，Solid State
Science and Technology)」1986年１月のA.Shilz氏外
の「ツーレイヤー・プラナリゼーション・プロセス(Two
-Layer Planarization Process)」という表題の論文を
読むことをすすめる。ここでは、平坦化は、CHF3に対し
ては30SCCMでO2に対しては３SCCMを有するCHF3-O２ガス
によるRIE で行うことができる。誘電体層の反応性エッ
チングおよび金属化部分70のイオン加工による平坦化工
程の終わりでは、第2g図に示したデバイスが残り、この
デバイスではシリカ80は開口部51を満たしまたゲルマニ
ウム層50と同じ上部レベルにある。シリカパッド80は次
いで工程ｈの間に得られたゲマルニウムパッド50と同じ
輪郭をネガの形で有する。既に述べたように、この輪郭
はゲルマニウム50をエッチする工程の間維持されねばな
らない。したがってこのエッチング工程は、例えば、SF
6-N2（50％−50％）によりRIE で行われる。
リカで満たされる。次いで平坦化する方法が行われる。
このような方法の使用について1984年「アイ・イー・イ
ー(I.E.E.E.)」の「1984 5-エム・アイ・シー・コンフ
ァレンス，ジューン21-22(1984 5-MIC Conference，Jun
e 21-22)」第37-44 頁のＪ．Ｅ．Gimpelson 氏外の「プ
ラズマ・プラナリゼーション・ウイズ・ア・ノン−プレ
ーナ・サクリフィシャル・レイヤー(Plasma Planarizat
ion with a non-planar Sacrificial Layer)」またはさ
らに「ジャーナル・エレクトロケミカル・ソサイエテ
ィ，ソリッド・ステート・サイエンス・アンド・テクノ
ロジー(Journal ElectrochenicalSociety，Solid State
Science and Technology)」1986年１月のA.Shilz氏外
の「ツーレイヤー・プラナリゼーション・プロセス(Two
-Layer Planarization Process)」という表題の論文を
読むことをすすめる。ここでは、平坦化は、CHF3に対し
ては30SCCMでO2に対しては３SCCMを有するCHF3-O２ガス
によるRIE で行うことができる。誘電体層の反応性エッ
チングおよび金属化部分70のイオン加工による平坦化工
程の終わりでは、第2g図に示したデバイスが残り、この
デバイスではシリカ80は開口部51を満たしまたゲルマニ
ウム層50と同じ上部レベルにある。シリカパッド80は次
いで工程ｈの間に得られたゲマルニウムパッド50と同じ
輪郭をネガの形で有する。既に述べたように、この輪郭
はゲルマニウム50をエッチする工程の間維持されねばな
らない。したがってこのエッチング工程は、例えば、SF
6-N2（50％−50％）によりRIE で行われる。
l. 新しいシリカ層80のパッドをマスクとして役立て
て、エミッタ接点Ｅとコレクタ接点Ｃを夫々形成するの
に適した金属層90を堆積し、次いで新しいシリカ層80を
夫々除去する。エミッタおよびコレクタ接点の層90を形
成するのに適した金属は、合金Au-Ge とその上のニッケ
ル層の多重層が有利である（第2h図参照）。接点は400
℃でアニール処理を受ける。
て、エミッタ接点Ｅとコレクタ接点Ｃを夫々形成するの
に適した金属層90を堆積し、次いで新しいシリカ層80を
夫々除去する。エミッタおよびコレクタ接点の層90を形
成するのに適した金属は、合金Au-Ge とその上のニッケ
ル層の多重層が有利である（第2h図参照）。接点は400
℃でアニール処理を受ける。
堆積の間金属層90はシリカパッド80も被覆するが、層90
のこの望ましくない部分は、例えばHF緩衝液によりシリ
カの除去の間にリフトオフにより除去される。
のこの望ましくない部分は、例えばHF緩衝液によりシリ
カの除去の間にリフトオフにより除去される。
所要のプレーナ形を有するヘテロ接合トランジスタのデ
バイスが次いで得られる（第2i図参照）。その上、この
デバイスは、ゲルマニウム層50のエッチング縁が得られ
次いでこの輪郭がシカパッド80上にネガの形で維持され
る単一の操作において、ベース接点に対するコレクタ接
点の自己整合によって得られる。
バイスが次いで得られる（第2i図参照）。その上、この
デバイスは、ゲルマニウム層50のエッチング縁が得られ
次いでこの輪郭がシカパッド80上にネガの形で維持され
る単一の操作において、ベース接点に対するコレクタ接
点の自己整合によって得られる。
m. ｎ形エミッタ３の上表面に達することができる程の
エネルギを有する漏洩電流を避けるために、マスクとし
て役立つコレクタ、ベースおよびエミッタ接点Ｃ，Ｂお
よびＥの夫々の間にそれ等の間に絶縁アイランド110 を
形成するのに適した種類(species) を局部的にイオン打
込みする。この目的で、硼素(B) イオンまたは酸素イオ
ン或いはまたプロトンを約２・1018cm-3の濃度で打込む
ことができる。
エネルギを有する漏洩電流を避けるために、マスクとし
て役立つコレクタ、ベースおよびエミッタ接点Ｃ，Ｂお
よびＥの夫々の間にそれ等の間に絶縁アイランド110 を
形成するのに適した種類(species) を局部的にイオン打
込みする。この目的で、硼素(B) イオンまたは酸素イオ
ン或いはまたプロトンを約２・1018cm-3の濃度で打込む
ことができる。
したがって、本発明のデバイスは種々の利点を有する。
第１には、ガリウム砒素の半絶縁性基板の使用は、電界
効果トランジスタ、ダイオード等のような他のデバイス
との製造に関して該基板が共働することを可能にし、一
方Si基板の使用はボンドパッドの寄生容量を除くことも
可能にする。
第１には、ガリウム砒素の半絶縁性基板の使用は、電界
効果トランジスタ、ダイオード等のような他のデバイス
との製造に関して該基板が共働することを可能にし、一
方Si基板の使用はボンドパッドの寄生容量を除くことも
可能にする。
本発明の変形においては、半絶縁性基板はガリウム・イ
ンジウム・砒素より成り、この基板は、アニーリングに
よって直接に半絶縁性として得られ、特に、欧州特許出
願EP-A-0176130号より知られているように転位が避けら
れる。
ンジウム・砒素より成り、この基板は、アニーリングに
よって直接に半絶縁性として得られ、特に、欧州特許出
願EP-A-0176130号より知られているように転位が避けら
れる。
他方において、この変形においては、コレクタ層１は例
えばセレン(Se)イオンを用いたイオン打込みによって直
接に半絶縁性基板100 に形成されることができる。
えばセレン(Se)イオンを用いたイオン打込みによって直
接に半絶縁性基板100 に形成されることができる。
エミッタフィンガが極めて狭くつくられ、デバイスの性
能を改良させるということに留意され度い。実際に、こ
のトランジスタHBT の等価回路は、ベースと直列の抵抗
とベースコレクタ容量を示す。
能を改良させるということに留意され度い。実際に、こ
のトランジスタHBT の等価回路は、ベースと直列の抵抗
とベースコレクタ容量を示す。
このトランジスタの周波数応答は、ベース抵抗とベース
−コレクタ容量で決まる。トランジスタの寸法の減少は
前記の２つのファクタの積を減少させ、したがってトラ
ンジスタの周波数応答を増加させる。この結果、この周
波数応答はこの場合従来公知のデバイスに対して実際に
且つ著しく改良された性能を示す。
−コレクタ容量で決まる。トランジスタの寸法の減少は
前記の２つのファクタの積を減少させ、したがってトラ
ンジスタの周波数応答を増加させる。この結果、この周
波数応答はこの場合従来公知のデバイスに対して実際に
且つ著しく改良された性能を示す。
本発明の方法は更にトランジスタを形成するための絶縁
工程を有する。この目的で、次の工程ｄ′を工程ｄと工
程ｅの間に入れることができる。
工程を有する。この目的で、次の工程ｄ′を工程ｄと工
程ｅの間に入れることができる。
ｄ′．トランジスタの周縁以外のトランジウタの活性領
域を被覆するマスクMK４の開口部内へのイオン好ましく
は０＋イオンの打込み（第４図参照）。このイオンはト
ランジスタの周縁の絶縁領域101 内に打込まれる。
域を被覆するマスクMK４の開口部内へのイオン好ましく
は０＋イオンの打込み（第４図参照）。このイオンはト
ランジスタの周縁の絶縁領域101 内に打込まれる。
活性領域の絶縁を得るために硼素(B) イオンを打込むこ
とは従来より知られている。このタイプの硼素イオン打
込みは欠点を生じ、例えばｎおよびｐ形層を絶縁させる
が、これは、ベース層がデバイス全表面上にエピタキシ
ーによって得られ、本発明による場合のように完全に規
定された層31に局限されない時に必要である。
とは従来より知られている。このタイプの硼素イオン打
込みは欠点を生じ、例えばｎおよびｐ形層を絶縁させる
が、これは、ベース層がデバイス全表面上にエピタキシ
ーによって得られ、本発明による場合のように完全に規
定された層31に局限されない時に必要である。
この場合、酸素による絶縁の方が硼素よりも好ましい
が、これは、若し硼素を選べばその有効性が500-600 ℃
を超える温度でのアニール処理の間に消失するという事
実に基づく。ところで、600 ℃以上のこのようなアニー
リング処理は本発明の方法では後で用いられる。
が、これは、若し硼素を選べばその有効性が500-600 ℃
を超える温度でのアニール処理の間に消失するという事
実に基づく。ところで、600 ℃以上のこのようなアニー
リング処理は本発明の方法では後で用いられる。
したがって、ベース領域は絶縁以外の方法で規定される
ので硼素絶縁は必要なく、反対に酸素絶縁が好ましい。
ので硼素絶縁は必要なく、反対に酸素絶縁が好ましい。
本発明の方法は更にｐ形電荷キャリヤがベース層31から
エミッタ層３に拡散するのを避けるように意図された工
程を含むことができる。この目的で、この方法は工程ｃ
と工程ｄの間にこの場合次のような工程ｃ′を有する。
エミッタ層３に拡散するのを避けるように意図された工
程を含むことができる。この目的で、この方法は工程ｃ
と工程ｄの間にこの場合次のような工程ｃ′を有する。
ｃ′．10から20 nm 台の厚さを有する故意にドープされ
ないまたは弱くｐ−ドープされたGaAsの層２の表面にエ
ピタキシャル層32を形成し、層31より層３へのｐ形電荷
キャリヤと拡散を避ける（第４図参照）。
ないまたは弱くｐ−ドープされたGaAsの層２の表面にエ
ピタキシャル層32を形成し、層31より層３へのｐ形電荷
キャリヤと拡散を避ける（第４図参照）。
本発明の方法はまた前記の工程ｃ′と工程ｄの間に次の
工程ｃ″を有することもできる。
工程ｃ″を有することもできる。
ｃ″．エミッタとベース間に大きな電流増幅を得させる
漸次的なヘテロ接合を得るように、０から25％のAlの組
成勾配を有するGaAlAsのエピタキシャル層33を形成する
（第４図参照）。
漸次的なヘテロ接合を得るように、０から25％のAlの組
成勾配を有するGaAlAsのエピタキシャル層33を形成する
（第４図参照）。
本発明の方法はまた工程ｈと工程ｉの間に次のような工
程ｈ′を有することもできる。
程ｈ′を有することもできる。
ｈ′．不純物ベース領域下方に絶縁領域34をつくりかく
してベース−コレクタ容量を低減するために開口部B0を
通して酸素イオンを打込み、これによってトランジスタ
の周波数応答を改良させる。打込まれる酸素の好ましい
濃度は５・1016cm-3から５・1018cm-3である。打込みの
深さは、層31と層１の間の領域である（第2d図参照）。
してベース−コレクタ容量を低減するために開口部B0を
通して酸素イオンを打込み、これによってトランジスタ
の周波数応答を改良させる。打込まれる酸素の好ましい
濃度は５・1016cm-3から５・1018cm-3である。打込みの
深さは、層31と層１の間の領域である（第2d図参照）。
第1b図はデバイスの一実施態様の平面図を示す。破線
は、工程ｄ′の間活性領域を被覆し、したがってこの活
性領域を規定するマスクMK４の縁を示す。
は、工程ｄ′の間活性領域を被覆し、したがってこの活
性領域を規定するマスクMK４の縁を示す。
本発明の要旨を逸脱しない範囲においてトランジスタの
その他の実施態様および特に電極の多数のその他の形態
が可能である。
その他の実施態様および特に電極の多数のその他の形態
が可能である。
最後に、工程ｄ′の間に活性領域と絶縁を設ける代り
に、この絶縁を、トランジスタの活性領域を被覆するマ
スクの周囲にプロトンまたは硼素を打込む最終工程ｍ′
の間に形成することもできる。
に、この絶縁を、トランジスタの活性領域を被覆するマ
スクの周囲にプロトンまたは硼素を打込む最終工程ｍ′
の間に形成することもできる。
この方法に使用される種々の寸法に対する好ましい値は
次の通りである。
次の通りである。
Ｂ０＝１から２μｍ Ｅ１＝ 0.9から1.6 μｍ ｈ１＝ 0.2から0.3 μｍ Ｅ０＝ 0.5から１μｍ 本発明の変形として、従来公知と工程ｃを次のような工
程C0で置換えることによって得ることもできる。
程C0で置換えることによって得ることもできる。
C0．ベース層を形成するためにｐ＋導電形のIII−Ｖ族
の２成分材料のエピタキシャル層31′を形成し、次いで
ベース領域を規定するマスクの周囲をコレクタ層２の上
部レベル迄エッチングする。このエッチング工程はドラ
イエッチングまたはウェットエッチング工程とすること
ができる。ベース領域31′が次いでコレクタ層２上に浮
彫りで存する。方法は前述したように更に行われる。ｐ
＋層31′の厚さは１μｍ台である。得られたデバイスは
したがって準(quasi) プレーナである。
の２成分材料のエピタキシャル層31′を形成し、次いで
ベース領域を規定するマスクの周囲をコレクタ層２の上
部レベル迄エッチングする。このエッチング工程はドラ
イエッチングまたはウェットエッチング工程とすること
ができる。ベース領域31′が次いでコレクタ層２上に浮
彫りで存する。方法は前述したように更に行われる。ｐ
＋層31′の厚さは１μｍ台である。得られたデバイスは
したがって準(quasi) プレーナである。
ヘテロ接合を得るのに必要な条件を考慮に入れれば、ト
ランジスタを得るのに他のIII−Ｖ族材料を意図するこ
ともできる。
ランジスタを得るのに他のIII−Ｖ族材料を意図するこ
ともできる。
第1a図は本発明の方法によりつくられたヘテロ接合プレ
ーナバイポーラトランジスタの略断面図、 第1b図はその平面図、 第2a図から第2i図は本発明の方法の種々の工程における
トランジスタの略断面図、 第３図はベースとエミッタの規定時のシリカ層の下のゲ
ルマニウム層のエッチング輪郭を示す一部拡大略断面
図、 第４図は本発明の方法の変形を図解するためのトランジ
スタの略断面図である。 １……第１コレクタ層、２……第２コレクタ層 ３……エミッタ層、４……接点層 20，30，110 ……アイランド 31……ベース層、50……ゲルマニウム層 60……シリカ層、61……開口部 70……金属層（ベース接点） 80……シリカ層（パッド） 90……金属層、100 ……半絶縁性基板 101 ……絶縁領域、Ｂ……ベース接点 Ｃ……コレクタ接点、Ｅ……エミッタ接点、 Ｅ１……開口部 MK1，MK2，MK3，MK4……マスク
ーナバイポーラトランジスタの略断面図、 第1b図はその平面図、 第2a図から第2i図は本発明の方法の種々の工程における
トランジスタの略断面図、 第３図はベースとエミッタの規定時のシリカ層の下のゲ
ルマニウム層のエッチング輪郭を示す一部拡大略断面
図、 第４図は本発明の方法の変形を図解するためのトランジ
スタの略断面図である。 １……第１コレクタ層、２……第２コレクタ層 ３……エミッタ層、４……接点層 20，30，110 ……アイランド 31……ベース層、50……ゲルマニウム層 60……シリカ層、61……開口部 70……金属層（ベース接点） 80……シリカ層（パッド） 90……金属層、100 ……半絶縁性基板 101 ……絶縁領域、Ｂ……ベース接点 Ｃ……コレクタ接点、Ｅ……エミッタ接点、 Ｅ１……開口部 MK1，MK2，MK3，MK4……マスク
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−224073（ＪＰ，Ａ)
Claims (14)
- 【請求項１】第１導電形の２成分材料の少なくとも１つ
のコレクタ層、前記の第１導電形と反対の第２導電形の
２成分材料のベース層、第１導電形の３成分材料のエミ
ッタおよび第１導電形の高濃度にドープされた２成分接
点層を順次有する構造を製造する工程を少なくとも有す
る、プレーナ構造をもったヘテロ接合バイポーラトラン
ジスタ形の半導体デバイスの製造方法において、更に次
の工程を有することを特徴とするヘテロ接合バイポーラ
トランジスタ形の半導体デバイスの製造方法。 a) ゲルマニウム(Ge)の層を堆積し、次いでシリカ(SiO
2)の層を堆積する工程。 b) ベース接点領域に垂直な開口部を規定するマスクMK
２を堆積し、層の面に垂直なエッチング縁を得ることが
できる方法によってゲルマニウム層の表面が露出する迄
前記開口部を通してシリカ層をエッチングし、かくして
互いに離れた開口部をシリカ層内に形成する工程。 c) ゲルマニウム層を、エッチング縁の最下部がシリカ
層の開口部の寸法に少なくとも等しいように層の面に平
行なエッチング速度と該面に垂直なエッチング速度の両
方でゲルマニウム層のエッチング縁の制御を可能にする
方法によって、開口部を通してエッチし、これ等エッチ
ング縁の端は、ゲルマニウム層内の１つの開口部の縁と
次の開口部の縁間の距離がエミッタ領域を規定するよう
にまたこれ等エッチング縁がデバイスの外部に向けて曲
げられた凹面を有するようにして、非常に高い精度で開
口部を規定する工程。 d) ベース層を接点層に接続する第２導電形のアイラン
ドを形成するように、開口部を通し、ベース層に達する
に足るエネルギで、第２導電形のイオンを局部的に打込
む工程。 e) ベース接点を形成するのに適した金属層を堆積し、
次いで、シリカ層を選択エッチングしてゲルマニウム層
のパッドを無傷で残す工程。 f) 非常に大きな厚さを有するシリカ(SiO2)の新しい層
を形成し、デバイスをゲルマニウム層の上部レベルで平
坦化し、次いで、ゲルマニウムのボンドパッドを、工程
c)の間に規定されたエッチング縁の輪郭を工程b)の間に
規定された開口部の領域に残る新しいシリカ層のパッド
に沿ってネガの形で高い精度で維持させる方法により選
択エッチングし、この場合これ等シリカパッドは、それ
等の上部によって、工程c)の間に規定された１つの開口
部の縁と次の開口部の縁間のゲルマニウム内の距離に等
しい寸法を有する開口部を規定する工程。 g) 新しいシリカ層のパッドをマスクとして役立ててエ
ミッタおよびコレクタ接点を形成するのに適した金属層
を形成し、次いで新しいシリカ層のパッドを除去する工
程。 h) マスクとして役立つコレクタ、ベースおよびエミッ
タ接点間に、電極間に絶縁アイランドを形成するのに適
した種類を第１導電形のエミッタ層の上面に達するのを
可能にするエネルギで局部的にイオン打込みをする工
程。 - 【請求項２】コレクタ、ベースおよびエミッタ層を半絶
縁性基板上に形成し、この構造体において、コレクタ
を、第１の層が高濃度にドープされた第１導電形の２つ
の２成分層の重なりによって形成し、ベース層を、第２
のコレクタ層の表面領域内への第２導電形イオンの局部
的打込みによって形成し、第１のコレクタ層を接点層に
接続するアイランドを、コレクタを形成するように選ば
れた領域への第１導電形のイオンの局部打込みにより形
成する請求項１記載の方法。 - 【請求項３】トランジスタを、トランジスタの活性領域
を規定する絶縁領域を形成するのに適したイオン打込み
によって絶縁し、この場合活性層はこの走査中マスクさ
れる請求項１または２記載の方法。 - 【請求項４】２成分ベース層から３成分エミッタ層への
電荷キャリヤの拡散を避けるために，ベース層と３成分
エミッタ層の間に故意にドープされない２成分層を形成
する請求項１乃至３の何れか１項記載の方法。 - 【請求項５】エミッタとベースの間に漸次的なヘテロ接
合を得るために、故意にドープされない２成分層と３成
分エミッタ層の間に組成勾配を有する３成分層を形成す
る請求項４記載の方法。 - 【請求項６】工程b)と工程c)の間にベース領域の下に絶
縁領域を形成するのに適したイオンを開口部に打込む工
程 b′）を有する請求項１乃至５の何れか１項記載の方
法。 - 【請求項７】基板は、結晶学的な方向［100 ］に配向さ
れた半絶縁性のガリウム砒素(GaAs)より成り、２成分層
はガリウム砒素(GaAs)より成り、３成分層は、場合によ
っては、勾配が与えられる場合元素Alの組成勾配を有す
るガリウム・アルミニウム・砒素(GaAlAs)より成り、第
１導電形はｎ形であり、第２の反対の導電形はｐ形であ
る請求項２乃至５の何れか１項記載の方法。 - 【請求項８】ｎ＋またはｎ導電形を得るために層をSi＋
イオンでドープする請求項７記載の方法。 - 【請求項９】ｎ＋導電形のアイランドを得るために、与
えられるイオン打込みをSi＋イオンで行う請求項７また
は８記載の方法。 - 【請求項１０】 p＋導電形の領域を得るために、与えら
れるイオン打込みを、Be，Mg，Znのなかより或いはFeと
BeかＰとMgの組合せのなかより選ばれたイオンで行う請
求項１乃至９の何れか１項記載の方法。 - 【請求項１１】ベース接点を形成するための工程d)の間
に堆積される金属層はAu-Mn 、 Au-BeおよびAu-Zn のな
かより選ばれ、エミッタおよびコレクタ接点を形成する
ための工程h)の間に堆積される金属層はAu-Ge とその上
のNiの多重層である請求項１乃至10の何れか１項記載の
方法。 - 【請求項１２】絶縁層を形成するために、酸素(0＋)イ
オンを打込む請求項３または６記載の方法。 - 【請求項１３】電極間に絶縁領域を形成するために、工
程h)の間に、Ｂイオン、Ｏイオンおよびプロトンのなか
より選ばれたイオンが打込まれる請求項１乃至12の何れ
か１項記載の方法。 - 【請求項１４】ベース層は、コレクタ層の上部レベル迄
ベース領域を規定するマスクの周りにエッチされた第２
導電形のIII−Ｖ族の２成分元素の付加層である請求項
１乃至13の何れか１項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8718391A FR2625612B1 (fr) | 1987-12-30 | 1987-12-30 | Procede de realisation d'un dispositif semiconducteur du type transistor bipolaire a heterojonction |
| FR8718391 | 1987-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110941A JPH02110941A (ja) | 1990-04-24 |
| JPH0622242B2 true JPH0622242B2 (ja) | 1994-03-23 |
Family
ID=9358459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328067A Expired - Fee Related JPH0622242B2 (ja) | 1987-12-30 | 1988-12-27 | ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4889824A (ja) |
| EP (1) | EP0322961B1 (ja) |
| JP (1) | JPH0622242B2 (ja) |
| KR (1) | KR0139414B1 (ja) |
| DE (1) | DE3871928T2 (ja) |
| FR (1) | FR2625612B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322814A (en) * | 1987-08-05 | 1994-06-21 | Hughes Aircraft Company | Multiple-quantum-well semiconductor structures with selective electrical contacts and method of fabrication |
| US4954457A (en) * | 1988-10-31 | 1990-09-04 | International Business Machines Corporation | Method of making heterojunction bipolar transistors |
| US4996165A (en) * | 1989-04-21 | 1991-02-26 | Rockwell International Corporation | Self-aligned dielectric assisted planarization process |
| US4914049A (en) * | 1989-10-16 | 1990-04-03 | Motorola, Inc. | Method of fabricating a heterojunction bipolar transistor |
| FR2658362A1 (fr) * | 1990-02-09 | 1991-08-16 | Philips Electronique Lab | Procede de realisation par autoalignement, d'un dispositif semiconducteur integre, comprenant au moins la formation d'un premier contact d'electrode encapsule et muni d'espaceurs et d'un second contact d'electrode autoaligne sur celui-ci. |
| DE69128364T2 (de) * | 1990-02-22 | 1998-04-09 | Canon Kk | Lateraler Bipolartransistor |
| US5073507A (en) * | 1991-03-04 | 1991-12-17 | Motorola, Inc. | Producing a plasma containing beryllium and beryllium fluoride |
| US5286661A (en) * | 1992-08-26 | 1994-02-15 | Motorola, Inc. | Method of forming a bipolar transistor having an emitter overhang |
| JPH07176688A (ja) * | 1993-12-20 | 1995-07-14 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5486483A (en) * | 1994-09-27 | 1996-01-23 | Trw Inc. | Method of forming closely spaced metal electrodes in a semiconductor device |
| US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
| US5912481A (en) * | 1997-09-29 | 1999-06-15 | National Scientific Corp. | Heterojunction bipolar transistor having wide bandgap, low interdiffusion base-emitter junction |
| US6841795B2 (en) * | 2002-10-25 | 2005-01-11 | The University Of Connecticut | Semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation |
| US8159048B2 (en) * | 2004-01-30 | 2012-04-17 | Triquint Semiconductor, Inc. | Bipolar junction transistor geometry |
| US9281245B2 (en) * | 2012-12-28 | 2016-03-08 | Texas Instruments Incorporated | Latchup reduction by grown orthogonal substrates |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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