CN116741824A - 半导体元件及其形成方法 - Google Patents

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CN116741824A CN202210202934.8A CN202210202934A CN116741824A CN 116741824 A CN116741824 A CN 116741824A CN 202210202934 A CN202210202934 A CN 202210202934A CN 116741824 A CN116741824 A CN 116741824A
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Abstract

一种半导体元件及其形成方法，其中该半导体元件包括具有第一导电类型的衬底、设置于衬底上的外延层、设置于外延层中的掺杂区、以及设置穿过掺杂区并延伸进入外延层中的栅极电极。外延层具有第一导电类型，而掺杂区具有第二导电类型，第二导电类型不同于第一导电类型。栅极电极包括具有第一尺寸的第一结构和于第一结构之上的第二结构。第二结构包括主体部和于主体部之下的凸出部，其中主体部具有第二尺寸，第二尺寸大于第一尺寸，而凸出部具有第一尺寸。

Description

半导体元件及其形成方法
技术领域
本发明实施例是关于半导体元件及其形成方法，特别是关于“分离栅极(split-gate)”的设计及其形成方法。
背景技术
传统的金属氧化物半导体场效晶体管(metal-oxide semiconductor fieldeffect transistor,MOSFET)为受欢迎的分离式功率元件。特定的功率元件(具有垂直扩散配置的元件)具有PN接面结构，其以N型的飘移区(drift region)和上方的P型掺杂区所构成。PN接面结构主要是用来承受施加于传统的金属氧化物半导体场效晶体管的电压。当改善金属氧化物半导体场效晶体管的操作电压时，需要较少的掺杂浓度和较厚的N型飘移区。用来改善PN接面结构所承受的电压的方式导致传统的金属氧化物半导体场效晶体管的较大的导通电阻(on-resistance)。传统的金属氧化物半导体场效晶体管的导通电阻受限于N型飘移区的掺杂浓度和厚度。
垂直扩散的配置具有在电路中用掉较少空间的优势。然而，由于垂直扩散的配置，N型飘移区的厚度可能会影响元件的整体性能。尽管增加N型飘移区的厚度可改善操作电压，从而提升击穿电压，这样做也可能增加导通电阻，而导致更高的热和更大的功率损失(power loss)。换言之，需在击穿电压和导通电阻之间做取舍。因此，需要提出创新的方法来解决取舍的问题。
发明内容
在一实施例中，一种半导体元件包括具有第一导电类型的衬底、设置于衬底上的外延层、设置于外延层中的掺杂区、以及设置穿过掺杂区并延伸进入外延层中的栅极电极。外延层具有第一导电类型，而掺杂区具有第二导电类型，第二导电类型不同于第一导电类型。栅极电极包括具有第一尺寸的第一结构和于第一结构之上的第二结构。第二结构包括主体部和于主体部之下的凸出部，其中主体部具有第二尺寸，第二尺寸大于第一尺寸，而凸出部具有第一尺寸。
在另一实施例中，一种半导体元件的形成方法包括提供衬底和于衬底上的外延层；形成掺杂区于外延层中；以及形成栅极沟槽穿过掺杂区并延伸进入外延层中。栅极沟槽包括第一开口和于第一开口之下的第二开口。第一开口具有第一宽度，而第二开口具有第二宽度，第二宽度小于第一宽度。半导体元件的形成方法更包括以金属材料填入第二开口；回蚀金属材料成为栅极电极的第一结构，其中第一结构的顶面低于第二开口的顶部；沉积栅极介电层于第一结构的顶面上，其中栅极介电层的位置低于第二开口的顶部；以及形成栅极电极的第二结构于栅极介电层上并填入第二开口的剩余部分和第一开口。
在传统的设计中，电场可能集中靠近栅极电极的底部。创新设计的“分离栅极”特征可将电场驱赶至漏极端，以提升击穿电压。较大尺寸栅极结构的凸出部可进一步抑制导通电阻。以所述特征，半导体元件可成功地增加击穿电压并同时减少导通电阻。
附图说明
以下将配合所附图式详述本发明实施例的各面向。值得注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是根据本发明的一些实施例，半导体元件的剖面示意图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K是根据本发明的一些实施例，在制造半导体元件的中间阶段的剖面示意图。
附图标号
10:半导体元件
100:衬底
110:外延层
120:掺杂区
130:井区
140:栅极沟槽
140A:第一开口
140B:第二开口
150:栅极介电层
150A:第一部分
150B:第二部分
150C:第三部分
160:栅极电极
160A:第一结构
160B:第二结构
200:层间介电层
210:源极沟槽
220:掺杂接触区
230:源极电极
240:漏极电极
D:总深度
D1:第一深度
D2:第二深度
E:凸出深度
M1:第一台面宽度
M2:第二台面宽度
P:节距
W1:第一宽度
W2:第二宽度
具体实施方式
以下发明提供了许多不同的实施例或范例，用于实施本发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件之上，可包括形成第一和第二部件直接接触的实施例，也可包括额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。
应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，与空间相关用词，例如“在…下方”、“下方”、“较低的”、“在…上方”、“上方”、“较高的”和类似用语可用于此，以便描述如图所示一元件或部件和其他元件或部件之间的关系。这些空间用语企图包括使用或操作中的装置的不同方位，以及图式所述的方位。当装置被转至其他方位(旋转90°或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
在本发明实施例中，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的±20％之内，或±10％之内，或±5％之内，或±3％之内，或±2％之内，或±1％之内，或甚至±0.5％之内。在此给定的数量为大约的数量。亦即，在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与所属技术领域中具有通常知识者所通常理解的相同涵义。应能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例中有特别定义。
以下所发明的不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以主导所讨论的各种实施例及/或结构之间的关系。
功率元件，如金属氧化物半导体场效晶体管(metal-oxide semiconductor fieldeffect transistor,MOSFET)，可被广泛地运用在模拟(analog)电路和数字(digital)电路的功率系统组件中。为了减少功率元件的功率损失(power loss)，导通电阻(on-resistance)必须要降低。从先前的实验来看，已发现减少外延厚度可降低不想要的导通电阻。然而，外延厚度的减少超过一定的程度时，功率元件的击穿电压(breakdown voltage)可能无法维持在可接受的水准。简单来说，增加外延厚度可同时增加击穿电压和导通电阻，而减少外延厚度可同时减少击穿电压和导通电阻。仅调整外延厚度无法同时地提升击穿电压并抑制导通电阻。
已发现在金属氧化物半导体场效晶体管中使用“分离栅极(split-gate)”可维持击穿电压并减少导通电阻。“分离栅极”结构的配置可将电场驱赶至漏极端，从而增加击穿电压并减少导通电阻。“分离栅极”包括不同尺寸的两个结构。具有较大尺寸的结构决定导通电阻，而具有较小尺寸的结构决定击穿电压。更具体而言，本发明介绍一种由具有较大尺寸延伸的创新凸出部(protruding portion)。凸出部具有其较小尺寸，使得导通电阻可进一步受到抑制。
图1是根据本发明的一些实施例，半导体元件10的剖面示意图。在一些实施例中，垂直配置的半导体元件可包含任何数量的栅极结构和源极结构交错设置，取决于运用和设计需求。为了简化起见，图1仅绘示一个栅极结构横向地设置于一对源极结构之间。根据本发明的一些实施例，半导体元件10包括衬底100、外延层110、掺杂区120、井区130、栅极介电层150、栅极电极160、层间介电(interlayer dielectric,ILD)层200、掺杂接触区220、源极电极230、以及漏极电极240。在一些实施例中，栅极介电层150可包括第一部分150A、第二部分150B、以及第三部分150C。再者，栅极电极160可包括第一结构160A和第二结构160B。
参照图1，衬底100可为例如晶圆或晶粒，但本发明实施例并不以此为限。在一些实施例中，衬底100可为半导体衬底，例如硅衬底。此外，在一些实施例中，半导体衬底亦可为：元素半导体(elemental semiconductor)，包括锗(germanium)；化合物半导体(compoundsemiconductor)，包含氮化镓(gallium nitride,GaN)、碳化硅(silicon carbide,SiC)、砷化镓(gallium arsenide,GaAs)、磷化镓(gallium phosphide,GaP)、磷化铟(indiumphosphide,InP)、砷化铟(indium arsenide,InAs)、及/或锑化铟(indium antimonide,InSb)；合金半导体(alloy semiconductor)，包含硅锗(silicon germanium,SiGe)合金、磷砷镓(gallium arsenide phosphide,GaAsP)合金、砷铝铟(aluminum indium arsenide,AlInAs)合金、砷铝镓(aluminum gallium arsenide,AlGaAs)合金、砷镓铟(galliumindium arsenide,GaInAs)合金、磷镓铟(gallium indium phosphide,GaInP)合金、及/或砷磷镓铟(gallium indium arsenide phosphide,GaInAsP)合金、或其组合。
在其他实施例中，衬底100也可以是绝缘层上半导体(semiconductor oninsulator,SOI)衬底。绝缘层上半导体衬底可包含底板、设置于底板上的埋入式氧化物(buried oxide,BOX)层、以及设置于埋入式氧化物层上的半导体层。此外，衬底100可为第一导电类型或第二导电类型。在下述实施例中，第一导电类型和第二导电类型可分别代表N型和P型。第一导电类型(N型)和第二导电类型(P型)可个别以合适的掺质(或杂质)掺杂。N型掺质可包括磷、而P型掺质可包括硼。在本发明的特定实施例中，衬底100可为第一导电类型(N型)，其掺杂浓度大约介于1×1019cm-3和3×1019cm-3之间。
在其他实施例中，衬底100可包括隔离结构(未绘示)以定义主动区并电性隔离衬底100之内或之上的主动区部件，但本发明实施例并不以此为限。隔离结构可包括深沟槽隔离(deep trench isolation,DTI)结构、浅沟槽隔离(shallow trench isolation,STI)结构、或局部硅氧化(local oxidation of silicon,LOCOS)结构。在一些实施例中，形成隔离结构可包括例如在衬底100上形成绝缘层，选择性地刻蚀绝缘层和衬底100以形成由衬底100顶面延伸至衬底100内一位置的沟槽，其中沟槽位于相邻的主动区之间。接着，形成隔离结构可包括沿着沟槽成长富含氮(如氧氮化硅(silicon oxynitride,SiON))的衬层，再以沉积工艺将绝缘材料(如二氧化硅(silicon dioxide,SiO2)、氮化硅(silicon nitride,SiN)、或氮氧化硅)填入沟槽中。之后，对沟槽中的绝缘材料进行退火工艺，并对衬底100进行平坦化工艺以移除多余的绝缘材料，使沟槽中的绝缘材料与衬底100的顶面齐平。
继续参照图1，在衬底100上提供外延层110。根据本发明的一些实施例，外延层110具有第一导电类型，其掺杂浓度大约介于2.9×1014cm-3和5.0×1014cm-3之间。在本发明的一特定实施例中，衬底100与外延层110具有相同的导电类型，而衬底100的掺杂浓度大于外延层110的掺杂浓度。外延层110的材料可包括砷、其他类似材料、或其组合。外延层110的厚度可大约介于4μm和8μm之间，例如大约6μm。可借由外延成长形成外延层110。
继续参照图1，可在外延层110内形成掺杂区120，其可由外延层110的顶面延伸。在一些实施例中，掺杂区120可减少基体电阻(body resistance)、避免对后续形成的源极电极230冲穿(punch-through)、以及改善非箝位电感式负载开关耐用性(unclampedinductive load switching ruggedness)。根据本发明的一些实施例，掺杂区120具有第二导电类型(P型)，其掺杂浓度大约介于1×1012cm-3和5×1012cm-3之间。掺杂区120的厚度可大约介于0.8μm和1.2μm之间。可借由例如离子注入(ion implantation)及/或扩散工艺(diffusion process)形成掺杂区120。
继续参照图1，可在掺杂区120内形成井区130，其可由掺杂区120的顶面延伸。在一些实施例中，井区130具有第一导电类型(N型)。应注意的是，井区130(N型)于掺杂区120(P型)内和掺杂区120于外延层110(N型)内的配置可构成双极性(NPN)接面。在元件操作期间，可在双极性接面中形成耗尽(depletion)区以降低漏电流并提升击穿电压。根据本发明的一些实施例，井区130具有大约介于4×1012cm-3和7×1012cm-3之间的掺杂浓度。井区130的厚度可大约介于1.2μm和1.8μm之间。井区130的形成方法可与掺杂区120的形成方法类似，其细节将不于此重复赘述。
参照图1，可形成栅极介电层150和栅极电极160穿过井区130和掺杂区120，并延伸进入外延层110中。如先前所提及，栅极电极160可包括第一结构160A和第二结构160B。第二结构160B位在第一结构160A之上。栅极电极160可作为半导体元件10的晶体管栅极端。在一些实施例中，可借由栅极介电层150(其细节将于下详述)将栅极电极160与垂直通道区隔绝。栅极电极160的材料可包括金属、金属氮化物(如氮化钛(titanium nitride,TiN))、金属氧化物(如氧化钛(titanium oxide,TiO))、其他合适的材料、或其组合，但本发明实施例并不以此为限。金属可包括钴(cobalt,Co)、钌(ruthenium,Ru)、铝(aluminum,Al)、钨(tungsten,W)、铜(copper,Cu)、钛(titanium,Ti)、钽(tantalum,Ta)、银(silver,Ag)、金(gold,Au)、铂(platinum,Pt)、镍(nickel,Ni)、锌(zinc,Zn)、铬(chromium,Cr)、钼(molybdenum,Mo)、铌(niobium,Nb)、其他类似材料、其组合，或其多膜层，但本发明实施例并不以此为限。
栅极电极160的第一结构160A和第二结构160B是被栅极介电层150的一部分(或第二部分150B)“分离”，展现出本发明实施例的“分离栅极”特征。第一结构160A具有大约介于0.6μm和0.8μm之间的横向尺寸、以及大约介于3.5μm和4.0μm之间的垂直尺寸。根据本发明的一些实施例，栅极电极160的第二结构160B进一步包括主体部和由主体部底部往外延伸的凸出部。第二结构160B的主体部具有大约介于0.85μm和0.95μm之间的横向尺寸、以及大约介于1.2μm和1.5μm之间的垂直尺寸。第二结构160B的凸出部具有与第一结构160A相同的横向尺寸，而第二结构160B的凸出部的垂直尺寸可大约介于0.15μm和0.25μm之间，例如大约0.20μm。
如图1所示，第二结构160B的凸出部垂直地位于第一结构160A和第二结构160B的主体部之间。如前述，第一结构160A决定半导体元件10的击穿电压，而第二结构160B决定半导体元件10的导通电阻。传统的“分离栅极”结构并不具有凸出部，其可作为第一结构160A和第二结构160B之间的接面。尽管传统的“分离栅极”特征可以降低导通电阻并维持击穿电压，凸出部的存在提供了在第二结构160B上尺寸缩小的行为，使得导通电阻可更进一步的被抑制。应理解的是，凸出部的垂直尺寸(或在图2K中的凸出深度E)不能超过指定的范围(例如大约介于0.15μm和0.25μm之间)。若凸出深度E(绘示于图2K)太小，则半导体元件10的电性特性可能不会被显著地提升。相反地，若凸出深度E太大，栅极介电层150的第二部分150B可能被消耗。
继续参照图1，除了第二部分150B以外，栅极介电层150的第一部分150A和第三部分150C分别围绕第一结构160A和第二结构160B的外围。更具体来说，栅极介电层150的第一部分150A顺应性地设置于第一结构160A的相对两侧和底部上。第三部分150C顺应性地设置于第二结构160B的相对两侧上，并于第二结构160B的主体部的露出底面上。栅极介电层150提供第一结构160A和第二结构160B之间的绝缘、以及栅极电极160和掺杂层(如外延层110、掺杂区120、或井区130)之间的绝缘。应理解的是，在元件操作期间，会产生垂直通道区贯穿井区130、掺杂区120、以及外延层110。
栅极介电层150的材料可包括氧化硅、氮化硅、或其多膜层。在其他实施例中，栅极介电层150包括具有高介电常数的材料，而在这些实施例中，栅极介电层150可具有大于约7.0的介电常数(或k值)，且可包括金属氧化物或铪(hafnium,Hf)、铝、锆(zirconium,Zr)、镧(lanthanum,La)、镁(magnesium,Mg)、钡(barium,Ba)、钛、铅(lead,Pb)、其他类似材料、或其组合的硅酸盐(silicate)。栅极介电层150的厚度可大约介于和/>之间，例如大约/>根据本发明的一些实施例，第一部分150A、第二部分150B、以及第三部分150C可具有相同的厚度。应理解的是，若栅极介电层150的厚度太大，可产生过多的电容值(特别是介于第一结构160A和第二结构160B之间)。若栅极介电层150的厚度太小，则绝缘的功能可能会受损。可借由分子束沉积(molecular beam deposition,MBD)、原子层沉积(atomiclayer deposition,ALD)、电浆辅助化学气相沉积(plasma-enhanced chemical vapordeposition,PECVD)、其他类似方法、或其组合形成栅极介电层150。
如图1所示，栅极电极160的第一结构160A和栅极介电层150的第一部分150A垂直地设置横越掺杂区120和外延层110。栅极电极160的第二结构160B的凸出部和栅极介电层150的第二部分150B是完全地设置于掺杂区120内。栅极电极160的第二结构160B的主体部和栅极介电层150的第三部分150C设置穿过井区130并延伸进入掺杂区120中。应理解的是，栅极电极160的第二结构160B的主体部和栅极介电层150的第三部分150C必须延伸进入掺杂区120，以将电场推移朝向漏极端，从而提升击穿电压。然而，栅极电极160的第二结构160B的主体部和栅极介电层150的第三部分150C不能延伸进入外延层110中，这样做可能导致击穿失效。再者，栅极电极160的第一结构160A和栅极介电层150的第一部分150A不能触及衬底100，这样做可能导致操作失效。
参照图1，可在外延层110、栅极介电层150、以及栅极电极160上形成层间介电层200。更具体而言，层间介电层200覆盖井区130、栅极介电层150的第三部分150C、以及栅极电极160的第二结构160B。在一些实施例中，层间介电层200可针对下方的结构提供机械保护和绝缘。层间介电层200的材料可包括氧化硅、氮化硅、碳化硅、氧氮化硅、氧氮碳化硅(silicon oxynitrocarbide,SiOxNyC1-x-y，其中x和y是在0至1的范围)、四乙氧基硅烷(tetraethylorthosilicate,TEOS)、未掺杂硅酸玻璃、掺杂氧化硅(如硼掺杂磷硅酸玻璃(boronphosphosilicate glass,BPSG)、熔硅石玻璃(fused silica glass,FSG)、磷硅酸玻璃(phosphosilicate glass,PSG)、硼掺杂硅酸玻璃(boron-doped silicate glass,BSG)、或其他类似材料)、低介电常数(low-k)介电材料、或其他合适的介电材料。可借由化学气相沉积(chemical vapor deposition,CVD)、高密度电浆化学气相沉积(high-densityplasma chemical vapor deposition,HDP-CVD)、电浆辅助化学气相沉积、流动性化学气相沉积(flowable chemical vapor deposition,FCVD)、次大气压化学气相沉积(sub-atmospheric chemical vapor deposition,SACVD)、其他类似方法、或其组合形成层间介电层200。
继续参照图1，可依序地形成掺杂接触区220和源极电极230穿过层间介电层200和井区130，并延伸进入掺杂区120中。更具体而言，掺杂接触区220垂直地设置横越井区130和掺杂区120。源极电极230设置穿过层间介电层200，并延伸进入井区130中。掺杂接触区220的材料可包括砷、其他类似材料、或其组合。根据本发明的一些实施例，掺杂接触区220具有第二导电类型(P型)，其掺杂浓度大约介于1×1015cm-3和3×1015cm-3之间。掺杂接触区220的厚度可大约介于0.6μm和0.8μm之间。
源极电极230可作为半导体元件10的晶体管源极端。源极电极230的材料可与栅极电极160的材料类似，其细节将不于此重复赘述。源极电极230的厚度可大约介于0.35μm和0.55μm之间。可借由化学气相沉积、物理气相沉积(physical vapor deposition,PVD)、原子层沉积、其他类似方法、或其组合形成掺杂接触区220和源极电极230。在形成掺杂接触区220之后和形成源极电极230之前，可使用离子注入及/或扩散工艺掺杂掺杂接触区220。
参照图1，可在衬底100的背侧(backside)上，或相对于外延层110的表面上(其外延层110设置在衬底100的前侧(frontside)上)形成漏极电极240。更具体而言，漏极电极240覆盖衬底100的背侧。漏极电极240可作为半导体元件10的晶体管漏极端。应理解的是，源极电极230和漏极电极240定义了先前所提及在元件操作期间所产生的垂直通道区。漏极电极240的材料可与栅极电极160或源极电极230类似，其细节将不于此重复赘述。漏极电极240的厚度可大约介于10μm和20μm之间。可借由晶背金属化(back metallization)形成漏极电极240，其利用与形成源极电极230类似的方法，其细节将不于此重复赘述。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K是根据本发明的一些实施例，在制造半导体元件10的中间阶段的剖面示意图。应注意的是，在图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K中的分步步骤仅为例示性目的，而并非用来限定本发明实施例。举例来说，可新增、移除、替换、重组、以及重复图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K所示的各种步骤。
参照图2A，提供衬底100和外延层110。如先前所提及，可借由外延成长在衬底100上形成外延层110，其外延成长可包括金属有机化学气相沉积(metal organic chemicalvapor deposition,MOCVD)、分子束外延(molecular beam epitaxy,MBE)、液相外延(liquid phase epitaxy,LPE)、气相外延(vapor phase epitaxy,VPE)、选择性外延成长(selective epitaxial growth,SEG)、其他类似方法、或其组合。衬底100和外延层110皆可具有第一导电类型(N型)。
参照图2B，可在外延层110内形成掺杂区120。在替代实施例中，不使用离子注入及/或扩散工艺(如前述)，可在外延层110的成长期间原位(in situ)掺杂掺杂区120。在其他实施例中，可一起使用原位和注入掺杂。掺杂区120具有第二导电类型(P型)，其不同于衬底100或外延层110的导电类型。
参照图2C，可在掺杂区120内形成井区130，其掺杂区120形成于外延层110内。井区130具有第一导电类型(N型)。如先前所提及，外延层110、掺杂区120、以及井区130的配置构成双极性接面，以在元件操作期间降低漏电流并提升击穿电压。
图2D和图2E绘示栅极沟槽140的形成，其中栅极介电层150和栅极电极160将形成于其内。栅极沟槽140可包括第一开口140A和第二开口140B。第二开口140B设置于第一开口140A之下。
参照图2D，首先形成第一开口140A穿过井区130，并延伸进入掺杂区120中。第一开口140A具有第一宽度W1和第一深度D1。第一宽度W1可大约介于0.6μm和1.4μm之间，例如大约0.95μm。应注意的是，本发明的第一开口140A包括圆化角，使得后续形成的栅极介电层150和栅极电极160可采用其轮廓，这样的轮廓产生的应力小于使用尖角的轮廓所产生的应力。可借由光刻工艺，接着进行刻蚀工艺来形成第一开口140A。光刻工艺可包括涂布光刻胶、软烤(soft baking)、曝光、曝光后烘烤、显影、其他类似技术、或其组合。刻蚀工艺可包括干刻蚀、湿刻蚀、其他类似方法、或其组合。
参照图2E，在形成第一开口140A之后，可由第一开口140A的底面形成第二开口140B。第二开口140B垂直地设置横越掺杂区120和外延层110。第二开口140B具有第二宽度W2和第二深度D2。第二宽度W2可大约介于0.2μm和0.9μm之间，例如大约0.55μm。类似于第一开口140A的特征，第二开口140B包括圆化底部。第二开口140B的形成与第一开口140A类似，其细节将不于此重复赘述。
如图2E所示，栅极沟槽140具有总深度D，其大约介于2.2μm和3.0μm之间，例如大约2.6μm。根据本发明的一些实施例，第一宽度W1比第二宽度W2大约1.5至2.0倍。第二深度D2比第一深度D1大约4至6倍。尽管本实施例绘示在形成第二开口140B之前形成第一开口140A，但本发明实施例并不以此为限。举例来说，可一开始形成具有第二宽度W2和总深度D的开口，接着再进行凹蚀以扩展开口的上部使其具有第一宽度W1。
图2F和图2G绘示形成栅极介电层150和栅极电极160于栅极沟槽140中以具有先前所定义的轮廓。可沿着栅极沟槽140的侧壁和底部顺应性地沉积栅极介电层150，以隔绝栅极电极160与掺杂层(如外延层110、掺杂区120、或井区130)。可先填入第二开口140B，接着再填入第一开口140A。
参照图2F，可在栅极沟槽140的第二开口140B中沉积栅极介电层150的第一部分150A和栅极电极160的第一结构160A。在进行刻蚀工艺以形成第二开口140B之后，且在移除光刻图案之前，可依序地填入栅极介电材料和栅极电极材料于第二开口140B中。在填入第二开口140B之后，可进行平坦化工艺(如化学机械磨片(chemical mechanical polish,CMP)或回蚀)以移除光刻图案和多余的栅极介电材料和栅极电极材料。根据本发明的一些实施例，进一步凹蚀栅极介电材料和栅极电极材料于第二开口140B的顶部(或第一开口140A和第二开口140B之间的接合处)之下。剩余的栅极介电材料和栅极电极材料则分别成为栅极介电层150的第一部分150A和栅极电极160的第一结构160A。借由让第一部分150A和第一结构160A的顶面在第二开口140B的顶部之下，后续形成的第二结构160B可具有凸出部，作为本揭露实施例的关键特征。
参照图2G，可在栅极沟槽140的剩余部分中(或更具体而言，第二开口140B的剩余部分和整个第一开口140A)沉积栅极介电层150的第二部分150B和第三部分150C、以及栅极电极160的第二结构160B。可在第一开口140A的侧壁上、在第二开口140B剩余部分的侧壁上、以及在第一部分150A和第一结构160A的顶面上顺应性地形成相同的栅极介电材料。之后，相同的栅极电极材料可完全地填满栅极沟槽140。可进行相同的平坦化工艺以移除栅极沟槽140之外多余的栅极介电材料和栅极电极材料。在平坦化工艺之后，井区130、栅极介电材料、以及栅极电极材料的顶面彼此齐平。栅极介电材料接触第一部分150A和第一结构160A顶面的区段成为第二部分150B，而其余的栅极介电材料成为第三部分150C。被第二部分150B和第三部分150C围绕的栅极电极材料成为第二结构160B。
参照图2H，可在井区130、栅极介电层150、以及栅极电极160上沉积层间介电层200。在一些实施例中，层间介电层200将栅极沟槽140封住。栅极电极160可与上方的结构分离以避免任何潜在的短路。
参照图2I，形成一对源极沟槽210穿过层间介电层200和井区130，并延伸进入掺杂区120中。应注意的是，源极沟槽210横向地设置于栅极电极160的相对两侧。栅极电极160可横向地位于后续形成的源极电极230之间。
参照图2J，可在源极沟槽210中依序地填入接触材料和源极电极材料。更具体而言，接触材料可能仅填入源极沟槽210的下部，而源极电极材料可填满源极沟槽210的剩余部分。可进行平坦化工艺以移除源极沟槽210之外多余的源极电极材料。在平坦化工艺之后，层间介电层200和源极电极材料的顶面彼此齐平。接触材料成为掺杂接触区220，而剩余的源极电极材料成为源极电极230。可定义相邻的源极电极230之间的横向距离为半导体元件10的节距P。
参照图2K，可在衬底100的背侧上形成漏极电极240，从而完成半导体元件10的制作(或至少其主动组件)。在一些实施例中，漏极电极240覆盖衬底100的整个背侧表面，使得漏极电极240可被每个源极电极230共享，其中可产生垂直通道区。
可定义栅极电极160和其中一个源极电极230之间的横向距离为台面(mesa)宽度。如第2K图所示，栅极电极160横向地位在该对源极电极230的正中间。换言之，在栅极电极160任一侧的台面宽度皆相同，因此可呈现对称的行为。由于本发明实施例的栅极电极160包括不同尺寸的两个结构，因此具有两个不同的台面宽度。第一台面宽度M1定义栅极电极160的第二结构160B和其中一个源极电极230之间的距离，而第二台面宽度M2定义栅极电极160的第一结构160A和其中一个源极电极230之间的距离。如前述，栅极电极160横向地位在该对源极电极230的正中间，在栅极电极160相对两侧的第一台面宽度M1或第二台面宽度M2对称，因而在栅极电极160任一侧具有相同的尺寸。
在一特定实施例中，比较具有“分离栅极”特征的示例元件与具有统一尺寸的单一栅极电极的传统元件。列出设计特征并量测电性参数。相关数据整理于表1中。
表1
设计和电性参数 传统设计 创新设计 差异
外延厚度 6.0μm 6.0μm 0
栅极沟槽深度 2.60μm 2.60μm 0
沟槽第一宽度 (不适用) 0.95μm (不适用)
沟槽第二宽度 0.55μm 0.55μm 0
第一台面宽度 (不适用) 1.15μm (不适用)
第二台面宽度 1.35μm 1.35μm 0
节距 3.25μm 3.25μm 0
击穿电压 46.98V 59.10V +20.51％
导通电阻 4.06m-ohm 2.60m-ohm -35.96％
临界电压 3.62V 2.79V -23.04％
饱和漏极电流 8.05×10-6A 1.24×10-5A +53.79％
为了达到有效的比较，传统设计和创新设计之间的一些参数(如外延厚度、栅极沟槽深度、以及节距)将保持一致。由于传统设计的沟槽仅具有单一尺寸，只能有一个沟槽宽度，因而只能有一个台面宽度。应注意的是，节距等于两倍台面宽度和沟槽宽度的总和。针对创新设计，节距等于两倍第一台面宽度和沟槽第一宽度的总和(3.25μm＝2×1.15μm+0.95μm)，或等于两倍第二台面宽度和沟槽第二宽度的总和(3.25μm＝2×1.35μm+0.55μm)。
在此特定实施例中，套用具有凸出部的“分离栅极”特征可增加击穿电压20.51％，并减少导通电阻35.96％。临界电压(threshold voltage)掉了23.04％，但位移的值量对于业界标准仍为可接受的。再者，由于提升操作电压，也改善了饱和漏极电流。
尽管可能需要额外的遮罩来制造具有两个不同尺寸的栅极沟槽140，所得的元件展现出优越的电性表现。在传统的设计中，电场可能集中靠近栅极电极的底部。创新设计的“分离栅极”特征可将电场驱赶至漏极端，以提升击穿电压。较大尺寸栅极结构的凸出部可进一步抑制导通电阻。以所述特征，半导体元件10可成功地增加击穿电压并同时减少导通电阻。
以上概述数个实施例的特征，以使本领域技术人员可以更加理解本发明实施例的观点。本领域技术人员应该理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同目的及/或优势。本领域技术人员也应该理解到，此类等效的结构并无悖离本发明实施例的精神与范围，且可在不违背本发明实施例的精神和范围之下，做各式各样的改变、取代和替换。因此，本发明实施例的保护范围当视前附的权利要求范围所界定者为准。另外，虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明实施例的范围。
整份说明书对特征、优点或类似语言的引用，并非意味可以利用本发明实施例实现的所有特征和优点应该或者可以在本发明的任何单一实施例中实现。相对地，涉及特征和优点的语言被理解为其意味着结合实施例描述的特定特征、优点或特性包括在本发明的至少一个实施例中。因而，在整份说明书中对特征和优点以及类似语言的讨论可以但不一定代表相同的实施例。
再者，在一或多个实施例中，可以任何合适的方式组合本发明实施例的所描述的特征、优点和特性。根据本文的描述，本领域技术人员将意识到，可在没有特定实施例的一个或多个特定特征或优点的情况下实现本发明实施例。在其他情况下，在某些实施例中可辨识附加的特征和优点，这些特征和优点可能不存在于本发明的所有实施例中。

Claims (20)

1.一种半导体元件，其特征在于，包括：
一衬底，具有一第一导电类型；
一外延层，设置于该衬底上，其中该外延层具有该第一导电类型；
一掺杂区，设置于该外延层中，其中该掺杂区具有一第二导电类型，该第二导电类型不同于该第一导电类型；以及
一栅极电极，设置穿过该掺杂区并延伸进入该外延层中，其中该栅极电极包括：
一第一结构，具有一第一尺寸；以及
一第二结构，于该第一结构之上，其中该第二结构包括一主体部和一凸出部，该凸出部于该主体部之下，其中该主体部具有一第二尺寸，该第二尺寸大于该第一尺寸，而该凸出部具有该第一尺寸。
2.如权利要求1所述的半导体元件，其特征在于，更包括一栅极介电层，其中该栅极介电层包括：
一第一部分，设置于该第一结构的相对两侧和底部上；
一第二部分，设置于该第一结构和该第二结构的该凸出部之间；以及
一第三部分，设置于该第二结构的相对两侧上。
3.如权利要求1所述的半导体元件，其特征在于，该第二结构的该凸出部是垂直地位于该第一结构和该第二结构的该主体部之间。
4.如权利要求1所述的半导体元件，其特征在于，更包括一井区，设置于该掺杂区中，其中该井区具有该第一导电类型。
5.如权利要求4所述的半导体元件，其特征在于，该栅极电极的该第二结构的该主体部设置穿过该井区并延伸进入该掺杂区中。
6.如权利要求1所述的半导体元件，其特征在于，该栅极电极的该第二结构的该凸出部是完全地设置于该掺杂区中。
7.如权利要求1所述的半导体元件，其特征在于，该栅极电极的该第一结构是设置横越该掺杂区和该外延层。
8.如权利要求1所述的半导体元件，其特征在于，更包括一层间介电ILD层，设置于该外延层和该栅极电极上。
9.如权利要求8所述的半导体元件，其特征在于，更包括一源极电极，设置穿过该层间介电层并延伸进入井区中。
10.如权利要求9所述的半导体元件，其特征在于，更包括一掺杂接触区，于该源极电极之下并延伸进入该掺杂区中，其中该掺杂接触区具有该第二导电类型。
11.如权利要求1所述的半导体元件，其特征在于，更包括一漏极电极，设置于该衬底相对于该外延层的另一侧上。
12.一种半导体元件的形成方法，其特征在于，包括：
提供一衬底和于该衬底上的一外延层；
形成一掺杂区于该外延层中；
形成一栅极沟槽穿过该掺杂区并延伸进入该外延层中，其中该栅极沟槽包括：
一第一开口，具有一第一宽度；以及
一第二开口，于该第一开口之下，其中该第二开口具有一第二宽度，该第二宽度小于该第一宽度；
以一金属材料填入该第二开口；
回蚀该金属材料成为一栅极电极的一第一结构，其中该第一结构的顶面低于该第二开口的顶部；
沉积一栅极介电层于该第一结构的顶面上，其中该栅极介电层的位置低于该第二开口的顶部；以及
形成该栅极电极的一第二结构于该栅极介电层上并填入该第二开口的一剩余部分和该第一开口。
13.如权利要求12所述的半导体元件的形成方法，其特征在于，该栅极介电层更延伸于该栅极电极的相对两侧和底部上。
14.如权利要求12所述的半导体元件的形成方法，其特征在于，更包括形成一井区于该掺杂区中。
15.如权利要求14所述的半导体元件的形成方法，其特征在于，该第一开口穿过该井区并延伸进入该掺杂区中，而该第二开口是形成横越该掺杂区和该外延层。
16.如权利要求12所述的半导体元件的形成方法，其特征在于，该第一开口的一第一深度小于该第二开口的一第二深度。
17.如权利要求12所述的半导体元件的形成方法，其特征在于，更包括：
沉积一层间介电层于该外延层和该栅极电极上；
形成一源极沟槽穿过该层间介电层并延伸进入该掺杂区中；以及
以一源极电极填入该源极沟槽。
18.如权利要求17所述的半导体元件的形成方法，其特征在于，更包括在填入该源极电极之前，形成一掺杂接触区于该源极沟槽中，其中该掺杂接触区与该掺杂区直接接触。
19.如权利要求17所述的半导体元件的形成方法，其特征在于，该第二结构和该源极电极之间的一第一台面宽度小于该第一结构和该源极电极之间的一第二台面宽度。
20.如权利要求12所述的半导体元件的形成方法，其特征在于，更包括形成一漏极电极于该衬底相对于该外延层的另一侧上。
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