JP3787467B2 - 半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法 - Google Patents

半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、一方の導電型の半導体部を有しており、該半導体内に、前記一方の導電型とは反対の、他方の導電型の、少なくとも1つの活性ゾーンが設けられている、半導体構成素子用の縁構造及びドリフト領域体(”内部構造”)に関する。
【0002】
【従来の技術】
公知のように、高ドーピングドリフト区間を有するトランジスタの場合、高いブロッキング電圧も達成することができる。この例としては、ジャンクショントレンチMOS電界効果トランジスタ、及び、一方の導電型の半導体内に設けられたフロート状態の、他方の導電型の領域を有するトランジスタがある。
【0003】
ジャンクショントレンチMOS電界効果トランジスタ、例えば、”CoolMOS”トランジスタは、n導電型半導体層を複数回エピタキシャル析出し、p導電型ドーピング材を打込み(注入)、続いて拡散することによって形成することができ、その結果、p導電型の「円柱」がn導電型半導体層内に形成される。その際、p導電型円柱の全ドーピング材の量は、ほぼ、n導電型半導体層の全ドーピング材の量に相応している必要がある。
【0004】
【発明が解決しようとする課題】
本発明の課題は、両導電型のドーピングの全量を正確に同じにする必要はなくて、高いアバランシェ強度によって特徴付けられる半導体構成素子用の縁構造及びドリフト領域体を提供し、更に、半導体構成素子用の、そのような縁構造、及び、そのようなドリフト領域体の製造方法を提供することにある。
【0005】
【課題を解決するための手段】
この課題は、本発明によると、冒頭に記載した半導体構成素子用の縁構造及びドリフト領域体において、半導体部内に、エピタキシャル層が積層されており、該積層されたエピタキシャル層間に、他方の導電型の多数の領域が埋め込まれており、活性ゾーンのほぼ下側の領域内に位置している領域は、つながっているか、又は、エピタキシャル層内の、他方の導電型の接続ゾーンを介して相互に連結されているが、それ以外ではフロート状態であるようにしたことによって解決される。
【0006】
【発明の実施の形態】
一方の導電型が、例えば、リンでのnドーピングであって、他方の導電型が、例えば、ホウ素でのpドーピングである場合、本発明の縁構造乃至本発明のドリフト領域体では、pドーピング材料の量は、縁領域内では、nドーピング材の量よりも高い。と言うのは、幾つかの、又は全てのフロート状態のp領域が、遮断負荷時に完全には排除されない場合に欠点ではないからである。フロート状の領域により、縁領域内での電界強度を均一に低減することができ、そのことは、2次元シミュレーションにより容易に証明することができる。
【0007】
本発明の有利で合目的的な構成は、従属請求項に記載されている。
【0008】
半導体部上に設けられた絶縁層内に、通常のように、フィールドプレートが設けられている。同様に、半導体部の上面領域内に、フィールドプレートの下側に、他方の導電型の付加的な保護リングが設けられている。
【0009】
接続ゾーンは、有利には、領域自体よりも弱くドーピングされており、この領域は、この接続ゾーンを介して、半導体構成素子の活性ゾーンの下側で相互に接続されている。
【0010】
半導体部は、シリコン又はシリコンカーバイド(SiC)から形成されている。接続半導体は、同様に可能である。
【0011】
半導体構成素子用の縁構造及びドリフト領域体の製造方法は、一方の導電型の、それぞれの半導体層を、一方の導電型の半導体基板上に順次連続してエピタキシャルにより形成し、更に、各個別層の形成後、活性ゾーンの下側の領域内では、それぞれのエピタキシャル層内に、及び、その他の縁領域内では、少なくとも各2番目毎のエピタキシャル層(又は、各4番目乃至5番目のエピタキシャル層)内に、他方の導電型のドーピング材をイオン打込み及び/又は拡散により挿入することを特徴としている。
【0012】
半導体構成素子用の縁構造及びドリフト領域体の他の手法は、一方の導電型の個別半導体層を、順次エピタキシャルにより半導体基板上に形成し、各半導体層を、まっすぐに堆積されたエピタキシャル半導体層内の活性ゾーンの下側の領域内に形成した後、V字型のトレンチを形成し、該該形成の際、トレンチの床及びカラー領域が高くドーピングされ、且つ、トレンチの側壁が弱くドーピングされるようにして、前記床及びカラー領域が他方の導電型の領域を形成し、且つ、側壁が接続ゾーンを形成する。このために、例えば、斜めイオン打込みを使用することができる。この打込みの実施後、別のエピタキシャル層が析出され、その際、そのようにしてトレンチが充填される。この処理が複数回繰り返され、その際、個別エピタキシャル層内の他の導電型の各領域間に所望の電気接続ゾーンが製造される迄繰り返される。可能な拡散後、最後に、他の導電型の領域と、弱くドーピングされた接続ゾーンとが、半導体構成素子の活性ゾーンの下側の、これらの各領域間相互に流通され、その結果、半導体構成素子の活性ゾーンの下側で、他の導電型の高ドーピング領域が、種々の面で、他の導電型の弱ドーピング接続ゾーンを介して相互に接続されており、縁領域では、活性ゾーンの下側の領域の外部に、他の導電型の領域がフロート状態で設けられていて、接続ゾーンを介して種々の面で相互に接続されていない。
【0013】
トレンチ内には、寿命キラー原子を導入することができ、そうすることによって、例えば、ダイオード用の小さなメモリ電荷を達成することができる。
【0014】
半導体構成素子は、ジャンクショントレンチMOS電界効果トランジスタ、ダイオード、IGBT(絶縁ゲート付バイポーラトランジスタ)、SiCジャンクション電界効果トランジスタ等である。
【0015】
【実施例】
以下、図示の実施例を用いて、本発明を詳細に説明する。
【0016】
図では、相互に相応する構成部品には、それぞれ同じ参照番号が付けられている。
【0017】
図1には、n導電型半導体領域3とn導電型半導体領域4とから形成されていて、例えば、アルミニウムのような金属製のドレイン電極2(ドレイン電圧+Uが印加されている)を有するシリコン半導体基板1が示されている。この半導体基板1上には、種々異なるエピタキシャル層5,6,7,8,9,10,11が、p導電型半導体領域12内に埋め込まれている。n導電型ソースゾーン13とp導電型チャネルゾーン14の下側のドリフト領域内には、p導電型領域12が垂直方向に統合されており、p導電型領域12は、この領域外ではフロート状態に形成されている。
【0018】
個別層5〜11のエピタキシャル析出時に、このために、活性ゾーン13,14の下側にp導電型ドーピング材、例えば、硼素を有するイオン打込み(注入)部が、個別層5〜11の各層面に続くように設けられており、縁領域内には、そのような打込み部が単に例えば各4番目毎の層内に設けられている。
【0019】
縁領域内には、p導電型ドーピング材の全量は、n導電型ドーピング材の全量よりも大きいようにすることができる。と言うのは、幾つかの、又は、全てのp導電型「島状」フロート領域12は、遮断負荷時に完全には排除されないからである。
【0020】
フロートp導電型領域12により、縁領域内で、電界強度を均一に低減することができ、その結果、アバランシェ強度がかなり向上する。
【0021】
図1に示されているように、このMOS電界効果トランジスタでは、更にゲート電極15(この電極に、ゲート電圧+Uが印加されている)、ソースコンタクト16(アースに接続されている)、フィールドプレート17(ゾーン14乃至エピタキシャル層11と接続されており、アルミニウム電極18に接続されている)が、例えば、二酸化シリコン製の絶縁層19上に設けられている。電極15及びフィールドプレート17は、例えば、ドーピング多結晶シリコンから形成することができる。
【0022】
図2には、高電圧MOS電界効果トランジスタ用の本発明の縁構造の別の実施例が示されている。この実施例では、活性ゾーン13,14の下側の領域内には、p導電型領域12が、p導電型の接続ゾーン20の上に垂直方向に相互に統合されていて、そのようにして、それぞれ格子を形成している。更に、この実施例では、更にp導電型保護リング21及びイオン打込みにより形成されたn導電型上面ゾーン22が設けられている。保護リング21は、その際、それぞれ対応のフィールドプレート17に接続されている。図2の構造用の可能な製造方法について、以下で更に図4を用いて詳細に説明する。
【0023】
図3には、本発明の別の実施例として、高電圧ダイオード用の縁構造及びドリフト領域体が図示されており、その際、ここでは、電極2には、電圧+UAが印加されており、活性ゾーン13,14の代わりに、アノードA用のアノードコンタクト24を有するp導電型ゾーン23が設けられている。ちなみに、この実施例は、図2の縁構造及びドリフト領域体に相応している。
【0024】
図4から分かるように、図2及び3の実施例のドリフト領域と同様に製造することができる:ほぼ10〜50μm厚のエピタキシャル層5乃至6内には、それぞれ層5乃至6の析出後、トレンチ(溝)25乃至26がエッチングによって形成され、その後、このトレンチには、アクセプタが埋め込まれ、その際、カラー及び床領域27乃至28には、アクセプタ、例えば、硼素が高くドーピングされており、側壁領域29には、極めて弱くしか硼素がドーピングされていない。このために、斜め打込みが用いられており、及び/又は、トレンチ25乃至26は、図4に示されているように、V字型に形成されている。打込み後、例えば、トレンチ25内には、第2のエピタキシャル層6が析出され、その際、このトレンチ25は、n導電型材料で充填されている。続いて行われる拡散によって、このカラー乃至床領域27乃至28から領域12が形成され、それから、この領域12は、側壁領域29の上に、弱くドーピングされた接続ゾーン20として相互に接続されている。トレンチ25,26は、その首領域が、ほぼ1〜2μm幅である。しかし、他の値も可能であることは明らかである。
【0025】
半導体には、シリコン又はシリコンカーバイドを使用することができる。特に、シリコンカーバイドの場合に半導体適している縁構造及びドリフト領域の実施例は、図5に示されている。この実施例では、ソースコンタクトSは、n導電型ゾーン13及びp導電型ゾーン14に接続されており、p導電型ゲート電極15は、エピタキシャル層8内に埋め込まれている。この実施例でも、活性ゾーン14の下側には、p導電型領域12が弱くドーピングされたp導電型接続ゾーン20によって相互に接続されている。
【図面の簡単な説明】
【図1】 MOS電界効果トランジスタ用の本発明の第1の実施例の縁構造及びドリフト領域体の一部の断面図
【図2】 高電圧MOS電界効果トランジスタ用の本発明の第2の実施例の縁構造及びドリフト領域体の一部の断面図
【図3】 高電圧ダイオード用の本発明の第3の実施例の縁構造及びドリフト領域体の一部の断面図
【図4】 本発明の製造方法の説明に供するドリフト領域の一部の断面図
【図5】 シリコンカーバイドジャンクションMOS電界効果トランジスタ用の本発明の1実施例の縁構造及びドリフト領域体の一部の断面図
【符号の説明】
1 半導体基板
2 ドレイン電極
3 n導電型半導体領域
4 n導電型半導体領域
5,6,7,8,9,10,11 エピタキシャル層
12 p導電型半導体領域
13 n導電型ソースゾーン
14 p導電型チャネルゾーン
15 ゲート電極
16 ソースコンタクト
17 フィールドプレート
18 アルミニウム電極
19 二酸化シリコン製の絶縁層
20 p導電型の接続ゾーン
21 p導電型保護リング
22 n導電型上面ゾーン
25乃至26 トレンチ
27 カラー領域
28 床領域
29 側壁領域
S ソースコンタクト
G ゲートコンタクト
D ドレインコンタクト

Claims (8)

  1. 一方の導電型の半導体部を有しており、該半導体内に、前記一方の導電型とは反対の、他方の導電型の、少なくとも1つの活性ゾーン(14)が設けられている、半導体構成素子用の縁構造及びドリフト領域体において、
    半導体部内に、エピタキシャル層(5〜11)が積層されており、該積層されたエピタキシャル層間に、他方の導電型の多数の領域(12)が埋め込まれており、
    活性ゾーン(14)のほぼ下側の領域内に位置している前記領域(12)は、つながっているか、又は、エピタキシャル層内の、他方の導電型の接続ゾーン(20)を介して相互に連結されているが、それ以外ではフロート状態であるようにしたことを特徴とする半導体構成素子用の縁構造及びドリフト領域体。
  2. 半導体部上に設けられた絶縁層(19)内にフィールドプレート(17)が設けられている請求項1記載の半導体構成素子用の縁構造及びドリフト領域体。
  3. 半導体部の上面領域内に、他方の導電型の保護リング(21)が設けられており、前記保護リング(21)は、フィールドプレート(17)と接続されている請求項1又は2記載の半導体構成素子用の縁構造及びドリフト領域体。
  4. 縁構造内では、他方の導電型のドーピング材の量は、一方の導電型のドーピング材の量よりも高い請求項1〜3までのいずれか1記載の半導体構成素子用の縁構造及びドリフト領域体。
  5. 接続ゾーン(20)は、領域(12)よりも弱くドーピングされている請求項1〜4までのいずれか1記載の半導体構成素子用の縁構造及びドリフト領域体。
  6. 半導体部は、シリコン又はシリコンカーバイドから形成されている請求項1〜5までのいずれか1記載の半導体構成素子用の縁構造及びドリフト領域体。
  7. 領域内に寿命キラー原子が導入されている請求項1〜6までのいずれか1記載の半導体構成素子用の縁構造及びドリフト領域体。
  8. それぞれの半導体層(5〜11)を、一方の導電型の半導体基板(1)上に順次連続してエピタキシャルにより形成し、各個別層(5〜11)の形成後、活性ゾーン(14)の下側の領域内では、それぞれのエピタキシャル層内に、及び、その他の縁領域内では、少なくとも各2番目毎のエピタキシャル層(5〜11)内に、他方の導電型のドーピング材をイオン打込み及び/又は拡散により挿入する請求項1〜7までのいずれか1記載の半導体構成素子用の縁構造及びドリフト領域体の製造方法。
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Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
US6936892B2 (en) 1998-07-24 2005-08-30 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP4447065B2 (ja) * 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
US6448160B1 (en) 1999-04-01 2002-09-10 Apd Semiconductor, Inc. Method of fabricating power rectifier device to vary operating parameters and resulting device
DE19943143B4 (de) 1999-09-09 2008-04-24 Infineon Technologies Ag Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
DE19947020B4 (de) * 1999-09-30 2006-02-23 Infineon Technologies Ag Kompensationsbauelement mit variabler Ladungsbilanz und dessen Herstellungsverfahren
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
US6504176B2 (en) * 2000-04-06 2003-01-07 Matshushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
JP4746169B2 (ja) * 2000-04-28 2011-08-10 株式会社東芝 電力用半導体装置及びその駆動方法
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
DE10108046B4 (de) * 2001-02-20 2006-10-19 Infineon Technologies Ag Halbleiterbauelement
DE10145723A1 (de) * 2001-09-17 2003-04-10 Infineon Technologies Ag Halbleiterstruktur
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
DE10226664B4 (de) * 2002-06-14 2006-10-26 Infineon Technologies Ag Kompensations-Halbleiterbauelement
DE10235000B4 (de) * 2002-07-31 2007-01-04 Infineon Technologies Ag Verfahren zur Bildung einer Kanalzone eines Transistors und NMOS-Transistor
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6800917B2 (en) * 2002-12-17 2004-10-05 Texas Instruments Incorporated Bladed silicon-on-insulator semiconductor devices and method of making
WO2004084310A1 (de) * 2003-03-19 2004-09-30 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit hoch dotiertem kanalleitungsgebiet und verfahren zur herstellung eines halbleiteraufbaus
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP4585772B2 (ja) * 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4990140B2 (ja) * 2004-08-31 2012-08-01 フリースケール セミコンダクター インコーポレイテッド パワー半導体デバイス
DE102004052153B4 (de) * 2004-10-26 2016-02-04 Infineon Technologies Ag Vertikales Leistungshalbleiterbauelement mit Gateanschluss auf der Rückseite und Verfahren zu dessen Herstellung
DE102004058065B4 (de) * 2004-12-01 2015-05-28 Infineon Technologies Austria Ag Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung
JP2006165013A (ja) 2004-12-02 2006-06-22 Nissan Motor Co Ltd 半導体装置及びその製造方法
US7482220B2 (en) 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
US7285823B2 (en) 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7253477B2 (en) * 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7176524B2 (en) * 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
KR101236030B1 (ko) 2005-04-06 2013-02-21 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
DE102005023026B4 (de) * 2005-05-13 2016-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement mit Plattenkondensator-Struktur
JP4857610B2 (ja) * 2005-06-01 2012-01-18 株式会社日立製作所 高圧アナログ・スイッチicおよびそれを使った超音波診断装置
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
EP1742250A1 (en) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
JP4488984B2 (ja) * 2005-08-25 2010-06-23 株式会社東芝 ショットキーバリアダイオード
DE102006011567B4 (de) * 2006-03-10 2016-09-22 Infineon Technologies Austria Ag Randabschlussstruktur für Halbleiterbauelemente mit Driftstrecke und Halbleiterbauteil
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
EP1863096B1 (en) * 2006-05-30 2017-07-19 Nissan Motor Company Limited Semiconductor device and method of manufacturing the same
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7651918B2 (en) * 2006-08-25 2010-01-26 Freescale Semiconductor, Inc. Strained semiconductor power device and method
US7598517B2 (en) * 2006-08-25 2009-10-06 Freescale Semiconductor, Inc. Superjunction trench device and method
US7510938B2 (en) * 2006-08-25 2009-03-31 Freescale Semiconductor, Inc. Semiconductor superjunction structure
US7799640B2 (en) * 2006-09-28 2010-09-21 Semiconductor Components Industries, Llc Method of forming a semiconductor device having trench charge compensation regions
JP2008108962A (ja) * 2006-10-26 2008-05-08 Toshiba Corp 半導体装置
WO2008084278A1 (en) * 2007-01-10 2008-07-17 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device
DE102007020658A1 (de) * 2007-04-30 2008-11-06 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
US8110888B2 (en) 2007-09-18 2012-02-07 Microsemi Corporation Edge termination for high voltage semiconductor device
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20090166729A1 (en) * 2007-12-27 2009-07-02 Infineon Technologies Austria Ag Power semiconductor having a lightly doped drift and buffer layer
US8101997B2 (en) * 2008-04-29 2012-01-24 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure in a semiconductor body and method for its production
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
US9000550B2 (en) 2008-09-08 2015-04-07 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US7902075B2 (en) * 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8716792B2 (en) 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
JP5124533B2 (ja) * 2009-06-30 2013-01-23 株式会社日立製作所 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置
JP5606019B2 (ja) * 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US9230810B2 (en) * 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
CN102088031B (zh) * 2009-12-03 2013-04-17 无锡华润上华半导体有限公司 Nldmos器件及其制造方法
JP5537996B2 (ja) 2010-03-03 2014-07-02 株式会社東芝 半導体装置
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US9490372B2 (en) 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9431249B2 (en) * 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
JP2013149761A (ja) 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9112026B2 (en) 2012-10-17 2015-08-18 Semiconductor Components Industries, Llc Semiconductor devices and method of making the same
JP6101183B2 (ja) * 2013-06-20 2017-03-22 株式会社東芝 半導体装置
CN103594503A (zh) * 2013-11-19 2014-02-19 西安永电电气有限责任公司 具有浮结结构的igbt
US9343528B2 (en) 2014-04-10 2016-05-17 Semiconductor Components Industries, Llc Process of forming an electronic device having a termination region including an insulating region
US9324784B2 (en) 2014-04-10 2016-04-26 Semiconductor Components Industries, Llc Electronic device having a termination region including an insulating region
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
JP2016035989A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体装置
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
DE102015208097B4 (de) 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
US10468510B2 (en) 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US10243039B2 (en) * 2016-03-22 2019-03-26 General Electric Company Super-junction semiconductor power devices with fast switching capability
DE102017117442B3 (de) 2017-08-01 2019-01-24 Infineon Technologies Ag Transistorbauelement mit Grabenrandabschluss
US10600649B2 (en) 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
US11233157B2 (en) 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
CN111564488B (zh) * 2019-02-13 2023-02-28 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN110556427B (zh) * 2019-08-07 2021-01-08 南京芯舟科技有限公司 半导体器件及其结边缘区

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3037316C2 (de) * 1979-10-03 1982-12-23 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur Herstellung von Leistungsthyristoren
US5164325A (en) * 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
DE4429284A1 (de) * 1994-08-18 1996-02-22 Siemens Ag Halbleiterbauelement mit zwei monolithisch integrierten Schaltelementen und einem vergrabenen strukturierten Steuergebiet
US6037631A (en) * 1998-09-18 2000-03-14 Siemens Aktiengesellschaft Semiconductor component with a high-voltage endurance edge structure

Also Published As

Publication number Publication date
JP2000101082A (ja) 2000-04-07
DE19839970A1 (de) 2000-03-16
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DE19839970C2 (de) 2000-11-02

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