DE102004058065B4 - Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung - Google Patents

Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE102004058065B4
DE102004058065B4 DE102004058065.0A DE102004058065A DE102004058065B4 DE 102004058065 B4 DE102004058065 B4 DE 102004058065B4 DE 102004058065 A DE102004058065 A DE 102004058065A DE 102004058065 B4 DE102004058065 B4 DE 102004058065B4
Authority
DE
Germany
Prior art keywords
compensation
buffer zone
semiconductor
zones
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004058065.0A
Other languages
English (en)
Other versions
DE102004058065A1 (de
Inventor
Dr.-Ing. Tihanyi Jenö
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Priority to DE102004058065.0A priority Critical patent/DE102004058065B4/de
Publication of DE102004058065A1 publication Critical patent/DE102004058065A1/de
Application granted granted Critical
Publication of DE102004058065B4 publication Critical patent/DE102004058065B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions

Abstract

Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone (1), wobei das Kompensationshalbleiterbauteil (10) von einer MOS-Struktur (4) im Bereich seiner Oberseite (8) ein Source-/Gategebiet (2) und im Bereich seiner Rückseite (9) ein Draingebiet (3) aufweist, und wobei sich von dem Source-/Gategebiet (2) aus in Richtung auf das Draingebiet (3) eine Kompensationsstruktur (5) mit Zellen aus nebeneinander angeordneten vertikalen Drift- (6) und Kompensationszonen (7) erstreckt, wobei die Kompensationszonen (7) komplementär zu den Driftzonen (6) dotiert sind, und wobei sich zwischen der Kompensationsstruktur (5) und dem Draingebiet (3) horizontal die Pufferzone (1) erstreckt, welche die gleiche Dotierung, wie die Driftzonen (6) aufweist, wobei in der Pufferzone (1) in einer Ebene mit vorbestimmtem gleich bleibendem vertikalen Abstand (v) zu den unteren Enden der Kompensationszonen (7) Speichergebiete (11) mit komplementärem Leitungstyp zu der Pufferzone (1) angeordnet sind.

Description

  • Die Erfindung betrifft ein vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und ein Verfahren zu seiner Herstellung. Ein derartiges Bauteil ist aus der Druckschrift US 2003/0230 767 A1 bekannt, wobei das Halbleiterbauteil im Bereich seiner Oberseite eine MOS-Struktur mit Source-/Gategebiet und im Bereich seiner Rückseite ein Draingebiet aufweist. Von der MOS-Struktur mit Source-/Gategebiet erstreckt sich in Richtung auf das Draingebiet eine Kompensationsstruktur mit Zellen aus nebeneinander angeordneten vertikalen Drift- und Kompensationszonen. Dabei sind die Kompensationszonen komplementär zu den Driftzonen dotiert. Zwischen dieser Kompensationsstruktur und dem Draingebiet erstreckt sich horizontal die Pufferzone, welche die gleiche Dotierung wie die Driftzonen aufweist.
  • Aus DE 19839970 C2 ist eine Randstruktur und Driftbereich für ein Halbleiterbauelement bekannt. Das Halbleiterbauelement weist einen Halbleiterkörper des einen Leitungstyps auf, in dem wenigstens eine aktive Zone des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps vorgesehen ist, wobei in den Halbleiterkörper in zwei voneinander verschiedenen Ebenen eine Vielzahl von Gebieten des anderen Leitungstyps eingebettet ist. Die Gebiete, die im Wesentlichen im Bereich unterhalb der aktiven Zone angeordnet sind, hängen über verschiedene Ebenen mittels Verbindungszonen zusammen, und die Gebiete, die nicht im Bereich unterhalb der aktiven Zone angeordnet sind, floaten. DE 10226664 A1 offenbart ein Kompensations-Halbleiterbauelement mit einer in einem Halbleiterkörper ausgebildeten Drift-Zone und einer im Randbereich des Halbleiterkörpers in der Drift-Zone ausgebildeten Kompensationszone. Die Kompensationszone ist komplementär zu der Drift-Zone dotiert und durch wenigstens eine Verbindungszone an eine Kanalzone angeschlossen, die komplementär zu der Drift-Zone dotiert ist und die die Drift-Zone von einer ersten Anschlusszone desselben Leitungstyps wie die Drift-Zone trennt. Eine Steuerelektrode ist isoliert gegenüber der Kanalzone ausgebildet. EP1359624 A2 beschreibt einen vertikalen MOSFET und ein Verfahren zu seiner Herstellung. Der vertikale MOSFET weist eine hoch-resistive n-dotierte Driftschicht, die auf einem N-Typ-Substrat ausgebildet ist. P-Typ-Basisschichten sind in bestimmten Bereichen der Oberfläche der hochresisitven Driftschicht angeordnet. N-Typ-Source-Schichten sind in der Basis-Schicht und die Gate-Elektroden sind in bestimmten Bereichen der Oberfläche der hochresistiven Drift-Schicht ausgebildet. P-Typ-Dotierungsschichten sind mittels Ionenimplantation vom Trench-Boden, nach dem die Trenches gebildet worden sind. Die Trenches werden danach mit einem Isolator aufgefüllt.
  • Aus DE 10061528 C1 ist ein Halbleiterbauelement mit einem Halbleiterkörper und mit einer ersten Anschlusszone, mit einer zweiten Anschlusszone und mit einer die zweite Anschlusszone umgebende Kanalzone bekannt. Zwischen der Kanalzone und der ersten Anschlusszone ist eine Driftstrecke ausgebildeten, in der eine Kompensationszone vorgesehen ist. Die Kompensationszone ist vom komplementären Leitungstyp wie die Drift-Zone und weist wenigstens zwei Segmente, wobei durch eine Wahl des Abstands zwischen den zwei benachbarten Segmenten die Punch-Through-Spannung zwischen diesen Segmenten eingestellt wird. Derartige vertikale Kompensationshalbleiterbauteile sind auch unter dem Namen ”CoolMOS” bekannt und zeichnen sich durch ihre hohe Spannungsfestigkeit zwischen dem Draingebiet und dem Sourcegebiet aus. Wird nämlich das vertikale Kompensationshalbleiterbauteil sperrend angesteuert und liegt eine Sperrspannung an dem Halbleiterbauteil und damit über den Driftzonen der Kompensationsstruktur, so sorgen die Kompensationszonen dafür, dass die freien Ladungsträger der Driftzone ausgeräumt werden und sich die Driftzone hinsichtlich der Spannungsfestigkeit wie ein undotiertes Halbleitermaterial verhält.
  • Ein derartiges Halbleiterbauteil hat gegenüber herkömmlichen vertikalen MOS-Feldeffekttransistoren den Nachteil, dass im Abschaltvorgang dieses vertikale Kompensationshalbleiterbauteil zu Überschwingungen neigt, deren Überspannungsspitzen weit über die Versorgungsspannung hinausragen.
  • Zu diesem Problem zeigt 10 ein Satzschaltbild eines vertikalen Kompensationshalbleiterbauteils gemäß dem Stand der Technik. Und mit den 11a), 11b) und 11c) wird das Abschaltverhalten des bekannten vertikalen Kompensationshalbleiterbauteils gemäß dem Stand der Technik erläutert. Über einen Gate-Bahnwiderstand RG, wie ihn 10 zeigt, kann eine Eingangsspannung UEIN an das Halbleiterbauteil gelegt werden, sodass eine Gate-Sourcespannung UGS an einem Gateanschluss G anliegt. An dem Ausgang des MOS-Feldeffekttransistors liegt dann eine geringe Restspannung UAUS als Drain-Sourcespannung UDS an, wobei aufgrund der Kompensationsstruktur zwischen dem Drainanschluss D und dem Sourceanschluss S eine hohe Drain-Sourcekapazität CDS vorhanden ist.
  • Die Drain-Sourcekapazität CDS ist von der Spannung zwischen Drain und Source abhängig, wie es in 11a) mit der Kurve I gezeigt wird. In 11a) ist auf der Abszisse die Drain-Sourcespannung UDS dargestellt und auf der Ordinate, die von der Drain-Sourcespannung abhängige Drain-Sourcekapazität CDS aufgetragen. Während bei herkömmlichen vertikalen MOS-Feldeffekttransistoren die Drain-Sourcekapazität DDS stetig fällt, wie es die Kurve II zeigt, kennzeichnet die vertikalen Kompensationshalbleiterbauteile bei niedriger Drain-Sourcespannung UDS < U1 eine hohe Drain-Sourcekapazität aufgrund der Kompensationsstruktur, die bei Erreichen einer Drain-Sourcespannung U1 sehr klein wird, wodurch die Drain-Sourcespannung UDS hochschnellt, sodass es zu Überspannungsspitzen zwischen Drain und Source kommt, wobei diese Überspannungsspitzen die Versorgungsspannung UV weit übersteigen können.
  • Dieses Verhalten wird in Bezug auf die Gatespannung UGS in 11b) dargestellt, wobei zunächst aufgrund einer anliegenden Eingangsspannung UEIN das Halbleiterbauteil durchgeschaltet ist und eine niedrige Ausgangsspannung UAUS am Ausgang anliegt, wie es 11c) darstellt. Wird die Eingangsspannung UEIN zum Zeitpunkt t1 ausgeschaltet, so fällt die Gate-Sourcespannung UGS am Gateanschluss G auf einen niedrigen Wert, während die Drain-Sourcespannung UDS, die in 11c) dargestellt wird, hochschnellt und Überspannungsspitzen US1 bis US3 bei hochfrequenten Schwingungen zeigt bis über die im Ersatzschaltbild der 10 nicht gezeigten Bahnwiderstände diese hochfrequenten Schwingungen auf die Versorgungsspannung UV abklingen, und sich der Sperrzustand stabilisiert hat. Im Prinzip ist die Ursache für diese Überspannungsspitzen US1 bis US2 der Verlauf der in 11a) gezeigten Drain-Sourcekapazität CDS, weil diese Drain-Sourcekapazität CDS bei der Drain-Sourcespannung U1 plötzlich sehr klein wird, schnellt die Drainspannung UDS hoch und es kommt zu den nachteiligen hochfrequenten Schwingungen im Abschaltvorgang des herkömmlichen vertikalen Kompensationshalbleiterbauteils.
  • Aufgabe der Erfindung ist es, ein vertikales Kompensationshalbleiterbauteil anzugeben, das die oben erläuterten Effekte nicht zeigt und eine Struktur aufweist, die ein Überschwingen im Abschaltvorgang eines vertikalen Kompensationshalbleiterbauteils, wie einem ”CoolMOS”, verhindert. Ferner ist es eine Aufgabe der Erfindung ein Verfahren zur Herstellung eines derartigen vertikalen Kompensationshalbleiterbauteils anzugeben.
  • Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein vertikales Kompensationshalbleiterbauteil mit einer Pufferzone angegeben, wobei das Halbleiterbauteil von einer MOS-Struktur ein Source-/Gategebiet im Bereich seiner Oberseite und im Bereich seiner Rückseite ein Draingebiet aufweist. Dabei erstreckt sich von dem Source-/Gategebiet aus in Richtung auf das Draingebiet eine Kompensationsstruktur mit Zellen aus nebeneinander angeordneten vertikalen Drift- und Kompensationszonen. Dabei sind die Kompensationszonen komplementär zu den Driftzonen dotiert. Zwischen dieser Kompensationsstruktur und dem Draingebiet erstreckt sich horizontal die Pufferzone. Diese Pufferzone weist die gleiche Dotierung und Dotierstoffkonzentration wie die Driftzonen auf. Innerhalb der Pufferzone sind in einer Ebene mit vorbestimmtem gleich bleibenden vertikalen Abstand zu den unteren Enden der Kompensationszonen Speichergebiete mit komplementärem Leitungstyp zu der Pufferzone angeordnet.
  • Dieses vertikale Kompensationshalbleiterbauteil hat den Vorteil, dass bei zunehmender Source-Drainspannung im Abschaltvorgang die Speicherelemente in der Pufferzone einem Überschwingen entgegenwirken, sobald nämlich die Raumladungszone bei zunehmender Drain-Sourcespannung die Speicherelemente in der Pufferzone erreichen, wird die Umgebung in Bezug auf die Speicherelemente von Ladungsträgern ausgeräumt, während die Speicherelemente selbst auf einem festen Potential verbleiben. Die Wirkung ist folglich eine Zusatzkapazität zu der plötzlich absinkenden Drain-Sourcekapazität CDS bei höher werdenden Drain-Sourcespannung UDS. Die Anzahl und die Anordnung der komplementär zu der umgebenden Pufferzone dotierten Speicherelemente mit hoher Störstellenkonzentration, die nicht vollständig von Ladungsträgern ausgeräumt werden, kann in vorteilhafter Weise durch zwei- oder dreidimensionale Simulation ermittelt werden. Eine Zunahme der Anzahl der Speichergebiete bedeutet eine Zunahme der Zusatzkapazität, die einem plötzlichen Absinken der Drain-Sourcekapazität CDS bei der Drain-Sourcespannung U1 entgegenwirkt.
  • In einer bevorzugten Ausführungsform der Erfindung weisen die Speichergebiete voneinander gleichmäßig beabstandete Volumenelemente mit einer mittleren Störstellenkonzentration auf. Eine derartige mittlere Dotierstoffkonzentration liegt um zwei bis maximal vier Zehnerpotential höher als die Störstellenkonzentration der umgebenden Pufferzone. Dieses hat den Vorteil, dass die Speichergebiete nicht vollständig von Ladungsträgern ausgeräumt werden.
  • In einer weiteren bevorzugten Ausführungsform der Erfindung weisen die Speichergebiete miteinander in einer Gitterstruktur verbundene Volumenelemente auf. Diese Gitterstruktur kann rechteckiger oder quadratischer Natur aber auch von hexagonaler Struktur sein, wobei die Volumenelemente in den Gitterkreuzungspunkten angeordnet sein können. In einer weiteren Ausführungsform der Erfindung kann das Gitter schwachdotierte Verbindungsleiter gleichen Leitungstyps jedoch geringer dotiert als die Volumenelemente aufweisen. Diese Ausführungsform der Erfindung hat den Vorteil, dass über die schwachdotierten Verbindungsleiter eine Verbindung zu den Kompensationszonen gleichen Leitungstyps hergestellt werden kann, wodurch im Einschaltzustand des vertikalen Kompensationshalbleiterbauteils über diese hochohmigen Verbindungsleiter eine Entladung der Speichergebiete erfolgen kann.
  • In einer weiteren bevorzugten Ausführungsform der Erfindung weisen die Speichergebiete über eine Streifenstruktur verbundene Volumenelemente auf. Dabei können die Volumenelemente gleichmäßig beabstandet auf den Streifen der Streifenstruktur angeordnet sein. Auch hier ist es möglich, dass die Streifen schwachdotierte Verbindungsleiter gleichen Leitungstyps jedoch geringer dotiert als die Volumenelemente aufweisen, um einen hochohmigen Leitungspfad zu bilden, der seinerseits mit einer der Kompensationszonen verbunden sein kann, um in vorteilhafter Weise die Speichergebiete im Einschaltzustand des Halbleiterbauteils zu entladen. Zur Entladung über eine Kompensationszone sind in vorteilhafter Weise Verbindungsleiter dieser Strukturen über eine dieser Kompensationszonen mit einer Sourceelektrode des Sourcegebietes elektrisch verbunden.
  • In einer weiteren alternativen Ausführungsform der Erfindung können die Speichergebiete und die Verbindungsleiter eine gleich hohe Dotierstoffkonzentration aufweisen, die um zwei bis vier Zehnerpotential höher liegt als die Dotierstoffkonzentration in der umgebenden Pufferzone. In diesem Fall tragen die Verbindungsleiter zu der Größe der Zusatzkapazität bei, sodass bei dieser Ausführungsform der Erfindung schwachdotierte Leiterbahnen vorgesehen sind, über die mindestens eine der Kompensationszonen mit dem Sourcegebiet elektrisch in Verbindung steht, um in vorteilhafter Weise das Entladen über eine hochohmige Leiterbahn zu mindestens einer der Kompensationszonen zu ermöglichen.
  • Ein Verfahren zur Herstellung eines vertikalen Kompensationshalbleiterbauteils mit einer Pufferzone weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein monokristalliner Halbleiterwafer mit in Zeilen und Spalten angeordneten Halbleiterchippositionen bereitgestellt. Der Halbleiterwafer dient als Substrat- und Draingebiet des herzustellenden vertikalen Kompensationshalbleiterbauteils mit MOS-Struktur und weist einen Leitungstyp mit hoher Dotierstoffkonzentration auf. Als nächster Schritt wird eine erste Epitaxieschicht mit gleichem Leitungstyp wie das Draingebiet auf dem Halbleiterwafer aufgewachsen, jedoch mit niedrigerer Dotierung, und bildet dann einen Teil der Pufferzone zwischen dem hochdotierten Substrat und den aufzubringenden Drift- und Kompensationszonen des vertikalen Kompensationshalbleiterbauteils.
  • Anschließend werden in diese erste Epitaxieschicht selektiv Speichergebiete mit komplementärem Leitungstyp zur Pufferzone bzw. zu der ersten Epitaxieschicht eingebracht. Anschließend wird eine weitere Epitaxieschicht zur Begrenzung der Pufferzone gegenüber weiteren Epitaxieschichten hergestellt. Damit ist durch mindestens zwei Epitaxieschritte mit dazwischen eingeschaltetem selektiven Einbringen der Speichergebiete durch bspw. Diffusions- und/oder Implantationstechniken die zusätzliche erfindungsgemäße Struktur des vertikalen Kompensationshalbleiterbauteils abgeschlossen. Nach dem Fertigstellen der Pufferzone mit Speichergebieten werden weitere Epitaxieschichten im Wechsel mit selektiven Ionenimplantations- und/oder Diffusionsschritten zum Herstellen einer Kompensationsstruktur, wie bei einem ”Cool-MOS” aufgebracht.
  • Nach Herstellen der Kompensationsstruktur wird in einer letzten Epitaxieschicht die Struktur von Source-/Gategebieten im Bereich der Oberseite der Halbleiterchippositionen unter anschließendem selektiven Aufbringen von Isolations- und Verdrahtungsstrukturen auf der Oberseite des Halbleiterwafers durchgeführt. Nachdem somit die Gesamtstruktur des vertikalen Kompensationshalbleiterbauteils fertig gestellt ist, wird der Halbleiterwafer in einzelne Halbleiterchips für vertikale Kompensationshalbleiterbauteile aufgetrennt und es kann der Halbleiterchip in entsprechenden Halbleiterbauteilgehäusen verpackt werden.
  • Dieses Verfahren hat den Vorteil, dass es weitestgehend die Herstellungsschritte für vertikale Kompensationshalbleiterbauteile beibehält und erfindungsgemäß eine Pufferzone mit zwei aufeinander folgenden Epitaxieschritten bildet, zwischen denen die Speichergebiete durch Maskierungs- und Diffusions- bzw. Ionenimplantationstechniken eingebaut werden. Damit kann bei einem derartigen vertikalen Kompensationshalbleiterbauteil mit in der Pufferzone eingebrachten Speichergebieten auf eine Zuschaltung von diskreten elektronischen Bauteilen zum Schutz einer übergeordneten Schaltung vor Überspannungsspitzen verzichtet werden, was die Herstellung von übergeordneten Leitungsplatinen vereinfacht und die Zuverlässigkeit der vertikalen Kompensationshalbleiterbauteile verbessert.
  • In einem bevorzugten Durchführungsbeispiel des Verfahrens werden zum selektiven Einbringen von Speichergebieten mit komplementärem Leitungstyp in die erste Epitaxieschicht strukturierte Schichten als Diffusions- oder Ionenimplantationsmasken auf die erste Epitaxieschicht aufgebracht. Dabei können die Diffusions- und/oder Ionenimplantationsmasken mit unterschiedlicher Dicke strukturiert werden, sodass die Bereiche, die vor einem Einbringen von Störstellen geschützt werden sollen, mit einer dickeren maskierenden Schicht versehen werden, während Bereiche, in die eine hohe oder mittlere Dotierung eingebracht werden soll, völlig frei von einer Maskierungsschicht gehalten werden und für Bereiche, in denen eine schwache Dotierung wie bspw. für die Verbindungsleiterbereiche eingebracht werden soll, wird eine semidurchlässige Diffusions- und/oder Ionenimplantationsmaskendicke vorgesehen.
  • Damit ist es möglich, relativ komplexe Gitter und Streifenstrukturen mit schwachdotierten und hochohmigen Verbindungen Leitern in einem Diffusions- und/oder Ionenimplantationsschritt zu realisieren. Derartige Diffusions- und/oder Ionenimplantationsmasken werden aus unterschiedlich dickem Siliziumdioxid und/oder aus unterschiedlich dicken Fotolackschichten auf den Halbleiterwafer aufgebracht. Vor dem Aufbringen der nächstfolgenden Epitaxieschicht für die Pufferzone werden diese Schichten der Diffusions- und/oder Ionenimplantationsmasken durch entsprechende Veraschungsverfahren oder mit entsprechenden Ätz- und/oder Lösungsmitteln von dem Halbleiterwafer entfernt.
  • Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
  • 1 zeigt ein prinzipielles Ersatzschaltbild eines vertikalen Kompensationshalbleiterbauteils gemäß einer Ausführungsform der Erfindung;
  • 2 zeigt schematische, zeitabhängige Diagramme beim Abschaltvorgang des vertikalen Kompensationshalbleiterbauteils gemäß einer Ausführungsform der Erfindung;
  • 3 zeigt einen schematischen Querschnitt durch ein vertikales Kompensationshalbleiterbauteil gemäß einer ersten Ausführungsform der Erfindung;
  • 4 zeigt einen schematischen Querschnitt durch das Kompensationshalbleiterbauteil gemäß 3 entlang der Schnittlinie A-A im Bereich einer Pufferzone;
  • 5 zeigt einen schematischen Querschnitt durch ein vertikales Kompensationshalbleiterbauteil gemäß einer zweiten Ausführungsform der Erfindung;
  • 6 bis 9 zeigen schematische Querschnitte entlang der Schnittlinie B-B des Halbleiterbauteils gemäß 5 mit unterschiedlichen Anordnungen von Speichergebieten und Verbindungsleitern in der Pufferzone;
  • 6 zeigt eine Prinzipskizze eines gitterförmigen Speichergebietes;
  • 7 zeigt eine Prinzipskizze von Speichergebieten, die in einem Gitter aus Verbindungsleitern angeordnet sind;
  • 8 zeigt eine Prinzipskizze von streifenförmigen Speichergebieten;
  • 9 zeigt eine Prinzipskizze von Speichergebieten, die auf Streifen einer Streifenstruktur aus Verbindungsleitern angeordnet sind;
  • 10 zeigt ein prinzipielles Ersatzschaltbild eines vertikalen Kompensationshalbleiterbauteils gemäß dem Stand der Technik;
  • 11 zeigt schematische Diagramme beim Abschaltvorgang des vertikalen Kompensationshalbleiterbauteils gemäß dem Stand der Technik.
  • 1 zeigt ein prinzipielles Ersatzschaltbild eines vertikalen MOS-Feldeffekttransistors TMOS gemäß einer Ausführungsform der Erfindung. Dieses Ersatzschaltbild entspricht dem Ersatzschaltbild, das bereits zum Stand der Technik mit 10 erörtert wurde. Durch das Einbringen von Speichergebieten in die Pufferzone wird eine Zusatzkapazität CZ parallel zur Drain-Source-Strecke über eine Zehnerdiode Dz bei zunehmender Drain-Sourcespannung UDS beim Abschaltvorgang zugeschaltet. Damit wird die Drain-Sourcekapazität CDS um die von den Speichergebieten verursachte Zusatzkapazität CZ kurzfristig vergrößert, sodass der in 11 gezeigte steile Abfall der Drain-Sourcekapazität CDS bei der Drain-Sourcespannung U1 vermindert und ein Überschwingen begrenzt wird. Im eingeschalteten Zustand des vertikalen Kompensationshalbleiterbauteils wird die Zusatzkapazität CZ über ein in dem Ersatzschaltbild der 1 parallel liegenden Bahnwiderstand RZ entladen. Bei floatend in der Pufferzone angeordneten Speichergebieten erfolgt dieser Vorgang langsam. Er kann jedoch über entsprechende hochohmige Verbindungsleiter zwischen den Speichergebieten und einer der Kompensationszonen der Kompensationsstruktur beschleunigt erfolgen.
  • 2 zeigt schematische, zeitabhängige Diagramme a) und b) bei dem Abschaltvorgang des vertikalen Kompensationshalbleiterbauteils gemäß einer Ausführungsform der Erfindung. Dazu ist auf der Abszisse der Diagramme die Zeit t aufgetragen und auf der Ordinate der Diagramme sind im Diagramm a) die Gate-Sourcespannung UGS und im Diagramm b) die Ausgangsspannung UAUS aufgetragen. Bis zur Zeit t1 liegt am Eingang des vertikalen Kompensationshalbleiterbauteils eine Eingangsspannung UEIN und am Ausgang eine niedrige Restspannung UR. Erfolgt das Abschalten der Eingangsspannung UEIN zur Zeit t1, so fällt über den Bahnwiderstand RG, der in 1 gezeigt wird, die Gate-Sourcespannung UGS linear ab, während die Ausgangsspannung UAUS linear ansteigt. Mit der ansteigenden Drain-Sourcespannung UDS wird, wie bereits oben mit der 11a) erörtert, zu einem weiteren Zeitpunkt t2 die Drain-Sourcekapazität CDS rapide absinken. Jedoch wird durch die im Ersatzschaltbild der 1 gezeigte Zehnerdiode DZ die Zusatzkapazität CZ der Speichergebiete zugeschaltet, sodass nun der Abschaltvorgang sich einem aperiodischen Grenzwert nähert und die Ausgangsspannung UAUS sich aperiodisch der Versorgungsspannung UV nähert. Durch die Anordnung von Speichergebieten in der Pufferzone kann dieser aperiodische Grenzfall optimiert werden, um einerseits den Abschaltvorgang zu beschleunigen, und andererseits ein Überschwingen beim Abschalten des vertikalen Kompensationshalbleiterbauteils zu verhindern.
  • 3 zeigt einen schematischen Querschnitt durch ein vertikales Kompensationshalbleiterbauteil 10 gemäß einer ersten Ausführungsform der Erfindung. Das MOS-Halbleiterbauteil 10 mit seiner MOS-Struktur 4 gliedert sich in vertikaler Richtung in vier Hauptgebiete, wobei das oberste Gebiet das Source-/Gategebiet 2 umfasst. Unterhalb der Oberseite 8 des Kompensationshalbleiterbauteils schließt sich das Gebiet einer Kompensationsstruktur 5 aus Driftzonen 6 und komplementär zu den Driftzonen 6 dotierten Kompensationenzonen 7 an. Schließlich folgt darunter die Pufferzone 1 mit den erfindungsgemäßen Speichergebieten 11, die in dieser Ausführungsform der Erfindung Volumenelemente mit einer mittleren bis hohen Dotierung darstellen, die einen komplementären Leitungstyp zum umgebenden Material der Pufferzone 1 aufweisen.
  • Die Dotierstoffkonzentration in den Volumenelementen liegt um mindestens zwei Zehnerpotential höher als in der umgebenden Pufferzone 1. Das unterste Gebiet des vertikalen Kompensationshalbleiterbauteils 10 bildet das Draingebiet 3 aus einem hochdotierten Substrat 18. Das Draingebiet 3 wird auf der Rückseite 9 des Halbleiterbauteils von einem großflächigen Drainanschluss D aus einer Metallschicht abgeschlossen.
  • Die Wirkung der hier in einer horizontalen Ebene isoliert voneinander angeordneten Speichergebiete 11, welche floatend in der Pufferzone 1 liegen, wurde anhand des Ersatzschaltbildes der 1 und dem Zeitverhalten der Diagramme der 2 gezeigt. Im Prinzip wirken die Speicherelemente 11 bei zunehmender Drain-Sourcespannung im Abschaltvorgang eines vertikalen Kompensationshalbleiterbauteils 10 einem Überschwingen entgegen und geben die im Abschaltvorgang aufgenommene kapazitive Ladung über die intrinsische Leitfähigkeit des Halbleitermaterials wieder ab.
  • In dieser ersten Ausführungsform der Erfindung sind die Speichergebiete 11 zwischen einer ersten Epitaxieschicht E1 und einer zweiten Epitaxieschicht E2 angeordnet, die zusammen die Pufferzone 1 bilden. Für die Kompensationsstruktur sind weitere Epitaxieschichten E3 bis E5 vorgesehen, in die zur Ausbildung von Kompensationszonen Diffusions- und/oder Ionenimplantationsgebiete mit komplementärem Leitungstyp zu den Epitaxieschichen E3 bis E5 eindiffundiert bzw. ionenimplantiert werden.
  • Als oberste und letzte Epitaxieschicht E6 ist eine Epitaxieschicht vorgesehen, in die komplementär zu den Driftzonen 6 dotierte Bodyzonen 21 mit Kanalbereichen eindiffundiert sind, und die eine hochdotierte Insel gleichen Leitungstyps wie die Driftzonen 6 als Sourcegebiete 22 aufweisen, die über eine gemeinsame Sourceelektrode 17 in einer Isolations- und Verdrahtungsstruktur 19 zusammengeschlossen sind.
  • 4 zeigt einen schematischen Querschnitt durch das Halbleiterbauteil 10 gemäß 3 entlang der Schnittlinie A-A im Bereich der Pufferzone 1. Die Speichergebiete 11 sind in dieser Ausführungsform gemäß 3 gleichmäßig in einer horizontalen Ebene der Pufferzone 1 verteilt angeordnet. Diese horizontale Ebene ist in einem vertikalen Abstand v, wie er in 3 gezeigt wird, von der Kompensationsstruktur 5 entfernt angeordnet. Diese Ausführungsform der Erfindung hat auch den entwurfstechnischen Vorteil, dass die Speichergebiete 11 beim Bilden einer Pufferzone 1 aus mehreren Epitaxieschichten E1 und E2 auf unterschiedlichen Epitaxieschichten, die auf dem hochdotierten Substrat abgeschieden werden, vorgesehen werden können. Dazu wird über eine Diffusions- und/oder Implantationsmaske die entsprechende Epitaxieschicht E1 soweit abgedeckt, dass nur noch die komplementär zu dotierenden Speichergebiete 11 frei bleiben und bei einem Diffusions- und/oder Implantationsschritt mit einer entsprechend hohen Störstellenkonzentration versehen werden.
  • 5 zeigt einen schematischen Querschnitt durch ein vertikales Kompensationshalbleiterbauteil 20 gemäß einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Ausführungsformen werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Der Unterschied zwischen der ersten Ausführungsform gemäß 3 und der zweiten Ausführungsform gemäß 5 besteht darin, dass nach einer ersten Epitaxieschicht E1 beim Herstellen der Pufferzone 1 eine Struktur eingebracht wird, bei der die Speichergebiete 11 über Verbindungsleiter 14 untereinander verbunden sind. Diese Verbindungsleiter 14 können in ihrer Dotierstoffkonzentration, ihrem geometrischen Querschnitt und ihrer Anordnung zwischen den Speicherelementen 11 unterschiedlich ausgebildet sein und weisen jedoch den gleichen Leitungstyp wie die Speichergebiete 11 auf.
  • Die 6 bis 9 zeigen schematische Querschnitte entlang der Schnittlinie B-B des vertikalen Kompensationshalbleiterbauteils 20 gemäß 5 mit unterschiedlichen Anordnungen von Speichergebieten 11 und Verbindungsleitern 14.
  • Dazu zeigt zunächst die 6 eine Prinzipskizze eines gitterförmigen Speichergebietes 11. Bei dieser Gitterstruktur 12 bilden die Speichergebiete 11 zunächst die Gitterkreuzungspunkte 13 des Gitters, jedoch sind die Verbindungsleiter 14 bei dieser Gitterstruktur 12 in Konzentration und Leitungstyp genauso dotiert wie die Speichergebiete 11, sodass praktisch ein gitterförmiges Speichergebiet 11 entsteht. Damit wird die Zusatzkapazität in der Pufferzone 1 im Vergleich zu der Ausführungsform gemäß 3 entsprechend erhöht. Andererseits können die Verbindungsstege 14 durch geometrische Einengung des Querschnitts und/oder durch eine niedrigere Dotierstoffkonzentration hochohmige Verbindungsleiter 14 ausbilden. Dieses zeigt die nachfolgende 7.
  • 7 zeigt eine Prinzipskizze von Speichergebieten 11, die in einem Gitter aus Verbindungsleitern 14 angeordnet sind. Durch das Vermindern der Querschnitte der Verbindungsleiter 14 und durch gleichzeitige Verminderung der Dotierstoffkonzentration in den Verbindungsleitern 14, werden hochohmige Verbindungen zwischen den Speichergebieten 11 geschaffen. Dadurch wird erreicht, dass im eingeschalteten Zustand des Halbleiterbauteils die zusätzlichen kapazitiven Ladungen über die hochohmigen Verbindungsleiter 14 und/oder über zusätzliche Leiterbahnen zu den Kompensationszonen schneller und gründlicher entladen werden als bei floatenden Speichergebieten 11, wie es die 4 zeigt.
  • Um schwachdotierte Verbindungsleiter 14 und höher dotierte Speichergebiete 11 in einem Diffusions- und/oder Implantationsschritt herzustellen, können auf die Epitaxieschicht E1 Diffusions- und/oder Ionenimplantationsmasken aufgebracht werden mit unterschiedlicher Schichtdicke, wobei die Bereiche der höher zu dotierenden Speichergebiete 11 frei von Maskenmaterial bleiben und die schwach zu dotierenden Bereiche der Verbindungsleiter 14 mit einer dünnen Diffusions- und/oder Ionenimplantationsmaskenschicht versehen werden. Die umgebenden Bereiche der Epitaxieschicht werden vor einer Diffusion- und/oder Ionenimplantation von Störstellen dabei durch eine vollmaskierende Schicht geschützt wird.
  • Nach der Aufbringung dieser stufenförmigen Diffusions- und/oder Ionenimplantationsmaske, aus bspw. Siliciumdioxid oder einem geeigneten Fotolack, kann dann die Diffusions- und/oder Ionenimplantation mit einem einzigen Verfahrensschritt durchgeführt werden. Dabei werden gleichzeitig die höher dotierten Speichergebiete 11 und die schwachdotierten Verbindungsleiter 14 gebildet. Diese Struktur der Verbindungsleiter 14 kann, wie es die 6 bis 9 nicht mehr zeigen, über entsprechende Leiterbahnen in der Pufferschicht 1 mit einer der Kompensationszonen der Kompensationsstruktur hochohmig verbunden werden. Dabei ist zumindest die in 6 gezeigte Hochohmigkeit erforderlich, da sonst die Wirkungsweise der Zusatzkapazität nicht gegeben ist.
  • 8 zeigt eine Prinzipskizze von streifenförmigen Speichergebieten 11. Auch hier sind die ursprünglichen isolierten Speichergebiete 11, wie sie noch die 4 zeigt, durch leitfähige Streifen 16 zu einer Streifenstruktur 15 verbunden. Dabei ist in 8 zu sehen, dass die Größe der Verbindungsleiter 14 den ursprünglichen Speichergebieten 11 entsprechen, sodass mit dieser Ausführungsform der Erfindung eine höhere Zusatzkapazität erreichbar wird. Durch eine schwächere Dotierung der Verbindungsleiter 14 der Streifen 16 wird eine hochohmige Verbindung zwischen den Speichergebieten 11 geschaffen. Noch deutlicher wird das mit dem Beispiel in 9.
  • 9 zeigt eine Prinzipskizze von Speichergebieten 11, die auf Streifen 16 einer Streifenstruktur 15 aus Verbindungsleitern 14 angeordnet sind. Bei dieser Ausführungsform der Verbindungsleiter 14 wird nicht nur der Querschnitt des Verbindungsleiters 14 gegenüber dem Querschnitt der Speichergebiete 11 vermindert, sondern auch die Dotierung um einige Zehnerpotential heruntergefahren, wie es bereits im Detail zur 7 erläutert wurde. In beiden Fällen können die komplementär zu der umgebenden Pufferzone 1 leitfähigen Streifenstrukturen 15 über entsprechend schwachdotierte, hier nicht gezeigte Leiterbahnen mit den Kompensationszonen 7 der Kompensationsstruktur elektrisch in Verbindung stehen und damit ein Ableiten der zusätzlichen kapazitiven Ladungen im Einschaltzustand des Halbleiterbauteils gewährleisten.

Claims (13)

  1. Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone (1), wobei das Kompensationshalbleiterbauteil (10) von einer MOS-Struktur (4) im Bereich seiner Oberseite (8) ein Source-/Gategebiet (2) und im Bereich seiner Rückseite (9) ein Draingebiet (3) aufweist, und wobei sich von dem Source-/Gategebiet (2) aus in Richtung auf das Draingebiet (3) eine Kompensationsstruktur (5) mit Zellen aus nebeneinander angeordneten vertikalen Drift- (6) und Kompensationszonen (7) erstreckt, wobei die Kompensationszonen (7) komplementär zu den Driftzonen (6) dotiert sind, und wobei sich zwischen der Kompensationsstruktur (5) und dem Draingebiet (3) horizontal die Pufferzone (1) erstreckt, welche die gleiche Dotierung, wie die Driftzonen (6) aufweist, wobei in der Pufferzone (1) in einer Ebene mit vorbestimmtem gleich bleibendem vertikalen Abstand (v) zu den unteren Enden der Kompensationszonen (7) Speichergebiete (11) mit komplementärem Leitungstyp zu der Pufferzone (1) angeordnet sind.
  2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, dass die Speichergebiete (11) voneinander gleichmäßig beabstandete Volumenelemente mit mittlerer Störstellenkonzentration aufweisen, die um zwei bis maximal vier Zehnerpotenzen höher als die Störstellenkonzentration der umgebenden Pufferzone liegt.
  3. Halbleiterbauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Speichergebiete (11) miteinander in einer Gitterstruktur (12) verbundene Volumenelemente aufweisen.
  4. Halbleiterbauteil nach Anspruch 3, dadurch gekennzeichnet, dass die Volumenelemente in den Gitterkreuzungspunkten (13) angeordnet sind.
  5. Halbleiterbauteil nach Anspruch 3 oder Anspruch 4, dadurch gekennzeichnet, dass das Gitter schwachdotierte Verbindungsleiter (14) gleichen Leitungstyps wie die Volumenelemente aufweist, jedoch mit geringerer Dotierstoffkonzentration.
  6. Halbleiterbauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Speichergebiete (11) über eine Streifenstruktur (15) miteinander verbundene Volumenelemente aufweisen.
  7. Halbleiterbauteil nach Anspruch 6, dadurch gekennzeichnet, dass die Volumenelemente gleichmäßig beabstandet auf den Streifen (16) der Streifenstruktur (15) angeordnet sind.
  8. Halbleiterbauteil nach Anspruch 6 oder Anspruch 7, dadurch gekennzeichnet, dass die Streifen (16) schwachdotierte Verbindungsleiter (14) gleichen Leitungstyps wie die Volumenelemente aufweisen, jedoch mit geringerer Dotierstoffkonzentration.
  9. Halbleiterbauteil nach Anspruch 5, dadurch gekennzeichnet, dass die Verbindungsleiter (14) über eine der Kompensationszonen (7) mit einer Sourceelektrode (17) des Sourcegebietes elektrisch in Verbindung stehen.
  10. Halbleiterbauteil nach Anspruch 9, dadurch gekennzeichnet, dass die Speichergebiete (11) und die Verbindungsleiter (14) eine gleiche mittlere Dotierstoffkonzentration aufweisen und mittels schwächerdotierter Leiterbahnen über mindestens eine der Kompensationszonen (7) mit dem Sourcegebiet elektrisch in Verbindung stehen.
  11. Halbleiterbauteil nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Speicherelemente (11) eine Zusatzkapazität (Cz) der Drain-Sourcekapazität (CDS) aufweisen.
  12. Verfahren zur Herstellung eines vertikalen Kompensationshalbleiterbauteils (10) mit einer Pufferzone (1), wobei das Verfahren folgende Verfahrensschritte aufweist: – Bereitstellen eines monokristallinen Halbleiterwafers mit darauf in Zeilen und Spalten angeordneten Halbleiterchippositionen, wobei der Halbleiterwafer als das Draingebiet (3) des herzustellenden vertikalen Kompensationshalbleiterbauteils (10) mit MOS-Struktur (4) bildendes Substrat (18) einen Leitungstyp mit einer hohen Dotierung aufweist; – Aufwachsen einer ersten Epitaxieschicht (E1) gleichen Leitungstyps wie das Draingebiet (3), jedoch mit niedrigerer Dotierung als Teil einer Pufferzone (1) zwischen dem hochdotierten Substrat (18) und aufzubringenden Drift- und Kompensationszonen (6, 7) des vertikalen Kompensationshalbleiterbauteils (10); – selektives Einbringen von Speichergebieten (11) mit komplementärem Leitungstyp zur Pufferzone (8) in die erste Epitaxieschicht (E1); – Aufbringen mindestens einer weiteren Epitaxieschicht (E2) zur Begrenzung der Pufferzone (8) gegenüber weiterer Epitaxieschichten; – Aufbringen weiterer Epitaxieschichten (E3 bis E6) im Wechsel mit selektiven Ionenimplantations- und/oder Diffusionsschritten zum Herstellen einer Kompensationsstruktur (5) und einem Source-/Gategebiet (2) im Bereich der Oberseite (8) der Halbleiterchippositionen auf dem Halbleiterwafer unter abschließendem selektivem Aufbringen von Isolations- und Verdrahtungsstrukturen (19) auf die Oberseite (8) des Halbleiterwafers für Source- und Gateanschlüsse und auf die Rückseite (9) des Halbleiterwafers für einen Drainanschluss; – Auftrennen des Halbleiterwafers in einzelne Halbleiterchips für vertikale Kompensationshalbleiterbauteile (10) und Verpacken derselben in entsprechende Halbleiterbauteilgehäuse.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass zum selektiven Einbringen von Speichergebieten (11) mit komplementärem Leitungstyp in die erste Epitaxieschicht (E1) strukturierte Schichten als Diffusions- und/oder Ionenimplantationsmasken auf die erste Epitaxieschicht (E1) aufgebracht werden, wobei mit Hilfe von semidurchlässigen Diffusions- und/oder Ionenimplantationsmasken hochohmige Verbindungsleiter (14) gleichen Leitungstyps wie die niederohmigen Speichergebiete (11) zur Verbindung der Speichergebiete (11) in der ersten Epitaxieschicht (E1) hergestellt werden.
DE102004058065.0A 2004-12-01 2004-12-01 Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung Expired - Fee Related DE102004058065B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102004058065.0A DE102004058065B4 (de) 2004-12-01 2004-12-01 Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004058065.0A DE102004058065B4 (de) 2004-12-01 2004-12-01 Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung

Publications (2)

Publication Number Publication Date
DE102004058065A1 DE102004058065A1 (de) 2006-06-08
DE102004058065B4 true DE102004058065B4 (de) 2015-05-28

Family

ID=36441631

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004058065.0A Expired - Fee Related DE102004058065B4 (de) 2004-12-01 2004-12-01 Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung

Country Status (1)

Country Link
DE (1) DE102004058065B4 (de)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19839970C2 (de) * 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
DE10061528C1 (de) * 2000-12-11 2002-07-25 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement
EP1359624A2 (de) * 2002-04-30 2003-11-05 NEC Electronics Corporation Vertikaler MOSFET und Verfahren zu dessen Herstellung
DE10226664A1 (de) * 2002-06-14 2004-01-08 Infineon Technologies Ag Kompensations-Halbleiterbauelement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19839970C2 (de) * 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
DE10061528C1 (de) * 2000-12-11 2002-07-25 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement
EP1359624A2 (de) * 2002-04-30 2003-11-05 NEC Electronics Corporation Vertikaler MOSFET und Verfahren zu dessen Herstellung
DE10226664A1 (de) * 2002-06-14 2004-01-08 Infineon Technologies Ag Kompensations-Halbleiterbauelement

Also Published As

Publication number Publication date
DE102004058065A1 (de) 2006-06-08

Similar Documents

Publication Publication Date Title
DE102008044408B4 (de) Halbleiterbauelementanordnung mit niedrigem Einschaltwiderstand
DE2853736C2 (de) Feldeffektanordnung
DE10239815B4 (de) Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem
DE4241457B4 (de) P-leitendes floatendes Gate aus Poly-Silizium zur Verwendung bei einem Halbleiterbautransistorelement und daraus hergestelltes Flash-E2PROM
DE102005041322B4 (de) Trenchtransistorstruktur mit Feldelektrodenanordnung und Herstellungsverfahren hierfür
DE10214151A1 (de) Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
EP3017479B1 (de) Feldplatten-trench-fet sowie ein halbleiterbauelement
DE3037431A1 (de) Verfahren zur herstellung von elektrisch programmierbaren festwertspeichern in mos-technologie
DE102007018631A1 (de) Halbleiterbauelement mit Kompensationszonen und Entladestrukturen für die Kompensationszonen
DE19918028A1 (de) Halbleiter-Bauelement
DE69533134T2 (de) Leistungsbauteil hoher Dichte in MOS-Technologie
DE102020116653B4 (de) Siliziumcarbid-halbleiterbauelement
EP0810673B1 (de) Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren
WO2005076366A2 (de) Soi-halbleiterbauelement mit erhöhter spannungsfestigkeit
DE69629456T2 (de) Feldeffekttransistor mit verminderter Verzögerungsänderung
DE19902749C2 (de) Leistungstransistoranordnung mit hoher Spannungsfestigkeit
DE102004058065B4 (de) Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung
EP0656659B1 (de) ESD-Schutzstruktur für integrierte Schaltungen
DE102004052153A1 (de) Vertikales Leistungshalbleiterbauelement mit Gateanschluss auf der Rückseite
DE102006055151B4 (de) Halbleiterbauelement mit Halbleiterzone sowie Verfahren zu dessen Herstellung
EP1213766A2 (de) Halbleiterbauelement mit erhöhter Durchbruchspannung sowie dazugehöriges Herstellungsverfahren
WO1999041780A1 (de) Halbleiterbauelement mit struktur zur vermeidung von querströmen
DE2820913C2 (de)
WO2001015235A1 (de) Vertikal aufgebautes leistungshalbleiterbauelement
DE10130158C2 (de) Kompensationsbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative

Representative=s name: SCHWEIGER, MARTIN, DIPL.-ING. UNIV., DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee