JP2017103272A - 半導体装置 - Google Patents

Abstract

【課題】アノードを中央に配置しカソードがアノードを囲む形でレイアウトして温度検出ダイオードをポリシリコンで形成すると、ジャンクションリークにより温度検出精度が悪くなることがある。【解決手段】半導体装置は、半導体チップと、半導体チップの温度を検出するためのポリシリコンダイオードと、を備える。ポリシリコンダイオードは、アノード側のＰ型高濃度領域と、カソード側のＮ型高濃度領域と、Ｐ型高濃度領域とＮ型高濃度領域との間に位置するＰ型低濃度領域と、を備える。Ｐ型低濃度領域とＮ型高濃度領域との間でＰＮ接合を形成し、Ｐ型高濃度領域、Ｎ型高濃度領域および低濃度領域は、それぞれ平面視で第１方向に沿って延在する短冊状の領域である。【選択図】図４

Description

本開示は半導体装置に関し、例えば温度検出用ダイオードを備えた半導体装置に適用可能である。

数ワット以上の電力を扱うことができる半導体デバイス（パワーデバイス）は負荷に異常が発生した場合、ロジック系の半導体デバイスと比較して電力が大きいため即破壊に至る。破壊しないパワーデバイスとしてディスクリートデバイスに温度検出ダイオードを内蔵したパワーデバイスが開発されている。制御回路内の定電流源から、パワーデバイス内の温度検出ダイオードに一定の電流を流し、アノード−カソード間の順方向電圧（ＶＦ）を監視する。負荷異常時にパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはパワーＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー素子部が発熱すると、温度検出ダイオードの持つ負の温度傾斜によりＶＦが変化する。制御回路はＶＦが所定の電圧に達すると異常発熱と判断し、パワー素子部をオフさせ、電流を遮断する。例えば、米国特許出願公開第２０１４／７０３１９号明細書（特許文献１）では、温度検出ダイオードは、ポリシリコン内にＰＮジャンクションを形成したポリシリコンダイオードであり、アノードを中央に配置しカソードがアノードを囲む形でレイアウトされている。本開示に関連する先行技術としては、例えば、国際公開第２０１４／１６２８４４号がある。

米国特許出願公開第２０１４／７０３１９号明細書 国際公開第２０１４／１６２８４４号

特許文献１のように、アノードを中央に配置しカソードがアノードを囲む形でレイアウトして温度検出ダイオードを多結晶シリコン（ポリシリコン）で形成すると、ジャンクションリークにより温度検出精度が悪くなることがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は温度検出用のポリシリコンダイオードを備え、そのポリシリコンダイオードはＰ型高濃度領域と低濃度領域とＮ型高濃度領域で構成され、その低濃度領域は平面視で屈曲部を有しない。

上記半導体装置によれば、温度検出精度が向上する。

比較例に係る半導体装置の温度検出ダイオードの構成を示す平面図 図１のＡ−Ａ’線における断面図 図１の温度検出ダイオードの順方向電圧特性を示す図 実施形態に係る半導体装置の温度検出ダイオードの構成を示す平面図 図４のＣ−Ｃ’線における断面図 図４の温度検出ダイオードの順方向電圧特性を示す図 変形例に係る半導体装置の温度検出ダイオードの構成を示す平面図 図７のＤ−Ｄ’線における断面図 実施例に係る半導体装置のチップレイアウト図 図９の温度検出ダイオードの拡大図 図９のＥ−Ｅ’線における断面図 図９のＥ−Ｅ’線における別の断面図 実施例に係る温度検出ダイオードを用いた半導体装置と制御用半導体装置とを示す図

以下、実施形態、実施例および比較例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

本願においては、「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとし、ゲートが金属であるもののみでなく、それ以外の導電体をゲートとして使用ものを含むものとする。

また、本願において、「パワー素子」というときは、数ワット以上の電力を扱うことができる半導体デバイスをいう。パワー素子の内、パワーＭＯＳＦＥＴ、パワーＩＧＢＴ等は、「絶縁ゲート型パワートランジスタ」の範疇に属する。従って、通常のパワーＭＯＳＦＥＴは、全てこれに含まれる。

また、パワーＭＯＳＦＥＴの内、表面がソースで裏面がドレインとなる構造のものを縦型パワーＭＯＳＦＥＴという。この縦型パワーＭＯＳＦＥＴの内、「トレンチゲートパワーＭＯＳＦＥＴ」とは、通常、半導体基板のデバイス面（第１の主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向（縦方向）にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側（第２の主面側）がドレインとなる。なお、ＩＧＢＴは、純構造的には、縦型パワーＭＯＳＦＥＴのドレイン側にドレイン領域とは異なる導電型のコレクタ層を付加したものであるが、構成要素の縦型パワーＭＯＳＦＥＴのソースは、実用的には「エミッタ」と呼ばれる。

＜比較例＞
本願発明者らが本願に先立って検討した技術（以下、比較例という。）に係る半導体装置の温度検出ダイオードについて説明する。図１は比較例に係る半導体装置の温度検出ダイオードの構造を示す平面図である。図２は図１のＡ−Ａ’線における断面図である。図３は図１の温度検出ダイオードの順方向電圧特性を示す図である。

比較例に係る半導体装置の温度検出ダイオード１Ｒはポリシリコンダイオードであり、平面視で矩形状のポリシリコン膜２Ｒから形成され、アノード側コンタクト部５Ｒ側から、Ｐ型高濃度領域（Ｐ＋）２Ｒａ、Ｐ型低濃度領域（Ｐ−）２Ｒｂ、Ｎ型高濃度領域（Ｎ＋）２Ｒｃであり、そこでカソード側コンタクト部６Ｒａ、６Ｒｂとなっている。比較例では、温度検出ダイオードの平面積を抑えてＰＮ接合の接合面積を大きくする（流す電流を大きくする）ため、温度検出ダイオード１Ｒの中央にアノード電極３Ｒが配置され、アノード電極３Ｒを逆Ｕ字状に囲む形でカソード電極４Ｒが配置され、Ｐ型高濃度領域２Ｒａを囲む形でＰ型低濃度領域２Ｒｂが配置され、Ｐ型低濃度領域２Ｒｂを囲む形でＮ型高濃度領域２Ｒｃが配置されている。アノード電極３Ｒは金属膜で形成され、コンタクト部５Ｒを介してＰ型高濃度領域２Ｒａに接続される。カソード電極４Ｒは金属膜で形成され、コンタクト部６Ｒａ、６Ｒｂを介してＮ型高濃度領域２Ｒｃに接続される。平面視でアノード電極３ＲはＰ型高濃度領域２Ｒａよりも大きい。平面視でカソード電極４ＲはＮ型高濃度領域２Ｒｃよりも大きい。

なお、Ｐ型高濃度領域２ＲａのＹ方向の長さをＬａｒ、幅をＷａｒ、Ｐ型低濃度領域２Ｒｂの幅をＷｂｒ、Ｎ型高濃度領域２Ｒｃの幅をＷｃｒ、Ｙ方向の長さをＬｃｒとすると、
Ｌｃｒ＝Ｌａｒ＋Ｗｂｒ＋Ｗｃｒ ・・・（１）
の関係にある。ＰＮ接合の平面視の長さをＬｐｎｒとすると、
Ｌｐｎｒ＝２（Ｌｃｒ−Ｗｃｒ）＋（Ｗａｒ＋２Ｗｂｒ）
＝２Ｌｃｒ＋Ｗａｒ＋２Ｗｂｒ−２Ｗｃｒ ・・・（２）
の関係にある。

ポリシリコン膜２ＲのＸ方向の長さをＷｒ、Ｙ方向の長さをＬｒとすると、
Ｌｒ＝Ｌｃｒ ・・・（３）
Ｗｒ＝Ｗａｒ＋２Ｗｂｒ＋２Ｗｃｒ ・・・（４）
の関係にある。

パワーデバイスもコスト低減の目的でレイアウトを縮小している。レイアウトを縮小するためには、構造の縦方向（ジャンクション深さ等）の縮小が不可欠で、高温熱処理を減らす（熱処理温度を下げる）ことが必要である。例えば、１０００℃以上の熱処理を１０００℃未満（例えば、８００〜９００℃程度）の熱処理にする必要がある。そうすると、注入により形成しジャンクションが浅くなり、ジャンクションリークが発生する。特に図１の破線円Ｂで示すＮ型高濃度領域２Ｒｃのコーナー部分の内側のＰ型低濃度領域２Ｒｂは、局所的に拡散層濃度が濃い部分ができ、Ｎ型高濃度領域２Ｒｃの濃度より高濃度になりリークの原因となる。

図３の温度検出ダイオードの順方向電圧特性は、横軸が順方向電圧（ＶＦ）、縦軸が対数目盛の順方向電流（ＩＦ）で示されている。ＶＦに対してＩＦは、低電圧領域（ＶＦ＜０．４）で指数関数特性（破線の直線）よりも電流が多く流れる特性を示し、低電圧領域でリークが発生していることを示している。温度検出ダイオードの順方向電圧の温度依存性に基づいて温度を検出するようにするため、温度検出ダイオードの順方向電圧特性の精度が要求されるが、リークがあると精度が悪くなる。

ポリシリコンは、多結晶でありグレインがあり、グレインに沿って不純物が拡散するため特に低温熱処理プロセスではレイアウトに注意する必要がある。

＜実施形態＞
実施形態に係る半導体装置の温度検出ダイオードはポリシリコンダイオードであり、アノード（Ｐ型高濃度領域）と、カソード（Ｎ型高濃度領域）と、Ｐ型高濃度領域とＮ型高濃度領域との間の低濃度領域と、を平行に配置したレイアウト構造とし、平面視で低濃度領域に屈曲部を形成しないようにする。

＜実施形態１＞
図４は実施形態１に係る半導体装置の温度検出ダイオードの構造を示す平面図である。図５は図４のＣ−Ｃ’線における断面図である。図６は図４の温度検出ダイオードの順方向電圧特性を示す図である。

実施形態１に係る半導体装置の温度検出ダイオード１はポリシリコンダイオードであり、平面視で矩形状のポリシリコン膜２から形成され、アノード側コンタクト部５側から、Ｐ型高濃度領域（Ｐ＋）２ａ、Ｐ型低濃度領域（Ｐ−）２ｂ、Ｎ型高濃度領域（Ｎ＋）２ｃであり、そこでカソード側コンタクト部６となっている。Ｐ型高濃度領域２ａはＰ型低濃度領域２ｂよりＰ型不純物濃度が高い。Ｐ型高濃度領域２ａ、Ｐ型低濃度領域２ｂおよびＮ型高濃度領域２ｃはそれぞれ平面視で短冊状であり、Ｙ方向に沿って延在する。アノード電極３は金属膜で形成され、コンタクト部５を介してＰ型高濃度領域２ａに接続される。カソード電極４は金属膜で形成され、コンタクト部６を介してＮ型高濃度領域２ｃに接続される。平面視でアノード電極３はＰ型高濃度領域２ａよりも大きい。平面視でカソード電極４はＮ型高濃度領域２ｃよりも大きい。なお、ポリシリコン膜２のＸ方向の長さをＷ、Ｙ方向の長さをＬ、Ｐ型高濃度領域２ａのＹ方向の長さをＬａ、幅をＷａ、Ｐ型低濃度領域２ｂの幅をＷｂ、Ｎ型高濃度領域２ｃのＹ方向の長さをＬｃ、幅をＷｃとすると、
Ｌ＝Ｌａ ・・・（５）
Ｌ＝Ｌｃ ・・・（６）
Ｌｃ−Ｌａ＜Ｗｂ ・・・（７）
の関係にある。なお、Ｐ型低濃度領域２ｂのＹ方向の長さはＬａまたはＬｃである。また、ＰＮ接合の平面視の長さをＬｐｎとすると、
Ｌｐｎ＝Ｌ＝Ｌａ＝Ｌｂ ・・・（８）
となる。

なお、ＬｐｎをＬｐｎｒと同じ長さとする場合、式（２）（８）より、
Ｌｐｎ＝Ｌｐｎｒ
＝２Ｌｃｒ＋Ｗａｒ＋２Ｗｂｒ−２Ｗｃｒ ・・・（９）
となる。ここで、Ｗｂｒ＞Ｗｃｒとすると、
Ｌｐｎ＞２Ｌｃｒ＋Ｗａｒ ・・・（１０）
式（８）、式（３）より式（１０）は
Ｌ＞２Ｌｒ＋Ｗａｒ ・・・（１１）
となり、実施形態のポリシリコン膜のＹ方向の長さでは、比較例の２倍以上となる。

図６の温度検出ダイオードの順方向電圧特性は、図３と同様に横軸が順方向電圧（ＶＦ）、縦軸が対数目盛の順方向電流（ＩＦ）で示されている。ＶＦに対してＩＦは、指数関数特性（破線の直線）を示し、比較例と異なり低電圧領域でリークが発生していないことを示している。

＜実施形態２＞
図７は実施形態２に係る半導体装置の温度検出ダイオードの構造を示す平面図である。図８は図７のＤ−Ｄ’線における断面図である。

実施形態２に係る半導体装置の温度検出ダイオード１Ａは、実施形態１と同様にポリシリコンダイオードであり、平面視で矩形状のポリシリコン膜２から形成される。しかし、実施形態２では、Ｐ型高濃度領域（Ｐ＋）２ａとＮ型高濃度領域（Ｎ＋）２ｃとの間にＮ型低濃度領域（Ｎ−）２ｄが形成される。この他は実施形態１と同様である。すなわち、アノード側コンタクト部５側から、Ｐ型高濃度領域（Ｐ＋）２ａ、Ｎ型低濃度領域（Ｎ−）２ｄ、Ｎ型高濃度領域（Ｎ＋）２ｃであり、そこでカソード側コンタクト部６となっている。Ｎ型高濃度領域２ｃはＮ型低濃度領域２ｄよりＮ型不純物濃度が高い。Ｐ型高濃度領域２ａ、Ｎ型低濃度領域２ｄおよびＮ型高濃度領域２ｃはそれぞれ平面視で短冊状であり、Ｙ方向に沿って延在する。なお、ポリシリコン膜２のＸ方向の長さをＷ、Ｙ方向の長さをＬ、Ｐ型高濃度領域２ａのＹ方向の長さをＬａ、幅をＷａ、Ｐ型低濃度領域２ｂの幅をＷｂ、Ｎ型高濃度領域２ｃの幅をＷｃ、Ｙ方向の長さをＬｃとすると、実施形態１と同様な関係にある。

実施形態によれば、平面視で低濃度領域（ＰＮ接合面）に屈曲部を形成しないようにしているため、熱処理を低減した場合でも局所的に拡散濃度が濃い部分が形成されない。これにより、高濃度によるジャンクションリークがなくなり、温度検出ダイオードの順方向特性が安定し、精度が良い温度検出を可能にする。低温熱処理プロセスでリークの発生を低減した温度検出用のポリシリダイオードを作製することができる。

図９は実施例に係る半導体装置のチップレイアウト図（平面図）である。図１０は図９の温度検出ダイオードの拡大図である。図１１は図９のＥ−Ｅ’線における断面図である。まず、温度検出ダイオード１１が組み込まれた縦型パワーＭＯＳＦＥＴ（半導体装置１０Ｌ）のチップ平面レイアウト（チップ上面レイアウト）を図９（適宜、図１０、１１参照）に基づいて、説明する。

図９に示すように、半導体チップ１０２（半導体基板１０１）の表面１０１ａには、チップ中央部に、セル領域１３６（パワー素子１２）が設けられている。半導体チップ端とセル領域１３６の間は、環状のＰウエル領域（Ｐwell）１０４で埋められており、その領域がチップ周辺領域１３８である。チップ周辺領域１３８に温度検出ダイオード１１が設けられている。温度検出ダイオード１１は半導体チップ端に隣接してゲートパッド１３ｇとアノードパッド（アノード端子）１３ａとの間に配置されている。これにより、パワー素子１２の配置に邪魔にならない。

セル領域１３６には、網目状にトレンチ１２６が設けられており、その中には、ゲート絶縁膜１２７を介して比較的薄いスラブ（Ｓｌａｂ）状のトレンチゲート電極、すなわち、ポリシリコンゲート電極１２９（例えば、第１層ポリシリコン膜）が埋め込まれている。ポリシリコンゲート電極１２９は図示しない第１層ポリシリコン引き出し部により、トレンチ１２６の外部に引き出されており、図示しない周辺の第１層ポリシリコン配線の部分で図示しないメタル＆ポリシリコン間接続孔を介して、図示しないメタルゲート配線と接続されて、メタルゲート電極（ゲートパッド（ゲート端子）１３ｇ）に至る。

セル領域１３６において、網目状のトレンチ１２６間のアクティブ領域（セル領域のうちトレンチではない部分）には、Ｐ型ボディコンタクト領域（Ｐ＋）１２３が設けられており、その周辺にはＮ型ソース領域（Ｎ＋）１２６（ＩＧＢＴの場合はエミッタ領域とも言う）が設けられている。Ｐ型ボディコンタクト領域（Ｐ＋）１２３には、メタルソース電極（ソースパッド（ソース端子）１３ｃｓ）が接続されており、温度検出ダイオード１１のカソード電極１１４は、メタルソース電極（ソースパッド１３ｃｓ）と接続されている。

次に、図１０に基づいて（図９および図１１を参照）、図９および図１１に示す温度検出ダイオード１１の詳細構造の一例を説明する。図１０に示すように、温度検出ダイオード１１は、例えば、第２層ポリシリコン膜から形成された一体のポリシリコンダイオードである。温度検出ダイオード１１は、アノード側コンタクト部１１５側から、それぞれ柱状のＰ型高濃度領域（Ｐ＋）１１２ａ、Ｐ型低濃度領域（Ｐ−）１１２ｂ、Ｎ型高濃度領域（Ｎ＋）１１２ｃ、が循環的に繰り返し連結されており、最後はＮ型高濃度領域１１２ｃであり、そこでカソード側コンタクト部１１６となっている。言い換えると、温度検出ダイオード１１は、実施形態１の温度検出ダイオード１と同様な構造のポリシリコンダイオードをＸ方向に５段直列に接続して構成されている。１つのポリシリコンダイオードは、平面視で矩形状のポリシリコン膜１１２から形成され、アノード側コンタクト部１１５側から、Ｐ型高濃度領域１１２ａ、Ｐ型低濃度領域１１２ｂ、Ｎ型高濃度領域１１２ｃであり、そこでカソード側コンタクト部１１６となっている。最も半導体チップ端に近いポリシリコンダイオードのアノード側コンタクト部１１５は金属膜で形成されるアノード電極１１３に接続され、最もセル領域１３６に近いポリシリコンダイオードのカソード側コンタクト部１１６は金属膜で形成されるカソード電極１１４に接続されている。前段のポリシリコンダイオードのカソード側コンタクト部１１６と次段のポリシリコンダイオードのアノード側コンタクト部１１５とは金属膜１１７で接続される。Ｐ型高濃度領域１１２ａ、Ｐ型低濃度領域１１２ｂおよびＮ型高濃度領域１１２ｃはそれぞれ平面視で短冊状であり、Ｙ方向に沿って延在し、Ｙ方向の長さはＸ方向の長さ（幅）に比べて非常に大きくなっている。これにより、ＰＮ接合面積を大ききなり、流す電流（順方向電流）を大きくすることができる。

次に、基本的断面構造を図１１に基づいて説明する。図１１に示すように、半導体基板すなわち基板層１０１ｓは、たとえば、比較的高濃度の単結晶Ｎ型シリコン基板（Ｎ-sub）であり、その裏面１０１ｂには、メタルドレイン電極（裏面電極）１３ｄが設けられている。基板層１０１ｓの表面には、比較的低濃度のＮ型シリコンエピタキシ層（Ｎ-epi）１０１ｅ（ドリフト領域１２０）が設けられており、Ｎ型シリコンエピタキシ層１０１ｅの表面領域の内、チップ周辺領域１３８においては、Ｐウエル領域（Ｐ−−）１０４が設けられている。一方、Ｎ型シリコンエピタキシ層１０１ｅの表面領域の内、セル領域１３６の全面とその周辺に渡って、チャネル領域を構成するＰボディ領域（Ｐ−）１２５（Ｐ型ボディ領域）が形成されている。チップ周辺領域１３８のＮ型シリコンエピタキシ層１０１ｅの表面上には、絶縁膜１０３が形成されており、その上には、温度検出ダイオード１１２および層間絶縁膜１１９が形成されている。

次に、半導体装置１０Ｌのプロセス例を以下に説明する。なお、熱処理は１０００℃未満で行い、８００〜９００℃で行うのが好ましい。
比較的比抵抗の低い単結晶Ｎ型シリコン基板１０１ｓ（例えばＣＺ結晶）に、作製しようとするパワーＭＯＳＦＥＴのソースドレイン耐圧（ＢＶｄｓｓ）に応じた厚みを有し、比較的比抵抗の高いＮ型エピタキシ層１０１ｅを成長させたエピタキシウエハを準備する。単結晶Ｎ型シリコン基板１０１ｓの比抵抗は、例えば、１から１０ミリΩｃｍ程度である。Ｎ型エピタキシ層１０１ｅの厚さ及び、その比抵抗は、ソースドレイン耐圧に依存するが、４０ボルト程度のソースドレイン耐圧について例示すると、厚さは、例えば４から６マイクロメートル程度であり、比抵抗は、例えば０．４から０．８Ωｃｍ程度である。通常、エピタキシ層の厚さ（マイクロメートル）は、耐圧値（ボルト）の１／１０程度が目安とされている。

次に、例えばレジスト膜をマスクとして、ウエハの表面１０１ａに、例えば、ボロンをイオン注入することにより、Ｐウエル領域（Ｐ−−）１０４を形成する。このときのドーズ量としては、例えば５ｘ１０^１２から１ｘ１０^１４ｃｍ^−２程度、打ち込みエネルギとしては、例えば１０から１００ｋｅＶ程度を例示することができる。

次に、例えば、通常のリソグラフィによりパターニングしたトレンチ加工用マスク（例えばハードマスク）等を用いて、異方性ドライエッチング等により、トレンチ１２６を形成する。ドライエッチング用のガス系としては、例えば、Ｃｌ_２，Ｏ_２系、ＨＢｒ系などを例示することができる。

次に、ウエハの表面１０１ａのほぼ全面に、例えば、熱酸化等により、ゲート酸化膜７（たとえば、厚さ５０ｎｍ程度）を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）等により、ウエハの表面１０１ａのほぼ全面に、例えば厚さ６００ｎｍ程度の高濃度リンドープポリシリコン膜（第１層ポリシリコン膜）を成膜する。

次に、例えば、通常のリソグラフィによりパターニングしたゲート加工用マスク（例えばレジスト膜）等を用いたドライエッチング（エッチングのガス系としては、例えばＳＦ_６等を例示することができる）等により、高濃度リンドープポリシリコン膜をパターニングするとともに、エッチバック処理を施すことにより、ポリシリコンゲート電極１２９等を形成する。

次に、ウエハの表面１０１ａのほぼ全面に、例えば、ＣＶＤ等により、薄いシリコン酸化膜（例えば厚さ１０ｎｍ程度）を成膜する。その後、ウエハの表面１０１ａのほぼ全面に、例えば、ＣＶＤ等により、ノンドープポリシリコン膜（第２層ポリシリコン膜）成膜する。その後、温度検出ダイオード１１となるべき部分に、例えばパターニングされたレジスト膜をマスクとしたイオン注入により、Ｐ型不純物をドープする。このときのイオン注入条件としては、イオン種：たとえばＢＦ_２、ドーズ量：例えば１ｘ１０^１３から１ｘ１０^１４ｃｍ^−２程度、注入エネルギ：例えば１０から１００ｋｅＶ程度を例示することができる。続いて、通常のリソグラフィにより、矩形状にパターニングしたポリシリコン膜加工用マスク（例えばレジスト膜）等を用いたドライエッチング（エッチングのガス系としては、例えばＳＦ_６等を例示することができる）等により、第２層ポリシリコン膜のパターニングを行う。さらに、ウエハの表面１０１ａのＰボディ領域（Ｐ−）１２５（チャネル領域）となるべき部分に、レジスト膜等をマスクとして、イオン注入を実施する。このときのイオン注入条件としては、イオン種：例えばボロン、ドーズ量：たとえば１ｘ１０^１２から５ｘ１０^１３ｃｍ^−２程度、注入エネルギ：例えば５０から２００ｋｅＶ程度を例示することができる。

次に、レジスト膜等をマスクとして、イオン注入を実施することにより、Ｎ型ソース領域（Ｎ＋）１２６、温度検出ダイオード１１のポリシリコンダイオード（Polysilicon Diode）のＮ型高濃度領域（Ｎ＋）１１２ｃ等を形成する。こＮ型高濃度領域１１２ｃのマスクは短冊状の孔を有し、この孔はポリシリコン膜の端より外側まで広がっている。また、このときのイオン注入条件としては、イオン種：例えば砒素、ドーズ量：たとえば１ｘ１０^１５から１ｘ１０^１６ｃｍ^−２程度、注入エネルギ：例えば１０から１５０ｋｅＶ程度を例示することができる。その後、９００℃程度の熱処理を行う。

次に、レジスト膜等をマスクとして、付加的なイオン注入を実施することにより、付加注入された部分が、温度検出ダイオード１１のポリシリコンダイオードのＰ型高濃度領域（Ｐ＋）１１２ａとなり、Ｐ型部分のうち、付加注入されなかった部分がＰ型濃度領域（Ｐ−）１１２ｂとなる。このマスクは短冊状の孔を有し、この孔はポリシリコン膜の端より外側まで広がっている。また、このときのイオン注入条件としては、イオン種：例えばボロン、ドーズ量：例えば１．５ｘ１０^１５から２ｘ１０^１６ｃｍ^−２程度、注入エネルギ：例えば１０から１５０ｋｅＶ程度を例示することができる。その後、８００℃程度の熱処理を行う。

次に、ウエハの表面１０１ａのほぼ全面に、たとえば、ＣＶＤ等により、ＰＳＧ（Phospho Silicon Glass）膜等の層間絶縁膜１１９（厚さは、例えば２５０から４５０ｎｍ程度）を成膜する。層間絶縁膜１１９は酸化シリコン系絶縁膜を主要な要素とするものが好適であり、ＰＳＧ膜のほか、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜等の単体膜、これらとＳＯＧ（Spin-On-Glass）膜またはＴＥＯＳ（Tetraethylothosilicate）膜との複合膜等も好適である。次に、通常のリソグラフィにより、ウエハの表面１０１ａ上にレジスト膜等のパターンを形成し、当該パターンをマスクとして、異方性ドライエッチングを実行することにより、コンタクトホール、接続ビア等を形成する。その後、不要になったレジスト膜等を除去する。

次に、層間絶縁膜１１９をマスクとして、異方性ドライエッチング（シリコンエッチング）を実行することにより、コンタクトホール、接続ビア等を下方に（例えば、０．３５マイクロメートル程度）延長する。続いて、不要な部分をレジスト膜等の被覆した状態で、コンタクトホール等を通して、イオン注入を実行することにより、Ｐ型ボディコンタクト領域（Ｐ＋）１２３を導入する。このときのイオン注入条件としては、イオン種：例えばボロン（またはＢＦ_２）、ドーズ量：例えば１ｘ１０^１５から５ｘ１０^１６ｃｍ^−２程度、注入エネルギ：例えば２０から２００ｋｅＶ程度を例示することができる。その後、ランプアニールにより８００℃程度の熱処理を行う。

次に、例えばスパッタリング成膜により、前記コンタクトホール（コンタクト溝）の内面、およびウエハの表面１０１ａのほぼ全面に、例えば、下層のＴｉ膜（例えば、厚さ４０ｎｍ程度）および上層のＴｉＮ膜（例えば、厚さ１００ｎｍ程度）等からなるバリアメタル膜を形成する。バリアメタル膜としては、ここに示したＴｉ/ＴｉＮ系のほか、ＴｉＷその他が好適なものとして例示することができる。

次に、例えばスパッタリング成膜により、前記コンタクトホールの内面、およびウエハの表面１０１ａのほぼ全面に、例えば、アルミニウムを主要な成分とする（例えば、数％シリコン添加、残りはアルミニウム）アルミニウム系ソースメタル膜（例えば、厚さ３．５から５．５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系ソースメタル膜およびバリアメタル膜からなるソースメタル電極をパターニングすることにより、メタルソース電極（ソースパッド）１３ｃｓ、メタルゲート電極（ゲートパッド）１３ｇ等を形成する。

その後、必要に応じて、ファイナルパッシベーション膜として、例えば、ポリイミドを主要な成分とする有機膜（例えば、厚さ２．５マイクロメートル程度）等をウエハの表面１０１ａのほぼ全面に塗布する。次に、通常のリソグラフィによって、ソースパッド開口、ゲートパッド開口に対応する部分のファイナルパッシベーション膜を除去する。

次に、ウエハの裏面１０１ｂに対して、バックグラインディング処理を施すことによって、例えば、５００から９００マイクロメータ程度のウエハ厚を必要により、例えば３００から３０マイクロメータ程度に薄膜化する。その後、裏面電極１３ｄを、例えばスパッタリング成膜により、形成する。さらに、ダイシング等により、ウエハを個々の半導体チップ１０２に分割する。

図１２は図９のＥ−Ｅ’線における別の断面図である。温度検出ダイオードを除いて図１１と同様な構造である。実施例では、温度検出ダイオード１１に実施形態１の温度検出ダイオード１と同様な構造のポリシリコンダイオードを用いた例を説明したが、実施形態２の温度検出ダイオード１Ａと同様な構造のポリシリコンダイオードであってもよい。すなわち、温度検出ダイオード１１Ａは、アノード側コンタクト部１１５側から、それぞれ柱状のＰ型高濃度領域（Ｐ＋）１１２ａ、Ｎ型低濃度領域（Ｎ−）１１２ｂ、Ｎ型高濃度領域（Ｎ＋）１１２ｃ、が循環的に繰り返し連結されており、最後はＮ型高濃度領域１１２ｃであり、そこでカソード側コンタクト部１１６となっている。

図１３は実施例に係る温度検出ダイオードを用いた半導体装置と制御用半導体装置とを示す図である。

半導体装置３０は、半導体装置１０Ｈと半導体装置１０Ｌと制御用半導体装置２０とを備える。半導体装置３０は例えば電力変換装置であるインバータ回路の一部を構成し、半導体装置１０Ｈはハイサイド・スイッチとして用いられ、半導体装置１０Ｌはローサイド・スイッチとして用いられる。半導体装置１０Ｈは、アノード端子Ｔａおよびカソード端子Ｔｃに接続される温度検出ダイオード１１と、ゲート端子Ｔｇ、ドレイン端子Ｔｄおよびソース端子Ｔｓに接続されるパワー素子（パワーＭＯＥＦＥＴ）１２と、を備える。制御用半導体装置２０は、電源電位（ＶＢＢ）に接続される端子Ｔ１と、基準電位に接続される端子Ｔ２と、アノード端子Ｔａに接続される端子Ｔ３と、カソード端子Ｔｃに接続される端子Ｔ４と、端子Ｔ１および端子Ｔ３に接続される電流源２１と、端子Ｔ２および端子Ｔ４い接続される基準電圧発生回路２２と、コンパレータ２３と、を備える。半導体装置１０Ｈに内蔵した温度検出ダイオード１１のアノード端子Ｔａへ制御用半導体装置２０の電流源２１から端子Ｔ３を介してバイアス定電流を流し、アノード端子Ｔａに発生する順方向電圧（ＶＡ）と制御用半導体装置２０上の基準電圧発生回路２２のリファレンス電圧（Ｖref）をコンパレータ２３で比較を行う。半導体装置１０Ｈの温度が上昇すると温度検出ダイオード１１の順方向電圧が例えば約−２ｍＶ／℃で降下し予め設定した温度以上（電圧以下）になったとき、制御用半導体装置２０はパワー素子１２が発熱状態であると判断しパワー素子１２のゲート電圧を制御しオフさせる。なお、図示していないが、半導体装置１０Ｌのアノード端子に接続される制御用半導体装置を備える。なお、半導体装置１０Ｌのソース端子（カソード端子）１３ｃｓには基準電位が接続される。半導体装置１０Ｈ、半導体装置１０Ｌ、制御用半導体装置２０はそれぞれ１つの半導体基板上に形成してもよいし、いずれか２つの半導体装置を１つの半導体基板上に形成してもよいし、３つの半導体装置を１つの半導体基板上に形成してもよい。

以上、本発明者によってなされた発明を実施形態、実施例および比較例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および比較例に限定されるものではなく、種々変更可能であることはいうまでもない。

例えば、実施例では、主に縦型パワーＭＯＳＦＥＴについて、具体的に説明したが、本発明はそれに限定されるものではなく、パワーＩＧＢＴにも、ほぼそのまま適用できることは言うまでもない。

また、実施例では、主にＮチャネル型デバイスについて、具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型デバイスにも、ほぼそのまま適用できることは言うまでもない。

また、実施例では、主に単体デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、これらの絶縁ゲート型パワートランジスタを組み込んだ複合半導体チップ（半導体装置）にも、ほぼそのまま適用できることは言うまでもない。

さらに、実施例では、主にシリコン系デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣ系，ＳｉＮ系などのその他の系統に属する基板材料を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。

なお、実施例では、主に表面側メタルとして、アルミニウムを主要な成分とするメタル層を主要な構成要素とする電極（アルミニウム系電極）を用いたデバイスを具体的に説明したが、本発明はそれに限定されるものではなく、タングステン系電極等のその他の電極金属を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。

１、１Ａ・・・温度検出ダイオード
２・・・ポリシリコン膜
２ａ・・・Ｐ型高濃度領域
２ｂ・・・Ｐ型低濃度領域
２ｃ・・・Ｎ型高濃度領域
２ｄ・・・Ｎ型低濃度領域
３・・・アノード電極
４・・・カソード電極

Claims (19)

1. 半導体装置は、
   第１半導体チップと、
   前記第１半導体チップに形成され、前記半導体チップの温度を検出するためのポリシリコンダイオードと、
   を備え、
   前記ポリシリコンダイオードは、
   アノード側のＰ型高濃度領域と、
   カソード側のＮ型高濃度領域と、
   前記Ｐ型高濃度領域と前記Ｎ型高濃度領域との間に位置する低濃度領域と、
   を備え、
   前記低濃度領域と前記Ｎ型高濃度領域との間で、または前記Ｐ型高濃度領域と前記低濃度領域との間で、ＰＮ接合を形成し、
   前記Ｐ型高濃度領域、前記Ｎ型高濃度領域および前記低濃度領域は、それぞれ平面視で第１方向に沿って延在する短冊状の領域である。
2. 請求項１の半導体装置において、
   前記Ｐ型高濃度領域の前記第１方向の長さと、前記Ｎ型高濃度領域の前記第１方向の長さとの差は、前記低濃度領域の幅よりも小さい。
3. 請求項２の半導体装置において、
   前記ポリシリコンダイオードは平面視で矩形状のポリシリコン膜で形成され、前記Ｐ型高濃度領域の前記第１方向の長さと前記ポリシリコン膜の前記第１方向の長さと等しく、前記Ｎ型高濃度領域の前記第１方向の長さと前記ポリシリコン膜の前記第１方向の長さと等しい。
4. 請求項１の半導体装置において、
   平面視で前記ＰＮ接合面は屈曲部を有しない。
5. 請求項１の半導体装置において、
   平面視で前記低濃度領域は屈曲部を有しない。
6. 請求項１の半導体装置において、
   前記低濃度領域はＰ型低濃度領域であり、前記Ｐ型低濃度領域と前記Ｎ型高濃度領域との間でＰＮ接合を形成する。
7. 請求項１の半導体装置において、
   前記低濃度領域はＮ型低濃度領域であり、前記Ｐ型高濃度領域と前記Ｎ型低濃度領域との間でＰＮ接合を形成する。
8. 請求項１の半導体装置において、
   前記ポリシリコンダイオードは、前記Ｐ型高濃度領域、前記Ｎ型高濃度領域および前記低濃度領域で構成されるＰＮ接合を複数段備え、
   初段のアノード側のＰ型高濃度領域は前記第１端子に接続され、最終段のカソード側のＮ型高濃度領域は前記第２端子に接続され、前段のカソード側のＮ型高濃度領域は次段のアノード側のＰ型高濃度領域に接続される。
9. 請求項８の半導体装置において、
   前記ポリシリコンダイオードは前記ＰＮ接合を前記第１方向と異なる第２方向に複数段直列に接続して構成され、前記半導体チップの１辺に隣接して配置される。
10. 請求項１の半導体装置において、さらに、
    前記第１半導体チップに形成されたパワートランジスタを備える。
11. 請求項１０の半導体装置において、
    前記パワートランジスタは、表面がソースで裏面がドレインとなる構造の絶縁ゲート型パワーＭＯＳＦＥＴである。
12. 請求項１の半導体装置において、さらに、
    前記第１半導体チップに形成され、バイアス電流源に接続するための第１端子と、
    前記第１半導体チップに形成され、基準電位に接続するための第２端子と、
    を備え、
    前記ポリシリコンダイオードは、そのアノードが前記第１端子に接続され、そのカソードが前記第２端子に接続される。
13. 請求項１２の半導体装置において、さらに、
    前記第１半導体チップに形成されたパワートランジスタを備え、
    前記第２端子は、前記パワートランジスタのソース端子またはエミッタ端子に接続される。
14. 請求項１３の半導体装置において、さらに、
    前記パワートランジスタのゲート端子を備え、
    前記ポリシリコンダイオードは前記半導体チップの１辺隣接し、前記ゲート端子と前記第１端子との間に配置される。
15. 請求項１２の半導体装置において、さらに、
    前記バイアス電流源が形成された第２半導体チップと、
    前記第２半導体チップに形成され、前記第１端子と接続するための第３端子と、
    前記第２半導体チップに形成された基準電圧生成回路と、
    前記第２半導体チップに形成され、前記第３端子の電位と前記基準電圧生成回路の出力電位とを比較する比較器と、
    を備える。
16. 請求項１５の半導体装置において、
    前記第２半導体チップと前記第１半導体チップとは同じチップである。
17. 請求項１の半導体装置において、
    前記ポリシリコンダイオードの熱処理は１０００℃未満で行われる。
18. 請求項１７の半導体装置において、
    前記ポリシリコンダイオードの熱処理は８００℃から９００℃で行われる。
19. 半導体装置は、
    半導体チップと、
    前記半導体チップに形成された絶縁ゲート型パワートランジスタと、
    前記半導体チップに形成され、前記絶縁ゲート型パワートランジスタの温度を検出するための温度検出ダイオードと、
    前記半導体チップに形成され、バイアス電流源に接続するための第１端子と、
    前記半導体チップに形成され、基準電位に接続するための第２端子と、
    を備え、
    前記温度検出ダイオードは、複数段直列に接続されたポリシリコンダイオードで構成され、そのアノードが前記第１端子に接続され、そのカソードが前記第２端子に接続され、
    前記ポリシリコンダイオードは、
    ポリシリコン膜と、
    前記ポリシリコン膜に形成された前記アノード側のＰ型高濃度領域と、
    前記ポリシリコン膜に形成された前記カソード側のＮ型高濃度領域と、
    前記ポリシリコン膜に形成され、前記Ｐ型高濃度領域と前記Ｎ型高濃度領域との間に位置する低濃度領域と、
    を備え、
    前記低濃度領域と前記Ｎ型高濃度領域との間で、または前記Ｐ型高濃度領域と前記低濃度領域との間で、ＰＮ接合を形成し、
    前記ポリシリコン膜は平面視で矩形状であり、
    前記Ｐ型高濃度領域、前記Ｎ型高濃度領域および前記低濃度領域は、それぞれ平面視で短冊状であり、第１方向に沿って延在する。

Images