JPH07283408A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07283408A JPH07283408A JP9379094A JP9379094A JPH07283408A JP H07283408 A JPH07283408 A JP H07283408A JP 9379094 A JP9379094 A JP 9379094A JP 9379094 A JP9379094 A JP 9379094A JP H07283408 A JPH07283408 A JP H07283408A
- Authority
- JP
- Japan
- Prior art keywords
- region
- area
- collector
- isolation
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】保護ダイオードの占有面積が少なくて済み、そ
の耐圧電圧についてのばらつきが少ないＤ−ＭＯＳの半
導体装置を提供することにある。 【構成】Ｄ−ＭＯＳの半導体の主面にこのアイソレーシ
ョン領域側をコレクタとしてその上にベースを形成する
ようなバイポーラトランジスタのベース相当の１の領域
を形成して、アイソレーション領域にコレクタ領域ある
いはアイソレーション領域にコンタクトするコレクタ取
出の第２の領域を形成することにより、第１および第２
の領域間でオープンエミッタでコレクタ−ベース相当の
ＰＮ接合が実現され、その耐圧がオープンエミッタのコ
レクタ−ベースＶCBO になり、この耐圧を支える空乏層
の幅を選択することで、数Ｖから数十Ｖと高い耐圧のダ
イオードを比較的小さな領域で形成するもの。
の耐圧電圧についてのばらつきが少ないＤ−ＭＯＳの半
導体装置を提供することにある。 【構成】Ｄ−ＭＯＳの半導体の主面にこのアイソレーシ
ョン領域側をコレクタとしてその上にベースを形成する
ようなバイポーラトランジスタのベース相当の１の領域
を形成して、アイソレーション領域にコレクタ領域ある
いはアイソレーション領域にコンタクトするコレクタ取
出の第２の領域を形成することにより、第１および第２
の領域間でオープンエミッタでコレクタ−ベース相当の
ＰＮ接合が実現され、その耐圧がオープンエミッタのコ
レクタ−ベースＶCBO になり、この耐圧を支える空乏層
の幅を選択することで、数Ｖから数十Ｖと高い耐圧のダ
イオードを比較的小さな領域で形成するもの。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
詳しくは、同一半導体基板上にＤＳＡ（デフュージョン
セルファライン）形ＭＯＳＦＥＴ（以下Ｄ−ＭＯＳ）と
ともに保護ダイオードを設ける半導体装置において、保
護ダイオードの耐圧電圧についてのばらつきが少なく、
その占有面積が低減できるようなＤ−ＭＯＳの半導体装
置に関する。
詳しくは、同一半導体基板上にＤＳＡ（デフュージョン
セルファライン）形ＭＯＳＦＥＴ（以下Ｄ−ＭＯＳ）と
ともに保護ダイオードを設ける半導体装置において、保
護ダイオードの耐圧電圧についてのばらつきが少なく、
その占有面積が低減できるようなＤ−ＭＯＳの半導体装
置に関する。
【０００２】
【従来の技術】保護ダイオードを有するＤ−ＭＯＳとし
て、例えば、ポリシリコンのゲート層にバック・ツウ・
バックの保護ダイオードを形成してゲートとソースとの
間に挿入し、保護ダイオードの降下電圧ＶZ が所定の耐
圧電圧になるように調整するものがある。また、例え
ば、Ｄ−ＭＯＳとともに、トランジスタのベース相当領
域をサブストレートの表面（主面）に形成してここにエ
ミッタ相当領域を形成することでＰＮ接合のダイオード
とし、このダイオードを複数個直列に接続することで保
護ダイオードを形成することも行われている。この場
合、例えば、２０Ｖの耐圧を得るには、トランジスタの
オープンコレクタのエミッタ・ベース間耐圧であるＢＶ
EBO を約５Ｖとして４個のベース−エミッタ相当のＰＮ
接合領域が必要になる。
て、例えば、ポリシリコンのゲート層にバック・ツウ・
バックの保護ダイオードを形成してゲートとソースとの
間に挿入し、保護ダイオードの降下電圧ＶZ が所定の耐
圧電圧になるように調整するものがある。また、例え
ば、Ｄ−ＭＯＳとともに、トランジスタのベース相当領
域をサブストレートの表面（主面）に形成してここにエ
ミッタ相当領域を形成することでＰＮ接合のダイオード
とし、このダイオードを複数個直列に接続することで保
護ダイオードを形成することも行われている。この場
合、例えば、２０Ｖの耐圧を得るには、トランジスタの
オープンコレクタのエミッタ・ベース間耐圧であるＢＶ
EBO を約５Ｖとして４個のベース−エミッタ相当のＰＮ
接合領域が必要になる。
【０００３】
【発明が解決しようとする課題】前記のポリシリコンの
ゲート層に保護ダイオードを形成するものにあっては、
その耐圧が数Ｖから数十Ｖと高いときには、多数のダイ
オードを直列に接続する必要がある。この関係から、耐
圧にばらつきが生じ易く、その作り込みが難しくなる。
多数のダイオードを設ける場合にはその占有面積も大き
くなる。後者のトランジスタのベース−エミッタ相当の
ＰＮ接合領域を形成するものでは、耐圧が大きくなるに
従ってその数を増加させなければならず、その占有面積
が大きくならざるを得ない。これによりＤ−ＭＯＳの面
積も制限を受ける。この発明の目的は、このような従来
技術の問題点を解決するものであって、保護ダイオード
の占有面積が少なくて済み、その耐圧電圧についてのば
らつきが少ないＤ−ＭＯＳの半導体装置を提供すること
にある。
ゲート層に保護ダイオードを形成するものにあっては、
その耐圧が数Ｖから数十Ｖと高いときには、多数のダイ
オードを直列に接続する必要がある。この関係から、耐
圧にばらつきが生じ易く、その作り込みが難しくなる。
多数のダイオードを設ける場合にはその占有面積も大き
くなる。後者のトランジスタのベース−エミッタ相当の
ＰＮ接合領域を形成するものでは、耐圧が大きくなるに
従ってその数を増加させなければならず、その占有面積
が大きくならざるを得ない。これによりＤ−ＭＯＳの面
積も制限を受ける。この発明の目的は、このような従来
技術の問題点を解決するものであって、保護ダイオード
の占有面積が少なくて済み、その耐圧電圧についてのば
らつきが少ないＤ−ＭＯＳの半導体装置を提供すること
にある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るためのこの発明の半導体装置の特徴は、Ｐ形あるいは
Ｎ形のいずれか一方の半導体基板の主面にＭＯＳＦＥＴ
のチャネル領域を形成するためのウエル領域として形成
されたＰ形あるいはＮ形のいずれか他方の半導体領域
と、この半導体領域に隣接して主面に形成された半導体
基板と同じ形のアイソレーション領域と、このアイソレ
ーション領域にバイポーラトランジスタのベース−コレ
クタに相当する関係でそれぞれ形成されたベース領域に
相当する他方の形の第１の領域およびコレクタ領域に相
当するあるいはアイソレーション領域側をコレクタ領域
としてこれのコレクタ取出領域に相当し第１の領域に隣
接する一方の形の第２の領域とを有し、第２の領域が第
１の領域およびアイソレーション領域側との間で形成さ
れる空乏層に接していてこれら第１および第２の領域が
保護ダイオードを形成し、この保護ダイオードの耐圧が
第１の領域と第２の領域の間にある空乏層の幅により選
択されているものである。
るためのこの発明の半導体装置の特徴は、Ｐ形あるいは
Ｎ形のいずれか一方の半導体基板の主面にＭＯＳＦＥＴ
のチャネル領域を形成するためのウエル領域として形成
されたＰ形あるいはＮ形のいずれか他方の半導体領域
と、この半導体領域に隣接して主面に形成された半導体
基板と同じ形のアイソレーション領域と、このアイソレ
ーション領域にバイポーラトランジスタのベース−コレ
クタに相当する関係でそれぞれ形成されたベース領域に
相当する他方の形の第１の領域およびコレクタ領域に相
当するあるいはアイソレーション領域側をコレクタ領域
としてこれのコレクタ取出領域に相当し第１の領域に隣
接する一方の形の第２の領域とを有し、第２の領域が第
１の領域およびアイソレーション領域側との間で形成さ
れる空乏層に接していてこれら第１および第２の領域が
保護ダイオードを形成し、この保護ダイオードの耐圧が
第１の領域と第２の領域の間にある空乏層の幅により選
択されているものである。
【０００５】
【作用】このように、Ｄ−ＭＯＳの半導体の主面にこの
アイソレーション領域側をコレクタとしてその上にベー
スを形成するようなバイポーラトランジスタのベース相
当領域を形成して、アイソレーション領域にコレクタ領
域あるいはアイソレーション領域にコンタクトするコレ
クタ取出の第２の領域を形成することにより、第１およ
び第２の領域間でオープンエミッタでコレクタ−ベース
相当のＰＮ接合が実現され、その耐圧がオープンエミッ
タのコレクタ−ベースＶCBO になり、この耐圧を支える
空乏層の幅を選択することで、数Ｖから数十Ｖと高い耐
圧のダイオードを比較的小さな領域で形成することがで
きる。
アイソレーション領域側をコレクタとしてその上にベー
スを形成するようなバイポーラトランジスタのベース相
当領域を形成して、アイソレーション領域にコレクタ領
域あるいはアイソレーション領域にコンタクトするコレ
クタ取出の第２の領域を形成することにより、第１およ
び第２の領域間でオープンエミッタでコレクタ−ベース
相当のＰＮ接合が実現され、その耐圧がオープンエミッ
タのコレクタ−ベースＶCBO になり、この耐圧を支える
空乏層の幅を選択することで、数Ｖから数十Ｖと高い耐
圧のダイオードを比較的小さな領域で形成することがで
きる。
【０００６】
【実施例】図１は、この発明の半導体装置を適用した場
合の一実施例のＤ−ＭＯＳの拡大断面図、図２は、その
製造方法を説明するための主要各工程の断面図である。
図１(a) において、２０は、Ｄ−ＭＯＳであって、Ｎ形
半導体のＮ+ のサブストレート１上にエピタキシャル成
長により順次形成したＮ- 層２，４（Ｎ- −ＥＰｉ）を
ドレイン領域とし、ＰチャネルＦＥＴのアイソレーショ
ンとアイソレーション領域５とが形成され、アイショレ
ーション領域５には(b) 図に示す保護ダイオード１５が
設けられている。
合の一実施例のＤ−ＭＯＳの拡大断面図、図２は、その
製造方法を説明するための主要各工程の断面図である。
図１(a) において、２０は、Ｄ−ＭＯＳであって、Ｎ形
半導体のＮ+ のサブストレート１上にエピタキシャル成
長により順次形成したＮ- 層２，４（Ｎ- −ＥＰｉ）を
ドレイン領域とし、ＰチャネルＦＥＴのアイソレーショ
ンとアイソレーション領域５とが形成され、アイショレ
ーション領域５には(b) 図に示す保護ダイオード１５が
設けられている。
【０００７】その製造方法としては、まず、Ｎ形半導体
のＮ+ のサブストレート１上にエピタキシャル成長によ
り形成したＮ- 層２（１stＮ- −ＥＰｉ）を形成し（図
２のＡ参照）、この表面（主面）側から不要な部分をレ
ジストによりマスクして領域形成部分のＳi Ｏ2 の酸化
膜をマスクにして領域形成箇所の酸化膜をエッチングし
て、Ｐ形の不純物として、例えばボロンイオンを注入す
ることでドープし、熱拡散によりウエル領域（ＰＷ）３
を形成する（図２のＢ参照）。次に酸化膜をエッチング
して、Ｎ形の不純物として、例えばひ素をこのウエル領
域３の表面に注入することでドープし、Ｎ+ 領域３a を
形成する（図２のＣ参照）。さらに、酸化膜をエッチン
グして、Ｎ+ 領域３a の周囲にＰ形不純物をドープし、
Ｐ+ 領域３b を形成する（図２のＤ参照）。
のＮ+ のサブストレート１上にエピタキシャル成長によ
り形成したＮ- 層２（１stＮ- −ＥＰｉ）を形成し（図
２のＡ参照）、この表面（主面）側から不要な部分をレ
ジストによりマスクして領域形成部分のＳi Ｏ2 の酸化
膜をマスクにして領域形成箇所の酸化膜をエッチングし
て、Ｐ形の不純物として、例えばボロンイオンを注入す
ることでドープし、熱拡散によりウエル領域（ＰＷ）３
を形成する（図２のＢ参照）。次に酸化膜をエッチング
して、Ｎ形の不純物として、例えばひ素をこのウエル領
域３の表面に注入することでドープし、Ｎ+ 領域３a を
形成する（図２のＣ参照）。さらに、酸化膜をエッチン
グして、Ｎ+ 領域３a の周囲にＰ形不純物をドープし、
Ｐ+ 領域３b を形成する（図２のＤ参照）。
【０００８】次に、酸化膜を全面除去した後に、さらに
エピタキシャル成長によりＮ- 層４（２ndＮ- −ＥＰ
ｉ）を形成してウエル領域３を埋め込み層とする（図２
のＥ参照）。そして、熱拡散してバイポーラを形成する
アイソレーション領域５を形成する（図２のＥ，Ｆ参
照）。さらに、領域形成箇所の酸化膜をエッチングし
て、アイソレーション領域５のダイオード形成領域とア
イソレーション領域５に隣接するＤＭＯＳ形成領域にＰ
形の不純物をドープして熱拡散させてＰ形領域５a ，６
a を形成する。領域５a は、バイポーラのベースに相当
するベース相当領域となり、６a は、ＰチャネルＦＥＴ
を形成するウエル領域になる（図２のＧ参照）。
エピタキシャル成長によりＮ- 層４（２ndＮ- −ＥＰ
ｉ）を形成してウエル領域３を埋め込み層とする（図２
のＥ参照）。そして、熱拡散してバイポーラを形成する
アイソレーション領域５を形成する（図２のＥ，Ｆ参
照）。さらに、領域形成箇所の酸化膜をエッチングし
て、アイソレーション領域５のダイオード形成領域とア
イソレーション領域５に隣接するＤＭＯＳ形成領域にＰ
形の不純物をドープして熱拡散させてＰ形領域５a ，６
a を形成する。領域５a は、バイポーラのベースに相当
するベース相当領域となり、６a は、ＰチャネルＦＥＴ
を形成するウエル領域になる（図２のＧ参照）。
【０００９】次に領域形成箇所の酸化膜をエッチングし
て、アイソレーション領域５のダイオード形成領域にＮ
形の不純物をドープして熱拡散させてコレクタ相当領域
あるいはコレクタ取出領域としてＮ+ の領域５b を形成
する（図２のＨ参照）。さらに熱酸化により形成された
絶縁層のＳｉＯ2 酸化膜７の上に導電性のポリシリコン
層８を形成してゲート電極とする。そして、ウエル領域
６a にチャネル形成領域部分６c が形成されるように絶
縁層のＳｉＯ2 酸化膜とポリシリコン層８とをマスクに
して、ウエル領域６a に対してＰ形のボロンイオンを注
入してドープし、その後さらに、Ｎ形の不純物のひ素イ
オンを注入してドープし、熱拡散する。その結果、ソー
ス形となるＮ形層９とチャネル領域が形成される（図２
のＩ参照）。
て、アイソレーション領域５のダイオード形成領域にＮ
形の不純物をドープして熱拡散させてコレクタ相当領域
あるいはコレクタ取出領域としてＮ+ の領域５b を形成
する（図２のＨ参照）。さらに熱酸化により形成された
絶縁層のＳｉＯ2 酸化膜７の上に導電性のポリシリコン
層８を形成してゲート電極とする。そして、ウエル領域
６a にチャネル形成領域部分６c が形成されるように絶
縁層のＳｉＯ2 酸化膜とポリシリコン層８とをマスクに
して、ウエル領域６a に対してＰ形のボロンイオンを注
入してドープし、その後さらに、Ｎ形の不純物のひ素イ
オンを注入してドープし、熱拡散する。その結果、ソー
ス形となるＮ形層９とチャネル領域が形成される（図２
のＩ参照）。
【００１０】次に、ＣＶＤ法によりＳｉＯ2 酸化膜を形
成してソース領域，アイソレーション領域５を形成する
Ｐ形の壁面領域３b 領域５a に対応にするベース取出領
域、領域５b に対応するコレクタ取出領域に対応する電
極形成部分をエッチングする。そして、エッチングした
領域にアルミニユウムの電極層１１，１２を形成する
（図２のＪ参照）。なお、このとき電極１１によりソー
ス領域９と、アイソレーション領域５を形成するＰ形の
壁面領域３b 、そしてベース領域５a とが同時に接続さ
れる。
成してソース領域，アイソレーション領域５を形成する
Ｐ形の壁面領域３b 領域５a に対応にするベース取出領
域、領域５b に対応するコレクタ取出領域に対応する電
極形成部分をエッチングする。そして、エッチングした
領域にアルミニユウムの電極層１１，１２を形成する
（図２のＪ参照）。なお、このとき電極１１によりソー
ス領域９と、アイソレーション領域５を形成するＰ形の
壁面領域３b 、そしてベース領域５a とが同時に接続さ
れる。
【００１１】その後、ＰＳＧ膜１４を堆積させた後に、
サブストレート１の裏面側にドレインのための電極１３
を形成して、このアルミニユウムの電極層１３をドレイ
ン端子Ｄに接続し、ゲート領域電極８とコレクタ領域の
電極１２とをゲート端子Ｇに接続し、同様に電極１１を
ソース端子Ｓに接続する。その結果、得られる断面状態
が図１(a) であり、その等価回路が(b) の回路である。
これは、保護ダイオード１５を持つＤ−ＭＯＳ１６にな
る。
サブストレート１の裏面側にドレインのための電極１３
を形成して、このアルミニユウムの電極層１３をドレイ
ン端子Ｄに接続し、ゲート領域電極８とコレクタ領域の
電極１２とをゲート端子Ｇに接続し、同様に電極１１を
ソース端子Ｓに接続する。その結果、得られる断面状態
が図１(a) であり、その等価回路が(b) の回路である。
これは、保護ダイオード１５を持つＤ−ＭＯＳ１６にな
る。
【００１２】この場合の保護ダイオード１５は、アイソ
レーション領域５において最終的な熱拡散により形成さ
れた領域５a と５b との濃度と距離ｄによりその耐圧が
決定され、これらにより耐圧を制御することができる。
なお、最終的には、アイソレーション領域５においてＰ
形のベース領域５a は、ソース電極Ｓと接続されている
ので、このデバイスの最低電位になり、Ｎ- の領域２，
４とＮ+ の領域１とがドレイン電極Ｄと接続されること
で最高電位になる。また、Ｎ形層の領域５b は、ゲート
電極Ｇに接続されることで、ソースとドレインとの中間
電位になる。したがって、１つのダイオード（ツェーナ
ーダイオード）領域を形成するだけで数Ｖ乃至数十Ｖの
耐圧を得ることができる。
レーション領域５において最終的な熱拡散により形成さ
れた領域５a と５b との濃度と距離ｄによりその耐圧が
決定され、これらにより耐圧を制御することができる。
なお、最終的には、アイソレーション領域５においてＰ
形のベース領域５a は、ソース電極Ｓと接続されている
ので、このデバイスの最低電位になり、Ｎ- の領域２，
４とＮ+ の領域１とがドレイン電極Ｄと接続されること
で最高電位になる。また、Ｎ形層の領域５b は、ゲート
電極Ｇに接続されることで、ソースとドレインとの中間
電位になる。したがって、１つのダイオード（ツェーナ
ーダイオード）領域を形成するだけで数Ｖ乃至数十Ｖの
耐圧を得ることができる。
【００１３】以上説明してきたが、実施例では、Ｎ形半
導体基板を使用しているが、基板は、Ｐ形のものであっ
てもよい。この場合には、実施例のＮ層は、Ｐ層に、そ
してＰ層は、Ｎ層に置き換えられる。さらに、ドレイン
の引出し電極は、サブストレ−トの裏面側ではなく、ソ
−ス電極と同じ面である主面側に設けててもよい。
導体基板を使用しているが、基板は、Ｐ形のものであっ
てもよい。この場合には、実施例のＮ層は、Ｐ層に、そ
してＰ層は、Ｎ層に置き換えられる。さらに、ドレイン
の引出し電極は、サブストレ−トの裏面側ではなく、ソ
−ス電極と同じ面である主面側に設けててもよい。
【００１４】図３は、保護ダイオード１５のコレクタ層
５b をベース層５a を囲むように形成した例であり、
(a) は、そのアイソレーション部分の断面図、(b) は、
その平面図を示している。ベース層５d とコレクタ層５
c との距離は、ｄになるように選択されている。これに
より耐圧は、ｄにより決定され、これによりベースとコ
レクタとの間の抵抗を低下させて電流特性を向上させる
ことができる。なお、表面より内部に設けられているコ
レクタ領域やベース領域は、説明の都合上実線で示して
ある。
５b をベース層５a を囲むように形成した例であり、
(a) は、そのアイソレーション部分の断面図、(b) は、
その平面図を示している。ベース層５d とコレクタ層５
c との距離は、ｄになるように選択されている。これに
より耐圧は、ｄにより決定され、これによりベースとコ
レクタとの間の抵抗を低下させて電流特性を向上させる
ことができる。なお、表面より内部に設けられているコ
レクタ領域やベース領域は、説明の都合上実線で示して
ある。
【００１５】図４は、保護ダイオード１５のコレクタ層
５b の一部をベース層５a に侵入させて形成した例であ
り、(a) は、そのアイソレーション部分の断面図、(b)
は、その平面図を示している。また、(c) は、他の具体
例の平面図である。ベース層５d とコレクタ層５c との
距離は、外側ではｄになるように選択されているが、内
側では、一部が侵入しているので、耐圧は、この部分の
空間電荷層の距離により決定され、ベースとコレクタと
の間の抵抗を低下させてさらに電流特性を向上させるこ
とができる。
５b の一部をベース層５a に侵入させて形成した例であ
り、(a) は、そのアイソレーション部分の断面図、(b)
は、その平面図を示している。また、(c) は、他の具体
例の平面図である。ベース層５d とコレクタ層５c との
距離は、外側ではｄになるように選択されているが、内
側では、一部が侵入しているので、耐圧は、この部分の
空間電荷層の距離により決定され、ベースとコレクタと
の間の抵抗を低下させてさらに電流特性を向上させるこ
とができる。
【００１６】以上説明してきたが、実施例では、Ｎ形半
導体基板を使用しているが、基板は、Ｐ形のものであっ
てもよい。この場合には、実施例のＮ層は、Ｐ層に、そ
してＰ層は、Ｎ層に置き換えられる。さらに、ドレイン
の引出し電極は、サブストレ−トの裏面側ではなく、ソ
−ス電極と同じ面である主面側に設けてもよい。
導体基板を使用しているが、基板は、Ｐ形のものであっ
てもよい。この場合には、実施例のＮ層は、Ｐ層に、そ
してＰ層は、Ｎ層に置き換えられる。さらに、ドレイン
の引出し電極は、サブストレ−トの裏面側ではなく、ソ
−ス電極と同じ面である主面側に設けてもよい。
【００１７】
【発明の効果】以上説明したきたように、この発明にあ
っては、Ｄ−ＭＯＳの半導体の主面にこのアイソレーシ
ョン領域側をコレクタとしてその上にベースを形成する
ようなバイポーラトランジスタのベース相当の第１の領
域を形成して、アイソレーション領域にコレクタ領域あ
るいはアイソレーション領域にコンタクトするコレクタ
取出の第２の領域を形成することにより、第１および第
２の領域間でオープンエミッタでコレクタ−ベース相当
のＰＮ接合が実現され、その耐圧がオープンエミッタの
コレクタ−ベースＶCBO になり、この耐圧を支える空乏
層の幅を選択することで、数Ｖから数十Ｖと高い耐圧の
ダイオードを比較的小さな領域で形成することができ
る。その結果、１個のＰＮ接合で保護ダイオードが形成
でき、耐圧については複数のダイオードを接続しなくて
済むのでばらつきを低減させることができる。
っては、Ｄ−ＭＯＳの半導体の主面にこのアイソレーシ
ョン領域側をコレクタとしてその上にベースを形成する
ようなバイポーラトランジスタのベース相当の第１の領
域を形成して、アイソレーション領域にコレクタ領域あ
るいはアイソレーション領域にコンタクトするコレクタ
取出の第２の領域を形成することにより、第１および第
２の領域間でオープンエミッタでコレクタ−ベース相当
のＰＮ接合が実現され、その耐圧がオープンエミッタの
コレクタ−ベースＶCBO になり、この耐圧を支える空乏
層の幅を選択することで、数Ｖから数十Ｖと高い耐圧の
ダイオードを比較的小さな領域で形成することができ
る。その結果、１個のＰＮ接合で保護ダイオードが形成
でき、耐圧については複数のダイオードを接続しなくて
済むのでばらつきを低減させることができる。
【図１】図１は、この発明の半導体装置を適用した場合
の一実施例の２重拡散Ｄ−ＭＯＳの説明図であって、
(a) は、その拡大断面図、(b) は、その等価回路図であ
る。
の一実施例の２重拡散Ｄ−ＭＯＳの説明図であって、
(a) は、その拡大断面図、(b) は、その等価回路図であ
る。
【図２】図２は、その製造方法を説明するための主要各
工程の断面図である。
工程の断面図である。
【図３】図３(a) は、ベース領域を囲むようにコレクタ
領域を形成した保護ダイオードの説明図であり、(a)
は、その断面図、(b) は、その平面図である。
領域を形成した保護ダイオードの説明図であり、(a)
は、その断面図、(b) は、その平面図である。
【図４】図４(a) は、コレクタ相当領域をベース相当領
域に食い込ませて形成した場合の他の形態の保護ダイオ
ード領域の説明図であり、(a) は、その断面図、(b)
は、その平面図、(c) は、さらに他の具体例の平面図で
ある。
域に食い込ませて形成した場合の他の形態の保護ダイオ
ード領域の説明図であり、(a) は、その断面図、(b)
は、その平面図、(c) は、さらに他の具体例の平面図で
ある。
１…Ｎ+ のサブストレート、２，４…Ｎ- 層（Ｎ- −Ｅ
Ｐｉ）、３…ウエル領域、５…アイソレーション領域、
５a …ベース相当領域、５b …コレクタ相当領域（コレ
クタ取出領域）、６a ，６a …Ｄ−ＭＯＳを形成するウ
エル領域、７…ＳｉＯ2 酸化膜、８…ポリシリコン層、
９…ソース（Ｎ形層）、１０，１１，１２…電極層、１
３…ドレイン電極、１４…ＰＳＧ膜、１５…保護ダイオ
ード、１６，２０…Ｄ−ＭＯＳ。
Ｐｉ）、３…ウエル領域、５…アイソレーション領域、
５a …ベース相当領域、５b …コレクタ相当領域（コレ
クタ取出領域）、６a ，６a …Ｄ−ＭＯＳを形成するウ
エル領域、７…ＳｉＯ2 酸化膜、８…ポリシリコン層、
９…ソース（Ｎ形層）、１０，１１，１２…電極層、１
３…ドレイン電極、１４…ＰＳＧ膜、１５…保護ダイオ
ード、１６，２０…Ｄ−ＭＯＳ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｄ 29/91 Ｌ
Claims (1)
- 【請求項１】保護ダイオードを有するＤＳＡ形のＭＯＳ
ＦＥＴの半導体装置において、 Ｐ形あるいはＮ形のいずれか一方の半導体基板の主面に
前記ＭＯＳＦＥＴのチャネル領域を形成するためのウエ
ル領域として形成されたＰ形あるいはＮ形のいずれか他
方の半導体領域と、 この半導体領域に隣接して前記主面に形成された前記半
導体基板と同じ形のアイソレーション領域と、 このアイソレーション領域にバイポーラトランジスタの
ベース−コレクタに相当する関係でそれぞれ形成された
ベース領域に相当する前記他方の形の第１の領域および
コレクタ領域に相当するあるいは前記アイソレーション
領域側をコレクタ領域としてこれのコレクタ取出領域に
相当し前記第１の領域に隣接する前記一方の形の第２の
領域とを有し、 前記第２の領域が前記第１の領域および前記アイソレー
ション領域側との間で形成される空乏層に接していてこ
れら第１および第２の領域が前記保護ダイオードを形成
し、この保護ダイオードの耐圧が前記第１の領域と第２
の領域の間にある空乏層の幅により選択されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9379094A JPH07283408A (ja) | 1994-04-06 | 1994-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9379094A JPH07283408A (ja) | 1994-04-06 | 1994-04-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283408A true JPH07283408A (ja) | 1995-10-27 |
Family
ID=14092216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9379094A Pending JPH07283408A (ja) | 1994-04-06 | 1994-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283408A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2740612A1 (fr) * | 1995-10-30 | 1997-04-30 | Mitsubishi Electric Corp | Dispositif a semiconducteurs destine a fournir une tension de sortie correspondant a une tension d'alimentation elevee |
| JP2002198542A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2008091940A (ja) * | 2007-11-19 | 2008-04-17 | Sanyo Electric Co Ltd | 寄生効果を抑止したダイオード素子を有する半導体集積回路装置 |
| CN110212033A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合碳化硅横向双扩散金属氧化物半导体晶体管 |
| CN110212034A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合元素半导体基垂直双扩散金属氧化物半导体晶体管 |
-
1994
- 1994-04-06 JP JP9379094A patent/JPH07283408A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2740612A1 (fr) * | 1995-10-30 | 1997-04-30 | Mitsubishi Electric Corp | Dispositif a semiconducteurs destine a fournir une tension de sortie correspondant a une tension d'alimentation elevee |
| US6586780B1 (en) | 1995-10-30 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for supplying output voltage according to high power supply voltage |
| JP2002198542A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2008091940A (ja) * | 2007-11-19 | 2008-04-17 | Sanyo Electric Co Ltd | 寄生効果を抑止したダイオード素子を有する半導体集積回路装置 |
| CN110212033A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合碳化硅横向双扩散金属氧化物半导体晶体管 |
| CN110212034A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合元素半导体基垂直双扩散金属氧化物半导体晶体管 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4939099A (en) | Process for fabricating isolated vertical bipolar and JFET transistors | |
| US6570229B1 (en) | Semiconductor device | |
| US4914051A (en) | Method for making a vertical power DMOS transistor with small signal bipolar transistors | |
| JP2677644B2 (ja) | 半導体装置およびその製造方法 | |
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| US5208169A (en) | Method of forming high voltage bipolar transistor for a BICMOS integrated circuit | |
| JPH07202199A (ja) | 集積化構造の能動クランプ装置 | |
| JPS63200568A (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JPH07283408A (ja) | 半導体装置 | |
| JP3099917B2 (ja) | 電界効果トランジスタ | |
| JP3470155B2 (ja) | 改良形バイポーラトランジスタ | |
| JP3493681B2 (ja) | 埋込みアバランシュ・ダイオード | |
| US5227654A (en) | Semiconductor device with improved collector structure | |
| EP0627767B1 (en) | Process for fabricating JFET transistors and capacitors | |
| JPH10294475A (ja) | 半導体装置とその製造方法 | |
| US4197147A (en) | Method of manufacturing an integrated circuit including an analog circuit and an I2 L circuit utilizing staged diffusion techniques | |
| KR100190003B1 (ko) | 고전압용 반도체 소자 | |
| JP2729062B2 (ja) | 集積回路装置 | |
| JPH1126769A (ja) | Ｎ型ｍｏｓｆｅｔ及びその製造方法 | |
| JP2507055B2 (ja) | 半導体集積回路の製造方法 | |
| JP3334170B2 (ja) | 半導体装置 | |
| JPH07193240A (ja) | 半導体装置 | |
| DE60135628D1 (de) | Herstellungsverfahren für ein halbleiter-bipolartransistor-bauelement | |
| JPH07153860A (ja) | 半導体集積回路装置の製造方法 | |
| JP3070525B2 (ja) | ラテラルｐｎｐトランジスタ及びその製造方法 |