JP3070525B2 - ラテラルｐｎｐトランジスタ及びその製造方法 - Google Patents
ラテラルｐｎｐトランジスタ及びその製造方法Info
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- JP3070525B2 JP3070525B2 JP9147867A JP14786797A JP3070525B2 JP 3070525 B2 JP3070525 B2 JP 3070525B2 JP 9147867 A JP9147867 A JP 9147867A JP 14786797 A JP14786797 A JP 14786797A JP 3070525 B2 JP3070525 B2 JP 3070525B2
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Description
【０００１】
【発明の属する技術分野】本発明はラテラルＰＮＰトラ
ンジスタ及びその製造方法に関し、特に移動体通信用等
の高周波アナログ回路に使用されるトランジスタ及びそ
の製造方法に関する。
ンジスタ及びその製造方法に関し、特に移動体通信用等
の高周波アナログ回路に使用されるトランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】従来技術としてラテラルＰＮＰトランジ
スタ（Ｔｒ．）の代表的な断面図を図４に示す。図４に
おいて１はＰ型シリコン基板、２はＮ+ 型埋込み層、３
ＡはＰＮＰトランジスタのベース領域、８Ａはコレクタ
領域、１３Ｂはエミッタ領域、１６はベースコンタクト
領域である。
スタ（Ｔｒ．）の代表的な断面図を図４に示す。図４に
おいて１はＰ型シリコン基板、２はＮ+ 型埋込み層、３
ＡはＰＮＰトランジスタのベース領域、８Ａはコレクタ
領域、１３Ｂはエミッタ領域、１６はベースコンタクト
領域である。
【０００３】エミッタ領域１３Ｂより注入された少数キ
ャリアはベース領域３Ａを横切りコレクタ領域８Ａに到
達するコレクタ電流Ｉｃと、縦方向のＮ型不純物領域方
向へ流れるベース電流Ｉｂに分かれる。電流増幅率ｈFE
はＩｃ／Ｉｂであり、電流増幅率の向上にはＩｃ成分を
増加させ、Ｉｂ成分を減らすことが必要である。
ャリアはベース領域３Ａを横切りコレクタ領域８Ａに到
達するコレクタ電流Ｉｃと、縦方向のＮ型不純物領域方
向へ流れるベース電流Ｉｂに分かれる。電流増幅率ｈFE
はＩｃ／Ｉｂであり、電流増幅率の向上にはＩｃ成分を
増加させ、Ｉｂ成分を減らすことが必要である。
【０００４】ここでエミッタ領域から注入された少数キ
ャリアのＩｃ成分とＩｂ成分の比率は、それぞれコレク
タ領域８Ａに対向するエミッタ領域１３Ｂの側壁部分で
ある周辺長面積成分とＮ+ 型埋込層２に対向する底面積
成分の比に比例し、横方向のエミッタ−コレクタ間隔と
エミッタ−Ｎ+ 型埋込層（ベース領域）間隔の比に反比
例する。
ャリアのＩｃ成分とＩｂ成分の比率は、それぞれコレク
タ領域８Ａに対向するエミッタ領域１３Ｂの側壁部分で
ある周辺長面積成分とＮ+ 型埋込層２に対向する底面積
成分の比に比例し、横方向のエミッタ−コレクタ間隔と
エミッタ−Ｎ+ 型埋込層（ベース領域）間隔の比に反比
例する。
【０００５】電流増幅率を大きくする為にコレクタ領域
を大きくする方法が特開昭５６−８３９６８号公報に記
載されている。これは図５に示すように、コレクタ領域
１８を深さ方向に拡大し、エミッタ領域１３Ｂの周囲長
成分に対向するコレクタ領域１８の面積を拡大すること
によりＩｂ成分として埋込層２へ到達する電流の漏れを
低下させ、Ｉｃ成分を増加させることで電流増幅率の向
上を図っているものである。
を大きくする方法が特開昭５６−８３９６８号公報に記
載されている。これは図５に示すように、コレクタ領域
１８を深さ方向に拡大し、エミッタ領域１３Ｂの周囲長
成分に対向するコレクタ領域１８の面積を拡大すること
によりＩｂ成分として埋込層２へ到達する電流の漏れを
低下させ、Ｉｃ成分を増加させることで電流増幅率の向
上を図っているものである。
【０００６】また、特開平２−１８６６３９号公報に
は、図６に示すように、エミッタ領域１３Ｂの直下及び
その周辺部に高濃度ベース領域２３を設けることでベー
ス抵抗を低下させ、Ｔｒ．の高周波特性を向上させるも
のもある。
は、図６に示すように、エミッタ領域１３Ｂの直下及び
その周辺部に高濃度ベース領域２３を設けることでベー
ス抵抗を低下させ、Ｔｒ．の高周波特性を向上させるも
のもある。
【０００７】
【発明が解決しようとする課題】上述した従来例におけ
る第１の問題点は、コレクタ領域に対向するエミッタの
周囲長面積が、埋込領域に対向する底面積成分に対して
少ない事により基板側への漏れ電流が増加し、電流増幅
率を低下させてしまうことである。
る第１の問題点は、コレクタ領域に対向するエミッタの
周囲長面積が、埋込領域に対向する底面積成分に対して
少ない事により基板側への漏れ電流が増加し、電流増幅
率を低下させてしまうことである。
【０００８】その理由はエミッタ及びコレクタ領域の形
成上の問題から、エミッタ領域１３Ｂとコレクタ領域８
Ａが同じ高さとなっている為である。
成上の問題から、エミッタ領域１３Ｂとコレクタ領域８
Ａが同じ高さとなっている為である。
【０００９】第２の問題点としては、横方向のエミッタ
とコレクタ間距離に相当する真性ベース幅と縦方向のエ
ミッタとＮ+ 型埋込層間のベース幅の比において、前記
真性ベース幅が大きくなってしまい、縦方向の電流成分
が増加してしまうことによる電流増幅率の低下である。
とコレクタ間距離に相当する真性ベース幅と縦方向のエ
ミッタとＮ+ 型埋込層間のベース幅の比において、前記
真性ベース幅が大きくなってしまい、縦方向の電流成分
が増加してしまうことによる電流増幅率の低下である。
【００１０】その理由としては、横方向のベース幅はベ
ース領域３Ａとして成長されたエピタキシャル層を使用
するため、基本的に不純物濃度を上げることが困難でデ
バイス動作確保のためには十分なベース幅を必要とし、
また縦方向のエピタキシャル層３Ａの厚さは、ＮＰＮＴ
ｒ．高性能化の為に薄くなることはあっても厚くするこ
とは困難となっているためである。
ース領域３Ａとして成長されたエピタキシャル層を使用
するため、基本的に不純物濃度を上げることが困難でデ
バイス動作確保のためには十分なベース幅を必要とし、
また縦方向のエピタキシャル層３Ａの厚さは、ＮＰＮＴ
ｒ．高性能化の為に薄くなることはあっても厚くするこ
とは困難となっているためである。
【００１１】また、図５に示した第２の従来例について
は、コレクタ領域１８のエミッタ領域対向面積成分の増
加により上記第１の問題点の対策を行ってコレクタ電流
の増加を狙っているが、エミッタ領域直下方向への電流
については従来構造と全く同様であるため、改善策とし
ては不十分である。
は、コレクタ領域１８のエミッタ領域対向面積成分の増
加により上記第１の問題点の対策を行ってコレクタ電流
の増加を狙っているが、エミッタ領域直下方向への電流
については従来構造と全く同様であるため、改善策とし
ては不十分である。
【００１２】図６に示した第３の従来例では、エミッタ
領域直下に高濃度ベース層を設けてベース抵抗を低減し
高周波特性を向上させているが、ベース埋込層側への抵
抗率低下によりベース電流Ｉｂが増加し、電流増幅率は
逆に低下してしまう。
領域直下に高濃度ベース層を設けてベース抵抗を低減し
高周波特性を向上させているが、ベース埋込層側への抵
抗率低下によりベース電流Ｉｂが増加し、電流増幅率は
逆に低下してしまう。
【００１３】本発明の目的は、上記のような従来の問題
点を解決し、電流増幅率の向上したラテラルＰＮＰトラ
ンジスタ及びその製造方法を提供することにある。
点を解決し、電流増幅率の向上したラテラルＰＮＰトラ
ンジスタ及びその製造方法を提供することにある。
【００１４】
【００１５】
【課題を解決するための手段】 第１ の発明のラテラルＰ
ＮＰトランジスタは、半導体基板表面に形成されたＮ型
の高濃度不純物埋込層とこの埋込層を含む全面に形成さ
れたＮ型の低濃度エピタキシャル層とからなるベース領
域と、前記エピタキシャル層に形成され断面構造におい
て二つの分離されたＰ型コレクタ領域とを有するラテラ
ルＰＮＰトランジスタにおいて、前記エピタキシャル層
上でかつ前記二つのコレクタ領域にオーバーラップし形
成されたＮ型の高濃度の真性ベースエピタキシャル層
と、この真性ベースエピタキシャル層内に形成されたＰ
型エミッタ領域とを含むことを特徴とするものである。
ＮＰトランジスタは、半導体基板表面に形成されたＮ型
の高濃度不純物埋込層とこの埋込層を含む全面に形成さ
れたＮ型の低濃度エピタキシャル層とからなるベース領
域と、前記エピタキシャル層に形成され断面構造におい
て二つの分離されたＰ型コレクタ領域とを有するラテラ
ルＰＮＰトランジスタにおいて、前記エピタキシャル層
上でかつ前記二つのコレクタ領域にオーバーラップし形
成されたＮ型の高濃度の真性ベースエピタキシャル層
と、この真性ベースエピタキシャル層内に形成されたＰ
型エミッタ領域とを含むことを特徴とするものである。
【００１６】
【００１７】第２の発明のラテラルＰＮＰトランジスタ
の製造方法は、Ｐ型半導体基板上にＮ型の高濃度不純物
埋込層を形成したのち全面にＮ型の低濃度エピタキシャ
ル層を形成する工程と、前記エピタキシャル層に断面構
造で二つに分離されたＰ型コレクタ領域を形成する工程
と、前記エピタキシャル層上でかつ前記二つのコレクタ
領域にオーバーラップしてＮ型の高濃度の真性ベースエ
ピタキシャル層を形成する工程とを含むことを特徴とす
るものである。
の製造方法は、Ｐ型半導体基板上にＮ型の高濃度不純物
埋込層を形成したのち全面にＮ型の低濃度エピタキシャ
ル層を形成する工程と、前記エピタキシャル層に断面構
造で二つに分離されたＰ型コレクタ領域を形成する工程
と、前記エピタキシャル層上でかつ前記二つのコレクタ
領域にオーバーラップしてＮ型の高濃度の真性ベースエ
ピタキシャル層を形成する工程とを含むことを特徴とす
るものである。
【００１８】コレクタ拡散領域がエミッタ直下の領域に
オーバーラップすることによりエミッタから注入される
キャリアの内、縦方向に流れるベース電流を抑制し、コ
レクタ電流成分とすることで電流増幅率の向上に寄与す
る。また真性ベース領域を第二のエピタキシャルにて形
成する事により濃度の最適化を図ることが可能となり、
ベース幅のマージンを減らし、電流増幅率の向上を図る
ことが可能となる。
オーバーラップすることによりエミッタから注入される
キャリアの内、縦方向に流れるベース電流を抑制し、コ
レクタ電流成分とすることで電流増幅率の向上に寄与す
る。また真性ベース領域を第二のエピタキシャルにて形
成する事により濃度の最適化を図ることが可能となり、
ベース幅のマージンを減らし、電流増幅率の向上を図る
ことが可能となる。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１（ａ）〜（ｃ）は本発明に関連する
技術例を説明するための半導体チップの断面図である。
して説明する。図１（ａ）〜（ｃ）は本発明に関連する
技術例を説明するための半導体チップの断面図である。
【００２０】まず図１（ａ）に示すように、Ｐ型シリコ
ン基板１上に埋め込み形成用絶縁膜をマスクにＮ+ 型埋
め込み層２を形成する。次に全面に１×１０16ｃｍ-3程
度の不純物を含むＮ- 型エピタキシャル層３を形成す
る。膜厚は１．２〜３μｍ程度である。その後素子分離
用のＰ+ 型チャネルストッパー４と素子分離酸化膜５を
形成する。次にベース引出し層６を拡散又は高濃度イオ
ン注入により形成する。次に全面に絶縁膜からなる表面
保護膜（コレクタ形成用）７Ａを形成しコレクタ形成用
の窓を設ける。ついでこの表面保護膜７Ａをマスクにボ
ロンをイオン注入し二つのＰ+ 型コレクタ領域８を形成
する。なおベース引出層６の形成はＮＰＮトランジスタ
のコレクタ領域、またＰ+ 型コレクタ領域８の形成はＮ
ＰＮトランジスタのベース領域の形成と同時に行なうこ
とも可能である。
ン基板１上に埋め込み形成用絶縁膜をマスクにＮ+ 型埋
め込み層２を形成する。次に全面に１×１０16ｃｍ-3程
度の不純物を含むＮ- 型エピタキシャル層３を形成す
る。膜厚は１．２〜３μｍ程度である。その後素子分離
用のＰ+ 型チャネルストッパー４と素子分離酸化膜５を
形成する。次にベース引出し層６を拡散又は高濃度イオ
ン注入により形成する。次に全面に絶縁膜からなる表面
保護膜（コレクタ形成用）７Ａを形成しコレクタ形成用
の窓を設ける。ついでこの表面保護膜７Ａをマスクにボ
ロンをイオン注入し二つのＰ+ 型コレクタ領域８を形成
する。なおベース引出層６の形成はＮＰＮトランジスタ
のコレクタ領域、またＰ+ 型コレクタ領域８の形成はＮ
ＰＮトランジスタのベース領域の形成と同時に行なうこ
とも可能である。
【００２１】次に図１（ｂ）に示すように、表面保護膜
７Ａを除去したのち真性ベース用の窓を有する保護膜７
ＢをマスクとしＮ- 型エピタキシャル層３をエッチング
し、二つのコレクタ領域８にオーバーラップする溝９を
その底部がコレクタ領域８の底面より上部に位置するよ
うに形成する。ついで選択エピタキシャル成長法により
高濃度のヒ素が含まれている真性ベースエピタキシャル
層１０を溝９内に形成する。成長時のガスにはＳｉＨ2
Ｃｌ2 ＋ＨＣｌ等を使用し、ベース濃度としては１×１
０16ｃｍ-3〜１×１０19ｃｍ-3程度に最適化を行う。
７Ａを除去したのち真性ベース用の窓を有する保護膜７
ＢをマスクとしＮ- 型エピタキシャル層３をエッチング
し、二つのコレクタ領域８にオーバーラップする溝９を
その底部がコレクタ領域８の底面より上部に位置するよ
うに形成する。ついで選択エピタキシャル成長法により
高濃度のヒ素が含まれている真性ベースエピタキシャル
層１０を溝９内に形成する。成長時のガスにはＳｉＨ2
Ｃｌ2 ＋ＨＣｌ等を使用し、ベース濃度としては１×１
０16ｃｍ-3〜１×１０19ｃｍ-3程度に最適化を行う。
【００２２】次に図１（ｃ）に示すように、表面保護膜
７Ｂを除去したのち、全面に表面保護膜（コンタクト形
成用）７Ｃを形成しコンタクト用の窓を形成する。つい
でエミッタ及びコレクタ用の窓部に１×１０20ｃｍ-3程
度のボロンをイオン注入したＰ+ 型ポリシリコン膜１１
を形成する。またベース引出し領域用の窓部にはヒ素を
イオン注入したＮ+ 型ポリシリコン膜１２を形成する。
このＮ+ 型ポリシリコン膜１２は、ＮＰＮトランジスタ
のエミッタ領域の形成と同時に行なってもよい。その後
９００℃３０分程度のアニールを行ない、エミッタ領域
１３の形成を行なうと共に、ベース領域及びコレクタ領
域の界面の結晶性の改善を行なう。次に全面にアルミ又
は金膜等を形成してパターニングし、各ポリシリコン膜
上にメタル電極１４を形成する。
７Ｂを除去したのち、全面に表面保護膜（コンタクト形
成用）７Ｃを形成しコンタクト用の窓を形成する。つい
でエミッタ及びコレクタ用の窓部に１×１０20ｃｍ-3程
度のボロンをイオン注入したＰ+ 型ポリシリコン膜１１
を形成する。またベース引出し領域用の窓部にはヒ素を
イオン注入したＮ+ 型ポリシリコン膜１２を形成する。
このＮ+ 型ポリシリコン膜１２は、ＮＰＮトランジスタ
のエミッタ領域の形成と同時に行なってもよい。その後
９００℃３０分程度のアニールを行ない、エミッタ領域
１３の形成を行なうと共に、ベース領域及びコレクタ領
域の界面の結晶性の改善を行なう。次に全面にアルミ又
は金膜等を形成してパターニングし、各ポリシリコン膜
上にメタル電極１４を形成する。
【００２３】このように構成された技術例によれば、エ
ミッタ領域１３から入る電流の流れはＮ+ 型埋込層２に
達するベース電流Ｉｂの成分とベース領域を抜けてコレ
クタ領域８に達するコレクタ電流Ｉｃになるが、コレク
タ領域８が真性ベース層１０の下にも存在するためＮ+
型（ベース）埋込層２へ漏れるベース電流Ｉｂを低減す
ることが出来る。また真性ベース領域の不純物濃度も適
正化が可能となるため、真性ベース領域の幅を縮小出来
るため、電流増幅率ｈFEを改善することが出来る。図３
に従来例と比較した電流増幅率ｈFEの波形を示す。
ミッタ領域１３から入る電流の流れはＮ+ 型埋込層２に
達するベース電流Ｉｂの成分とベース領域を抜けてコレ
クタ領域８に達するコレクタ電流Ｉｃになるが、コレク
タ領域８が真性ベース層１０の下にも存在するためＮ+
型（ベース）埋込層２へ漏れるベース電流Ｉｂを低減す
ることが出来る。また真性ベース領域の不純物濃度も適
正化が可能となるため、真性ベース領域の幅を縮小出来
るため、電流増幅率ｈFEを改善することが出来る。図３
に従来例と比較した電流増幅率ｈFEの波形を示す。
【００２４】図２は本発明の実施の形態を説明するため
の半導体チップの断面図である。
の半導体チップの断面図である。
【００２５】本発明の実施の形態では図１（ａ）に示し
た技術例と同様に操作し、Ｐ+ 型コレクタ領域８までを
形成する。
た技術例と同様に操作し、Ｐ+ 型コレクタ領域８までを
形成する。
【００２６】次に図２に示すように、表面保護膜７Ａを
除去したのち、全面に酸化膜等からなる絶縁膜を形成す
る。この絶縁膜の厚さは次に成長させる選択エピタキシ
ャル層より厚くする。次にこの絶縁膜の、二つのコレク
タ領域８にオーバーラップする真性ベース層形成領域に
開口部を形成したのち、この開口部内に選択エピタキシ
ャル法により真性ベースエピタキシャル層１０Ａを形成
する。次に絶縁膜を除去したのち、全面に表面保護膜
（コンタクト形成用）７Ｄを形成し、コンタクト用の窓
を形成する。
除去したのち、全面に酸化膜等からなる絶縁膜を形成す
る。この絶縁膜の厚さは次に成長させる選択エピタキシ
ャル層より厚くする。次にこの絶縁膜の、二つのコレク
タ領域８にオーバーラップする真性ベース層形成領域に
開口部を形成したのち、この開口部内に選択エピタキシ
ャル法により真性ベースエピタキシャル層１０Ａを形成
する。次に絶縁膜を除去したのち、全面に表面保護膜
（コンタクト形成用）７Ｄを形成し、コンタクト用の窓
を形成する。
【００２７】以下技術例と同様の工程処理を行ない、ポ
リシリコン膜１１，１２、エミッタ領域１３Ａ及びメタ
ル電極１４を形成する。
リシリコン膜１１，１２、エミッタ領域１３Ａ及びメタ
ル電極１４を形成する。
【００２８】本発明の実施の形態では真性ベースエピタ
キシャル層１０Ａの形成をＰ+ 型コレクタ領域８をエッ
チングで削ることなく、その直上に堆積させている為、
Ｐ+型のエミッタ領域１３ＡからのベースのＮ+ 型埋込
層２までの距離が確保されることにより、ベース電流Ｉ
ｂをより抑制できるという利点と、Ｎ- 型エピタキシャ
ル層３のエッチングの必要がないため工程数を減らすこ
とができるという利点もある。
キシャル層１０Ａの形成をＰ+ 型コレクタ領域８をエッ
チングで削ることなく、その直上に堆積させている為、
Ｐ+型のエミッタ領域１３ＡからのベースのＮ+ 型埋込
層２までの距離が確保されることにより、ベース電流Ｉ
ｂをより抑制できるという利点と、Ｎ- 型エピタキシャ
ル層３のエッチングの必要がないため工程数を減らすこ
とができるという利点もある。
【００２９】
【発明の効果】第１の効果は、エミッタ下部より埋込層
（ベース）に到達するベース電流成分を低減し、コレク
タ電流を増加させることが可能である。これにより電流
増幅率が向上する。
（ベース）に到達するベース電流成分を低減し、コレク
タ電流を増加させることが可能である。これにより電流
増幅率が向上する。
【００３０】その理由はエミッタ直下の領域にコレクタ
領域を形成しているためである。
領域を形成しているためである。
【００３１】第２の効果は、ラテラルＰＮＰＴｒ．のエ
ミッタ−コレクタ間の真性ベース幅を低減できるという
ことである。これにより電流増幅率を向上させることが
可能となる。
ミッタ−コレクタ間の真性ベース幅を低減できるという
ことである。これにより電流増幅率を向上させることが
可能となる。
【００３２】その理由は、真性ベース層の不純物濃度を
最適にできるからである。
最適にできるからである。
【図１】本発明に関連する技術例を説明する為の半導体
チップの断面図。
チップの断面図。
【図２】本発明の実施の形態を説明する為の半導体チッ
プの断面図。
プの断面図。
【図３】電流増幅率の波形を示す図。
【図４】従来のラテラルＰＮＰトランジスタの断面図。
【図５】従来の他のラテラルＰＮＰトランジスタの断面
図。
図。
【図６】従来の他のラテラルＰＮＰトランジスタの断面
図。
図。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込み層 ３，３Ａ Ｎ- 型エピタキシャル（ベース）層 ４ Ｐ+ 型チャネルストッパー ５ 素子分離酸化膜 ６ ベース引出し層 ７Ａ〜７Ｄ 表面保護膜 ８，８Ａ，１８ Ｐ+ 型コレクタ領域 ９ 溝 １０，１０Ａ 真性ベースエピタキシャル層 １１ Ｐ+ 型ポリシリコン膜 １２ Ｎ+ 型ポリシリコン膜 １３，１３Ａ，１３Ｂ エミッタ領域 １４ メタル電極 １６ ベースコンタクト領域 ２３ 高濃度ベース領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H01L 27/082
Claims (2)
- 【請求項１】 半導体基板表面に形成されたＮ型の高濃
度不純物埋込層とこの埋込層を含む全面に形成されたＮ
型の低濃度エピタキシャル層とからなるベース領域と、
前記エピタキシャル層に形成され断面構造において二つ
の分離されたＰ型コレクタ領域とを有するラテラルＰＮ
Ｐトランジスタにおいて、前記エピタキシャル層上でか
つ前記二つのコレクタ領域にオーバーラップし形成され
たＮ型の高濃度の真性ベースエピタキシャル層と、この
真性ベースエピタキシャル層内に形成されたＰ型エミッ
タ領域とを含むことを特徴とするラテラルＰＮＰトラン
ジスタ。 - 【請求項２】 Ｐ型半導体基板上にＮ型の高濃度不純物
埋込層を形成したのち全面にＮ型の低濃度エピタキシャ
ル層を形成する工程と、前記エピタキシャル層に断面構
造で二つに分離されたＰ型コレクタ領域を形成する工程
と、前記エピタキシャル層上でかつ前記二つのコレクタ
領域にオーバーラップしてＮ型の高濃度の真性ベースエ
ピタキシャル層を形成する工程とを含むことを特徴とす
るラテラルＰＮＰトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147867A JP3070525B2 (ja) | 1997-06-05 | 1997-06-05 | ラテラルｐｎｐトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147867A JP3070525B2 (ja) | 1997-06-05 | 1997-06-05 | ラテラルｐｎｐトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335342A JPH10335342A (ja) | 1998-12-18 |
| JP3070525B2 true JP3070525B2 (ja) | 2000-07-31 |
Family
ID=15440041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147867A Expired - Lifetime JP3070525B2 (ja) | 1997-06-05 | 1997-06-05 | ラテラルｐｎｐトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070525B2 (ja) |
-
1997
- 1997-06-05 JP JP9147867A patent/JP3070525B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10335342A (ja) | 1998-12-18 |
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