JP2003092414A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003092414A JP2003092414A JP2001281363A JP2001281363A JP2003092414A JP 2003092414 A JP2003092414 A JP 2003092414A JP 2001281363 A JP2001281363 A JP 2001281363A JP 2001281363 A JP2001281363 A JP 2001281363A JP 2003092414 A JP2003092414 A JP 2003092414A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- type
- cathode
- cathode region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 高耐圧を維持しつつ、寄生トランジスタの動
作を抑制した横型ダイオードを提供することを目的とす
る。 【解決手段】 半導体層（１９）の表面に選択的に設け
られた第１導電型のカソード領域（２３）と第２導電型
のアノード領域（２１）と、前記カソード領域の中央付
近を除いてその周縁部に重なるように設けられた第１導
電型のリサーフ領域（２５）と、を備え、前記カソード
領域の下には、第２導電型の半導体領域（１９）が設け
られ、さらにその下には第１導電型の埋め込み層（１
３）が設けられた横型ダイオードとすることにより、カ
ソード領域の直下において生じうる寄生トランジスタ動
作を効果的に抑制することが可能となる。
作を抑制した横型ダイオードを提供することを目的とす
る。 【解決手段】 半導体層（１９）の表面に選択的に設け
られた第１導電型のカソード領域（２３）と第２導電型
のアノード領域（２１）と、前記カソード領域の中央付
近を除いてその周縁部に重なるように設けられた第１導
電型のリサーフ領域（２５）と、を備え、前記カソード
領域の下には、第２導電型の半導体領域（１９）が設け
られ、さらにその下には第１導電型の埋め込み層（１
３）が設けられた横型ダイオードとすることにより、カ
ソード領域の直下において生じうる寄生トランジスタ動
作を効果的に抑制することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳細には半導体層の表面に略プレーナ状のアノ
ード領域とカソード領域とが形成された横型ダイオード
を備えた半導体装置に関する。
し、より詳細には半導体層の表面に略プレーナ状のアノ
ード領域とカソード領域とが形成された横型ダイオード
を備えた半導体装置に関する。
【０００２】
【従来の技術】車載用や小型モータ制御用の集積回路装
置などに用いられる半導体装置のうちで、比較的高い耐
圧が要求されるものがある。このような半導体装置を開
示した文献としては、例えば、特開２０００−１３８２
２９号公報を挙げることができる。
置などに用いられる半導体装置のうちで、比較的高い耐
圧が要求されるものがある。このような半導体装置を開
示した文献としては、例えば、特開２０００−１３８２
２９号公報を挙げることができる。
【０００３】図４は、このような従来の半導体装置の断
面構造を例示する模式図である。すなわち、同図に例示
した半導体装置は、「横型ダイオード」と呼ばれるもの
である。同図に例示したダイオードの場合、ｐ型基板１
０１の上に形成されたｎ＋型埋め込み層１０３とｎ＋型
拡散層１０５とによって基板電位から分離されたｐ型領
域１０９が設けられている。そして、その表面に、ｐ＋
型アノード領域１１１とｎ＋型カソード領域１１３が、
それぞれ略プレーナ状に形成されている。また、ｎ＋型
拡散層１０５の表面にはｎ＋型コンタクト領域１２０が
形成されている。
面構造を例示する模式図である。すなわち、同図に例示
した半導体装置は、「横型ダイオード」と呼ばれるもの
である。同図に例示したダイオードの場合、ｐ型基板１
０１の上に形成されたｎ＋型埋め込み層１０３とｎ＋型
拡散層１０５とによって基板電位から分離されたｐ型領
域１０９が設けられている。そして、その表面に、ｐ＋
型アノード領域１１１とｎ＋型カソード領域１１３が、
それぞれ略プレーナ状に形成されている。また、ｎ＋型
拡散層１０５の表面にはｎ＋型コンタクト領域１２０が
形成されている。
【０００４】アノード領域１１１とカソード領域１１３
には、アノード電極１４０、カソード電極１４２がそれ
ぞれ接続され、所定のアノード電位、カソード電位を印
加可能としている。また、ｎ＋型コンタクト領域１２０
には、電極１４４が接続され、所定の拡散層電位を印加
可能としている。
には、アノード電極１４０、カソード電極１４２がそれ
ぞれ接続され、所定のアノード電位、カソード電位を印
加可能としている。また、ｎ＋型コンタクト領域１２０
には、電極１４４が接続され、所定の拡散層電位を印加
可能としている。
【０００５】このような従来の横型ダイオードにおいて
は、カソード領域１１３の全体を取り囲むようにｎ−型
領域１１５を重ねて形成することによって、高耐圧のダ
イオードを実現していた。すなわち、カソード領域１１
３の周りにｎ−型領域１１５を設けることにより、ｐｎ
接合に逆方向電圧が印加された時にｎ−型領域１１５を
空乏化させて、ｎ＋型カソード領域１１３における電界
を緩和してダイオードの耐圧を上げることができる。
は、カソード領域１１３の全体を取り囲むようにｎ−型
領域１１５を重ねて形成することによって、高耐圧のダ
イオードを実現していた。すなわち、カソード領域１１
３の周りにｎ−型領域１１５を設けることにより、ｐｎ
接合に逆方向電圧が印加された時にｎ−型領域１１５を
空乏化させて、ｎ＋型カソード領域１１３における電界
を緩和してダイオードの耐圧を上げることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
例示したような構造の場合、同図に概念的に例示した如
く、ｎ＋型カソード領域１１３の下に、寄生ｎｐｎトラ
ンジスタが形成される。特に、カソード領域１１３の直
下においては、ｎ−型領域１１５を設けることにより、
寄生ｎｐｎトランジスタのエミッタの注入効率が高くな
る。このため、寄生ｎｐｎトランジスタの電流増幅率ｈ
ｆｅが高くなり、寄生動作が生じて、カソード電位Ｋと
拡散層電位Ｖとが同電位になってしまうという現象が生
ずる。これは他の素子との集積化を図る上で回路構成
上、深刻な問題となる場合が多い。
例示したような構造の場合、同図に概念的に例示した如
く、ｎ＋型カソード領域１１３の下に、寄生ｎｐｎトラ
ンジスタが形成される。特に、カソード領域１１３の直
下においては、ｎ−型領域１１５を設けることにより、
寄生ｎｐｎトランジスタのエミッタの注入効率が高くな
る。このため、寄生ｎｐｎトランジスタの電流増幅率ｈ
ｆｅが高くなり、寄生動作が生じて、カソード電位Ｋと
拡散層電位Ｖとが同電位になってしまうという現象が生
ずる。これは他の素子との集積化を図る上で回路構成
上、深刻な問題となる場合が多い。
【０００７】本発明は、かかる課題の認識に基づいてな
されたのであり、その目的は、高耐圧を維持しつつ、寄
生トランジスタの動作を抑制した横型ダイオードを備え
た半導体装置を提供することにある。
されたのであり、その目的は、高耐圧を維持しつつ、寄
生トランジスタの動作を抑制した横型ダイオードを備え
た半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体層の表面に第１導電
型の第１の半導体領域と第２導電型の第２の半導体領域
とが互いに近接して選択的に設けられ、前記第１及び第
２の半導体領域の一方がカソード領域、他方がアノード
領域となるダイオード構造を備え、前記第１の半導体領
域の下には、第２導電型の半導体層を介して第１導電型
の埋め込み層が設けられるとともに、前記第１の半導体
領域の中央付近を除いてその周縁部に重なるように第１
導電型のリサーフ領域が設けられたことを特徴とする。
に、本発明の半導体装置は、半導体層の表面に第１導電
型の第１の半導体領域と第２導電型の第２の半導体領域
とが互いに近接して選択的に設けられ、前記第１及び第
２の半導体領域の一方がカソード領域、他方がアノード
領域となるダイオード構造を備え、前記第１の半導体領
域の下には、第２導電型の半導体層を介して第１導電型
の埋め込み層が設けられるとともに、前記第１の半導体
領域の中央付近を除いてその周縁部に重なるように第１
導電型のリサーフ領域が設けられたことを特徴とする。
【０００９】上記構成によれば、リサーフ領域によって
耐圧を高く維持できると同時に、第１の半導体領域の直
下において生じうる寄生トランジスタ動作を効果的に抑
制することが可能となる。
耐圧を高く維持できると同時に、第１の半導体領域の直
下において生じうる寄生トランジスタ動作を効果的に抑
制することが可能となる。
【００１０】または、本発明の半導体装置は、半導体基
板と、第１導電型の埋め込み層と第１導電型の拡散領域
とによって前記半導体基板から電気的に分離された半導
体領域と、前記半導体領域の表面に選択的に設けられた
第１導電型のカソード領域と、前記半導体領域の前記表
面で前記カソード領域と近接して選択的に設けられた第
２導電型のアノード領域と、前記カソード領域の中央付
近を除いてその周縁部に重なるように設けられた第１導
電型のリサーフ領域と、を備え、前記カソード領域と前
記埋め込み層との間には、第２導電型の半導体領域が設
けられたことを特徴とする。
板と、第１導電型の埋め込み層と第１導電型の拡散領域
とによって前記半導体基板から電気的に分離された半導
体領域と、前記半導体領域の表面に選択的に設けられた
第１導電型のカソード領域と、前記半導体領域の前記表
面で前記カソード領域と近接して選択的に設けられた第
２導電型のアノード領域と、前記カソード領域の中央付
近を除いてその周縁部に重なるように設けられた第１導
電型のリサーフ領域と、を備え、前記カソード領域と前
記埋め込み層との間には、第２導電型の半導体領域が設
けられたことを特徴とする。
【００１１】上記構成によっても、リサーフ領域によっ
て耐圧を高く維持できると同時に、カソード領域の直下
において生じうる寄生トランジスタ動作を効果的に抑制
することが可能となり、カソード領域と埋め込み層の電
位が同電位となる問題を解消することができる。
て耐圧を高く維持できると同時に、カソード領域の直下
において生じうる寄生トランジスタ動作を効果的に抑制
することが可能となり、カソード領域と埋め込み層の電
位が同電位となる問題を解消することができる。
【００１２】ここで、前記リサーフ領域の不純物濃度
は、前記カソード領域（第１の半導体領域）の不純物濃
度よりも低いものとすれば、電界を効果的に緩和して耐
圧を高く維持できる。
は、前記カソード領域（第１の半導体領域）の不純物濃
度よりも低いものとすれば、電界を効果的に緩和して耐
圧を高く維持できる。
【００１３】また、前記カソード領域は、カソード電極
と接触した電極接触部と、前記電極接触部から前記表面
に沿って横方向に延在する延在部と、を有し、前記リサ
ーフ領域は、前記延在部の周縁に重なるように設けられ
たものとすれば、サージ耐圧を向上させることができ
る。
と接触した電極接触部と、前記電極接触部から前記表面
に沿って横方向に延在する延在部と、を有し、前記リサ
ーフ領域は、前記延在部の周縁に重なるように設けられ
たものとすれば、サージ耐圧を向上させることができ
る。
【００１４】また、動作状態において、前記カソード領
域の電位と、前記埋め込み層の電位とが同一とならない
ような構造パラメータを設定することにより、寄生トラ
ンジスタ動作を効果的に抑制することができる。
域の電位と、前記埋め込み層の電位とが同一とならない
ような構造パラメータを設定することにより、寄生トラ
ンジスタ動作を効果的に抑制することができる。
【００１５】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１６】図１は、本発明の実施の形態にかかる横型
ダイオードの断面構造を表す模式図である。
ダイオードの断面構造を表す模式図である。
【００１７】このダイオードは、ｐ型基板１１の上にｎ
型層１７が形成され、この一部はｎ ＋型埋め込み層１３
とｎ＋型拡散層１５とによって基板電位から分離されて
島状領域とされている。そして、その中にｐ型ウエル領
域１９が形成され、このウエル領域１９の表面に、ｐ＋
型アノード領域２１とｎ＋型カソード領域２３とが、そ
れぞれ略プレーナ状に形成されている。
型層１７が形成され、この一部はｎ ＋型埋め込み層１３
とｎ＋型拡散層１５とによって基板電位から分離されて
島状領域とされている。そして、その中にｐ型ウエル領
域１９が形成され、このウエル領域１９の表面に、ｐ＋
型アノード領域２１とｎ＋型カソード領域２３とが、そ
れぞれ略プレーナ状に形成されている。
【００１８】拡散層１５の表面には、ｎ＋型領域３０が
形成されている。そして、アノード領域２１、カソード
領域２３、ｎ＋型領域３０には、アノード電極４０、カ
ソード電極４２、拡散層電極４４が、それぞれ接続さ
れ、所定のアノード電位Ａ、カソード電位Ｋ、拡散層電
位Ｖを独立に印加可能としている。
形成されている。そして、アノード領域２１、カソード
領域２３、ｎ＋型領域３０には、アノード電極４０、カ
ソード電極４２、拡散層電極４４が、それぞれ接続さ
れ、所定のアノード電位Ａ、カソード電位Ｋ、拡散層電
位Ｖを独立に印加可能としている。
【００１９】本発明においては、このような横型ダイオ
ードにおいて、プレーナ状に形成されたカソード領域２
３の周縁部のみを覆うようにｎ−型リサーフ領域２５を
形成する。つまり、ｎ−型リサーフ領域２５は、カソー
ド領域２３の周縁部のみに重なるように設けられ、カソ
ード領域２３の中央部においては設けられていない。リ
サーフ領域２５の不純物濃度は、カソード領域２３の不
純物濃度よりも低く形成する。
ードにおいて、プレーナ状に形成されたカソード領域２
３の周縁部のみを覆うようにｎ−型リサーフ領域２５を
形成する。つまり、ｎ−型リサーフ領域２５は、カソー
ド領域２３の周縁部のみに重なるように設けられ、カソ
ード領域２３の中央部においては設けられていない。リ
サーフ領域２５の不純物濃度は、カソード領域２３の不
純物濃度よりも低く形成する。
【００２０】ダイオードのｐｎ接合に逆方向バイアスを
印加した時に電界が集中する箇所は、カソード領域２３
の端部の曲率が大きい（曲率半径が小さい）部分であ
る。この部分をｎ−型リサーフ領域２５によって覆うこ
とにより、電界を緩和して、ダイオードの耐圧を高く維
持することができる。すなわち、本発明におけるｎ−型
リサーフ領域２５は、表面付近における電界を緩和する
リサーフ（RESURF：REduced SURface Field）層として
の作用を維持している。
印加した時に電界が集中する箇所は、カソード領域２３
の端部の曲率が大きい（曲率半径が小さい）部分であ
る。この部分をｎ−型リサーフ領域２５によって覆うこ
とにより、電界を緩和して、ダイオードの耐圧を高く維
持することができる。すなわち、本発明におけるｎ−型
リサーフ領域２５は、表面付近における電界を緩和する
リサーフ（RESURF：REduced SURface Field）層として
の作用を維持している。
【００２１】そして、本発明によれば、カソード領域２
３の直下においてｎ−領域を除去したことにより、寄生
ｎｐｎトランジスタのエミッタの注入効率を下げること
ができ、寄生トランジスタの電流増幅率ｈｆｅを下げる
ことができる。つまり、寄生トランジスタの動作を抑止
することができる。その結果として、カソード電位Ｋと
拡散層電位Ｖとが短絡することを防ぎ、横型ダイオード
を適正に動作させることができる。
３の直下においてｎ−領域を除去したことにより、寄生
ｎｐｎトランジスタのエミッタの注入効率を下げること
ができ、寄生トランジスタの電流増幅率ｈｆｅを下げる
ことができる。つまり、寄生トランジスタの動作を抑止
することができる。その結果として、カソード電位Ｋと
拡散層電位Ｖとが短絡することを防ぎ、横型ダイオード
を適正に動作させることができる。
【００２２】ここで、各部要部の不純物濃度の一例を挙
げると、ｎ型層１７は概ね１０１３ 〜１４／ｃｍ３、ｎ
＋カソード領域２３は概ね１０１５／ｃｍ３、ｎ−型リ
サーフ領域２５は概ね１０１２／ｃｍ３程度とすること
ができる。
げると、ｎ型層１７は概ね１０１３ 〜１４／ｃｍ３、ｎ
＋カソード領域２３は概ね１０１５／ｃｍ３、ｎ−型リ
サーフ領域２５は概ね１０１２／ｃｍ３程度とすること
ができる。
【００２３】また、図１においては、断面構造のみを例
示したが、本発明のダイオードの平面構造は、例えば、
カソード領域２３を中心としてｎ−型リサーフ領域２５
とアノード領域２１とが略同心状に設けられた構造とす
ることができる。図２は、本発明の第２の具体例の横型
ダイオードの断面構造を表す模式図である。同図につい
ては、図１に関して前述したものと同様の要素には同一
の符号を付して詳細な説明は省略する。
示したが、本発明のダイオードの平面構造は、例えば、
カソード領域２３を中心としてｎ−型リサーフ領域２５
とアノード領域２１とが略同心状に設けられた構造とす
ることができる。図２は、本発明の第２の具体例の横型
ダイオードの断面構造を表す模式図である。同図につい
ては、図１に関して前述したものと同様の要素には同一
の符号を付して詳細な説明は省略する。
【００２４】本具体例においても、プレーナ状に形成さ
れたカソード領域２３の周縁部のみを覆うようにｎ−型
リサーフ領域２５が形成されている。つまり、ｎ−型リ
サーフ領域２５は、カソード領域２３の周縁部のみに重
なるように設けられ、カソード領域２３の中央部におい
ては設けられていない。このようにｎ−型リサーフ領域
２５を選択的に形成することにより、前述したように寄
生ｎｐｎトランジスタ動作を抑制することができる。す
なわち、カソード電位Ｋと拡散層電位Ｖとの短絡を防い
で、素子を好適なバイアス条件で動作させることができ
る。
れたカソード領域２３の周縁部のみを覆うようにｎ−型
リサーフ領域２５が形成されている。つまり、ｎ−型リ
サーフ領域２５は、カソード領域２３の周縁部のみに重
なるように設けられ、カソード領域２３の中央部におい
ては設けられていない。このようにｎ−型リサーフ領域
２５を選択的に形成することにより、前述したように寄
生ｎｐｎトランジスタ動作を抑制することができる。す
なわち、カソード電位Ｋと拡散層電位Ｖとの短絡を防い
で、素子を好適なバイアス条件で動作させることができ
る。
【００２５】さらに、本具体例のダイオードにおいて
は、カソード領域２３が幅広に形成されている。つま
り、カソード領域２３は、カソード電極４２との接触部
２３Ａと、そこから横方向に延在する延在部２３Ｂと、
を有する。そして、図１に例示した具体例と比較した場
合、この延在部２３Ｂの幅（横方向の長さ）が広くなる
ように形成されている。
は、カソード領域２３が幅広に形成されている。つま
り、カソード領域２３は、カソード電極４２との接触部
２３Ａと、そこから横方向に延在する延在部２３Ｂと、
を有する。そして、図１に例示した具体例と比較した場
合、この延在部２３Ｂの幅（横方向の長さ）が広くなる
ように形成されている。
【００２６】このようにカソード領域２３を幅広に形成
すると、ＥＳＤ（Electro-Static Discharge）に対する
耐性が向上する。すなわち、ＥＳＤによりカソード電極
４２から瞬間的に流入した電流は、図２に矢印Ｉで表し
たように、延在部２３Ｂを介して素子の中を流れる。し
かし、このように幅広の延在部２３Ｂを流れるうちに、
その抵抗成分によって電流は減衰し、また、電流の一部
はカソード領域の底面から漏出する。その結果、カソー
ド領域の端部に電流が集中して破壊されるという事態を
回避できる。
すると、ＥＳＤ（Electro-Static Discharge）に対する
耐性が向上する。すなわち、ＥＳＤによりカソード電極
４２から瞬間的に流入した電流は、図２に矢印Ｉで表し
たように、延在部２３Ｂを介して素子の中を流れる。し
かし、このように幅広の延在部２３Ｂを流れるうちに、
その抵抗成分によって電流は減衰し、また、電流の一部
はカソード領域の底面から漏出する。その結果、カソー
ド領域の端部に電流が集中して破壊されるという事態を
回避できる。
【００２７】本具体例によれば、寄生トランジスタ動作
を抑制しつつ、このようにカソード領域２３を幅広に形
成してサージ耐圧を向上させることができる。つまり、
従来の構造の場合、カソード領域２３を幅広に形成する
と、その面積が増大するため、寄生トランジスタ動作に
よる短絡電流が増大しやすくなる。これに対して、本発
明によれば、ｎ−型リサーフ領域２５をカソード領域２
３の周縁部のみに選択的に設けることにより、電極接触
部２３Ａ及び延在部２３Ｂにおける寄生トランジスタ動
作を効果的に抑制することができる。
を抑制しつつ、このようにカソード領域２３を幅広に形
成してサージ耐圧を向上させることができる。つまり、
従来の構造の場合、カソード領域２３を幅広に形成する
と、その面積が増大するため、寄生トランジスタ動作に
よる短絡電流が増大しやすくなる。これに対して、本発
明によれば、ｎ−型リサーフ領域２５をカソード領域２
３の周縁部のみに選択的に設けることにより、電極接触
部２３Ａ及び延在部２３Ｂにおける寄生トランジスタ動
作を効果的に抑制することができる。
【００２８】図３は、本発明の第３の具体例の横型ダイ
オードの断面構造を表す模式図である。同図について
も、図１及び図２に関して前述したものと同様の要素に
は同一の符号を付して詳細な説明は省略する。
オードの断面構造を表す模式図である。同図について
も、図１及び図２に関して前述したものと同様の要素に
は同一の符号を付して詳細な説明は省略する。
【００２９】前述した第１及び第２具体例においては、
ｎ型層１７の中にｐ型ウエル１９が形成され、ｐ型ウエ
ル１９の表面にカソード領域とアノード領域が形成され
ている。これに対して、本具体例においては、ｎ型層１
７をｐ＋型埋め込み層３２とｐ型拡散層３４とにより分
離してダイオードが形成されている。
ｎ型層１７の中にｐ型ウエル１９が形成され、ｐ型ウエ
ル１９の表面にカソード領域とアノード領域が形成され
ている。これに対して、本具体例においては、ｎ型層１
７をｐ＋型埋め込み層３２とｐ型拡散層３４とにより分
離してダイオードが形成されている。
【００３０】すなわち、本具体例においては、ｐ型基板
１１の上にｎ型層１７が形成され、その一部が、ｐ＋型
埋め込み層３２とｐ型拡散層３４とによって基板電位か
ら分離されている。そして、その分離された領域の表面
にｎ＋型カソード領域２３が略プレーナ状に形成されて
いる。また一方、ｐ型拡散層３４の中には、ｐ＋型アノ
ード領域２１が形成されている。
１１の上にｎ型層１７が形成され、その一部が、ｐ＋型
埋め込み層３２とｐ型拡散層３４とによって基板電位か
ら分離されている。そして、その分離された領域の表面
にｎ＋型カソード領域２３が略プレーナ状に形成されて
いる。また一方、ｐ型拡散層３４の中には、ｐ＋型アノ
ード領域２１が形成されている。
【００３１】そして、本具体例においても、プレーナ状
に形成されたカソード領域２３の周縁部のみを覆うよう
にｎ−型リサーフ領域２５が形成されている。つまり、
ｎ−型リサーフ領域２５は、カソード領域２３の周縁部
のみに重なるように設けられ、カソード領域２３の中央
部においては設けられていない。このようにｎ−型リサ
ーフ領域２５を選択的に形成することにより、前述した
ように寄生ｎｐｎトランジスタ動作を抑制することがで
きる。すなわち、カソード電位Ｋと拡散層電位Ｖとの短
絡を防いで、素子を好適なバイアス条件で動作させるこ
とができる。
に形成されたカソード領域２３の周縁部のみを覆うよう
にｎ−型リサーフ領域２５が形成されている。つまり、
ｎ−型リサーフ領域２５は、カソード領域２３の周縁部
のみに重なるように設けられ、カソード領域２３の中央
部においては設けられていない。このようにｎ−型リサ
ーフ領域２５を選択的に形成することにより、前述した
ように寄生ｎｐｎトランジスタ動作を抑制することがで
きる。すなわち、カソード電位Ｋと拡散層電位Ｖとの短
絡を防いで、素子を好適なバイアス条件で動作させるこ
とができる。
【００３２】以上、具体例を参照しつつ、本発明の実施
の形態について説明した。しかし、本発明は、これらの
具体例に限定されるものではない。
の形態について説明した。しかし、本発明は、これらの
具体例に限定されるものではない。
【００３３】例えば、横型ダイオードを構成する各要素
の寸法関係や材料などに関しては、当業者が公知の範囲
から選択して適宜変更したものも同様に本発明の範囲に
包含される。
の寸法関係や材料などに関しては、当業者が公知の範囲
から選択して適宜変更したものも同様に本発明の範囲に
包含される。
【００３４】また、各要素の導電型を反転させた構造を
有する横型ダイオードも、同様に本発明の作用効果が得
られ、本発明の範囲に包含される。
有する横型ダイオードも、同様に本発明の作用効果が得
られ、本発明の範囲に包含される。
【００３５】
【発明の効果】以上詳述したように、本発明によれば、
素子の耐圧を高いレベルに維持しつつ、寄生トランジス
タ動作を効果的に抑制した横型ダイオードを備えた半導
体装置を提供することができ、産業上のメリットは多大
である。
素子の耐圧を高いレベルに維持しつつ、寄生トランジス
タ動作を効果的に抑制した横型ダイオードを備えた半導
体装置を提供することができ、産業上のメリットは多大
である。
【図１】本発明の実施の形態にかかる横型ダイオードの
断面構造を表す模式図である。
断面構造を表す模式図である。
【図２】本発明の第２の具体例の横型ダイオードの断面
構造を表す模式図である。
構造を表す模式図である。
【図３】本発明の第３の具体例の横型ダイオードの断面
構造を表す模式図である。
構造を表す模式図である。
【図４】従来の横型ダイオードの断面構造を例示する模
式図である。
式図である。
１１ 基板
１３ 埋め込み層
１５ 拡散層
１７ ｎ型層
１９ ウエル
２１ アノード領域
２３ カソード領域
２３Ａ 電極接触部
２３Ｂ 延在部
２５ リサーフ領域
３０ ｎ＋型領域
３２ ｐ＋型埋め込み層
３４ ｐ型拡散層
４０ アノード電極
４２ カソード電極
４４ 拡散層電極
１０１ 基板
１０３ 埋め込み層
１０５ ｎ＋型拡散層
１０９ ｐ型領域
１１１ アノード領域
１１３ カソード領域
１１５ ｎ−型領域
１２０ コンタクト領域
１４０ アノード電極
１４２ カソード電極
１４４ 電極
Ａ アノード電位
Ｋ カソード電位
Ｖ 拡散層電位
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 井樋 貴夫
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 小柳 毅
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
Claims (4)
- 【請求項１】半導体層の表面に第１導電型の第１の半導
体領域と第２導電型の第２の半導体領域とが互いに近接
して選択的に設けられ、前記第１及び第２の半導体領域
の一方がカソード領域、他方がアノード領域となるダイ
オード構造を備え、 前記第１の半導体領域の下には、第２導電型の半導体層
を介して第１導電型の埋め込み層が設けられるととも
に、前記第１の半導体領域の中央付近を除いてその周縁
部に重なるように第１導電型のリサーフ領域が設けられ
たことを特徴とする半導体装置。 - 【請求項２】半導体基板と、 第１導電型の埋め込み層と第１導電型の拡散領域とによ
って前記半導体基板から電気的に分離された半導体領域
と、 前記半導体領域の表面に選択的に設けられた第１導電型
のカソード領域と、 前記半導体領域の前記表面で前記カソード領域と近接し
て選択的に設けられた第２導電型のアノード領域と、 前記カソード領域の中央付近を除いてその周縁部に重な
るように設けられた第１導電型のリサーフ領域と、 を備え、 前記カソード領域と前記埋め込み層との間には、第２導
電型の半導体領域が設けられたことを特徴とする半導体
装置。 - 【請求項３】前記リサーフ領域の不純物濃度は、前記カ
ソード領域の不純物濃度よりも低いことを特徴とする請
求項２に記載の半導体装置。 - 【請求項４】前記カソード領域は、カソード電極と接触
した電極接触部と、前記電極接触部から前記表面に沿っ
て横方向に延在する延在部と、を有し、 前記リサーフ領域は、前記延在部の周縁に重なるように
設けられたことを特徴とする請求項１または２に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001281363A JP4074074B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001281363A JP4074074B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003092414A true JP2003092414A (ja) | 2003-03-28 |
| JP4074074B2 JP4074074B2 (ja) | 2008-04-09 |
Family
ID=19105196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001281363A Expired - Lifetime JP4074074B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4074074B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864538B2 (en) * | 2000-06-06 | 2005-03-08 | Robert Bosch Gmbh | Protection device against electrostatic discharges |
| JP2006066788A (ja) * | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2006190837A (ja) * | 2005-01-06 | 2006-07-20 | Renesas Technology Corp | フルアイソレーションダイオード |
| CN100338780C (zh) * | 2003-12-10 | 2007-09-19 | 上海华虹Nec电子有限公司 | 嵌位二极管结构（四） |
| JP2007535812A (ja) * | 2004-04-30 | 2007-12-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイスおよびその製造方法 |
| JP2011014923A (ja) * | 2010-09-08 | 2011-01-20 | Mitsubishi Electric Corp | 半導体装置 |
| US9613945B1 (en) | 2015-09-16 | 2017-04-04 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
2001
- 2001-09-17 JP JP2001281363A patent/JP4074074B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864538B2 (en) * | 2000-06-06 | 2005-03-08 | Robert Bosch Gmbh | Protection device against electrostatic discharges |
| CN100338780C (zh) * | 2003-12-10 | 2007-09-19 | 上海华虹Nec电子有限公司 | 嵌位二极管结构（四） |
| JP2007535812A (ja) * | 2004-04-30 | 2007-12-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイスおよびその製造方法 |
| JP2006066788A (ja) * | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| US7598587B2 (en) | 2004-08-30 | 2009-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| DE102005011348B4 (de) * | 2004-08-30 | 2011-08-18 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
| JP2006190837A (ja) * | 2005-01-06 | 2006-07-20 | Renesas Technology Corp | フルアイソレーションダイオード |
| JP2011014923A (ja) * | 2010-09-08 | 2011-01-20 | Mitsubishi Electric Corp | 半導体装置 |
| US9613945B1 (en) | 2015-09-16 | 2017-04-04 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4074074B2 (ja) | 2008-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060081919A1 (en) | Semiconductor device | |
| JP2009194301A (ja) | 半導体装置 | |
| JP2009188178A (ja) | 半導体装置 | |
| JP3713490B2 (ja) | 半導体装置 | |
| CN103296075A (zh) | 半导体器件 | |
| JP3076468B2 (ja) | 半導体装置 | |
| JP2001257366A (ja) | 半導体装置 | |
| JP4230681B2 (ja) | 高耐圧半導体装置 | |
| JP2003092414A (ja) | 半導体装置 | |
| US11139288B2 (en) | Silicon-controlled-rectifier electrostatic protection structure and fabrication method thereof | |
| JP4642767B2 (ja) | サージ保護用半導体装置 | |
| JP4177229B2 (ja) | 半導体装置とその製造方法 | |
| JP2006261376A (ja) | ダイオード及び半導体装置 | |
| JP4423466B2 (ja) | 半導体装置 | |
| US20200303369A1 (en) | Silicon-controlled-rectifier electrostatic protection structure and fabrication method thereof | |
| JP2000114266A (ja) | 高耐圧ダイオードとその製造方法 | |
| JP4029549B2 (ja) | 半導体装置 | |
| JP2001168321A (ja) | 半導体保護装置とその保護方法 | |
| JP2009141071A (ja) | 静電気保護用半導体素子 | |
| US10964780B2 (en) | Semiconductor device | |
| JP4834305B2 (ja) | 半導体装置 | |
| JP2003152183A (ja) | 半導体装置 | |
| JP2988047B2 (ja) | 半導体装置 | |
| JP3342944B2 (ja) | 横型高耐圧半導体素子 | |
| JPH0453169A (ja) | 半導体保護装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040528 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050307 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070618 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070817 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071024 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080124 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4074074 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140201 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |