CN106298489B - 栅极的制备方法 - Google Patents
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Abstract
本发明提供一种金属栅极的制备方法，包括：提供半导体衬底，部分半导体衬底的表面具有伪栅极，伪栅极包括依次层叠的介电层、第一高k介质层、阻挡层及多晶硅层；沉积第二高k介质层，第二高k介质层覆盖剩余的半导体衬底及伪栅极的侧壁和顶壁；刻蚀第二高k介质层，使得第二高k介质层在至少部分阻挡层的侧壁形成缓冲层；形成侧墙，侧墙覆盖缓冲层及伪栅极的侧壁；沉积层间介质层，层间介质层覆盖半导体衬底及侧墙，且多晶硅层暴露在层间介质层之外；去除多晶硅层，形成沟槽；在沟槽中填充金属层，形成金属栅极。本发明中，在阻挡层的侧壁形成缓冲层，缓冲层将阻挡层的部分侧壁包围，从而提高伪栅极侧壁的平整度，改善器件的性能。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，尤其涉及一种栅极的制备方法。
背景技术
在CMOS晶体管器件和电路制备中，随着CMOS集成电路制造工艺的发展以及关键尺寸的缩小，由于SiO2栅氧化层介质厚度的减小使得栅极漏电流增加，同时为了避免多晶硅栅极的耗尽效应，HKMG(high k metal gate)工艺成为主流，尤其是28nm以下工艺结点。
现在通常采用的HKMG工艺都是gate last，金属栅极(metal gate)的形成过程一般为：在衬底上形成层叠的介电层、高k介质层、阻挡层及多晶硅层组成，刻蚀多晶硅层、阻挡层、高k介质层及介电层形成伪栅极，然后，在伪栅极侧壁形成侧墙，并形成层间介质层，多晶硅层暴露在层间介质层之外，去除多晶硅层形成沟槽，之后，在沟槽中填充金属层，从而形成金属栅极。然而，现有技术中由于刻蚀速率的不均匀，使得伪栅极的侧壁不平整，从而影响器件的性能。
发明内容
本发明的目的在于提供金属栅极的制备方法，解决现有技术中伪栅极侧壁不平整的技术问题。
为解决上述技术问题，本发明提供一种金属栅极的制备方法，包括：
提供半导体衬底，部分所述半导体衬底的表面具有伪栅极，所述伪栅极包括依次层叠的介电层、第一高k介质层、阻挡层及多晶硅层；
沉积第二高k介质层，所述第二高k介质层覆盖剩余的所述半导体衬底及所述伪栅极的侧壁和顶壁；
刻蚀所述第二高k介质层，使得所述第二高k介质层在至少部分所述阻挡层的侧壁形成缓冲层；
形成侧墙，所述侧墙覆盖所述缓冲层及所述伪栅极的侧壁；
沉积层间介质层，所述层间介质层覆盖所述半导体衬底及所述侧墙，且所述多晶硅层暴露在所述层间介质层之外；
去除所述多晶硅层，形成沟槽；
在所述沟槽中填充金属层，形成金属栅极。
可选的，所述介电层的材料为氧化硅，所述介电层的厚度为
可选的，所述第一高k介质层的材料为氧化铪，所述第一高k介质层的厚度为
可选的，所述阻挡层的材料为氮化钛，所述阻挡层的厚度为
可选的，还包括：在剩余的所述半导体衬底的表面与所述第二高k介质层之间形成另一介电层，所述另一介电层的材料为氧化硅，厚度为
可选的，所述第二高k介质层的材料为氧化铪，所述第二高k介质层的厚度为
可选的，采用等离子体工艺刻蚀所述第二高k介质层，所述缓冲层的厚度为
可选的，所述缓冲层覆盖部分所述阻挡层的侧壁。
可选的，所述缓冲层完全覆盖所述阻挡层的侧壁。
可选的，所述层间介质层的材料为氧化硅、氮氧化硅或氮化硅中的一种，所述层间介质层的厚度为
可选的，所述金属层的材料为铝、钨、铜中的一种，所述金属层的厚度为
与现有技术相比，本发明提供的金属栅极的制备方法中，形成伪栅极后沉积第二高k介质层，第二高k介质层覆盖伪栅极的侧壁，之后，刻蚀第二高k介质层，保留至少部分阻挡层侧壁上的第二高k介质层，在阻挡层的侧壁形成缓冲层，缓冲层将阻挡层的部分侧壁包围，从而提高伪栅极侧壁的平整度，改善器件的性能。
附图说明
图1为本发明一实施例中金属栅极制备方法的流程图；
图2为本发明一实施例中半导体衬底的结构示意图；
图3为本发明一实施例中形成伪栅极的结构示意图；
图4为本发明一实施例中形成第二高k介质层的结构示意图；
图5为本发明一实施例中形成缓冲层的结构示意图；
图6为本发明一实施例中形成侧倾及层间介质层的结构示意图；
图7为本发明一实施例中形成沟槽的结构示意图；
图8为本发明一实施例中金属栅极的结构示意图。
具体实施方式
下面将结合示意图对本发明的金属栅极的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供的金属栅极的制备方法中，形成伪栅极后沉积第二高k介质层，第二高k介质层覆盖伪栅极的侧壁，之后，刻蚀第二高k介质层，保留至少部分阻挡层侧壁上的第二高k介质层，在阻挡层的侧壁形成缓冲层，缓冲层将阻挡层的部分侧壁包围，从而提高伪栅极侧壁的平整度，改善器件的性能。
下文结合附图对本发明的金属栅极的制备方法进行详细说明，图1为金属栅极制备方法的流程图，图2～图8为各步骤对应的结构示意图，具体的，金属栅极的制备方法包括如下步骤：
首先，执行步骤S1，参考图2所示，提供半导体衬底100，所述半导体衬底100可以为硅衬底、锗硅衬底、碳硅衬底、SOI衬底等本领域技术人员所公知的衬底结构，半导体衬底100中形成有浅沟槽隔离结构110，用于将半导体衬底100中的器件结构隔离。接着，依次在所述半导体衬底100的表面形成层叠的介电层120、第一高k介质层130、阻挡层140及多晶硅层150。其中，所述介电层120的材料为氮氧化硅，用于将半导体衬底100与金属栅极之间形成隔离，所述介电层130的厚度为例如，等。所述第一高k介质层130的材料为氧化铪，作为栅极介质层，所述第一高k介质层130的厚度为例如，等。所述阻挡层140的材料为氮化钛，用于防止金属栅极中的金属向下扩散，所述阻挡层140的厚度为例如，等。之后，参考图3所示，依次刻蚀所述半导体衬底100上的介电层120、第一高k介质层130、阻挡层140及多晶硅层150，将部分半导体衬底100暴露出来，剩余的介电层120、第一高k介质层130、阻挡层140及多晶硅层150形成伪栅极。刻蚀介电层120、第一高k介质层130、阻挡层140及多晶硅层150的工艺方法为本领域技术人员所公知的，在此不做赘述。
接着，执行步骤S2，参考图4所示，沉积第二高k介质层130’，所述第二高k介质层130’覆盖剩余的所述半导体衬底100及所述伪栅极的侧壁和顶壁。本实施例中，同样的，所述第二高k介质层130’的材料为氧化铪，所述第二高k介质层130’的厚度为例如，等。此外，本发明中，在形成第二高k介质层130’之前还包括：在剩余的所述半导体衬底100的表面与所述第二高k介质层130’之间形成另一介电层120’，另一介电层120’用于防止后续刻蚀第二高k介质层130’时，等离子体损伤半导体衬底100的表面，同样的，所述另一介电层120’的材料为氧化硅，厚度为当然，本领域技术人员可以理解的是，在本发明中的其他实施例中，还可以在形成伪栅极的过程中，刻蚀停止在介电层120上，之后直接在介电层120上形成第二高k介质层130’，从而不必要再次形成另一介电层120’，简化工艺流程。
之后，执行步骤S3，参考图5所示，刻蚀所述第二高k介质层130’及另一介电层120’，保留多晶硅150下方的半导体衬底100上的部分另一介电层，并使得所述第二高k介质层130’在至少部分所述阻挡层140的侧壁形成缓冲层131。本发明中，采用等离子体工艺刻蚀所述第二高k介质层130’及另一介电层120’，所述缓冲层131的厚度为例如，等，并且，等离子体刻蚀第二高k介质层130’及另一介电层120’时，可以使得等离子体的刻蚀方向与半导体衬底100表面之间呈一夹角，从而不必要形成光阻，并保留伪栅极侧壁处的第二高k介质层130’。本实施例中，所述缓冲层131优选为覆盖部分所述阻挡层140的侧壁，使得缓冲层不与阻挡层140上的金属层直接接触，保证器件的性能，缓冲层131将阻挡层140的部分侧壁包围，从而能够提高伪栅极侧壁的平整度，改善器件的性能。当然，本发明中所述缓冲层131还可以完全覆盖所述阻挡层140的侧壁，本发明对此不作限制。
再次，执行步骤S4，参考图6所示，形成侧墙160，所述侧墙160覆盖所述缓冲层131及所述伪栅极的侧壁。所述侧倾160用于保护伪栅极，侧墙160为氮化硅等材料，侧墙160的厚度为
接着，执行步骤S5，参考图6所示，沉积层间介质层170，所述层间介质层170覆盖所述半导体衬底100、所述侧墙160及所述伪栅极，其中，所述层间介质层170的材料为氧化硅、氮氧化硅或氮化硅中的一种，所述层间介质层170的厚度为之后，化学机械研磨所述层间介质层170，使得所述多晶硅层150暴露在所述层间介质层170之外。
之后，执行步骤S6，参考图7所示，采用等离子体工艺刻蚀所述多晶硅层150，从而去除所述多晶硅层150，形成沟槽180。
最后，执行步骤S7，参考图8所示，在所述沟槽180中填充金属层190，形成金属栅极。其中，所述金属层190的材料为铝、钨、铜中的一种，所述金属层的厚度为
综上所述，本发明提供的金属栅极的制备方法中，形成伪栅极后沉积第二高k介质层，第二高k介质层覆盖伪栅极的侧壁，之后，刻蚀第二高k介质层，保留至少部分阻挡层侧壁上的第二高k介质层，在阻挡层的侧壁形成缓冲层，缓冲层将阻挡层的部分侧壁包围，从而解决现有技术中形成伪栅极的过程中由于刻蚀速率不均导致的伪栅极侧壁的不平整，提高伪栅极侧壁的平整度，改善器件的性能。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种金属栅极的制备方法，其特征在于，包括：
提供半导体衬底，部分所述半导体衬底的表面具有伪栅极，所述伪栅极包括依次层叠的介电层、第一高k介质层、阻挡层及多晶硅层；
沉积第二高k介质层，所述第二高k介质层覆盖剩余的所述半导体衬底及所述伪栅极的侧壁和顶壁；
刻蚀所述第二高k介质层，使得所述第二高k介质层在至少部分所述阻挡层的侧壁形成缓冲层；
形成侧墙，所述侧墙覆盖所述缓冲层及所述伪栅极的侧壁；
沉积层间介质层，所述层间介质层覆盖所述半导体衬底及所述侧墙，且所述多晶硅层暴露在所述层间介质层之外；
去除所述多晶硅层，形成沟槽；
在所述沟槽中填充金属层，形成金属栅极。
2.如权利要求1所述的金属栅极的制备方法，其特征在于，所述介电层的材料为氧化硅，所述介电层的厚度为
3.如权利要求1所述的金属栅极的制备方法，其特征在于，所述第一高k介质层的材料为氧化铪，所述第一高k介质层的厚度为
4.如权利要求1所述的金属栅极的制备方法，其特征在于，所述阻挡层的材料为氮化钛，所述阻挡层的厚度为
5.如权利要求1所述的金属栅极的制备方法，其特征在于，还包括：在剩余的所述半导体衬底的表面与所述第二高k介质层之间形成另一介电层，所述另一介电层的材料为氧化硅，厚度为
6.如权利要求1所述的金属栅极的制备方法，其特征在于，所述第二高k介质层的材料为氧化铪，所述第二高k介质层的厚度为
7.如权利要求6所述的金属栅极的制备方法，其特征在于，采用等离子体工艺刻蚀所述第二高k介质层，所述缓冲层的厚度为
8.如权利要求7所述的金属栅极的制备方法，其特征在于，所述缓冲层覆盖部分所述阻挡层的侧壁。
9.如权利要求7所述的金属栅极的制备方法，其特征在于，所述缓冲层完全覆盖所述阻挡层的侧壁。
10.如权利要求1所述的金属栅极的制备方法，其特征在于，所述层间介质层的材料为氧化硅、氮氧化硅或氮化硅中的一种，所述层间介质层的厚度为
11.如权利要求1所述的金属栅极的制备方法，其特征在于，所述金属层的材料为铝、钨、铜中的一种，所述金属层的厚度为
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| CN104103509A (zh) * | 2013-04-10 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 界面层的形成方法及金属栅极晶体管的形成方法 |
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2016
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