CN113782445A - 超结器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种超结器件及其制造方法。该超结器件的制造方法，包括：在半导体衬底上形成外延层；在外延层中形成多个第一半导体柱；在外延层上形成牺牲叠层；以牺牲叠层作为第一硬掩模，在外延层中形成体区，体区具有与第一硬掩模对齐的第一边缘；在牺牲叠层的侧壁形成侧墙；以牺牲叠层和侧墙作为第二硬掩模，在体区中形成源区，源区具有与第二硬掩模对齐的第一边缘；去除牺牲叠层；以及在外延层上形成栅叠层，栅叠层横跨体区的第一边缘和源区的第一边缘，使得超结器件的沟道长度对应于牺牲叠层的侧墙厚度。该制造方法采用牺牲叠层的侧墙控制沟道长度以提高超结器件的一致性和可靠性。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体地，涉及一种超结器件及其制造方法。
背景技术
垂直双扩散金属氧化物半导体场效应晶体管(vertical double-diffusedmetal-oxide semiconductor field effect transistor，简称VDMOS)包括位于外延层中的体区，该体区不仅形成场效应晶体管的沟道，而且还作为双极晶体管的基区。因此，VDMOS兼有场效应晶体和双极晶体管二者的特点，例如，输入阻抗高、开关速度快、跨导高线性度，不论是开关应用还是线性应用均是理想的功率器件。
随着VDMOS在集成电路中的应用越来越广泛，期望在不损失耐压的情况下降低比导通电阻。一种常用方法是在外延层中形成超结结构。超结结构具体由交替排列的第二半导体柱和第一半导体柱构成，第一半导体柱和第二半导体柱彼此为相反的掺杂类型。对于N型VDMOS来说第一半导体柱对第二半导体柱及N型外延区会有辅助耗尽的作用，对于P型VDMOS来说第二半导体柱对第一半导体柱及P型外延区会有辅助耗尽的作用，从而在相同耐压状态下外延区可以有更高的掺杂浓度，进而降低了VDMOS的比导通电阻。并且，超结结构内的PN结可以调节电场分布，这使得电场分布更加均匀，从而对VDMOS的耐压性也起到了改善作用。
在现有的超结器件的制造方法中，采用不同的离子注入步骤形成体区和源区，在体区上形成横跨体区和源区的相邻边缘的栅叠层结构。因此，超结器件的沟道长度对应于体区和源区的相邻边缘之间的距离。然而，由于不同工艺批次之间的对准偏差，超结器件的沟道长度也会不一致，因而可能导致功率器件的开关性能波动和可靠性变差。
发明内容
鉴于上述问题，本发明的目的在于提供一种超结器件及其制造方法，其中，采用牺牲叠层的侧墙控制沟道长度以提高超结器件的一致性和可靠性。
根据本发明的第一方面，提供一种超结器件的制造方法，包括：在半导体衬底上形成外延层；在所述外延层中形成多个第一半导体柱；在所述外延层上形成牺牲叠层；以所述牺牲叠层作为第一硬掩模，在所述外延层中形成体区，所述体区具有与所述第一硬掩模对齐的第一边缘；在所述牺牲叠层的侧壁形成侧墙；以所述牺牲叠层和所述侧墙作为第二硬掩模，在所述体区中形成源区，所述源区具有与所述第二硬掩模对齐的第一边缘；去除所述牺牲叠层；以及在所述外延层上形成栅叠层，其中，所述栅叠层横跨所述体区的第一边缘和所述源区的第一边缘，使得所述超结器件的沟道长度对应于所述牺牲叠层的侧墙厚度。
优选地，形成多个第一半导体柱的步骤包括：在所述外延层中形成多个沟槽；以及在所述多个沟槽中分别外延生长半导体层。
优选地，形成多个第一半导体柱的步骤包括：在所述外延层中形成多个掺杂区。
优选地，所述多个第一半导体柱的长度为所述外延层的厚度的60％-90％。
优选地，所述外延层的厚度为10-100微米，所述多个第一半导体柱的长度为8-90微米。
优选地，形成体区的步骤包括：在所述外延层上形成第一抗蚀剂掩模，经由所述第一硬掩模和所述第一抗蚀剂掩模之间的开口进行离子注入，使得所述体区具有与所述第一硬掩模对齐的第一边缘以及与所述第一抗蚀剂掩模对齐的第二边缘。
优选地，形成源区的步骤包括：在所述外延层上形成第二抗蚀剂掩模，经由所述第二硬掩模和所述第二抗蚀剂掩模之间的开口进行离子注入，使得所述源区具有与所述第二硬掩模对齐的第一边缘以及与所述第二抗蚀剂掩模对齐的第二边缘。
优选地，在形成栅叠层的步骤之后，还包括：在所述外延层上形成层间绝缘层；形成贯穿所述层间绝缘层的导电通道；在所述层间绝缘层上形成源极电极；以及在所述半导体衬底与所述外延层相对的表面上形成漏极电极，其中，所述源极电极经由所述导电通道连接至所述源区。
优选地，在形成漏极电极之前，还包括：对所述半导体衬底与所述外延层相对的表面进行减薄。
优选地，所述体区与所述多个第一半导体柱中的至少一个半导体柱的上部重叠。
优选地，所述半导体衬底、所述外延层和所述源区分别为第一掺杂类型，所述多个第一半导体柱和所述体区分别为第二掺杂类型。
优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型的另一个。
根据本发明的第二方面，提供一种超结器件，包括：位于半导体衬底上的外延层；位于所述外延层中的多个第一半导体柱；位于所述外延层中的体区，所述多个第一半导体柱中的至少一个第一半导体柱延伸至所述体区下方；位于所述体区中的源区；位于所述外延层上方的栅叠层，其中，所述栅叠层横跨所述体区的第一边缘和所述源区的第一边缘，使得所述超结器件的沟道长度对应于牺牲叠层的侧墙厚度。
优选地，所述多个第一半导体柱的长度为所述外延层的厚度的60％-90％。
优选地，所述外延层的厚度为10-100微米，所述多个第一半导体柱的长度为8-90微米。
优选地，还包括：位于所述外延层上方的层间绝缘层；贯穿所述层间绝缘层的导电通道；位于所述层间绝缘层上的源极电极；以及位于所述半导体衬底与所述外延层相对的表面上的漏极电极，其中，所述源极电极经由所述导电通道连接至所述源区。
优选地，所述体区与所述多个第一半导体柱中的至少一个半导体柱的上部重叠。
优选地，所述半导体衬底、所述外延层和所述源区分别为第一掺杂类型，所述多个第一半导体柱和所述体区分别为第二掺杂类型。
优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型的另一个。
根据本发明实施例的制造方法，利用牺牲叠层作为硬掩模以自对准的方式形成体区，以及利用牺牲叠层和侧墙作为硬掩模以自对准的方式形成源区。相应地，体区和源区的一侧相邻边缘之间的距离对应于侧墙厚度。在超结器件中，栅极导体在体区上形成横跨体区和源区的该侧相邻边缘，因此，超结器件的沟道长度对应于侧墙厚度，在不同工艺批次中侧墙厚度可以控制为一致的数值，因此，平面栅超结器件的沟道长度也可以保持一致，从而实现工艺稳定性和提高器件性能一致性。
根据本发明实施例的超结器件，在外延层中形成超结结构。超结结构由交替排列的第二半导体柱和第一半导体柱构成，第一半导体柱和第二半导体柱彼此为相反的掺杂类型。第一半导体柱对第二半导体柱和外延层有辅助耗尽的作用，从而在相同耐压状态下外延层可以有更高的掺杂浓度，进而降低了超结器件的导通电阻。超结结构内的PN结可以调节电场分布，使得电场分布更加均匀，从而对超结器件的耐压性也起到了改善作用。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出根据现有技术的超结器件的制造方法一部分步骤的截面图；
图2a至图2i分别示出根据本发明实施例的超结器件的制造方法主要步骤的截面图；
图3示出根据本发明实施例的超结器件的三维结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”、“A在B上面并与之邻接”、“A在B上面并与之接触”或者“A位于B的上表面”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。此外，“A位于B的上部”表示A位于B中且A的顶部裸露在B以外。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1a和1b分别示出根据现有技术的超结器件的制造方法一部分步骤的截面图。
在该制造方法中，采用外延生长工艺，在半导体衬底101上形成外延层102。采用离子注入工艺，在外延层102中形成第一半导体柱104。例如，半导体衬底101和外延层102分别为N型掺杂，第一半导体柱104为P型掺杂。通过控制离子注入的工艺参数，第一半导体柱104从外延层102的表面延伸至预定的深度。
如图1a所示，采用沉积工艺或热氧化工艺，在外延层102表面形成栅极电介质111。例如，栅极电介质111为厚度10-50纳米的氧化硅层。在栅极电介质111上形成抗蚀剂掩模PR1。经由抗蚀剂掩模PR1的开口进行离子注入，使得离子经由栅极电介质111到达外延层102中形成体区105。例如，体区105为P型掺杂。通过控制离子注入的工艺参数，体区105从外延层102的表面延伸至预定的深度。体区105与第一半导体柱104邻近外延层102表面的一部分重叠。在形成体区105之后，例如通过溶解或灰化去除抗蚀剂掩模PR1。
如图1b所示，采用沉积工艺，在栅极电介质111上形成栅极导体112。经由抗蚀剂掩模对栅极导体112和栅极电介质111进行蚀刻以形成栅叠层。该栅叠层从体区105外侧横跨体区105的边缘延伸至体区105上方。以栅叠层作为硬掩模，以及经由附加的抗蚀剂掩模进行离子注入，在体区105中形成源区105。与栅叠层的位置相对应，最终超结器件的沟道长度对应于体区105和源区105的相邻边缘之间的距离。
然而，在上述现有技术的制造方法中，栅叠层的位置受到光刻工艺的对准影响，在不同的工艺批次中存在着对准偏差。超结器件的沟道长度也会不一致，因而可能导致功率器件的开关性能波动和可靠性变差。
图2a至图2i分别示出根据本发明实施例的超结器件的制造方法主要步骤的截面图。
该制造方法开始于半导体衬底101。
然后，采用外延生长工艺，在半导体衬底101上形成外延层102，如图2a所示。
该外延生长工艺例如是气相外延、液相外延、分子束外延中的任意一种。在半导体衬底101为硅衬底的情形，在反应腔中通入前驱气体和还原气体，利用还原反应形成硅原子并且沉积在硅衬底上形成单晶硅薄膜，从而形成硅外延层。外延层102的厚度例如为10-100微米，电阻率为0.1-10ohm_cm。例如，半导体衬底101是掺入N型掺杂剂的硅衬底，外延层102是掺入N型掺杂剂的硅外延层，例如，磷或砷或锑，并且，半导体衬底101相对于外延层102重掺杂。
然后，采用蚀刻工艺，在外延层102中形成多个沟槽103，如图2b所示。
在该步骤中，在外延层102表面形成抗蚀剂掩模PR1。对抗蚀剂掩模PR1进行曝光和显影以形成具有开口的图案。经由抗蚀剂掩模PR1的开口，去除外延层102的暴露部分以形成沟槽103。通过控制蚀刻时间可以控制沟槽103的深度。沟槽103的深度为外延层102的厚度的60％-90％，例如为8-90微米。在形成沟槽103之后，例如通过溶解或灰化去除抗蚀剂掩模PR1。
然后，采用外延生长工艺，在沟槽103中外延生长第一半导体柱104，如图2c所示。
在该步骤中采用的外延生长工艺与上述形成外延层102的外延生长工艺类似。每个第一半导体柱104例如是掺入P型掺杂剂的硅外延层，例如，掺杂剂为硼或二氟化硼(BF2)，注入剂量为1e12-1e14/cm2，注入能量为10-200kev。在多个沟槽103中形成多个第一半导体柱104，外延层102的位于相邻第一半导体柱104之间的部分形成第二半导体柱。第一半导体柱和第二半导体柱的深度分别对应于沟槽103的深度。
在超结结构中，第一半导体柱和第二半导体柱交替排列且掺杂类型相反。优选地，第一半导体柱和第二半导体柱沿着沟槽深度方向的掺杂深度分布基本一致。
然后，在外延层102的表面上形成位于第一半导体柱104之间的牺牲叠层，如2d所示。
在该步骤中，采用沉积工艺或热氧化工艺，在外延层102表面形成牺牲电介质131。例如，牺牲电介质131为厚度10-50纳米的氧化硅层。采用沉积工艺，在牺牲电介质131上形成牺牲导体132。例如，牺牲导体132为厚度600纳米至1000纳米的多晶硅层。
经由抗蚀剂掩模对牺牲导体132和牺牲电介质131进行蚀刻以形成牺牲叠层。在蚀刻步骤中，外延层102作为停止层，相对于外延层102选择性地去除牺牲导体132和牺牲电介质131的一部分。在蚀刻之后，例如通过溶解或灰化去除抗蚀剂掩模。
该蚀刻步骤限定了牺牲叠层的形状和位置。例如，牺牲叠层为条带状，在垂直于纸面的横向方向上，牺牲叠层的长度与第一半导体柱的长度一致，在沿着纸面的横向方向上，牺牲叠层的宽度小于相邻第一半导体柱之间的距离。
然后，采用牺牲叠层作为硬掩模进行离子注入，以形成体区105，如图2e所示。
在该步骤中，可以单独采用牺牲叠层作为硬掩模，或者将牺牲叠层和抗蚀剂掩模PR2共同作为掩模，使得注入的离子经由掩模的开口到达外延层102中形成体区105。例如，体区105为P型掺杂。通过控制离子注入的工艺参数，体区105从外延层102的表面延伸至预定的深度。体区105与第一半导体柱104邻近外延层102表面的一部分重叠。在形成体区105之后，例如通过溶解或灰化去除抗蚀剂掩模PR2。
然后，采用牺牲叠层及侧墙作为硬掩模进行离子注入，在体区105中形成源区106，如图2f所示。
在该步骤中，采用化学气相沉积，例如以四乙氧基硅烷(缩写为TEOS)作为前驱体沉积共形的氧化硅层，进一步地，采用各向异性蚀刻去除氧化硅层位于外延层102和牺牲导体132表面上的部分，氧化硅层位于牺牲叠层侧壁上的部分则保留形成侧墙。
将牺牲叠层及侧墙和抗蚀剂掩模PR3共同作为掩模，注入的离子经由掩模的开口到达外延层102中形成源区106。例如，源区106为N型掺杂。通过控制离子注入的工艺参数，源区106从外延层102的表面延伸至预定的深度。源区106的深度小于体区105的深度。在形成源区106之后，例如通过溶解或灰化去除抗蚀剂掩模PR3。
在该离子注入步骤中，硬掩模限定了源区106的位置。体区105的一侧边缘与牺牲叠层的边缘对齐，源区106的一侧边缘与侧墙133的边缘对齐。因此，体区105和源区106邻近牺牲叠层的相邻边缘的距离大致等于侧墙133的厚度。
然后，采用蚀刻去除牺牲叠层和侧墙133，如图2g所示。
在该蚀刻步骤中，外延层102作为停止层，相对于外延层102选择性地去除牺牲导体132、牺牲电介质131和侧墙133。
然后，在外延层102的表面上形成位于第一半导体柱104之间的栅叠层，如2h所示。
在该步骤中，采用沉积工艺或热氧化工艺，在外延层102表面形成栅极电介质121。例如，栅极电介质121为厚度10-50纳米的氧化硅层。采用沉积工艺，在栅极电介质121上形成栅极导体122。例如，栅极导体122为厚度600纳米至1000纳米的多晶硅层。
经由抗蚀剂掩模对栅极导体122进行蚀刻以形成栅叠层。在蚀刻步骤中，栅极电介质121作为停止层，相对于栅极电介质121选择性地去除栅极导体122的一部分。在蚀刻之后，例如通过溶解或灰化去除抗蚀剂掩模。
该蚀刻步骤限定了栅极导体122的形状和位置。例如，栅极导体122为条带状，在垂直于纸面的横向方向上，栅极导体122的长度与第一半导体柱的长度一致，在沿着纸面的横向方向上，栅极导体122的宽度小于相邻第一半导体柱之间的距离。进一步地，栅极导体122从体区105外侧横跨体区105和源区106的边缘延伸至源区106上方。与栅极导体122的位置相对应，最终超结器件的沟道长度对应于体区105和源区105邻近栅极导体122的相邻边缘之间的距离。
优选地，在形成栅叠层之后，进一步形成与源区106相连接的源极电极121以及与衬底101相连接的漏极电极122，如2i所示。
在该步骤中，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体结构的表面上形成层间绝缘层113。层间绝缘层113覆盖栅极电介质111和栅极导体112的表面。进一步进行机械平面化(例如化学机械抛光)，以获得平整的表面。层间绝缘层113例如可以由氧化硅、氮化硅或其他公知的绝缘材料组成。
在层间绝缘层113的表面上形成抗蚀剂掩模，然后进行蚀刻，在层间绝缘层113中形成到达源区106的接触孔。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻穿过层间绝缘层113，直到源区106表面停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
通过上述已知的沉积工艺，形成至少填充接触孔的导体层。该导体层还覆盖了层间绝缘层113的表面。以层间绝缘层113作为停止层，进行机械平面化(例如化学机械抛光)，去除导体层位于接触孔外部的部分。结果，导体层的剩余部分填充接触孔，形成导电通道114。导电通道114的底端接触源区106。导电通道114例如可以由钨组成。
通过上述已知的沉积工艺，在层间绝缘层113的表面形成源极电极121，在半导体衬底101的背面(即，与外延层102相对的表面)形成漏极电极121。源极电极121与导电通道114的顶端接触，从而经由导电通道114连接至源极106。漏极电极121与半导体衬底101直接接触。优选地，对半导体衬底101的表面进行减薄以减少超结器件的导通电阻。
根据上述实施例的制造方法，利用牺牲叠层作为硬掩模以自对准的方式形成体区，以及利用牺牲叠层和侧墙作为硬掩模以自对准的方式形成源区。相应地，体区和源区的一侧相邻边缘之间的距离对应于侧墙厚度。在超结器件中，栅极导体在体区上形成横跨体区和源区的该侧相邻边缘，因此，超结器件的沟道长度对应于侧墙厚度，在不同工艺批次中侧墙厚度可以控制为一致的数值，因此，平面栅超结器件的沟道长度也可以保持一致，从而实现工艺稳定性和提高器件性能一致性。
图3示出根据本发明实施例的超结器件的三维结构示意图。
超结器件100包括位于半导体衬底101上方的外延层102以及位于外延层102中的多个第一半导体柱104。半导体衬底101和外延层102例如为N型掺杂，多个第一半导体柱104例如为P型掺杂。外延层102的位于相邻第一半导体柱104之间的部分形成第二半导体柱。第一半导体柱和第二半导体柱延伸至大致相同的深度，彼此交替排列且掺杂类型相反，从而形成超结结构。优选地，第一半导体柱和第二半导体柱沿着沟槽深度方向的掺杂深度分布基本一致。第一半导体柱104的长度为外延层102的厚度的60％-90％。优选地，外延层102的厚度为10-100微米，多个第一半导体柱104的长度为8-90微米。
体区105位于外延层102中，且源区106位于体区中。体区105与第一半导体柱104的掺杂类型相同，例如分别为P型。源区106与半导体衬底101的掺杂类型相同，例如分别为N型。第一半导体柱104延伸至体区105下方。例如，体区103的掺杂区域与第一半导体柱104的上部重叠。
栅叠层包括栅极电介质111和栅极导体112组成的栅叠层。栅叠层位于外延层102上方，其中，栅叠层横跨体区105的第一边缘和源区106的第一边缘，使得超结器件的沟道长度对应于在制造方法中使用的牺牲叠层的侧墙厚度。
进一步地，层间绝缘层113位于外延层102上方，导电通道114贯穿层间绝缘层113。源极电极121位于层间绝缘层113上方，漏极电极122位于半导体衬底101与外延层102相对的表面上。源极电极121经由导电通道114连接至源区106。
根据上述实施例的超结器件，栅叠层横跨体区的第一边缘和源区的第一边缘，使得超结器件的沟道长度对应于在制造方法中使用的牺牲叠层的侧墙厚度，在不同工艺批次中侧墙厚度可以控制为一致的数值，因此，平面栅超结器件的沟道长度也可以保持一致，从而实现工艺稳定性和提高器件性能一致性。
该超结器件包括在外延层中形成的超结结构。超结结构由交替排列的第二半导体柱和第一半导体柱构成，第一半导体柱和第二半导体柱彼此为相反的掺杂类型。第一半导体柱对第二半导体柱和外延层有辅助耗尽的作用，从而在相同耐压状态下外延层可以有更高的掺杂浓度，进而降低了超结器件的导通电阻。超结结构内的PN结可以调节电场分布，使得电场分布更加均匀，从而对超结器件的耐压性也起到了改善作用。
在上述的实施例中，以N型VDMOS器件为例说明超结器件的制造方法。然而，本发明不限于此。将上述掺杂类型反转即可应用于P型VDMOS器件。在上述的实施例中，描述了第一半导体柱的形成工艺包括在外延层中形成沟槽以及在沟槽中外延生长半导体层。在替代的实施例中，可以采用与体区类似的离子注入工艺，直接采用抗蚀剂掩模，在外延层中进行离子注入以形成第一半导体柱。通过设计抗蚀剂掩模的图案，可以控制体区和第一半导体柱的离子注入区域，通过调节离子注入的工艺参数，可以控制体区和第一半导体柱的离子注入深度，使得第一半导体柱位于体区下方。
除非在上文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN，以及IV族半导体，如Si、Ge。源电极、漏电极和栅电极以及栅导电材料可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (19)

1.一种超结器件的制造方法，包括：
在半导体衬底上形成外延层；
在所述外延层中形成多个第一半导体柱；
在所述外延层上形成牺牲叠层；
以所述牺牲叠层作为第一硬掩模，在所述外延层中形成体区，所述体区具有与所述第一硬掩模对齐的第一边缘；
在所述牺牲叠层的侧壁形成侧墙；
以所述牺牲叠层和所述侧墙作为第二硬掩模，在所述体区中形成源区，所述源区具有与所述第二硬掩模对齐的第一边缘；
去除所述牺牲叠层；以及
在所述外延层上形成栅叠层，
其中，所述栅叠层横跨所述体区的第一边缘和所述源区的第一边缘，使得所述超结器件的沟道长度对应于所述牺牲叠层的侧墙厚度。
2.根据权利要求1所述的制造方法，其中，形成多个第一半导体柱的步骤包括：
在所述外延层中形成多个沟槽；以及
在所述多个沟槽中分别外延生长半导体层。
3.根据权利要求1所述的制造方法，其中，形成多个第一半导体柱的步骤包括：在所述外延层中形成多个掺杂区。
4.根据权利要求1所述的制造方法，其中，所述多个第一半导体柱的长度为所述外延层的厚度的60％-90％。
5.根据权利要求4所述的制造方法，其中，所述外延层的厚度为10-100微米，所述多个第一半导体柱的长度为8-90微米。
6.根据权利要求1所述的制造方法，其中，形成体区的步骤包括：在所述外延层上形成第一抗蚀剂掩模，经由所述第一硬掩模和所述第一抗蚀剂掩模之间的开口进行离子注入，使得所述体区具有与所述第一硬掩模对齐的第一边缘以及与所述第一抗蚀剂掩模对齐的第二边缘。
7.根据权利要求1所述的制造方法，其中，形成源区的步骤包括：在所述外延层上形成第二抗蚀剂掩模，经由所述第二硬掩模和所述第二抗蚀剂掩模之间的开口进行离子注入，使得所述源区具有与所述第二硬掩模对齐的第一边缘以及与所述第二抗蚀剂掩模对齐的第二边缘。
8.根据权利要求1所述的制造方法，其中，在形成栅叠层的步骤之后，还包括：
在所述外延层上形成层间绝缘层；
形成贯穿所述层间绝缘层的导电通道；
在所述层间绝缘层上形成源极电极；以及
在所述半导体衬底与所述外延层相对的表面上形成漏极电极，
其中，所述源极电极经由所述导电通道连接至所述源区。
9.根据权利要求8所述的制造方法，在形成漏极电极之前，还包括：对所述半导体衬底与所述外延层相对的表面进行减薄。
10.根据权利要求1所述的制造方法，其中，所述体区与所述多个第一半导体柱中的至少一个半导体柱的上部重叠。
11.根据权利要求1所述的制造方法，其中，所述半导体衬底、所述外延层和所述源区分别为第一掺杂类型，所述多个第一半导体柱和所述体区分别为第二掺杂类型。
12.根据权利要求11所述的制造方法，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型的另一个。
13.一种超结器件，包括：
位于半导体衬底上的外延层；
位于所述外延层中的多个第一半导体柱；
位于所述外延层中的体区，所述多个第一半导体柱中的至少一个第一半导体柱延伸至所述体区下方；
位于所述体区中的源区；
位于所述外延层上方的栅叠层，
其中，所述栅叠层横跨所述体区的第一边缘和所述源区的第一边缘，使得所述超结器件的沟道长度对应于牺牲叠层的侧墙厚度。
14.根据权利要求13所述的超结器件，其中，所述多个第一半导体柱的长度为所述外延层的厚度的60％-90％。
15.根据权利要求14所述的超结器件，其中，所述外延层的厚度为10-100微米，所述多个第一半导体柱的长度为8-90微米。
16.根据权利要求13所述的超结器件，还包括：
位于所述外延层上方的层间绝缘层；
贯穿所述层间绝缘层的导电通道；
位于所述层间绝缘层上的源极电极；以及
位于所述半导体衬底与所述外延层相对的表面上的漏极电极，
其中，所述源极电极经由所述导电通道连接至所述源区。
17.根据权利要求13所述的超结器件，其中，所述体区与所述多个第一半导体柱中的至少一个半导体柱的上部重叠。
18.根据权利要求13所述的超结器件，其中，所述半导体衬底、所述外延层和所述源区分别为第一掺杂类型，所述多个第一半导体柱和所述体区分别为第二掺杂类型。
19.根据权利要求18所述的超结器件，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型的另一个。
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