KR100928407B1 - 반도체 디바이스 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 높은 동작 실행도 및 확실성을 갖는 전기광학 디바이스 및 그 전기광학 디바이스를 제조하는 방법을 제공하는 것이다.
구동기 회로를 포함하는 n-채널 TFT(302)에 Lov 영역(207)이 배치되어, 핫 캐리어에 저항력이 있는 TFT 구조가 실현된다. Loff 영역들(217 내지 220)은 화소부를 포함하는 n-채널 TFT(304)에 배치되어, 낮은 off 전류의 TFT 구조가 실현된다. 제 1 배선과, 제 1 배선 보다 낮은 저항을 갖는 제 2 배선을 적층시킴으로써, 입력-출력 신호 배선(305) 및 게이트 배선(306)이 형성되고, 배선 저항은 급격히 감소된다.
Figure 112007068395260-pat00001
전기광학 디바이스, 화소부, 구동기 회로, 박막 트랜지스터, 액정 디스플레 이 디바이스, 전계 발광 디스플레이 디바이스

Description

반도체 디바이스{A semiconductor device}
본 발명은 절연 표면을 갖는 기판상에 박막 트랜지스터(이후 "TFT(thin film transistor)"라 칭하여지는)를 구비하는 회로를 갖는 반도체 디바이스 및 그의 제조 방법에 관한 것이다. 특히, 본 발명은 화소부(화소 매트릭스 회로) 및 화소부 주위에 배치되고 같은 기판에 형성되는 구동 회로를 포함하는 액정 디스플레이 디바이스와, 전계 발광(electro-luminescence, EL) 디스플레이 디바이스로 전형화되는 전기광학 디바이스(또한, "전자 장비"라 칭하여지는), 및 그에 설치된 전기광학 디바이스를 갖는 전기 디바이스(또한, "전자 제품"이라 칭하여지는)에 관한 것이다.
본 명세서를 통해, 반도체 디바이스는 반도체 특성을 사용해 동작할 수 있는 일반적인 디바이스들을 나타내는 것이고, 전기광학 디바이스, 반도체 회로, 및 전자 장비가 모두 반도체 디바이스들로 분류됨을 주목하여야 한다.
절연 표면을 갖는 기판상에 형성된 TFT들을 구비하는 큰 면적의 집적 회로를 갖는 반도체 디바이스의 개발이 진행되고 있다. 활성 매트릭스형 액정 디스플레이 디바이스, EL 디스플레이 디바이스, 및 밀착형(close adhesion type) 영상 센서가 이러한 반도체 디바이스들의 전형이다. 특별히, 활성층으로 다결정질의 실리콘막(전형적으로, 폴리-Si막)을 사용하는 TFT는(이후 TFT는 "폴리-실리콘(poly-silicon) TFT"이라 칭하여진다) 높은 전기장 이동성을 갖기 때문에. 이들은 다양한 기능 회로들을 형성할 수 있다.
활성 매트릭스형 액정 디스플레이 디바이스에서는 예를 들면, 각 기능 블록에 대한 영상들을 디스플레이하는 화소부, 시프트 레지스터(shift register) 회로, 레벨 시프터(level shifter) 회로, CMOS 회로와 샘플링 회로를 기초로 하는 버퍼 회로 등을 포함하는 집적 회로가 하나의 기판상에 형성된다. 밀착형 영상 센서의 경우, 샘플화-및-유지(sample-and-hold) 회로, 시프트 레지스터 회로, 멀티플렉서 회로 등과 같은 집적 회로는 TFT들을 사용해 형성된다.
이러한 구동 회로들(또한, "주변 구동 회로"라 칭하여지는)은 항상 똑같은 동작 조건을 갖는 것은 아니다. 그러므로, TFT들에 요구되는 특성들은 본래 특정한 범위에 따라 다르다. 화소부는 스위칭 디바이스로 동작하는 화소 TFT와 보조 저장 캐패시터를 구비하고, 이를 구동시키도록 액정에 전압이 인가된다. 여기서는 전류를 교류시킴으로써 액정을 구동할 필요가 있고, "프레임 반전 구동(frame inversion driving)"이라 칭하여지는 시스템이 널리 적용된다. 그러므로, TFT에 요구되는 특성 중 하나는 OFF 전류값(OFF 동작일 때 TFT를 통해 흐르는 드레인 전류값)이 충분히 낮추어져야 하는 것이다. 한편 버퍼 회로에서는 높은 구동 전압이 인가되기 때문에, TFT는 고전압이 인가되더라도 파괴(breakdown)되지 않도록 높은 내압(withstand voltage)을 가져야 한다. 전류 구동 용량을 개선하기 위해서는 ON 전류값(ON 동작일 때 TFT를 통해 흐르는 드레인 전류값)을 충분히 보장할 필요가 있다.
그러나, 폴리-실리콘 TFT는 OFF 전류가 높아지기 쉬운 문제점을 포함한다. IC 등에 사용되는 MOS 트랜지스터들과 같은 방법으로 폴리-실리콘 TFT에서는 ON 전류값의 강하와 같은 변형이 관찰된다. 주요 원인은 핫 캐리어 주입인 것으로 믿어지고, 드레인 주변에서 높은 전기장에 의해 발생되는 핫 캐리어들이 이러한 변형을 일으키는 것으로 생각된다.
LDD(lightly doped drain) 구조는 OFF 전류값을 낮추기 위한 TFT의 구조로 공지되어 있다. 이 구조는 불순물이 높은 농도로 도핑(doping)된 소스 또는 드레인 영역과 채널 형성 영역 사이에 낮은 농도를 갖는 불순물 영역을 형성한다. 낮은 농도의 불순물 영역은 "LDD 영역"이라 칭하여진다.
"GOLD(gate-drain overlapped LDD) 구조"라 칭하여지는 것은 또한 핫 캐리어 주입에 의한 ON 전류값의 변형을 방지하기 위한 구조로 공지되어 있다. LDD 영역이 이 구조의 게이트 절연막을 통해 게이트 배선과 겹쳐지도록 배열되므로, 이 구조는 드레인의 부근에서 핫 캐리어 주입을 방지하여 확실성을 개선하는데 효과적이다. 예를 들면, 무스꼬 하타노(Mutsuko Hatano), 하지메 아키토(Hajime Akimoto), 및 타케시 사카이(Takeshi Sakai)의 "IEDM97 Technical Digest", pp. 523-526, 1997년은 실리콘으로부터 형성된 측면벽을 사용한 GOLD 구조를 설명한다. 이 구조는 다른 구조를 갖는 TFT 보다 훨씬 더 높은 확실성을 제공하는 것으로 확인되었다.
활성 매트릭스형 액정 디스플레이 디바이스에서, TFT는 수십 내지 수백만 화소 각각에 대해 배치되고, 화소 전극은 각 TFT에 대해 배치된다. 반대 전극은 액정을 사이에 두고 반대 기판측에 제공되어, 유전체로 액정을 사용하는 일종의 캐패시터들을 형성한다. 각 화소에 인가되는 전압은 TFT의 스위칭 기능에 의해 제어된다. 이 캐패시터에 대한 전하가 제어되므로, 액정이 구동되고, 전송 광선의 양을 제어함으로써 영상이 디스플레이된다.
그러나, 이 캐패시터의 누적 용량은 OFF 전류 등으로 기인된 누설 전류(leakage current)로 인해 점차적으로 감소된다. 결과적으로, 전송 광선의 양이 변화되고, 그에 의해 영상 디스플레이의 대비가 낮아진다. 그러므로, 통상적으로, 유전체로 액정을 사용하는 캐패시터에 의해 손실된 캐패시턴스를 보충하기 위해 캐패시턴스 배선을 배치하고, 유전체로 액정을 사용하는 캐패시터와 평행하게 또 다른 캐패시터("저장 캐패시터"라 칭하여지는)를 배열한다.
그럼에도 불구하고, 화소부의 화소 TFT에 요구되는 특성들은 시프트 레지스터 회로 및 버퍼 회로와 같은 논리 회로(또한, "구동 회로"라 칭하여지는)의 TFT(이후 "구동 TFT"라 칭하여지는)에 요구되는 특성들과 항상 똑같지 않다. 예를 들면, 화소 TFT내의 게이트 배선에는 큰 역바이어스 전압(n-채널 TFT에서 음의 전압)이 인가되지만, 구동 회로의 TFT는 기본적으로 역바이어스 전압의 인가에 의해 구동되지 않는다. 전자의 동작 속도는 후자 속도의 1/100 보다 낮을 수 있다.
GOLD 구조는 ON 전류값의 변형을 방지하는데 높은 효과를 갖지만, OFF 전류값이 통상적인 LDD 구조 보다 더 커지는 문제점을 갖는다. 그러므로, GOLD 구조는 특히 화소 TFT에 완전하게 적절한 구조라 말할 수 없다. 반대로, 통상적인 LDD 구조들은 OFF 전류값을 제한하는데 높은 효과를 갖지만, 종래 기술에서 공지된 바와 같이, 핫 캐리어 주입에 대한 저항력이 없다.
이러한 이유들로, 활성 매트릭스형 액정 디스플레이 디바이스와 같이 다수의 집적 회로들을 갖는 반도체 디바이스들에서 똑같은 구조로 모든 TFT들을 구성하는 것이 항상 바람직하지는 못하다.
상술된 종래 기술의 예에서 나타나는 바와 같이 화소부에서 캐패시턴스 배선을 사용해 저장 캐패시터를 형성함으로써 충분한 캐패시턴스가 보장될 때, 개구 비율(aperture ratio)(한 화소 면적에 대한 영상 디스플레이가 가능한 면적의 비율)은 희생되어야 한다. 특히 프로젝터(projector)형 디스플레이 디바이스에 사용되는 매우 높은 정확도의 패널(panel)의 경우, 화소당 면적은 너무 작아서 캐패시턴스 배선에 의한 개구 비율의 강하가 심각한 문제점이 된다.
상술된 문제점을 해결하기 위해, 본 발명은 각 회로의 기능에 따라 반도체 디바이스의 각 회로에 사용되는 TFT의 구조들을 최적화함으로써 반도체 디바이스의 동작 실행도 및 확실성을 개선하는 것이 목적이다.
본 발명의 또 다른 목적은 각 화소에 제공되는 유지(hold) 캐패시턴스의 면적을 낮추고 화소부를 갖는 반도체 디바이스에서 개구 비율(aperture ratio)을 개선하는 구조를 제공하는 것이다.
상기 문제점을 해결하기 위해, 본 발명의 구조는 기판 상에 화소부 및 구동 회로를 구비하는 전기광학 디바이스에 있어서:
구동 회로에서 n-채널 TFT의 LDD 영역 중 일부 또는 전부가 게이트 절연막을 삽입함으로써 n-채널 TFT의 게이트 전극과 겹쳐지고;
화소부에서 화소 TFT의 LDD 영역이 게이트 절연막을 통해 화소 TFT의 게이트 전극과 겹쳐지지 않으며; 또한
화소 TFT의 게이트 전극과 똑같은 물질을 포함하고 똑같은 층으로 형성되는 제 1 전극과, 제 1 전극 보다 더 낮은 저항을 갖는 제 2 배선을 구비하는 적층 배선이 형성되는 것을 특징으로 한다.
상기 구조에 부가하여, 화소부의 저장 캐패시터는 유기 수지막에 걸쳐 배치된 차폐막(shielding film), 차폐막의 산화, 및 화소 전극에 의해 형성될 수 있다. 저장 캐패시터가 매우 작은 영역내에 형성될 수 있기 때문에, 화소의 개구 비율(aperture ratio)은 증가될 수 있다.
또한, 본 발명의 또 다른 구조는:
구동 회로가 LDD 영역의 전부가 게이트 절연막을 삽입함으로써 게이트 전극과 겹쳐지는 제 1 n-채널 TFT; 및 LDD 영역의 일부가 게이트 절연막을 삽입함으로써 게이트 전극과 겹쳐지는 제 2 n-채널 TFT를 구비하고;
화소부를 형성하는 화소 TFT의 LDD 영역이 게이트 절연막을 통해 화소 TFT의 게이트 전극과 겹쳐지지 않으며; 또한
화소 TFT의 게이트 전극과 똑같은 물질을 포함하고 똑같은 층으로 형성되는 제 1 전극과, 제 1 전극 보다 더 낮은 저항을 갖는 제 2 배선을 구비하는 적층 배선이 형성되는 것을 특징으로 한다.
말할 필요도 없이, 화소부의 저장 캐패시터는 유기 수지막에 걸쳐 배치된 차폐막, 차폐막의 산화, 및 화소 전극에 의해 형성될 수 있다.
상기 구조에서, 구동 회로의 n-채널 TFT의 LDD 영역에서 n형 불순물 성분은 바람직하게 화소 TFT의 LDD 영역 보다 2배 내지 10배 더 높은 농도로 포함된다. 부가하여, LDD 영역은 제 1 n-채널 TFT에서 채널 형성 영역(바람직하게 드레인 영역측)의 한 측면에 형성되고, 제 2 n-채널 TFT에서는 채널 형성 영역(채널 형성 영역을 삽입하는 양측)의 양측에 형성될 수 있다.
또한, 상기 구조에서는 제 1 배선의 저항의 1/10 내지 1/100으로 제 2 배선의 저항을 설정하는 것이 바람직하다. 구체적으로, 제 1 배선의 저항은 10 내지 500 μΩcm로 설정되고, 제 2 배선의 저항은 0.1 내지 10 μΩcm로 설정될 수 있다.
이러한 조건들을 만족시키기 위해서는 탄탈(tantalum), 티타늄(titanium), 몰리브덴(molybdenum), 텅스텐(tungsten), 크롬(chromium), 니오븀(niobium), 또는 실리콘(silicon)이 제 1 배선으로 사용되고, 알루미늄, 구리, 또는 은을 포함하는 배선이 제 2 배선으로 사용될 수 있다.
명세서를 통해 탄탈, 티타늄, 몰리브덴, 텅스텐, 크롬, 니오븀, 또는 실리콘을 포함하는 배선은 다음에서 선택된 배선을 나타냄을 주목하여야 한다: 탄탈 배선, 티타늄 배선, 몰리브덴 배선, 텅스텐 배선, 크롬 배선, 니오븀 배선, 실리콘 배선, 질화탄탈 배선, 질화티타늄 배선, 질화몰리브덴 배선, 질화텅스텐 배선, 질화니오븀 배선, 또한 탄탈, 티타늄, 몰리브덴, 텅스텐, 크롬, 니오븀 및 실리콘으로부터 선택된 2개 이상의 원소 합금을 포함하는 배선. 부가하여, 이들 배선들이 적층된 배선도 포함된다.
또한, 명세서를 통해, 알루미늄, 구리, 또는 은을 포함하는 배선은 다음에서 선택된 배선을 나타낸다: 알루미늄 배선, 구리 배선, 은 배선, 또한 알루미늄, 구리 및 은으로부터 선택된 2개 이상의 원소 합금을 포함하는 배선. 부가하여, 이들 배선들이 적층된 배선도 포함된다.
상기 구조에서와 같이, 본 발명은 주로 제 1 배선 보다 더 낮은 저항을 갖는 제 2 배선이 똑같은 물질을 포함하고 화소 TFT의 게이트 전극과 똑같은 층으로부터 형성되고 제 1 배선에 적층되는 것을 특징으로 한다. 이러한 배선을 다양한 방법3들에 사용하는 것이 가능하지만, 큰 전류의 흐름을 요구하는 배선에 사용하는 것이 바람직하다.
특별히, 전기 신호를 구동 회로에 전달하는 배선(이후 입력-출력 신호 배선이라 칭하여지는) 및 게이트 배선에 사용하는 것이 효과적이다. 입력-출력 신호 배선으로는 클럭 신호, 시작 펄스 신호, 또는 비디오 신호를 전송하는 배선들이 있다.
다른 말로 하면, (게이트 전극을 포함하는) 게이트 배선 및 입력-출력 신호 배선은 화소 TFT의 게이트 전극과 똑같은 층(즉, 같은 시간에 형성되는)으로부터 형성되고 똑같은 물질을 포함하는 제 1 배선으로부터 형성된다(n-채널 TFT의 게이트 전극에서도 똑같다). 소스 영역들 및 드레인 영역들의 활성화가 종료된 이후에, 제 1 배선 보다 낮은 저항을 갖는 제 2 배선은 낮은 저항의 배선을 형성하도록 제 1 배선상에 적층된다.
이때, 제 2 배선이 적층되는 부분들은 간단한 처리를 요구하지 않고 가능한한 최소의 저항을 갖는 것이 바람직하다. 즉, 구동 회로의 내부 배선 및 게이트 전극과 같이 최소 처리를 요구하는 부분들은 제 1 배선으로부터 형성되고, 최소 처리가 요구되지 않는 부분들은 제 1 배선 및 제 2 배선의 적층 배선으로 형성될 수 있다.
본 발명을 사용함으로써, 기판에 걸쳐 회로에 의해 요구되는 조건에 대응하는 적절한 실행도를 갖는 회로들을 배치하는 것이 가능해진다. 전기광학 디바이스의 동작 실행도 및 확실성은 많이 개선될 수 있다.
또한, 액정 디스플레이 디바이스에 의해 전형화되는 전기광학 디바이스의 화소부에는 작은 면적으로 큰 용량을 갖는 저장 캐패시터가 형성될 수 있다. 따라서, 개구 비율(aperture ratio)(화소 면적에 대한 유효 디스플레이 면적 부분)을 감소시키지 않고 충분한 저장 캐패시터를 유지하는 것이 가능하다.
더욱이, 디스플레이부로 이러한 전기광학 디바이스를 갖는 전기 기계의 동작 실행도 및 확실성이 개선된다.
[실시예 모드]
본 발명의 실시예 모드는 이후 도시되는 실시예에 의해 상세히 설명된다.
[실시예 1]
본 발명에 따른 실시예는 도 1a 내지 도 4b를 사용해 설명된다. 여기서는 동시에 주변에 제공되는 구동 회로 및 화소부의 TFT들을 제조하는 방법이 설명된다. 설명을 간략화하기 위해, 시프트 레지스터 및 버퍼 등을 위한 기본 회로인 CMOS 회로가 제공되며, 샘플링 회로를 형성하는 n-채널 TFT가 구동 회로로 도시된다.
도 1a에서는 기판(100)으로 유리 기판이나 수정 기판을 사용하는 것이 바람직하다. 기판상에 형성된 절연막을 갖는 실리콘 기판, 금속 기판, 또는 스테인레스 기판이 또한 사용될 수 있다. 열저항이 허용되면, 플라스틱 기판도 사용될 수 있다.
실리콘을 포함하는 절연막(용어 "절연막"은 일반적으로 본 명세서에서 산화실리콘막, 질화실리콘막, 및 질산화실리콘막을 나타낸다)을 구비하는 기저막(101)은 TFT가 제조될 기판(100)의 표면상에 100 내지 400 nm의 두께로 플라스마(plasma) CVD 또는 스퍼터링(sputtering)에 의해 형성된다.
본 명세서에서 사용되는 용어 "질산화실리콘막"은 일반적인 공식 SiOxNy로 표현되고 실리콘, 산소, 및 질소를 소정의 비율로 포함하는 절연막을 나타낸다. 실시예 1에서, 적층막은 기저막(101)으로 사용되고, 20 내지 50 원자 %(전형적으로 20 내지 30 원자 %)로 질소를 포함하는 100 nm 두께의 질산화실리콘막과, 1 내지 20 원자 %(전형적으로 5 내지 10 원자 %)로 질소를 포함하는 200 nm 두께의 질산화실리콘막을 포함한다. 두께는 반드시 상기 값들에 제한되는 것은 아니다. 질산화실리콘막(원자 %의 비율로)에 포함된 질소 및 산소의 비율은 3:1 내지 1:3(전형적으로 1:1)으로 설정된다. 질산화실리콘은 SiH4, N2O, 및 NH3의 생물질 기체로부터 제조된다.
기저막(101)은 기판으로부터 불순물 오염을 방지하기 위해 형성되고, 수정 기판이 사용되고 있는 경우 반드시 형성되는 것은 아니다.
비결정질 구조(amorphous structure)(본 실시예에서는 비결정질 실리콘막(도시되지 않음))를 포함하는 반도체막은 공지된 막 형성 방법에 의해 30 내지 120 nm(바람직하게 50 내지 70 nm)의 두께로 기저막(101)상에 형성된다. 비결정질 구조를 포함하는 반도체막으로는 비결정질 반도체막과 미결정(microcrystalline) 반도체막이 있고, 또한 비결정질 실리콘 게르마늄막 등과 같은 비결정질 구조를 포함하는 합성 반도체막도 포함될 수 있다.
결정질 구조(crystalline structure)를 포함하는 반도체막(102)(실시예 1에서는 결정질 실리콘막)은 (미국 특허 No. 5,643,826에 대응하는) 일본 특허 출원 공개 No. Hei 7-130652에서 설명되는 기술에 따라 형성된다. 공보에서 설명된 기술은 비결정질 실리콘막을 결정화할 때 결정화를 촉진하는 촉매 소자(니켈, 코발트, 게르마늄, 주석, 납, 팔라듐, 철, 및 구리로부터 선택된 다수의 또는 하나의 원소; 전형적으로 니켈)를 사용하는 결정화 수단이다.
보다 구체적으로, 비결정질 실리콘막을 결정질 실리콘막으로 변환하도록 촉매 원소(들)가 비결정질 실리콘막의 표면상에 유지되는 조건하에서 열처리가 행해진다. 비록 실시예 1은 공보의 실시예 1에서 설명된 기술을 사용하지만, 실시예 2에서 설명된 기술도 사용될 수 있다. 단결정 실리콘막과 다결정 실리콘막이 모두 결정질 실리콘막에 포함되지만, 본 실시예에서 형성된 결정질 실리콘막은 결정 입자 경계들을 갖는 실리콘막이다. (도 1a)
비록 비결정질 실리콘막내의 수소 내용물에 의존하지만, 포함된 수소량을 5 원자 % 이하로 낮추고 결정화 처리를 실행하도록 수 시간 동안 400 내지 550℃에서 가열함으로써 탈수소화 처리를 실행하는 것이 바람직하다. 비결정질 실리콘막은 스퍼터링이나 증착(vapor deposition)과 같은 다른 제조 방법에 의해 제조될 수 있지만, 막에 포함된 산소 또는 질소와 같은 불순물 원소를 충분히 감소시키는 것이 바람직하다.
기저막 및 비결정질 실리콘막이 똑같은 피착 방법에 의해 제조될 수 있기 때문에, 이들은 성공적으로 형성될 수 있다. 제조된 TFT들의 특성 분산은 기저막의 형성 이후에 대기(atmosphere)에 노출하지 않음으로서 표면의 오염을 방지하는 것을 가능하게 함으로써 감소될 수 있다.
다음에는 레이저 광원으로부터 발생된 광(레이저광)이 결정질 실리콘막(101)에 조사되어(이후 레이저 어닐(laser anneal)이라 칭함), 결정성이 개선된 결정질 실리콘막(103)이 형성된다. 비록 레이저광으로 펄스 발진형 또는 연속적인 발진형 엑시머(excimer) 레이저광이 바람직하지만, 연속적인 발진형 아르곤 레이저광이 또한 레이저광으로 사용될 수 있다. 레이저광의 빔 형상은 선형이거나 직사각형이 될 수 있다. (도 1b)
램프로부터 발생된 광(램프 조사)이 조사되어(이후 램프 어닐링(lamp annealing)이라 칭함) 레이저광 대신에 사용될 수 있다. 램프 조사로는 할로겐 램프나 적외선 램프로부터 발생되는 램프 조사가 사용될 수 있다.
레이저광이나 램프 조사에 의해 열처리(어닐링)를 실행하는 처리는 광 어닐 링 처리라 칭하여진다. 광 어닐링 처리는 고온 열처리를 단시간에 실행할 수 있기 때문에, 유리 기판 등과 같이 낮은 열저항을 갖는 기판을 사용하는 경우에도 효과적인 열처리가 높은 처리량으로 실행될 수 있다. 말할 필요도 없이, 목적은 어닐링이므로, 이는 전기 용광로를 사용하는 용광로 어닐링(또한, 열 어닐링이라 칭함)으로 대치될 수 있다.
실시예 1에서, 레이저 어닐링 처리는 펄스 발진형 엑시머 레이저광을 선형적 형상으로 형성함으로써 실행되었다. 레이저 어닐링 조건들은: XeCl 기체가 여기 기체(excitation gas)로 사용되고, 처리 온도가 실온으로 설정되고, 펄스 발진 주파수가 30 Hz로 설정되고, 또한 레이저 에너지 밀도가 250 내지 500 mJ/cm2(전형적으로 350 내지 400 mJ/cm2)인 것이다.
상술된 조건에서 실행되는 레이저 어닐링 처리는 열 결정화 이후에 남아있는 비결정 영역을 완전히 결정화하고, 또한 이미 결정화된 결정질 영역에서 결함을 줄이는 효과를 갖는다. 따라서, 본 처리는 반도체막의 결정성을 개선시키는 처리, 또는 반도체막의 결정화를 촉진하는 처리로 칭하여질 수 있다. 이러한 효과들은 램프 어닐링 조건을 최적화함으로써 구해질 수 있다. 이 조건은 본 명세서에서 제 1 광 어닐링이라 칭하여진다.
다음에는 추후의 불순물 도핑(doping) 처리를 위해 결정질 실리콘막(103)상에 보호막(104)이 형성된다. 보호막(104)으로는 100 내지 200 nm(바람직하게 130 내지 170 nm) 두께의 질산화실리콘막 또는 산화실리콘막이 사용된다. 이 보호 막(104)은 불순물 도핑에서 플라스마에 직접적으로 결정질 실리콘막을 노출시키지 않고 단순한 농도 제어를 가능하게 하는 의미를 갖는다.
이어서, 레지스트 마스크(resist mask; 105)가 형성되고, p형을 분리하는 불순물 원소(이후 p형 불순물 원소라 칭함)가 보호막(104)을 통해 도핑된다. p형 불순물 원소로는 그룹 13에 속하는 원소 또는 특별히 붕소나 갈륨(gallium)이 사용된다. 이 처리(채널 도핑 처리라 칭함)는 TFT의 한계값 전압을 제어하기 위한 처리이다. 여기서, 붕소는 B2H6(diborane)이 질량 분산 없이 플라스마에 의해 여기되는 이온 도핑에 의해 도핑된다. 말할 필요도 없이, 질량 분산이 실행되는 이온 주입을 사용하는 것도 수용가능하다.
이 처리에 의해, p형 불순물(본 실시예에서는 붕소)을 1 x 1015 내지 1 x 1018 atoms/cm3(전형적으로 5 x 1016 내지 5 x 1017 atoms/cm3)의 농도로 포함하는 불순물 영역(106)이 형성된다. 본 명세서를 통해, 상기에 언급된 농도 범위로 p형 불순물 영역을 포함하는 불순물 영역은 p형 불순물 영역(b)(n형을 분리하는 불순물 원소들이 의도적으로 도핑된 영역들이 배제되는 것으로 가정)으로 정의된다. (도 1c)
다음에는 레지스트 마스크(105)가 제거되고 레지스트 마스크(107 내지 110)가 새롭게 형성된다. 이어서, n형을 분리하는 불순물 영역들(111 내지 113)이 n형을 분리하는 불순물 원소들(이후 n형 불순물 원소라 칭함)을 도핑함으로써 형성된다. n형 불순물 원소로는 전형적으로 그룹 15에 속하는 원소 또는 특별히 인이나 비소가 사용된다. (도 1d)
이들 낮은 농도의 불순물 영역들(111 내지 113)은 추후 형성되는 CMOS 회로 및 샘플링 회로의 n-채널 TFT의 LDD 영역들로 동작하는 불순물 영역들이다. 이와 같이 형성된 불순물 영역들에서, n형 불순물 원소는 2 x 1016 내지 5 x 1019 atoms/cm3(전형적으로 5 x 1017 내지 5 x 1018 atoms/cm3)의 농도로 포함된다. 본 명세서에서, 상기에 언급된 농도의 범위로 n형 불순물 영역을 포함하는 불순물 영역은 n형 불순물 영역(b)으로 정의된다.
여기서, 인은 질량 분산 없이 플라스마에 의해 포스핀(PH3)이 여기되는 이온 도핑에 의해 도핑된다. 말할 필요도 없이, 질량 분산이 실행되는 이온 주입도 또한 사용될 수 있다. 이 처리에서, 인은 보호막(107)을 통해 결정질 실리콘막으로 도핑된다.
다음에는 보호막(104)이 제거되고 레이저광의 조사 처리가 다시 행해진다. 여기서는 다시 펄스 발진형 또는 연속 발진형의 엑시머 레이저광이 바람직하지만, 연속적인 발진형의 아르곤 레이저광도 사용될 수 있다. 레이저광의 빔 형상은 선형이거나 직사각형이 될 수 있다. 도핑된 불순물 원소의 활성화가 목적이기 때문에, 결정질 실리콘막을 녹이지 않는 레벨의 에너지로 조사하는 것이 바람직하다. 또한, 그에 남겨진 보호막(104)으로 레이저 어닐링 처리를 행하는 것이 가능하다. (도 1e)
실시예 1에서, 레이저 어닐링 처리는 펄스 발진형 엑시머 레이저광을 선형으 로 형성함으로써 실행되었다. 레이저 어닐링 조건들은: XeCl 기체가 여기 기체로 사용되고, 처리 온도가 실온으로 설정되고, 펄스 발진 주파수가 30 Hz로 설정되고, 또한 레이저 에너지 밀도가 100 내지 300 mJ/cm2(전형적으로 150 내지 250 mJ/cm2)인 것이다.
상기에 언급된 조건에서 실행되는 광 어닐링 처리는 불순물 원소 도핑에서 비결정질로 이루어졌던 반도체막을 재결정화할 뿐만 아니라 도핑되었던 n형 또는 p형을 분리하는 불순물 원소를 활성화하는 효과를 갖는다. 상기에 언급된 조건들은 반도체막을 녹이지 않고 원자 배열을 조화시키고 동시에 불순물 원소를 활성화하는 것이 바람직하다. 주어진 처리는 열 어닐링에 의해 n형 또는 p형을 분리하는 불순물 원소를 활성화하는 처리, 반도체막을 재결정화하는 처리, 또는 이들 모두를 동시에 실행하는 처리로 칭하여질 수 있다. 이러한 효과는 램프 어닐링 조건을 또한 최적화함으로써 얻어질 수도 있다. 본 명세서에서, 이 조건은 제 2 광 어닐링이라 칭하여진다.
이 처리에 의해, n형 불순물 영역들(b)(111 내지 113)의 경계, 즉 n형 불순물 영역(b) 주위에 존재하는 진성 영역들(intrinsic region)(p형 불순물 영역(b)이 또한 실질적으로 진성인 것으로 간주됨)과의 접합면이 명확해진다. 이는 추후 TFT를 완료했을 때 LDD 영역과 채널 형성 영역이 매우 바람직한 접합을 형성할 수 있음을 의미한다.
이 레이저광에 의해 불순물 원소가 활성화될 때, 열처리에 의한 활성화도 또한 동시에 사용될 수 있다. 열처리에 의한 활성화를 실행하는 경우, 대략 450 내 지 550℃의 열처리가 기판의 열저항을 고려하여 행해진다.
다음에는 결정질 실리콘막의 불필요한 부분이 제거되어 아일랜드(island) 반도체층들(이후 활성층으로 칭하여짐)(114 내지 117)을 형성한다. (도 1f)
다음에는 활성층들(114 내지 117)을 덮도록 게이트 절연막(118)이 형성된다. 게이트 절연막(118)은 10 내지 200 nm의 두께로, 바람직하게 50 내지 150 nm의 두께로 형성된다. 본 실시예에서는 질산화실리콘막이 N2O 및 SiH4의 생물질로 플라스마 CVD에 의해 115 nm의 두께로 형성된다. (도 2a)
이어서, (게이트 전극을 포함하는) 게이트 배선(gate wiring) 및 입력-출력 신호 배선을 형성하게 되는 도전막이 형성된다. 도전막은 단일층으로 형성되고, 특별한 경우의 요구에 따라 이중층 또는 삼중층의 적층막을 형성하는 것이 바람직하다. 본 실시예에서는 제 1 도전막(119) 및 제 2 도전막(12)을 구비하는 적층막이 형성된다. (도 2b)
제 1 도전막(119) 및 제 2 도전막(120)으로는 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 니오븀(Nb), 및 실리콘(Si)으로부터 선택된 원소를 포함하는 금속막, 이들 원소를 주요 성분으로 구성된 금속 합성막(전형적으로, 질화탄탈막, 질화텅스텐막, 질화티타늄막), 이들 원소들을 조합하는 합금막(전형적으로, Mo-W 합금, Mo-Ta 합금, 규화텅스텐 막), 또는 이들 박막의 적층막이 사용될 수 있다.
제 1 도전막(119)은 10 내지 50 nm(바람직하게 20 내지 30 nm)로 형성되고, 제 2 도전막(120)은 200 내지 400 nm(바람직하게 250 내지 350 nm)로 형성된다. 실시예 1에서는 50 nm 두께의 질화탄탈(TaN) 막이 제 1 도전막(119)으로 사용되었고, 350 nm 두께의 탄탈(Ta)이 제 2 도전막(120)으로 사용되었다.
이외에, 질화텅스텐막과 텅스텐막의 적층, 단일층의 질화탄탈막, 및 규화텅스텐막이 또한 적절하다. 부가하여, 대략 2 내지 20 nm의 두께인 실리콘막이 제 1 도전막(119) 아래에 형성될 때, 실리콘막상에 형성된 도전막의 밀착력(close adhesion)이 개선되어 도전막의 산화가 방지될 수 있다.
또한, 실시예 1과 같이 제 2 도전막(120)으로 금속막을 사용하는 경우, 암모니아 기체나 질소 기체를 사용해 표면을 플라스마 대기에 노출시킴으로써 질화시키는 것이 효과적이다. 금속막 표면의 산화를 방지하는 것이 가능하다.
게이트 배선(121 내지 124), 추후 입력-출력 신호 배선을 형성하게 되는 제 1 배선(11), 및 추후 게이트 배선을 형성하게 되는 제 1 배선(12)은 한번에 제 1 도전막(119) 및 제 2 도전막(120)을 에칭(etching)함으로써 400 nm 두께로 형성된다. 구동기 회로의 n-채널 TFT의 게이트 전극들(122, 123)은 게이트 절연막을 삽입함으로써 n형 불순물 영역(b)(111 내지 113)의 일부를 겹쳐지도록 형성된다. 겹쳐진 이 부분들은 추후 Lov 영역들이 된다. 게이트 전극(124)은 단면도에서 두 전극인 것처럼 보이지만, 실제로는 하나의 연속적인 패턴으로 형성됨을 주목하여야 한다. (도 2c)
본 명세서를 통해, 게이트 전극과 같은 층으로 형성되고 같은 물질로 구성된 배선은 일반적으로 제 1 배선이라 칭하여짐을 주목하여야 한다. 또한, 본 명세서에서 입력-출력 신호 배선은 일반적으로 FPC(flexible print circuit)와 같은 외부 입력-출력 단자(이후 단자라 칭하여짐)로부터 구동 신호(시작 펄스 신호, 클럭 신호 등) 및 영상 신호와 같은 다양한 신호를 전기광학 디바이스의 구동기 회로에 전송하는 입력 신호 배선 또는 출력 신호 배선을 의미한다.
부가하여, 일부 경우에서는 "게이트 전극" 및 "게이트 배선"이 설명을 쉽게 하도록 구별되어 사용된다. 이러한 경우, 게이트 배선이 활성층과 겹쳐지는 부분은 게이트 전극이라 칭하여진다. 따라서, 게이트 전극이 게이트 배선이라 칭하여지더라도 아무런 문제가 발생하지 않는다.
n형 불순물 원소(실시예 1에서는 인)는 게이트 전극들(121 내지 124) 및 제 1 배선(11, 12)을 마스크(mask)로 사용해 자체 정렬 방식으로 도핑된다. 이와 같이 형성된 불순물 영역(125 내지 130)으로 도핑된 인의 농도는 n형 불순물 영역(b)의 1/2 내지 1/10(특별히 1/3 내지 1/4)으로 설정된다(이는 채널 도핑 처리에서 부가된 붕소 농도 보다 5 내지 10배 더 높은 것으로, 특별히 1 x 1016 내지 5 x 1018 atoms/cm3, 전형적으로 3 x 1017 내지 3 x 1018 atoms/cm3이다). 본 명세서에서, 상기에 언급된 농도 범위로 n형 불순물 원소를 포함하는 불순물 영역은 n형 불순물 영역(c)이라 정의된다. (도 2d)
이 처리에서 게이트 배선들에 의해 가려진 영역들을 제외하고 1 x 1016 내지 5 x 1018 atoms/cm3의 농도로 모든 n형 불순물 영역들(b)에 인이 도핑되지만, 이는 매우 낮은 농도이므로, n형 불순물 영역(b)으로 동작하는데 아무런 영향이 없음을 주목하여야 한다. 또한, 비록 붕소가 채널 도핑 처리에서 1 x 1015 내지 5 x 1018 atoms/cm3의 농도로 n형 불순물 영역(b)(127 내지 130)에 이미 도핑되었지만, 인이 p형 불순물 영역(b)에 포함된 붕소 농도의 5 내지 10배로 도핑되기 때문에, 이 경우에서는 또한 n형 불순물 영역(b)의 기능에 아무런 효과가 없다.
그러나, 엄격히 말하면, 게이트 배선과 겹쳐지는 n형 불순물 영역(b)(111 내지 113)의 일부에서 인의 농도가 2 x 1016 내지 5 x 1019 atoms/cm3일때, 게이트 배선과 겹쳐지지 않는 부분은 1 x 1016 내지 5 x 1018 atoms/cm3의 인과 더 더해져 약간 더 높은 농도로 인을 포함하게 된다.
다음에는 게이트 전극(121 내지 124) 및 제 1 배선(11, 12)을 마스크로 하여 자체-정렬 방식으로 게이트 절연막(118)이 에칭된다. 에칭 처리로는 건식 에칭(dry etching)이 사용되고, 에칭 기체로는 CHF3 기체가 사용된다. 에칭 기체는 이 물질로 제한될 필요가 없음을 주목하여야 한다. 그래서, 게이트 배선 아래에 게이트 절연막(131 내지 134)이 형성된다. (도 2e)
이 방식으로 활성층들을 노출함으로써, 불순물 소자들의 도핑 처리를 실행할 때 가속 전압이 낮게 유지될 수 있다. 따라서, 필요한 선량(dose)이 작으므로, 처리량이 개선된다. 말할 필요도 없이, 불순물 영역들은 또한 게이트 절연막을 에칭하지 않고 도핑을 통해 형성될 수 있다.
다음에는 게이트 배선들을 덮도록 레지스트 마스크들(135 내지 138)이 형성 되고, 높은 농도로 인을 포함하는 불순물 영역(139 내지 147)은 n형 불순물 원소(실시예 1에서는 인)를 더함으로써 형성된다. 다시, 포스핀(PH3)을 사용해 이온 도핑이 행해지고, 이 영역들에서 인의 농도는 1 x 1020 내지 1 x 1021 atoms/cm3(특별히 2 x 1020 내지 5 x 1021 atoms/cm3)로 설정된다. (도 3a)
본 명세서에서 상기에 언급된 농도 범위로 n형 불순물 원소를 포함하는 불순물 영역은 n형 불순물 영역(a)으로 정의됨을 주목한다. 또한, 비록 선행 처리 과정에서 부가된 인 또는 붕소가 이미 불순물 영역(139 내지 147)에 포함되지만, 인이 추후 충분히 높은 농도로 부가되므로, 선행 처리 과정에서 부가된 인 또는 붕소의 영향은 고려될 필요가 없다. 그러므로, 본 명세서에서는 불순물 영역(139 내지 147)을 n형 불순물 영역(a)으로 칭하는 것이 수용가능하다.
이어서, 레지스트 마스크들(135 내지 139)가 제거되고, 새로운 레지스트 마스크(148)가 형성된다. 이어서, p형 불순물 원소(본 실시예에서는 붕소)가 도핑되어, 붕소를 고농도로 포함하는 불순물 영역(149, 150)이 형성된다. 여기서, 붕소는 B2H6(diborane)을 사용한 이온 도핑에 의해 3 x 1020 내지 3 x 1021 atoms/cm3(전형적으로 5 x 1020 내지 1 x 1021 atoms/cm3)의 농도로 도핑된다. 본 명세서에서, 상기에 언급된 농도 범위로 p형 불순물 영역을 포함하는 불순물 영역은 p형 불순물 영역(a)이라 정의된다. (도 3b)
불순물 영역들(149, 150)의 일부(상기에 언급된 n형 불순물 영역(a)(139, 140))에는 1 x 1020 내지 1 x 1021 atoms/cm3의 농도로 인이 도핑된다. 그러나, 여기서는 적어도 3배 만큼 더 높은 농도로 붕소가 도핑된다. 그러므로, 이미 형성된 n형 불순물 영역들은 전체적으로 p형으로 반전되어 p형 불순물 영역들로 동작한다. 따라서, 불순물 영역(149, 150)을 p형 불순물 영역들(a)으로 정의하는 것이 수용가능하다.
레지스트 마스크(148)를 제거한 이후에는 보호막(151)이 형성된다. 보호막(151)은 실리콘, 구체적으로 질화실리콘막, 산화실리콘막, 질산화실리콘막, 또는 이러한 막들을 조합한 적층으로부터 형성될 수 있다. 막의 두께는 20 내지 200 nm(바람직하게 30 내지 150 nm)로 설정된다. 실시예 1에서는 50 nm 두께의 질화실리콘막이 사용된다. 이 보호막은 다음에 실행되는 열처리(활성화 처리)에서 제 1 배선(11, 12) 및 게이트 전극(121 내지 124)의 산화로 인해 저항이 증가되는 것을 방지하는데 효과적이다.
다음에는 각각의 농도로 도핑된 n형 또는 p형 전도성의 불순물 원소들을 활성화시키기 위해 열처리가 실행된다. 이 처리로는 용광로 어닐링, 레이저 어닐링, 고속 열적 어닐링(rapid thermal annealing, RTA), 또는 램프 어닐링이 실행될 수 있다. 실시예 1에서는 활성화 처리가 용광로 어닐링에 의해 실행된다. 열처리는 질소 대기에서 300 내지 650℃ 사이의 온도로 3 내지 12 시간 동안, 바람직하게 400 내지 550℃의 온도로 4 내지 6 시간 동안, 여기서는 450℃의 온도로 2 시간 동안 실행된다. (도 3c)
화살표 방향으로 이동되는 실시예 1에서의 비결정질 실리콘막의 결정화에 사 용되는 촉매 원소(실시예 1에서는 니켈)는 도 3a의 처리에서 형성되는 고농도로 인을 포함하는 영역에서 포착(게터링(gettering))된다. 이는 인에 의한 금속 원소의 게터링 효과로부터 유래되는 현상이다. 그 결과로, 추후 형성되는 채널 형성 영역(152 내지 156)에 포함되는 니켈의 농도는 1 x 1017 atoms/cm3(바람직하게 1 x 1016 atoms/cm3) 이하로 감소된다.
반대로, 촉매 원소의 게터링 시계로 동작하는 영역(도 3a의 처리에서 불순물 영역들(139 내지 147)이 형성된 영역)에서, 촉매 원소는 고농도로 참여한다. 촉매 원소는 이 영역들에서 5 x 1018 atoms/cm3(전형적으로 1 x 1019 내지 5 x 1020 atoms/cm3)을 넘는 농도로 존재한다.
또한, 수소화 처리는 3 내지 100% 수소를 포함하는 대기에서 300 내지 550℃로 1 내지 6 시간 동안(실시예 1에서는 350℃로 2 시간 동안) 열처리를 실행함으로써 활성층에서 실행된다. 이는 열적으로 활성화된 수소에 의해 반도체층에서 댕글링 결합(dangling bond)을 종료하는 처리이다. 또 다른 수소화 수단으로, 플라스마 수소화(플라스마에 의해 활성화된 수소를 사용)가 실행될 수 있다.
활성화 처리를 완료한 이후에는 보호막(151)이 선택적으로 제거된다. 여기서, 보호막(151)을 제거하는 것과 동시에 제 1 배선(게이트 전극을 포함하는), 게이트 절연막, 활성층 등을 제거하지 않도록 주의하여야 한다. 본 실시예에서는 질화실리콘막이 보호막(151)으로 사용되므로, 이는 불화수소산 액체 및 불화암모니아 용액의 혼합 에칭 종류를 사용해 습식 에칭(wet etching)에 의해 쉽게 제거될 수 있다. 부가하여, 쉽게 제거되는 보호막으로는 용액을 적용함으로써 형성되는 산화실리콘막을 사용하는 것이 효과적이다.
실시예 1에서 보호막(151)으로 활성화 처리가 실행될 때, 활성화 처리는 보호막 없이 실행될 수 있다. 이러한 경우에는 게이트 전극(121 내지 124) 및 제 1 배선(11, 12)의 표면에 산화물을 형성하지 않도록 열처리 대기에서 가능한한 산소 농도를 줄이는 것이 바람직하다. 구체적으로, 산소 농도는 1 ppm 이하, 바람직하게 0.1 ppm 이하로 유지된다. 보호막(151)을 제거하는 처리는 그렇게 함으로써 생략될 수 있다.
보호막(151)을 제거한 이후에는 제 1 배선 보다 더 낮은 저항을 갖는 제 2 배선(13, 14)을 형성하도록 알루미늄 또는 주요 성분으로 알루미늄을 갖는 물질을 구비하는 막(이후 알루미늄형 박막이라 칭하여지는)이 형성된다. 실시예 1에서는 2 wt%의 실리콘을 포함하는 알루미늄막이 알루미늄형 박막으로 사용된다. 제 2 배선(13)은 추후 입력-출력 신호 배선이 되는 제 1 배선(11)상에 형성되고, 제 2 배선(14)은 제 1 배선(12)상에 형성된다. 0 내지 2 m 만큼 제 1 배선(11, 12)의 내부에 제 2 배선들(13, 14)을 제조하는 것이 바람직함을 주목한다.
다음에는 제 1 층간 절연막(157)이 500 nm 내지 1.5 m로 형성된다. 실시예 1에서는 제 1 층간 절연막(157)이 플라스마 CVD에 의해 1 m의 두께로 산화실리콘막에 의해 형성된다. 말할 필요도 없이, 질화실리콘막 및 산화실리콘막의 적층과 같은 실리콘을 구비하는 적층 구조 결합 절연막이 채택될 수도 있다. 또한, 제 1 층 간 절연막으로 폴리이미드(polyimide), 아크릴(acrylic), 폴리아미드(polyamide), 폴리이미드 아미드(polyimide amide), BCB(benzocyclobutene)와 같은 유기 수지막을 사용하는 것이 가능하다.
이어서, 각 TFT들의 소스 영역들 또는 드레인 영역들에 이르기 위해 접촉홀(contact hole)이 형성되고, 소스 배선들(158 내지 161) 및 드레인 배선들(162 내지 165)이 형성된다. 비록 도면에서는 도시되지 않았지만, 드레인 배선들(162, 163)은 CMOS 회로를 형성하기 위해 똑같은 드레인 배선으로 연결됨을 주목한다. 비록 도면에서는 도시되지 않았지만, 실시예 1에서는 전극이 스퍼터링에 의해 연속적으로 형성된 100 nm Ti막, Ti를 포함하는 300 nm 알루미늄막, 및 150 nm Ti막의 3층 구조 적층막으로 이루어짐을 주목한다. 또한, 구리 배선 및 질화티타늄 배선이 소스 배선이나 드레인 배선으로 적층될 수 있음을 주목한다. (도 4a)
다음에는 비활성막(166)으로서 질화실리콘막, 산화실리콘막, 또는 질산화실리콘막이 50과 500 nm 사이(전형적으로 200 내지 300 nm)의 두께로 형성된다. H2 및 NH3와 같이 수소를 포함하는 기체를 사용한 플라스마 처리는 막 형성 이전에 실행될 수 있고, 열처리는 막 형성 이후에 실행될 수 있다. 선행하는 처리는 제 1 층간 절연막에 여기된 수소를 제공한다. 제 1 층간 절연막에 부가된 수소는 층 아래로 확산될 뿐만 아니라 비활성막(166)의 막 질을 개선하기 때문에, 이 상태에 열처리를 실행함으로써, 활성층은 효과적으로 수소화된다.
또한, 비활성막(166)을 형성한 이후에, 추가 수소화 처리가 실행될 수 있다. 예를 들면, 3 내지 100% 수소를 포함하는 대기에서 300과 450℃ 사이의 온도로 1 내지 12 시간 동안 열처리를 실행하는 것이 바람직하다. 또는, 플라스마 수소화를 사용함으로써, 유사한 결과가 구해질 수 있다. 화소 전극과 드레인 배선을 연결시키기 위해 접촉홀이 추후 형성될 위치들에서는 비활성막(166)에 오프닝(opening)이 형성될 수 있음을 주목한다.
다음에는 유기 수지로 구성된 제 2 층간 절연막(167)이 대략 1 μm의 두께로 형성된다. 유기 수지로는 폴리이미드, 아크릴, 폴라아미드, 폴리이미드 아미드, BCB(benzocyclobutene) 등이 사용될 수 있다. 유기 수지막을 사용하는 이점으로는: 손쉬운 막의 피착; 특정 유전 상수가 낮기 때문에 기생 캐패시턴스(parasitic capacitance)가 줄어들 수 있다는 점; 및 뛰어난 레벨화가 있다. 상기에 부가하여, 다른 유기 수지막, 유기 SiO 합성물 등이 사용될 수 있음을 주목한다. 여기서는 열적 중합형 폴리이미드가 사용되고, 기판에 적용된 이후에 300℃로 구워져 막을 형성한다.
또한, 제 2 층간 절연막(167)의 일부층으로 색소 등에 의해 염색된 수지막을 제공하여 칼라 필터(color filter)로 사용하는 것이 가능하다.
다음에는 화소부가 되는 영역에서 제 2 층간 절연막(167)상에 차폐막(168)이 형성된다. "차폐막"이란 말은 명세서를 통해 광이나 전자기파를 차폐하는 수단을 갖는 것으로 사용된다. 차폐막(168)은 알루미늄(Al), 티타늄(Ti), 탄탈(Ta), 크롬(Cr), 텅스텐(W), 또는 주요 성분으로 이들 중 하나를 갖는 막에서 선택된 원소의 막으로, 100과 300 nm 사이의 두께로 형성된다. 실시예 1에서는 1 wt%의 티타 늄을 포함하는 알루미늄막이 125 nm의 두께로 형성된다.
산화실리콘막과 같은 절연막이 제 2 층간 절연막(167)상에 5 내지 50 nm의 두께로 형성되면, 상단에 형성된 차폐막의 밀착력은 증가될 수 있음을 주목한다. 또한, CF4 기체를 사용한 플라스마 처리가 유기 수지로 형성된 제 2 층간 절연막(167)의 표면에 실행되면, 이 막에 형성된 차폐막에 대한 점착력은 표면의 정제에 의해 증가될 수 있다.
또한, 티타늄을 포함하는 막을 사용해 차폐막 뿐만 아니라 다른 연결 배선들을 형성하는 것이 가능하다. 예를 들면, 회로간을 연결시키는 연결 배선이 구동기 회로 내부에 형성될 수 있다. 그러나, 이 경우에는 차폐막이나 연결 배선을 형성하는 물질을 피착하기 이전에 제 2 층간 절연막(167)에 미리 접촉홀을 형성할 필요가 있다.
다음에는 20 내지 100 nm(바람직하게 30과 50 nm 사이)의 두께를 갖는 산화막(168)이 양극 산화 또는 플라스마 산화에 의해 차폐막(168)의 표면상에 형성된다. 실시예 1에서는 알루미늄막 또는 주요 성분으로 알루미늄을 갖는 막이 차폐막(168)으로 사용되기 때문에, 산화알루미늄막(알루미나막(alumina film))이 양극 산화막(169)으로 형성된다.
양극 산화 처리를 실행할 때, 충분히 낮은 알칼리성 이온 농도를 갖는 타르타르산 에틸렌 글리콜(tartaric acid ethylene glycol) 용액이 먼저 제조된다. 이는 15% 타르타르산 암모니아 용액과 에틸렌 글리콜 용액이 2:8 비율로 혼합된 용액이다. 액체 암모니아는 pH가 7±0.5로 정규화되도록 그에 더해진다. 플랫티늄 전 극이 음극으로 용액에 놓여지고, 차폐막(168)이 형성된 기판은 용액에 담겨지고, 또한 일정한 dc 전류(수 mA 내지 수십 mA)가 양극인 차폐막(168)으로 인가된다.
용액에서 음극과 양극 사이의 전압은 산화막 성장에 따라 시간상 변화된다. 전압은 일정한 전류하에서 100 V/min의 증가 비율로 증가되고, 전압이 45 V로 될 때, 양극 산화 처리가 중단된다. 그래서, 양극 산화막(169)은 차폐막(168)의 표면상에 대략 50 nm의 두께로 형성될 수 있다. 그 결과로, 차폐막(168)의 두께는 90 nm가 된다. 양극 산화 처리에 대해 여기서 도시된 숫자값은 단지 예로 주어진 것이고, 이들은 당연히 제조되는 원소의 크기 등에 따라 가장 적절한 값으로 변화될 수 있음을 주목한다.
또한, 여기서 사용되는 구조는 차폐막의 표면상에만 형성되는 절연막을 갖지만, 절연막은 또한 플라스마 CVD, 열적 CVD, 또는 스퍼터링과 같이 기체 위상 방법(gas phase method)에 의해서도 형성될 수 있다. 그 경우에는 막 두께를 20 내지 100 nm(보다 바람직하게 30과 50 nm의 사이)로 만드는 것이 바람직하다. 더욱이, 산화실리콘막, 질화실리콘막, 질산화실리콘막, DLC(diamond like carbon)막, 또는 유기 수지막이 사용될 수도 있다. 또한, 이들을 결합한 적층막이 사용될 수 있다.
다음에는 드레인 배선(165)에 이르기 위해 제 2 층간 절연막(167)과 비활성막(166)에 접촉홀이 형성되고, 화소 전극(170)이 형성된다. 화소 전극(170, 171)은 각각 인접한 화소에 대해 분리된 화소 전극임을 주목한다. 전송형 액정 디스플레이 디바이스의 경우에는 투명 도전막이 화소 전극들(170, 171)으로 사용되고, 반사형 액정 디스플레이 디바이스에서는 금속막이 사용될 수 있다. 여기서는 전송형 액정 디스플레이 디바이스가 사용되기 때문에, 110 nm 두께의 산화인듐 및 산화주석의 합성막(ITO라 칭하여지는)이 형성된다.
또한, 화소 전극(170)과 차폐막(168)이 양극 산화막(169)을 통해 겹쳐지는 지점에서는 저장 캐패시터(172)가 형성된다. 이 경우에는 차폐막(168)을 부동 상태(전기적으로 고립된 상태) 또는 일정한 전위로, 보다 바람직하게 공통 전위로(데이터로 전달되는 영상 신호의 중간 전위로) 설정하는 것이 바람직하다.
그래서, 구동기 회로가 될 CMOS 회로와 화소 매트릭스 회로를 똑같은 기판상에 포함하는 활성 매트릭스 기판이 완료된다. 도 4b에서, p-채널 TFT(301) 및 n-채널 TFT(302, 303)는 구동기 회로에 형성되고, 화소 TFT(304)는 화소 매트릭스 회로내의 n-채널 TFT로부터 형성됨을 주목한다.
실시예 1의 처리 순서는 적절하게 변경될 수 있음을 주목한다. 순서가 어떻게 되든, 최종적으로 형성된 TFT의 구조가 도 4b에 도시된 것과 같으면, 활성 매트릭스 기판의 기본 기능은 달라지지 않고, 본 발명의 효과도 손상되지 않는다.
채널 형성 영역(201), 소스 영역(202), 및 드레인 영역(203)은 각각 구동기 회로의 p-채널 TFT(301)에서 p형 불순물 영역(a)에 의해 형성된다. 1 x 1020 내지 1 x 1021 atoms/cm3의 농도로 인을 포함하는 영역은 사실상 소스 영역이나 드레인 영역의 일부에 존재함을 주목한다. 또한, 그 영역에는 도 3b의 처리에서 게터링된 촉매 원소가 5 x 1018 atoms/cm3(전형적으로 1 x 1019 내지 5 x 1020 atoms/cm3)을 넘 는 농도로 존재한다.
또한, 채널 형성 영역(204), 소스 영역(205), 및 드레인 영역(206)은 n-채널 TFT(302)에 형성되고, 게이트 절연막을 삽입함으로써 게이트 배선과 겹쳐지는 영역(이러한 영역은 Lov 영역이라 칭하여진다. "ov"는 겹쳐짐(overlap)을 의미한다)(207)은 채널 형성 영역의 한 측면(드레인 영역측)에 형성된다. 여기서, Lov 영역(207)은 2 x 1016 내지 5 x 1019 atoms/cm3의 농도로 인을 포함하고, 게이트 배선과 완전히 겹쳐지도록 형성된다.
Lov 영역은 가능한한 저항 성분을 감소시키기 위해 도 4b에서 채널 형성 영역(204)의 한 측면(드레인 영역측)에만 배치된다. 그러나, 채널 형성 영역(204)을 샌드위치형으로 하여 Lov 영역을 제공하는 것도 수용가능하다.
채널 형성 영역(208), 소스 영역(209), 및 드레인 영역(210)은 n-채널 TFT(303)에 형성된다. LDD 영역들(211, 212)은 채널 형성 영역의 양측에 형성된다. LDD 영역(211, 212)의 일부가 이 구조에서 게이트 배선과 겹쳐지도록 배치되기 때문에, 절연막을 삽입함으로써 게이트 배선과 겹쳐지는 영역(Lov 영역) 및 게이트 배선과 겹쳐지지 않는 영역(이러한 영역은 Loff 영역이라 칭하여진다. "off"는 오프셋(offset)을 의미한다)이 실현됨을 주목한다.
도 6에 도시된 단면도는 도 3c의 처리로 제조되는 상태에서 도 4b에 도시된 n-채널 TFT(303)를 도시하는 확대도이다. 여기서 도시되는 바와 같이, LDD 영역(211)은 또한 Lov 영역(211a) 및 Loff 영역(211b)으로 분류된다. 인은 2 x 1016 내지 5 x 1019 atoms/cm3의 농도로 Lov 영역(211a)에 포함되는 반면, Loff 영역(211b)에서는 1 내지 2 배(전형적으로 1.2 내지 1.5배) 더 많은 농도로 포함된다.
또한, 채널 형성 영역(213, 214), 소스 영역(215), 드레인 영역(216), Loff 영역(217 내지 220), 및 Loff 영역(218, 219)과 접하는 n형 불순물 영역(a)(221)은 화소 TFT(304)에 형성된다. 이때, 소스 영역(215) 및 드레인 영역(216)은 각각 n형 불순물 영역(a)으로 형성되고, Loff 영역(217 내지 220)은 n형 불순물 영역(c)으로 형성된다.
화소 회로 및 구동기 회로를 각각 형성하는 TFT의 구조는 요구되는 회로 조건에 대응하여 최적화될 수 있고, 실시예 1에서는 반도체 디바이스의 동작 실행도 및 확실성이 증가될 수 있다. 특별히, n-채널 TFT에서의 LDD 영역 배치는 회로 조건에 따라 다르게 이루어지고, Lov 영역 또는 Loff 영역을 적절히 사용함으로써, 빠른 동작 속도를 갖고 핫 캐리어를 카운트하는 수단에 큰 중요도를 두는 TFT 구조 및 낮은 off 전류 동작에 큰 중요도를 두는 TFT 구조가 똑같은 기판상에 실현될 수 있다.
활성 매트릭스형 액정 디스플레이 디바이스의 경우, 예를 들면, n-채널 TFT(302)는 시프트 레지스터 회로, 주파수 분할기 회로(신호 분할기 회로), 레벨 시프터 회로, 및 버퍼 회로와 같이 고속에 큰 중요도를 두는 구동기 회로에 적절하다. 다른 말로 하면, 채널 형성 영역 중 한 측면(드레인 영역측)에만 Lov 영역을 배치함으로써, 이는 핫 캐리어 카운트측정에 큰 중요도를 두면서 그 만큼 저항 성 분을 감소시키는 구조가 된다. 이는 상기 회로 그룹의 경우, 소스 영역 및 드레인 영역 기능이 바뀌지 않고 캐리어(전자) 이동 방향이 일정하기 때문이다. 그러나, 필요한 경우, Lov 영역은 채널 형성 영역의 양측에 배치될 수 있다.
또한, n-채널 TFT(303)는 핫 캐리어 카운트 측정 및 낮은 off 전류 동작에 중점을 두는 샘플링 회로(또한, 전달 게이트라 칭하여지는)로 적절하다. 다른 말로 하면, 핫 캐리어 카운트측정은 Lov 영역의 배치에 의해 실현될 수 있고, 부가하여, 낮은 off 전류 동작은 Loff 영역의 배치에 의해 실현될 수 있다. 더욱이, 샘플링 회로에서 소스 영역과 드레인 영역의 기능은 역전되고, 캐리어 이동 방향은 180° 만큼 변화된다; 그러므로, 게이트 배선의 중심과 선형 대칭을 갖는 구조가 사용되어야 한다. 환경에 따라, Lov 영역을 형성하는 것만이 가능함을 주목한다.
또한, n-채널 TFT(304)는 낮은 off 전류 동작에 큰 중요도를 두는 샘플링 회로(샘플 유지 회로) 또는 화소 회로에 적절하다. 즉, off 전류값에서 증가의 원인이 되는 Lov 영역은 사용되지 않고, Loff 영역만이 사용되어, 낮은 off 전류 동작이 실현되도록 허용한다. 더욱이, 구동기 회로 LDD 영역 보다 더 낮은 농도를 갖는 LDD 영역을 Loff 영역으로 사용함으로써, on 전류값이 약간 떨어지더라도, off 전류값을 낮추기 위한 철저한 수단이 된다. 부가하여, n형 불순물 영역(a)(221)은 off 전류값을 낮추는데 매우 효과적인 것으로 확인되었다.
또한, n-채널 TFT(302)의 Lov 영역(207) 길이(폭)는 3 내지 7 μm의 채널 길이에 대해 0.1과 3.0 μm 사이, 전형적으로 0.2와 1.5 μm 사이에 있다. 또한, n-채널 TFT(303)의 Lov 영역(211a, 212a) 길이(폭)는 0.1 내지 3.0 μm, 전형적으로 0.2와 1.5 μm 사이이고, Loff 영역(211b, 212b) 길이(폭)는 1.0 내지 3.5 μm, 전형적으로 1.5와 2.0 μm 사이이다. 더욱이, 화소 TFT(304)에 형성된 Loff 영역(217 내지 220)의 길이(폭)는 0.5 내지 3.5 μm, 전형적으로 2.0과 2.5 μm 사이이다.
알루미늄을 포함하는 제 1 배선(11) 및 제 2 배선(13)의 적층 구조로부터 형성되는 입력-출력 신호 배선(305)과, 제 1 배선(12) 및 제 2 배선(14)의 적층 구조로부터 형성되는 게이트 배선(306)은 실시예 1의 활성 매트릭스 기판상에 형성된다. 여기서는 이러한 적층 구조를 사용하는 이유가 다음에 설명된다.
입력-출력 신호 배선 및 게이트 배선과 같이 긴 거리로 형성된 배선은 낮은 저항을 갖도록 요구된다. 특별히, 대각선이 4 인치인 활성 매트릭스 기판을 만들 때, 이 긴 배선의 저항 성분은 회로 설계에 많은 영향을 준다. 따라서, 활성 매트릭스 기판에 형성되는 배선의 저항이 가능한한 작은 것이 바람직하다.
그러므로, 실시예 1에서는 제 1 배선(11, 12)과 같이 대략 10 내지 500 μΩ cm의 저항을 갖는 배선위에 제 2 배선(13, 14)과 같이 대략 0.1 내지 10 μΩ cm의 저항을 갖는 배선을 적층시킴으로써 배선 저항을 감소시키는 방법이 취해진다. 다른 말로 하면, 0.1 내지 10 μΩ cm(전형적으로 1 내지 5 μΩ cm)의 저항을 갖는 제 2 배선이 10 내지 500 μΩ cm(전형적으로 10 내지 30 μΩ cm)의 저항을 갖는 제 1 배선위에 적층되는 적층 배선이 사용된다. 이 경우, 제 2 배선의 저항은 제 1 배선의 저항의 1/10 내지 1/100배인 것이 바람직하다.
실시예 1은 입력-출력 신호 배선 및 게이트 배선 일부와 같이 특정한 부분에 이러한 구조를 사용하는 것을 특징으로 함을 주목한다. 상기에 언급된 적층 구조를 사용하는 배선은 패턴화 정확도에 있어서 6 내지 8 μm와 같이 비교적 넓은 배선폭을 가질 위험이 있다. 이러한 경우에는 이들을 간단한 제조를 요구하는 게이트 전극 또는 고밀도로 집적된 구동기 회로 내부의 연결 배선으로 사용하는 것이 부적절하다.
또한, 게이트 전극이나 구동기 회로 내부에서 TFT를 연결시키는 짧은 배선의 배선 저항은 고려될 필요가 없으므로, 제 1 배선만으로도 충분하게 그 기능이 얻어진다. 즉, 상기에 언급된 적층 구조로부터 형성되는 배선은 바람직하게 간단한 처리를 요구하지 않는 배선에 사용될 수 있고, 저항이 다소 희생되더라도 간단한 처리를 요구하는 배선에는 간단한 처리가 가능한 제 1 배선만을 사용하는 것이 바람직하다.
입력-출력 신호 배선(305) 및 게이트 배선(게이트 전극으로 동작하는 영역을 제외한)(306)으로 상기에 언급된 적층 구조의 배선을 사용하는데는 이러한 이유가 있다. 말할 필요도 없이, 적층 구조가 사용되는 경우(간단한 처리가 가능한 경우) 게이트 전극과 구동기 회로내의 배선으로 문제없이 적층 구조가 사용될 수 있다.
본 발명의 또 다른 특성은 p-채널 TFT(301)가 자체 정렬 방식으로 형성되고, n-채널 TFT(302 내지 304)가 비자체 정렬 방식으로 형성된다는 것이다.
본 실시예에서 저장 캐패시터의 유전체로 7 내지 9의 높은 유전상수를 갖는 알루미나막을 사용함으로써, 캐패시터를 요구하는 영역을 감소시키는 것이 가능해진다. 또한, 실시예 1에서와 같이 저장 캐패시터인 전극 중 하나로 화소 TFT에 걸 쳐 형성된 차폐막을 사용함으로써, 활성 매트릭스 액정 디스플레이 디바이스의 영상 디스플레이부에서 개구 비율(aperture ratio)이 개선될 수 있다.
본 발명의 저장 캐패시터의 구조는 반드시 실시예 1에 도시된 것에 제한되는 것은 아니다. 예를 들면, 일본 특허 출원 공개 No. Hei 9-316567 또는 일본 특허 출원 공개 No. Hei 10-254097에서 설명되는 저장 캐패시터가 사용될 수 있다.
[실시예 2]
다음에는 활성 매트릭스 기판으로부터 활성 매트릭스형 액정 디스플레이 디바이스를 제조하는 처리가 설명된다. 도 5에 도시된 바와 같이, 정렬막(401)은 도 4b의 상태에서 기판에 형성된다. 본 실시예에서는 정렬막으로 폴리이미드막이 사용된다. 투명 도전막을 포함하는 반대 전극(403)과 정렬막(404)은 반대 기판(402)에 형성된다. 필요한 경우, 반대 기판에는 칼라 필터나 차폐막이 형성될 수 있다.
정렬막을 형성한 이후에는 액정 분자에 특정하게 고정된 경사각을 제공하도록 문지르는 처리가 실행되어 이들이 정렬된다. 화소 회로 및 구동기 회로가 형성된 활성 매트릭스 기판과 반대 기판은 공지된 셀 어셈블리(cell assembly) 처리에 따라 패턴화(도면에서는 도시되지 않은)함으로써 제공되는 봉합 물질, 스페이서(spacer), 또는 수지막에 함께 끼워진다. 다음에는 두 기판 사이에 액정 물질(405)이 주입되고, 셀은 실란트(sealant)(도면에서는 도시되지 않은)에 의해 완전히 봉합된다. 공지된 액정 물질이 액정 물질로 사용될 수 있다. 그래서, 도 5에 도시된 활성 매트릭스형 액정 디스플레이 디바이스가 완성된다.
다음에는 활성 매트릭스 액정 디스플레이 디바이스의 구조가 도 7의 투시도 를 참고로 설명된다. 도 7을 도 1a 내지 도 4b의 단면도에 대응시키기 위해, 공통된 참조 번호가 사용된다. 활성 매트릭스 기판은 유리 기판(100)에 걸쳐 형성된 화소부(701), 스캐닝(scanning)(게이트) 신호 구동기 회로(702), 영상(소스) 신호 구동기 회로(703)를 구비한다. 화소부의 화소 TFT(304)는 n-채널 TFT이고, 화소 회로를 둘러싸도록 배치된 구동기 회로는 기본적으로 CMOS 회로로부터 형성된다. 스캐닝 신호 구동기 회로(702)와 영상 신호 구동기 회로(703)는 각각 게이트 배선(306) 및 소스 배선(161)을 통해 화소부(701)에 각각 연결된다. FPC(704)와 구동기 회로에 연결된 단자(705)는 입력-출력 신호 배선(305)을 통해 연결된다.
[실시예 3]
도 8은 실시예 2에 도시된 활성 매트릭스 기판의 회로 구조예를 도시한다. 실시예 3의 활성 매트릭스 기판은 영상 신호 구동기 회로(801), 스캐닝 신호 구동기 회로(A)(807), 스캐닝 신호 구동기 회로(B)(811), 예비충전(pre-charge) 회로(812), 및 화소부(806)를 갖는다. 본 명세서를 통해, 구동기 회로는 영상 신호 구동기 회로(801) 및 스캐닝 신호 구동기 회로(807)를 포함하는 일반 명칭이다.
영상 신호 구동기 회로(801)에는 시프트 레지스터(802), 레벨 시프터(803), 버퍼(804), 및 샘플링 회로(805)가 제공된다. 또한, 스캐닝 신호 구동기 회로(A)(807)에는 시프트 레지스터(808), 레벨 시프터(809), 및 버퍼(810)가 제공된다. 스캐닝 신호 구동기 회로(B)(811)는 유사한 구조를 갖는다.
시프트 레지스터(802, 808)에 대한 구동 전압은 여기서 5와 16 V(전형적으로 10V) 사이이고, 시프트 레지스터를 형성하는 CMOS 회로에서 사용되는 n-채널 TFT로 는 도 4b에서 참조 번호(302)로 도시된 구조가 적절하다.
더욱이, 구동기 전압은 레벨 시프터(803, 809) 및 버퍼(804, 810)에 대해 14와 16 V 사이로 높아지지만, 시프트 레지스터와 유사하게, 도 4b에 도시된 n-채널 TFT(302)를 포함하는 CMOS 회로가 적절하다. 게이트 배선으로 이중 게이트 구조 및 삼중 게이트 구조와 같은 다중 게이트 구조를 사용하는 것은 각 회로에서 확실성을 증가시키는데 효과적임을 주목한다.
또한, 샘플링 회로(805)는 14와 16 V 사이의 구동기 전압을 갖지만, 소스 영역과 드레인 영역이 반전되어 off 전류값을 감소시킬 필요가 있으므로, 도 4b의 n-채널 TFT(303)를 포함하는 CMOS 회로가 적절하다. n-채널 TFT만이 도 4b에 도시되지만, 실제로 샘플링 회로를 형성할 때는 n-채널 TFT와 p-채널 TFT가 조합됨을 주목한다.
또한, 화소부(806)는 14와 16 V 사이의 구동기 전압을 갖지만, 샘플링 회로(805) 보다 더 낮게 off 전류값을 줄일 필요가 있다. 그러므로, Lov 영역이 배치되지 않은 구조를 사용하는 것이 바람직하고, 화소 TFT로 도 4b의 n-채널 TFT(304)를 사용하는 것이 바람직하다.
실시예 3의 구조는 실시예 1에 도시된 제조 방법에 따라 TFT를 제조함으로써 쉽게 실현될 수 있음을 주목한다. 비록 실시예 3은 화소부와 구동기 회로의 구조만을 도시하지만, 실시예 1의 제조 방법에 따라 신호 분할기 회로, 주파수 분할기 회로, D/A 변환기 회로, 연산 증폭기 회로, γ 보상 회로, 또한 같은 기판상의 메모리 및 마이크로프로세서와 같은 신호 처리 회로(또한, 논리 회로라 칭하여지는) 를 형성하는 것이 가능하다.
상기에 언급된 바와 같이, 본 발명은 같은 기판 상에 구동기 회로와 화소 회로를 갖는 반도체 디바이스와 같이, 기판상에 화소부와 그 화소부를 구동하기 위한 구동기 회로를 구비하는 반도체 디바이스를 구체화하는 것을 가능하게 한다.
[실시예 4]
실시예 4에서는 실시예 1의 제조 과정에 따라 제조될 수 있는 화소부의 화소 구조가 도 9를 참고로 설명된다. 실시예 4의 모든 예에서는 이중 게이트 구조의 화소 TFT가 도시되지만, 삼중 게이트 구조와 같은 다른 다중-게이트 구조가 사용되거나 단일 게이트 구조가 사용될 수 있음을 주목한다.
도 9a에서, (901)은 활성층이고; (902)는 제 1 배선(902a)과 제 2 배선(902b)을 구비하는 게이트 배선이고; (903)은 제 1 배선(902a)으로부터만 형성된 게이트 전극이고; 또한 (904)는 소스 배선이다.
도 9b에서, (905)는 활성층이고; (906)은 제 1 배선(906a)과 제 2 배선(906b)을 구비하는 게이트 배선이고; (907)은 제 1 배선(906a)으로부터만 형성된 게이트 전극이고; 또한 (908)은 소스 배선이다.
도 9c에서, (909)는 활성층이고; (910)은 제 1 배선(910a)과 제 2 배선(910b)을 구비하는 게이트 배선이고; (911)은 제 1 배선(910a)으로부터만 형성된 게이트 전극이고; 또한 (912)는 소스 배선이다.
도 9d에서, (913)는 활성층이고; (914)는 제 1 배선(914a)과 제 2 배선(914b)을 구비하는 게이트 배선이고; (915)는 제 1 배선(914a)으로부터만 형성된 게이트 전극이고; 또한 (916)은 소스 배선이다.
상기에 도시된 바와 같이, 본 발명의 구조는 화소 구조로 사용될 수 있다. 실시예 4의 구조는 실시예 1에 따라 실현될 수 있고, 실시예 2 및 3의 구조와 조합될 수 있음을 주목한다.
[실시예 5]
실시예 5에서는 실시예 1의 제조 처리에 따라 제조될 수 있는 화소부의 화소 구조가 도 10을 사용해 설명된다. 말할 필요도 없이, 실시예 5는 삼중 게이트 구조화된 화소 TFT의 예를 도시하지만, 이중 게이트 구조나 단일 게이트 구조가 될 수 있다.
도 10a에 도시된 상면도에서 선 A-A'에 따른 단면도는 도 10b에 대응한다. 도 10a에서, (21)은 활성층이고; (22)는 제 1 배선(22a) 및 제 2 배선(22b)을 구비하는 게이트 배선이고; (23)은 제 1 배선(22a)으로부터만 형성된 게이트 전극이고(참조 번호는 3개 게이트 전극 중 하나에만 적용된다); (24)는 제 1 배선(24a) 및 제 2 배선(24b)을 구비하는 캐패시턴스 배선이다.
캐패시턴스 배선을 형성하는 제 1 배선(24a)은 활성층(21)의 일부와 많이 겹쳐지도록 형성된다. 제 1 배선(24a)과 활성층(21) 사이에는 게이트 절연막과 동시에 형성된(같은 물질로 구성되는 같은 층) 절연막(저장 캐패시터의 유전체)(33)이 있고, 저장 캐패시터(25)가 형성된다.
부가하여, (26)은 소스 배선이고; (27)은 드레인 배선이고; (28)은 소스 배선과 활성층 사이의 접촉부이고; (29)는 드레인 배선과 활성층 사이의 접촉부이고; (30)은 화소 전극(실시예 5에서는 투명 도전막)이고; (31)은 화소 전극과 드레인 배선 사이의 접촉부이고; 또한 (32)는 영상 디스플레이 영역이다.
실시예 5는 입력-출력 신호 배선 및 게이트 배선으로 사용되고, 또한 캐패시턴스 배선으로 사용되는 제 1 배선과 제 2 배선의 적층 배선을 사용하는 것으로 특징지워진다. 그렇게 함으로써, 캐패시턴스 배선의 전위는 보다 안정화될 수 있고, 액정 디스플레이 디바이스의 경우에서 그레이 스케일(gray scale)의 정확한 표현이 이루어질 수 있다.
실시예 5의 구조는 실시예 1에 따라 실현될 수 있고, 실시예 2 내지 4의 구조와 조합될 수 있음을 주목한다.
[실시예 6]
실시예 6에서는 실시예 1과 다른 구조의 화소부를 갖는 활성 매트릭스 액정 디스플레이 디바이스가 도 11을 사용해 설명된다. 기본 구조는 도 5와 같으므로, 다른 부분에만 집중되어 설명이 이루어짐을 주목한다.
화소부를 형성하는 화소 TFT(n-채널 TFT)(310)의 구조는 도 11의 구조에서 실시예 1과 다르다. 구체적으로, 실시예 6은 오프셋 영역(47 내지 50)이 채널 형성 영역(41, 42)과 n형 불순물 영역(c)(43 내지 46)에 의해 형성된 영역 사이에 형성되는 점이다.
오프셋 영역은 채널 형성 영역과 같은 구조의 반도체층인 영역을 나타내고, (47 내지 50)에 의해 도시된 바와 같이, 게이트 전극과 겹쳐지지 않음을 주목한다. 이들 오프셋 영역(47 내지 50)은 간단히 저항으로 동작하고, off 전류값을 줄이는 데 매우 효과적이다.
이러한 구조를 실현하기 위해, 예를 들면 실시예 1의 도 2d의 처리에서 n형 불순물 원소의 도핑에 앞서 게이트 배선 등을 커버하도록 실리콘을 포함하는 절연막이 20 내지 200 nm(바람직하게 25 내지 150 nm)의 두께로 형성될 수 있다.
불순물 원소는 실리콘을 포함하는 절연막이 게이트 전극(124)의 측면벽에 형성되고 오프셋 영역이 마스크로 동작하는 부분으로 형성되는 상태에서 도핑된다. 따라서, 이와 같이 형성된 오프셋 영역의 길이는 거의 실리콘을 포함하는 절연막의 두께와 거의 일치하여, 20 내지 200 nm(바람직하게 25 내지 150 nm)가 된다.
실리콘을 포함하는 절연막은 이미 실시예 1에서 설명되었지만, 도 2e의 처리에서 게이트 절연막과 동시에 제거될 수 있도록 실시예 6에서 게이트 절연막과 같은 물질을 사용하는 것이 바람직하다.
실시예 6의 구조는 실시예 1의 일부를 변경함으로써 실현될 수 있고, 실시예 2 내지 5의 구조와 조합될 수 있음을 주목한다.
[실시예 7]
실시예 7에서는 실시예 1과 다른 제조 처리에 의해 활성 매트릭스 기판을 제조하는 경우가 도 12a 내지 도 12c를 사용해 설명된다.
먼저, 실시예 1의 제조 처리에 따라 도 3c까지의 처리가 실행된다. 그러나, 실시예 1은 보호막으로 50 nm 두께의 질화실리콘막을 사용하였지만, 실시예 7은 300 nm 두께의 질산화실리콘막(51)을 사용함을 주목한다. (도 12a)
입력-출력 신호 배선이 되는 제 1 전극(11)과 게이트 배선이 되는 제 1 전 극(12)에서 질산화실리콘막(51)에는 접촉홀이 개방된다. 낮은 저항을 갖는 제 2 배선(53, 54)은 주요 성분인 알루미늄으로 구성된 막에 의해 형성된다(실시예 7에서는 2 wt% 실리콘이 부가된 알루미늄막). (도 12b)
그래서, 구동기 회로와 화소부를 갖고 도 12c로 구성된 활성 매트릭스 기판이 완료된다. 도 12c에서, p-채널 TFT(323) 및 n-채널 TFT(321, 322)는 구동기 회로에 형성되고, n-채널 TFT에 의해 형성된 화소 TFT(323)는 화소부에 형성된다. 또한, 입력-출력 신호 배선(324) 및 게이트 배선(325)이 형성된다.
이들 TFT(320 내지 323), 입력-출력 신호 배선(324), 및 게이트 배선(325)의 기능은 실시예 1에서 설명된 바와 같으므로, 여기서는 설명이 생략된다. 실시예 1의 도 4b에 도시된 활성 매트릭스 기판과 다른점은: 보호막(51)이 남아있다는 점과, 입력-출력 신호 배선(324) 및 게이트 배선(325)의 구조가 다르다는 점이다. 그러므로, 기능 및 효과에 있어서, 실시예 1과 유사한 결과가 구해질 수 있다.
말할 필요도 없이, 활성 매트릭스 액정 디스플레이 디바이스는 실시예 7을 실시예 2와 조합함으로써 완료되고, 실시예 3 내지 6의 구조와 자유롭게 조합하는 것이 가능함을 주목한다.
[실시예 8]
실시예 1에 도시된 구조에서는 낮은 저항 물질이 제 2 배선으로 사용된다. 구체적으로, 구리 또는 주요 성분으로 구리를 갖는 막(이후 구리형 박막이라 칭함), 은 또는 주요 성분으로 은을 갖는 막(이후 은형 박막이라 칭함), 또는 이들을 조합한 적층막이 실시예 1에 도시된 알루미늄 또는 주요 성분으로 알루미늄을 갖는 막(이후 알루미늄형 박막이라 칭함) 이외에 사용될 수 있다.
더욱이, 티타늄, 질화티타늄, 탄탈, 질화탄탈, 텅스텐, 질화텅스텐, 몰리브덴, 니오븀 등과 같은 물질로부터 형성된 막이 상기에 언급된 알루미늄형 박막, 구리형 박막, 또는 알루미늄형 박막상에 적층될 수 있다. 적층 순서는 상단 또는 하단이 될 수 있고, 제 2 배선이 샌드위치형으로 주어진 구조도 또한 사용될 수 있다. 이러한 막은 특별히 제 2 배선으로 알루미늄형 박막을 사용하는 경우에 효과적이고, 작게 솟아오르는 것을 방지할 수 있다.
또한, 상기에 언급된 알루미늄형 박막, 구리형 박막, 또는 알루미늄형 박막은 매우 쉽게 산화되고 절연 결합을 발생시키는 물질이다. 그러므로, 제 2 배선의 상단 표면상에 티타늄 등의 상기 언급된 박막을 적층시킴으로써, 다른 배선과의 전기 접촉이 더 용이해진다.
실시예 8의 구조는 실시예 1에 부가하여 실시예 2 내지 7의 구조와 자유롭게 조합될 수 있음을 주목한다.
[실시예 9]
실시예 1은 결정체 구조를 포함하는 반도체막을 형성하는 방법으로 결정화를 촉진시키는 촉매 원소를 사용하는 예를 도시하였지만, 실시예 9는 촉매 원소를 사용하지 않고 열적 결정화 또는 레이저 결정화에 의해 결정체 구조를 포함하는 반도체막을 형성하는 경우를 도시한다.
열적 결정화를 사용하는 경우에는 비결정질 구조를 포함하는 반도체막을 형성한 이후에 600 내지 650℃에서 15 내지 24 시간 동안 열처리가 실행된다. 즉, 결정화는 600℃를 넘는 온도에서 열처리를 실행함으로써 자연스러운 핵 형성으로부터 진행된다.
레이저 결정화의 경우에는 비결정질 구조를 포함하는 반도체를 형성한 이후에 실시예 1에 도시된 제 1 어닐링 조건으로 레이저 어닐링 처리가 실행된다. 그렇게 함으로써, 결정체 구조를 포함하는 반도체가 단시간에 형성될 수 있다. 말할 필요도 없이, 레이저 어닐링 대신에 램프 어닐링이 실행될 수 있다.
상기에 도시된 바와 같이, 본 발명에서 사용되는 결정체 구조를 포함하는 반도체막은 공지된 수단을 사용해 형성될 수 있다. 실시예 9의 구조는 실시예 1 내지 8의 구조와 자유롭게 조합될 수 있음을 주목한다.
[실시예 10]
실시예 10에서는 실시예 1과 다른 제조 처리로부터 활성 매트릭스 기판을 형성하는 경우가 설명된다.
실시예 1에서는 결정화 처리가 일본 특허 출원 공개 No. Hei 7-130652에서 설명된 기술을 사용하고, 소스 및 드레인 영역의 활성화와 동시에 소스 및 드레인 영역으로 결정화에서 사용된 촉매 원소를 게터링함으로써 실행되는 기술이 사용되었다.
그러나, 게터링을 통한 결정화 처리를 위해 (미국 특허 출원 일련 No. 09/050,182에 대응하는) 일본 특허 출원 공개 No. Hei 10-270363에서 설명된 기술을 사용하는 것이 또한 가능하다. 이 공보에서 설명된 기술을 사용하는 경우, 촉매 원소를 사용해 결정화 처리를 실행한 이후에, 주기표 그룹 15에 속하는 원소(전 형적으로 인)를 포함하는 영역은 선택적으로 형성되고, 촉매 원소는 그 영역으로 게터링된다.
또한, 또 다른 방법으로, 게터링 처리를 통한 결정화 처리를 위해 (미국 특허 출원 일련 No. 09/034,041에 대응하는) 일본 특허 출원 공개 No. Hei 10-247735에서 설명된 기술을 사용하는 것이 가능하다.
상술된 바와 같이, 본 발명에서 사용되는 결정화 구조를 포함하는 반도체막은 일반적으로 다양한 방법으로 형성될 수 있다. 실시예 10의 구조는 실시예 1 내지 8의 구조와 자유롭게 조합될 수 있음을 주목한다.
[실시예 11]
본 발명에서, 배선 저항은 도 10에 도시된 바와 같이 제 1 배선 및 제 2 배선을 포함하는 적층 구조를 게이트 배선 및/또는 캐패시터 배선에 적용함으로써 감소된다. 여기서, 도 1은 TaN/Ta 층을 포함하는 제 1 배선을 갖는 적층을 사용하는 경우를 도시한다(적층은 질화탄탈층 및 탄탈 또는 텅스텐층을 구비하고, 제 2 배선은 Al-Nd층(네오디뮴(neodymium)이 부가된 알루미늄층)을 구비한다).
부수적으로, 본 실시예에서 제 1 및 제 2 배선을 형성할 때, 열처리는 제 1 배선을 형성한 이후에 1 ppm 이하의 농도로 산소를 포함하는 질소 대기에서 500℃로 4 시간 동안 실행되고, 이어서 제 2 배선이 제 1 배선상에 형성된다. 그 이후에, 면적 저항률이 측정된다.
챠트 1로 도시된 바와 같이, 비록 TaN/TaN 층을 포함하는 단일층을 사용하는 경우의 면적 저항률이 8 Ω/□이지만, 그 위에 Al-Nd층을 적층하는 경우의 면적 저 항률은 0.16 Ω/□으로 감소된다. 더욱이, 이 특성은 제 1 배선을 노출시키는 조건하에서 열처리를 실행함에도 불구하고 바람직한 전기 접촉이 형성됨을 의미한다.
[실시예 12]
도 22는 실시예 1에 따른 처리 단계에 의해 제조된 n-채널 TFT(302)의 드레인 전류(ID)와 게이트 전압(VG) 사이의 관계, 및 n-채널 TFT의 전계 효과 이동성(μFE)과 게이트 전압(VG) 사이의 관계에 대한 그래프를 도시한다. 여기서, 소스 전압(VS)은 0 V이고, 드레인 전압(VD)은 1 또는 14 V이다. 부수적으로, n-채널 TFT는 7.2 μm의 채널 길이(L), 8.0 μm의 채널폭(W), 및 120 nm의 게이트 절연막(Tox)의 두께를 갖는다.
도 22는 굵은 선이 스트레스(stress) 테스트 이전의 특성을 나타내고 점선이 스트레스 테스트 이후의 특성을 나타내는 ID-VG 곡선 및 전계 효과 이동성을 도시한다. 이 그래프는 스트레스 테스트 전후에 ID-VG 곡선에 거의 변화가 없고 핫 캐리어로 인한 변형이 제한됨을 증명한다. 부수적으로, 여기서는 핫 캐리어로 인한 변형을 개선시키기 위해 0 V의 소스 전압, 20 V의 드레인 전압, 및 4 V의 게이트 전압이 실온에서 60초 동안 인가된 조건하에서 스트레스 테스트가 실행된다.
[실시예 13]
종래의 MOSFET에 층간 절연막을 형성하고 그 위에 TFT를 형성할 때 본 발명을 사용하는 것이 가능하다. 다른 말로 하면, 3차원 구조로 반도체 디바이스를 실현하는 것이 가능하다. 또한, SIMOX, Smart-Cut(SOITEC사의 상표), 또는 ELTRAN(Cannon사의 상표)와 같은 SOI 기판을 사용하는 것이 가능하다.
실시예 11의 구조를 실시예 1 내지 10의 구조와 자유롭게 조합하는 것이 가능함을 주목한다.
[실시예 14]
본 발명에 따라 제조된 액정 디스플레이 디바이스에 다양한 액정 물질을 사용하는 것이 가능하다. 다음은 이러한 물질의 예로 주어질 수 있다: TN 액정; PDLC(polymer diffusion type liquid crystal); FLC(ferroelectric liquid crystal); AFLC(antiferroelectric liquid crystal); 및 FLC와 AFLC의 혼합.
예를 들면, Furue의 "그레이-스케일 기능으로 빠른 응답 시간 및 높은 대조 비율을 나타내는 폴리머-안정화 단조안정 FLCD의 특성 및 구동 구조(Characteristics and Driving Scheme of Polymer-stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-scale Capability)", SID, 1998; Yoshida의 "빠른 응답 시간으로 넓은 시각을 나타내는 전칼라 무한계 반강유전성 LCD(A Full-color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time)", SID 97 Digest, 841, 1997; S. Inui의 "액정 및 그의 디스플레이 응용에서 무한계 반강유전성(Thresholdless antiferroelectricity in liquid crystals and its application to displays)", 671-673, J. Mater. Chem. 6(4), 1996; 및 미국 특허 번호 5,594,569에서 설명된 액정 물질이 사용될 수 있다.
특히, 투과율이 전기장에 대해 연속적으로 변하는 전기광학 응답 특성을 나타내는 무한계값의 반강유전성 액정 물질(무한계 반강유전성 LCD: 약자로 TL-AFLC) 중에는 V형(또는 U형) 전기광학 응답 특성을 나타내는 것이 일부 있고, 동작 전압이 대략 ±2.5 V인 액정도 발견된다. 따라서, 화소부에 대한 전력 공급 전압이 5 내지 8 V 정도인 경우로, 똑같은 전력 공급 전압으로 구동기 회로 및 화소 회로를 구동시킬 가능성을 나타내는 경우가 일부 있다. 즉, 전체적인 액정 디스플레이 디바이스가 낮은 전력 소모로 이루어질 수 있다.
또한, 강유전성 액정 및 반강유전성 액정은 이들이 TN 액정과 비교해 높은 응답 시간을 갖는다는 이점을 포함한다. 본 발명에서 사용되는 TFT는 동작 속도가 매우 빠른 TFT를 이룰 수 있으므로, 강유전성 액정 및 반강유전성 액정의 빠른 응답 속도가 충분히 사용되는 빠른 영상 응답 속도를 갖는 액정 디스플레이 디바이스를 실현하는 것이 가능하다.
또한, 무한계 반강유전성 혼합 액정은 일반적으로 큰 자발적 분극을 갖고, 액정 자체의 유전 상수도 크다. 그러므로, 액정 디스플레이 디바이스로 무한계 반강유전성 혼합 액정을 사용하는 경우에는 화소에서 비교적 큰 저장 캐패시터가 요구된다. 작은 자발적 극성을 갖는 무한계 반강유전성 혼합 액정을 사용하는 것이 바람직하다. 이 점을 고려하여, 실시예 1의 도 4b에 도시된 저장 캐패시터는 작은 영역에 큰 캐패시턴스를 저장할 수 있기 때문에 바람직하다.
말할 필요도 없이, 개인용 컴퓨터 등과 같은 전자 디바이스의 디스플레이에 실시예 12의 액정 디스플레이 디바이스를 사용하는 것이 효과적이다.
본 발명의 구조는 실시예 1 내지 10 및 13의 구조와 자유롭게 조합될 수 있다.
[실시예 15]
본 발명을 활성 매트릭스형 EL 디스플레이에 적용하는 것이 가능하다. 이러한 예는 도 13에 도시된다.
도 13은 활성 매트릭스형 EL 디스플레이의 회로도이다. 참조 번호(81)는 디스플레이 영역을 나타내고, x-방향(소스측) 구동기 회로(82)와 y-방향(게이트측) 구동기 회로(83)는 주변에 배치된다. 또한, 디스플레이 영역(81)에서 각 화소는 스위칭 TFT(84), 캐패시턴스(85), 전류 제어 TFT(86), 및 EL 소자(87)를 갖고, 스위칭 TFT(84)는 x-방향 신호선(소스 신호선)(88a)(또는 88b) 및 y-방향 신호선(게이트 신호선)(89a)(또는 89b, 89c)에 연결된다. 더욱이, 전력 공급선(90a, 90b)은 전력 제어 TFT(86)에 연결된다.
실시예 15의 활성 매트릭스 EL 디스플레이에서는 도 4b의 p-채널 TFT(301) 및 n-채널 TFT(302 또는 303)를 조합함으로써 x-방향 구동기 회로(82) 및 y-방향 구동기 회로(83)가 형성된다. 도 4b의 n-채널 TFT(304)는 스위칭 TFT(84)로 사용되고, p-채널 TFT(301)는 전류 제어 TFT(86)로 사용된다. 말할 필요도 없이, TFT의 조합은 상기에 제한될 필요는 없다.
실시예 1 내지 10, 13, 및 14의 구조는 실시예 15의 활성 매트릭스 EL 디스플레이에 조합될 수 있다.
[실시예 16]
실시예 16에서는 본 발명을 사용하는 활성 매트릭스형 EL(electro-luminescence) 디스플레이 디바이스의 제조예가 설명된다. 도 14a는 본 발명을 사 용하는 EL 디스플레이 디바이스의 상단면이고, 도 14b는 디스플레이의 단면도이다.
도 14a에서, 참조 번호(4001)는 기판을 나타내고, (4002)는 화소부를 나타내고, (4003)은 소스측 구동기 회로를 나타내고, 또한 (4004)는 게이트측 구동기 회로를 나타낸다. 구동기 회로 각각은 배선(4005)을 통해 FPC(flexible print circuit)(4006)에 이르러 외부 장비에 연결된다.
제 1 봉합 물질(4101), 커버 물질(4102), 충전재(filler)(4103), 및 제 2 봉합 물질(4104)은 화소부(4002), 소스측 구동기 회로(4003), 및 게이트측 구동기 회로(4004)를 둘러싸게 제공된다.
도 14b는 도 14a의 A-A'에서의 단면도에 대응한다. 소스측 구동기 회로(4003)를 포함하는 구동기 회로 TFT(여기서는 n-채널 TFT 및 p-채널 TFT가 도시된다)(4201) 및 화소부(4002)를 포함하는 전류 제어 TFT(EL에 대한 전류를 제어하는 TFT)는 기판(4001) 상에 형성된다.
실시예 14에서, 도 4b의 p-채널 TFT(301) 및 n-채널 TFT(302)와 같은 구조의 TFT는 구동기 TFT(4201)로 사용되고, 도 4b의 p-채널 TFT(301)와 같은 구조의 TFT는 전류 제어 TFT(4202)로 사용된다. 전류 제어 TFT(4020)의 게이트에 연결된 저장 캐패시터(도시되지 않은)는 화소부(4002)에 제공된다.
수지 물질로 구성된 층간 절연막(평면화막)(4301)은 구동기 TFT(4201) 및 화소 TFT(4202) 상에 형성된다. 화소 전극(양극)(4302)은 화소 TFT(4202)의 드레인에 연결되어 형성된다. 큰 작업 기능을 갖는 투명 도전막이 화소 전극(4302)으로 사용된다. 투명 도전막으로는 산화인듐 및 산화주석의 합성물(ITO라 칭하여짐) 또는 산화인듐 및 산화아연의 합성물이 사용될 수 있다.
화소 전극(4302)상에는 절연막(4303)이 형성되고, 화소 전극(4302) 위의 한 영역에 있는 절연막(4303)에 오프닝(opening)이 형성된다. EL(electro-luminescence)층(4304)은 오프닝 부분의 화소 전극(4302)에 형성된다. EL층(4304)으로는 공지된 유기적 EL 물질이나 비유기적 EL 물질이 사용될 수 있다. 유기적 물질에는 모너머(monomer)형 물질 및 폴리머(polymer)형 물질이 있고, 둘 중 임의의 것이 사용될 수 있다.
EL층(4304)의 형성 방법은 공지된 증발 기술이나 코팅 기술을 적용할 수 있다. EL층의 구조는 단일층 구조이거나 홀(hole) 주입층, 홀 운송층, 조명층, 전자 운송층, 및 전자 주입층이 자유롭게 조합되는 적층 구조가 될 수 있다.
광차폐 특징을 갖는 도전막(전형적으로, 주요 성분이 알루미늄, 구리, 또는 은인 도체층이나 다른 도체층과 이들의 적층막)을 포함하는 음극(4305)은 EL층(4304) 상에 형성된다. 음극(4305)과 EL층(4304) 사이의 인터페이스에 존재하는 산소와 습기를 가능한한 많이 제거하는 것이 바람직하다. 그러므로, 이러한 막을 연속적으로 진공 상태에서 형성하거나 EL층(4304)을 질소 대기나 희귀 기체(noble gas)에서 형성하여 산소 및 습기와 접촉하지 않는 음극(4305)을 형성할 필요가 있다. 실시예 14에서는 상술된 피착이 다중-챔버(chamber) 방법(클러스터-툴 방법(cluster-tool method))의 피착 장치를 사용해 가능해진다.
음극(4305)은 (4306)으로 도시된 영역에서 배선(4005)에 연결된다. 배선(4005)은 소정의 전압을 음극(4305)에 적용하기 위한 배선이고, 이방성 도전막(4307)을 통해 FPC(4006)에 연결된다.
상술된 바와 같이, 화소 전극(양극)(4302), EL층(4304), 및 음극(4305)을 포함하는 EL 소자가 형성된다. EL 소자는 제 1 봉합 물질 및 커버 물질(4012)에 의해 둘러싸여지고, 제 1 봉합 물질(4101)에 의해 기판(4001)에 적층되고, 또한 충전재(4103)로 봉합된다.
커버 물질(4102)로는 유리 플레이트, 금속 플레이트(전형적으로 스테인레스 플레이트), 세라믹 플레이트, FRP(fiberglass-reinforced plastics) 플레이트, PVF(polyvinyl fluoride)막, Myler막, 폴리에스테르(polyester)막, 또는 아크릴(acrylic)막이 사용될 수 있다. 또한, 면적은 알루미늄 호일이 PVF막이나 Myler막에 의해 샌드위치형으로 위치하는 구조를 갖는다.
EL 소자로부터의 조사가 커버 물질쪽 방향으로 전해지는 경우에는 커버 물질이 투명할 필요가 있다. 이러한 경우, 유리 플레이트, 플라스틱 플레이트, 폴리에스테르막, 또는 아크릴막과 같은 투명 기판이 사용된다.
자외선 큐어 수지(curing resin) 또는 열경화성 수지가 충전재(4103)로 사용될 수 있고, PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지(epoxy resin), 실리콘 수지(silicone resin), PVB(polyvinyl butyral), 또는 EVA(ethylene vinyl acetate)가 사용될 수 있다. 건조 약품(바람직하게 산화바륨)이 충전재(4103)의 내부에 형성되면, EL 소자의 변형이 방지될 수 있다.
또한, 스페이서(spacer)가 충전재(4103)내에 포함될 수 있다. 스페이서가 산화바륨으로 형성될 때, 스페이서 자체로 습기를 흡수하는 기능을 제공하는 것이 가능하다. 부가하여, 스페이서를 배치하는 경우 스페이서로부터 압력을 낮추는 버퍼층으로 음극(4305)에 걸쳐 수지막을 제공하는 것이 효과적이다.
배선(4005)은 이방성 도전막(4307)을 통해 FPC(4006)에 전기적으로 연결된다. 배선(4005)은 FPC(4006)로부터 화소부(4002), 소스측 구동기 회로(4003), 및 게이트측 구동기 회로(4004)에 전달되는 신호를 전송하고, FPC(4006)에 의해 외부 디바이스에 전기적으로 연결된다.
실시예 16에서는 외부 대기로부터 EL 소자를 철저하게 차폐하는 구조가 사용되고, 제 1 봉합 물질(4101)의 노출 부분과 FPC(4006)의 일부를 커버하도록 제 2 봉합 물질(4104)이 제공된다. 그래서, 도 14b의 단면 구조를 갖는 EL 디스플레이 디바이스가 완료된다. 실시예 16의 EL 디스플레이 디바이스는 실시예 1 내지 10 및 13 내지 15의 구조와 조합되어 제조될 수 있음을 주목한다.
도 15에는 화소부의 단면에 대해 보다 상세한 구조가 도시되고, 도 16a에는 상면도가 도시되고, 또한 도 16b에는 회로도가 도시된다. 도 15, 도 16a, 및 도 16b에는 공통된 참조 번호가 사용되므로, 도면이 서로 비교될 수 있다.
도 15에서, 기판(4401) 상에 배치되는 스위칭 TFT(4402)는 도 4b의 n-채널 TFT(304)를 포함한다. 따라서, 구조의 설명에 대해서는 n-채널 TFT(304)의 설명이 참고될 수 있다. (4403)으로 도시된 배선은 스위칭 TFT(4402)의 게이트 전극(4404a, 4404b)을 전기적으로 연결시키는 게이트 배선이다.
실시예 16은 2 채널 형성 영역이 형성된 이중 게이트 구조를 사용하지만, 한 채널 형성 영역이 형성된 단일 게이트 구조나 3 채널 형성 영역이 형성된 삼중 게 이트 구조도 사용될 수 있다.
스위칭 TFT(4402)의 드레인 배선(4405)은 전류 제어 TFT(4406)의 게이트 전극(4407)에 전기적으로 연결된다. 전류 제어 TFT는 도 4b의 p-채널 TFT(301)로 구성된다. 따라서, p-채널 TFT(301)의 설명이 구조에 대해 참고된다. 실시예 16은 이중 게이트 구조를 사용하지만, 단일 게이트 구조나 삼중 게이트 구조가 사용될 수 있음을 주목한다.
제 1 비활성막(4408)은 스위칭 TFT(4402)와 전류 제어 TFT(4406)에 걸쳐 배치되고, 상단에는 수지를 포함하는 평면화막(4409)이 형성된다. TFT로 인한 단계를 평면화막(4409)을 사용해 평평하게 만드는 것은 매우 중요하다. 추후 형성될 EL층이 매우 얇으므로, 단계의 존재로 인해 잘못된 휘도가 발생될 수 있다. 그러므로, 가능한한 평면화된 표면에 EL층을 형성하도록 화소 전극을 형성하기 이전에 평면화하는 것이 바람직하다.
참조 번호(4410)은 투명 도전막을 포함하는 화소 전극(EL 소자의 양극)을 나타내고, 이는 전류 제어 TFT(4406)의 드레인 배선(4411)에 전기적으로 연결된다. 산화인듐과 산화주석을 포함하는 합성물 또는 산화인듐과 산화아연을 포함하는 합성물이 화소 전극(4410)으로 사용될 수 있다.
EL층(4412)은 화소 전극(4410)에 형성된다. 도 15는 1 화소만을 도시하지만, R(red), G(green), 및 B(blue)의 각 칼라에 대응하는 EL층은 각각 실시예 14에서 적절하게 형성됨을 주목한다. 실시예 14에서는 증발에 의해 모노머형 유기적 EL 물질이 형성된다. 구체적으로, 홀 주입층으로 배치된 20 nm의 CuPc(copper phthalocyanine) 막과, 발광층으로 70 nm의 두께로 형성된 Alq3(tris-8-quinolinolate aluminum complex) 막으로부터 적층 구조가 형성된다. 발광 칼라는 퀴나크리돈(quinacridon)이나 DCM1과 같은 형광 염료를 Alq3에 부가함으로써 제어될 수 있다.
그러나, 상기의 예는 발광층으로 사용될 수 있는 유기적 EL 물질의 한 예이고, 이 물질에 제한될 필요는 없다. EL층(발광을 위한 층으로, 발광을 위한 캐리어 이동을 실행하는)은 발광층, 전하 운송층, 또는 전하 주입층을 자유롭게 조합함으로써 형성될 수 있다. 예를 들면, 실시예 16에서는 발광층으로 모너머형 물질을 사용하는 예가 도시되지만, 폴리머형 유기적 EL 물질도 사용될 수 있다. 또한, 전하 운송층 및 전하 주입층으로 탄화실리콘 등과 같은 비유기적 물질을 사용하는 것이 가능하다. 유기적 EL 물질 및 비유기적 물질로 공지된 물질들이 사용될 수 있다.
다음에는 광차폐 특징을 갖는 도전막을 구비하는 음극(4413)이 EL층(4412)상에 형성된다. 실시예 16의 경우에서는 알루미늄과 리듐(lithium)의 합금막이 광차폐 특징을 갖는 도전막으로 사용된다. 말할 필요도 없이, 공지된 MgAg 막(마그네슘과 은의 합금막)도 사용될 수 있다. 음극 물질로는 주기표 그룹 1 또는 2에 속하는 원소를 포함하는 도전막 또는 이들 원소 중 적어도 하나가 부가된 도전막이 사용될 수 있다.
이 음극(4413)이 형성되는 시점에 EL 소자(4414)가 완료된다. 여기서 형성 된 EL 소자(4414)는 화소 전극(양극)(4410), EL층(4412), 및 음극(4413)을 포함하는 캐패시터를 나타냄을 주목한다.
다음에는 실시예 16에서 화소의 상단 구조가 도 16a를 사용해 설명된다. 스위칭 TFT(4402)의 소스 영역은 소스 배선(4415)에 연결되고, 드레인 영역은 드레인 배선(4405)에 연결된다. 또한, 드레인 배선(4405)은 전류 제어 TFT(4406)의 게이트 전극(4407)에 전기적으로 연결된다. 전류 제어 TFT(4406)의 소스 영역은 전기적으로 전류 공급선(4416)에 전기적으로 연결되고, 드레인 영역은 드레인 배선(4417)에 전기적으로 연결된다. 드레인 배선(4417)은 점선으로 도시된 화소 전극(양극)(4418)에 전기적으로 연결된다.
여기서, 저장 캐패시터는 (4419)로 도시된 영역에 형성된다. 저장 캐패시터(4419)는 전류 공급선(4416)에 전기적으로 연결된 반도체막(4420), 게이트 절연막(도시되지 않음)과 같은 층으로 형성된 게이트 절연막, 및 게이트 전극(4407)으로부터 형성된다. 또한, 게이트 전극(4407), 제 1 층간 절연막(도시되지 않은)과 같은 층으로부터 형성된 층, 및 전류 공급선(4416)으로부터 형성된 캐패시턴스를 저장 캐패시터로 사용하는 것이 가능하다.
실시예 16의 EL 디스플레이 디바이스를 제조할 때, 실시예 1 내지 10 및 13 내지 15의 구조는 자유롭게 조합될 수 있다.
[실시예 17]
실시예 17에서는 실시예 16과 다른 화소 구조를 포함하는 EL 디스플레이 디바이스가 설명된다. 설명을 위해 도 17이 사용된다. 실시예 16의 설명은 도 15와 똑같은 참조 번호가 주어지는 부분에 대해 참고될 수 있다.
도 17에서, TFT는 도 4b의 n-채널 TFT(302)와 똑같은 구조를 전류 제어 TFT(4501)로 갖는다. 말할 필요도 없이, 전류 제어 TFT(4501)의 게이트 전극(4502)은 스위칭 TFT(4402)의 드레인 배선(4405)에 연결된다. 전류 제어 TFT(4501)의 드레인 배선(4503)은 화소 전극(4504)에 전기적으로 연결된다.
실시예 17에서는 화소 전극(4504)이 광차폐 특징을 갖는 도전막을 사용해 형성되고, EL 소자의 음극으로 동작한다. 알루미늄과 리듐의 합금막이 구체적으로 사용되지만, 여기서는 주기표 그룹 1 또는 2에 속하는 원소를 포함하는 도전막 또는 이러한 원소가 부가된 도전막이 사용될 수 있다.
EL막(4505)은 화소 전극(4504)의 상단에 형성된다. 비록 도 17은 1 화소만을 도시하지만, G(green)에 대응하는 EL층은 실시예 15에서 증발 방법 또는 코팅 방법(바람직하게 스핀 코팅(spin coating))에 의해 형성된다. 구체적으로, 이는 전자 주입층으로 제공되는 20 nm 두께의 LiF(lithium fluoride) 막과, 발광층으로 제공되는 70 nm 두께의 PPV(poly-p-phenylene vinylene)를 구비하는 적층 구조이다.
다음에는 투명 도전막을 포함하는 양극(4506)이 EL층(4505)상에 배치된다. 실시예 17에서는 산화인듐 및 산화주석을 포함하는 합성물 또는 산화인듐 및 산화아연을 합성물이 사용된다.
양극(4506)의 형성이 완료되면, EL 소자(4507)가 완성된다. EL 소자(4507)는 여기서 화소 전극(음극)(4504), EL층(4505), 및 양극(4506)으로부터 형성된 캐 패시터를 나타냄을 주목한다.
여기서, 전류 제어 TFT(4501)가 본 발명의 구조를 갖는다는 것은 매우 중요한 의미를 갖는다. 전류 제어 TFT(4501)는 EL 소자(4507)에서 흐르는 전류량을 제어하는 소자이므로, 거기에는 많은 전류가 흘러 열이나 핫 캐리어에 의한 변형의 위험성을 많이 갖는다. 그러므로, 전류 제어 TFT(4501)의 드레인측에서 게이트 절연막(4508)을 삽입함으로써 게이트 전극(4502)과 겹쳐지도록 LDD 영역(4509)이 배치되는 본 발명의 구조는 효과적이다.
부가하여, 실시예 17의 전류 제어 TFT(4501)는 게이트 전극(4502)과 LDD 영역(4509) 사이에 게이트 캐패시터라 칭하여지는 기생 캐패시턴스를 형성한다. 이 게이트 캐패시터를 조정함으로써 도 16a 및 도 16b에 도시된 저장 캐패시터(4418)와 같은 기능을 제공하는 것이 가능하다. 특별히, 디지털 구동 방법에 의해 EL 디스플레이 디바이스를 구동하는 경우에, 아날로그 구동 방법에 의해 구동되는 경우와 비교해 저장 캐패시터의 캐패시턴스가 작기 때문에, 게이트 캐패시터를 저장 캐패시터로 사용하는 것이 가능하다.
실시예 17의 EL 디스플레이 디바이스를 제조할 때, 실시예 1 내지 11 및 13 내지 15의 구조가 자유롭게 조합될 수 있음을 주목한다.
[실시예 18]
실시예 18에서는 실시예 16 및 17에 도시된 EL 디스플레이 디바이스의 화소 선택을 위해 사용될 수 있는 화소 구조의 예가 도 18a 내지 도 18c에 도시된다. 실시예 16에서, 참조 번호(4601)는 스위칭 TFT(4602)의 소스 배선을 나타내고, (4603a, 4603b)는 스위칭 TFT(4602)의 게이트 배선을 나타내고, (4604)는 전류 제어 TFT를 나타내고, (4605)는 캐패시터를 나타내고, (4606) 및 (4608)은 전류 공급선을 나타내고, 또한 (4607)은 EL 소자를 나타냄을 주목한다.
도 18a는 전류 공급선(4606)이 두 화소 사이에 공유되는 경우의 예이다. 즉, 이는 두 화소가 전류 공급선(4606) 주위에서 선형 대칭을 갖고 형성되는 것을 특징으로 한다. 이 경우에는 전력 공급선의 수가 감소될 수 있으므로, 화소 선택이 더 선명하게 이루어질 수 있다.
도 18b는 전류 공급선(4608)이 게이트 배선(4603a, 4603b)에 평행하게 형성된 경우의 예이다. 도 18b는 전류 공급선(4608) 및 게이트 배선(4603a, 4603b)이 겹쳐지지 않도록 형성된 구조를 가짐을 주목한다. 그러나, 이들이 다른 층에 형성된 배선인 경우, 이들은 절연막을 삽입함으로써 겹쳐지도록 제공될 수 있다. 이 경우, 전류 공급선(4608) 및 게이트 배선(4603a, 4603b)에 의해 배타적으로 사용되는 영역은 공유될 수 있으므로, 화소 선택이 더 선명하게 이루어질 수 있다.
더욱이, 도 18c는 도 18b의 구조와 유사하게 전류 공급선(4608)이 게이트 배선(4603a, 4603b)에 평행하게 형성되고, 부가하여 2개 화소가 전류 공급선(4608) 주위에서 선형 대칭성을 갖도록 형성됨을 특징으로 한다. 또한, 게이트 배선(4603a 또는 4603b) 중 하나와 겹쳐지도록 전류 공급선(4608)을 형성하는 것이 효과적이다. 이 경우에는 전류 공급선의 수를 감소시킬 수 있으므로, 화소 선택이 더 선명하게 이루어질 수 있다.
[실시예 19]
본 발명에 따라 형성된 전기광학 디바이스나 반도체 회로는 전기 기계의 신호 처리 회로 또는 디스플레이부로 사용될 수 있다. 다음에는 이러한 종류의 전기 기계의 예가 주어진다: 비디오 카메라; 디지털 카메라; 프로젝터; 프로젝션 TV; 고글형(goggle type) 디스플레이(헤드 설치 디스플레이); 네비게이션(navigation) 시스템; 사운드 재생 디바이스; 노트북형 개인용 컴퓨터; 게임기; 휴대용 정보 단자(이동 컴퓨터, 이동 전화기, 이동 게임기, 또는 전자 노트북 등과 같은); 기록 매체를 갖는 영상 재생 디바이스 등. 이들 중 일부는 도 19a 내지 도 19f, 도 20a 내지 도 20d, 및 도 21a 내지 도 21b에 도시된다.
도 19a는 휴대용 전화기로, 본체(2001), 음성 출력부(2002), 음성 입력부(2003), 디스플레이부(2004), 동작 스위치(2005), 및 안테나(2006) 등을 구비한다. 본 발명의 전기광학 디바이스는 디스플레이부(2004)에 적용될 수 있고, 본 발명의 반도체 회로는 음성 출력부(2002), 음성 입력부(2003), 및 CPU나 메모리 등에 적용될 수 있다.
도 19b는 비디오 카메라로, 본체(2101), 디스플레이부(2102), 음성 입력부(2103), 동작 스위치(2104), 배터리(2105), 및 영상 수신부(2106)를 구비한다. 본 발명의 전기광학 디바이스는 디스플레이부(2102)에 적용될 수 있고, 본 발명의 반도체 회로는 음성 입력부(2103), CPU, 또는 메모리 등에 사용될 수 있다.
도 19c는 이동 컴퓨터로, 본체(2201), 카메라부(2202), 영상 수신부(2203), 동작 스위치(2204), 및 디스플레이부(2205)를 구비한다. 본 발명의 전기광학 디바이스는 디스플레이부(2205)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU로 사 용될 수 있다.
도 19d는 고글형 디스플레이로, 본체(2301), 디스플레이부(2302), 및 지지부(2303)를 구비한다. 본 발명의 전기광학 디바이스는 디스플레이부(2302)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU나 메모리 등에 사용될 수 있다.
도 19e는 후면형 프로젝터(프로젝션 TV)로, 본체(2401), 광원(2402), 액정 디스플레이 디바이스(2403), 분극빔 스플리터(polarizing beam splitter)(2404), 반사기(2405, 2406), 및 스크린(2407)을 구비한다. 본 발명은 액정 디스플레이 디바이스(2403)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU나 메모리 등에 사용될 수 있다.
도 19f는 전면형 프로젝터로, 본체(2501), 광원(2502), 액정 디스플레이 디바이스(2503), 광학 시스템(2504), 및 스크린(2505)을 구비한다. 본 발명은 액정 디스플레이 디바이스(2503)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU나 메모리 등에 사용될 수 있다.
도 20a는 개인용 컴퓨터로, 본체(2601), 영상 입력부(2602), 디스플레이부(2603), 및 키보드(2604)를 구비한다. 본 발명의 전기광학 디바이스는 디스플레이부(2603)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU나 메모리 등에 사용될 수 있다.
도 20b는 전자 게임기로, 본체(2701), 기록 매체(2702), 디스플레이부(2703), 및 제어기(2704)를 구비한다. 이 전자 게임기로부터 출력되는 음성 또는 영상은 외부 커버(2705) 및 디스플레이부(2706)를 구비하는 디스플레이에 의해 재생된다. 제어기(2704)와 본체(2701) 사이 또는 전자 게임기와 디스플레이 사이의 통신 수단으로는 유선 통신, 무선 통신, 또는 광학 통신이 사용될 수 있다. 실시예 17에서는 적외선 조사가 센서(2707, 2708)에 의해 검출되는 구조가 사용된다.
도 20c는 프로그램이 기록된 기록 매체(이후 기록 매체라 칭하여지는)를 사용하는 플레이어(player)로, 본체(2801), 디스플레이부(2802), 스피커부(2803), 기록 매체(2804), 및 동작 스위치(2805)를 구비한다. 음악 감상, 영화 감상, 게임, 및 인터넷 사용이 DVD(digital versatile disk), CD 등을 기록 매체로 사용해 이 디바이스로 실행될 수 있음을 주목한다. 본 발명의 전기광학 디바이스는 디스플레이부(2802)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU나 메모리 등에 사용될 수 있다.
도 20d는 디지털 카메라로, 본체(2901), 디스플레이 디바이스(2902), 뷰파인더(viewfinder)(2903), 동작 스위치(2904), 및 영상 수신부(도면에는 도시되지 않은)를 구비한다. 본 발명의 전기광학 디바이스는 디스플레이부(2902)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU나 메모리 등에 사용될 수 있다.
도 21a에 도시된 광학 엔진은 광학적 광원 시스템(3001), 미러(mirror) (3002 및 3005 내지 3007), 다이크로익 미러(dichroic mirror)(3003, 3004), 광학적 렌즈(3008a 내지 3008c), 프리즘(3011), 액정 디스플레이 디바이스(3010), 및 광학적 프로젝션 시스템(3012)을 구비한다. 광학적 프로젝션 시스템(3012)은 프로젝션 렌즈가 제공되는 광학적 시스템이다. 실시예 17은 삼중 스테이지의 예를 도시하지만, 특별한 제한이 없어서 예를 들면, 단일 스테이지도 수용가능하다. 또 한, 작동자는 도 21a에서 화살표로 도시된 광학적 경로내에서 적절하게 광학적 렌즈와 같은 광학적 시스템, 분극 기능을 갖는 막, 위상차를 정규화하는 막, IR막 등을 설정할 수 있다.
도 21b에 도시된 바와 같이, 광학적 광원 시스템(3001)은 광원(3013, 3014), 식자 프리즘(composing prism)(3015), 조준 렌즈(3016, 3020), 렌즈 어레이(3017, 3018), 및 분극 변환 소자(3019)를 구비한다. 도 21b에 도시된 광학적 광원은 2개 광원을 사용하지만, 1 또는 3 이상이 될 수 있음을 주목한다. 또한, 광학적 렌즈, 분극 기능을 갖는 막, 위상차를 정규화하는 막, IR막 등을 적절하게 배치하는 것도 수용가능하다.
상기에 도시된 바와 같이, 본 발명의 응용가능한 범위는 매우 넓고, 다양한 분야의 전기 기계에 적용하는 것이 가능하다. 또한, 실시예 19의 전기 기계는 실시예 1 내지 10 및 13 내지 18의 조합 구조를 사용함으로써 실현될 수 있다.
[차트 1]
Figure 112007068395260-pat00002
도 1a 내지 도 1f는 화소부 및 구동기 회로의 제조 처리를 도시하는 도면.
도 2a 내지 도 2e는 화소부 및 구동기 회로의 제조 처리를 도시하는 도면.
도 3a 내지 도 3d는 화소부 및 구동기 회로의 제조 처리를 도시하는 도면.
도 4a 및 도 4b는 화소부 및 구동기 회로의 제조 처리를 도시하는 도면.
도 5는 활성 매트릭스 액정 디스플레이 디바이스의 단면도.
도 6은 n-채널 TFT의 LDD 구조를 도시하는 도면.
도 7은 활성 매트릭스 액정 디스플레이 디바이스의 투시도.
도 8은 활성 매트릭스 액정 디스플레이 디바이스의 회로 블록도.
도 9a 내지 도 9d는 화소부의 상면도로부터 구조를 도시하는 도면.
도 10a 및 도 10b는 각각 화소부의 상면도 및 단면도.
도 11은 활성 매트릭스 액정 디스플레이 디바이스의 단면도.
도 12a 내지 도 12c는 화소부 및 구동기 회로의 제조 처리를 도시하는 도면.
도 13은 활성 매트릭스 EL 디스플레이 디바이스의 구조를 도시하는 도면.
도 14a 및 도 14b는 각각 EL 디스플레이 디바이스의 상면도 및 단면도.
도 15는 EL 디스플레이 디바이스의 단면도.
도 16a 및 도 16b는 각각 EL 디스플레이 디바이스의 상면도 및 회로도.
도 17은 EL 디스플레이 디바이스의 단면도.
도 18a 내지 도 18c는 EL 디스플레이 디바이스의 화소부의 회로 구조를 도시하는 도면.
도 19a 내지 도 19f는 전자 디바이스의 예를 도시하는 도면.
도 20a 내지 도 20d는 전자 디바이스의 예를 도시하는 도면.
도 21a 및 도 21b는 각각 광학적 엔진 및 광원 광학적 시스템의 구조를 도시하는 도면.
도 22는 n-채널 TFT의 ID-VG 곡선과 전계 효과 이동성을 도시하는 그래프.
챠트 1은 금속 물질에서 면적 저항률의 비교 데이터를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 101 : 기저막
102,103 : 결정질 실리콘막 104 : 보호막
105,107-110 : 레지스트 마스크

Claims (37)

  1. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 절연 표면상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 제 1 상기 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL(electro-luminescence)막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재(filler)가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 절연 표면상에 형성된 제 2 단결정 실리콘막으로서, 상기 제 2 단결정 실리콘막은 제 2의 한 쌍의 불순물 영역들 및 상기 제 2의 한 쌍의 불순물 영역들 사이에 배치된 제 2 채널 영역을 포함하는, 상기 제 2 단결정 실리콘막;
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 절연 표면상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 상기 제 1 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    상기 게이트 절연막은 SiOxNy 막이고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 화소부의 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL 막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 절연 표면상에 형성된 제 2 단결정 실리콘막으로서, 상기 제 2 단결정 실리콘막은 제 2의 한 쌍의 불순물 영역들 및 상기 제 2의 한 쌍의 불순물 영역들 사이에 배치된 제 2 채널 영역을 포함하는, 상기 제 2 단결정 실리콘막;
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 기저막;
    기저막상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 상기 제 1 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    상기 기저막은 SiOxNy 막이고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL 막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 기저막상에 형성된 제 2 단결정 실리콘막으로서, 상기 제 2 단결정 실리콘막은 제 2의 한 쌍의 불순물 영역들 및 상기 제 2의 한 쌍의 불순물 영역들 사이에 배치된 제 2 채널 영역을 포함하는, 상기 제 2 단결정 실리콘막;
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 기저막;
    상기 기저막 상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 상기 제 1 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    상기 기저막은 SiOxNy 막이고,
    상기 게이트 절연막은 SiOxNy 막이고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL 막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 절연 표면상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 상기 제 1 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    상기 제 1 도전막은 질화 탄탈막, 질화 텅스텐막, 또는 질화 티타늄막을 포함하고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 화소부의 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL 막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 절연 표면상에 형성된 제 2 단결정 실리콘막으로서, 상기 제 2 단결정 실리콘막은 제 2의 한 쌍의 불순물 영역들 및 상기 제 2의 한 쌍의 불순물 영역들 사이에 배치된 제 2 채널 영역을 포함하는, 상기 제 2 단결정 실리콘막;
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  18. 삭제
  19. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 절연 표면상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 상기 제 1 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    상기 게이트 절연막은 SiOxNy 막이고,
    상기 제 1 도전막은 질화 탄탈막, 질화 텅스텐막, 또는 질화 티타늄막을 포함하고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL 막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 절연 표면상에 형성된 제 2 단결정 실리콘막으로서, 상기 제 2 단결정 실리콘막은 제 2의 한 쌍의 불순물 영역들 및 상기 제 2의 한 쌍의 불순물 영역들 사이에 배치된 제 2 채널 영역을 포함하는, 상기 제 2 단결정 실리콘막;
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  20. 삭제
  21. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 기저막;
    상기 기저막 상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 상기 제 1 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    상기 기저막은 SiOxNy 막이고,
    상기 제 1 도전막은 질화 탄탈막, 질화 텅스텐막, 또는 질화 티타늄막을 포함하고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL 막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 기저막상에 형성된 제 2 단결정 실리콘막으로서, 상기 제 2 단결정 실리콘막은 제 2의 한 쌍의 불순물 영역들 및 상기 제 2의 한 쌍의 불순물 영역들 사이에 배치된 제 2 채널 영역을 포함하는, 상기 제 2 단결정 실리콘막;
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  22. 삭제
  23. 기판 위에 화소부 및 구동 회로부를 포함하는 반도체 디바이스로서, 상기 화소부는 제 1 트랜지스터를 포함하고, 상기 구동 회로부는 제 2 트랜지스터를 포함하는, 상기 반도체 디바이스에 있어서,
    상기 제 1 트랜지스터는:
    상기 기판 위의 기저막;
    상기 기저막 상에 형성된 제 1 단결정 실리콘막으로서, 상기 제 1 단결정 실리콘막은 제 1의 한 쌍의 불순물 영역들 및 상기 제 1의 한 쌍의 불순물 영역들 사이에 배치된 제 1 채널 영역을 포함하는, 상기 제 1 단결정 실리콘막;
    게이트 절연막을 개재하여 상기 제 1 채널 영역 위에 제공된 제 1 게이트 전극; 및
    상기 기판 위에 제공된 다층의 배선을 포함하고,
    상기 게이트 전극은 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 다층의 배선은 제 1 배선 및 제 2 배선을 포함하고,
    상기 다층의 배선은 상기 게이트 전극에 전기적으로 연결되고,
    상기 제 2 배선은 상기 제 1 배선 상에 부분적으로 형성되고 상기 제 1 배선보다 낮은 저항률을 갖고, 상기 제 2 배선은 알루미늄, 구리, 및 은으로 구성된 그룹으로부터 선택되는 원소를 포함하고,
    상기 기저막은 SiOxNy 막이고,
    상기 게이트 절연막은 SiOxNy 막이고,
    상기 제 1 도전막은 질화 탄탈막, 질화 텅스텐막, 또는 질화 티타늄막을 포함하고,
    광차폐 특징을 갖는 도전막을 포함하는 화소 전극이 상기 화소부의 상기 제 1의 한 쌍의 불순물 영역들 중 하나에 전기적으로 연결되고,
    EL 막이 상기 화소 전극 위에 형성되고,
    투명 도전막이 상기 EL막 위에 형성되고,
    충전재가 상기 투명 도전막 위에 형성되고,
    상기 제 1 게이트 전극은 상기 제 1의 한 쌍의 불순물 영역들 중 상기 하나에 접하는 제 1 LDD 영역과 겹쳐지고,
    상기 제 2 트랜지스터는:
    상기 기저막 상에 형성된 제 2 단결정 실리콘막으로서, 상기 제 2 단결정 실리콘막은 제 2의 한 쌍의 불순물 영역들 및 상기 제 2의 한 쌍의 불순물 영역들 사이에 배치된 제 2 채널 영역을 포함하는, 상기 제 2 단결정 실리콘막;
    상기 제 2 채널 영역 위에 제공된 제 2 게이트 전극을 포함하고,
    상기 제 2 채널 영역은 상기 제 2의 한 쌍의 불순물 영역들 중 하나에 접하고, 제 2 LDD 영역이 상기 제 2 채널 영역과 상기 제 2의 한 쌍의 불순물 영역들 중 다른 하나 사이에 배치되고, 상기 제 2 게이트 전극은 상기 제 2 LDD 영역과 겹쳐지는, 반도체 디바이스.
  24. 삭제
  25. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    신호 분할기 회로, 주파수 분할기 회로, D/A 변환기 회로, 연산 증폭기 회로, γ 보상 회로, 메모리, 및 마이크로프로세서 중 적어도 하나는 상기 기판 상에 형성되는, 반도체 디바이스.
  26. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 게이트 절연막의 막 두께는 100 nm 내지 200 nm인, 반도체 디바이스.
  27. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 활성 매트릭스형 디스플레이 디바이스인, 반도체 디바이스.
  28. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 EL 디스플레이 디바이스인, 반도체 디바이스.
  29. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 단결정 실리콘막들은 SIMOX에 의해 형성되는, 반도체 디바이스.
  30. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 단결정 실리콘막들은 Smart-Cut에 의해 형성되는, 반도체 디바이스.
  31. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 단결정 실리콘막들은 ELTRAN에 의해 형성되는, 반도체 디바이스.
  32. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 제 2 도전막은 탄탈, 티타늄, 몰리브덴, 텅스텐, 크롬, 니오븀, 및 실리콘으로 구성된 그룹으로부터 선택된 원소를 포함하는, 반도체 디바이스.
  33. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 도전막의 막 두께는 10 nm 내지 50 nm인, 반도체 디바이스.
  34. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 도전막의 막 두께는 20 nm 내지 30 nm인, 반도체 디바이스.
  35. 제 9 항, 제 13 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 기저막은 제 1 기저막 및 제 2 기저막을 포함하고,
    상기 제 1 기저막은 상기 제 2 기저막보다 많은 질소를 포함하는, 반도체 디바이스.
  36. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    n형 불순물 원소는 상기 제 2 단결정 실리콘막의 상기 제 2 LDD 영역에 2 x 1016 내지 5 x 1019 atoms/cm3의 농도 범위로 포함되는, 반도체 디바이스.
  37. 제 1 항, 제 5 항, 제 9 항, 제 13 항, 제 17 항, 제 19 항, 제 21 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 기판은 유리 기판인, 반도체 디바이스.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777716B1 (en) 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
US6576926B1 (en) 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
EP1041641B1 (en) 1999-03-26 2015-11-04 Semiconductor Energy Laboratory Co., Ltd. A method for manufacturing an electrooptical device
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
EP2256808A2 (en) 1999-04-30 2010-12-01 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method therof
US6952020B1 (en) 1999-07-06 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6967633B1 (en) 1999-10-08 2005-11-22 Semiconductor Energy Laboratory Co., Ltd. Display device
TW495854B (en) 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
SG160191A1 (en) 2001-02-28 2010-04-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6661180B2 (en) * 2001-03-22 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, driving method for the same and electronic apparatus
KR100582724B1 (ko) * 2001-03-22 2006-05-23 삼성에스디아이 주식회사 평판 디스플레이 장치용 표시 소자, 이를 이용한 유기전계발광 디바이스 및 평판 디스플레이용 표시 소자의제조 방법
SG116443A1 (en) 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP3702860B2 (ja) 2001-04-16 2005-10-05 セイコーエプソン株式会社 電気光学装置、その製造方法及び電子機器
JP3702858B2 (ja) * 2001-04-16 2005-10-05 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP5038560B2 (ja) 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
US7920220B2 (en) * 2002-12-09 2011-04-05 Samsung Electronics Co., Ltd. Display pixel, display apparatus having an image pixel and method of manufacturing display device
JP5072184B2 (ja) 2002-12-12 2012-11-14 株式会社半導体エネルギー研究所 成膜方法
KR100911470B1 (ko) 2003-01-30 2009-08-11 삼성전자주식회사 액정표시장치
US7417252B2 (en) 2003-07-18 2008-08-26 Samsung Sdi Co., Ltd. Flat panel display
KR100543005B1 (ko) 2003-09-18 2006-01-20 삼성에스디아이 주식회사 능동 매트릭스 유기전계발광표시장치
KR100611152B1 (ko) 2003-11-27 2006-08-09 삼성에스디아이 주식회사 평판표시장치
KR100623232B1 (ko) * 2003-11-29 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
JP2005203730A (ja) * 2003-12-18 2005-07-28 Seiko Epson Corp 絶縁膜、半導体素子、電子デバイスおよび電子機器
KR101000451B1 (ko) 2004-02-05 2010-12-13 삼성전자주식회사 Ｔｆｔ ｌｃｄ 기판의 알루미늄 배선 형성방법과 이에의한 ｔｆｔ ｌｃｄ 기판
TWI267195B (en) 2005-06-20 2006-11-21 Au Optronics Corp Switching device for a pixel electrode and methods for fabricating the same
US7879701B2 (en) 2005-06-30 2011-02-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN100446274C (zh) * 2005-07-07 2008-12-24 友达光电股份有限公司 像素电极的开关元件及其制造方法
KR101235135B1 (ko) * 2005-12-19 2013-02-20 삼성디스플레이 주식회사 금속 배선, 이의 제조 방법, 이를 구비한 표시 기판 및표시 기판의 제조 방법
JP4655943B2 (ja) * 2006-01-18 2011-03-23 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに導電層の接続構造
US7863612B2 (en) 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
JP5190189B2 (ja) * 2006-08-09 2013-04-24 パナソニック株式会社 半導体装置及びその製造方法
WO2008029544A1 (en) * 2006-09-08 2008-03-13 Sharp Kabushiki Kaisha Semiconductor device, method for fabricating the same and electronic device
EP1986230A2 (en) * 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
KR20080096901A (ko) * 2007-04-30 2008-11-04 삼성전자주식회사 임프린트방법 및 상기 임프린트방법을 이용한 표시기판제조방법
US7838400B2 (en) * 2008-07-17 2010-11-23 Applied Materials, Inc. Rapid thermal oxide passivated solar cell with improved junction
TWI770659B (zh) * 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP2010249935A (ja) 2009-04-13 2010-11-04 Sony Corp 表示装置
US8471973B2 (en) * 2009-06-12 2013-06-25 Au Optronics Corporation Pixel designs of improving the aperture ratio in an LCD
TWI633556B (zh) 2011-05-13 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102223678B1 (ko) * 2014-07-25 2021-03-08 삼성디스플레이 주식회사 표시장치용 백플레인 및 그 제조 방법
JP2016116220A (ja) * 2014-12-16 2016-06-23 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2017138403A (ja) * 2016-02-02 2017-08-10 株式会社ジャパンディスプレイ 表示装置
KR102468866B1 (ko) * 2017-08-22 2022-11-18 엘지디스플레이 주식회사 보호금속-게이트 기반 캐패시터를 포함하는 표시패널 및 이를 제조하는 방법

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55132055A (en) * 1979-03-30 1980-10-14 Nec Corp Mos integrated circuit
US5247198A (en) * 1988-09-20 1993-09-21 Hitachi, Ltd. Semiconductor integrated circuit device with multiplayered wiring
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
JP3009438B2 (ja) * 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
JP2622183B2 (ja) * 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
US5210435A (en) * 1990-10-12 1993-05-11 Motorola, Inc. ITLDD transistor having a variable work function
US5444557A (en) * 1990-12-31 1995-08-22 Kopin Corporation Single crystal silicon arrayed devices for projection displays
JP2602132B2 (ja) * 1991-08-09 1997-04-23 三菱電機株式会社 薄膜電界効果素子およびその製造方法
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JPH05153754A (ja) * 1991-11-26 1993-06-18 Matsushita Electric Ind Co Ltd 軸流フアンモータの防振装置
US5576225A (en) * 1992-05-09 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of forming electric circuit using anodic oxidation
JP3338481B2 (ja) 1992-09-08 2002-10-28 ソニー株式会社 液晶表示装置
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
US5594569A (en) * 1993-07-22 1997-01-14 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal electro-optical apparatus and method of manufacturing the same
US7227603B1 (en) * 1993-07-22 2007-06-05 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal electro-optical apparatus and method of manufacturing the same
JP4034000B2 (ja) * 1993-07-22 2008-01-16 株式会社半導体エネルギー研究所 液晶電気光学装置の作製方法
JP3212060B2 (ja) 1993-09-20 2001-09-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW297142B (ko) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) * 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP3193358B2 (ja) * 1993-11-12 2001-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
JPH07318978A (ja) 1994-05-20 1995-12-08 Sony Corp 表示素子用薄膜トランジスタアレイ
JPH08195495A (ja) * 1994-05-31 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
DE69529493T2 (de) * 1994-06-20 2003-10-30 Canon Kk Anzeigevorrichtung und Verfahren zu ihrer Herstellung
JPH0887248A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd 液晶表示パネル，その制御方法及び液晶表示装置
JPH08222705A (ja) * 1995-02-14 1996-08-30 Hitachi Ltd 相補型半導体装置
JPH08250743A (ja) * 1995-03-07 1996-09-27 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH08250746A (ja) * 1995-03-13 1996-09-27 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3292657B2 (ja) 1995-04-10 2002-06-17 キヤノン株式会社 薄膜トランジスタ及びそれを用いた液晶表示装置の製造法
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ
US6288764B1 (en) * 1996-06-25 2001-09-11 Semiconductor Energy Laboratory Co., Ltd. Display device or electronic device having liquid crystal display panel
US6542137B2 (en) * 1996-09-26 2003-04-01 Seiko Epson Corporation Display device
US6063675A (en) * 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate with a sidewall dielectric
JP3392672B2 (ja) * 1996-11-29 2003-03-31 三洋電機株式会社 表示装置
JPH10189977A (ja) * 1996-12-20 1998-07-21 Nec Corp 薄膜トランジスタ素子
JPH10198292A (ja) 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3896624B2 (ja) 1997-02-14 2007-03-22 ソニー株式会社 薄膜半導体装置及びそれを用いた表示装置
JP3782194B2 (ja) * 1997-02-28 2006-06-07 株式会社東芝 アクティブマトリクス型液晶表示装置
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3032801B2 (ja) 1997-03-03 2000-04-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3208658B2 (ja) * 1997-03-27 2001-09-17 株式会社アドバンスト・ディスプレイ 電気光学素子の製法
JP3566028B2 (ja) * 1997-05-15 2004-09-15 シャープ株式会社 液晶表示装置及びその製造方法
JPH1152429A (ja) * 1997-06-05 1999-02-26 Seiko Epson Corp 液晶パネル用基板、液晶パネル及びそれを用いた電子機器
US6307214B1 (en) * 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JP3520396B2 (ja) * 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
US6320204B1 (en) * 1997-12-25 2001-11-20 Seiko Epson Corporation Electro-optical device in which an extending portion of a channel region of a semiconductor layer is connected to a capacitor line and an electronic apparatus including the electro-optical device
GB9803764D0 (en) * 1998-02-23 1998-04-15 Cambridge Display Tech Ltd Display devices
JP3980156B2 (ja) * 1998-02-26 2007-09-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US6274887B1 (en) 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6380007B1 (en) * 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US6576924B1 (en) 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
US6777716B1 (en) 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
US6576926B1 (en) * 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6306694B1 (en) 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
EP1041641B1 (en) 1999-03-26 2015-11-04 Semiconductor Energy Laboratory Co., Ltd. A method for manufacturing an electrooptical device
JP2000349298A (ja) 1999-03-26 2000-12-15 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
US6952020B1 (en) 1999-07-06 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法

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