KR101320787B1 - 기판 및 그 제조방법, 표시장치 - Google Patents

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Abstract

박막 트랜지스터 기판(20a)은, 절연기판(10a)과, 절연기판(10a) 상에 형성된 복수의 소스단자(15)와, 소스단자(15) 각각의 일부를 피복하도록 형성되고, 산화물 반도체에 의해 형성된 제 1 단자 커버(24)를 구비한다. 그리고, 인접하는 소스단자(15) 사이의 영역(R)에 있어서, 제 1 단자 커버(24)가 제거된다.

Description

기판 및 그 제조방법, 표시장치{SUBSTRATE AND PROCESS FOR PRODUCTION THEREOF, AND DISPLAY DEVICE}
본 발명은, 기판에 관하며, 특히, 산화물 반도체의 반도체층을 이용한 기판 및 그 제조방법, 표시장치에 관한 것이다.
최근, 휴대전화, 휴대 게임기 등 모바일형 단말기기나 노트형 PC 등 각종 전자기기의 표시패널로써, 얇고 경량임과 동시에, 저 전압에서 구동할 수 있고, 또한 소비전력이 적다는 장점을 갖는 액정표시장치가 널리 사용되고 있다.
일반적으로, 액정표시장치는, 서로 대향하여 배치된 한 쌍의 기판(즉, 박막 트랜지스터 기판과 대향기판)과, 한 쌍의 기판 사이에 형성된 액정층과, 한 쌍의 기판을 서로 접착함과 동시에, 양 기판 사이에 액정을 봉입(封入)하기 위해 틀형상으로 형성된 씰재를 구비하고 있다.
또, 액정표시장치에서는, 복수의 화소 등으로 구성되어, 씰재의 내측 부분에 화상표시를 행하는 표시영역이 규정되고, 이 표시영역 주변에 단자영역(구동회로 영역)이 규정되어 있다.
또, 박막 트랜지스터 기판에서는, 화상의 최소단위인 각 화소마다, 스위칭 소자로써, 예를 들어, 박막 트랜지스터(Thin Film Transistor, 이하, "TFT"라고도 칭함)가 형성되어 있다.
일반적인 보텀 게이트형 TFT는, 예를 들어, 절연기판 상에 형성된 게이트 전극과, 게이트 전극을 피복하도록 형성된 게이트 절연막과, 게이트 절연막 상에 게이트 전극에 겹쳐지도록 섬 형상으로 형성되어, 비정질(amorphous) 실리콘으로 이루어진 반도체층과, 반도체층 상에 서로 대치(對峙)하도록 형성된 소스전극 및 드레인 전극을 구비하고 있다.
또, 박막 트랜지스터 기판은, 절연기판과, 표시영역에 있어서, 절연기판 상에 서로 평행으로 연장되도록 형성된 복수의 주사(走査)배선과, 각 주사배선과 직교하는 방향에 서로 평행으로 연장되도록 형성된 복수의 신호배선을 구비한다. 그리고, 각 주사배선 및 각 신호배선의 교차부분마다, 즉, 각 화소마다 상술한 TFT가 형성되어 있다.
또, 신호배선은, 상술한 단자영역으로 인출되고, 단자영역에 있어서, 소스단자에 접속되어 있다. 또, 마찬가지로, 주사배선은, 상술한 단자영역으로 인출되고, 단자영역에서, 게이트 단자에 접속되어 있다.
이들 소스단자 및 게이트 단자는, 상술한 반도체층을 형성하는 비정질 실리콘에 의해 형성된다. 또, 단자영역에서는, 상술한 소스단자 및 게이트 단자에 접속된 집적회로 칩(또는, IC 칩)과, 집적회로 칩에 접속된, 외부로부터의 신호를 공급하기 위한 구동회로 기판(플렉시블 프린트 기판)이 형성되어 있다.
그리고, 이와 같은 박막 트랜지스터 기판에서는, 먼저, 절연기판 상에 게이트 전극 및 주사배선을 형성한 후, 절연기판 전체에, 예를 들어, CVD법에 의해 게이트 절연막을 형성한다. 이어서, 예를 들어, 스퍼터링(sputtering)법에 의해, 게이트 절연막 상에 비정질 실리콘으로 이루어진 반도체막을 형성하고, 반도체막에 대해, 포토리소 그래피(photolithography), ? 에칭(wet etching) 등을 행함으로써, 반도체층을 형성한다. 이 때, 비정질 실리콘막으로 이루어진 소스단자 및 게이트 단자도 형성된다.
그리고, 드라이 에칭(dry etching) 등에 의해, 반도체층 상에 소스전극 및 드레인 전극을 형성하여 TFT를 형성한 후, 소스전극 및 드레인 전극이 형성된 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막 등을 성막(成膜)하고, 반도체층, 소스전극 및 드레인 전극을 피복하는 층간 절연막을 형성한다(예를 들어, 특허문헌 1 참조).
[선행기술문헌]
[특허문헌]
특허문헌 1 : 일본 특허공개 2000-199917호 공보
여기서, 최근, 박막 트랜지스터 기판에서는, 화상의 최소단위인 각 화소의 스위칭 소자로써, 상술한 비정질 실리콘으로 이루어진 반도체층 대신에, 고 이동도, 저 오프(OFF) 전류의 양호한 특성을 얻을 수 있는 산화물 반도체로 이루어진 반도체층(이하, "산화물 반도체층"이라고도 칭함)을 이용한 것이 제안된다.
또, 최근, 표시장치의 소형화, 경량화에 수반하여, 집적회로 칩이 접속되는 단자(즉, 소스단자 및 게이트 단자)의 좁은 피치화의 요청이 높아지고, 또, 접속 신뢰성을 향상시킨다는 관점에서, 좁은 피치(pitch)에 의해 배치된 단자를 보호하기 위한 단자 커버를 형성한 것이 제안된다.
그러나, 이 단자 커버의 재료로 산화물 반도체를 사용한 경우, 산화물 반도체에 의해 형성된 단자 커버를 형성한 후에, 상술한 드라이 에칭으로써, 플라즈마에 의해 가스를 이온화·라디컬(radical)화하여 에칭하는 플라즈마 에칭을 행한 경우, 플라즈마의 손상에 의해 단자 커버의 저항이 저하되어 버리고, 단자 커버가 도체화되어 버린다. 그 결과, 예를 들어, 좁은 피치로 배치된 단자 사이에서 리크 불량이 발생해 버리고, 단자 사이의 절연성을 유지하는 것이 어려워진다는 문제가 있었다.
그래서, 본 발명은, 상술한 문제를 감안하여 이루어진 것이며, 복수의 단자를 좁은 피치로 배치하고, 단자를 피복하도록, 산화물 반도체에 의해 형성된 단자 커버를 형성한 경우라도, 단자 사이의 리크 불량 발생을 방지할 수 있는 기판 및 그 제조방법, 표시장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 기판은, 절연기판 상에 형성되어, 금속에 의해 형성된 복수의 단자와, 단자 각각의 일부를 피복하도록 형성되고, 산화물 반도체에 의해 형성된 단자 커버를 구비하며, 인접하는 단자 사이의 영역에 있어서, 단자 커버가 제거되는 것을 특징으로 한다.
동 구성에 의하면, 예를 들어, 표시장치용 기판의 제조공정에 있어서, 플라즈마 에칭 등의 플라즈마 처리에 의해, 산화물 반도체에 의해 형성된 단자 커버가 도체화(導體化)한 경우라도, 인접하는 단자 사이의 영역에 있어서, 단자 커버가 제거되므로, 복수의 단자를 좁은 피치로 배치한 경우라도, 단자 사이의 리크 불량 발생을 방지할 수 있고, 단자 사이의 절연성을 유지하는 것이 가능해진다.
또, 본 발명의 기판에 있어서는, 단자와 단자 커버 사이에 형성되어, 단자의 일부가 노출하는 콘택트 홀이 형성된 절연막과, 도전체에 의해 형성되어, 단자 커버 및 콘택트 홀의 표면에 형성된 다른 단자 커버를 추가로 구비하여도 된다.
동 구성에 의하면, 예를 들어, 이방성(異方性) 도전(導電) 필름(ACF) 등을 개재하고, 집적회로 칩을 단자에 접속하는 경우에, 도전체에 의해 형성된 다른 단자 커버와 이방성 도전 필름을 양호하게 접속할 수 있으므로, 집적회로 칩과 단자를 확실하게 전기적으로 접속하는 것이 가능해진다.
또, 본 발명의 기판에 있어서는, 단자 사이 영역에서, 다른 단자 커버가 제거되며, 단자 사이 영역측의 단자 커버의 단면(端面)과, 단자 사이 영역측의 다른 단자 커버의 단면이 동일 평면이라도 된다.
동 구성에 의하면, 단자 사이 영역측의 단자 커버의 단면과 다른 단자 커버의 단면이 동일 평면이므로, 예를 들어, 단자 커버가 오버행(overhang) 등에 의해 파손된 경우라도, 이 파편에 기인하여, 단자 사이의 리크가 발생하는 것을 회피하는 것이 가능해진다.
또, 본 발명이 기판에 있어서, 단자 사이의 피치가, 5∼30㎛라도 된다.
동 구성에 의하면, 복수의 단자를 좁은 피치로 배치할 수 있으므로, 표시장치의 소형화, 경량화에 대응할 수 있는 표시장치용 기판을 제공하는 것이 가능해진다.
또, 본 발명의 기판에 있어서는, 산화물 반도체로써, 인듐(In), 갈륨(Ga), 알루미늄(Al), 구리(Cu), 니켈(Ni), 하프늄(Hf) 및 아연(Zn)으로 이루어진 군으로부터 선택되는 적어도 1종을 함유하는 금속 산화물을 사용하는 구성으로 하여도 된다.
또, 본 발명의 기판에 있어서는, 산화물 반도체로써, 산화인듐갈륨아연(IGZO)을 사용하는 구성으로 하여도 된다.
또, 본 발명의 기판에 있어서는, 산화물 반도체층을 갖는 박막 트랜지스터를 추가로 구비하는 구성으로 하여도 된다.
또, 본 발명의 기판은, 복수의 단자를 좁은 피치로 배치한 경우라도, 단자 사이의 리크 불량 발생을 방지할 수 있고, 단자 사이의 절연성을 유지하는 것이 가능해진다는 우수한 특성을 구비한다. 따라서, 본 발명의 기판은, 기판과, 기판에 대향하여 배치된 다른 기판과, 기판 및 다른 기판 사이에 형성된 표시 매체층을 구비하는 표시장치에 적합하게 사용할 수 있다. 또한, 본 발명의 표시장치는, 표시 매체층이 액정층인 표시장치에 적합하게 사용할 수 있다.
또, 본 발명의 기판은, 기판과, 기판 상에 형성된 표시소자를 구비하는 표시장치에 적합하게 사용할 수 있다. 또, 본 발명의 표시장치는, 표시소자가 유기 EL 표시소자인 표시장치에 적합하게 사용할 수 있다.
본 발명의 기판 제조방법은, 절연기판 상에 금속으로 이루어진 복수의 단자를 형성하는 단자 형성공정과, 절연기판 상에 단자를 피복하도록 절연막을 형성하는 절연막 형성공정, 절연막 상에 산화물 반도체로 이루어진 단자 커버를 형성하는 단자 커버 형성공정과, 단자 커버를 마스크로써, 절연막에 대해, 드라이 에칭을 행함으로써, 절연막에, 단자에 도달하는 콘택트 홀을 형성하는 콘택트 홀 형성공정과, 단자 커버 상에 도전체로 이루어진 도전막을 성막한 후, 도전막에 대해 에칭을 행함으로써, 단자 커버 및 콘택트 홀의 표면 상에 다른 단자 커버를 형성하고, 단자 커버에 대해 에칭을 행함으로써, 인접하는 단자 사이의 영역에 존재하는 단자 커버를 제거하며, 단자 사이의 영역에서, 단자 커버를 제거하는 단자 커버 제거공정을 적어도 구비하는 것을 특징으로 한다.
동 구성에 의하면, 표시장치용 기판의 제조공정에 있어서, 예를 들어, 플라즈마 에칭 등의 플라즈마 처리에 의해, 산화물 반도체에 의해 형성된 단자 커버가 도체화한 경우라도, 인접하는 단자 사이의 영역에서, 단자 커버가 제거되므로, 복수의 단자를 좁은 피치로 배치한 경우라도, 단자 사이의 리크 불량 발생을 방지할 수 있고, 단자 사이의 절연성을 유지하는 것이 가능해진다.
또, 본 발명의 기판 제조방법에 있어서는, 단자 커버 형성공정 후, 단자 커버 상에 단자 커버를 보호하기 위한 단자 커버 보호층을 형성하는 단자 커버 보호층 형성공정을 추가로 구비하여도 된다.
동 구성에 의하면, 표시장치용 기판의 제조공정에 있어서, 예를 들어, 플라즈마 에칭 등의 플라즈마 처리를 행하는 경우라도, 플라즈마로 인한 단자 커버의 손상을 효과적으로 억제할 수 있다. 그 결과, 단자 커버 채널부의 리크를 효과적으로 억제하는 것이 가능해진다.
본 발명에 의하면, 복수의 단자를 좁은 피치로 배치하고, 단자의 각각을 피복하도록, 산화물 반도체에 의해 형성된 단자 커버를 형성한 경우라도, 단자 사이의 리크 불량 발생을 방지할 수 있고, 단자 사이의 절연성을 유지하는 것이 가능해진다.
도 1은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판을 갖는 액정표시장치의 단면도이다.
도 2는, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 평면도이다.
도 3은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 화소부 및 단자부를 확대한 평면도이다.
도 4는, 도 3 중의 A-A선을 따른 박막 트랜지스터 기판의 단면도이다.
도 5는, 도 3 중의 B-B선을 따른 박막 트랜지스터 기판의 단면도이다.
도 6은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 7은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판 단자의 제조공정을 단면으로 나타내는 설명도이다.
도 8은, 본 발명의 제 1 실시형태에 관한 대향기판의 제조공정을 단면으로 나타내는 설명도이다.
도 9는, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 단면도이다.
도 10은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 11은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판 단자의 제조공정을 단면으로 나타내는 설명도이다.
도 12는, 본 발명의 변형예에 관한 유기 EL 표시장치의 평면도이다.
도 13은, 본 발명의 변형예에 관한 유기 EL 표시장치의 단면도이다.
(제 1 실시형태)
이하, 본 발명의 실시형태에 대해, 도면을 참조하면서 상세히 설명한다. 그리고, 본 발명은 이하의 실시형태에 한정되는 것은 아니다.
도 1은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판을 갖는 액정표시장치의 단면도이고, 도 2는, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 평면도이다. 또, 도 3은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 화소부 및 단자부를 확대한 평면도이고, 도 4는, 도 3 중의 A-A선을 따른 박막 트랜지스터 기판의 단면도이다. 또한, 도 5는, 도 3 중의 B-B선을 따른 박막 트랜지스터 기판의 단면도이다. 그리고, 설명의 편의상, 도 5에서는, 집적회로 칩의 도시를 생략한다.
액정표시장치(50)는, 도 1에 나타내듯이, 액정표시 장치용 기판인 박막 트랜지스터 기판(20a)과, 박막 트랜지스터 기판(20a)에 대향하여 배치된 액정표시 장치용의 다른 기판인 대향기판(30)을 구비한다. 또, 액정표시장치(50)는, 박막 트랜지스터 기판(20a) 및 대향기판(30) 사이에 형성된 표시 매체층인 액정층(40)과, 박막 트랜지스터 기판(20a) 및 대향기판(30)을 서로 접착함과 동시에, 박막 트랜지스터 기판(20a) 및 대향기판(30) 사이에 액정층(40)을 봉입하기 위해 틀형상으로 형성된 씰재(sealing material)(35)를 구비한다.
또, 액정표시장치(50)에서는, 도 1에 나타내듯이, 씰재(35) 내측의 부분에 화상표시를 행하는 표시영역(D)이 규정되고, 박막 트랜지스터 기판(20a)의 대향기판(30)으로부터 돌출되는 부분에 단자영역(T)이 규정된다. 이 단자영역(T)은, 표시영역(D) 주변에 위치한다.
박막 트랜지스터 기판(20a)은, 도 2, 도 3 및 도 4에 나타내듯이, 절연기판(10a)과, 표시영역(D)에 있어서, 절연기판(10a) 상에 서로 평행으로 연장되도록 형성된 복수의 주사배선(11a)과, 각 주사배선(11a) 사이에 각각 형성되어, 서로 평행으로 연장되는 복수의 보조용량 배선(11b)과, 각 주사배선(11a)과 직교하는 방향에 서로 평행으로 연장되도록 형성된 복수의 신호배선(16a)을 구비한다. 또, 박막 트랜지스터 기판(20a)은, 각 주사배선(11a) 및 각 신호배선(16a)의 교차부분마다, 즉, 각 화소마다 각각 형성된 복수의 TFT(5a)와, 각 TFT(5a)를 피복하도록 형성된 층간 절연막(17)과, 층간 절연막(17)을 피복하도록 형성된 평탄화막(18)과, 평탄화막(18) 상에 매트릭스형으로 형성되어, 각 TFT(5a)에 각각 접속된 복수의 화소전극(19a)과, 각 화소전극(19a)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
주사배선(11a)은, 도 2 및 도 3에 나타내듯이, 단자영역(T)(도 1 참조)의 게이트 단자영역(Tg)으로 인출되고, 이 게이트 단자영역(Tg)에 있어서, 게이트 단자(19b)를 구성한다.
보조용량 배선(11b)은, 도 3에 나타내듯이, 보조용량 간선(幹線)(16c) 및 중계배선(11d)을 개재하여 보조용량 단자(19d)에 접속된다. 여기서, 보조용량 간선(16c)은, 게이트 절연막(12)에 형성된 콘택트 홀(Cc)을 통해 보조용량 배선(11b)에 접속됨과 동시에, 게이트 절연막(12)에 형성된 콘택트 홀(Cd)을 통해 중계배선(11d)에 접속된다.
또, 도 2 및 도 3에 나타내듯이, 단자영역(T)(도 1 참조)의 소스단자 영역(Ts)에는 중계배선(11c)이 인출되며, 이 중계배선(11c)은, 소스단자 영역(Ts)에 있어서, 소스단자(15)를 구성한다.
여기서, 신호배선(16a)은, 도 3, 도 4에 나타내듯이, 게이트 절연막(12)에 형성된 콘택트 홀(Cb)을 통해, 투명 도전막(27)에 의해, 중계배선(11c)에 접속된다.
또, 도 2, 도 3에 나타내듯이, 박막 트랜지스터 기판(20a)의 소스단자 영역(Ts) 및 게이트 단자 영역(Tg)에는, 소스단자(15) 및 게이트 단자(19b)에 접속된 전자부품인 집적회로 칩(또는, 드라이버 IC 칩)(9)이 형성된다.
그리고, 이 집적회로 칩(9)은, 예를 들어, 칩 온 글라스(COG:Chip On Glass)방식에 의해, 이방성 도전 필름(ACF) 등을 개재하여, 박막 트랜지스터 기판(20a)에 실장(實裝)된다.
또, 도 2, 도 3에 나타내듯이, 박막 트랜지스터 기판(20a)의 소스단자 영역(Ts) 및 게이트 단자영역(Tg)에는, 외부로부터의 신호를 공급하기 위한 전자부품인 구동회로 기판(도시 않음)이 접속되는 접속용 단자(21)가 형성된다. 이 접속용 단자(21)는, 집적회로 칩이 접속된 접속용 단자(26)와 배선(22)을 개재하여 접속되며, 이들 접속용 단자(21, 26) 및 배선(22)을 개재하여, 구동회로 기판으로부터 집적회로 칩(9)을 구동하기 위한 신호를 집적회로 칩(9)으로 입력하는 구성으로 된다.
TFT(5a)는, 보텀 게이트 구조를 가지며, 도 3 및 도 4에 나타내듯이, 절연기판(10a) 상에 형성된 게이트 전극(11aa)과, 게이트 전극(11aa)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에서 게이트 전극(11aa)에 겹쳐지도록 섬 형상으로 형성된 채널영역(C)을 갖는 산화물 반도체층(13a)을 구비한다. 또, TFT(5a)는, 산화물 반도체층(13a) 상에, 게이트 전극(11aa)에 겹쳐짐과 동시에 채널영역(C)을 사이에 끼우고 서로 대치하도록 형성된 소스전극(16aa) 및 드레인 전극(16b)을 구비한다.
여기서, 산화물 반도체층(13a)의 채널영역(C) 상에는, 소스전극(16aa) 및 드레인 전극(16b)(즉, TFT(5a))을 피복하는 층간 절연막(17)이 형성된다.
그리고, 게이트 전극(11aa)은, 도 3에 나타내듯이, 주사배선(11a)의 측방으로 돌출된 부분이다. 또, 소스전극(16aa)은, 도 3에 나타내듯이, 신호배선(16a)의 측방으로 돌출된 부분이다.
또한, 드레인 전극(16b)은, 도 3 및 도 4에 나타내듯이, 층간 절연막(17) 및 평탄화막(18)의 적층막에 형성된 콘택트 홀(Ca)을 통해 화소전극(19a)에 접속된다. 또, 드레인 전극(16b)은, 게이트 절연막(12)을 개재하여 보조용량 배선(11b)과 겹쳐짐으로써 보조용량을 구성한다.
또, 산화물 반도체층(13a)은, 예를 들어, 산화인듐갈륨아연(IGZO) 등의 산화물 반도체에 의해 형성된다.
또, 본 실시형태에서는, 도 5에 나타내듯이, 소스단자 영역(Ts)에 있어서, 소스단자(15) 상에는, 소스단자(15)를 보호하기 위한 보호커버(19c)가 형성된다.
이 보호커버(19c)는, 절연기판(10a) 상에 형성된 제 1 단자 커버(24)와, 이 제 1 단자 커버(24) 상에 형성된 제 2 단자 커버(23)에 의해 구성된다.
제 1 단자 커버(24)는, 도 5에 나타내듯이, 복수의 소스단자(15) 각각의 일부를 피복하도록 형성되며, 상술한 산화물 반도체층(13a)과 마찬가지로, 예를 들어, 산화인듐갈륨아연(IGZO) 등의 산화물 반도체에 의해 형성된다.
또, 제 2 단자 커버(23)는, 예를 들어, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화텅스텐을 함유한 인듐산화물, 산화티타늄을 함유한 인듐산화물 등의 도전체에 의해 형성된다.
또, 복수의 소스단자(15)는, 좁은 피치로 배열되며, 도 3, 도 5에 나타내듯이, 인접하는 소스단자(15)의 피치(P)는, 예를 들어, 5∼30㎛로 설정된다.
또, 도 5에 나타내듯이, 소스단자(15)와 제 1 단자 커버(24)와의 사이에는 게이트 절연막(12)이 형성되며, 이 게이트 절연막(12)에는, 소스단자(15)의 일부가 노출하도록 콘택트 홀(Ce)이 형성된다.
그리고, 도 5에 나타내듯이, 상술한 제 2 단자 커버(23)는, 제 1 단자 커버(24) 및 콘택트 홀(Ce) 표면에 형성되고, 보호커버(19c)는, 게이트 절연막(12)에 형성된 콘택트 홀(Ce)을 통해, 소스단자(15)에 접속되는 구성으로 된다. 그리고, 도시는 생략하나, 게이트 전극(19b)도, 도 5에 나타내는 소스단자(15)와 마찬가지로 구성된다.
대향기판(30)은, 후술하는 도 8(c)에 나타내듯이, 절연기판(10b)과, 절연기판(10b) 상에 격자상으로 형성된 블랙 매트릭스(31) 그리고 블랙 매트릭스(31)의 각 격자 사이에 각각 형성된 적색층, 녹색층 및 청색층 등의 착색층(32)을 갖는 컬러 필터층을 구비한다. 또, 대향기판(30)은, 이 컬러 필터층을 피복하도록 형성된 공통전극(33)과, 공통전극(33) 상에 형성된 포토 스페이서(Photo Spacer)(34)와, 공통전극(33)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
액정층(40)은, 예를 들어, 전기광학 특성을 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
상기 구성의 액정표시장치(50)에서는, 각 화소에 있어서, 게이트 드라이버(즉, 게이트 단자(19b)에 접속된 집적회로 칩(9))로부터 게이트 신호가 주사배선(11a)을 통해 게이트 전극(11aa)으로 보내진다. 그리고, TFT(5a)가 온(ON) 상태로 된 때에, 소스 드라이버(즉, 소스단자(15)에 접속된 집적회로 칩(9))로부터 소스신호가 신호배선(16a)을 통해 소스전극(16aa)으로 보내진다. 그리고, 산화물 반도체층(13a) 및 드레인 전극(16b)을 개재하여, 화소전극(19a)에 소정의 전하가 기록된다.
이 때, 박막 트랜지스터 기판(20a)의 각 화소전극(19a)과 대향기판(30)의 공통전극(33)과의 사이에서 전위차가 생기고, 액정층(40), 즉, 각 화소의 액정용량, 및 이 액정용량에 병렬로 접속된 보조용량에 소정의 전압이 인가된다.
그리고, 액정표시장치(50)에서는, 각 화소에 있어서, 액정층(40)에 인가하는 전압의 크기에 따라 액정층(40)의 배향상태를 바꿈으로써, 액정층(40)의 광투과율을 조정하여 화상이 표시된다.
여기서, 본 실시형태에 있어서는, 도 5에 나타내듯이, 인접하는 소스단자(15) 사이의 영역(R)에서, 제 1 단자 커버(24)가 제거되어 있는 점에 특징이 있다.
이와 같은 구성에 의해, 플라즈마 에칭 등의 플라즈마 처리에 의해, 산화물 반도체에 의해 형성된 제 1 단자 커버(24)가 도체화한 경우라도, 인접하는 소스단자(15) 사이의 영역(R)에서, 제 1 단자 커버(24)가 제거되어 있으므로, 좁은 피치로 배치된 소스단자(15) 사이의 리크 불량 발생을 방지할 수 있다. 따라서, 좁은 피치로 배치된 소스단자(15) 사이의 절연성을 유지하는 것이 가능해진다.
즉, 비정질 실리콘 대신에, IGZO 등의 산화물 반도체에 의해 소스단자(15)를 구성한 경우라도, 리크 불량 등의 문제를 일으키는 일 없이, 소스단자(15)의 좁은 피치화를 행하는 것이 가능해진다.
다음에, 본 실시형태의 액정표시장치(50) 제조방법의 일례에 대해 도 6∼도 8을 이용하여 설명한다. 도 6은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이고, 도 7은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판 단자의 제조공정을 단면으로 나타내는 설명도이다. 또, 도 8은, 본 발명의 제 1 실시형태에 관한 대향기판의 제조공정을 단면으로 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은, 박막 트랜지스터 기판 제작공정, 대향기판 제작공정 및 액정 주입공정을 구비한다.
먼저, 박막 트랜지스터 기판 제작공정에 대해 설명한다.
＜소스단자 형성공정＞
먼저, 유리기판, 실리콘 기판, 내열성을 가진 플라스틱 기판 등 절연기판(10a)의 기판 전체에, 스퍼터링법에 의해, 예를 들어, 몰리부덴막(두께 150㎚ 정도) 등을 성막한다. 그 후, 이 몰리부덴막에 대해, 제 1 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 몰리부덴막의 ? 에칭 및 레지스트 박리, 그리고 세척을 행함으로써, 도 3, 도 6(a), 도 7(a)에 나타내듯이, 절연기판(10a) 상에, 주사배선(11a), 게이트 전극(11aa), 게이트 단자(19b), 보조용량 배선(11b), 중계 배선(11c), 및 소스단자(15)를 형성한다.
그리고, 본 실시형태에서는, 소스단자(15) 등을 구성하는 금속막으로써, 단층구조의 몰리부덴막을 예시했으나, 예를 들어, 알루미늄막, 텅스텐막, 탄탈막, 크롬막, 티타늄막, 구리막 등의 금속막, 또는, 이들 합금막이나 금속질화물로 이루어진 막에 의해 게이트 전극(11aa) 등을, 50㎚∼300㎚의 두께로 형성하는 구성으로 하여도 된다.
또, 상기 플라스틱 기판을 형성하는 재료로는, 예를 들어, 폴리에틸렌 테레프타레이트(polyethylene terephthalate) 수지, 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 수지, 폴리에테르설폰(polyether sulfone) 수지, 아크릴 수지, 및 폴리이미드 수지를 사용할 수 있다.
＜게이트 절연막 형성공정＞
이어서, 주사배선(11a), 게이트 전극(11aa), 보조용량 배선(11b), 중계 배선(11c) 및 소스단자(15)가 형성된 절연기판(10a) 전체에, CVD법에 의해, 예를 들어, 질화 실리콘막(두께 100㎚∼600㎚ 정도)을 성막하고, 도 6(b), 도 7(b)에 나타내듯이, 절연기판(10a) 상에 게이트 전극(11aa), 보조용량 배선(11b), 중계 배선(11c) 및 소스단자(15)를 피복하도록 게이트 절연막(12)을 형성한다.
그리고, 게이트 절연막(12)을 2층의 적층구조로 형성하는 구성으로 하여도 된다. 이 경우, 상술한 질화 실리콘막(SiNx) 이외에, 예를 들어, 산화 실리콘막(SiOx), 산화질화 실리콘막(SiOxNy, x＞y), 질화산화 실리콘막(SiNxOy, x＞y) 등을 사용할 수 있다.
또, 절연기판(10a)으로부터의 불순물 등의 확산방지 관점에서, 하층측의 게이트 절연막으로써, 질화 실리콘막, 또는 질화산화 실리콘막을 사용함과 동시에, 상층측의 게이트 절연막으로써, 산화 실리콘막, 또는 산화질화 실리콘막을 사용하는 구성으로 하는 것이 바람직하다. 예를 들어, 하층측의 게이트 절연막으로써, SiH4와 NH3를 반응가스로써 막 두께 50㎚∼300㎚의 질화 실리콘막을 형성함과 동시에, 상층측의 게이트 절연막으로써, N2O, SiH4를 반응가스로써 막 두께 50㎚∼100㎚의 질화 실리콘막을 형성할 수 있다.
또, 낮은 성막온도에 의해, 게이트 리크 전류가 적은 치밀한 게이트 절연막(12)을 형성한다는 관점에서, 아르곤 가스 등의 희(希)가스를 반응가스 중에 함유시켜 절연막 중에 혼입시키는 것이 바람직하다.
＜산화물 반도체층·제 1 단자 커버 형성공정＞
그 후, 스퍼터링법에 의해, 예를 들어, IGZO막(두께 30㎚∼150㎚ 정도)을 성막한다. 그 후, 이 IGZO막에 대해, 제 2 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, IGZO막의 ? 에칭 및 레지스트 박리, 그리고 세척을 행함으써, 도 6(b), 도 7(b)에 나타내듯이, 게이트 절연막(12) 상에 산화물 반도체층(13a) 및 제 1 단자 커버(24)를 형성한다.
＜소스 드레인 형성공정＞
또한, 산화물 반도체층(13a)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 티타늄막(두께 20㎚∼150㎚) 및 알루미늄막(두께 50㎚∼400㎚ 정도) 등을 차례로 성막한다. 그 후, 제 3 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 티타늄막의 ? 에칭을 행함과 동시에, 티타늄막에 대해 드라이 에칭(플라즈마 에칭), 그리고 레지스트의 박리와 세척을 행함으로써, 도 6(c)에 나타내듯이, 소스전극(16aa), 드레인 전극(16b), 신호배선(16a)(도 3 참조), 및 보조용량 간선(16c)(도 3 참조)을 형성함과 동시에, 산화물 반도체층(13a)의 채널영역(C)을 노출시킨다.
즉, 본 공정에서는, 반도체층 형성공정에서 형성된 산화물 반도체층(13a) 상에, 에칭에 의해 소스전극(16aa) 및 드레인 전극(16b)을 형성하고, 산화물 반도체층(13a)의 채널영역(C)을 노출시킨다.
그리고, 본 실시형태에 있어서는, 소스전극(16aa) 및 드레인 전극(16b)을 형성할 때에, 오버 에칭을 행함으로써, 도 6(c), 도 7(c)에 나타내듯이, 산화물 반체층(13a)의 채널영역(C), 및 제 1 단자 커버(24)의 두께를 작게 한다.
또, 본 실시형태에서는, 소스전극(16aa) 및 드레인 전극(16b)을 구성하는 금속막으로써, 적층구조의 티타늄막 및 알루미늄막을 예시했으나, 예를 들어, 구리막, 텅스텐막, 탄탈막, 크롬막 등의 금속막, 또는, 이들의 합금막이나 금속 질화물로 이루어진 막에 의해 소스전극(16aa) 및 드레인 전극(16b)을 형성하는 구성으로 하여도 된다.
또, 도전성 재료로써, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화인듐(In2O3), 산화주석(SnO2) 산화아연(ZnO), 질화티타늄(TiN) 등의 투광성을 갖는 재료를 사용하는 구성으로 하여도 된다.
또, 에칭 가공으로는, 상술한 드라이 에칭 또는 ? 에칭 중 어느 쪽을 사용하여도 되나, 대면적 기판을 처리하는 경우는, 드라이 에칭을 사용하는 것이 바람직하다. 에칭가스로는, CF4, NF3, SF6, CHF3 등의 불소계 가스, Cl2, BCl3, SiCl4, CCl4 등의 염소계 가스, 산소가스 등을 사용할 수 있고, 헬륨이나 아르곤 등의 불활성 가스를 첨가하는 구성으로 하여도 된다.
＜층간 절연막 형성공정＞
이어서, 소스전극(16aa), 드레인 전극(16b)(즉, TFT(5a)), 및 신호배선(16a)이 형성된 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 등을 성막하고, 도 6(d)에 나타내듯이, TFT(5a)를 피복하는(즉, 산화물 반도체층(13a), 소스전극(16aa) 및 드레인 전극(16b)을 피복하는) 층간 절연막(17)을 두께 300㎚ 정도로 형성한다.
그리고, 층간 절연막(17)은, 단층(單層)구조에 한정되지 않으며, 2층 구조나 3층 구조라도 된다.
＜평탄화막 형성공정＞
이어서, 층간 절연막(17)이 형성된 기판의 전체에, 스핀 코팅법(spin coating) 또는 슬릿 코팅법(slit coating)에 의해, 감광성 아크릴 수지로 이루어진 감광성 유기절연막을 두께 2.0㎛∼4.0㎛ 정도로 도포(塗布)한다. 그리고, 포토리소 그래피에 의한 유기 절연막의 패터닝에 의해, 도6(e)에 나타내듯이, 층간 절연막(17)의 표면 상에 패터닝된 평탄화막(18)을 형성한다.
＜콘택트 홀 형성공정＞
이어서, 평탄화막(18)을 마스크(제 4 포토 마스크)로써, 게이트 절연막(12) 및 층간 절연막(17)에 대해 드라이 에칭(플라즈마 에칭)을 행함으로써, 도 3, 도 6(f)에 나타내듯이, 게이트 절연막(12) 및 층간 절연막(17)에, 드레인 전극(16b)에 도달하는 콘택트 홀(Ca)을 형성함과 동시에, 중계배선(11c) 및 신호배선(16a)에 도달하는 콘택트 홀(Cb)을 형성한다.
또, 소스단자 영역(Ts)에 있어서, 제 1 단자 커버(24)를 마스크로써, 게이트 절연막(12)에 대해, 드라이 에칭(플라즈마 에칭)을 행함으로써, 도 7(d)에 나타내듯이, 게이트 절연막(12)에 소스단자(15)에 도달하는 콘택트 홀(Ce)을 형성한다.
그리고, 이 때, 상술한 드라이 에칭(플라즈마 에칭)에 의해, 산화물 반도체로 형성된 제 1 단자 커버(24)가 도체화된다.
＜화소전극 형성·단자커버 제거공정＞
이어서, 도 6(f), 도 7(d)에 나타내듯이, 층간 절연막(17) 및 평탄화막(18)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 인듐주석산화물로 이루어진 ITO막(두께 50㎚∼200㎚ 정도) 등의 도전막(36)을 성막한다.
그 후, 이 도전막(36)에 대해, 제 5 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 도전막(36)의 ? 에칭, 레지스트 박리, 및 세척을 행함으로써, 도 3, 도 4에 나타내듯이, 화소전극(19a), 투명 도전막(27), 접속용 단자(21, 26), 접속용 배선(22), 및 보조용량 단자(19d)를 형성한다.
이 때, 도 4에 나타내듯이, 화소전극(19a)은, 콘택트 홀(Ca)의 표면을 피복하도록, 층간 절연막(17) 및 평탄화막(18)의 표면 상에 형성된다. 또, 투명 도전막(27)은, 콘택트 홀(Cb)의 표면을 피복하도록, 게이트 절연막(12), 층간 절연막(17) 및 평탄화막(18)의 표면에 형성되고, 투명 도전막(27)에 의해, 중계 배선(11c)과 신호배선(16a)이 접속된다.
또, 마찬가지로, 소스단자 영역(Ts)에 있어서, 제 1 단자 커버(24) 상에, 상술한 도전막(36)을 성막한 후에, 이 도전막(36)에 대해, 제 5 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 도전막(36)의 ? 에칭, 레지스트 박리, 및 세척을 행함으로써, 도 5에 나타내듯이, 제 1 단자 커버(24) 상에 제 2 단자 커버(23)를 형성하고, 절연기판(10a) 상에 형성된 제 1 단자 커버(24)와, 제 1 단자 커버(24) 상에 형성된 제 2 단자 커버(23)에 의해 구성되는 보호커버(19c)를 형성한다.
이 때, 도 7(d)에 나타내듯이, 상술한 도전막(36)은, 콘택트 홀(Ce)의 표면 및 소스단자(15) 상에도 성막되고, 제 2 단자 커버(23)는, 콘택트 홀(Ce)의 표면을 피복하도록, 게이트 절연막(12)의 표면 상에 형성되며, 제 2 단자 커버(23)에 의해, 소스단자(15)와 보호커버(19c)가 접속된다.
또, 레지스트를 마스크로써, 도전막(36)의 ? 에칭을 행할 때에, 제 1 단자 커버(24)의 에칭도 동시에 행해지고, 도 5에 나타내듯이, 인접하는 소스단자(15) 사이의 영역(R)에 존재하는 제 1 단자 커버(24)를 제거함으로써, 인접하는 소스단자(15) 사이의 영역(R)에 있어서, 산화물 반도체에 의해 형성된 제 1 단자 커버(24)를 제거하는 구성으로 한다.
따라서, 제 1 단자 커버(24)를 형성한 후, 플라즈마 처리(본 실시형태에서는, 상술한 플라즈마 처리)에 의해, 제 1 단자 커버(24)가 도체화한 경우라도, 좁은 피치로 배치된 소스단자(15) 사이의 리크 불량의 발생을 방지하는 것이 가능해진다.
그리고, 본 실시형태에 있어서는, 도전막(36)의 ? 에칭을 행할 때에, 제 1 단자 커버(24)의 에칭도 동시에 행함으로써, 도 5에 나타내듯이, 소스단자(15) 사이의 영역(R)에서, 제 1 단자 커버(24)뿐만이 아니라, 제 2 단자 커버(23)도 제거되고, 소스단자(15) 사이 영역(R)측의 제 1 단자 커버(24)의 단면(24a)과, 소스단자(15) 사이 영역(R)측의 제 2 단자 커버(23)의 단면(23a)이 동일 평면이 되도록 구성된다. 따라서, 예를 들어, 제 1 단자 커버(24)가 오버행 등에 의해 파손된 경우라도, 이 파편에 기인하여, 단자 사이의 리크가 발생하는 것을 회피하는 것이 가능해진다.
또, 제 1 단자 커버(24)를 에칭할 때의 에칭액으로는, 제 1 단자 커버(24)를 구성하는 산화물 반도체를 제거하여, 제 1 단자 커버(24)를 확실하게 제거할 수 있는 것이라면, 특별히 한정되지 않는다.
예를 들어, 비정질 ITO, IZO의 일반적인 에칭액인 질산(nitric acid)을 함유하는 에칭액 등, ITO, IZO를 에칭할 수 있는 에칭액을 사용할 수 있다.
또, 화소전극(19a)은, 상술한 제 2 단자 커버(23)와 마찬가지로, 상술한 인듐주석산화물 이외에, 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화 텅스텐을 함유하는 인듐산화물, 산화티타늄을 함유하는 인듐산화물 등을 사용할 수도 있다.
이상과 같이 하여, 도 4, 도 5에 나타내는 박막 트랜지스터 기판(20a)을 제작할 수 있다.
＜대향기판 제작공정＞
먼저, 유리기판 등의 절연기판(10b)의 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 예를 들어, 검정색으로 착색된 감광성 수지를 도포한 후에, 이 도포막을 노광(露光) 및 현상함으로써, 도 8(a)에 나타내듯이, 블랙 매트릭스(31)를 두께 1.0㎛ 정도로 형성한다.
이어서, 블랙 매트릭스(31)가 형성된 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 예를 들어, 적색, 녹색 또는 청색으로 착색된 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써, 도 8(a)에 나타내듯이, 선택한 색의 착색층(32)(예를 들어, 적색층)을 두께 2.0㎛ 정도로 형성한다. 그리고, 다른 2색에 대해서도 마찬가지 공정을 반복하여, 다른 2색의 착색층(32)(예를 들어, 녹색층 및 청색층)을 두께 2.0㎛ 정도로 형성한다.
또한, 각 색의 착색층(32)이 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어, ITO막 등의 투명 도전막을 퇴적시킴으로써, 도 8(b)에 나타내듯이, 공통전극(33)을 두께 50㎚∼200㎚ 정도로 형성한다.
마지막으로, 공통전극(33)이 형성된 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써, 도 8(c)에 나타내듯이, 포토 스페이서(34)를 두께 4㎛ 정도로 형성한다.
이상과 같이 하여, 대향 기판(30)을 제작할 수 있다.
＜액정주입공정＞
먼저, 상기 박막 트랜지스터 기판 제작공정에서 제작된 박막 트랜지스터 기판(20a) 및 상기 대향기판 제작공정에서 제작된 대향기판(30)의 각 표면에, 인쇄법에 의해 폴리이미드 수지막을 도포한 후에, 이 도포막에 대해, 소성(燒成) 및 러빙(rubbing)처리를 행함으로써, 배향막을 형성한다.
이어서, 예를 들어, 상기 배향막이 형성된 대향기판(30)의 표면에 UV(ultraviolet) 경화(硬化) 및 열경화 병용형 수지 등으로 이루어지는 씰재를 틀형상으로 인쇄한 후에, 씰재의 내측에 액정재료를 적하(滴下)한다.
또한, 상기 액정재료가 적하된 대향기판(30)과, 상기 배향막이 형성된 박막 트랜지스터 기판(20a)을, 감압 하에서 맞붙인 후에, 이 맞붙인 접합체를 대기압에 개방함으로써, 이 접합체의 표면 및 이면을 가압한다.
그리고, 상기 접합체에 협지(挾持)된 씰재에 UV광을 조사한 후에, 이 접합체를 가열함으로써 씰재를 경화시킨다.
마지막으로, 상기 씰재를 경화시킨 접합체를, 예를 들어, 다이싱(Dicing)에 의해 절단함으로써, 불필요한 부분을 제거한다.
이상과 같이 하여, 본 실시형태의 액정표시장치(50)를 제조할 수 있다.
본 실시형태에서는, 박막 트랜지스터 기판(20)의 제조공정에 있어서, 게이트 전극 형성공정에서 제 1 포토 마스크를 이용하고, 산화물 반도체층·제 1 단자 커버 형성공정에서 제 2 포토 마스크를 이용하며, 소스 드레인 형성공정에서 제 3 포토 마스크를 이용하고, 콘택트 홀 형성공정에서 제 4 포토 마스크를 이용하며, 화소전극 형성·단자 커버 제거공정에서 제 5 포토 마스크를 이용하고, 총 5장의 포토 마스크를 이용하여 제조된다. 따라서, 종래의 5장의 마스크 프로세스에 비해, 포토 마스크의 장수를 늘리는 일 없이, 좁은 피치로 배치되어, 산화물 반도체에 의해 구성된 소스단자(15) 사이의 리크 불량 발생을 방지할 수 있다.
이상에 설명한 본 실시형태에 의하면, 이하의 효과를 얻을 수 있다.
(1)본 실시형태에 있어서는, 소스단자(15) 각각의 일부를 피복하도록 형성되고, 산화물 반도체에 의해 형성된 제 1 단자 커버(24)를 구비하는 구성으로 한다. 또, 인접하는 소스단자(15) 사이의 영역(R)에 있어서, 제 1 단자 커버(24)를 제거하는 구성으로 한다. 따라서, 박막 트랜지스터 기판(20a)의 제조공정에 있어서, 플라즈마 에칭 등의 플라즈마 처리에 의해, 산화물 반도체에 의해 형성된 제 1 단자 커버(24)가 도체화된 경우라도, 인접하는 소스단자(15) 사이의 영역(R)에 있어서, 제 1 단자 커버(24)가 제거되므로, 복수의 소스단자(15)를 좁은 피치로 배치한 경우라도, 소스단자(15) 사이의 리크 불량 발생을 방지할 수 있고, 소스단자(15) 사이의 절연성을 유지하는 것이 가능해진다.
(2)본 실시형태에 있어서는, 소스단자(15) 사이의 피치(P)를, 5㎛∼30㎛로 설정하는 구성으로 한다. 따라서, 복수의 소스단자(15)를 좁은 피치로 배치할 수 있으므로, 액정표시장치(50)의 소형화, 경량화에 대응할 수 있는 박막 트랜지스터 기판(20a)을 제공하는 것이 가능해진다.
(제 2 실시형태)
다음에, 본 발명의 제 2 실시형태에 대해 설명한다. 도 9는, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 단면도이고, 상술한 도 4에 상당하는 도이다. 그리고, 본 실시형태에서는, 상기 제 1 실시형태와 마찬가지 구성 부분에 대해서는, 동일 부호를 사용하고 그 설명을 생략한다. 또, 액정표시장치의 전체 구성에 대해서는, 상술한 제 1 실시형태에서 설명한 것과 마찬가지이므로, 여기서는 상세한 설명을 생략한다.
본 실시형태에 있어서는, 박막 트랜지스터 기판(20a)을 제조할 때에, 후술하는 도 11에 나타내듯이, 제 1 단자 커버(24) 상에, 제 1 단자 커버(24)를 보호하기 위한 단자 커버 보호층(29)을 형성하는 점에 특징이 있다.
이와 같은 구성에 따라, 소스 드레인 형성공정에 있어서, 드라이 에칭에 의해 패터닝하고, 소스전극(16aa), 드레인 전극(16b)을 형성할 때에, 플라즈마로 인한 제 1 단자 커버(24)의 손상을 효과적으로 억제할 수 있고, 채널층이 되는 제 1 단자 커버(24) 채널부의 리크를 효과적으로 억제하는 것이 가능해진다.
다음에, 본 실시형태의 액정표시장치 제조방법의 일례에 대해, 도 10, 도 11을 이용하여 설명한다. 도 10은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이고, 도 11은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판 단자의 제조공정을 단면으로 나타내는 설명도이다.
먼저, TFT 및 박막 트랜지스터 기판 제작공정에 있어서, 상술한 제 1 실시형태에서 설명한 도 6(a), (b), 및 도 7(a), (b)과 마찬가지로, 소스단자 형성공정, 게이트 절연막 형성공정, 및 산화물 반도체층·제 1 단자 커버 형성공정을 행한다.
＜단자 커버 보호층 형성공정＞
이어서, 산화물 반도체층(13a)이 형성된 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 등을 성막한다. 그 후, 제 6 포토 마스트를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 질화 실리콘막 등에 대한 ? 에칭, 레지스트 박리, 및 세척을 행함으로써, 도 10(a)에 나타내듯이, 산화물 반도체층(13a)의 채널영역(C)에, 채널영역(C)을 보호하기 위한 채널 보호층(에칭 스토퍼층)(28)을 두께 50∼200㎚ 정도로 형성한다.
또, 이 때, 도 11에 나타내듯이, 소스단자 영역(Ts)에 있어서도, 제 1 단자 커버(24)가 형성된 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막을 성막한다. 그 후, 제 6 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 질화 실리콘막 등에 대한 ? 에칭, 레지스트 박리, 및 세척을 행함으로써, 제 1 단자 커버(24) 상에, 제 1 단자 커버(24)를 보호하기 위한 단자 커버 보호층(에칭 스토퍼층)(29)을 두께 50∼200㎚ 정도로 형성한다.
이어서, 상술한 제 1 실시형태에서 설명한 도 6(c), 도 7(c)에서 설명한 소스 드레인 형성공정과 마찬가지로 하여, 도 10(b)에 나타내듯이, 소스전극(16aa) 및 드레인 전극(16b)을 형성한다.
이와 같이, 본 실시형태에 있어서는, 제 1 단자 커버(24) 상에 이 제 1 단자 커버(24)를 보호하기 위한 단자 커버 보호층(29)이 형성되므로, 소스 드레인 형성공정에서, 드라이 에칭에 의해 패터닝하고, 소스전극(16aa), 드레인 전극(16b)을 형성할 때에, 플라즈마로 인한 제 1 단자 커버(24)의 손상을 효과적으로 억제할 수 있다. 그 결과, 제 1 단자 커버(24) 채널부의 리크를 효과적으로 억제하는 것이 가능해진다.
또, 산화물 반도체층(13a)의 채널영역(C)에, 이 채널영역(C)을 보호하기 위한 채널보호층(에칭 스토퍼층)(28)이 형성되므로, 소스 드레인 형성공정에서, 에칭에 의해 패터닝하고, 소스전극(16aa), 드레인 전극(16b)을 형성할 때에, 산화물 반도체층(13a)의 채널영역(C)을 에칭하지 않도록 보호하는 것이 가능해진다.
이어서, 제 1 단자 커버(24) 상에 형성된 단자 커버 보호층(29)을 제거한 후, 상술한 제 1 실시형태에서 설명한 도 6(d)∼(f), 도 7(d)과 마찬가지로, 층간 절연막 형성공정, 평탄화막 형성공정, 콘택트 홀 형성공정, 화소전극 형성·단자 커버 제거공정을 행함으로써, 도 5, 도 9에 나타내는 박막 트랜지스터 기판(20a)을 제작할 수 있다.
또한, 상술한 제 1 실시형태에 있어서 설명한 대향기판 제작공정, 및 액정주입 공정을 행함으로써, 본 실시형태의 액정표시장치(50)를 제조할 수 있다.
이상에 설명한 본 실시형태에 의하면, 상술한 (1)∼(2)의 효과에 더불어, 이하의 효과를 얻을 수 있다.
(3)본 실시형태에 있어서는, 제 1 단자 커버(24) 상에 제 1 단자 커버(24)를 보호하기 위한 단자 커버 보호층(29)을 형성하는 구성으로 한다. 따라서, 소스 드레인 형성공정에서, 드라이 에칭에 의해 패터닝하고, 소스전극(16aa), 드레인 전극(16b)을 형성할 때에, 플라즈마로 인한 제 1 단자 커버(24)의 손상을 효과적으로 억제할 수 있다. 그 결과, 제 1 단자 커버(24) 채널부의 리크를 효과적으로 억제하는 것이 가능해진다.
(4)본 실시형태에 있어서는, 산화물 반도체층(13a)의 채널영역(C)에, 채널영역(C)을 보호하는 채널 보호층(28)을 형성하는 구성으로 한다. 따라서, 소스전극(16aa) 및 드레인 전극(16b)을 형성하는 공정에서, 에칭에 의해 패터닝하고, 소스전극(16aa), 드레인 전극(16b)을 형성할 때에, 산화물 반도체층(13a)의 채널영역(C)을 에칭하지 않도록 보호하는 것이 가능해진다.
그리고, 상기 실시형태는 이하와 같이 변경하여도 된다.
상기 실시형태에 있어서는, 인접하는 소스단자(15) 사이의 영역(R)에 있어서, 제 1 단자 커버(24)를 제거하는 구성으로 했으나, 소스단자(15) 이외의 어느 단자에 대해서도, 본 발명을 적용할 수 있는 것은 말할 필요도 없다.
예를 들어, 상술한 보조용량 단자(19d), 게이트 단자(19b), 및 접속용 단자(21, 26)를 소스단자(15)와 마찬가지로 좁은 피치(5∼30㎛)로 배열하고, 이들 단자 각각의 일부를 피복하도록, 산화물 반도체에 의해 형성된 단자 커버를 형성하고, 인접하는 단자 사이 영역에서, 단자 커버를 제거함으로써, 본 발명을 적용할 수 있다.
또, 상기 실시형태에 있어서는, 산화물 반도체층(13a)으로써 산화인듐갈륨아연(IGZO) 등의 산화물 반도체에 의해 형성된 산화물 반도체층을 사용했으나, 산화물 반도체층(13a)은 이에 한정되지 않으며, 인듐(In), 갈륨(Ga), 알루미늄(Al), 구리(Cu), 니켈(Ni), 하프늄(Hf) 및 아연(Zn) 중 적어도 1종을 함유하는 금속 산화물로 이루어진 재료를 이용하여도 된다.
이들 재료로 이루어진 산화물 반도체층(13a)은, 비정질이라도 이동도가 높으므로, 스위칭 소자의 온(ON) 저항을 크게 할 수 있다. 따라서, 데이터 판독 시 출력전압의 차가 크게 되어, S/N 비(比)를 향상시킬 수 있다. 예를 들어, IGZO(In-Ga-Zn-O) 외에, InGaO3(ZnO)5, MgxZn1 - xO, CdxZn1 - xO, CdO 등을 적합하게 사용할 수 있다. 또, ISZO(In-Si-Zn-O), IAZO(In-Al-Zn-O), INiZO(In-Ni-Zn-O), ICuZO(In-Cu-Zn-O), IHfZO(In-Hf-Zn-O), IZO(In-Zn-O) 등을 적합하게 사용할 수 있다.
또, 상기 본 실시형태에 있어서는, 표시장치로써, 액정표시장치를 예로 들어 설명했으나, 표시장치는, 유기 EL(organic electro luminescence), 전기영동(electrophoretic), 플라즈마 디스플레이(PD:plasma display), 플라즈마 어드레스 액정 디스플레이(PALC:plasma addressed liquid crystal display), 무기 EL(inorganic electro luminescence), 전계방출 디스플레이(FED:field emission display), 또는 표면전계 디스플레이(SED:surface-conduction electron-emitter display) 등에 관한 표시장치라도 된다.
예를 들어, 도 12, 도 13에 나타내는 유기 EL 표시장치(60)에, 본 발명을 적용할 수 있다. 이 유기 EL 표시장치(60)는, 실온에서 증착(蒸着)된 무색 투명의 수지막으로 형성된 필름상(狀) 절연기판인 기체(基體)층(72)을 구비한다. 기체층(72)을 구성하는 무색 투명의 수지막으로는, 예를 들어 폴리파라크실렌(polyparaxylene)계 수지, 또는 아크릴계 수지 등의 유기재료를 이용할 수 있다. 이 기체층(2)의 두께는, 예를 들어, 3∼10㎛으로 할 수 있다.
또, 유기 EL 표시장치(60)는, 기체층(72) 상에 형성된 TFT(74)와, TFT(74)를 피복하도록 형성된 SiO2막이나 SiN막 등의 층간 절연막(75)과, 층간 절연막(75)을 관통하여 TFT(74)에 전기적으로 접속된 메탈배선(76)에 의해 구성된 표시장치용 기판(83)을 구비한다. 메탈배선(76)은, 또한 층간 절연막(75) 상에 연장되어, 유기 EL 표시소자(71)의 제 1 전극(77)을 구성한다. 또, 층간 절연막(75) 상에는, 각 화소(영역)(80)를 구획하는 절연막(또는, 뱅크(bank))(79)이 형성된다.
또, 도 12에 나타내듯이, 유기 EL 표시장치(60)는, 예를 들어, 복수의 화소 등으로 구성되는 표시영역(62)과 표시영역(62) 주변에 형성된 주변회로 영역(63)을 구비한다. 또, 주변회로 영역(63)에는, 드라이버가 형성된 구동회로 영역(64)과, 표시영역(62)으로부터 인출된 복수의 단자가 형성된 단자영역(65)이 규정된다.
그리고, 단자영역(65)에 있어서, 상술한 도 2, 도 3, 도 5에서 설명한 소스단자 영역(Ts)에 형성된 소스단자(15)와 마찬가지로, 절연기판인 기체층(72) 상에, 표시영역(62)으로부터 인출된 복수의 단자를 좁은 피치(5∼30㎛)로 배열한다. 또한, 이들 단자 각각의 일부를 피복하도록, 산화물 반도체에 의해 형성된 단자 커버를 형성하고, 인접하는 단자 사이의 영역에 있어서, 단자 커버를 제거함으로써, 유기 EL 표시장치(60)에 있어서도, 본 발명을 적용하는 것이 가능해진다.
유기 EL 표시장치(60)는, 제 1 전극(77)측으로부터 발광을 추출하는 보텀 에미션형이며, 발광의 추출 효율을 향상시키는 관점에서, 제 1 전극(77)은, 예를 들어, ITO나 SnO2 등의 높은 일함수(work function)를 가지며, 또한, 광투과율이 높은 재료의 박막에 의해 구성하는 것이 바람직하다.
제 1 전극(77) 상에는, 유기 EL층(78)이 형성된다. 유기 EL층(78)은, 홀 수송층과 발광층으로 이루어진다. 홀 수송층은, 홀 주입효율이 좋은 것이면, 특별히 한정되는 것은 아니다. 홀 수송층의 재료로는, 예를 들어, 트리페닐아민(triphenylamine) 유도체(誘導體), 폴리파라페닐렌 비닐렌(polyparaphenylenevinylen)(PPV) 유도체, 폴리플루오렌(polyfluorine) 유도체등의 유기재료 등을 이용할 수 있다.
발광층은, 특별히 한정되는 것은 아니며, 예를 들어, 8-하이드록시퀴놀리놀 8-Hydroxyquinolinol) 유도체, 티아졸(thiazole) 유도체, 벤즈 옥사졸(benz oxazole) 유도체 등을 이용할 수 있다. 또, 이들 재료 중 2종 이상을 조합하거나, 도판트(dopant) 재료 등의 첨가제를 조합하여도 된다.
그리고, 유기 EL층(78)을 홀 수송층과 발광층과의 2층 구조로 하나, 특별히 이 구성에 한정되는 것은 아니다. 즉, 유기 EL층(78)은, 발광층만으로 이루어지는 단층구조라도 상관없다. 또, 유기 EL층(78)을, 홀 수송층, 홀 주입층, 전자 주입층, 및 전자 수송층 중 1층 또는 2층 이상과, 발광층에 의해 구성하여도 된다.
또한, 유기 EL층(78) 및 절연층(79) 상에는, 제 2 전극(81)이 형성된다. 제 2 전극(81)은, 유기 EL(78)에 전자(電子)를 주입하는 기능을 갖는다. 제 2 전극(81)은, 예를 들어, Mg, Li, Ca, Ag, Al, In, Ce 또는 Cu 등의 박막에 의해 구성할 수 있으나, 특히 이에 한정되는 것은 아니다.
그리고, 제 1 전극(77)과, 제 1 전극(77) 상에 형성됨과 동시에, 발광층을 갖는 유기 EL층(78)과, 유기 EL층(78) 상에 형성된 제 2 전극(81)에 의해, 표시 장치용 기판(83) 상에 형성된 유기 EL 표시소자(71)가 구성된다.
또, 유기 EL 표시장치(60)에 있어서, 제 1 전극(77)은 유기 EL층(78)에 홀을 주입하는 기능을 가지며, 또, 제 2 전극(81)은 유기 EL층(78)에 전자를 주입하는 기능을 갖는다. 그리고, 제 1 전극(77)과, 제 2 전극(81)으로부터 각각 주입된 홀과 전자가 유기 EL층(78)에서 재결합함으로써, 유기 EL층(78)이 발광하는 구조로 된다. 또, 기판인 기체층(72) 및 제 1 전극(77)은 광투과성으로, 제 2 전극(81)은 광반사성으로 구성되며, 발광은 제 1 전극(77) 및 기체층(72)을 투과하여 유기 EL층(78)으로부터 추출되는 구조로 된다(보텀 에미션 방식).
또, 제 2 전극(81) 상에는, 아크릴 수지나 폴리파라크실렌(polyparaxylene) 수지 등으로 이루어진 평탄화막(82)이 형성된다. 그리고, 평탄화막(82)의 두께는, 예를 들어, 3∼8㎛로 할 수 있다.
또, TFT(74)는, 상술한 실시형태에서 설명한 TFT(5a)와 마찬가지로, 산화물 반도체층을 이용한 TFT이며, 산화물 반도체를 채널로 한 것이다. 이와 같이, 유기 EL 표시장치(60)는, 필름상(狀) 기판인 기체층(72) 상에, 화소(80)의 스위칭 소자인 TFT(74)와, 유기 EL 표시소자(71)가 형성된 구성으로 된다.
[산업상 이용 가능성]
본 발명의 활용예로는, 산화물 반도체의 반도체층을 이용한 기판 및 그 제조방법, 표시장치를 들 수 있다.
5a : 박막 트랜지스터 9 : 집적회로 칩(전자부품)
10a : 절연기판 11aa : 게이트 전극
12 : 게이트 절연막 13a : 산화물 반도체층
15 : 소스단자(단자) 16aa : 소스전극
16b : 드레인 전극 17 : 층간 절연막
18 : 평탄화막 19a : 화소전극
19c : 보호커버 20a : 박막 트랜지스터 기판(기판)
23 : 제 2 단자 커버(다른 단자 커버) 24 : 제 1 단자 커버(단자 커버)
28 : 채널 보호층 29 : 단자 커버 보호층
30 : 대향기판(다른 기판) 36 : 도전막
40 : 액정층(표시 매체층) 50 : 액정표시장치
60 : 유기 EL 표시장치 71 : 유기 EL 표시장치(표시소자)
72 : 기체층(절연기판) 83 : 표시장치용 기판(기판)
D : 표시영역 P : 피치
R : 소스단자 사이의 영역(단자 사이 영역)
T : 단자영역

Claims (13)

  1. 기판으로서,
    절연기판 상에 형성되어, 금속에 의해 형성된 복수의 단자와,
    상기 단자 각각의 일부를 피복하도록 형성되고, 산화물 반도체에 의해 형성된 단자 커버와,
    상기 단자와 상기 단자 커버와의 사이에 형성되어, 상기 단자의 일부가 노출하는 콘택트 홀이 형성된 절연막과,
    도전체에 의해 형성되고, 상기 단자 커버 및 상기 콘택트 홀의 표면에 형성된 다른 단자 커버를 구비하고,
    인접하는 상기 단자 사이의 영역에서, 상기 단자 커버 및 상기 다른 단자 커버가 제거되고, 상기 단자 사이의 영역측의 상기 단자 커버의 단면(端面)과, 상기 단자 사이의 영역측의 상기 다른 단자 커버의 단면이 동일 평면이고,
    상기 단자 사이의 피치가, 5∼30㎛인 것을 특징으로 하는 기판.
  2. 청구항 1에 있어서,
    상기 산화물 반도체가, 인듐(In), 갈륨(Ga), 알루미늄(Al), 구리(Cu), 니켈(Ni), 하프늄(Hf) 및 아연(Zn)으로 이루어진 군으로부터 선택되는 적어도 1종을 함유하는 금속 산화물로 이루어지는 것을 특징으로 하는 기판.
  3. 청구항 2에 있어서,
    상기 산화물 반도체가, 산화인듐갈륨아연인 것을 특징으로 하는 기판.
  4. 청구항 1∼3 중 어느 한 항에 있어서,
    산화물 반도체층을 갖는 박막 트랜지스터를 추가로 구비하는 것을 특징으로 하는 기판.
  5. 청구항 4에 있어서,
    상기 산화물 반도체가, 산화인듐갈륨아연으로 형성된 것을 특징으로 하는 기판.
  6. 표시장치로서,
    청구항 1∼3 중 어느 한 항에 기재한 상기 기판과,
    상기 기판에 대향하여 배치된 다른 기판과,
    상기 기판 및 상기 다른 기판 사이에 형성된 표시 매체층을 구비하는 것을 특징으로 하는 표시장치.
  7. 청구항 6에 있어서,
    상기 표시 매체층이 액정층인 것을 특징으로 하는 표시장치.
  8. 표시장치로서,
    청구항 1∼3 중 어느 한 항에 기재한 상기 기판과,
    상기 기판 상에 형성된 표시소자를 구비하는 것을 특징으로 하는 표시장치.
  9. 청구항 8에 있어서,
    상기 표시소자가 유기 EL 표시소자인 것을 특징으로 하는 표시장치.
  10. 기판의 제조방법으로서,
    절연기판 상에 금속으로 이루어진 복수의 단자를 형성하는 단자 형성공정과,
    상기 절연기판 상에 상기 단자를 피복하도록 절연막을 형성하는 절연막 형성공정과,
    상기 절연막 상에 산화물 반도체로 이루어진 단자 커버를 형성하는 단자 커버 형성공정과,
    상기 단자 커버 상에 이 단자 커버를 보호하기 위한 단자 커버 보호층을 형성하는 단자 커버 보호층 형성공정과,
    상기 단자 커버를 마스크로서, 상기 절연막에 대해, 드라이 에칭을 행함으로써, 상기 절연막에, 상기 단자에 도달하는 콘택트 홀을 형성하는 콘택트 홀 형성공정과,
    상기 단자 커버 상에 도전체로 이루어진 도전막을 성막한 후, 상기 도전막에 대해 에칭을 행함으로써, 상기 단자 커버 및 상기 콘택트 홀의 표면 상에 다른 단자 커버를 형성하여, 상기 단자 커버에 대해 에칭을 행함으로써, 인접하는 상기 단자 사이의 영역에 존재하는 상기 단자 커버를 제거하고, 상기 단자 사이의 영역에서, 상기 단자 커버를 제거하는 단자 커버 제거공정을 적어도 구비하는 것을 특징으로 하는 기판의 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
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