KR20130000430A - 액티브 매트릭스 기판 및 표시패널 - Google Patents

액티브 매트릭스 기판 및 표시패널 Download PDF

Info

Publication number
KR20130000430A
KR20130000430A KR1020127031712A KR20127031712A KR20130000430A KR 20130000430 A KR20130000430 A KR 20130000430A KR 1020127031712 A KR1020127031712 A KR 1020127031712A KR 20127031712 A KR20127031712 A KR 20127031712A KR 20130000430 A KR20130000430 A KR 20130000430A
Authority
KR
South Korea
Prior art keywords
insulating film
wiring
contact hole
layer
semiconductor layer
Prior art date
Application number
KR1020127031712A
Other languages
English (en)
Other versions
KR101278353B1 (ko
Inventor
마사히코 스즈키
요시마사 치카마
유우지 미즈노
요시후미 오타
도쿠오 요시다
오키후미 나카가와
요시유키 하루모토
요시노부 미야모토
데츠야 야마시타
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20130000430A publication Critical patent/KR20130000430A/ko
Application granted granted Critical
Publication of KR101278353B1 publication Critical patent/KR101278353B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

매트릭스상으로 형성된 복수의 화소 전극(18a)과, 각 화소 전극(18a)에 각각 접속되어, 각각, 절연 기판(10a)에 형성된 게이트 전극(11a), 게이트 전극(11a)을 피복하도록 형성된 게이트 절연막(12a), 게이트 절연막(12a) 상에 게이트 전극(11a)에 겹치도록 채널영역(C)이 형성된 반도체층(16a), 그리고 게이트 절연막(12a) 상에 반도체층(16a)의 채널영역(C)을 개재하여 서로 이간하도록 구리 또는 구리합금에 의해 형성된 소스 전극(15aa) 및 드레인 전극(15b)을 갖는 복수의 TFT(5)를 구비한 액티브 매트릭스 기판(20a)에 있어서, 반도체층(16a)은, 산화물 반도체에 의해 소스 전극(15aa) 및 드레인 전극(15b)을 피복하도록 형성된다.

Description

액티브 매트릭스 기판 및 표시패널{ACTIVE MATRIX SUBSTRATE AND DISPLAY PANEL}
본 발명은, 액티브 매트릭스 기판 및 표시패널에 관하며, 특히, 구리 배선을 이용한 액티브 매트릭스 기판 및 이를 구비한 표시패널에 관한 것이다.
액정표시패널 등의 표시패널을 구성하는 액티브 매트릭스 기판은, 서로 평행으로 연장되도록 형성된 복수의 게이트 배선이나 각 게이트 배선과 직교하는 방향에 서로 평행으로 연장되도록 형성된 복수의 소스 배선 등의 표시용 배선을 구비한다.
이 액티브 매트릭스 기판에서는, 최근, 반도체 디바이스와 마찬가지로, 상기 표시용 배선으로써, 종래의 알루미늄 배선보다 전기저항이 낮은 구리 배선을 이용한 배선구조가 제안되고 있다.
여기서, 구리 배선을 이용한 액티브 매트릭스 기판을 구비한 액정표시패널에서는, 전술한 바와 같이, 구리 배선의 전기저항이 비교적 낮으므로, 구리 배선을 이용한 배선구조가 액정표시패널의 대화면화, 고 정세(精細)화, 배속구동 표시화 및 저소비 전력화 등에 유효하나, 그 제조공정이나 고온고습 분위기 하에서의 동작에 있어서, 구리 배선 중의 구리가 비정질 실리콘(amorphous silicon)막이나 산화 실리콘막 중에 확산되기 쉬우므로, 예를 들어, TFT의 백채널(back channel)측에 구리가 확산된 경우에는, TFT의 임계값(threshold) 전압(Vth)이 변동하거나, 액정재료 중에 구리가 확산된 경우에는, 액정재료가 열화하거나 하는 문제가 있다.
예를 들어, 특허문헌 1에는, 표시소자에 이용하는 전극층에 있어서, 표시소자에 이용되는 액정재료나 발광재료 등을 오염시키는 이온성 불순물의 농도가 100ppm 이하로 저감된 표시장치가 개시되어 있다.
[선행기술문헌]
[특허문헌]
특허문헌 1 : 일본 특허공개 2009-15316호 공보
그런데, 구리 배선을 이용한 배선구조에서는, 전술한 구리의 확산을 방지하기 위해, 구리 배선과의 계면에, 배리어(barrier)층을 형성하는 것이 상투적 수단으로 되어 있다. 그러나, 액티브 매트릭스 기판에 있어서, 구리 배선을 이용한 표시용 배선의 표면에 배리어층을 형성하는 경우에는, 배리어층을 형성하기 위한 박막을 성막(成膜)하는 공정 및 이 박막을 패터닝하는 공정이 필요하게 되므로, 제조공정이 증가되어 버린다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 제조공정의 증가를 억제하여, 구리의 확산을 억제하는 데 있다.
상기 목적을 달성하기 위해, 본 발명은, 구리 또는 구리합금으로 이루어진 소스 전극 및 드레인 전극을 산화물 반도체로 이루어진 반도체층에 의해 피복하도록 한 것이다.
구체적으로 본 발명에 관한 액티브 매트릭스 기판은, 매트릭스상으로 형성된 복수의 화소 전극과, 상기 각 화소 전극에 각각 접속되어, 각각, 절연 기판에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상에 상기 게이트 전극에 겹치도록 채널영역이 형성된 반도체층, 그리고 이 게이트 절연막 상에 이 반도체층의 채널영역을 개재하여 서로 이간하도록 구리 또는 구리합금에 의해 형성된 소스 전극 및 드레인 전극을 갖는 복수의 박막 트랜지스터를 구비한 액티브 매트릭스 기판에 있어서, 상기 반도체층은, 산화물 반도체에 의해 상기 소스 전극 및 드레인 전극을 피복하도록 형성되는 것을 특징으로 한다.
상기 구성에 의하면, 게이트 절연막 상의 소스 전극 및 드레인 전극이 구리 또는 구리합금에 의해 구성되므로, 구리의 확산이 염려되나, 소스 전극 및 드레인 전극이 산화물 반도체로 이루어진 반도체층에 의해 피복되므로, 구리의 상층으로의 확산이 억제된다. 여기서, 구리의 상층으로의 확산을 억제하기 위한 반도체층은, 종래부터 이용되어 온 비정질 실리콘 대신에 산화물 반도체를 이용하여, 소스 전극 및 드레인 전극을 피복함으로써 형성되므로, 제조공정의 증가를 억제하여 구리의 확산이 억제된다. 또, 구리의 확산이 억제되므로, 박막 트랜지스터의 임계값 전압(Vth)의 변동이 억제된다.
상기 소스 전극 및 드레인 전극의 상기 게이트 절연막측에는, 이 소스 전극 및 드레인 전극으로부터의 구리의 확산을 억제하기 위한 배리어층이 형성되어도 된다.
상기 구성에 의하면, 소스 전극 및 드레인 전극의 게이트 절연막측에 배리어층이 형성되므로, 구리의 하층으로의 확산이 억제된다.
상기 게이트 절연막은, 산화 실리콘막으로 이루어져도 된다.
상기 구성에 의하면, 게이트 절연막이 산화 실리콘막으로 이루어지므로, 예를 들어, 질화 실리콘막에서 염려되는 막 중의 수소탈리로 인한 (산화물 반도체로 이루어진) 반도체층의 산소결손 발생이 억제된다. 또, 게이트 절연막이 산화 실리콘막으로 이루어지므로, 소스 전극 및 드레인 전극으로부터의 구리의 하층으로의 확산이 염려되나, 소스 전극 및 드레인 전극의 게이트 절연막측에 배리어층이 형성되는 경우에는, 구리의 하층으로의 확산이 유효하게 억제된다.
상기 각 박막 트랜지스터를 피복하도록, 산화 실리콘막으로 이루어진 층간 절연막이 형성되어도 된다.
상기 구성에 의하면, 각 박막 트랜지스터를 피복하도록, 산화 실리콘막으로 이루어진 층간 절연막이 형성되므로, 예를 들어, 질화 실리콘막에서 염려되는 막 중의 수소탈리로 인한 (산화물 반도체층으로 이루어진) 반도체층의 산소결손 발생이 억제된다. 또, 각 박막 트랜지스터를 피복하도록, 산화 실리콘막으로 이루어진 층간 절연막이 형성되므로, 소스 전극 및 드레인 전극으로부터의 구리의 상층으로의 확산이 염려되나, 소스 전극 및 드레인 전극을 피복하도록 산화물 반도체로 이루어진 반도체층이 형성되므로, 구리의 상층으로의 확산이 유효하게 억제된다.
상기 각 화소 전극은, 상기 층간 절연막 상에 형성되고, 이 층간 절연막에 형성된 콘택트 홀, 및 상기 반도체층에 형성된 콘택트 홀을 개재하여, 상기 각 박막 트랜지스터의 드레인 전극에 접속되고, 상기 층간 절연막에 형성된 콘택트 홀은, 상기 반도체층에 형성된 콘택트 홀보다 평면에서 보아 크고, 이 층간 절연막에 형성된 콘택트 홀의 내벽(內壁)과 이 반도체층에 형성된 콘택트 홀의 내벽과의 사이에는, 단차(段差)가 형성되어도 된다.
상기 구성에 의하면, 층간 절연막 및 반도체층의 각 콘택트 홀을 개재하여, 화소 전극 및 드레인 전극이 서로 접속되고, 층간 절연막의 콘택트 홀이 반도체층의 콘택트 홀보다 평면에서 보아 크고, 층간 절연막의 콘택트 홀 내벽과 반도체층의 콘택트 홀 내벽과의 사이에 단차가 형성되므로, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 반도체층의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀 내벽의 전체적인 경사가 단차의 분만큼 완만하게 된다. 이에 따라, 화소 전극을 형성하기 위한 투명도전막이 콘택트 홀 내벽의 표면 전체에 성막되기 쉬어지므로, 화소 전극 및 박막 트랜지스터(의 드레인 전극)가 보다 확실하게 접속된다.
상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 하층 배선과, 상기 각 화소 전극과 동일 층에 동일 재료에 의해 형성되어, 상기 하층 배선에 접속된 배선 단자층을 구비하고, 상기 하층 배선 및 배선 단자층은, 상기 층간 절연막에 형성된 콘택트 홀 및 상기 게이트 절연막에 형성된 콘택트 홀을 개재하여 서로 접속되며, 상기 게이트 절연막 및 층간 절연막의 사이에는, 상기 게이트 절연막에 형성된 콘택트 홀을 둘러쌈과 동시에, 상기 층간 절연막에 형성된 콘택트 홀로부터 노출되도록, 상기 반도체층과 동일 재료에 의해 다른 반도체층이 고리형으로 형성되어도 된다.
상기 구성에 의하면, 층간 절연막 및 게이트 절연막의 각 콘택트 홀을 개재하여, 하층 배선 및 배선 단자층이 서로 접속되고, 게이트 절연막 및 층간 절연막 사이에는, 게이트 절연막의 콘택트 홀을 둘러쌈과 동시에, 층간 절연막의 콘택트 홀로부터 노출되도록, 다른 반도체층이 고리형으로 형성되므로, 산화물 반도체로 이루어진 다른 반도체층이 층간 절연막에 콘택트 홀을 형성할 때의 에칭 스토퍼(etching stopper)로 기능함으로써, 층간 절연막의 콘택트 홀이 게이트 절연막의 콘택트 홀보다 평면에서 보아 크고, 층간 절연막의 콘택트 홀의 내벽과 게이트 절연막의 콘택트 홀의 내벽과의 사이에 단차가 형성되게 된다. 때문에, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 게이트 절연막의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀 내벽의 전체적인 경사가 단차의 분만큼 완만하게 된다. 이에 따라, 배선 단자층을 형성하기 위한 투명도전막이 콘택트 홀 내벽의 표면 전체에 성막되기 쉬워지므로, 배선 단자층 및 하층 배선이 보다 확실하게 접속된다.
상기 하층 배선은, 상기 게이트 전극에 접속된 게이트 배선이라도 된다.
상기 구성에 의하면, 하층 배선이 게이트 전극에 접속된 게이트 배선이므로, 배선 단자층 및 게이트 배선이 보다 확실하게 접속된다.
상기 소스 전극 및 드레인 전극과 동일 층에 동일 재료에 의해 형성되어, 상기 반도체층에 의해 피복되며, 또한 이 소스 전극에 접속된 소스 배선과, 상기 각 화소 전극과 동일 층에 동일 재료에 의해 형성되어, 상기 하층 배선 및 소스 배선을 서로 접속하기 위한 배선 접속층을 구비하며, 상기 소스 배선 및 배선 접속층은, 상기 층간 절연막에 형성된 콘택트 홀, 및 상기 반도체층에 형성된 콘택트 홀을 개재하여 서로 접속되고, 상기 소스 배선 및 배선 접속층의 접속부분에서는, 상기 층간 절연막에 형성된 콘택트 홀이 상기 반도체층에 형성된 콘택트 홀보다 평면에서 보아 크고, 이 층간 절연막에 형성된 콘택트 홀의 내벽과 이 반도체층에 형성된 콘택트 홀의 내벽과의 사이에 단차가 형성되며, 상기 하층 배선 및 배선 접속층은, 상기 층간 절연막에 형성된 콘택트 홀, 및 상기 게이트 절연막에 형성된 콘택트 홀을 개재하여 서로 접속되고, 상기 하층 배선 및 배선 접속층의 접속부분에서는, 상기 반도체층이, 상기 게이트 절연막 및 층간 절연막 사이에서, 상기 게이트 절연막에 형성된 콘택트 홀을 둘러쌈과 동시에, 상기 층간 절연막에 형성된 콘택트 홀로부터 노출되도록 형성되어도 된다.
상기 구성에 의하면, 층간 절연막 및 반도체층의 각 콘택트 홀을 개재하여, 소스 배선 및 배선 접속층이 서로 접속되고, 층간 절연막의 콘택트 홀이 반도체층의 콘택트 홀보다 평면에서 보아 크고, 층간 절연막의 콘택트 홀 내벽과 반도체층의 콘택트 홀 내벽과의 사이에 단차가 형성되므로, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 반도체층의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀 내벽의 전체적인 경사가 단차의 분만큼 완만하게 된다. 또, 층간 절연막 및 게이트 절연막의 각 콘택트 홀을 개재하여, 하층 배선 및 배선 접속층이 서로 접속되고, 하층 배선 및 배선 접속층의 접속부분에서는, 게이트 절연막 및 층간 절연막의 사이에서, 게이트 절연막의 콘택트 홀을 둘러쌈과 동시에, 층간 절연막의 콘택트 홀로부터 노출되도록 반도체층이 형성되므로, 산화물 반도체층으로 이루어진 반도체층이 층간 절연막에 콘택트 홀을 형성할 때의 에칭 스토퍼로 기능함으로써, 층간 절연막의 콘택트 홀이 게이트 절연막의 콘택트 홀보다 평면에서 보아 크고, 층간 절연막의 콘택트 홀의 내벽과 게이트 절연막의 콘택트 홀 내벽과의 사이에 단차가 형성되게 된다. 때문에, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 게이트 절연막의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀 내벽의 전체적인 경사가 단차의 분만큼 완만하게 된다. 이에 따라, 배선 접속층을 형성하기 위한 투명 도전막이 각 콘택트 홀 내벽의 표면 전체에 성막되기 쉬워지므로, 소스 배선 및 하층 배선이 보다 확실하게 접속된다.
또, 본 발명에 관한 표시패널은, 서로 대향하도록 형성된 액티브 매트릭스 기판 및 대향 기판과, 상기 액티브 매트릭스 기판 및 대향 기판 사이에 형성된 표시 매체층을 구비한 표시패널에 있어서, 상기 액티브 매트릭스 기판은, 매트릭스상으로 형성된 복수의 화소 전극과, 상기 각 화소 전극에 각각 접속되어, 각각, 절연 기판에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상에 상기 게이트 전극에 겹치도록 채널영역이 형성된 반도체층, 그리고 이 게이트 절연막 상에 이 반도체층의 채널영역을 개재하여 서로 이간하도록 구리 또는 구리합금에 의해 형성된 소스 전극 및 드레인 전극을 갖는 복수의 박막 트랜지스터를 구비하고, 상기 반도체층은, 산화물 반도체에 의해 상기 소스 전극 및 드레인 전극을 피복하도록 형성되는 것을 특징으로 한다.
상기 구성에 의하면, 액티브 매트릭스 기판에 있어서, 게이트 절연막 상의 소스 전극 및 드레인 전극이 구리 또는 구리합금에 의해 구성되므로, 구리의 확산이 염려되나, 소스 전극 및 드레인 전극이 산화물 반도체로 이루어진 반도체층에 의해 피복되므로, 구리의 상층으로의 확산이 억제된다. 여기서, 구리의 상층으로의 확산을 억제하기 위한 반도체층은, 종래부터 이용되어 온 비정질 실리콘 대신에 산화물 반도체를 이용하여, 소스 전극 및 드레인 전극을 피복함으로써 형성되므로, 액티브 매트릭스 기판을 구비한 표시패널에 있어서, 제조공정의 증가를 억제하여, 구리의 확산이 억제된다. 또, 구리의 확산이 억제되므로, 박막 트랜지스터의 임계값 전압(Vth)의 변동이 억제됨과 동시에, 표시 매체층을 구성하는 표시 매체 재료의 열화(劣化)가 억제된다.
본 발명에 의하면, 구리 또는 구리합금으로 이루어진 소스 전극 및 드레인 전극이 산화물 반도체로 이루어진 반도체층에 의해 피복되므로, 제조공정의 증가를 억제하여, 구리의 확산을 억제할 수 있다.
도 1은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 평면도이다.
도 2는, 도 1 중의 II-II선을 따라 액티브 매트릭스 기판 및 이를 구비한 액정표시패널의 단면도이다.
도 3은, 도 1 중의 III-III선을 따른 액티브 매트릭스 기판의 단면도이다.
도 4는, 제 1 실시형태에 관한 액티브 매트릭스 기판 배선 단자부의 평면도이다.
도 5는, 도 4 중의 V-V선을 따른 액티브 매트릭스 기판 배선 단자부의 단면도이다.
도 6은, 제 1 실시형태에 관한 액티브 매트릭스 기판 배선 접속부의 평면도이다.
도 7은, 도 6 중의 VII-VII선을 따른 액티브 매트릭스 기판 배선 접속부의 단면도이다.
도 8은, 제 1 실시형태에 관한 액티브 매트릭스 기판 제조방법을 화소부의 단면으로 나타내는 설명도이다.
도 9는, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조방법을 배선 단자부의 단면으로 나타내는 설명도이다.
도 10은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조방법을 배선 접속부의 단면으로 나타내는 설명도이다.
도 11은, 제 2 실시형태에 관한 액티브 매트릭스 기판을 구비한 액정표시패널의 단면도이다.
도 12는, 제 2 실시형태에 관한 액티브 매트릭스 기판 배선 단자부의 평면도이다.
도 13은, 도 12 중의 XIII-XIII선을 따른 액티브 매트릭스 기판 배선 단자부의 단면도이다.
도 14는, 제 2 실시형태에 관한 액티브 매트릭스 기판 배선 접속부의 평면도이다.
도 15는, 도 14 중의 XV-XV선을 따른 액티브 매트릭스 기판의 배선 접속부의 단면도이다.
도 16은, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조방법을 화소부의 단면으로 나타내는 설명도이다.
도 17은, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조방법을 배선 단자부의 단면으로 나타내는 설명도이다.
도 18은, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조방법을 배선 접속부의 단면으로 나타내는 설명도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 그리고, 본 발명은, 이하의 각 실시형태에 한정되는 것은 아니다.
≪제 1 실시형태≫
도 1~도 10은, 본 발명에 관한 액티브 매트릭스 기판 및 표시패널의 제 1 실시형태를 나타낸다. 구체적으로는, 도 1은, 본 실시형태의 액티브 매트릭스 기판(20a)의 평면도이고, 도 2는, 도 1 중의 II-II선을 따라 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)의 단면도이고, 도 3은, 도 1 중의 III-III선을 따른 액티브 매트릭스 기판(20a)의 단면도이다. 또, 도 4는, 액티브 매트릭스 기판(20a)의 배선 단자부의 평면도이며, 도 5는 도 4 중의 V-V선을 따른 그 단면도이다. 또한, 도 6은, 액티브 맥트릭스 기판(20a)의 배선 접속부의 평면도이고, 도 7은, 도 6 중의 VII-VII선을 따른 그 단면도이다.
액정표시패널(50a)은, 도 2에 나타내듯이, 서로 대향하도록 배치된 액티브 매트릭스 기판(20a) 및 대향 기판(30)과, 액티브 매트릭스 기판(20a) 및 대향 기판(30) 사이에 표시 매체층으로써 형성된 액정층(40)과, 액티브 매트릭스 기판(20a) 및 대향 기판(30)을 서로 접착함과 동시에, 액티브 매트릭스 기판(20a) 및 대향 기판(30) 사이에 액정층(40)을 봉입(封入)하기 위해 틀형상으로 형성된 씰(seal)재(도시 않음)를 구비한다.
액티브 매트릭스 기판(20a)은, 도 1 및 도 2에 나타내듯이, 절연 기판(10a)과, 절연 기판(10a) 상에 서로 평행으로 연장되도록 하층 배선으로써 형성된 복수의 게이트 배선(11a)과, 각 게이트 배선(11a)과 직교하는 방향으로 서로 평행으로 연장되도록 형성된 복수의 소스 배선(15a)과, 각 게이트 배선(11a) 및 각 소스 배선(15a)의 교차부분마다, 즉, 각 화소마다 각각 형성된 복수의 TFT(5)와, 각 TFT(5)를 피복하도록 형성된 층간 절연막(17a)과, 층간 절연막(17a) 상에 매트릭스상으로 형성된 복수의 화소 전극(18a)과, 각 화소 전극(18a)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
TFT(5)는, 도 1 및 도 2에 나타내듯이, 절연 기판(10a) 상에 형성된 게이트 전극(11a)과, 게이트 전극(11a)을 피복하도록 형성된 게이트 절연막(12a)과, 게이트 절연막(12a) 상에 게이트 전극(11a)에 겹치도록 채널영역(C)이 형성된 반도체층(16a)과, 게이트 절연막(12a) 상에 게이트 전극(11a)에 겹침과 동시에, 반도체층(16a)의 채널영역(C)을 개재하여 서로 이간하도록 형성된 소스 전극(15aa)및 드레인 전극(15b)을 구비한다.
게이트 전극(11a)은, 도 1에 나타내듯이, 각 게이트 배선(11a)의 일부이다.
소스 전극(15aa)은, 도 1에 나타내듯이, 각 소스 배선(15a)이 측방으로 L자형으로 돌출된 부분이다. 또, 소스 배선(15a) 및 소스 전극(15aa)은, 도 2에 나타내듯이, 게이트 절연막(12a) 상에 형성된 배리어층(13a)과, 배리어층(13a) 상에 적층된 구리로 이루어진 배선층(14a)을 구비한다.
드레인 전극(15b)은, 도 1 및 도 2에 나타내듯이, 반도체층(16a)에 형성된 콘택트 홀(Ha) 및 층간 절연막(17a)에 형성된 콘택트 홀(Hb)을 개재하여 화소 전극(18a)에 접속된다. 또, 드레인 전극(15b)은, 도 2에 나타내듯이, 게이트 절연막(12a) 상에 형성된 배리어층(13b)과, 배리어층(13b) 상에 적층된 구리로 이루어진 배선층(14b)을 구비한다. 여기서, 도 1 및 도 2에 나타내듯이, 층간 절연막(17a)에 형성된 콘택트 홀(Hb)은, 반도체층(16a)에 형성된 콘택트 홀(Ha)보다 평면에서 보아 크고, 층간 절연막(17a)에 형성된 콘택트 홀(Hb) 내벽과 반도체층(16a)에 형성된 콘택트 홀(Ha) 내벽과의 사이에는, 단차(S)가 형성된다.
반도체층(16a)은, 예를 들어, In-Ga-Zn-O계 등의 산화물 반도체로 이루어지고, 도 2에 나타내듯이, 소스 전극(15aa) 및 드레인 전극(15b) 사이에 채널영역(C)을 갖는다. 또, 반도체층(16a)은, 도 1~도 3에 나타내듯이, 소스 배선(15a), 소스 전극(15aa) 및 드레인 전극(15b)을 피복하도록 형성된다.
게이트 배선(11a)은, 화상표시를 행하는 표시영역 외측으로 인출되고, 도 4 및 도 5에 나타내듯이, 이 단부(端部)에서 게이트 절연막(12a)에 형성된 콘택트 홀(Hc) 및 층간 절연막(17a)에 형성된 콘택트 홀(Hd)을 개재하여 소스 배선(15a)이 연장되는 방향을 따라 배열된 각 배선 단자층(18b)에 접속된다. 여기서, 게이트 배선(11a) 및 배선 단자층(18b)의 접속부분에서는, 게이트 절연막(12a) 및 층간 절연막(17a) 사이에서, 게이트 절연막(12a)에 형성된 콘택트 홀(Hc)을 둘러쌈과 동시에, 층간 절연막(17a)에 형성된 콘택트 홀(Hd)로부터 노출되도록, 반도체층(16b)이 고리형으로 형성된다. 즉, 도 4 및 도 5에 나타내듯이, 층간 절연막(17a)에 형성된 콘택트 홀(Hd) 내벽과 게이트 절연막(12a)에 형성된 콘택트 홀(Hc) 내벽과의 사이에는, 단차(S)가 형성된다.
소스 배선(15a)은, 표시영역 외측으로 인출되고, 도 6 및 도 7에 나타내듯이, 이 단부에서 배선 접속층(18c)을 개재하여 다른 하층 배선으로써 형성된 소스 인출 배선(11b)에 접속되고, 이 소스 인출 배선(11b)이, 게이트 배선(11a)과 마찬가지로, 게이트 배선(11a)이 연장되는 방향을 따라 배열된 각 배선 단자층(18b)에 접속된다(도 4 및 도 5 참조). 여기서, 소스 배선(15a)은, 도 6 및 도 7에 나타내듯이, 반도체층(16a)에 형성된 콘택트 홀(He) 및 층간 절연막(17a)에 형성된 콘택트 홀(Hf)을 개재하여 배선 접속층(18c)에 접속된다. 그리고, 도 6 및 도 7에 나타내듯이, 층간 절연막(17a)에 형성된 콘택트 홀(Hf)은, 반도체층(16a)에 형성된 콘택트 홀(He)보다 평면에서 보아 크고, 층간 절연막(17a)에 형성된 콘택트 홀(Hf) 내벽과 반도체층(16a)에 형성된 콘택트 홀(He) 내벽과의 사이에는, 단차(S)가 형성된다. 또, 소스 인출 배선(11b)은, 도 6 및 도 7에 나타내듯이, 게이트 절연막(12a)에 형성된 콘택트 홀(Hg) 및 층간 절연막(17a)에 형성된 콘택트 홀(Hh)을 개재하여 배선 접속층(18c)에 접속된다. 그리고, 소스 인출 배선(11b) 및 배선 접속층(18c)의 접속부분에서는, 도 6 및 도 7에 나타내듯이, 게이트 절연막(12a) 및 층간 절연막(17a) 사이에서, 반도체층(16a)이 게이트 절연막(12a)에 형성된 콘택트 홀(Hg)을 둘러쌈과 동시에, 층간 절연막(17a)에 형성된 콘택트 홀(Hh)로부터 노출되도록 형성된다. 즉, 도 6 및 도 7에 나타내듯이, 층간 절연막(17a)에 형성된 콘택트 홀(Hh) 내벽과 게이트 절연막(12a)에 형성된 콘택트 홀(Hg) 내벽과의 사이에는, 단차(S)가 형성된다.
대향 기판(30)은, 도 2에 나타내듯이, 절연 기판(10b)과, 절연 기판(10b) 상에 격자상으로 형성된 블랙 매트릭스 그리고 이 블랙 매트릭스의 각 격자 사이에 각각 형성된 적색층, 녹색층 및 청색층 등 복수의 착색층을 갖는 컬러필터(21)와, 컬러필터(21)를 피복하도록 형성된 공통전극(22)과, 공통전극(22)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
액정층(40)은, 전기 광학 특성을 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
상기 구성의 액정표시패널(50a)은, 액티브 매트릭스 기판(20a) 상의 각 화소 전극(18a)과 대향전극(30) 상의 공통전극(22)과의 사이에 배치되는 액정층(40)에 각 화소마다 소정의 전압을 인가하고, 액정층(40)의 배향상태를 바꿈으로써, 각 화소마다 패널 내를 투과하는 빛의 투과율을 조정하여, 화상을 표시하도록 구성된다.
다음에, 본 실시형태의 액정표시패널(50a)의 제조방법에 대해, 도 8~도 10을 이용하여 설명한다. 여기서, 도 8, 도 9 및 도 10은, 액티브 매트릭스 기판(20a)의 제조방법을 화소부, 배선 단자부 및 배선 접속부의 단면으로 각각 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은, 액티브 매트릭스 기판 제조공정, 대향 기판 제조공정 및 액정 주입공정을 구비한다.
<액티브 매트릭스 기판 제조공정>
먼저, 유리 기판 등 절연 기판(10a)의 기판 전체에, 스퍼터링법(sputtering)에 의해, 예를 들어, 티타늄막, 알루미늄막 및 티타늄막 등을 차례로 성막하고, Ti／Al／Ti막(두께 100㎚~500㎚ 정도) 등의 금속적층막을 성막한 후에, 이 금속적층막에 대해, 포토리소 그래피(photolithography), ? 에칭(wet etching) 또는 드라이 에칭(dry etching) 및 레지스트(resist)의 박리 세척을 행함으로써, 도 8(a), 도 9(a) 및 도 10(a)에 나타내듯이, 게이트 배선(11a) 및 소스 인출 배선(11b)을 형성한다.
계속해서, 게이트 배선(11a) 및 소스 인출 배선(11b)이 형성된 기판 전체에, CVD(Chemical Vapor Deposition)법에 의해, 예를 들어, 산화 실리콘막(두께 200㎚~500㎚ 정도) 등의 무기 절연막(12)(도 8(b), 도 9(b) 및 도 10(b) 참조)을 성막하고, 추가로, 스퍼터링법에 의해, 예를 들어, 티타늄막(두께 10㎚~100㎚ 정도) 등의 배리어막 및 구리막(두께 100㎚~300㎚ 정도)을 차례로 성막한 후에, 이 배리어막 및 구리막의 적층막에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트의 박리 세척을 행함으로써, 도 8(b) 및 도 10(b)에 나타내듯이, 소스 배선(15a), 소스 전극(15aa) 및 드레인 전극(15b)을 형성한다.
그리고, 소스 배선(15a), 소스 전극(15aa) 및 드레인 전극(15b)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, InGaZnO4 등 In-Ga-Zn-O계의 산화물 반도체막(두께 20㎚~200㎚ 정도)을 성막한 후에, 이 산화물 반도체막에 대해, 포토리소 그래피, ? 에칭 및 레지스트의 박리 세척을 행함으로써, 도 8(c), 도 9(c), 도 10(c)에 나타내듯이, 콘택트 홀(Ha), (He) 및 (Hg)을 갖는 반도체층(16a) 그리고 콘택트 홀(Hc)을 갖는 반도체층(16b)을 형성한다.
계속해서, 반도체층(16a) 및 (16b)이 형성된 기판 전체에, CVD법에 의해, 예를 들어, 산화 실리콘막(두께 100㎚~300㎚ 정도) 등의 무기 절연막을 성막한 후에, 이 무기 절연막 및 먼저 성막된 무기 절연막(12)에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트의 박리 세척을 행함으로써, 도 8(d), 도 9(d) 및 도 10(d)에 나타내듯이, 콘택트 홀(Hc) 및 (Hg)을 갖는 게이트 절연막(12a), 그리고 콘택트 홀(Hb), (Hd), (Hf) 및 (Hh)을 갖는 층간 절연막(17a)을 형성한다. 여기서, 무기 절연막(12)을 에칭하여, 게이트 절연막(12a)을 형성할 때에는, 반도체층(16a) 및 (16b)이 에칭 스토퍼로 기능하게 된다.
마지막으로, 게이트 절연막(12a) 및 층간 절연막(17a)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, ITO(Indium Tin Oxide)막(두께 50㎚~200㎚ 정도) 등의 투명도전막을 성막한 후에, 이 투명도전막에 대해, 포토리소 그래피, ? 에칭 및 레지스트의 박리 세척을 행함으로써, 도 2, 도 5 및 도 7에 나타내듯이, 화소 전극(18a), 배선 단자층(18b) 및 배선 접속층(18c)을 형성한다.
이상과 같이 하여, 액티브 매트릭스 기판(20a)을 제조할 수 있다.
<대향 기판 제조공정>
먼저, 유리 기판 등 절연성 기판(10b)의 기판 전체에, 스핀코팅법(spin coating) 또는 슬릿코팅법(slit coating)에 의해, 예를 들어, 검정색으로 착색된 감광성 수지를 도포한 후에, 이 도포막을 노광(露光) 및 현상함으로써, 블랙 매트릭스를 두께 1.0㎛ 정도로 형성한다.
계속해서, 상기 블랙 매트릭스가 형성된 기판 전체에, 스핀코팅법 또는 슬릿코팅법에 의해, 예를 들어, 적색, 녹색 또는 청색으로 착색된 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써 선택한 색의 착색층(예를 들어, 적색층)을 두께 2.0㎛ 정도로 형성한다. 그리고, 다른 2색에 대해서도 마찬가지 공정을 반복하여, 다른 2색의 착색층(예를 들어, 녹색층 및 청색층)을 두께 2.0㎛ 정도로 형성함으로써, 컬러필터(21)를 형성한다.
마지막으로, 컬러필터(21)가 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어 ITO막(두께 50㎚~200㎚ 정도) 등의 투명절연막을 성막함으로써, 공통전극(22)을 형성한다.
이상과 같이 하여, 대향 기판(30)을 제조할 수 있다.
<액정 주입공정>
먼저, 상기 액티브 매트릭스 기판 제조공정에 의해 제조된 액티브 매트릭스 기판(20a), 및 상기 대향 기판 제조공정에 의해 제조된 대향 기판(30)의 각 표면에, 인쇄법에 의해 폴리이미드(polyimide)의 수지막을 도포한 후에, 이 도포막에 대해, 소성(燒成) 및 러빙(rubbing)처리를 행함으로써, 배향막(配向膜)을 형성한다.
계속해서, 예를 들어, 상기 배향막이 형성된 대향 기판(30) 표면에, UV(ultraviolet) 경화(硬化) 및 열경화 병용형 수지 등으로 이루어진 씰(seal)재를 틀형상으로 인쇄한 후에, 씰재 내측에 액정재료를 적하(滴下)한다.
또한, 상기 액정재료가 적하된 대향 기판(30)과, 상기 배향막이 형성된 액티브 매트릭스 기판(20a)을, 감압 하에서 맞붙인 후에, 이 맞붙인 접합체를 대기압에 개방함으로써, 이 접합체의 표면 및 이면을 가압한다.
그리고, 상기 접합체에 협지(挾持)된 씰재에 UV광을 조사한 후에, 이 접합체를 가열함으로써 씰재를 경화시키고, 액티브 매트릭스 기판(20a) 및 대향 기판(30) 사이에 액정층(40)을 봉입한다.
마지막으로, 액정층(40)을 봉입한 접합체를, 예를 들어, 다이싱(dicing)에 의해 절단함으로써, 불필요한 부분을 제거한다.
이상과 같이 하여, 본 실시형태의 액정표시패널(50a)을 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 게이트 절연막(12a) 상의 소스 전극(15aa) 및 드레인 전극(15b)이 구리에 의해 구성되므로, 구리의 확산이 염려되나, 소스 전극(15aa) 및 드레인 전극(15b)이 산화물 반도체로 이루어진 반도체층(16a)에 의해 피복되므로, 구리의 상층으로의 확산을 억제할 수 있다. 여기서, 구리의 상층으로의 확산을 억제하기 위한 반도체층(16a)은, 종래부터 이용되어 온 비정질 실리콘 대신에 산화물 반도체를 이용하여, 소스 전극(15aa) 및 드레인 전극(15b)을 피복함으로써 형성되므로, 제조공정의 증가를 억제하여, 구리의 확산을 억제할 수 있다. 또, 구리의 확산을 억제할 수 있으므로, TFT(5)의 임계값 전압(Vth)의 변동을 억제할 수 있음과 동시에, 액정층(40)을 구성하는 액정재료의 열화를 억제할 수 있어, 구리 배선을 이용하여도, 신뢰성 높은 표시패널을 실현할 수 있다.
또, 본 실시형태의 액티브 맥트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 소스 전극(15aa) 및 드레인 전극(15b)의 게이트 절연막(12a)측에 배리어층(13a) 및 (13b)이 형성되므로, 구리의 하층으로의 확산을 억제할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 게이트 절연막(12a)이 산화 실리콘막으로 이루어지므로, 예를 들어 질화 실리콘막에서 염려되는 막 중의 수소탈리에 의한 반도체층(16a)의 산소결손 발생을 억제할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 각 TFT(5)를 피복하도록, 산화 실리콘막으로 이루어진 층간 절연막(17a)이 형성되므로, 예를 들어, 질화 실리콘막에서 염려되는 막 중의 수소탈리에 의한 반도체층(16a)의 산소결손 발생을 억제할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 층간 절연막(17a) 및 반도체층(16a)의 각 콘택트 홀(Hb) 및 (Ha)을 개재하여, 화소 전극(18a) 및 드레인 전극(15b)이 서로 접속되고, 층간 절연막(17a)의 콘택트 홀(Hb)이 반도체층(16a)의 콘택트 홀(Ha)보다 평면에서 보아 크고, 층간 절연막(17a)의 콘택트 홀(Hb)의 내벽과 반도체층(16a)의 콘택트 홀(Ha) 내벽과의 사이에 단차(S)가 형성되므로, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 반도체층의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀(Ha) 및 (Hb)을 갖는 콘택트 홀 내벽의 전체적인 경사를 단차(S)의 분만큼 완만하게 할 수 있다. 이에 따라, 화소 전극(18a)을 형성하기 위한 투명도전막이 각 콘택트 홀(Ha) 및 (Hb) 내벽의 표면 전체에 성막되기 쉬워지므로, 화소 전극(18a) 및 TFT(5)의 드레인 전극(15b)을 보다 확실하게 접속시킬 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 층간 절연막(17a) 및 게이트 절연막(12a)의 각 콘택트 홀(Hd) 및 (Hc)을 개재하여, 하층 배선(게이트 배선(11a) 또는 소스 인출 배선(11b)) 및 배선 단자층(18b)이 서로 접속되고, 게이트 절연막(12a) 및 층간 절연막(17a) 사이에는, 게이트 절연막(12a)의 콘택트 홀(Hc)을 둘러쌈과 동시에, 층간 절연막(17a)의 콘택트 홀(Hd)로부터 노출되도록, 반도체층(16b)이 고리형으로 형성되므로, 산화물 반도체로 이루어진 반도체층(16b)이 층간 절연막(17a)에 콘택트 홀(Hd)을 형성할 때의 에칭 스토퍼로 기능함으로써, 층간 절연막(17a)의 콘택트 홀(Hd)이 게이트 절연막(12a)의 콘택트 홀(Hc)보다 평면에서 보아 크고, 층간 절연막(17a)의 콘택트 홀(Hd) 내벽과 게이트 절연막(12a)의 콘택트 홀(Hc) 내벽과의 사이에 단차(S)가 형성되게 된다. 때문에, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 게이트 절연막의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀(Hc) 및 (Hd)을 갖는 콘택트 홀 내벽의 전체적인 경사를 단차(S)의 분만큼 완만하게 할 수 있다. 이에 따라, 배선 단자층(18b)을 형성하기 위한 투명도전막이 각 콘택트 홀(Hc) 및 (Hd) 내벽의 표면 전체에 성막되기 쉬워지므로, 배선 단자층(18b) 및 하층 배선(게이트 배선(11a) 또는 소스 인출 배선(11b))을 보다 확실하게 접속할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정패시패널(50a)에 의하면, 층간 절연막(17a) 및 반도체층(16a)의 각 콘택트 홀(Hf) 및 (He)을 개재하여, 소스 배선(15a) 및 배선 접속층(18c)이 서로 접속되고, 층간 절연막(17a)의 콘택트 홀(Hf)이 반도체층(16a)의 콘택트 홀(He)보다 평면에서 보아 크고, 층간 절연막(17a)의 콘택트 홀(Hf) 내벽과 반도체층(16a)의 콘택트 홀(He) 내벽과의 사이에 단차(S)가 형성되므로, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 반도체층의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀(He) 및 (Hf)을 갖는 콘택트 홀 내벽의 전체적인 경사를 단차(S)의 분만큼 완만하게 할 수 있다. 또, 층간 절연막(17a) 및 게이트 절연막(12a)의 각 콘택트 홀(Hh) 및 (Hg)을 개재하여, 소스 인출 배선(11b) 및 배선 접속층(18c)이 서로 접속되고, 소스 인출 배선(11b) 및 배선 접속층(18c)의 접속부분에서는, 게이트 절연막(12a) 및 층간 절연막(17a)의 사이에서, 게이트 절연막(12a)의 콘택트 홀(Hg)을 둘러쌈과 동시에, 층간 절연막(17a)의 콘택트 홀(Hh)로부터 노출되도록 반도체층(16a)이 형성되므로, 반도체층(16a)이 층간 절연막(17a)에 콘택트 홀을 형성할 때의 에칭 스토퍼로 기능함으로써, 층간 절연막(17a)의 콘택트 홀(Hh)이 게이트 절연막(12a)의 콘택트 홀(Hg)보다 평면에서 보아 크고, 층간 절연막(17a)의 콘택트 홀(Hh) 내벽과 게이트 절연막(12a)의 콘택트 홀(Hg) 내벽과의 사이에 단차(S)가 형성되게 된다. 때문에, 예를 들어, 층간 절연막의 콘택트 홀 내벽과 게이트 절연막의 콘택트 홀 내벽이 연속되어 양자 사이에 단차가 형성되지 않은 경우보다, 콘택트 홀(Hg) 및 (Hh)을 갖는 콘택트 홀 내벽의 전체적인 경사를 단차(S)의 분만큼 완만하게 할 수 있다. 이에 따라, 배선 접속층(18c)을 형성하기 위한 투명도전막이 각 콘택트 홀(He), (Hf), (Hg) 및 (Hh)의 내벽의 표면 전체에 성막되기 쉬워지므로, 소스 배선(15a) 및 소스 인출 배선(11b)을 보다 확실하게 접속시킬 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 채널로써 산화물 반도체로 이루어진 반도체층(16a)이 형성되므로, 고 이동도, 고 신뢰성 및 저 오프전류 등 양호한 특성을 갖는 TFT(5)를 실현할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(20a) 및 이를 구비한 액정표시패널(50a)에 의하면, 구리로 이루어진 배선층(14a) 및 (14b)을 이용하므로, 표시패널의 대화면화, 고 정세(精細)화, 배속구동 표시화 및 저소비 전력화를 유효하게 실현할 수 있다.
≪제 2 실시형태≫
도 11~도 18은, 본 발명에 관한 액티브 매트릭스 기판 및 표시패널의 제 2 실시형태를 나타낸다. 구체적으로 도 11은, 본 실시형태의 액티브 매트릭스 기판(20b)을 구비한 액정표시패널(50b)의 단면도이다. 또, 도 12는, 액티브 매트릭스 기판(20b)의 배선 단자부의 평면도이고, 도 13은, 도 12 중의 XIII-XIII선을 따른 그 단면도이다. 또한, 도 14는, 액티브 매트릭스 기판(20b) 배선 접속부의 평면도이며, 도 15는, 도 14 중의 XV-XV선을 따른 그 단면도이다. 그리고, 이하의 실시형태에 있어서, 도 1~도 10과 같은 부분에 대해서는 같은 부호를 사용하고, 그 상세한 설명은 생략한다.
상기 제 1 실시형태에서는, 단층(單層)의 층간 절연막(17a)이 형성된 액티브 매트릭스 기판(20a)을 구비한 액정표시패널을 예시했으나, 본 실시형태에서는, 복층(複層)의 층간 절연막(17b) 및 (19)이 형성된 액티브 매트릭스 기판(20b)을 구비한 액정표시패널(50b)을 예시한다.
액정표시패널(50b)은, 도 11에 나타내듯이, 서로 대향하도록 형성된 액티브 매트릭스 기판(20b) 및 대향 기판(30)과, 액티브 매트릭스 기판(20b) 및 대향 기판(30) 사이에 표시 매체층으로써 형성된 액정층(40)과, 액티브 매트릭스 기판(20b) 및 대향 기판(30)을 서로 접착함과 동시에, 액티브 매트릭스 기판(20b) 및 대향 기판(30) 사이에 액정층(40)을 봉입하기 위해 틀형상으로 형성된 씰재(도시 않음)를 구비한다.
액티브 매트릭스 기판(20b)에서는, 도 11에 나타내듯이, 각 TFT(5)를 피복하도록 제 1 층간 절연막(17b) 및 제 2 층간 절연막(19)이 차례로 적층되고, 제 2 층간 절연막(19) 상에 복수의 화소 전극(18a)이 매트릭스상으로 형성된다.
드레인 전극(15b)은, 도 11에 나타내듯이, 반도체층(16a)에 형성된 콘택트 홀(Ha), (제 1 층간 절연막(17b)에 형성된 콘택트 홀(Hb)) 및 제 2 층간 절연막(19)에 형성된 콘택트 홀(Hi)을 개재하여 화소 전극(18a)에 접속된다. 여기서, 제 2 층간 절연막(19)의 콘택트 홀(Hi)의 내벽은, 도 11에 나타내듯이, 그 상층부분이 완만하게 경사지도록 형성된다.
게이트 배선(11a)은, 표시영역 외측으로 인출되고, 도 12 및 도 13에 나타내듯이, 이 단부에서 (게이트 절연막(12a) 및 제 1 층간 절연막(17b)의 적층막에 형성된 콘택트 홀(Hj) 그리고) 제 2 층간 절연막(19)에 형성된 콘택트 홀(Hk)을 개재하여 소스 배선(15a)이 연장되는 방향을 따라 배열한 각 배선 단자층(18b)에 접속된다. 여기서, 제 2 층간 절연막(19)의 콘택트 홀(Hk)의 내벽은, 도 13에 나타내듯이, 이 상층부분이 완만하게 경사지도록 형성된다.
소스 배선(15a)은, 표시영역의 외측으로 인출되고, 도 14 및 도 15에 나타내듯이, 그 단부에서 배선 접속층(18c)을 개재하여 다른 하층 배선으로써 형성된 소스 인출 배선(11b)에 접속되고, 이 소스 인출 배선(11b)이, 게이트 배선(11a)과 마찬가지로, 게이트 배선(11a)이 연장되는 방향을 따라 배열된 각 배선 단자층(18b)에 접속된다(도 12 및 도 13 참조). 여기서, 소스 배선(15a)은, 도 14 및 도 15에 나타내듯이, 반도체(16a)에 형성된 콘택트 홀(Hl), (제 1 층간 절연막(17b)에 형성된 콘택트 홀(Hm) 및 제 2 층간 절연막(19)에 형성된 콘택트 홀(Hn)을 개재하여 배선 접속층(18c)에 접속된다. 그리고, 제 2 층간 절연막(19)의 콘택트 홀(Hk)의 내벽은, 도 13에 나타내듯이, 그 상층부분이 완만하게 경사지도록 형성된다. 또, 소스 인출 배선(11b)은, 도 14 및 도 15에 나타내듯이, (게이트 절연막(12a) 및 제 1 층간 절연막(17b)의 적층막에 형성된 콘택트 홀(Ho) 그리고) 제 2 층간 절연막(19)에 형성된 콘택트 홀(Hp)을 개재하여 배선 접속층(18c)에 접속된다. 그리고, 제 2 층간 절연막(19)의 콘택트 홀(Hp) 내벽은, 도 15에 나타내듯이, 그 상층부분이 완만하게 경사지도록 형성된다.
상기 구성의 액정표시패널(50b)은, 액티브 매트릭스 기판(20b) 상의 각 화소 전극(18a)과 대향 기판(30) 상의 공통전극(22)과의 사이에 배치되는 액정층(40)에 각 화소마다 소정의 전압을 인가하고, 액정층(40)의 배향상태를 바꿈으로써, 각 화소마다 패널 내를 투과하는 빛의 투과율을 조정하여, 화상을 표시하도록 구성된다.
다음에, 본 실시형태의 액정표시패널(50b)의 제조방법에 대해, 도 16~도 18을 이용하여 설명한다. 여기서, 도 16, 도 17 및 도 18은, 액티브 매트릭스 기판(20b)의 제조방법을 화소부, 배선 단자부 및 배선 접속부의 단면으로 각각 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은, 액티브 매트릭스 기판 제조공정, 대향 기판 제조공정 및 액정 주입공정을 구비하나, 대향 기판 제조공정 및 액정 주입공정에 대해서는, 상기 제 1 실시형태와 실질적으로 같으므로, 이하에, 액티브 매트릭스 기판 제조공정에 대해 설명한다.
먼저, 유리 기판 등 절연 기판(10a)의 기판 전체에, 스퍼터링법에 의해, 예를 들어, 티타늄막, 알루미늄막 및 티타늄막 등을 차례로 성막하고, Ti／Al／Ti막(두께 100㎚~500㎚ 정도) 등의 금속적층막을 성막한 후에, 이 금속적층막에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트의 박리 세척을 행함으로써, 도 16(a), 도 17(a) 및 도 (18a)에 나타내듯이, 게이트 배선(11a) 및 소스 인출 배선(11b)을 형성한다.
계속해서, 게이트 배선(11a) 및 소스 인출 배선(11b)이 형성된 기판 전체에, CVD법에 의해, 예를 들어, 산화 실리콘막(두께 200㎚~500㎚ 정도) 등의 무기 절연막(12)(도 16(b), 도 17(b), 도 18(b) 참조)을 성막하고, 추가로, 스퍼터링법에 의해, 예를 들어 티타늄막(두께 10㎚~100㎚ 정도) 등의 배리어막 및 구리막(두께 100㎚~300㎚ 정도)을 차례로 성막한 후에, 이 배리어막 및 구리막의 적층막에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트의 박리 세척을 행함으로써, 도 16(b) 및 도 18(b)에 나타내듯이, 소스 배선(15a), 소스 전극(15aa) 및 드레인 전극(15b)을 형성한다.
그리고, 소스 배선(15a), 소스 전극(15aa) 및 드레인 전극(15b)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, InGaZnO4 등의 In-Ga-Zn-O계의 산화물 반도체막(두께 20㎚~200㎚ 정도)을 성막한 후에, 이 산화물 반도체막에 대해, 포토리소 그래피, ? 에칭 및 레지스트의 박리 세척을 행함으로써, 도 16(c), 도 17(c) 및 도 18(c)에 나타내듯이, 콘택트 홀(Ha) 및 (Hl)을 갖는 반도체층(16a)을 형성한다.
계속해서, 반도체층(16a)이 형성된 기판 전체에, CVD법에 의해, 예를 들어, 산화 실리콘막(두께 100㎚~300㎚ 정도) 등의 무기 절연막을 성막한 후에, 이 무기 절연막 및 먼저 성막된 무기 절연막(12)에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트의 박리 세척을 행함으로써, 콘택트 홀(Hb), (Hj), (Hm) 및 (Ho)을 갖는 게이트 절연막(12a) 및 제 1 층간 절연막(17b)을 형성한다(도 16(d), 도 17(d) 및 도 18(d) 참조).
또한, 게이트 절연막(12a) 및 제 1 층간 절연막(17b)이 형성된 기판 전체에, 스핀코팅법 또는 슬릿코팅법에 의해, 예를 들어, 감광성 수지를 도포한 후에, 이 도포막을 노광, 현상 및 베이크(bake)함으로써, 도 16(d), 도 17(d) 및 도 18(d)에 나타내듯이, 콘택트 홀(Hi), (Hk), (Hn) 및 (Hp)을 갖는 제 2 층간 절연막(19)을 두께 2.0㎛ 정도로 형성한다. 여기서, 제 2 층간 절연막(19)의 각 콘택트 홀(Hi), (Hk), (Hn) 및 (Hp)의 내벽은, 상기 베이크 공정에 의해, 그 상층부분이 완만하게 경사지게 된다.
마지막에, 제 2 층간 절연막(19)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, ITO막(두께 50㎚~200㎚ 정도) 등의 투명도전막을 성막한 후에, 이 투명도전막에 대해, 포토리소 그래피, ? 에칭 및 레지스트의 박리 세척을 행함으로써, 도 11, 도 13 및 도 15에 나타내듯이, 화소 전극(18a), 배선 단자층(18b) 및 배선 접속층(18c)을 형성한다.
이상과 같이 하여, 액티브 매트릭스 기판(20b)을 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 액티브 매트릭스 기판(20b) 및 이를 구비한 액정표시패널(50b)에 의하면, 상기 제 1 실시형태와 마찬가지로, 구리로 이루어진 소스 전극(15aa) 및 드레인 전극(15b)이 산화물 반도체로 이루어진 반도체층(16a)에 의해 피복되므로, 제조공정의 증가를 억제하여, 구리의 확산을 억제할 수 있다.
그리고, 상기 각 실시형태에서는, 표시패널로써, 액정표시패널을 예시했으나, 본 발명은, 유기 EL(Electro Luminescence) 패널, 무기 EL 표시패널, 전기영동(電氣泳動) 표시패널 등의 다른 표시패널에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 소스 배선, 소스 전극 및 드레인 전극을 구성하는 배선층으로써, 구리를 예시했으나, Cu-Mn계, Cu-Ca계, Cu-Mg계 등의 구리합금이라도 된다.
또, 상기 각 실시형태에서는, 소스 배선, 소스 전극 및 드레인 전극으로써, Cu／Ti의 2층 구조인 것을 예시했으나, 3층 이상의 구조라도 된다.
또, 상기 각 실시형태에서는, 소스 배선, 소스 전극 및 드레인 전극과의 배리어층으로써, Ti를 예시했으나, 그 밖의 금속이라도 된다.
또, 상기 각 실시형태에서는, 산화 실리콘막으로 이루어진 게이트 절연막 및 (제 1) 층간 절연막을 예시했으나, 게이트 절연막 및 (제 1) 층간 절연막은, 반도체층측이 산화 실리콘막으로 이루어지며, 예를 들어, 질화 실리콘막 등과의 적층막이라도 된다.
또, 상기 각 실시형태에서는, 화소 전극이나 공통전극을 구성하는 투명도전막으로써 ITO막을 예시했으나, 예를 들어, IZO(Indium Zinc Oxide)막 등이라도 된다.
또, 상기 각 실시형태에서는, 컬러필터가 대향 기판에 형성된 액정표시패널을 예시했으나, 본 발명은, 컬러필터가 액티브 매트릭스 기판에 형성된 컬러필터 온 어레이 구조(color filter on array structure)의 액정표시패널에도 적용할 수 있다.
또, 상기 각 실시형태에서는, ODF(One Drop Fill)법을 이용하여 제조된 액정표시패널을 예시했으나, 본 발명은, 상압(常壓) 하에서 빈 쎌(empty cell)을 작성한 후에 진공주입법에 의해 빈 쎌의 기판 사이에 액정재료를 주입하여 제조되는 액정표시패널에도 적용할 수 있다.
또, 상기 각 실시형태에서는, In-Ga-Zn-O계의 산화물 반도체층을 예시했으나, 본 발명은, In-Si-Zn-O계, In-Al-Zn-O계, Sn-Si-Zn-O계, Sn-Al-Zn-O계, Sn-Ga-Zn-O계, Ga-Si-Zn-O계, Ga-Al-Zn-O계, In-Cu-Zn-O계, Sn-Cu-Zn-O계, Zn-O계, In-O계 등의 산화물 반도체층에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 화소 전극에 접속된 TFT의 전극을 드레인 전극으로 한 액티브 매트릭스 기판을 예시했으나, 본 발명은, 화소 전극에 접속된 TFT의 전극을 소스 전극이라 부르는 액티브 매트릭스 기판에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 보조용량을 구성하는 용량선이 각 화소에 배치되지 않은 액티브 매트릭스 기판을 예시했으나, 본 발명은, 보조용량을 구성하는 용량선이 각 화소에 배치된 액티브 매트릭스 기판에도 적용할 수 있다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명은, 제조공정의 증가를 억제하여, 구리의 확산을 억제할 수 있으므로, 구리 배선을 이용한 액티브 매트릭스 기판을 구비한 표시패널에 대해 유용하다.
C : 채널영역 Ha~Hh : 콘택트 홀
S : 단차 5 : TFT
10a : 절연 기판 11a : 게이트 배선(게이트 전극)
11b : 소스 인출 배선(하층 배선) 12a : 게이트 절연막
13a, 13b : 배리어층 15a : 소스 배선
15aa : 소스 전극 15b : 드레인 전극
16a, 16b : 반도체층 17a : 층간 절연막
18a : 화소 전극 18b : 배선 단자층
18c : 배선 접속층 20a, 20b : 액티브 매트릭스 기판
30 : 대향 기판 40 : 액정층(표시 매체층)
50a, 50b : 액정표시패널

Claims (9)

  1. 매트릭스상으로 형성된 복수의 화소 전극과,
    상기 각 화소 전극에 각각 접속되어, 각각, 절연 기판에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상에 상기 게이트 전극에 겹치도록 채널영역이 형성된 반도체층, 그리고 이 게이트 절연막 상에 이 반도체층의 채널영역을 개재하여 서로 이간하도록 구리 또는 구리합금에 의해 형성된 소스 전극 및 드레인 전극을 갖는 복수의 박막 트랜지스터를 구비한 액티브 매트릭스 기판에 있어서,
    상기 반도체층은, 산화물 반도체에 의해 상기 소스 전극 및 드레인 전극을 피복하도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  2. 청구항 1에 있어서,
    상기 소스 전극 및 드레인 전극의 상기 게이트 절연막측에는, 이 소스 전극 및 드레인 전극으로부터의 구리의 확산을 억제하기 위한 배리어(barrier)층이 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  3. 청구항 1 또는 2에 있어서,
    상기 게이트 절연막은, 산화 실리콘막으로 이루어지는 것을 특징으로 하는 액티브 매트릭스 기판.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 각 박막 트랜지스터를 피복하도록, 산화 실리콘막으로 이루어진 층간 절연막이 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  5. 청구항 4에 있어서,
    상기 각 화소 전극은, 상기 층간 절연막 상에 형성되고, 이 층간 절연막에 형성된 콘택트 홀, 및 상기 반도체층에 형성된 콘택트 홀을 개재하여, 상기 각 박막 트랜지스터의 드레인 전극에 접속되고,
    상기 층간 절연막에 형성된 콘택트 홀은, 상기 반도체층에 형성된 콘택트 홀보다 평면에서 보아 크고, 이 층간 절연막에 형성된 콘택트 홀 내벽(內壁)과 이 반도체층에 형성된 콘택트 홀 내벽과의 사이에는, 단차(段差)가 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  6. 청구항 4 또는 5에 있어서,
    상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 하층 배선과,
    상기 각 화소 전극과 동일 층에 동일 재료에 의해 형성되어, 상기 하층 배선에 접속된 배선 단자층을 구비하고,
    상기 하층 배선 및 배선 단자층은, 상기 층간 절연막에 형성된 콘택트 홀, 및 상기 게이트 절연막에 형성된 콘택트 홀을 개재하여 서로 접속되며,
    상기 게이트 절연막 및 층간 절연막 사이에는, 상기 게이트 절연막에 형성된 콘택트 홀을 둘러쌈과 동시에, 상기 층간 절연막에 형성된 콘택트 홀로부터 노출되도록, 상기 반도체층과 동일 재료에 의해 다른 반도체층이 고리형으로 형성되는 것을 특징으로 하는 액티브 맥트릭스 기판.
  7. 청구항 6에 있어서,
    상기 하층 배선은, 상기 게이트 전극에 접속된 게이트 배선인 것을 특징으로 하는 액티브 매트릭스 기판.
  8. 청구항 6에 있어서,
    상기 소스 전극 및 드레인 전극과 동일 층에 동일 재료에 의해 형성되어, 상기 반도체층에 의해 피복되며, 또한 이 소스 전극에 접속된 소스 배선과,
    상기 각 화소 전극과 동일 층에 동일 재료에 의해 형성되어, 상기 하층 배선 및 소스 배선을 서로 접속하기 위한 배선 접속층을 구비하며,
    상기 소스 배선 및 배선 접속층은, 상기 층간 절연막에 형성된 콘택트 홀, 및 상기 반도체층에 형성된 콘택트 홀을 개재하여 서로 접속되고,
    상기 소스 배선 및 배선 접속층의 접속부분에서는, 상기 층간 절연막에 형성된 콘택트 홀이 상기 반도체층에 형성된 콘택트 홀보다 평면에서 보아 크고, 이 층간 절연막에 형성된 콘택트 홀 내벽과 이 반도체층에 형성된 콘택트 홀 내벽과의 사이에 단차가 형성되며,
    상기 하층 배선 및 배선 접속층은, 상기 층간 절연막에 형성된 콘택트 홀, 및 상기 게이트 절연막에 형성된 콘택트 홀을 개재하여 서로 접속되고,
    상기 하층 배선 및 배선 접속층의 접속부분에서는, 상기 반도체층이, 상기 게이트 절연막 및 층간 절연막 사이에서, 상기 게이트 절연막에 형성된 콘택트 홀을 둘러쌈과 동시에, 상기 층간 절연막에 형성된 콘택트 홀로부터 노출되도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  9. 서로 대향하도록 형성된 액티브 매트릭스 기판 및 대향 기판과,
    상기 액티브 매트릭스 기판 및 대향 기판 사이에 형성된 표시 매체층을 구비한 표시패널에 있어서,
    상기 액티브 매트릭스 기판은,
    매트릭스상으로 형성된 복수의 화소 전극과,
    상기 각 화소 전극에 각각 접속되어, 각각, 절연 기판에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상에 상기 게이트 전극에 겹치도록 채널영역이 형성된 반도체층, 그리고 이 게이트 절연막 상에 이 반도체층의 채널영역을 개재하여 서로 이간하도록 구리 또는 구리합금에 의해 형성된 소스 전극 및 드레인 전극을 갖는 복수의 박막 트랜지스터를 구비하고,
    상기 반도체층은, 산화물 반도체에 의해 상기 소스 전극 및 드레인 전극을 피복하도록 형성되는 것을 특징으로 하는 표시패널.
KR1020127031712A 2010-05-11 2011-02-14 액티브 매트릭스 기판 및 표시패널 KR101278353B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010109411 2010-05-11
JPJP-P-2010-109411 2010-05-11
PCT/JP2011/000808 WO2011142064A1 (ja) 2010-05-11 2011-02-14 アクティブマトリクス基板及び表示パネル

Publications (2)

Publication Number Publication Date
KR20130000430A true KR20130000430A (ko) 2013-01-02
KR101278353B1 KR101278353B1 (ko) 2013-06-25

Family

ID=44914127

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127031712A KR101278353B1 (ko) 2010-05-11 2011-02-14 액티브 매트릭스 기판 및 표시패널

Country Status (5)

Country Link
US (1) US8592811B2 (ko)
JP (1) JP5133467B2 (ko)
KR (1) KR101278353B1 (ko)
CN (1) CN102893315B (ko)
WO (1) WO2011142064A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765597B (zh) * 2012-11-02 2016-09-28 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置和阻挡层
EP2916360A4 (en) 2012-11-02 2016-06-22 Boe Technology Group Co Ltd THIN-LAYER TRANSISTOR AND MANUFACTURING METHOD, ARRAY SUBSTRATE, DISPLAY DEVICE AND BARRIER LAYER THEREFOR
CN103456740B (zh) 2013-08-22 2016-02-24 京东方科技集团股份有限公司 像素单元及其制造方法、阵列基板和显示装置
CN103794651A (zh) 2014-01-23 2014-05-14 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN104733475A (zh) * 2015-03-26 2015-06-24 南京中电熊猫液晶显示科技有限公司 一种阵列基板及其制造方法
CN104867985A (zh) * 2015-05-18 2015-08-26 京东方科技集团股份有限公司 一种薄膜晶体管、其制备方法、阵列基板及显示装置
US10386950B2 (en) * 2015-07-22 2019-08-20 Sharp Kabushiki Kaisha Touch-panel-equipped display device and method for manufacturing touch-panel-equipped display device
KR20170080320A (ko) 2015-12-31 2017-07-10 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
US10768496B2 (en) * 2016-02-24 2020-09-08 Sharp Kabushiki Kaisha Thin film transistor substrate and display panel
US11024656B2 (en) * 2016-06-28 2021-06-01 Sharp Kabushiki Kaisha Active matrix substrate, optical shutter substrate, display device, and method for manufacturing active matrix substrate
WO2018043424A1 (ja) * 2016-09-01 2018-03-08 シャープ株式会社 アクティブマトリクス基板および表示装置
WO2018061851A1 (ja) * 2016-09-27 2018-04-05 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP6781051B2 (ja) * 2017-01-12 2020-11-04 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
CN110476200B (zh) * 2017-03-29 2021-11-16 夏普株式会社 Tft基板、tft基板的制造方法、显示装置
WO2018181142A1 (ja) * 2017-03-31 2018-10-04 シャープ株式会社 アクティブマトリクス基板、液晶表示装置
WO2019026280A1 (ja) * 2017-08-04 2019-02-07 シャープ株式会社 樹脂基板および表示デバイス
CN110190028A (zh) * 2019-06-10 2019-08-30 北海惠科光电技术有限公司 薄膜晶体管阵列基板制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051463A (ja) 2001-05-29 2003-02-21 Sharp Corp 金属配線の製造方法およびその方法を用いた金属配線基板
US7476936B2 (en) * 2002-04-16 2009-01-13 Sharp Kabushiki Kaisha Substrate, liquid crystal display having the substrate, and method for producing substrate
KR101111470B1 (ko) 2003-11-14 2012-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제조 방법
JP4831954B2 (ja) * 2003-11-14 2011-12-07 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101086477B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
KR101107682B1 (ko) * 2004-12-31 2012-01-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101158903B1 (ko) * 2005-08-05 2012-06-25 삼성전자주식회사 표시장치용 기판, 그 제조방법 및 이를 갖는 표시장치
KR20100020514A (ko) 2007-06-08 2010-02-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP2010056136A (ja) 2008-08-26 2010-03-11 Toshiba Mobile Display Co Ltd 配線、その製造方法、薄膜トランジスタおよび表示素子
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
CN102473732B (zh) * 2009-07-27 2015-09-16 株式会社神户制钢所 布线结构以及具备布线结构的显示装置

Also Published As

Publication number Publication date
JP5133467B2 (ja) 2013-01-30
CN102893315B (zh) 2014-01-22
CN102893315A (zh) 2013-01-23
US20130207114A1 (en) 2013-08-15
KR101278353B1 (ko) 2013-06-25
WO2011142064A1 (ja) 2011-11-17
US8592811B2 (en) 2013-11-26
JPWO2011142064A1 (ja) 2013-07-22

Similar Documents

Publication Publication Date Title
KR101278353B1 (ko) 액티브 매트릭스 기판 및 표시패널
KR101280702B1 (ko) 박막 트랜지스터 기판 및 이를 구비한 액정표시장치, 그리고 박막 트랜지스터 기판의 제조방법
KR101339607B1 (ko) 표시장치용 기판 및 그 제조방법, 표시장치
KR100884118B1 (ko) 전기 광학 장치, 전자 기기, 및 전기 광학 장치의 제조방법
US8908117B2 (en) Thin film transistor array substrate and liquid crystal display apparatus comprising a transparent conductive film pattern having a first type pattern and a second type pattern
KR101637636B1 (ko) 액티브 매트릭스 기판 및 그 제조방법, 그리고 표시패널
WO2011013434A1 (ja) 配線基板およびその製造方法、表示パネル、並びに表示装置
WO2011132376A1 (ja) 薄膜トランジスタ基板
US20130285054A1 (en) Semiconductor device and display apparatus
KR101320787B1 (ko) 기판 및 그 제조방법, 표시장치
WO2012008080A1 (ja) 薄膜トランジスタ基板
WO2014034512A1 (ja) 薄膜トランジスタ基板及び表示装置
US20150287799A1 (en) Semiconductor device, display panel, and semiconductor device manufacturing method
WO2013008403A1 (ja) 薄膜トランジスタ基板及びその製造方法
JP5243665B2 (ja) 表示装置の製造方法
TW201330277A (zh) 薄膜電晶體基板及具備其之顯示裝置以及薄膜電晶體基板之製造方法
JP5290456B2 (ja) 接続端子及び該接続端子を備えた表示装置
US20190109155A1 (en) Array substrate, method of producing the same, and display panel
CN111199982B (zh) 薄膜晶体管基板及其制造方法、具备其的液晶显示装置
JP6482256B2 (ja) 薄膜トランジスタ基板および液晶表示装置
JP2019047077A (ja) 表示装置
WO2013076940A1 (ja) アクティブマトリクス基板及び液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160613

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170609

Year of fee payment: 5