JP2012033778A - 薄膜トランジスタとその製造方法、薄膜トランジスタアレイとその製造方法、及び、ディスプレイ装置 - Google Patents
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Abstract
【解決手段】薄膜トランジスタ100は、酸化物半導体膜120を有し、当該酸化物半導体膜120は、各薄膜半導体毎に、ゲート電極160下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第1領域121及び122と、ソース電極140及びドレイン電極150下であって第1領域121の前記水平方向におけるそれぞれの両端に並設されており、ソース電極140及びドレイン電極150にそれぞれ電気的に接続され、かつ、非駆動時に前記第1領域121及び122より低抵抗である第2領域123及び124と、を有している。
【選択図】図1
Description
まず、図1を用いて本発明に係る薄膜トランジスタ100の実施形態について説明する。特に、本実施形態においては、アレイ形状に複数の薄膜トランジスタ100を有する薄膜トランジスタアレイを用いて本発明に係る薄膜トランジスタ100の実施形態について説明する。なお、図1は、本実施形態におけるアレイ形状に複数の薄膜トランジスタ100が並設された薄膜トランジスタアレイ10の上面図及び当該薄膜トランジスタアレイ10における一の薄膜トランジスタ100の断面図である。
次に、図2〜4の各図を用いて本実施形態における薄膜トランジスタ100(薄膜トランジスタアレイ10)の製造方法について説明する。
次に、図6を用いて本発明に係るディスプレイ装置200の実施形態について説明する。なお、図6は、本実施形態におけるディスプレイ装置200の一部の上面図及び当該ディスプレイ装置200の一の画素部分における断面図である。
次に、図7または図8の各図を用いて本実施形態におけるディスプレイ装置200の製造方法について説明する。なお、図7は、一の実施形態におけるディスプレイ装置200の製造方法を説明するための図(その1)である。また、図8は、一の実施形態におけるディスプレイ装置200の製造方法を説明するための図(その2)である。
以上本実施形態の薄膜トランジスタ100及びその製造方法は、低抵抗である第2領域123及び124がソース電極140及びドレイン電極150に接続されつつ、第1領域121及び122の水平方向におけるそれぞれの両端に形成させ、ドレイン電極150及びゲート電極160を接続するための接続領域(すなわち、第2領域123及び124)とチャネル領域(すなわち、第1領域121及び122)が酸化物半導体膜120の同一平面上に形成することができるので、ソース電極140、ドレイン電極150及びゲート電極160を同一平面上に形成することができるとともに、比較的容易に製造可能であるボトムゲート・トップコンタクト型にける酸化物半導体の薄膜トランジスタ100より、工程数を削減することができるとともに、製造上の歩留まり及びスループットを向上させることができる。
なお、本実施形態は、複数の薄膜トランジスタ100を有する薄膜トランジスタアレイ10及びそれから構成されるディスプレイ装置200について説明したが、集積回路においても、上述の薄膜トランジスタ100によって構成することが可能である。すなわち、集積回路は、上述のような複数の薄膜トランジスタ100を備えた構成を有することによって、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することができるとともに、半導体性能を向上させることができる。
20 … 画素
100 … 薄膜トランジスタ
110 … 基材
120 … 酸化物半導体膜
121、122 … 第1領域
122、123 … 第2領域
130 … ゲート絶縁膜
140 … ソース電極
150 … ドレイン電極
160 … ゲート電極
170 … 下部電極
180 … 画素電極
200 … ディスプレイ装置
210 … 層間絶縁膜
220 … 走査線
Claims (9)
- 基材と、
前記基材上に積層された酸化物半導体膜と、
前記酸化物半導体膜に絶縁膜を介して積層されるとともに、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、
を備え、
前記酸化物半導体膜が、
前記ゲート電極下に形成された第1領域と、
前記ソース電極及び前記ドレイン電極下であって前記第1領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第1領域より低抵抗である第2領域と、
を有していることを特徴とする薄膜トランジスタ。 - 前記第1領域のキャリア濃度が、非駆動時に1×1018/cm未満である、請求項1に記載の薄膜トランジスタ。
- 前記第1領域の抵抗率が、非駆動時に107Ωcm以上である、請求項1に記載の薄膜トランジスタ。
- 前記第2領域における前記ソース電極及び前記ドレイン電極との界面でオーミック接触となっている請求項1〜3の何れか一項に記載の薄膜トランジスタ。
- 請求項1〜4の何れか一項に記載の薄膜トランジスタが画素毎にアレイ状に複数併設されていることを特徴とするディスプレイ装置。
- 基材上に酸化物半導体膜を積層する第1積層工程と、
前記基材が形成されている面とは反対の面であって前記酸化物半導体膜の一部の領域に対してプラズマを用いた低抵抗化処理を実行し、第1領域と、前記第1領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第1領域より低抵抗となる第2領域と、を形成する低抵抗化処理工程と、
前記第1領域上に絶縁膜を介してゲート電極を形成し、かつ、前記第2領域上に当該第2領域と電気的に接続するソース電極及びドレイン電極を形成するための金属膜を積層する第2積層工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記第1積層工程においては、酸素を90体積%以上有し、かつ、全圧が0.2〜1.0Paであるスパッタガスを用いて前記酸化物半導体をスパッタ法によって成膜することによって基材上に酸化物半導体膜を積層する、請求項6に記載の薄膜トランジスタの製造方法。
- 複数の薄膜トランジスタがアレイ形状に並設されている薄膜トランジスタアレイであって、
基材と、
前記基材上に積層された酸化物半導体膜と、
前記酸化物半導体膜に絶縁膜を介して積層されるとともに、各薄膜トランジスタ毎に、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、
各薄膜トランジスタ毎に、前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、
を備え、
前記酸化物半導体膜が、
各薄膜トランジスタ毎に前記ゲート電極下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第1領域と、
前記ソース電極及び前記ドレイン電極下であって前記第1領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第1領域より低抵抗である第2領域と、
を有していることを特徴とする薄膜トランジスタアレイ。 - アレイ形状に複数の薄膜トランジスタを形成することによって形成される薄膜トランジスタアレイの製造方法であって、
基材上に酸化物半導体膜を積層する第1積層工程と、
前記基材が形成されている面とは反対の面であって前記酸化物半導体膜における所定の複数領域に対してプラズマを用いた低抵抗化処理を実行し、複数の第1領域と、各第1領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第1領域より低抵抗となる第2領域と、をそれぞれ形成する低抵抗化処理工程と、
前記各薄膜トランジスタにおけるチャネル領域に相当する第1領域上に絶縁膜を介してそれぞれゲート電極を形成し、かつ、前記各第2領域上に当該第2領域と電気的に接続するソース電極及びドレイン電極をそれぞれ形成するための金属膜を積層する第2積層工程と、
を含むことを特徴とする薄膜トランジスタアレイの製造方法。
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Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
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