WO2013018448A1 - 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ - Google Patents

電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ Download PDF

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semiconductor film
field effect
effect transistor
film
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雅司 小野
真宏 高田
文彦 望月
田中　淳
鈴木　真之
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富士フイルム株式会社
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    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]

Definitions

  • the present invention relates to a method for manufacturing a field effect transistor, and a field effect transistor, a display device, an image sensor, and an X-ray sensor.
  • field effect transistors have been used as unit elements of semiconductor memory integrated circuits, high-frequency signal amplifying elements, liquid crystal driving elements, and the like. Yes.
  • a silicon semiconductor or a compound thereof As a semiconductor channel layer (active layer) for forming a field effect transistor, a silicon semiconductor or a compound thereof has been conventionally used in many cases. For high-frequency amplifying elements and integrated circuits that require high-speed operation, Although low-speed operation is sufficient, amorphous silicon is used for liquid crystal drive devices that are required to support large areas such as display applications, but amorphous silicon performance has been improved for larger size and higher definition. There is a demand for TFT characteristics that surpass it. Recently, flexible displays that are lightweight and bendable have attracted attention. For flexible devices, a highly flexible resin substrate is mainly used, and a lower temperature process is required than a liquid crystal display process (400 ° C.).
  • IGZO In-Ga-Zn-O-based oxide semiconductor that has better electrical characteristics than amorphous silicon and can be manufactured by a liquid crystal process or a low-temperature process
  • IGZO is regarded as a promising semiconductor element material for next-generation displays, and universities / manufacturers around the world are actively conducting research and development toward practical application.
  • a field effect transistor using such a semiconductor film such as IGZO as an active layer may be mounted on an organic EL display device or a liquid crystal display device having a blue light emitting layer.
  • the field effect transistor capable of receiving blue light has a low characteristic deterioration with respect to light irradiation in a wavelength region smaller than 450 nm. If the optical band gap of IGZO is relatively narrow and the region has optical absorption, the threshold shift of the transistor occurs.
  • Patent Document 1 Japanese Patent Laid-Open No. 2010-67710 includes an active layer made of an oxide semiconductor and an oxide containing an element species having a stronger bonding force with oxygen than the oxide semiconductor of the active layer.
  • a method of manufacturing a field effect transistor including an oxide semiconductor layer having a three-layer structure of an intermediate layer having a thickness of 1 nm to 200 nm and a resistance layer having a lower electrical conductivity than the active layer is disclosed.
  • this manufacturing method also discloses that heat treatment is performed in the atmosphere as a post-treatment after forming the resistance layer of the oxide semiconductor layer.
  • Patent Document 2 Japanese Patent Laid-Open No. 2010-258431
  • a second oxide semiconductor film is formed over the first oxide semiconductor film so as to have a thickness of 10 nm to 300 nm, and then the atmospheric atmosphere. It is disclosed that heat treatment is performed at 250 ° C. or higher and 500 ° C. or lower.
  • Patent Document 1 when an intermediate layer is formed on an active layer having a high electrical conductivity in a three-layer structure of an oxide semiconductor layer, the exposed surface of the active layer is damaged by the film formation. As a result, a surface defect that may affect a threshold shift or the like during light irradiation may occur.
  • the film formation if the sputtering method or CVD method that generates plasma is used from the viewpoint of productivity / barrier properties, the exposed surface of the active layer is particularly damaged by the plasma, resulting in worsening of the threshold shift during light irradiation. The surface defects that cause this increase.
  • the threshold shift itself may be improved by heat treatment even if the surface defects cannot be compensated for, but it is assumed that the threshold shift itself during light irradiation is not improved by the heat treatment after forming the resistance layer.
  • the present invention has been made in view of the above circumstances, and provides a method for manufacturing a field effect transistor that stabilizes TFT characteristics during light irradiation, and a field effect transistor, a display device, an image sensor, and an X-ray sensor.
  • the purpose is to do.
  • ⁇ 1> a first step of forming a first oxide semiconductor film on a gate insulating layer disposed on a gate electrode; and after the first step, on the first oxide semiconductor film, A second step of forming a second oxide semiconductor film having a cation composition different from that of the first oxide semiconductor film and having a lower electrical conductivity than the first oxide semiconductor film; and after the second step A third step of heat-treating above 300 ° C.
  • a cation composition is different from that of the first oxide semiconductor film on the second oxide semiconductor film
  • the heat treatment in the third step includes performing a plurality of times.
  • the thickness of the second oxide semiconductor film is Z (nm)
  • the heat treatment temperature in the third step is T (° C.)
  • the diffusion distance of oxygen into the second oxide semiconductor film and the first oxide semiconductor film is L (nm)
  • 0 ⁇ Z ⁇ L 8 ⁇ 10 ⁇ 6 ⁇ T 3 ⁇ 0.0092 ⁇
  • ⁇ 3> During the second step and the third step, the thickness of the second oxide semiconductor film and the heat treatment temperature are adjusted so as to satisfy the relational expression of Z ⁇ L ⁇ 3.0, ⁇ 2 The method for producing a field effect transistor according to>.
  • ⁇ 4> In the second step and the third step, the thickness of the second oxide semiconductor film and the heat treatment temperature are adjusted so as to satisfy a relational expression of L-15.0 ⁇ Z. ⁇ 2 > Or ⁇ 3> The method for producing a field effect transistor according to ⁇ 3>.
  • ⁇ 5> The thickness of the second oxide semiconductor film and the heat treatment temperature so as to satisfy the relational expression of L-11.0 ⁇ Z ⁇ L-8.0 during the second step and the third step
  • the third oxide semiconductor film is formed such that the cation composition ratio of the third oxide semiconductor film is the same as the cation composition ratio of the second oxide semiconductor film.
  • 5> The manufacturing method of the field effect transistor as described in any one of 5>.
  • the total thickness of the second oxide semiconductor film and the third oxide semiconductor film is adjusted to be more than 10 nm and less than 70 nm, ⁇ 1
  • the first oxide semiconductor film, the second oxide semiconductor film, and the third oxide semiconductor film each include at least one of In, Ga, and Zn.
  • the first oxide semiconductor film includes In, and an In composition ratio of the first oxide semiconductor film is higher than an In composition ratio of the second oxide semiconductor film.
  • the manufacturing method of the field effect transistor of description is described.
  • the second oxide semiconductor film contains Ga, and a Ga composition ratio of the second oxide semiconductor film is higher than a Ga composition ratio of the first oxide semiconductor film, ⁇ 8> or ⁇ 9>
  • ⁇ 12> The method for producing a field effect transistor according to any one of ⁇ 8> to ⁇ 11>, wherein the heat treatment temperature in the third step and the fifth step is adjusted to less than 600 ° C.
  • the composition of the first oxide semiconductor film is represented by In (a) Ga (b) Zn (c) O (d) (a, b, c, d> 0), ⁇ 1> The method for producing a field effect transistor according to any one of ⁇ 13>.
  • the composition of the first oxide semiconductor film is as follows: c ⁇ 3/5, b> 0, b ⁇ 3a / 7-3 / 14, b ⁇ 9a / 5-53 / 50, b ⁇ ⁇ 8a / ⁇ 14>
  • the method for producing a field effect transistor according to ⁇ 14>, wherein the composition is in a range represented by 5 + 33/25, b ⁇ 91a / 74 ⁇ 17 / 40 (where a + b + c 1).
  • composition of the first oxide semiconductor film is represented by In (x) Zn (1-x) O (y) (y> 0, 0 ⁇ x ⁇ 1). 13> The method for producing a field-effect transistor according to any one of 13>. ⁇ 19> The method for producing a field effect transistor according to ⁇ 18>, wherein the composition of the first oxide semiconductor film is a composition within a range represented by 0.4 ⁇ x ⁇ 0.75. ⁇ 20> The method for manufacturing a field effect transistor according to ⁇ 19>, wherein the composition of the first oxide semiconductor film is a composition within a range represented by 0.4 ⁇ x ⁇ 0.5.
  • composition of the second oxide semiconductor film is represented by In (e) Ga (f) Zn (g) O (h) (e, f, g, h> 0), ⁇ 1>
  • ⁇ 22> The field-effect transistor according to ⁇ 21>, wherein the composition of the second oxide semiconductor film is a composition within a range represented by 0.250 ⁇ f / (e + f) ⁇ 0.875. Production method.
  • ⁇ 23> The electric field according to any one of ⁇ 1> to ⁇ 22>, wherein each of the first step, the second step, and the fourth step is performed using a film forming method that generates plasma. Method for producing effect transistor.
  • ⁇ 24> The method for manufacturing a field effect transistor according to any one of ⁇ 1> to ⁇ 23>, wherein the five steps are performed after the electrode formation step.
  • the channel stacked film is an oxide semiconductor layer containing In, Ga, and Zn, respectively, and the first, second, and third oxidation layers are formed from the gate insulating film side.
  • the In content in the first oxide semiconductor film is higher than that in the second and third oxide semiconductor films, and the lattice defect density in the second oxide semiconductor layer is A field effect transistor having a small lattice defect density of the third oxide semiconductor layer.
  • a bottom having a gate insulating layer on the gate electrode, a channel stacked film on which electrons travel is formed on the gate insulating layer, and a source electrode and a drain electrode are formed on the channel stacked film
  • the channel stacked film is an oxide semiconductor layer containing In, Ga, and Zn, respectively, and the first, second, and third oxidation layers are formed from the gate insulating film side.
  • a display device comprising the field effect transistor manufactured by the method for manufacturing a field effect transistor according to any one of ⁇ 1> to ⁇ 24>.
  • ⁇ 28> a substrate, a field effect transistor disposed on the substrate and manufactured by the method of manufacturing a field effect transistor according to any one of ⁇ 1> to ⁇ 24>, and the field effect transistor
  • a bottom emission type display device comprising: an organic electroluminescent element electrically connected to the field effect transistor; and light emitted from the organic electroluminescent element is extracted from the substrate side.
  • An image sensor comprising a field effect transistor manufactured by the method for manufacturing a field effect transistor according to any one of ⁇ 1> to ⁇ 24>.
  • An X-ray sensor comprising a field effect transistor manufactured by the method for manufacturing a field effect transistor according to any one of ⁇ 1> to ⁇ 24>.
  • a method for manufacturing a field effect transistor that stabilizes TFT characteristics during light irradiation and a field effect transistor, a display device, an image sensor, and an X-ray sensor.
  • FIG. 1 is a schematic diagram showing an example of a top contact type TFT having a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 2A is a process diagram of a method of manufacturing the top contact type TFT having the bottom gate structure shown in FIG.
  • FIG. 2B is a process diagram of the TFT manufacturing method subsequent to FIG. 2A.
  • FIG. 2C is a process diagram of the manufacturing method of the TFT subsequent to FIG. 2B.
  • FIG. 2D is a process diagram of the manufacturing method of the TFT subsequent to FIG. 2C.
  • FIG. 2E is a process diagram of the manufacturing method of the TFT subsequent to FIG. 2D.
  • FIG. 2F is a process diagram of the TFT manufacturing method subsequent to FIG. 2E.
  • FIG. 2A is a process diagram of a method of manufacturing the top contact type TFT having the bottom gate structure shown in FIG.
  • FIG. 2B is a process diagram of the TFT manufacturing method subsequent to FIG. 2A
  • FIG. 2G is a process diagram of the manufacturing method of the TFT subsequent to FIG. 2F.
  • FIG. 2H is a process diagram of the manufacturing method of the TFT subsequent to FIG. 2G.
  • FIG. 3 is a schematic cross-sectional view of a part of the liquid crystal display device according to the embodiment of the electro-optical device of the invention.
  • FIG. 4 is a schematic configuration diagram of electrical wiring of the liquid crystal display device shown in FIG.
  • FIG. 5 is a schematic cross-sectional view of a part of an active matrix type organic EL display device according to an embodiment of the electro-optical device of the invention.
  • FIG. 6 is a schematic configuration diagram of electrical wiring of the organic EL display device shown in FIG. FIG.
  • FIG. 7 is a schematic cross-sectional view of a part of an X-ray sensor that is an embodiment of the sensor of the present invention.
  • FIG. 8 is a schematic configuration diagram of electric wiring of the X-ray sensor shown in FIG.
  • FIG. 9A is a plan view of TFTs of examples and comparative examples.
  • 9B is a cross-sectional view of the TFT shown in FIG. 9A, taken along line AA.
  • FIG. 10 is a diagram showing an outline of TFT characteristic measurement under monochrome light irradiation.
  • FIG. 11 is a diagram showing the Vg-Id characteristics of the TFT according to Example 1 under monochrome light irradiation.
  • FIG. 12 is a diagram showing the Vg-Id characteristics of the TFT according to Example 2 under monochrome light irradiation.
  • FIG. 13 is a diagram showing Vg-Id characteristics of the TFT according to Example 3 under monochrome light irradiation.
  • FIG. 14 is a diagram showing Vg-Id characteristics of the TFT according to Comparative Example 1 under monochrome light irradiation.
  • FIG. 15 is a diagram showing SIMS analysis results for the sample of Experimental Example 1.
  • FIG. 16 is a diagram showing the SIMS analysis results for the sample of Experimental Example 2.
  • FIG. 17 is a diagram showing the SIMS analysis results for the sample of Experimental Example 3.
  • FIG. 18 is a diagram showing the SIMS analysis results for the sample of Experimental Example 4.
  • FIG. 16 is a diagram showing the SIMS analysis results for the sample of Experimental Example 2.
  • FIG. 17 is a diagram showing the SIMS analysis results for the sample of Experimental Example 3.
  • FIG. 18 is a diagram showing the SIMS analysis results for the
  • FIG. 19 is a graph plotting the relationship between the obtained oxygen diffusion distance L and the heat treatment temperature.
  • FIG. 20 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 7, which is a typical Vg-Id characteristic among the measurement results.
  • FIG. 21 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 9, which is a representative Vg-Id characteristic among the measurement results.
  • FIG. 22 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 10, which is a representative Vg-Id characteristic among the measurement results.
  • FIG. 20 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 7, which is a typical Vg-Id characteristic among the measurement results.
  • FIG. 21 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 9, which is a representative Vg-Id characteristic
  • FIG. 23 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 11, which is a typical Vg-Id characteristic among the measurement results.
  • FIG. 24 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 12, which is a representative Vg-Id characteristic among the measurement results.
  • FIG. 25 is a diagram illustrating the relationship between the thickness Z of the second oxide semiconductor film and the field effect mobility ⁇ and the relationship between the thickness Z and ⁇ Vth based on the results shown in Table 3.
  • FIG. 26 is an image diagram for explaining characteristic deterioration when Z ⁇ L.
  • FIG. 27 is a phase diagram of the In—Ga—Zn ternary system, in which a specific composition range is specified.
  • FIG. 28 is a phase diagram of the In—Ga—Zn ternary system, in which a specific composition range is specified.
  • 5 is a diagram showing SIMS analysis results for samples obtained by heat-treating three IGZO films of 1: 1.5: 1 under the same conditions as in Experimental Example 4.
  • a field effect transistor according to an embodiment of the present invention is a thin film transistor: TFT, which includes at least a gate electrode, a gate insulating layer, an oxide semiconductor layer, a source electrode, and a drain electrode, and applies a voltage to the gate electrode.
  • TFT thin film transistor
  • the active element has a function of controlling a current flowing through the oxide semiconductor layer and switching a current between the source electrode and the drain electrode.
  • the element structure of the TFT according to the embodiment of the present invention takes a so-called inverted staggered structure (also referred to as a bottom gate type) based on the position of the gate electrode. Further, based on a contact portion between the active layer and the source and drain electrodes (referred to as “source / drain electrodes” as appropriate), a so-called top contact type is adopted. Note that the bottom gate type is a mode in which a gate electrode is disposed below a gate insulating layer and an active layer is formed above the gate insulating layer.
  • the top contact type is a form in which the active layer is formed before the source / drain electrodes and the upper surface of the active layer is in contact with the source / drain electrodes.
  • FIG. 1 is a schematic diagram showing an example of a top contact type TFT 10 having a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • a gate electrode 14, a gate insulating layer 16, and an oxide semiconductor layer 18 are sequentially stacked on one main surface of the substrate 12.
  • a source electrode 20 and a drain electrode 22 are provided so as to be separated from each other.
  • the oxide semiconductor layer 18 further includes three layers of a first oxide semiconductor film 24, a second oxide semiconductor film 26, and a third oxide semiconductor film 28 in order from the gate insulating layer 16 side. Divided into layers.
  • first oxide semiconductor film 24, the second oxide semiconductor film 26, and the third oxide semiconductor film 28 are distinguished from each other in contrast by a cross-sectional TEM (Transmission Electron Microscope) analysis of the oxide semiconductor layer 18. This can be done due to differences.
  • TEM Transmission Electron Microscope
  • the field effect transistor manufacturing method described above includes a first step of forming a first oxide semiconductor film 24 on a gate insulating layer 16 disposed on a gate electrode 14.
  • the second oxide having a cation composition different from that of the first oxide semiconductor film 24 and having an electric conductivity lower than that of the first oxide semiconductor film 24 on the first oxide semiconductor film 24.
  • a fourth step of forming a third oxide semiconductor film 28 having a cation composition different from that of the first oxide semiconductor film 24 and having an electric conductivity lower than that of the first oxide semiconductor film 24 After the fourth step, oxidizing A source electrode 20 and a drain electrode 22 are formed on the third oxide semiconductor film 28 after a fifth step of heat treatment under an atmosphere, between the fourth step and the fifth step, or after the fifth step.
  • the first oxide semiconductor film 24 and the second oxide film 24 are formed by performing the heat treatment in the third step after forming the second oxide semiconductor film 26 in the second step. By compensating for interface defects with the oxide semiconductor film 26 by oxygen diffusion, ⁇ Vth at the time of light irradiation can be improved.
  • Electrode conductivity is a physical property value that represents the ease of electrical conduction of a substance.
  • Carrier mobility refers to electron mobility.
  • the first oxide semiconductor film 24, the second oxide semiconductor film 26, or the third oxide semiconductor film 28 is a p-type semiconductor
  • carriers are holes
  • the carrier concentration is the hole carrier concentration.
  • the carrier mobility refers to hole mobility.
  • the carrier concentration and carrier mobility of the substance can be obtained by Hall measurement.
  • the electrical conductivity can be determined by measuring the sheet resistance of a film whose thickness is known. Although the electrical conductivity of a semiconductor varies with temperature, the electrical conductivity described in the text indicates the electrical conductivity at room temperature (20 ° C.). The method for manufacturing the field effect transistor as described above will be specifically described below with reference to FIG.
  • FIG. 2 is a process diagram of a manufacturing method of a TFT 10 having a bottom gate structure and a top contact type.
  • a gate electrode 14 is formed on one main surface of the substrate 12.
  • the structure of the substrate may be a single layer structure or a laminated structure.
  • a substrate made of an inorganic material such as glass or YSZ (yttrium stabilized zirconium), a resin, a resin composite material, or the like can be used as the substrate 12. Among these, a substrate made of a resin or a resin composite material is preferable in terms of light weight and flexibility.
  • a substrate made of a composite plastic material of a resin or the like and particles having a clay mineral or a mica-derived crystal structure, a laminated plastic substrate having at least one bonding interface between a thin glass and any of the aforementioned synthetic resins, inorganic By alternately laminating layers and organic layers (the aforementioned synthetic resins), at least one contact Insulating the surface by subjecting a substrate made of a composite material having a barrier property having an interface, a stainless steel substrate, a metal multilayer substrate in which stainless steel and a dissimilar metal are laminated, an aluminum substrate or a surface to an oxidation treatment (for example, anodization treatment).
  • the resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
  • the resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.
  • the gate electrode 14 In the formation of the gate electrode 14, first, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method is used. A conductive film is formed according to a method appropriately selected in consideration of suitability with the material to be used. After film formation, the gate electrode 14 is formed from the conductive film by patterning the conductive film into a predetermined shape by photolithography, an etching method, a lift-off method, or the like. At this time, it is preferable to pattern the gate electrode 14 and the gate wiring simultaneously.
  • the conductive film constituting the gate electrode 14 is preferably a conductive film having a high conductivity.
  • a conductive film having a high conductivity For example, Al, Mo, Cr, Ta, Ti, Au, Au and other metals, Al—Nd, Ag alloy, tin oxide,
  • a metal oxide conductive film such as zinc oxide, indium oxide, indium tin oxide (ITO), or indium zinc oxide (IZO) can be used as a single layer or a stacked structure of two or more layers.
  • a gate insulating layer 16 is formed on the gate electrode 14 and the exposed surface of the substrate 12, as shown in FIG. 2B.
  • a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • an insulating film is formed according to a method appropriately selected in consideration of suitability with the material to be used.
  • the insulating film constituting the gate insulating layer 16 is preferably one having high insulating properties, for example, an insulating film such as SiO 2 , SiNx, SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2 , Alternatively, an insulating film including at least two of these compounds may be used. Note that the gate insulating layer 16 needs to have a thickness for reducing the leakage current and improving the voltage resistance.
  • the thickness of the gate insulating layer 16 depends on the material, it is preferably 10 nm or more and 10 ⁇ m or less, more preferably 50 nm or more and 1000 nm or less, and particularly preferably 100 nm or more and 400 nm or less.
  • a first step of forming a first oxide semiconductor film 24 as a part of the oxide semiconductor layer 18 on the gate insulating layer 16 is performed.
  • a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as a CVD or plasma CVD method is used.
  • the first oxide semiconductor film 24 is formed in accordance with a method appropriately selected in consideration of suitability for the material.
  • a vapor deposition method such as a vacuum deposition method, a sputtering method, an ion plating method, a CVD method or a plasma CVD method from the viewpoint of easy control of the film thickness.
  • a vapor phase film forming methods sputtering method and pulsed laser deposition method (PLD method) are more preferable.
  • PLD method pulsed laser deposition method
  • the sputtering method is more preferable from the viewpoint of mass productivity.
  • the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition.
  • IGZO is formed as the first oxide semiconductor film 24
  • a composite oxide target adjusted to have a desired cation composition may be used, or In 2 O 3 , Ga 2 O 3 may be used.
  • ZnO ternary co-sputtering may be used.
  • the first oxide semiconductor film 24 only needs to be mainly composed of an oxide semiconductor, and may further contain impurities or the like.
  • the “main body” represents a component that is contained in the largest amount among the components constituting the first oxide semiconductor film 24.
  • the oxide semiconductor may be either amorphous or crystalline, but an amorphous oxide semiconductor is preferably used.
  • the semiconductor film is formed using an oxide semiconductor, the charge mobility is much higher than that of an amorphous silicon semiconductor film, and the semiconductor film can be driven at a low voltage.
  • an oxide semiconductor is used, a semiconductor film with higher light transmittance than silicon can be formed.
  • An oxide semiconductor particularly an amorphous oxide semiconductor, can be uniformly formed at a low temperature (for example, room temperature), and thus is particularly advantageous when a flexible resin substrate such as a plastic is used.
  • the constituent materials of the oxide semiconductor include conventionally known materials. For example, in addition to oxides of transition metals such as In, Ti, Nb, Sn, Zn, Gd, Cd, Zr, Y, La, Ta, SrTiO 3 , oxides such as CaTiO 3 , ZnO.Rh 2 O 3 , CuGaO 2 , and SrCu 2 O 2 .
  • an oxide semiconductor used for the first oxide semiconductor film 24 is not particularly limited, but a metal oxide containing at least one of In, Sn, Zn, Ga, and Cd is preferable. Further, a metal oxide containing at least one of In, Sn, Zn, and Ga is more preferable, and a metal oxide containing at least one of In, Ga, and Zn (for example, an In—O system) is more preferable.
  • the first oxide semiconductor film 24 preferably contains In, and the In composition ratio of the first oxide semiconductor film 24 is preferably higher than the In composition ratio of the second oxide semiconductor film 26. This is because by increasing the In composition ratio, there is a tendency that the electron affinity is relatively increased, and the conductive carriers are easily concentrated on the first oxide semiconductor film 24.
  • an oxide containing at least two of In, Ga, and Zn (for example, an In—Zn—O system, an In—Ga—O system, and a Ga—Zn—O system) is preferable, and all of In, Ga, and Zn are used.
  • the oxide containing is more preferable. That is, the composition of the first oxide semiconductor film 24 is preferably represented by In (a) Ga (b) Zn (c) O (d) (a, b, c, d> 0).
  • the composition of the first oxide semiconductor film 24 is such that c ⁇ 3/5, b> 0, b ⁇ 3a / 7-3 / 14, b ⁇ 9a / 5 ⁇ 53 / 50, b ⁇ ⁇ 8a /
  • the composition of the first oxide semiconductor film 24 is as follows: b ⁇ 17a / 23 ⁇ 28 / 115, b ⁇ 3a / 37, b ⁇ 9a / 5 ⁇ 53 / 50, b ⁇ 1/5 (where a + b + c
  • the composition is preferably within the range represented by This is because within this composition range, a field effect mobility of more than 30 cm 2 / Vs can be obtained after the TFT 10 is formed.
  • the composition of the first oxide semiconductor film 24 is In (x) Zn (1-x) O (y) (y> 0 , 0 ⁇ x ⁇ 1).
  • the composition of the first oxide semiconductor film 24 is preferably a composition within a range represented by 0.4 ⁇ x ⁇ 0.75.
  • the first oxide semiconductor film 24 it is preferable to form the first oxide semiconductor film 24 so that the thickness is less than 10 nm.
  • the first oxide semiconductor film 24 it is preferable to use IZO or an extremely In-rich IGZO film that easily achieves high mobility as described above, but such a high mobility film has a high carrier concentration. Therefore, pinch-off is relatively difficult, and the threshold value may be greatly shifted to the negative side. Therefore, by setting the thickness of the first oxide semiconductor film 24 to less than 10 nm, it is possible to avoid pinch-off from becoming difficult because the total carrier concentration in the oxide semiconductor layer 18 is excessive.
  • the electric conductivity of the first oxide semiconductor film 24 is preferably 10 ⁇ 6 Scm ⁇ 1 or more and less than 10 2 Scm ⁇ 1 . More preferably, it is 10 ⁇ 4 Scm ⁇ 1 or more and less than 10 2 Scm ⁇ 1 , and further preferably 10 ⁇ 1 Scm ⁇ 1 or more and less than 10 2 Scm ⁇ 1 .
  • the cation composition is different from that of the first oxide semiconductor film 24 on the first oxide semiconductor film 24 and is lower than that of the first oxide semiconductor film 24.
  • a second step of forming the second oxide semiconductor film 26 having electrical conductivity is performed.
  • the second oxide semiconductor film 26 as a part of the oxide semiconductor layer 18 is also similar to the first oxide semiconductor film 24 on the assumption that the second oxide semiconductor film 26 has a lower electrical conductivity than the first oxide semiconductor film 24.
  • Materials can be used.
  • the second oxide semiconductor film 26 preferably contains Ga, and the Ga composition ratio of the second oxide semiconductor film 26 is preferably higher than the Ga composition ratio of the first oxide semiconductor film 24. This is because by increasing the Ga composition ratio, a tendency that the electron affinity is relatively reduced is obtained, and the conductive carriers are easily concentrated on the first oxide semiconductor film 24. Further, by increasing the Ga content, it is possible to reduce the contribution of the conduction carriers on the back channel side, so that the off-current is easily reduced.
  • the composition of the second oxide semiconductor film 26 is preferably represented by In (e) Ga (f) Zn (g) O (h) (e, f, g, h> 0).
  • the composition of the second oxide semiconductor film 26 is preferably within a range represented by 0.250 ⁇ f / (e + f) ⁇ 0.875.
  • the electron affinity of the second region becomes relatively large, so that a conduction path is formed in the second oxide semiconductor film 26 or the second oxidation is performed. It becomes easy to induce excessive conduction carriers in the physical semiconductor film 24.
  • the composition range of the second oxide semiconductor film 26 is preferably 0.250 ⁇ f / (e + f) ⁇ 0.875 as described above.
  • the electric conductivity of the second oxide semiconductor film 26 can take the same range as the first oxide semiconductor film 24 on the assumption that the electric conductivity of the second oxide semiconductor film 26 is lower than that of the first oxide semiconductor film 24. It is preferably 10 ⁇ 7 Scm ⁇ 1 or more and less than 10 1 Scm ⁇ 1 . More preferably, it is 10 ⁇ 7 Scm ⁇ 1 or more and less than 10 ⁇ 1 Scm ⁇ 1 .
  • a third step is performed in which heat treatment is performed above 300 ° C. in an oxidizing atmosphere.
  • the reason for performing the third step is to stabilize the TFT characteristics during light irradiation as described above.
  • the heat treatment temperature is higher than 300 ° C. because oxygen in the oxidizing atmosphere or oxygen in the second oxide semiconductor film 26 is higher than 300 ° C. to the second oxide semiconductor film 26 and the first oxide. Since diffusion into the semiconductor film 24 occurs, in order to reduce interface defects in the first oxide semiconductor film 24 and bulk defects in the first oxide semiconductor film 24 and the second oxide semiconductor film 26 due to oxygen diffusion. This is because a heat treatment at a temperature higher than 300 ° C. is required.
  • the heat treatment in the third step may be repeated a plurality of times.
  • the thickness of the second oxide semiconductor film 26 is set to Z (nm)
  • the heat treatment temperature in the third step is set to T (° C.)
  • the oxygen diffusion distance Is L (nm)
  • the TFT characteristics will be specifically described in Examples, but when oxygen in an oxidizing atmosphere is supplied to the inside of the interface of the first oxide semiconductor film 24 through the second oxide semiconductor film 26, Since the holes of the electron-hole pairs induced at the time of light irradiation are not easily trapped at the interface between the first oxide semiconductor film 24 and the second oxide semiconductor film 26, the Vg-Id characteristic has two levels. It is possible not to show the rise of.
  • the thickness and heat treatment temperature of the second oxide semiconductor film 26 it is preferable to adjust the thickness and heat treatment temperature of the second oxide semiconductor film 26 so as to satisfy the relational expression of Z ⁇ L ⁇ 3.0. This is because the initial characteristics (before light irradiation) after the formation of the TFT 10 are good. Specifically, the threshold voltage Vth is a positive value. On the other hand, it is preferable to adjust the thickness and heat treatment temperature of the second oxide semiconductor film 26 so that the relational expression L-15.0 ⁇ Z is satisfied in the second step and the third step. This is because the heat treatment in the third step prevents oxygen field defects from being deeply filled in the first oxide semiconductor film 24 to reduce field effect mobility.
  • the thickness and heat treatment temperature of the second oxide semiconductor film 26 are adjusted so that the relational expression L-11.0 ⁇ Z ⁇ L-8.0 is satisfied in the second step and the third step. Is preferred. This is because the field effect mobility of the TFT 10 rapidly increases within this range. The field effect mobility does not change particularly before or after light irradiation.
  • the heat treatment temperature T in the third step is adjusted in consideration of the relationship with the thickness Z of the first insulating film 24, but is preferably less than 600 ° C.
  • the heat treatment temperature is lower than 600 ° C., it is possible to suppress the occurrence of interdiffusion of cations between the first oxide semiconductor film 24 and the second oxide semiconductor film 26 and the mixing of the two regions. is there.
  • the conductive carriers are easily concentrated only on the first oxide semiconductor film 24. Whether or not cation mutual diffusion occurs in the first oxide semiconductor film 24 and the second oxide semiconductor film 26 can be confirmed, for example, by performing analysis by cross-sectional TEM.
  • the oxygen partial pressure in the oxidizing atmosphere is not particularly limited, but is preferably substantially 100% from the viewpoint of further improving ⁇ Vth during light irradiation.
  • the oxygen partial pressure in the oxidizing atmosphere is 5% or more of the whole. It is preferable.
  • the second oxide semiconductor film 26 has a cation composition different from that of the first oxide semiconductor film 24 and lower than the first oxide semiconductor film 24.
  • a fourth step of forming a third oxide semiconductor film 28 having conductivity is performed.
  • the same film formation method as in the second step can be used.
  • This film formation method is suitable for the manufacturing method of this embodiment because the surface of the first oxide semiconductor film 24 is easily damaged by the formation of the second oxide semiconductor film 26. Further, in many cases, a film with a high deposition rate and high uniformity can be formed, and an oxide semiconductor film with a low cost and a large area can be provided.
  • the third oxide semiconductor film 28 as a part of the oxide semiconductor layer 18 also has a lower electrical conductivity than the first oxide semiconductor film 24 and the first oxide semiconductor film 24. Similar materials can be used.
  • the cation composition ratio of the third oxide semiconductor film 28 is not a problem as long as the electron affinity is lower than that of the first oxide semiconductor film 24 and the second oxide semiconductor film 26. This is to prevent parallel conduction at the interface when there is a large mismatch in electronic properties.
  • the same oxide semiconductor is used for the second oxide semiconductor film 26 and the third oxide semiconductor film 28 as compared with the case where oxide semiconductor films having three kinds of cation compositions are stacked. The cost is lower when a film is used.
  • the first oxide semiconductor film 24, the second oxide semiconductor film 26, and the third oxide semiconductor film 28 are each made of In, Ga, and Zn. It is preferable that at least one of these is included.
  • the first oxide semiconductor film 24, the second oxide semiconductor film 26, and the third oxide semiconductor film 28 are each preferably amorphous. This is because, if these films are amorphous, they can be formed at a low temperature of 400 ° C. or lower, and a film with high uniformity can be obtained without crystal grain boundaries. Whether or not the first oxide semiconductor film 24, the second oxide semiconductor film 26, and the third oxide semiconductor film 28 are amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, it can be determined that the film is amorphous.
  • the total thickness of the second oxide semiconductor film 26 and the third oxide semiconductor film 28 is adjusted to be more than 10 nm and less than 70 nm. This is because when the total thickness of the second oxide semiconductor film 26 and the third oxide semiconductor film 28 is 10 nm or more, reduction of off current and suppression of deterioration of S value can be expected. Further, when the total thickness of the second oxide semiconductor film 26 and the third oxide semiconductor film 28 is less than 70 nm, the resistance of the source / drain electrodes 20 and 22 and the first oxide semiconductor film 24 increases. As a result, it is possible to suppress a decrease in mobility.
  • the total film thickness of the oxide semiconductor layer 18 is preferably 10 nm or more and 200 nm or less from the viewpoint of film uniformity and total carrier concentration in the active layer.
  • the carrier concentration (and electrical conductivity) of each film of the oxide semiconductor layer 18 can be controlled not only by composition modulation but also by oxygen partial pressure control during film formation. Specifically, the oxygen concentration can be controlled by controlling the oxygen partial pressure during film formation in the first oxide semiconductor film 24 and the second oxide semiconductor film 26, respectively. If the oxygen partial pressure at the time of film formation is increased, the carrier concentration can be reduced, and a reduction in off-current can be expected accordingly. On the other hand, if the oxygen partial pressure during film formation is lowered, the carrier concentration can be increased, and an increase in field effect mobility can be expected accordingly.
  • the oxidation of the film is promoted, and the amount of oxygen vacancies in the first oxide semiconductor film 24 is reduced. It is possible to make it.
  • the band gap of the film can be increased by doping Mg. For example, by doping Mg into each region of the first oxide semiconductor film 24, the second oxide semiconductor film 26, and the third oxide semiconductor film 28, the composition ratio of only In, Ga, and Zn is controlled.
  • the band gap can be increased while maintaining the band profile of the laminated film.
  • a material that tends to be a cation having a relatively large valence eg, Ti, Zr, Hf, Ta, etc.
  • doping a cation having a large valence the number of constituent elements of the oxide semiconductor film increases, which is disadvantageous in terms of simplifying the film formation process and reducing the cost.
  • a fifth step is performed in which heat treatment is performed in an oxidizing atmosphere.
  • the heat treatment temperature in the fifth step is preferably adjusted to less than 600 ° C. for reasons of interdiffusion of cations. Further, similarly to the third step, it is preferably over 300 ° C. from the viewpoint of causing oxygen diffusion, and is 415 ° C. or more from the viewpoint of improving the light irradiation stability (for example,
  • the oxide semiconductor layer 18 is patterned into a predetermined shape by photolithography, an etching method, a lift-off method, or the like as necessary. Do. Specifically, a resist pattern is formed on the remaining portion by photolithography, and the pattern is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid.
  • an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid.
  • This patterning can be performed immediately after the first step, the second step, and the fourth step, respectively, but from the viewpoint of not damaging the first oxide semiconductor film 24 through which carriers flow, the oxide semiconductor It is preferable to be immediately after the layer 18 is formed (immediately after the fourth step) or immediately after the fifth step.
  • an electrode forming step for forming the source electrode 20 and the drain electrode 22 on the third oxide semiconductor film 28 is performed.
  • a wet method such as a printing method or a coating method
  • a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as CVD or plasma CVD method is used.
  • a conductive film is formed according to a method appropriately selected in consideration of suitability for the material.
  • a vapor deposition method such as a vacuum deposition method, a sputtering method, an ion plating method, a CVD method, or a plasma CVD method from the viewpoint of easy control of the film thickness.
  • a vapor phase film forming methods sputtering method and pulsed laser deposition method (PLD method) are more preferable.
  • PLD method pulsed laser deposition method
  • the sputtering method is more preferable from the viewpoint of mass productivity.
  • the conductive film constituting the source / drain electrodes 20 and 22 is a conductive film having high conductivity, for example, metal such as Al, Mo, Cr, Ta, Ti, Au, Au, Al—Nd, Ag alloy, tin oxide.
  • a metal oxide conductive film such as zinc oxide, indium oxide, indium tin oxide (ITO), or indium zinc oxide (IZO) can be used.
  • these conductive films can be used as a single layer structure or a laminated structure of two or more layers.
  • the film thickness of the conductive film to be formed is preferably 10 nm or more and 1000 nm or less, more preferably 50 nm or more and 100 nm or less in consideration of film forming property, patterning property by etching or lift-off method, conductivity, and the like. .
  • the TFT 10 shown in FIG. 1 can be manufactured through the above procedure.
  • TFT 10 is manufactured using the method of manufacturing a field effect transistor according to the embodiment of the present invention can be confirmed by performing a secondary ion-microprobe mass spectrometry (SIMS) analysis.
  • SIMS secondary ion-microprobe mass spectrometry
  • TDS thermal desorption gas analysis
  • the secondary ion intensity negative ion
  • primary acceleration voltage 1.0 kV
  • detection region 100 ⁇ m ⁇ 100 ⁇ m using an analyzer PHI ADEPT1010 manufactured by ULVAC-PHI
  • the TFT 10 manufactured using the method for manufacturing a field effect transistor according to the embodiment of the present invention has a gate insulating layer on a gate electrode, and a channel laminated film on which electrons travel is formed on the gate insulating layer.
  • a bottom-gate top-contact field-effect transistor that is configured and has a source electrode and a drain electrode formed on the channel stacked film
  • Each of the channel stacked films is an oxide semiconductor layer containing In, Ga, and Zn, and includes first, second, and third oxide semiconductor films from the gate insulating film side, and the first oxide
  • the In content in the semiconductor film is higher than that in the second and third oxide semiconductor films, and the lattice defect density in the second oxide semiconductor layer is equal to the lattice defect density in the third oxide semiconductor layer.
  • the TFT 10 manufactured using the method for manufacturing a field effect transistor according to the embodiment of the present invention has a gate insulating layer on a gate electrode, and a channel laminated film on which electrons travel is formed on the gate insulating layer.
  • a bottom-gate top-contact field effect transistor having a source electrode and a drain electrode formed on the channel multilayer film, wherein the channel multilayer film includes In, Ga, and Zn, respectively.
  • the first oxide semiconductor film is composed of first, second, and third oxide semiconductor films from the gate insulating film side, and the In content in the first oxide semiconductor film is the second and third oxides.
  • a field effect type in which the oxygen content density in the second oxide semiconductor layer is higher than that in the semiconductor film and is higher than the oxygen content density in the third oxide semiconductor layer ( Film) is considered to be a transistor.
  • the term “lattice defect” means a correlation between the degree of deviation from a thermally stable atomic position, and the composition of metal elements satisfying the formula of oxygen vacancies or the number of atoms of In + the number of atoms of Ga ⁇ 2 ⁇ the number of atoms of Zn. It means the degree of deviation.
  • the oxygen content density means the oxygen content per unit volume in each oxide semiconductor layer.
  • oxygen diffusion occurs in the second oxide semiconductor film 26 due to the third step.
  • all TFTs subjected to a heat treatment (third step) at a temperature higher than 300 ° C. in which oxygen diffusion occurs result in improvement in light irradiation characteristics. This is because the second oxide semiconductor film 26 (desirably together with the interface between the first and second oxide semiconductor films) is compensated for defects by oxygen diffusion in an external oxidizing atmosphere. Since oxygen diffusion occurs under heat treatment conditions, such an oxygen diffusion heat treatment, which is an amorphous structure, promotes rearrangement of lattice atoms to thermally stable positions.
  • the TFT 10 obtained according to this embodiment has a lattice defect density in the second oxide semiconductor film 26 smaller than that in the third oxide semiconductor 28.
  • the second oxide semiconductor film 26 has oxygen diffusion from the external oxidizing atmosphere in the third step, and has an oxygen-containing density as compared with the third oxide semiconductor film 28. It is thought to increase. Therefore, it is assumed that the TFT 10 with improved light irradiation characteristics obtained by the manufacturing method of the present embodiment has the above-described characteristics.
  • the lattice defect density the lattice defects of the first, second, and third oxide semiconductor films are used in the defect analysis of solar cells, etc. by the DLCP method (defect density depth direction analysis), etc. It is possible to evaluate the density.
  • SIMS analysis is mentioned as a method of detecting an oxygen-containing density difference.
  • the TFT according to this embodiment can have various configurations other than the above.
  • an insulating layer is provided on the substrate 12 or exposed from between the source electrode 20 and the drain electrode 22.
  • a protective layer may be provided on the surface of the oxide semiconductor layer 18.
  • an electro-optical device for example, a liquid crystal display device, an organic EL (Electro Luminescence) display device, an inorganic EL display device
  • a driving element particularly a large area device.
  • the field effect transistor according to the embodiment is particularly suitable for a device that can be manufactured by a low-temperature process using a resin substrate (for example, a flexible display), various sensors such as an X-ray sensor, MEMS (Micro Electro Mechanical System), and the like.
  • the present invention is suitably used as a drive element (drive circuit) in various electronic devices.
  • Electro-optical device and sensor includes the above-described field-effect transistor (TFT 10).
  • electro-optical devices include display devices (eg, liquid crystal display devices, organic EL display devices, inorganic EL display devices, etc.).
  • display devices eg, liquid crystal display devices, organic EL display devices, inorganic EL display devices, etc.
  • an image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor), an X-ray sensor, or the like is suitable.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • the “characteristic” referred to here is a display characteristic in the case of an electro-optical device (display device), and a sensitivity characteristic in the case of a sensor.
  • a liquid crystal display device, an organic EL display device, and an X-ray sensor will be described as representative examples of the electro-optical device or sensor including the field effect transistor manufactured according to the present embodiment.
  • FIG. 3 is a schematic sectional view of a part of a liquid crystal display device according to an embodiment of the electro-optical device of the present invention
  • FIG. 4 is a schematic configuration diagram of the electric wiring.
  • the liquid crystal display device 100 of the present embodiment includes a pixel on the oxide semiconductor layer 18 protected by the top contact type TFT 10 and the passivation layer 102 of the TFT 10 in the bottom gate structure shown in FIG. 1.
  • a liquid crystal layer 108 sandwiched between the lower electrode 104 and the counter upper electrode 106 and an RGB color filter 110 for developing different colors corresponding to each pixel are provided.
  • the substrate 10 side of the TFT 10 and the RGB color filter 110 are provided.
  • the liquid crystal display device 100 of this embodiment includes a plurality of gate wirings 112 that are parallel to each other, and data wirings 114 that are parallel to each other and intersect the gate wirings 112.
  • the gate wiring 112 and the data wiring 114 are electrically insulated.
  • the TFT 10 is provided in the vicinity of the intersection between the gate wiring 112 and the data wiring 114.
  • the gate electrode 14 of the TFT 10 is connected to the gate wiring 112, and the source electrode 20 of the TFT 10 is connected to the data wiring 114.
  • the drain electrode 22 of the TFT 10 is connected to the pixel lower electrode 104 through a contact hole 116 provided in the gate insulating layer 16 (a conductor is embedded in the contact hole 116).
  • the pixel lower electrode 104 forms a capacitor 118 together with the grounded counter upper electrode 106.
  • the TFT of this embodiment has very high stability during light irradiation, the reliability of the liquid crystal display device is increased.
  • FIG. 5 is a schematic sectional view of a part of an active matrix type organic EL display device according to an embodiment of the electro-optical device of the present invention
  • FIG. 6 is a schematic configuration diagram of electric wiring.
  • the simple matrix method has an advantage that it can be manufactured at low cost.
  • the number of scanning lines and the light emission time per scanning line are inversely proportional. Therefore, it is difficult to increase the definition and increase the screen size.
  • the active matrix method has a high manufacturing cost because a transistor and a capacitor are formed for each pixel.
  • it is suitable for high definition and large screen.
  • the substrate 12 is, for example, a flexible support, and is a plastic film such as PEN.
  • the substrate 12 has a substrate insulating layer 202 on the surface in order to be insulating.
  • a patterned color filter layer 204 is disposed thereon.
  • the driving TFT portion has a gate electrode 14, and a gate insulating film 110 is provided on the gate electrode 14.
  • a connection hole is opened in part of the gate insulating film 16 for electrical connection.
  • An oxide semiconductor layer 18 is provided in the driving TFT portion, and a source electrode 20 and a drain electrode 22 are provided thereon.
  • the drain electrode 22 and the pixel electrode (anode) 206 of the organic EL element are continuous and integrated, and are formed by the same material and the same process.
  • the drain electrode 22 of the switching TFT and the driving TFT are electrically connected through a connection hole by a connection electrode 208. Further, the whole is covered with the insulating film 210 except for the portion where the organic EL element of the pixel electrode portion is formed.
  • an organic layer 212 including a light emitting layer and a cathode 214 are provided to form an organic EL element portion.
  • the organic EL display device 200 of the present embodiment includes a plurality of gate wirings 220 that are parallel to each other, and a data wiring 222 and a driving wiring 224 that are parallel to each other and intersect the gate wiring 220.
  • the gate wiring 220, the data wiring 222, and the drive wiring 224 are electrically insulated.
  • the gate electrode 14 of the switching TFT 10 b is connected to the gate wiring 220, and the source electrode 20 of the switching TFT 10 b is connected to the data wiring 222.
  • the drain electrode 22 of the switching TFT 10b is connected to the gate electrode 14 of the driving TFT 10, and the driving TFT 10a is kept on by using the capacitor 226.
  • the source electrode 20 of the driving TFT 10 a is connected to the driving wiring 224, and the drain electrode 22 is connected to the organic layer 212.
  • the TFT manufactured according to the present invention has very high stability during light irradiation, it is suitable for manufacturing a highly reliable organic EL display device.
  • the top electrode of the organic layer 212 may be a top emission type using a transparent electrode, or the bottom electrode of the organic layer 212 and each electrode of the TFT may be a transparent electrode. It may be an emission type.
  • FIG. 7 shows a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention
  • FIG. 8 shows a schematic configuration diagram of its electrical wiring.
  • FIG. 7 is a schematic cross-sectional view in which a part of the X-ray sensor array is enlarged more specifically.
  • the X-ray sensor 300 of this embodiment includes the TFT 10 and the capacitor 310 formed on the substrate 12, the charge collection electrode 302 formed on the capacitor 310, the X-ray conversion layer 304, and the upper electrode 306. Composed.
  • a passivation film 308 is provided on the TFT 10.
  • the capacitor 310 has a structure in which an insulating film 316 is sandwiched between a capacitor lower electrode 312 and a capacitor upper electrode 314.
  • the capacitor upper electrode 314 is connected to either the source electrode 20 or the drain electrode 22 (the drain electrode 22 in FIG. 7) of the TFT 10 through a contact hole 318 provided in the insulating film 316.
  • the charge collection electrode 302 is provided on the capacitor upper electrode 314 in the capacitor 310 and is in contact with the capacitor upper electrode 314.
  • the X-ray conversion layer 304 is a layer made of amorphous selenium, and is provided so as to cover the TFT 10 and the capacitor 310.
  • the upper electrode 306 is provided on the X-ray conversion layer 304 and is in contact with the X-ray conversion layer 304.
  • the X-ray sensor 300 of this embodiment includes a plurality of gate wirings 320 that are parallel to each other and a plurality of data wirings 322 that intersect with the gate wiring 320 and are parallel to each other.
  • the gate wiring 320 and the data wiring 322 are electrically insulated.
  • the TFT 10 is provided in the vicinity of the intersection between the gate wiring 320 and the data wiring 322.
  • the gate electrode 14 of the TFT 10 is connected to the gate wiring 320, and the source electrode 20 of the TFT 10 is connected to the data wiring 322.
  • the drain electrode 22 of the TFT 10 is connected to the charge collecting electrode 302, and the charge collecting electrode 302 is connected to the capacitor 310.
  • X-rays are irradiated from the upper part (upper electrode 306 side) in FIG. 7, and electron-hole pairs are generated in the X-ray conversion layer 304.
  • the generated charge is accumulated in the capacitor 310 and read out by sequentially scanning the TFT 10.
  • the X-ray sensor 300 of this embodiment includes the TFT 10 having high stability during light irradiation, an image with excellent uniformity can be obtained.
  • FIG. 9A is a plan view of the TFT of the example and the comparative example
  • FIG. 9B is a cross-sectional view taken along the line AA of the TFT shown in FIG. 9A.
  • a p-type Si substrate 502 with a thermal oxide film 504 (1 inch angle, thickness: 525 ⁇ mt, thermal oxide film (SiO 2 ): 100 nmt) manufactured by Mitsubishi Materials Corporation is used as the substrate, and thermal oxidation is performed.
  • a simple TFT 500 using the film 504 as a gate insulating layer was manufactured.
  • the oxide semiconductor layer 505 formed over the substrate 502 is divided into the first oxide semiconductor film 506, the second oxide semiconductor film 507, and the third oxide semiconductor film 508 as described above. The films were continuously formed between the films without being exposed to the atmosphere.
  • Sputtering of each film was performed by ternary co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target for the first to third oxide semiconductor films 506 to 508.
  • the film thickness in each region was adjusted by adjusting the film formation time.
  • a first oxide semiconductor film 506 was formed by sputtering on the thermal oxide film 504 of the substrate 502 (first process).
  • the other sputtering conditions were as follows.
  • a second oxide semiconductor film 507 was formed by sputtering on the first oxide semiconductor film 506 with a thickness of 5 nm (second process).
  • the second oxide semiconductor film 507 has a composition ratio of In (a) Ga (b) Zn (c) O (d), (a> 0, b> 0, c> 0, d> 0), b /
  • the oxidizing atmosphere with an oxygen partial pressure of 100% flows from a gas cylinder, and the moisture content contained in the entire atmosphere is -36 ° C. or less in terms of dew point temperature (absolute humidity 0.21 g / m ⁇ 3 or less). belongs to.
  • an IGZO film having the same composition as the second oxide semiconductor film 507 was formed as the third oxide semiconductor film 508 by 45 nm (fourth step). Note that sputtering conditions for the second oxide semiconductor film 507 and the third oxide semiconductor film 508 are as follows.
  • each sputter film formation a pattern film is formed using a metal mask. Further, it was confirmed by X-ray diffraction measurement that each film of the oxide semiconductor layer 505 was an amorphous film, and the same result was obtained in the following examples, comparative examples, and experimental examples. In addition, with respect to a single film formed with the same composition, the resistivity of the first oxide semiconductor film 506 was confirmed to be lower than the resistivity of the second oxide semiconductor film 507 by hole measurement.
  • Example 2 used the same manufacturing method as TFT 1 except for the heat treatment step, that is, the heat treatment atmosphere in the third step and the fifth step. Specifically, the TFT according to Example 2 was obtained using an air atmosphere as the heat treatment atmosphere in the third step and using an oxidizing atmosphere with an oxygen partial pressure of 100% as the heat treatment atmosphere in the fifth step.
  • Example 3 used the same manufacturing method as TFT 1 except for the heat treatment step, that is, the heat treatment atmosphere of the third step and the fifth step. Specifically, a TFT according to Example 3 was obtained by using an oxidizing atmosphere with an oxygen partial pressure of 100% in the third process and using an oxidizing atmosphere with an oxygen partial pressure of 100% as the heat treatment atmosphere in the fifth process.
  • TFT according to Comparative Example 1 used the same manufacturing method as TFT 1 except for the heat treatment step, that is, the third step and the fifth step. Specifically, the third step was not performed, and in the fifth step, a TFT according to Comparative Example 1 was obtained by using a heat treatment temperature of 450 ° C. and an oxidizing atmosphere with an oxygen partial pressure of 100% as the heat treatment atmosphere.
  • TFTs according to Examples 1 to 3 and Comparative Example 1 were evaluated for Vg-Id characteristics, and then irradiated with wavelength-variable monochromatic light to evaluate the stability of the TFT characteristics against light irradiation.
  • a semiconductor parameter analyzer 4156C manufactured by Agilent Technologies
  • the Vg-Id characteristics are measured by fixing the drain voltage (Vd) to 10 V, sweeping the gate voltage (Vg) within the range of ⁇ 30 V to +30 V, and drain current at each gate voltage (Vg). This was done by measuring (Id).
  • the field effect mobility is linearly moved from the Vg-Id characteristics in the linear region obtained by sweeping the gate voltage (Vg) in the range of -30V to + 30V with the drain voltage (Vd) fixed at 1V. The degree is calculated.
  • FIG. 10 is a diagram showing an outline of TFT characteristic measurement under monochrome light irradiation.
  • each TFT was placed on the probe stage base 600, and after flowing dry air for 2 hours or more, TFT characteristics were measured in the dry air atmosphere.
  • the irradiation intensity of the monochrome light source is 10 ⁇ W / cm 2
  • the wavelength ⁇ is in the range of 380 to 700 nm
  • the light irradiation is performed by comparing the Vg-Id characteristics when the monochrome light is not irradiated and the Vg-Id characteristics when the monochrome light is irradiated. Stability (threshold shift: ⁇ Vth) was evaluated.
  • FIG. 11 is a diagram showing the Vg-Id characteristics of the TFT according to Example 1 under monochrome light irradiation.
  • FIG. 12 is a diagram showing the Vg-Id characteristics of the TFT according to Example 2 under monochrome light irradiation.
  • FIG. 13 is a diagram showing Vg-Id characteristics of the TFT according to Example 3 under monochrome light irradiation.
  • FIG. 14 is a diagram showing Vg-Id characteristics of the TFT according to Comparative Example 1 under monochrome light irradiation.
  • Table 1 is a list of TFT fabrication conditions and TFT characteristics of Examples 1 to 3 and Comparative Example 1.
  • ⁇ means field effect mobility
  • Vth means threshold voltage
  • ⁇ Vth means threshold shift when light with a wavelength of 420 nm is irradiated, and the same applies to other tables. is there.
  • the heat treatment temperature in the third step and the fifth step (1) Verification of the oxygen diffusion depth in the heat treatment> In the third and fifth heat treatments, it was verified how deeply the oxide semiconductor layer diffuses oxygen in the oxidizing atmosphere in relation to the heat treatment temperature.
  • a p-type Si substrate with a thermal oxide film (1 inch angle ⁇ 1 mmt, thickness: 525 ⁇ mt, thermal oxide film (SiO 2 ): thickness: 100 nm) also serving as a gate electrode was prepared.
  • a p-type Si substrate was prepared. This substrate is boron-doped and has a resistivity of 0.001 to 0.0013 ⁇ cm.
  • the sample heat-treated at 300 ° C. is the sample of Experimental Example 1
  • the sample heat-treated at 350 ° C. is the sample of Experimental Example 2
  • the sample heat-treated at 400 ° C. is the sample of Experimental Example 3
  • the sample heat-treated at 450 ° C. Is called the sample of Experimental Example 4.
  • SIMS analysis was performed on the samples of Experimental Examples 1 to 4.
  • model number PHI ADEPT1010 manufactured by ULVAC-PHI, Inc. was specifically used as a SIMS analyzer.
  • the analysis environment was set to primary ion species: Cs +, primary acceleration voltage: 3.0 kV, and detection region: 56 ⁇ 56 ( ⁇ m ⁇ ⁇ m).
  • the secondary ion from the sample detected negative polarity.
  • FIG. 15 is a diagram showing SIMS analysis results for the sample of Experimental Example 1.
  • FIG. 16 is a diagram showing the SIMS analysis results for the sample of Experimental Example 2.
  • FIG. 17 is a diagram showing the SIMS analysis results for the sample of Experimental Example 3.
  • FIG. 18 is a diagram showing the SIMS analysis results for the sample of Experimental Example 4.
  • FIG. 19 is a graph plotting the relationship between the obtained oxygen diffusion distance L and the heat treatment temperature.
  • the heat treatment temperature T is 400 ° C., as shown in FIG. 19, O18 is diffused from the oxidizing atmosphere to the Ga 2 O 3 film to about 12 nm (incorporated). I understand).
  • This result also confirms that the Ga 2 O 3 film does not change even with a film of another material such as an IGZO film. Accordingly, the thickness of the second oxide semiconductor film 507 is Z, the heat treatment temperature in the third step is T, and the inside of the interface of the first oxide semiconductor film 506 is oxidized through the second oxide semiconductor film 507.
  • the thickness Z modulation of the second oxide semiconductor film 507 is performed by fixing the heat treatment conditions in the third step and the fifth step to atmosphere: oxygen 100% and heat treatment temperature T: 450 ° C. This was done by systematically changing the thickness of the membrane 507 between 3 and 50 nm. Specifically, the configuration and composition of the TFT were the same as those in Example 1, and only the thickness Z of the second oxide semiconductor film 507 was produced in the TFTs according to Examples 4 to 12 modulated between 3 and 50 nm.
  • the total thickness of the second oxide semiconductor film 507 and the third oxide semiconductor film 508 is 50 nm, which is common to Examples 4 to 11. Note that in Example 12, the third oxide semiconductor film 508 is not provided, and the third process, the electrode formation process, and the fifth process are performed in this order.
  • TFTs according to Examples 4 to 11 were evaluated for Vg-Id characteristics, and then irradiated with wavelength-variable monochrome light to evaluate the stability of the TFT characteristics against light irradiation.
  • the evaluation method is the same as the method described above.
  • Table 3 is a list of thicknesses Z and TFT characteristics of the second oxide semiconductor films 507 of Examples 4 to 12 and Comparative Example 1.
  • the field effect mobility ⁇ hardly changed both before and after the light irradiation.
  • Table 3 shows the field effect mobility ⁇ before the light irradiation.
  • Vth is a threshold voltage (V) before light irradiation
  • ⁇ Vth is a threshold shift when light having a wavelength of 420 nm is irradiated toward the TFT.
  • FIG. 20 is a diagram showing a Vg-Id characteristic under light irradiation of the TFT of Example 7, which is a typical Vg-Id characteristic among the measurement results.
  • FIG. 21 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 9, which is a representative Vg-Id characteristic among the measurement results.
  • FIG. 22 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 10, which is a representative Vg-Id characteristic among the measurement results.
  • FIG. 23 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 11, which is a typical Vg-Id characteristic among the measurement results.
  • FIG. 21 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 9, which is a representative Vg-Id characteristic among the measurement results.
  • FIG. 22 is a diagram showing the Vg-Id characteristic under light
  • FIG. 24 is a diagram showing the Vg-Id characteristic under light irradiation of the TFT of Example 12, which is a representative Vg-Id characteristic among the measurement results.
  • FIG. 25 is a graph showing the relationship between the thickness Z of the second oxide semiconductor film 507 and the field effect mobility ⁇ and the relationship between the thickness Z and ⁇ Vth based on the results shown in Table 3.
  • the TFTs of Examples 4 to 14 had a ⁇ Vth at the time of light irradiation of about 1/10 or less that of Comparative Example 1 compared with Comparative Example 1, which was greatly improved. I found out. Further, it was found that by adjusting the thickness Z of the second oxide semiconductor film 507, both the initial characteristics of the field effect mobility ⁇ and Vth and the light irradiation characteristics such as ⁇ Vth are changed.
  • FIG. 20 to FIG. 24 are compared, in FIG. 22 to FIG. 24, two stages of rising can be confirmed compared to FIG. 20 and FIG.
  • the heat treatment temperature T and the thickness Z satisfy the relational expression of 0092 ⁇ T 2 + 3.6 ⁇ T-468 ⁇ 0.1, two-stage rising was confirmed. This is because the interface defect between the first oxide semiconductor film 506 and the second oxide semiconductor film 507 is not compensated, and the first oxide semiconductor film 506 and the second oxide semiconductor film 507 This means that the resistance of the interface is lowered and the channel is open even when no gate bias is applied.
  • FIG. 26 is an image diagram for explaining characteristic deterioration when Z ⁇ L.
  • the characteristic deterioration will be described repeatedly with reference to FIG. 26.
  • Z ⁇ L the resistance of the high mobility layer / high resistance layer interface is likely to be lowered, and a conduction channel is likely to be formed near the interface (Vg -Equivalent to the rise of the first stage of Id data).
  • oxygen defect compensation is not sufficient, holes are trapped at the interface during light irradiation, and as a result, electrons concentrate on the interface, so that the current at the rising portion of the first stage appears to increase. Since the second stage (main channel) is not affected, the threshold seems to be improved.
  • TFT characteristics during light irradiation can be improved.
  • the improvement of the TFT characteristics means that it is possible to prevent the two-stage rise in the initial Vg-Id characteristics as described above.
  • the thickness Z of the second oxide semiconductor film 507 is set to 15 nm or less, that is, the relationship of Z ⁇ L ⁇ 3.0 in the second step and the third step. It was found that when the thickness of the second oxide semiconductor film 507 and the heat treatment temperature were adjusted so as to satisfy the equation, all the threshold voltages Vth became positive values and the initial characteristics were good. Accordingly, it has been found that it is preferable to adjust the thickness and heat treatment temperature of the second oxide semiconductor film 507 so that the relational expression Z ⁇ L ⁇ 3.0 is satisfied in the second step and the third step. It was.
  • the second oxide semiconductor film 507 has a thickness Z of less than 3 nm, that is, the second oxidation so as to satisfy the relation of L-15.0> Z in the second step and the third step.
  • the thickness of the physical semiconductor film 507 and the heat treatment temperature are adjusted, considering the tendency shown in FIG. 25, oxygen diffused from the oxidizing atmosphere by the heat treatment in the third step is conducted through the second oxide semiconductor film 507 through the conductive carrier. It was found that the field-effect mobility may be reduced to 20 cm 2 / Vs or less in order to strongly compensate for oxygen defects in the entire first oxide semiconductor film 506 that is a pass.
  • the thickness and heat treatment temperature of the second oxide semiconductor film 507 so that the relational expression L-15.0 ⁇ Z is satisfied in the second step and the third step. It was. Further, from the results shown in Table 3 and FIG. 25, when the thickness Z of the second oxide semiconductor film 507 is 7 nm or more, that is, in the second step and the third step, L-11.0 ⁇ Z. In the case where the thickness of the second oxide semiconductor film 507 and the heat treatment temperature are adjusted so as to satisfy the relational expression, the mobility is favorable as exceeding 30 cm 2 / Vs.
  • the TFT was changed to 415 ° C. (Example 14) and 450 ° C. (Example 15).
  • heat treatment was performed at a temperature of 450 ° C. in an atmosphere with an oxygen partial pressure of 100%, and the atmosphere in the fifth step was an oxygen partial pressure of 100%.
  • Example 15 Example 7
  • Table 4 summarizes the heat treatment temperature of the fifth step, TFT characteristics, and light irradiation stability.
  • the TFTs according to Examples 13 to 15 have both high field effect mobility and light irradiation stability.
  • the comparison with Example 13 and Example 14 shows that the light irradiation stability is improved by one digit or more ( ⁇ Vth is reduced by one digit) when the heat treatment temperature in the fifth step is 415 ° C. or higher than when the heat treatment temperature is 360 ° C.
  • the heat processing temperature of a 5th process is 415 degreeC or more.
  • Example 16 Example 7
  • Table 5 shows the production conditions of Examples 16 to 24 when the composition of the first oxide semiconductor film 506 is IGZO-based.
  • Table 5 shows the examples of the composition when the first oxide semiconductor film 506 is composition-modulated as an IZO-based.
  • Table 6 shows the production conditions of 25-31.
  • the second oxide semiconductor film 507 and the third oxide semiconductor film 508 have a common composition, which corresponds to the same composition as that in Example 7, and other manufacturing except the conditions in Tables 5 and 6 below.
  • the method and conditions were the same as in Example 7.
  • Table 7 summarizes the field effect mobility and off-current results of the TFTs according to Examples 16 to 24.
  • Table 8 summarizes the results of field effect mobility and off-current of the TFTs according to Examples 25 to 31.
  • a TFT having a field effect mobility of 30 cm 2 / Vs or more is obtained. It can be seen that it can be produced.
  • This composition range corresponds to the range B in FIG. In Examples 22, 23, and 24 in which the In content was increased, high field effect mobility was obtained, but the carrier concentration was excessive, and the threshold value was greatly shifted to the negative side.
  • the TFTs according to Examples 25 to 30 had good field effect mobility of 20 cm 2 / Vs or more.
  • the In content x is within the composition range represented by 0.40 ⁇ x ⁇ 0.75 (enclosed by the compositions of Examples 25 to 29).
  • a TFT with Vth> 0 can be manufactured with a field effect mobility of 30 cm 2 / Vs or more.
  • a normally-off TFT can be manufactured with a field-effect mobility of 30 cm 2 / Vs or more. I understand.
  • the first oxide semiconductor film 506 (IGZO type, IZO type) in the stacked TFT structure is formed. It has been found that TFT characteristics with high mobility can be obtained within a specific composition range by modulating the composition.
  • the conditions for forming the first oxide semiconductor film 506 are exactly the same as in Example 7.
  • the composition of the second oxide semiconductor film 507 and the third oxide semiconductor film 508 is In (e) Ga (f) Zn (g) O (h) (e, f, g, h> 0). It is an oxide semiconductor film represented by these.
  • transistor characteristics Vg-Id characteristics
  • mobility ⁇ mobility ⁇
  • threshold voltage Vth threshold voltage
  • Table 10 summarizes the field effect mobility and threshold voltage results of the TFTs according to Examples 32 to 37.
  • the composition of the second oxide semiconductor film 507 and the third oxide semiconductor film 508 is In (e) Ga (f) Zn (g ) O (h) (e, f, g, h> 0) is preferable, and at this time, the second oxide semiconductor film 507 has 0.250 ⁇ f / It was found that a transistor with high mobility and low off-state current can be manufactured when the composition range is represented by (e + f) ⁇ 0.875.
  • Examples 38 to 41 and evaluation- The TFTs according to Examples 38 to 41 were fabricated as top contact type TFTs with the same bottom gate as in Example 7. These correspond to the structure in Example 7 in which the second oxide semiconductor film 507 and the third oxide semiconductor film 508 have a common composition.
  • the TFT structure and the composition of the first oxide semiconductor film 506 and the second oxide semiconductor film 507 (common to the third oxide semiconductor film 508) are also the same as in Example 7, and the second oxide semiconductor A transistor in which only the total thickness of the film 507 and the third oxide semiconductor film 508 (hereinafter simply referred to as total thickness) was changed to 10 nm, 30 nm, 50 nm, and 70 nm was manufactured.
  • Table 11 summarizes the TFT configurations and TFT characteristics according to Examples 38 to 41.
  • the total thickness of the second oxide semiconductor film 507 and the third oxide semiconductor film 508 is 10 nm or less, the mobility increases, but the S value deteriorates (over 1 V / decade), It was found that the off-current tends to increase.
  • the total thickness is 30 nm or more, the S value is good (1 V / decade or less), and a reduction in off-current can be expected.
  • the total thickness is preferably more than 10 nm and more preferably 30 nm or more.
  • the mobility is slightly lowered when the total thickness is 70 nm or more, it has been found that the total thickness is more preferably less than 70 nm.
  • Examples 42 to 43- As a TFT according to Experimental Example 43, a TFT structure and composition were the same as in Example 7, and a TFT in which only the thickness of the first oxide semiconductor film 506 was changed to 10 nm was manufactured.
  • Table 12 summarizes the comparison of the characteristics of Example 42 and Example 43. Note that the “first film” in the table is an abbreviation for the first oxide semiconductor film 506.
  • the thickness of the first oxide semiconductor film 506 is 10 nm or more, the field-effect mobility is sufficiently secured, but the threshold value is shifted to the minus side, and the off-state current is greatly increased. This is because a high carrier concentration oxide semiconductor is used for the first oxide semiconductor film 506.
  • the thickness of the first oxide semiconductor film 506 increases, the total carrier concentration increases and pinch-off becomes difficult. It is to become. Accordingly, it was found that the thickness of the first oxide semiconductor film 506 is desirably less than 10 nm.
  • the composition and thickness of the stacked structure of the oxide semiconductor layers (the first oxide semiconductor film 506, the second oxide semiconductor film 507, and the third oxide semiconductor film 508), It has been found that a TFT with high mobility is possible in the composition and thickness of characteristics.
  • This IGZO film was produced by the same method as in Example 1.
  • SIMS analysis for each sample according to FIGS. 29 to 30 is performed using the same method as the SIMS analysis described above.

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Abstract

　光照射時のＴＦＴ特性を安定化する。　ゲート電極（１４）上に配置されたゲート絶縁層（１６）上に、第一の酸化物半導体膜（２４）を成膜する第一工程と、第一の酸化物半導体膜（２４）とカチオン組成が異なり、且つ第一の酸化物半導体膜（２４）より低い電気伝導度を有する第二の酸化物半導体膜（２６）を成膜する第二工程と、酸化性雰囲気の下３００℃超で熱処理する第三工程と、第一の酸化物半導体膜（２４）とカチオン組成が異なり、且つ第一の酸化物半導体膜（２４）より低い電気伝導度を有する第三の酸化物半導体膜（２８）を成膜する第四工程と、酸化性雰囲気の下３００℃超で熱処理する第五工程と、第三の酸化物半導体膜（２８）上に、ソース電極（２０）及びドレイン電極（２２）を形成する電極形成工程と、を有している。

Description

電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びＸ線センサ
　本発明は、電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びＸ線センサに関する。
　近年、電界効果型トランジスタは、半導体メモリ用集積回路の単位素子や高周波信号増幅素子、液晶駆動用素子等に用いられており、特に薄膜化したものは薄膜トランジスタ（ＴＦＴ）として幅広い分野で用いられている。
　電界効果型トランジスタを形成する半導体チャネル層（活性層）としては、従来からシリコン半導体やその化合物が多く用いられており、高速動作が必要な高周波増幅素子、集積回路等には単結晶シリコン、又は低速動作で十分であるが、ディスプレイ用途等大面積化への対応が要求される液晶駆動装置用にはアモルファスシリコンが用いられているが、大型化/高精細化に向けて、アモルファスシリコン性能を凌ぐ、ＴＦＴ特性が求められている。また、近年軽量かつ曲げられるフレキシブルディスプレイが注目を浴びている。フレキシブルデバイスには、可撓性の高い樹脂基板が主に用いられ、液晶ディスプレイプロセス（４００℃）より低温プロセスが必要である。このような中、アモルファスシリコンより電気特性が良く、且つ液晶プロセス、また低温プロセスで作製可能なＩｎ-Ｇａ-Ｚｎ-Ｏ系（以下ＩＧＺＯと記す）の酸化物半導体が、東京工業大学細野らにより発見された。このＩＧＺＯは、次世代ディスプレイ用の半導体素子材料として有望視されており、世界中の大学/メーカーが盛んに実用化に向けて、研究開発を行っている。
　そして、このようなＩＧＺＯ等の半導体膜を活性層として用いた電界効果型トランジスタは、青色発光層を有する有機ＥＬ表示装置や液晶表示装置等に搭載される場合がある。この青色発光層はλ＝４５０ｎｍ程度のピークを持つブロードな発光を示すが、その光の発光スペクトルの裾は４２０ｎｍまで続いていること、青色カラーフィルタは４００ｎｍの光を７０％程度は通すこと等を考慮すると、青色光を受け得る電界効果型トランジスタとして４５０ｎｍよりも小さい波長域での光照射に対する特性劣化が低いことが要求される。仮にＩＧＺＯの光学バンドギャップが比較的狭く、その領域に光学吸収を持つ場合には、トランジスタの閾値シフトが起こってしまうという問題が生じる。
　ここで、特許文献１（特開２０１０－６７７１０号公報）には、酸化物半導体からなる活性層と、活性層の酸化物半導体よりも酸素との結合力の強い元素種を含む酸化物を含有し、厚みが１ｎｍ～２００ｎｍの中間層と、活性層よりも電気伝導度の低い抵抗層と、の三層構造からなる酸化物半導体層を備えた電界効果型トランジスタの製造方法が開示されている。さらに、この製造方法においては、酸化物半導体層の抵抗層を形成した後の後処理として大気中で熱処理を行うことも開示されている。
　また、特許文献２（特開２０１０－２５８４３１号公報）には、第一の酸化物半導体膜上に第二の酸化物半導体膜を１０ｎｍ～３００ｎｍの厚みとなるように成膜した後、大気雰囲気の下２５０℃以上５００℃以下で熱処理を行うことが開示されている。
　しかしながら、特許文献１の製造方法では、酸化物半導体層の三層構造の中で電気伝導度の高い活性層上に、中間層を成膜した際、当該成膜により活性層の露出面がダメージを受け、結果、光照射時の閾値シフト等を左右し得る表面欠陥が発生してしまう場合がある。成膜の中でも、生産性/バリア性の観点からプラズマを発生するスパッタ法やＣＶＤ法を用いると、そのプラズマにより活性層の露出面が特にダメージを受け、結果、光照射時の閾値シフトが悪化する要因となる表面欠陥が増大してしまう。この表面欠陥を回復するには、特許文献１に記載されているような製造方法で酸化物半導体層の抵抗層を形成した後の熱処理をすることが有効であるとも考えられるが、抵抗層を形成した後の熱処理では、抵抗層の厚み分だけ、活性層に酸素が到達しなくなり、プラズマダメージを受けた活性層の面の表面欠陥を補填できない。また、表面欠陥を補填できなくても熱処理することで、閾値シフト自体が改善することも考えられるが、抵抗層を形成した後の熱処理では光照射時の閾値シフト自体も改善されないものと想定される。
　また、特許文献２の製造方法では、第二の酸化物半導体膜を成膜した後に熱処理を行っているが、酸化物半導体層が三層構造でなく、また、第一の酸化物半導体膜は、ソース電極及びドレイン電極と第二の酸化物半導体膜とを接続するバッファ領域となるものであって、活性層となる領域は第二の酸化物半導体膜である。したがって、熱処理の後、活性層となる領域の第二の酸化物半導体膜上に保護層等を成膜すると、当該成膜により第二の酸化物半導体膜の露出面がダメージを受け、結果、光照射時の閾値シフトが悪化する要因となる表面欠陥が発生してしまう。そして、第二の酸化物半導体膜上に保護層等を成膜した後は、発生した表面欠陥の補填や光照射時の閾値シフト自体を改善するような対策を行っていない。
　本発明は上記事情に鑑みてなされたものであり、光照射時のＴＦＴ特性を安定化する電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びＸ線センサを提供することを目的とする。
　本発明の上記課題は下記の手段によって解決された。
＜１＞ゲート電極上に配置されたゲート絶縁層上に、第一の酸化物半導体膜を成膜する第一工程と、前記第一工程後に、前記第一の酸化物半導体膜上に、前記第一の酸化物半導体膜とカチオン組成が異なり、且つ前記第一の酸化物半導体膜より低い電気伝導度を有する第二の酸化物半導体膜を成膜する第二工程と、前記第二工程後に、酸化性雰囲気の下３００℃超で熱処理する第三工程と、前記第三工程後に、前記第二の酸化物半導体膜上に、前記第一の酸化物半導体膜とカチオン組成が異なり、且つ前記第一の酸化物半導体膜より低い電気伝導度を有する第三の酸化物半導体膜を成膜する第四工程と、前記第四工程後に、酸化性雰囲気の下で熱処理する第五工程と、前記第四工程と前記第五工程の間又は前記第五工程後に、前記第三の酸化物半導体膜上に、ソース電極及びドレイン電極を形成する電極形成工程と、を有する電界効果型トランジスタの製造方法。
　なお、上記第三工程の熱処理は複数回行うことも含む。
＜２＞前記第二工程と前記第三工程の際に、前記第二の酸化物半導体膜の厚みをＺ（ｎｍ）とし、前記第三工程での熱処理温度をＴ（℃）とし、前記第二の酸化物半導体膜及び前記第一の酸化物半導体膜中への酸素の拡散距離をＬ（ｎｍ）としたとき、０＜Ｚ＜Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１の関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、＜１＞に記載の電界効果型トランジスタの製造方法。
＜３＞前記第二工程と前記第三工程の際に、Ｚ≦Ｌ－３．０の関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、＜２＞に記載の電界効果型トランジスタの製造方法。
＜４＞前記第二工程と前記第三工程の際に、Ｌ－１５．０≦Ｚの関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、＜２＞又は＜３＞に記載の電界効果型トランジスタの製造方法。
＜５＞前記第二工程と前記第三工程の際に、Ｌ－１１．０≦Ｚ≦Ｌ－８．０の関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、＜２＞～＜４＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜６＞前記第四工程では、前記第三の酸化物半導体膜のカチオン組成比が、前記第二の酸化物半導体膜のカチオン組成比と同じになるように成膜する、＜１＞～＜５＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜７＞前記第二工程と前記第四工程の際、前記第二の酸化物半導体膜と前記第三の酸化物半導体膜の厚みの合計が１０ｎｍ超７０ｎｍ未満となるように調整する、＜１＞～＜６＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜８＞前記第一の酸化物半導体膜と、前記第二の酸化物半導体膜と、前記第三の酸化物半導体膜は、それぞれＩｎ、Ｇａ及びＺｎのうちの少なくとも１種を含む、＜１＞～＜７＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜９＞前記第一の酸化物半導体膜はＩｎを含み、前記第一の酸化物半導体膜のＩｎ組成比率が、前記第二の酸化物半導体膜のＩｎ組成比率よりも高い、＜８＞に記載の電界効果型トランジスタの製造方法。
＜１０＞前記第二の酸化物半導体膜はＧａを含み、前記第二の酸化物半導体膜のＧａ組成比率が前記第一の酸化物半導体膜のＧａ組成比率よりも高い、＜８＞又は＜９＞に記載の電界効果型トランジスタの製造方法。
＜１１＞前記第一の酸化物半導体膜と、前記第二の酸化物半導体膜と、前記第三の酸化物半導体膜は、それぞれ非晶質である、＜８＞～＜１０＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜１２＞前記第三工程及び前記第五工程での熱処理温度を６００℃未満に調整する、＜８＞～＜１１＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜１３＞前記第一工程では、前記第一の酸化物半導体膜の厚みが１０ｎｍ未満となるように成膜する、＜１＞～＜１２＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜１４＞前記第一の酸化物半導体膜の組成は、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ，ｂ，ｃ，ｄ＞０）で表される、＜１＞～＜１３＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜１５＞前記第一の酸化物半導体膜の組成は、ｃ≦３／５,ｂ＞０,ｂ≧３ａ／７－３／１４,ｂ≧９ａ／５－５３／５０，ｂ≦－８ａ／５＋３３／２５，ｂ≦９１ａ／７４－１７／４０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成である、＜１４＞に記載の電界効果型トランジスタの製造方法。
＜１６＞前記第一の酸化物半導体膜の組成は、ｂ≦１７ａ／２３－２８／１１５，ｂ≧３ａ／３７，ｂ≧９ａ／５－５３／５０，ｂ≦１／５（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成である、＜１５＞に記載の電界効果型トランジスタの製造方法。
＜１７＞前記第一の酸化物半導体膜の組成は、ｂ≦７ａ／１３－１１／６５,ｂ≧３ａ／３７,ｂ≦－２ａ＋１１／１０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成である、＜１６＞に記載の電界効果型トランジスタの製造方法。
＜１８＞前記第一の酸化物半導体膜の組成は、Ｉｎ（ｘ）Ｚｎ（１－ｘ）Ｏ（ｙ）（ｙ＞０，０＜ｘ＜１）で表される、＜１＞～＜１３＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜１９＞前記第一の酸化物半導体膜の組成は、０．４≦ｘ≦０．７５で表される範囲内の組成である、＜１８＞に記載の電界効果型トランジスタの製造方法。
＜２０＞前記第一の酸化物半導体膜の組成は、０．４≦ｘ≦０．５で表される範囲内の組成である、＜１９＞に記載の電界効果型トランジスタの製造方法。
＜２１＞前記第二の酸化物半導体膜の組成は、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ，ｆ，ｇ，ｈ＞０）で表される、＜１＞～＜２０＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜２２＞前記第二の酸化物半導体膜の組成は、０．２５０＜ｆ／（ｅ＋ｆ）≦０．８７５で表される範囲内の組成である、＜２１＞に記載の電界効果型トランジスタの製造方法。
＜２３＞前記第一工程と前記第二工程と前記第四工程では、それぞれプラズマを発生する成膜法を用いて成膜する、＜１＞～＜２２＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜２４＞前記五工程は、前記電極形成工程後に行う、＜１＞～＜２３＞の何れか１つに記載の電界効果型トランジスタの製造方法。
＜２５＞ゲート電極上にゲート絶縁層を有し、前記ゲート絶縁層上に、電子が走行するチャネル積層膜が構成され、前記チャネル積層膜上に、ソース電極、及びドレイン電極が形成されるボトムゲート型でトップコンタクト型の電界効果型トランジスタにおいて、前記チャネル積層膜がそれぞれＩｎ、Ｇａ、Ｚｎを含む酸化物半導体層であり、前記ゲート絶縁膜側から、第一、第二、第三の酸化物半導体膜で構成され、前記第一の酸化物半導体膜におけるＩｎ含有率が前記第二、第三の酸化物半導体膜よりも高く且つ、前記第二の酸化物半導体層における格子欠陥密度が、前記第三の酸化物半導体層の格子欠陥密度に対して少ない電界効果型トランジスタ。
＜２６＞ゲート電極上にゲート絶縁層を有し、前記ゲート絶縁層上に、電子が走行するチャネル積層膜が構成され、前記チャネル積層膜上に、ソース電極、及びドレイン電極が形成されるボトムゲート型でトップコンタクト型の電界効果型トランジスタにおいて、前記チャネル積層膜がそれぞれＩｎ、Ｇａ、Ｚｎを含む酸化物半導体層であり、前記ゲート絶縁膜側から、第一、第二、第三の酸化物半導体膜で構成され、前記第一の酸化物半導体膜におけるＩｎ含有率が前記第二、第三の酸化物半導体膜よりも高く、且つ、前記第二の酸化物半導体層中の酸素含有密度が、前記第三の酸化物半導体層の酸素含有密度に対して多くなっている電界効果型トランジスタ。
＜２７＞＜１＞～＜２４＞の何れか１つに記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタを備えたことを特徴とする表示装置。
＜２８＞基板と、前記基板上に配置され、＜１＞～＜２４＞の何れか１つに記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタと、前記電界効果型トランジスタ上で、前記電界効果型トランジスタに電気的に接続されている有機電界発光素子と、を備え、前記有機電界発光素子から発せられる光が、前記基板側から取り出されるボトムエミッション型の表示装置。
＜２９＞＜１＞～＜２４＞の何れか１つに記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタを備えたことを特徴とするイメージセンサ。
＜３０＞＜１＞～＜２４＞の何れか１つに記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタを備えたことを特徴とするＸ線センサ。
　本発明によれば、光照射時のＴＦＴ特性を安定化する電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びＸ線センサを提供することができる。
図１は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。 図２Ａは、図１に示すボトムゲート構造で且つトップコンタクト型のＴＦＴの製造方法の一工程図である。 図２Ｂは、図２Ａに続くＴＦＴの製造方法の一工程図である。 図２Ｃは、図２Ｂに続くＴＦＴの製造方法の一工程図である。 図２Ｄは、図２Ｃに続くＴＦＴの製造方法の一工程図である。 図２Ｅは、図２Ｄに続くＴＦＴの製造方法の一工程図である。 図２Ｆは、図２Ｅに続くＴＦＴの製造方法の一工程図である。 図２Ｇは、図２Ｆに続くＴＦＴの製造方法の一工程図である。 図２Ｈは、図２Ｇに続くＴＦＴの製造方法の一工程図である。 図３は、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示す図である。 図４は、図３に示す液晶表示装置の電気配線の概略構成図を示す。 図５は、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図を示す図である。 図６は、図５に示す有機ＥＬ表示装置の電気配線の概略構成図を示す。 図７は、本発明のセンサの一実施形態であるＸ線センサについて、その一部分の概略断面図を示す図である。 図８は、図７に示すＸ線センサの電気配線の概略構成図を示す。 図９Ａは実施例及び比較例のＴＦＴの平面図である。 図９Ｂは図９Ａに示すＴＦＴのＡ－Ａ線矢視断面図である。 図１０は、モノクロ光照射下におけるＴＦＴ特性測定の概略を示す図である。 図１１は、実施例１に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図１２は、実施例２に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図１３は、実施例３に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図１４は、比較例１に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図１５は、実験例１のサンプルに対するＳＩＭＳ分析結果を示す図である。 図１６は、実験例２のサンプルに対するＳＩＭＳ分析結果を示す図である。 図１７は、実験例３のサンプルに対するＳＩＭＳ分析結果を示す図である。 図１８は、実験例４のサンプルに対するＳＩＭＳ分析結果を示す図である。 図１９は、求めた酸素の拡散距離Ｌと熱処理温度の関係をプロットしたグラフ図である。 図２０は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例７のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図２１は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例９のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図２２は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例１０のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図２３は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例１１のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図２４は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例１２のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。 図２５は、表３に示す結果に基づき、第二の酸化物半導体膜の厚みＺと電界効果移動度μとの関係及び厚みＺとΔＶｔｈとの関係を示した図である。 図２６は、Ｚ≧Ｌでの特性劣化を説明するイメージ図である。 図２７は、Ｉｎ－Ｇａ－Ｚｎ三元系の相図であり、この中で特定の組成範囲を明記した図である。 図２８は、Ｉｎ－Ｇａ－Ｚｎ三元系の相図であり、この中で特定の組成範囲を明記した図である。 図２９は、Ｇａ２Ｏ３膜を最表面に含む実験例３のサンプルに対するＳＩＭＳ分析結果とＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：０．９：０．７）を最表面に含むサンプルに対するＳＩＭＳ分析結果を示す図である。 図３０は、Ｉｎ,Ｇａ,Ｚｎの組成比がＩｎ：Ｇａ：Ｚｎ＝１．８５：０．１５：１, Ｉｎ：Ｇａ：Ｚｎ＝１：１：１, Ｉｎ：Ｇａ：Ｚｎ＝０．５：１．５：１の３つのＩＧＺＯ膜を、それぞれ実験例４と同一の条件で熱処理した各サンプルに対するＳＩＭＳ分析結果を示す図である。
　以下、添付の図面を参照しながら、本発明の実施形態に係る電界効果型トランジスタの製造方法、及び、表示装置、イメージセンサ、Ｘ線センサについて具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。また、以下で説明する場合に用いる「上」及び「下」という用語は、便宜的に用いるものであって、方向に拘束されるべきでない。
１．電界効果型トランジスタの構成
　まず、電界効果型トランジスタの製造方法を説明する前に、当該製造方法によって作製される電界効果型トランジスタの構成について概略を説明する。
　本発明の実施形態に係る電界効果型トランジスタは、薄膜トランジスタ：ＴＦＴであって、少なくとも、ゲート電極、ゲート絶縁層、酸化物半導体層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、酸化物半導体層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。
　本発明の実施形態のＴＦＴの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）の態様をとる。また、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型の態様をとる。なお、ボトムゲート型とは、ゲート絶縁層の下側にゲート電極が配置され、ゲート絶縁層の上側に活性層が形成された形態である。また、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
　図１は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴ１０の一例を示す模式図である。
　図１に示すＴＦＴ１０では、基板１２の一方の主面上にゲート電極１４と、ゲート絶縁層１６と、酸化物半導体層１８と、が順に積層されている。この酸化物半導体層１８の表面上には、ソース電極２０及びドレイン電極２２が互いに離間して設置されている。そして、本実施形態ではさらに酸化物半導体層１８が、ゲート絶縁層１６側から順に第一の酸化物半導体膜２４と第二の酸化物半導体膜２６と第三の酸化物半導体膜２８との三層に分かれている。
　なお、第一の酸化物半導体膜２４と第二の酸化物半導体膜２６と第三の酸化物半導体膜２８との区別は、酸化物半導体層１８の断面ＴＥＭ（Transmission Electron Microscope）分析によるコントラストの違い等により行うことができる。
２．電界効果型トランジスタの製造方法
　以上説明した電界効果型トランジスタの製造方法は、ゲート電極１４上に配置されたゲート絶縁層１６上に、第一の酸化物半導体膜２４を成膜する第一工程と、前記第一の酸化物半導体膜２４上に、前記第一の酸化物半導体膜２４とカチオン組成が異なり、且つ前記第一の酸化物半導体膜２４より低い電気伝導度を有する第二の酸化物半導体膜２６を成膜する第二工程と、前記第二工程後に、酸化性雰囲気の下３００℃超で熱処理する第三工程と、前記第三工程後に、前記第二の酸化物半導体膜２６上に、前記第一の酸化物半導体膜２４とカチオン組成が異なり、且つ前記第一の酸化物半導体膜２４より低い電気伝導度を有する第三の酸化物半導体膜２８を成膜する第四工程と、前記第四工程後に、酸化性雰囲気の下で熱処理する第五工程と、前記第四工程と前記第五工程の間又は前記第五工程後に、前記第三の酸化物半導体膜２８上に、ソース電極２０及びドレイン電極２２を形成する電極形成工程と、を有している。
　そして、このような製造方法によれば、第二工程での第二の酸化物半導体膜２６を成膜した後に第三工程の熱処理を行うことによって、第一の酸化物半導体膜２４と第二の酸化物半導体膜２６との界面欠陥を酸素拡散により補償することで、光照射時のΔＶｔｈを改善することができ、仮に、第三工程によって酸化性雰囲気から界面まで酸素拡散が到達しない場合においても、第三工程を行わない場合と比較して第二の酸化物半導体膜２６のバルク中欠陥を低減させることが出来るため、もってＴＦＴ特性を安定化することができる。
　なお、「電気伝導度」とは、物質の電気伝導のしやすさを表す物性値であり、物質のキャリア濃度ｎ、電気素量をｅ、キャリア移動度μとするとｄｒｕｄｅモデルを仮定した場合、物質の電気伝導度σは以下の式で表される。
　　　σ＝ｎｅμ
　第一の酸化物半導体膜２４、第二の酸化物半導体膜２６、又は第三の酸化物半導体膜２８がｎ型半導体である時はキャリアは電子であり、キャリア濃度とは電子キャリア濃度を、キャリア移動度とは電子移動度を示す。同様に第一の酸化物半導体膜２４、第二の酸化物半導体膜２６、又は第三の酸化物半導体膜２８がｐ型半導体ではキャリアは正孔であり、キャリア濃度とは、正孔キャリア濃度を、キャリア移動度とは正孔移動度を示す。尚、物質のキャリア濃度とキャリア移動度は、ホール測定により求めることができる。
　電気伝導度の求め方は、厚みが分かっている膜のシート抵抗を測定することにより、膜の電気伝導度を求めることができる。半導体の電気伝導度は温度より変化するが、本文記載の電気伝導度は、室温（２０℃）での電気伝導度を示す。
　以上のような電界効果型トランジスタの製造方法について、以下図２を用いながら具体的に説明する。
　図２は、ボトムゲート構造で且つトップコンタクト型のＴＦＴ１０の製造方法の工程図である。
－ゲート電極１４の形成－
　まず、図２Ａに示すように、ＴＦＴ１０を形成するための基板１２を用意した後、　基板１２の一方の主面上に、ゲート電極１４を形成する。
　基板１２の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。基板の構造は単層構造であってもよいし、積層構造であってもよい。基板１２としては、例えば、ガラスやＹＳＺ（イットリウム安定化ジルコニウム）等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。中でも軽量である点、可撓性を有する点から樹脂あるいは樹脂複合材料からなる基板が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
　なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性等に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
　ゲート電極１４の形成では、まず例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って導電膜を成膜する。成膜後、導電膜をフォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングすることにより、導電膜からゲート電極１４を形成する。この際、ゲート電極１４及びゲート配線を同時にパターンニングすることが好ましい。
　ゲート電極１４を構成する導電膜は、高い導電性を有するものを用いることが好ましく、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を単層または２層以上の積層構造として用いることができる。
－ゲート絶縁層１６の形成－
　ゲート電極１４を形成した後は、図２Ｂに示すように、当該ゲート電極１４上及び基板１２の露出面上にゲート絶縁層１６を形成する。
　ゲート絶縁層１６の形成では、まず例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って絶縁膜を成膜する。成膜後、必要に応じて、フォトリソグラフィー及びエッチング法又はリフトオフ法等によって所定の形状にパターンニングを行い、絶縁膜からゲート絶縁層１６を形成する。
　ゲート絶縁層１６を構成する絶縁膜は、高い絶縁性を有するものが好ましく、例えばＳｉＯ２,ＳｉＮｘ,ＳｉＯＮ,Ａｌ２Ｏ３,Ｙ２Ｏ３,Ｔａ２Ｏ５,ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
　なお、ゲート絶縁層１６は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁層の厚みが大きすぎると駆動電圧の上昇を招いてしまう。　ゲート絶縁層１６の厚みは、その材質にもよるが、１０ｎｍ以上１０μｍ以下が好ましく、５０ｎｍ以上１０００ｎｍ以下がより好ましく、１００ｎｍ以上４００ｎｍ以下が特に好ましい。
－第一工程－
　ゲート絶縁層１６を形成した後は、図２Ｃに示すように、当該ゲート絶縁層１６上に酸化物半導体層１８の一部としての第一の酸化物半導体膜２４を成膜する第一工程を行う。
　この第一工程では、例えば印刷方式やコーティング方式等の湿式方式、真空蒸着法やスパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤやプラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って第一の酸化物半導体膜２４を成膜する。これらの中でも、膜厚の制御がし易いという観点から、真空蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤ又はプラズマＣＶＤ法等の気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）がより好ましい。さらに、量産性の観点から、スパッタリング法がさらに好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。また第一の酸化物半導体膜２４として例えばＩＧＺＯを成膜する場合には、所望のカチオン組成になるように調整した複合酸化物ターゲットを用いても良いし、Ｉｎ２Ｏ３，Ｇａ２Ｏ３，ＺｎＯの３元共スパッタを用いても良い。
　第一の酸化物半導体膜２４は、酸化物半導体を主体としていればよく、その他に不純物等を含有していても良い。ここで、「主体」とは、第一の酸化物半導体膜２４を構成する構成成分のうち、最も多く含有されている成分を表す。
　酸化物半導体は、非晶質又は結晶質のいずれであってもよいが、好ましくは、非晶質酸化物半導体が用いられる。半導体膜を酸化物半導体により構成すれば、非晶質シリコンの半導体膜に比べて電荷の移動度がはるかに高く、低電圧で駆動させることができる。また、酸化物半導体を用いれば、通常、シリコンよりも光透過性が高い半導体膜を形成することができる。また、酸化物半導体、特に非晶質酸化物半導体は、低温（例えば室温）で均一に成膜が可能であるため、プラスチックのような可撓性のある樹脂基板を用いるときに特に有利となる。
　酸化物半導体の構成材料としては、従来公知のものが包含され、例えばＩｎ，Ｔｉ，Ｎｂ，Ｓｎ，Ｚｎ，Ｇｄ，Ｃｄ，Ｚｒ，Ｙ，Ｌａ，Ｔａ等の遷移金属の酸化物の他、ＳｒＴｉＯ3，ＣａＴｉＯ3，ＺｎＯ・Ｒｈ２Ｏ３，ＣｕＧａＯ２，ＳｒＣｕ２Ｏ２等の酸化物等が挙げられる。
　このように、第一の酸化物半導体膜２４に用いられる酸化物半導体は、特に限定されることはないが、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ及びＣｄのうち少なくとも１種を含む金属酸化物が好ましく、Ｉｎ、Ｓｎ、Ｚｎ及びＧａのうち少なくとも１種を含む金属酸化物がより好ましく、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも１種を含む金属酸化物（例えばＩｎ－Ｏ系）がさらに好ましい。
　特に、第一の酸化物半導体膜２４はＩｎを含み、第一の酸化物半導体膜２４のＩｎ組成比率が、第二の酸化物半導体膜２６のＩｎ組成比率よりも高いことが好ましい。Ｉｎ組成比率を高くすることで相対的に電子親和力が増大する傾向が得られ、第一の酸化物半導体膜２４に伝導キャリアが集中しやすくなるからである。また、Ｉｎ含有率を増大させた方が伝導キャリア濃度を増大させることが容易になるため、高いキャリア移動度を得やすくなるからである。
　さらに、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも２種を含む酸化物（例えばＩｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｇａ－Ｏ系、Ｇａ－Ｚｎ－Ｏ系）が好ましく、Ｉｎ、Ｇａ及びＺｎを全て含む酸化物がより好ましい。すなわち、第一の酸化物半導体膜２４の組成は、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ，ｂ，ｃ，ｄ＞０）で表されることが好ましい。その際、第一の酸化物半導体膜２４の組成が、ｃ≦３／５,ｂ＞０, ｂ≧３ａ／７－３／１４,ｂ≧９ａ／５－５３／５０，ｂ≦－８ａ／５＋３３／２５，ｂ≦９１ａ／７４－１７／４０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成であることが好ましい。この組成範囲内であれば、ＴＦＴ１０形成後に２０ｃｍ２／Ｖｓ超の電界効果移動度が得られるからである。また後述する第三工程での熱処理温度や第二の酸化物半導体膜２６の膜厚にもよるが閾値電圧ＶｔｈがＶｔｈ＞０となるからである。
　さらにその際、第一の酸化物半導体膜２４の組成は、ｂ≦１７ａ／２３－２８／１１５，ｂ≧３ａ／３７，ｂ≧９ａ／５－５３／５０，ｂ≦１／５（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成であることが好ましい。この組成範囲内であれば、ＴＦＴ１０形成後に３０ｃｍ２／Ｖｓ超の電界効果移動度が得られるからである。
　さらにまたその際、第一の酸化物半導体膜２４の組成は、ｂ≦７ａ／１３－１１／６５,ｂ≧３ａ／３７,ｂ≦－２ａ＋１１／１０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成であることが好ましい。この組成範囲内であれば、ＴＦＴ１０形成後に３０ｃｍ２／Ｖｓ超の電界効果移動度とノーマリーオフ（ゲート電圧：Ｖｇ＝０でのドレイン電流：Ｉｄが１０－９Ａ以下）が両立できるからである。
　また、Ｉｎ、Ｇａ及びＺｎのうちの２種のみを含む酸化物の場合、第一の酸化物半導体膜２４の組成は、Ｉｎ（ｘ）Ｚｎ（１－ｘ）Ｏ（ｙ）（ｙ＞０，０＜ｘ＜１）で表されることが好ましい。その際、第一の酸化物半導体膜２４の組成は、０．４≦ｘ≦０．７５で表される範囲内の組成であることが好ましい。この組成範囲内であれば、ＴＦＴ１０形成後に３０ｃｍ２／Ｖｓ以上の電界効果移動度が得られるからである。さらにその際、第一の酸化物半導体膜２４の組成は、０．４≦ｘ≦０．５で表される範囲内の組成であることが好ましい。この組成範囲内であれば、ＴＦＴ１０形成後に３０ｃｍ２／Ｖｓ以上の電界効果移動度とノーマリーオフ（ゲート電圧：Ｖｇ＝０でのドレイン電流：Ｉｄが１０－９Ａ以下）が両立できるからである。
　また、この第一工程では、第一の酸化物半導体膜２４の厚みが１０ｎｍ未満となるように成膜することが好ましい。第一の酸化物半導体膜２４は、上述したように高移動度化を実現しやすいＩＺＯや極めてＩｎ－ｒｉｃｈなＩＧＺＯ膜を用いることが好ましいが、このような高移動度膜はキャリア濃度が高いためにピンチオフが比較的難しく、閾値が大きくマイナス側にシフトする可能性がある。したがって、第一の酸化物半導体膜２４の厚みを１０ｎｍ未満とすることで、酸化物半導体層１８におけるトータルのキャリア濃度が過剰な状態となってピンチオフが困難となることを回避することができる。
　第一の酸化物半導体膜２４の電気伝導度は、好ましくは、１０－６Ｓｃｍ－１以上１０２Ｓｃｍ－１未満である。より好ましくは１０－４Ｓｃｍ－１以上１０２Ｓｃｍ－１未満であり、さらに好ましくは１０－１Ｓｃｍ－１以上１０２Ｓｃｍ－１未満である。
－第二工程－
　第一工程後は、図２Ｄに示すように、第一の酸化物半導体膜２４上に、当該第一の酸化物半導体膜２４とカチオン組成が異なり、且つ第一の酸化物半導体膜２４より低い電気伝導度を有する第二の酸化物半導体膜２６を成膜する第二工程を行う。
　酸化物半導体層１８の一部としての第二の酸化物半導体膜２６も、第一の酸化物半導体膜２４より低い電気伝導度を有することを前提として第一の酸化物半導体膜２４と同様の材料を用いることができる。
　ただし、第二の酸化物半導体膜２６はＧａを含み、当該第二の酸化物半導体膜２６のＧａ組成比率が第一の酸化物半導体膜２４のＧａ組成比率よりも高いことが好ましい。Ｇａ組成比率を大きくすることで相対的に電子親和力が減少する傾向が得られ、第一の酸化物半導体膜２４に伝導キャリアが集中しやすくなるからである。また、Ｇａ含有率を増大させることで、バックチャネル側の伝導キャリアの寄与を減少させることが可能であるため、オフ電流が低減しやすくなるからである。
　特に、第二の酸化物半導体膜２６の組成は、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ，ｆ，ｇ，ｈ＞０）で表されることが好ましい。その際、第二の酸化物半導体膜２６の組成は、０．２５０＜ｆ／（ｅ＋ｆ）≦０．８７５で表される範囲内の組成であることが好ましい。ｆ／（ｅ＋ｆ）≦０．２５０の場合には、第２の領域の電子親和力が相対的に大きくなるため、第二の酸化物半導体膜２６にも伝導パスが形成されたり、第二の酸化物半導体膜２４に過剰な伝導キャリアを誘起しやすくなる。第二の酸化物半導体膜２６において、ｆ／（ｅ＋ｆ）＞０．２５０の範囲であれば第一の酸化物半導体膜２４と比較して電子親和力が小さくなるためにキャリア濃度が相対的に低くなる。そのためゲート電圧を負に印加した場合に第二の酸化物半導体膜２６がピンチオフしやすく、結果ソース・ドレイン電極２０,２２と第一の酸化物半導体膜２４が切り離されるため、オフ電流が低減する効果が期待できる。一方で、ｆ／（ｅ＋ｆ）≦０．８７５であると、ソース・ドレイン電極２０,２２と第二の酸化物半導体膜２６の間のコンタクト抵抗が高くなることを抑制できる。従って、第二の酸化物半導体膜２６の組成範囲は、上述したように０．２５０＜ｆ／（ｅ＋ｆ）≦０．８７５であることが好ましい。
　第二の酸化物半導体膜２６の電気伝導度は、第一の酸化物半導体膜２４より低い電気伝導度を有することを前提として、第一の酸化物半導体膜２４と同様の範囲を取り得るが、好ましくは、１０－７Ｓｃｍ－１以上１０１Ｓｃｍ－１未満である。より好ましくは１０－７Ｓｃｍ－１以上１０－１Ｓｃｍ－１未満である。
－第三工程－
　第二工程後は、図２Ｅに示すように、酸化性雰囲気の下３００℃超で熱処理する第三工程を行う。第三工程を行う理由は、上述した通り、光照射時のＴＦＴ特性を安定化するためである。なお、熱処理温度を３００℃超としたのは、酸化性雰囲気中の酸素又は第二の酸化物半導体膜２６中の酸素が３００℃超から第二の酸化物半導体膜２６や第一の酸化物半導体膜２４への拡散が生じるため、酸素拡散による第一の酸化物半導体膜２４の界面欠陥や第一の酸化物半導体膜２４及び第二の酸化物半導体膜２６のバルク欠陥を低減するためには、３００℃超の温度での熱処理が必要となるからである。また、この第三工程の熱処理は、複数回繰り返してもよい。
　ここで、第二工程と第三工程の際に、第二の酸化物半導体膜２６の厚みをＺ（ｎｍ）とし、第三工程での熱処理温度をＴ（℃）とし、さらに酸素の拡散距離をＬ（ｎｍ）としたとき、０＜Ｚ＜Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１の関係式を満たすように第二の酸化物半導体膜２６の厚みと上記熱処理温度を調整することが好ましい。このように、第二の酸化物半導体膜２６の厚みＺと熱処理温度Ｔの調整を行った上で第三工程の熱処理をすることによって、酸化性雰囲気中の酸素を第二の酸化物半導体膜２６を介して第一の酸化物半導体膜２４の界面内部にまで確実に供給することができるため、第二工程の成膜によって成膜ダメージを受けた第一の酸化物半導体膜２４の表面欠陥を十分に補填でき、光照射時のＴＦＴ特性を改善することができる。このＴＦＴ特性については具体的には実施例で説明するが、酸化性雰囲気中の酸素を第二の酸化物半導体膜２６を介して第一の酸化物半導体膜２４の界面内部にまで供給すると、第一の酸化物半導体膜２４と第二の酸化物半導体膜２６との界面に、光照射時に誘起された電子－正孔対のうち正孔がトラップされ難いため、Ｖｇ－Ｉｄ特性が２段階の立ち上がりを示めさないようにすることができる。
　また、第二工程と第三工程の際に、Ｚ≦Ｌ－３．０の関係式を満たすように第二の酸化物半導体膜２６の厚みと熱処理温度を調整することが好ましい。ＴＦＴ１０形成後の初期特性（光照射前）が良好となるからである。具体的には、閾値電圧Ｖｔｈが正の値となるからである。
　一方で、第二工程と第三工程の際に、Ｌ－１５．０≦Ｚの関係式を満たすように第二の酸化物半導体膜２６の厚みと熱処理温度を調整することが好ましい。第三工程での熱処理によって、第一の酸化物半導体膜２４の奥深くまで酸素欠陥を補填して電界効果移動度が低減してしまうことを抑制するためである。
　さらに、第二工程と第三工程の際に、Ｌ－１１．０≦Ｚ≦Ｌ－８．０の関係式を満たすように第二の酸化物半導体膜２６の厚みと熱処理温度を調整することが好ましい。この範囲内であるとＴＦＴ１０の電界効果移動度が急激に上昇するからである。なお、この電界効果移動度は、光照射前であっても光照射後であっても特に変化はしない。
　このように、第三工程での熱処理温度Ｔは、第一の絶縁膜２４の厚みＺとの関係を考慮して値を調整することになるが、６００℃未満であることが好ましい。６００℃未満の熱処理温度だと、第一の酸化物半導体膜２４と第二の酸化物半導体膜２６の間でカチオンの相互拡散が起こって２つの領域が交じりあってしまうことを抑制できるからである。また、この場合には第一の酸化物半導体膜２４だけに伝導キャリアを集中させ易くなる。第一の酸化物半導体膜２４と第二の酸化物半導体膜２６でのカチオンの相互拡散が起こっているかどうかは、例えば断面ＴＥＭによる分析を行うことで確認できる。
　また、酸化性雰囲気中の酸素分圧についても特に限定されないが、光照射時のΔＶｔｈをより改善する観点から実質的に１００％であることが好ましい。また、初期特性において、Ｖｔｈがマイナスへシフトする可能性がある事（酸素欠損による余剰キャリアの発生を抑制するという観点）を考慮すると酸化性雰囲気中の酸素分圧は全体の５％以上であることが好ましい。
－第四工程－
　第三工程後は、図２Ｆに示すように、第二の酸化物半導体膜２６上に、第一の酸化物半導体膜２４とカチオン組成が異なり、且つ第一の酸化物半導体膜２４より低い電気伝導度を有する第三の酸化物半導体膜２８を成膜する第四工程を行う。
　この第四工程では、第二工程と同様の成膜法を用いることができる。ただし、第一工程と第二工程と第四工程では、それぞれプラズマを発生する成膜法を用いて成膜することが好ましい。この成膜法であると第一の酸化物半導体膜２４の表面が第二の酸化物半導体膜２６の成膜によりダメージを受け易いので、本実施形態の製造方法に適している。また、成膜速度が速く、また均一性の高い膜が形成可能である場合が多く、低コスト且つ大面積の酸化物半導体膜を提供できる。
　また、酸化物半導体層１８の一部としての第三の酸化物半導体膜２８も、第一の酸化物半導体膜２４より低い電気伝導度を有することを前提として第一の酸化物半導体膜２４と同様の材料を用いることができる。
　ただし、第四工程では、第三の酸化物半導体膜２８のカチオン組成比が、第二の酸化物半導体膜２６のカチオン組成比と同じになるように成膜することが好ましい。第三の酸化物半導体膜２８のカチオン組成比は第一の酸化物半導体膜２４、第二の酸化物半導体膜２６よりも電子親和力が小さければ問題ないが、第二の酸化物半導体膜２６と電子物性に大きな不整合があるときに界面でのパラレル伝導を引き起こしたりすることを抑制するためである。また、製造面から考えても、３種類のカチオン組成の酸化物半導体膜を積層する場合と比較して、第二の酸化物半導体膜２６と第三の酸化物半導体膜２８に同じ酸化物半導体膜を用いた場合の方が低コストである。
　以上の観点と移動度を高めるという観点から、第一の酸化物半導体膜２４と、第二の酸化物半導体膜２６と、第三の酸化物半導体膜２８は、それぞれＩｎ、Ｇａ及びＺｎのうちの少なくとも１種を含むことが好ましい。
　また、第一の酸化物半導体膜２４と、第二の酸化物半導体膜２６と、第三の酸化物半導体膜２８は、それぞれ非晶質であることが好ましい。これらの膜が非晶質であれば、４００℃以下の低温で成膜することが可能である他、結晶粒界が存在せず、均一性の高い膜が得られるからである。第一の酸化物半導体膜２４と、第二の酸化物半導体膜２６と、第三の酸化物半導体膜２８が非晶質であるかどうかは、Ｘ線回折測定により確認することができる。すなわち、Ｘ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その膜は非晶質であると判断することができる。
　また、第二工程と第四工程の際、第二の酸化物半導体膜２６と第三の酸化物半導体膜２８の厚みの合計が１０ｎｍ超７０ｎｍ未満となるように調整することが好ましい。第二の酸化物半導体膜２６と第三の酸化物半導体膜２８の厚みの合計が１０ｎｍ以上であると、オフ電流の低減やＳ値の劣化抑制が期待できるからである。また、第二の酸化物半導体膜２６と第三の酸化物半導体膜２８の厚みの合計が７０ｎｍ未満であると、ソース・ドレイン電極２０,２２と第一の酸化物半導体膜２４の抵抗が増大して結果的に移動度の低下を招くことを抑制するためである。
　なお、酸化物半導体層１８の総膜厚は、膜の均一性、及び活性層中のトータルのキャリア濃度という観点から１０ｎｍ以上２００ｎｍ以下であることが好ましい。
　また、酸化物半導体層１８の各膜のキャリア濃度（及び電気伝導度）の制御は、組成変調によって行う他、成膜時の酸素分圧制御によっても行うことができる。
　酸素濃度の制御は、具体的には第一の酸化物半導体膜２４、第二の酸化物半導体膜２６における成膜時の酸素分圧をそれぞれ制御することによって行う事が出来る。成膜時の酸素分圧を高めれば、キャリア濃度を低減させることが出来、それに伴ってオフ電流の低減が期待できる。一方、成膜時の酸素分圧を低くすれば、キャリア濃度を増大させることが出来、それに伴って電界効果移動度の増大が期待できる。また、例えば第一の酸化物半導体膜２４の成膜後に酸素ラジカルやオゾンを照射する処理を施すことによっても膜の酸化を促進し、第一の酸化物半導体膜２４中の酸素欠損量を低減させる事が可能である。
　また、酸化物半導体層１８のＺｎの一部を、よりバンドギャップの広がる元素イオンをドーピングすることによって、光学バンドギャップ増大に伴う光照射安定性を付与することが出来る。具体的には、Ｍｇをドーピングすることにより膜のバンドギャップを大きくすることが可能である。例えば、第一の酸化物半導体膜２４、第二の酸化物半導体膜２６、第三の酸化物半導体膜２８の各領域にＭｇをドープすることで、Ｉｎ、Ｇａ、Ｚｎのみの組成比を制御した系に比べて、積層膜のバンドプロファイルを保ったままバンドギャップの増大が可能である。
　そして、有機ＥＬに用いられる青色発光層はλ＝４５０ｎｍ程度にピークを持つブロードな発光を示すことから、仮にＩＧＺＯ膜の光学バンドギャップが比較的狭く、その領域に光学吸収を持つ場合には、トランジスタの閾値シフトが起こってしまうという問題が生じる。従って、特に有機ＥＬ駆動用に用いられるＴＦＴとしては、酸化物半導体層１８に用いる材料のバンドギャップが、より大きいことが好ましい。
　また、第一の酸化物半導体膜２４等のキャリア密度はカチオンドーピングによっても任意に制御することができる。キャリア密度を増やしたい際には、相対的に価数の大きなカチオンになりやすい材料（例えばＴｉ、Ｚｒ、Ｈｆ、Ｔａ等）をドーピングすればよい。但し、価数の大きいカチオンをドーピングする場合は、酸化物半導体膜の構成元素数が増えるため、成膜プロセスの単純化、低コスト化の面で不利であることから、酸素濃度（酸素欠損量）により、キャリア密度を制御することが好ましい。
－第五工程－
　第四工程後は、図２Ｇに示すように、酸化性雰囲気の下で熱処理する第五工程を行う。
　第五工程での熱処理温度は、第三工程と同様に、カチオンの相互拡散の理由から６００℃未満に調整することが好ましい。また、第三工程と同様に、酸素拡散を引き起こすという観点から３００℃超であることが好ましく、光照射安定性を高めるという観点（例えば｜ΔＶｔｈ｜≦０．１Ｖ）から、４１５℃以上であることがより好ましい。
　酸化物半導体層１８の成膜直後（第四工程直後）又は第五工程直後は、必要に応じて、フォトリソグラフィー及びエッチング法又はリフトオフ法等によって酸化物半導体層１８を所定の形状にパターンニングを行う。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、または燐酸、硝酸および酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。なお、このパターニングは、第一工程、第二工程及び第四工程の直後にそれぞれ行うこともできるが、キャリアが流れる第一の酸化物半導体膜２４にダメージを与えないという観点から、酸化物半導体層１８の成膜直後（第四工程直後）又は第五工程直後であることが好ましい。
－電極形成工程－
　第四工程と第五工程の間又は第五工程後は、図２Ｈに示すように、第三の酸化物半導体膜２８上に、ソース電極２０及びドレイン電極２２を形成する電極形成工程を行う。ただし、オーミックコンタクト形成の観点から、電極形成工程後に第五工程の熱処理を行うことが好ましい。電極形成工程では、まず例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って導電膜を成膜する。これらの中でも、膜厚の制御がし易いという観点から、真空蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤ又はプラズマＣＶＤ法等の気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）がより好ましい。さらに、量産性の観点から、スパッタリング法がさらに好ましい。成膜後、必要に応じて、フォトリソグラフィー及びエッチング法又はリフトオフ法等によって所定の形状にパターンニングを行い、導電膜からソース・ドレイン電極２０,２２を形成する。この際、ソース・ドレイン電極２０,２２に接続する配線を同時にパターンニングすることが好ましい。
　ソース・ドレイン電極２０,２２を構成する導電膜は、高い導電性を有するものを用い、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ソース・ドレイン電極２０,２２としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
　成膜する導電膜の膜厚は、成膜性やエッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上１００ｎｍ以下であることがより好ましい。
　以上の手順を経ることにより、図１に示すＴＦＴ１０を作製することができる。
　本発明の実施形態に係る電界効果型トランジスタの製造方法を用いて作製したＴＦＴ１０であるかどうかは、ＳＩＭＳ(Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ－ｍｉｃｒｏｐｒｏｂｅ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析を行うことによって確認できる。本実施形態のＩＧＺＯやＩＺＯ系の酸化物半導体膜を２５０℃以上の温度で熱処理した場合、昇温脱離ガス分析（ＴＤＳ）よりＺｎ元素の減少が観測される。従って、例えば後述する実施例のように４５０℃での熱処理を２回施したＴＦＴにおいては、積層膜表面と、積層膜内部にＺｎ元素の減少した部位が見られるはずである。具体的に、後述する実施例７と同じ活性層構造のＩＧＺＯ膜（第一の酸化物半導体膜２４がＩｎ：Ｇａ：Ｚｎ＝０．６１７：０．０５０：０．３３３、第二の酸化物半導体膜２６及び第三の酸化物半導体膜２８がＩｎ：Ｇａ：Ｚｎ，第二の酸化物半導体膜２６成膜後に第３工程として４５０℃でアニール）に対して四重極型二次イオン質量分析装置（アルバックファイ株式会社製ＰＨＩ　ＡＤＥＰＴ１０１０）を用い、一次イオン種Ｃｓ＋、一次加速電圧１．０ｋＶ、検出領域１００μｍ×１００μｍの設定条件下において、２次イオン強度（負イオン）を観測した場合を考える。観測されるＩｎ＋Ｏ（Ｉｎ元素とＯ元素の結合イオン種）、Ｚｎ＋Ｏの分子（Ｚｎ元素とＯ元素の結合イオン種）のイオン強度が１０３超となる様な感度の条件下で、２次イオン強度の深さ方向分布測定を行った場合、第二の酸化物半導体膜２６領域において、Ｚｎ＋Ｏイオン強度が減少している振る舞いが観測される。又、ＩｎやＺｎイオンを含まない酸化物半導体膜の場合でも、第三工程の熱処理温度が、第五工程の熱処理温度より高い場合、第三工程熱処理時に表面に晒される第二の酸化物半導体膜２６領域において、Ｈ、ＯＨイオンの減少が観測される。したがって、本発明の実施形態に係る電界効果型トランジスタの製造方法を用いて作製したＴＦＴ１０であるかどうかは、酸化物半導体層１８の組成分布をＳＩＭＳ分析評価することで判断できる。
　また、本発明の実施形態に係る電界効果型トランジスタの製造方法を用いて作製したＴＦＴ１０は、ゲート電極上にゲート絶縁層を有し、前記ゲート絶縁層上に、電子が走行するチャネル積層膜が構成され、前記チャネル積層膜上に、ソース電極、及びドレイン電極が形成されるボトムゲート型でトップコンタクト型の電界効果型トランジスタにおいて、
　前記チャネル積層膜がそれぞれＩｎ、Ｇａ、Ｚｎを含む酸化物半導体層であり、前記ゲート絶縁膜側から、第一、第二、第三の酸化物半導体膜で構成され、前記第一の酸化物半導体膜におけるＩｎ含有率が前記第二、第三の酸化物半導体膜よりも高く且つ、前記第二の酸化物半導体層における格子欠陥密度が、前記第三の酸化物半導体層の格子欠陥密度に対して少ない電界効果型トランジスタであるものと考えられる。
　また、本発明の実施形態に係る電界効果型トランジスタの製造方法を用いて作製したＴＦＴ１０は、ゲート電極上にゲート絶縁層を有し、前記ゲート絶縁層上に、電子が走行するチャネル積層膜が構成され、前記チャネル積層膜上に、ソース電極、及びドレイン電極が形成されるボトムゲート型でトップコンタクト型の電界効果型トランジスタにおいて、前記チャネル積層膜がそれぞれＩｎ、Ｇａ、Ｚｎを含む酸化物半導体層であり、前記ゲート絶縁膜側から、第一、第二、第三の酸化物半導体膜で構成され、前記第一の酸化物半導体膜におけるＩｎ含有率が前記第二、第三の酸化物半導体膜よりも高く、且つ、前記第二の酸化物半導体層中の酸素含有密度が、前記第三の酸化物半導体層の酸素含有密度に対して多くなっている電界効果型（薄膜）トランジスタであると考えられる。
　なお、格子欠陥とは、熱的に安定な原子位置からのズレの程度や、酸素空孔、あるいはＩｎの原子数＋Ｇａの原子数≒２×Ｚｎの原子数の式を満たす金属元素組成の相関からのズレの程度を意味する。また、酸素含有密度はそれぞれの酸化物半導体層における、単位体積あたりの酸素含有量を意味する。
　ここで、図２の第三工程に着目する。本発明の実施形態に係る電界効果型トランジスタの製造方法を用いて作製したＴＦＴ１０は、第三工程によって、第二の酸化物半導体膜２６中に酸素拡散が起こる事はＯ１８アニールによる酸素侵入の結果から明らかである(実施例参照)。本発明によって酸素拡散が起こる３００℃超での熱処理(第三工程)を行ったＴＦＴでは全て光照射特性が向上する結果が得られている。これは第二の酸化物半導体膜２６が（望ましくは第一,第二酸化物半導体膜の界面と共に）外部酸化性雰囲気下の酸素拡散によって欠陥補償されているためである。熱処理条件下で酸素拡散が起こるために、アモルファス構造ではあるもの、このような酸素拡散熱処理は格子原子の熱的安定な位置への再配列を促す。そのため、本実施形態によって得られたＴＦＴ１０は第二の酸化物半導体膜２６における格子欠陥密度が第三の酸化物半導体２８よりも小さくなると考えられる。また当然ではあるが、第二の酸化物半導体膜２６は、第三工程での外部酸化性雰囲気からの酸素拡散が起こっており、第三の酸化物半導体膜２８と比較して酸素含有密度が増大するものと考えられる。したがって本実施形態の製造方法によって得られる光照射特性が向上したＴＦＴ１０は、上記の様な特徴を有していると想定される。
　なお、格子欠陥密度に関しては、太陽電池セル等の欠陥分析にて使用される、ＤＬＣＰ法(欠陥密度の深さ方向分析)等によって第一,第二,第三の酸化物半導体膜の格子欠陥密度を評価することが可能である。また、酸素含有密度差を検出する方法としてＳＩＭＳ分析が挙げられる。
３．変形例
　なお、本発明を特定の実施形態について詳細に説明したが、本発明はかかる実施形態に限定されるものではなく、本発明の範囲内にて他の種々の実施形態が可能であることは当業者にとって明らかであり、例えば上述の複数の実施形態は、適宜、組み合わせて実施可能である。また、以下の変形例同士を、適宜、組み合わせてもよい。
　例えば、本実施形態に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、例えば基板１２上に絶縁層を設けたり、ソース電極２０とドレイン電極２２との間から露出する酸化物半導体層１８の面上に、保護層を設けたりすることもできる。
　なお、日本出願２０１１－１６７０９３の開示はその全体が参照により本明細書に取り込まれる。
　本明細書に記載された全ての文献、特許出願、および技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記載された場合と同程度に、本明細書中に参照により取り込まれる。
４．応用
　以上で説明した本実施形態にて製造される電界効果型トランジスタの用途には特に限定はないが、例えば電気光学装置(例えば液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、無機ＥＬ表示装置等の表示装置、等)における駆動素子、特に大面積デバイスに用いる場合に好適である。
　更に実施形態の電界効果型トランジスタは、樹脂基板を用いた低温プロセスで作製可能なデバイスに特に好適であり(例えばフレキシブルディスプレイ等)、Ｘ線センサなどの各種センサ、ＭＥＭＳ(Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）等、種々の電子デバイスにおける駆動素子(駆動回路)として、好適に用いられるものである。
５．電気光学装置及びセンサ
　本実施形態の電気光学装置又はセンサは、前述の電界効果型トランジスタ（ＴＦＴ１０）を備えて構成される。
　電気光学装置の例としては、表示装置（例えば液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、等）がある。
　センサの例としては、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のイメージセンサや、Ｘ線センサ等が好適である。
　本実施形態のＴＦＴを用いた電気光学装置およびセンサは、いずれも特性の面内均一性が高い。なお、ここで言う「特性」とは、電気光学装置（表示装置）の場合には表示特性、センサの場合には感度特性である。
　以下、本実施形態によって製造される電界効果型トランジスタを備えた電気光学装置又はセンサの代表例として、液晶表示装置、有機ＥＬ表示装置、Ｘ線センサについて説明する。
６．液晶表示装置
　図３に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図４にその電気配線の概略構成図を示す。
　図３に示すように、本実施形態の液晶表示装置１００は、図１に示したボトムゲート構造でトップコンタクト型のＴＦＴ１０と、ＴＦＴ１０のパッシベーション層１０２で保護された酸化物半導体層１８上に画素下部電極１０４およびその対向上部電極１０６で挟まれた液晶層１０８と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ１１０とを備え、ＴＦＴ１０の基板１２側およびＲＧＢカラーフィルタ１１０上にそれぞれ偏光板１１２ａ、１１２ｂを備えた構成である。
　また、図４に示すように、本実施形態の液晶表示装置１００は、互いに平行な複数のゲート配線１１２と、該ゲート配線１１２と交差する、互いに平行なデータ配線１１４とを備えている。ここでゲート配線１１２とデータ配線１１４は電気的に絶縁されている。ゲート配線１１２とデータ配線１１４との交差部付近に、ＴＦＴ１０が備えられている。
　ＴＦＴ１０のゲート電極１４は、ゲート配線１１２に接続されており、ＴＦＴ１０のソース電極２０はデータ配線１１４に接続されている。また、ＴＦＴ１０のドレイン電極２２はゲート絶縁層１６に設けられたコンタクトホール１１６を介して（コンタクトホール１１６に導電体が埋め込まれて）画素下部電極１０４に接続されている。この画素下部電極１０４は、接地された対向上部電極１０６とともにキャパシタ１１８を構成している。
　本実施形態のＴＦＴは光照射時の安定性が非常に高いことから、液晶表示装置の信頼性が増す。
７．有機ＥＬ表示装置
　図５に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図を示し、図６に電気配線の概略構成図を示す。
　有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
　本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置２００は、図１に示したボトムゲート構造のＴＦＴ１０が、基板１２上に設けられている。この基板１２は例えば可撓性支持体であって、ＰＥＮなどのプラスチックフィルムであり、絶縁性とするために表面に基板絶縁層２０２を有する。その上にパターニングされたカラーフィルタ層２０４が設置される。駆動ＴＦＴ部にゲート電極１４を有し、さらにゲート絶縁膜１１０がゲート電極１４上に設けられる。ゲート絶縁膜１６の一部には電気的接続のためにコネクションホールが開けられる。駆動ＴＦＴ部に酸化物半導体層１８が設けられ、その上にソース電極２０及びドレイン電極２２が設けられる。ドレイン電極２２と有機ＥＬ素子の画素電極（陽極）２０６とは、連続した一体であって、同一材料・同一工程で形成される。スイッチングＴＦＴのドレイン電極２２と駆動ＴＦＴは、コネクション電極２０８によってコネクションホールで電気的に接続される。さらに、画素電極部の有機ＥＬ素子が形成される部分を除いて、全体が絶縁膜２１０で覆われる。画素電極部の上に、発光層を含む有機層２１２および陰極２１４が設けられ有機ＥＬ素子部が形成される。
　また、図６に示すように、本実施形態の有機ＥＬ表示装置２００は、互いに平行な複数のゲート配線２２０と、該ゲート配線２２０と交差する、互いに平行なデータ配線２２２および駆動配線２２４とを備えている。ここで、ゲート配線２２０とデータ配線２２２、駆動配線２２４とは電気的に絶縁されている。スイッチング用ＴＦＴ１０ｂのゲート電極１４は、ゲート配線２２０に接続されており、スイッチング用ＴＦＴ１０ｂのソース電極２０はデータ配線２２２に接続されている。また、スイッチング用ＴＦＴ１０ｂのドレイン電極２２は駆動用ＴＦＴ１０のゲート電極１４に接続されるとともに、キャパシタ２２６を用いることで駆動用ＴＦＴ１０ａをオン状態に保つ。駆動用ＴＦＴ１０ａのソース電極２０は駆動配線２２４に接続され、ドレイン電極２２は有機層２１２に接続される。
　本発明により製造されるＴＦＴは光照射時における安定性が非常に高いことから、信頼性の高い有機ＥＬ表示装置の製造に適している。
　なお、図５に示した有機ＥＬ表示装置において、有機層２１２の上部電極を透明電極としてトップエミッション型としてもよいし、有機層２１２の下部電極およびＴＦＴの各電極を透明電極とすることによりボトムエミッション型としてもよい。
８．Ｘ線センサ
　図７に、本発明のセンサの一実施形態であるＸ線センサについて、その一部分の概略断面図を示し、図８にその電気配線の概略構成図を示す。
　図７は、より具体的にはＸ線センサアレイの一部を拡大した概略断面図である。本実施形態のＸ線センサ３００は基板１２上に形成されたＴＦＴ１０およびキャパシタ３１０と、キャパシタ３１０上に形成された電荷収集用電極３０２と、Ｘ線変換層３０４と、上部電極３０６とを備えて構成される。ＴＦＴ１０上にはパッシベーション膜３０８が設けられている。
　キャパシタ３１０は、キャパシタ用下部電極３１２とキャパシタ用上部電極３１４とで絶縁膜３１６を挟んだ構造となっている。キャパシタ用上部電極３１４は絶縁膜３１６に設けられたコンタクトホール３１８を介し、ＴＦＴ１０のソース電極２０およびドレイン電極２２のいずれか一方（図７においてはドレイン電極２２）と接続されている。
　電荷収集用電極３０２は、キャパシタ３１０におけるキャパシタ用上部電極３１４上に設けられており、キャパシタ用上部電極３１４に接している。
　Ｘ線変換層３０４はアモルファスセレンからなる層であり、ＴＦＴ１０およびキャパシタ３１０を覆うように設けられている。
　上部電極３０６はＸ線変換層３０４上に設けられており、Ｘ線変換層３０４に接している。
　図８に示すように、本実施形態のＸ線センサ３００は、互いに平行な複数のゲート配線３２０と、ゲート配線３２０と交差する、互いに平行な複数のデータ配線３２２とを備えている。ここでゲート配線３２０とデータ配線３２２は電気的に絶縁されている。ゲート配線３２０とデータ配線３２２との交差部付近に、ＴＦＴ１０が備えられている。
　ＴＦＴ１０のゲート電極１４は、ゲート配線３２０に接続されており、ＴＦＴ１０のソース電極２０はデータ配線３２２に接続されている。また、ＴＦＴ１０のドレイン電極２２は電荷収集用電極３０２に接続されており、さらにこの電荷収集用電極３０２は、キャパシタ３１０に接続されている。
　本実施形態のＸ線センサ３００において、Ｘ線は図７中、上部（上部電極３０６側）から照射され、Ｘ線変換層３０４で電子－正孔対を生成する。このＸ線変換層３０４に上部電極３０６によって高電界を印加しておくことにより、生成した電荷はキャパシタ３１０に蓄積され、ＴＦＴ１０を順次走査することによって読み出される。
　本実施形態のＸ線センサ３００は、光照射時の安定性が高いＴＦＴ１０を備えるため、均一性に優れた画像を得ることができる。
　以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
＜第三工程の熱処理による光照射特性の検証＞
　第二の酸化物半導体膜の成膜から第三の酸化物半導体膜の成膜までの間に熱処理工程（第三工程）を導入することで、光照射特性がどのように変化するのか、以下のようなボトムゲート・トップコンタクト型のＴＦＴを実施例１～３のＴＦＴ及び比較例１のＴＦＴとして作製し、光照射時のＴＦＴ特性を評価することで検証した。
－実施例１－
　まず、実施例１に係るＴＦＴを以下のような製造方法を用いて作製した。
　図９Ａは実施例及び比較例のＴＦＴの平面図であり、図９Ｂは図９Ａに示すＴＦＴのＡ－Ａ線矢視断面図である。
　図９Ａ及び図９Ｂに示すように、基板として三菱マテリアル社製の熱酸化膜５０４付ｐ型Ｓｉ基板５０２（１ｉｎｃｈ角、厚み：５２５μｍｔ、熱酸化膜（ＳｉＯ２）：１００ｎｍｔ）を用い、熱酸化膜５０４をゲート絶縁層として用いる簡易型のＴＦＴ５００を作製した。
　基板５０２上に形成する酸化物半導体層５０５は、上述の通り、第一の酸化物半導体膜５０６と、第二の酸化物半導体膜５０７と、第三の酸化物半導体膜５０８とに分けたが、各膜間で大気中に暴露することなく連続して成膜を行った。各膜のスパッタは、第一～第三の酸化物半導体膜５０６～５０８においてはＩｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、ＺｎＯターゲットを用いた３元共スパッタを用いて行った。各領域の膜厚調整は成膜時間の調整にて行った。
　具体的に、まず基板５０２の熱酸化膜５０４上に第一の酸化物半導体膜５０６を５ｎｍスパッタ成膜した（第一工程）。第一の酸化物半導体膜５０６は、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ），（ａ＞０，ｂ＞０，ｃ＞０，ｄ＞０，ａ＋ｂ＋ｃ＝１）としたとき組成比がａ：ｂ：ｃ＝０．６１７：０．０５０：０．３３３のＩＧＺＯ膜とした。この成膜の際、ターゲット投入電力（Ｗ）は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝４７．３：２３．１：１４．０とした。
　また、他のスパッタ条件は、次のようにした。
　到達真空度；６×１０－６Ｐａ
　成膜圧力；４．４×１０－１Ｐａ
　成膜温度；室温
　酸素分圧／アルゴン分圧；０．０６７
　次に、第一の酸化物半導体膜５０６上に第二の酸化物半導体膜５０７を５ｎｍスパッタ成膜した（第二工程）。第二の酸化物半導体膜５０７は、組成比がＩｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ），（ａ＞０，ｂ＞０，ｃ＞０，ｄ＞０）、ｂ／（ａ＋ｂ）＝０．７５０（ａ：ｂ：ｃ＝０．１６７：０．５００：０．３３３）で表されるＩＧＺＯ膜とした。
　その後、第三工程として酸素分圧１００％の酸化性雰囲気の下４５０℃で熱処理を行った。なお、酸素分圧１００％の酸化性雰囲気は、ガスボンベからフローしたものであり、雰囲気全体に含まれる水分含有量が露点温度換算で－３６℃以下(絶対湿度０．２１ｇ/ｍ－３以下)のものである。
　熱処理の後、第三の酸化物半導体膜５０８として、第二の酸化物半導体膜５０７と同じ組成のＩＧＺＯ膜を４５ｎｍ成膜した（第四工程）。なお、第二の酸化物半導体膜５０７及び第三の酸化物半導体膜５０８のスパッタ条件は以下の通りである。
到達真空度；６×１０－６Ｐａ
成膜圧力；４．４×１０－１Ｐａ
成膜温度；室温
酸素分圧／アルゴン分圧；０．０６７
Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯターゲットの投入電力比；１９．３：７０．０：１４．５
　なお、各スパッタ成膜では、メタルマスクを用いてパターン成膜している。また、Ｘ線回折測定により酸化物半導体層５０５の各膜は非晶質膜であることを確認し、これは以下の実施例、比較例及び実験例でも同じ結果となった。また、同じ組成で成膜した単膜について、ホール測定により、第一の酸化物半導体膜５０６の抵抗率が第二の酸化物半導体膜５０７の抵抗率よりも低いことを確認した。
　第三の酸化物半導体膜５０８の成膜後、メタルマスクを介した真空蒸着法により、Ｔｉ（１０ｎｍ）／Ａｕ（４０ｎｍ）から成る電極層（ソース電極５１０・ドレイン電極５１２）を第三の酸化物半導体膜５０８上に形成した（電極形成工程）。ソース・ドレイン電極５１０,５１２のサイズは各々１ｍｍ角とし、電極間距離は０．１５ｍｍとした。
　電極層形成後は、酸化性雰囲気（＝大気雰囲気）の下４５０℃で熱処理を行った（第五工程）。なお、大気雰囲気とは、酸素分圧が２１％であり、雰囲気全体に含まれる水分含有量が露点温度換算で１６℃(絶対湿度１３．６ｇ/ｍ－３)のものである。
　以上により、チャネル長１８０μｍ、チャネル幅１ｍｍの実施例１に係るボトムゲート型のＴＦＴを得た。
－実施例２－
　実施例２に係るＴＦＴは、熱処理工程すなわち第三工程と第五工程の熱処理雰囲気以外はＴＦＴ１と同様の製造方法を用いた。具体的に、第三工程では熱処理雰囲気として大気雰囲気を用い、第五工程では熱処理雰囲気として酸素分圧１００％の酸化性雰囲気を用いて、実施例２に係るＴＦＴを得た。
－実施例３－
　実施例３に係るＴＦＴは、熱処理工程すなわち第三工程と第五工程の熱処理雰囲気以外はＴＦＴ１と同様の製造方法を用いた。具体的に、第三工程では酸素分圧１００％の酸化性雰囲気を用い、第五工程では熱処理雰囲気として酸素分圧１００％の酸化性雰囲気を用いて、実施例３に係るＴＦＴを得た。
－比較例１－
　比較例１に係るＴＦＴは、熱処理工程すなわち第三工程と第五工程以外はＴＦＴ１と同様の製造方法を用いた。具体的に、第三工程は行わず、第五工程では熱処理温度を４５０℃とし熱処理雰囲気として酸素分圧１００％の酸化性雰囲気を用いて、比較例１に係るＴＦＴを得た。
－評価－
　作製した実施例１～３及び比較例１に係るＴＦＴはＶｇ－Ｉｄ特性を評価した後、波長可変のモノクロ光を照射することで、光照射に対するＴＦＴ特性の安定性を評価した。
　ＴＦＴ特性の評価は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いた。その装置にて、Ｖｇ－Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を１０Ｖに固定し、ゲート電圧（Ｖｇ）を－３０Ｖ～＋３０Ｖの範囲内で掃引し、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにて行った。また電界効果移動度は、ドレイン電圧（Ｖｄ）を１Ｖに固定した状態でゲート電圧（Ｖｇ）を－３０Ｖ～＋３０Ｖの範囲内で掃引して得た、線形領域でのＶｇ－Ｉｄ特性から線形移動度を算出したものである。
　図１０は、モノクロ光照射下におけるＴＦＴ特性測定の概略を示す図である。
　図１０に示すように、プローブステージ台６００に各ＴＦＴを置き、乾燥大気を２時間以上流した後、当該乾燥大気雰囲気下にてＴＦＴ特性を測定した。モノクロ光源の照射強度は１０μＷ／ｃｍ２、波長λの範囲を３８０～７００ｎｍとし、モノクロ光非照射時のＶｇ－Ｉｄ特性と、モノクロ光照射時のＶｇ－Ｉｄ特性を比較することで、光照射安定性（閾値シフト：ΔＶｔｈ）を評価した。モノクロ光照射下におけるＴＦＴ特性の測定条件は、Ｖｄｓ＝１０Ｖに固定し、Ｖｇ＝－１５～１５Ｖの範囲でゲート電圧を掃引して測定した。なお、以下で特に言及している場合を除き、全ての測定は、モノクロ光を１０分照射した時に行っている。
　図１１は、実施例１に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。図１２は、実施例２に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。図１３は、実施例３に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。図１４は、比較例１に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。
　また、表１は、実施例１～３及び比較例１のＴＦＴ作製条件とＴＦＴ特性の一覧である。なお、表中の「μ」は電界効果移動度を意味し、Ｖｔｈは閾値電圧を意味し、ΔＶｔｈは、波長４２０ｎｍの光を照射したときの閾値シフトを意味し、他の表についても同様である。
Figure JPOXMLDOC01-appb-T000001
　表１や図１１～図１４に示す結果から、熱処理工程（第三工程）を行わなかった比較例１については、波長：４２０ｎｍのモノクロ光に対してΔＶｔｈ＝－１．１５Ｖと１Ｖを上回る閾値シフトを示していることが分かった。一方、第三工程を行った実施例１～３においては波長：４２０ｎｍのモノクロ光に対して全て｜ΔＶｔｈ｜≦１Ｖと、光照射安定性が向上（改善）していることが分かる。特に光照射安定性の向上度合いは、大気中（酸素分圧２１％）で熱処理を行うよりも、酸素分圧１００％の雰囲気下だけで熱処理を行った場合（実施例３）の方が大きいことを見出した。
＜第三工程及び第五工程の熱処理温度について（１）：熱処理における酸素拡散深さの検証＞
　第三工程や第五工程の熱処理にて酸化性雰囲気中の酸素が熱処理温度との関係で、酸化物半導体層のどの程度深くまで拡散していくのか検証した。
－実験例１～実験例４－
　実験例１では、基板としてゲート電極を兼ねる熱酸化膜付ｐ型Ｓｉ基板（１ｉｎｃｈ角×１ｍｍｔ、厚み：５２５μｍｔ、熱酸化膜（ＳｉＯ２）：厚み：１００ｎｍ）を用意した。
　具体的には、レジスト塗布／ベーク、エッチングによる裏面ＳｉＯ２剥離（ＢＨＦ使用）、純粋洗浄、レジスト剥離（硫酸過水使用）、純粋洗浄／リンス、Ｎ２ブローして作製された熱酸化膜付ｐ型Ｓｉ基板を用意した。なお、この基板はボロンドープで抵抗率：０．００１～０．００１３Ωｃｍのものである。
　この基板上に、背圧：５×１０－６Ｐａ、成膜圧力：０．８Ｐａ、Ａｒ：３０ｓｃｃｍ（５．０７×１０－２Ｐａ ｍ３／ｓ）、Ｏ２：０．２５ｓｃｃｍ（４．２２５×１０－４Ｐａ ｍ３／ｓ）、ＤＣ：５０Ｗの条件の下、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を厚み５０ｎｍとしてＤＣスパッタにより成膜した。なお、通常ではＩＧＺＯ膜形成後にフォトリソグラフィー及びエッチングによりパターニングを行うが、本発明の効果をより正確に確認するためフォトリソグラフィー及びエッチングでのＩＧＺＯ膜界面の汚染やダメージの影響を排除するために、実験例１ではメタルマスクを用いたパターン成膜を行っている。なお、Ｘ線回折測定によりこのＩＧＺＯ膜は非晶質膜であることを確認した。
　次に、ＩＧＺＯ膜面上に、ソース電極やドレイン電極は形成せずに、背圧：５×１０－６Ｐａ、成膜圧力：０．４Ｐａ、Ａｒ：３０ｓｃｃｍ（５．０７×１０－２Ｐａ ｍ３／ｓ）、Ｏ２：０．３ｓｃｃｍ（５．０７×１０－４Ｐａ ｍ３／ｓ）、ＲＦ：５０Ｗの条件の下、厚み５０ｎｍのＧａ２Ｏ３膜からなる保護層をＲＦスパッタ成膜した。そしてこれらの工程を繰り返して、サンプルを４つ用意した。
　用意した４つのサンプルに対して、酸素安定同位体であるＯ１８ガス（大陽日酸社の市販１８Ｏ２ガス）雰囲気の下、３００℃、３５０℃、４００℃又は４５０℃の熱処理温度で加熱処理を行った。酸素安定同位体であるＯ１８は通常のＯ１６と実質的に同じ拡散長を有し、保護層や活性層へ拡散していくことが予想される。なお、３００℃で熱処理したサンプルを実験例１のサンプルとし、３５０℃で熱処理したサンプルを実験例２のサンプルとし、４００℃で熱処理したサンプルを実験例３のサンプルとし、４５０℃で熱処理したサンプルを実験例４のサンプルと呼称する。
－ＳＩＭＳ分析－
　次に、実験例１～実験例４のサンプルに対して、ＳＩＭＳ分析を行った。ＳＩＭＳ分析では、具体的にＳＩＭＳ分析装置としてアルバックファイ株式会社の型式：ＰＨＩ　ＡＤＥＰＴ１０１０を用いた。また、分析環境は、一次イオン種：Ｃｓ＋、一次加速電圧：３．０ｋＶ、検出領域：５６×５６（μｍ×μｍ）とした。また、サンプルからの二次イオンは負極性を検出した。
　図１５は、実験例１のサンプルに対するＳＩＭＳ分析結果を示す図である。図１６は、実験例２のサンプルに対するＳＩＭＳ分析結果を示す図である。図１７は、実験例３のサンプルに対するＳＩＭＳ分析結果を示す図である。図１８は、実験例４のサンプルに対するＳＩＭＳ分析結果を示す図である。
　図１５から、実験例１のサンプル、つまり３００℃の熱処理では、酸素が拡散（保護層等への取り込み）自体していないことが分かった。次に、図１６～図１８を見ると、熱処理温度が高くなるにつれて、酸素の拡散距離Ｌが長くなっていることが分かった。
　そこで、図１５～図１８の分析結果に基づいて、各熱処理温度にて１８Ｏ／(Ｏ１６＋Ｏ１８)の強度が見え始める深さ、つまりＯ１８（＝Ｏ１６）の拡散距離Ｌ（ｎｍ）を求めて、表２にまとめた。
Figure JPOXMLDOC01-appb-T000002
　次に、求めた酸素の拡散距離Ｌと熱処理温度の関係をグラフにプロットした。図１９は、求めた酸素の拡散距離Ｌと熱処理温度の関係をプロットしたグラフ図である。
　そして、図１９中のプロットに基づいて、酸素の拡散距離Ｌと熱処理温度の関係を示す３次関数の近似曲線を算出した。この算出の結果、Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１という関係式が得られた。なお、「±０．１」は測定（及び算出）誤差であり、図中では、誤差バーで示し、その誤差バーを見やすくするため、「±０．１」より大きく示している。
　以上の結果から、例えば熱処理温度Ｔが４００℃の場合を例に挙げると、図１９に示すように、酸化性雰囲気からＧａ２Ｏ３膜へ約１２ｎｍまでＯ１８が拡散している（取り込まれている）のが分かる。なお、この結果は、Ｇａ２Ｏ３膜がＩＧＺＯ膜等の他の材料の膜でも変化しないことも確認している。
　よって、第二の酸化物半導体膜５０７の厚みをＺとし、第三工程の熱処理温度をＴとして、第二の酸化物半導体膜５０７を介して第一の酸化物半導体膜５０６の界面内部に酸化性雰囲気中の酸素を供給するためには、Ｚ＜Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１となるように第二工程と第三工程を調整することが好ましいものと想定できる。
　そこで、第三工程の温度を固定して第二の酸化物半導体膜５０７の厚みＺを変化させることで、Ｚ＜ＬのときとＺ≧Ｌのときの効果（ＴＦＴ特性及び光照射安定性）の違い等を以下の厚み依存性の実験にて確かめた。
＜光照射安定性の第二の酸化物半導体膜５０７の厚み依存性＞
－実施例４～１２－
　第二の酸化物半導体膜５０７の厚みＺ変調は、第三工程及び第五工程での熱処条件を雰囲気：酸素１００％且つ熱処理温度Ｔ：４５０℃に固定して、第二の酸化物半導体膜５０７の厚みを３～５０ｎｍの間で系統的に変化させることによって行った。具体的に、ＴＦＴの構成、組成は実施例１と同様であり、第二の酸化物半導体膜５０７の厚みＺのみ３～５０ｎｍの間で変調した実施例４～１２に係るＴＦＴを作製した。第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８の合計の厚みは５０ｎｍであり、実施例４～１１で共通である。なお、実施例１２については、第三の酸化物半導体膜５０８はなく、第三工程、電極形成工程、第五工程の順で作製している。
－評価－
　作製した実施例４～１１に係るＴＦＴはＶｇ－Ｉｄ特性を評価した後、波長可変のモノクロ光を照射することで、光照射に対するＴＦＴ特性の安定性を評価した。なお、評価の方法は、上述した方法と同一である。
　表３は、実施例４～１２及び比較例１の第二の酸化物半導体膜５０７の厚みＺとＴＦＴ特性の一覧である。なお、電界効果移動度μは、光照射前であっても光照射後であってもほとんど変化しなかったので、表３では光照射前の電界効果移動度μを記載している。なお、Ｖｔｈは、光照射前の閾値電圧（Ｖ）であり、ΔＶｔｈは波長４２０ｎｍの光をＴＦＴに向けて照射したときの閾値シフトである。
Figure JPOXMLDOC01-appb-T000003
　図２０は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例７のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。図２１は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例９のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。図２２は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例１０のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。図２３は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例１１のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。図２４は、測定結果のうち代表的なＶｇ－Ｉｄ特性である実施例１２のＴＦＴについての光照射下におけるＶｇ－Ｉｄ特性を示す図である。また、図２５は、表３に示す結果に基づき、第二の酸化物半導体膜５０７の厚みＺと電界効果移動度μとの関係及び厚みＺとΔＶｔｈとの関係を示した図である。
　表３、図２０～図２５に示す結果から、まず実施例４～１４のＴＦＴは、比較例１に比べて、光照射時のΔＶｔｈが比較例１の約１／１０以下となり大幅に改善していることが分かった。また、第二の酸化物半導体膜５０７の厚みＺを変調することで、電界効果移動度μやＶｔｈの初期特性、及び、ΔＶｔｈ等の光照射特性が共に変化していることが分かった。
　ここで、図２０～図２４を比較すると、図２０及び図２１に比べ図２２～図２４には、２段階の立ち上がりが確認できた（図中○部分）。具体的に、第二の酸化物半導体膜５０７の厚みＺが、熱処理温度：４５０℃での酸素拡散距離Ｌ：１８ｎｍ以上である、すなわちＺ≧Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１の関係式を満たすような熱処理温度Ｔと厚みＺであると、２段階の立ち上がりが確認できた。
　これは第一の酸化物半導体膜５０６と第二の酸化物半導体膜５０７との界面欠陥が補償されておらず、また第一の酸化物半導体膜５０６と第二の酸化物半導体膜５０７との界面が低抵抗化し、ゲートバイアスを印加していない状態でもチャネルが開いている、事を意味しているものと考えられる。光照射時に誘起された電子-正孔対の内、ホールが界面欠陥にトラップされるため、界面付近のパラレル伝導チャネルのキャリアが増大し、１段階目の立ち上がり部分が(閾値を定義するとすれば)、大きくマイナスシフトしている。メインチャネル(ゲート絶縁膜（熱酸化膜５０４）/第一の酸化物半導体膜５０６に存在)付近にはホールトラップの影響が及ばないため、従来通りメインチャネルの立ち上がりから閾値を計算した場合、閾値は改善しているように見えるものと考えられる。
　図２６は、Ｚ≧Ｌでの特性劣化を説明するイメージ図である。
　図２６を参照しながら特性劣化を繰り返し説明すると、Ｚ≧Ｌであると、まず第１に高移動度層/高抵抗層界面が低抵抗化しやすく結果、界面付近に伝導チャネルが出来やすい（Vg-Idデータの1段目の立ち上がりに相当）。第２に酸素欠陥補償が十分なされないため、光照射時に界面にホールがトラップされ、結果界面に電子が集中するため、１段目の立ち上がり部の電流が増大しているように見える。２段目(メインチャネル)の方には影響が及ばないため、閾値は改善しているように見えるものと考えられる。
　 しかしながら、このような２段階立ち上がりを示す実施例１０～１２のＴＦＴは比較例１よりかは良いが実用化には不向きであるので、実施例４～９のＴＦＴの方が好ましい。すなわち、０＜Ｚ＜Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１の関係式を満たすように第二の酸化物半導体膜５０６の厚みと第三工程での熱処理温度を調整することが好ましい。このように、第二の酸化物半導体膜２６の厚みＺと熱処理温度Ｔの調整を行った上で第三工程の熱処理をすることによって、酸化性雰囲気中の酸素を第二の酸化物半導体膜５０７を介して第一の酸化物半導体膜５０６の界面内部にまで確実に供給することができるため、第二工程の成膜によって成膜ダメージを受けた第一の酸化物半導体膜５０６の表面欠陥を十分に補填でき、光照射時のＴＦＴ特性を改善することができる。このＴＦＴ特性の改善とは、上述したように初期のＶｇ－Ｉｄ特性において２段階の立ち上がりを示めさないようにすることができることである。
　また、表３及び図２５に示す結果から、第二の酸化物半導体膜５０７の厚みＺを１５ｎｍ以下にする、すなわち第二工程と第三工程の際に、Ｚ≦Ｌ－３．０の関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整すると、閾値電圧Ｖｔｈが全て正の値となり、初期特性が良好になることが分かった。これにより、第二工程と第三工程の際に、Ｚ≦Ｌ－３．０の関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整することが好ましいことを見出した。
　一方で、第二の酸化物半導体膜５０７の厚みＺが３ｎｍ未満となる、すなわち第二工程と第三工程の際に、Ｌ－１５．０＞Ｚの関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整すると、図２５に示す傾向から考えると、第三工程の熱処理によって酸化性雰囲気から拡散する酸素が、第二の酸化物半導体膜５０７を介して伝導キャリアパスである第一の酸化物半導体膜５０６全体の酸素欠陥を強く補償するため、電界効果移動度が２０ｃｍ２／Ｖｓ以下に低減してしまう虞があることが分かった。これにより、第二工程と第三工程の際に、Ｌ－１５．０≦Ｚの関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整することが好ましいことを見出した。
　さらに、表３及び図２５に示す結果から、第二の酸化物半導体膜５０７の厚みＺを７ｎｍ以上とした場合、すなわち第二工程と第三工程の際に、Ｌ－１１．０≦Ｚの関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整した場合、移動度が３０ｃｍ２／Ｖｓ超と良好である。これは伝導キャリアパスである第一の酸化物半導体膜５０６の欠陥補償量が適度であり、界面の欠陥補償が十分になされ、且つ第一の酸化物半導体膜５０６中の、キャリア濃度が殆ど低減しないためであると思われる。これにより、第二工程と第三工程の際に、Ｌ－１１．０≦Ｚの関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整することが好ましいことを見出した。
　さらにまた、図２５に示す結果から、第二の酸化物半導体膜５０７の厚みＺを７ｎｍ以上１０ｎｍ以下とした場合、すなわち第二工程と第三工程の際に、Ｌ－１１．０≦Ｚ≦Ｌ－８．０の関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整した場合、電界効果移動度μが急激に上昇することが分かった。これにより、第二工程と第三工程の際に、Ｌ－１１．０≦Ｚ≦Ｌ－８．０の関係式を満たすように第二の酸化物半導体膜５０７の厚みと熱処理温度を調整することが好ましいことを見出した。
＜第五工程の熱処理温度依存性＞
　第五工程の熱処理温度によってどのようにＴＦＴ特性・光照射安定性が変化するかを確かめた。
－実施例１３～１５－
　実施例１３～１５に係るＴＦＴとして、後述する製造条件以外は実施例７（Ｚ＝８ｎｍ）と同じＴＦＴ構造、組成及び製造方法を用い第五工程の熱処理温度を３６０℃(実施例１３)、４１５℃（実施例１４）、４５０℃（実施例１５）と変えたＴＦＴを作製した。
　第三工程は酸素分圧１００％の雰囲気下で４５０℃の温度で熱処理を行い、第五工程も雰囲気は酸素分圧１００％の雰囲気を用いた。
－評価－
　実施例１３～１５に係るＴＦＴについてＴＦＴ特性及び光照射安定性を評価した。評価方法は、上述した方法と同一である（実施例１５＝実施例７）。
　表４は、第５工程の熱処理温度と、ＴＦＴ特性・光照射安定性についてまとめたものである。
Figure JPOXMLDOC01-appb-T000004
　表４に示す結果から、実施例１３～１５に係るＴＦＴはそれぞれ、高い電界効果移動度と光照射安定性を両立していることが分かる。その中で、実施例１３と実施例１４の比較から第五工程の熱処理温度を３６０℃とした場合より４１５℃以上としたほうが、光照射安定性が１桁以上向上（ΔＶｔｈが一桁低下）していることが分かる。これにより、第五工程の熱処理温度は４１５℃以上であることが好ましいことを見出した。
＜ＴＦＴ初期特性の第一の酸化物半導体膜５０６組成依存性＞
　次に、ＴＦＴの酸化物半導体層において特定の組成の酸化物半導体膜を積層することによって、高移動度のトランジスタが得られる事を以下のような構成のＴＦＴを作製することで検証した。また、第一の酸化物半導体膜５０６の組成変調を行い、特定の組成範囲において高移動度が得られる事も確かめた。
－実施例１６～３１－
　まず、実施例７と同様の膜厚条件にて、ボトムゲートでトップコンタクト型のＴＦＴを実施例１６～３１（実施例１６＝実施例７）として作製した。第一の酸化物半導体膜５０６をＩＧＺＯ系として組成変調した場合の実施例１６～２４の製造条件を表５に示し、第一の酸化物半導体膜５０６をＩＺＯ系として組成変調した場合の実施例２５～３１の製造条件を表６に示す。
　ここでは、第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８が共通の組成であり実施例７と同じ組成に相当し、以下の表５及び表６の条件を除くその他の製造方法及び条件は実施例７と同様にした。
Figure JPOXMLDOC01-appb-T000005
Figure JPOXMLDOC01-appb-T000006
－評価－
　作製した実施例１６～３１に係るＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて、トランジスタ特性（Ｖｇ－Ｉｄ特性）、移動度μ、オフ電流Ｉｏｆｆの測定を行った。なお、オフ電流は、Ｖｇ－Ｉｄ特性においてＶｇ＝０Ｖにおける電流値で定義した。その他の定義や測定方法については、上述した方法と同一の方法を用いた。
　表７は、実施例１６～２４に係るＴＦＴの電界効果移動度とオフ電流の結果をまとめたものである。表８は、実施例２５～３１に係るＴＦＴの電界効果移動度とオフ電流の結果をまとめたものである。
Figure JPOXMLDOC01-appb-T000007
Figure JPOXMLDOC01-appb-T000008
　表７に示す結果から、実施例１６～２４に係るＴＦＴは、電界効果移動度が２０ｃｍ２／Ｖｓ以上で良好であることが分かった。また、第一の酸化物半導体膜５０６の組成が、ｃ≦３／５,ｂ＞０, ｂ≧３ａ／７－３／１４,ｂ≧９ａ／５－５３／５０，ｂ≦－８ａ／５＋３３／２５，ｂ≦９１ａ／７４－１７／４０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内（実施例７（表７の実施例１６）、２１、２０、１８、２５、２６の組成で囲まれる領域）に在れば、電界効果移動度μが２０ｃｍ２／Ｖｓ以上でＶｔｈ＞０のＴＦＴが作製可能であることが分かる。なお、この組成範囲は、図１８中のＡの範囲に相当する。
　さらに、第一の酸化物半導体膜５０６の組成が、ｂ≦１７ａ／２３－２８／１１５，ｂ≧３ａ／３７，ｂ≧９ａ／５－５３／５０，ｂ≦１／５（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内（実施例７（表７の実施例１６）、２１、１９、１８の組成で囲まれる領域）にあれば、電界効果移動度３０ｃｍ２／Ｖｓ以上のＴＦＴが作製可能であることが分かる。なお、この組成範囲は、図２７中のＢの範囲に相当する。
　また、Ｉｎ含有量を増大させた実施例２２，２３，２４では高い電界効果移動度は得られるものの、キャリア濃度が過剰な状態になっており、閾値が大きくマイナス側にシフトしている。
　さらにまた、第一の酸化物半導体膜５０６の組成が、ｂ≦７ａ／１３－１１／６５,ｂ≧３ａ／３７,ｂ≦－２ａ＋１１／１０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内にあれば、電界効果移動度３０ｃｍ２／Ｖｓ以上でノーマリーオフのＴＦＴを作製可能であることが分かる。なお、この組成範囲は、図２７及び図２８中のＣの範囲に相当する。
　また、表８に示す結果から、実施例２５～３０に係るＴＦＴは、電界効果移動度が２０ｃｍ２／Ｖｓ以上で良好であることが分かった。
　さらに、第一の酸化物半導体膜５０６にＩＺＯ系を用いた場合にＩｎ含有率ｘが０．４０≦ｘ≦０．７５で表される組成範囲内（実施例２５～２９の組成で囲まれる領域）にあれば、電界効果移動度３０ｃｍ２／Ｖｓ以上でＶｔｈ＞０のＴＦＴを作製可能であることが分かる。
　さらにまた、Ｉｎ含有率ｘが０．４０≦ｘ≦０．５０で表される組成範囲内にあれば、電界効果移動度３０ｃｍ２／Ｖｓ以上でノーマリーオフのＴＦＴを作製可能であることが分かる。
　上記のように第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８のカチオン組成を固定した場合に、積層ＴＦＴ構造における第一の酸化物半導体膜５０６（ＩＧＺＯ系、ＩＺＯ系）を組成変調することで、特定の組成範囲内で高移動度のＴＦＴ特性が得られる事を見出した。
＜ＴＦＴ特性における第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８の組成依存性＞
　次に、実施例１６のＴＦＴと同様の構成において、第一の酸化物半導体膜５０６の組成を実施例１６と同じ組成に固定した上で第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８の組成変調を行う事で、特定の組成範囲において良好な特性が得られるか否か実験した。
－実施例３２～３７－
　実施例３２～３７（実施例３２＝実施例７）に係るＴＦＴとして、実施例７と同様のボトムゲート及びトップコンタクト型のＴＦＴを作製した。これは実施例７の製造方法における、第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８が共通の組成である構成に相当する。第一の酸化物半導体膜５０６の成膜条件は実施例７と全く同じである。第二の酸化物半導体膜５０７（Ｚ＝８ｎｍ）と第三の酸化物半導体膜５０８の成膜条件は、到達真空度，成膜圧力，成膜温度，酸素／アルゴン分圧は共通で、それぞれ、６×１０－６Ｐａ，４．４×１０－６Ｐａ，室温、酸素／アルゴン分圧が０．０６７であり、カチオン組成比を以下の表９の通り変調した。なお、第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８の組成は、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ，ｆ，ｇ，ｈ＞０）で表される酸化物半導体膜である。
Figure JPOXMLDOC01-appb-T000009
－評価－
　作製した実施例３２～３７に係るＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて、トランジスタ特性（Ｖｇ－Ｉｄ特性）、移動度μ、閾値電圧Ｖｔｈの測定を行った。なお、各定義や測定方法については、上述した方法と同一の方法を用いた。
　表１０は、実施例３２～３７に係るＴＦＴの電界効果移動度と閾値電圧の結果をまとめたものである。
Figure JPOXMLDOC01-appb-T000010
　表１０から、ｆ／（ｅ＋ｆ）が０．８７５超である場合には、ＴＦＴ駆動し難いことが分かった。これは、ソース・ドレイン電極５１０，５１２と第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８の接触抵抗が増大したためと考えられる（ただし成膜時の酸素分圧を低く調整することで、駆動するＴＦＴを作製することは可能となる）。これにより、第一の酸化物半導体膜５０６の組成を同一のものとした場合、第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８におけるｆ／（ｅ＋ｆ）は、０．８７５以下であることが好ましいことを見出した。
　一方ｆ／（ｅ＋ｆ）を減少させていった場合、実験例３６のようにｆ／（ｅ＋ｆ）＝０．２５０とした場合には閾値が－２１．４Ｖと大きくマイナス側にシフトしており、トランジスタが低抵抗化しやすいことが分かる。これは、もともとの第二の酸化物半導体膜５０７のキャリア濃度が相対的に高い他、電子親和力も比較的大きいため、第一の酸化物半導体膜５０６から第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８へキャリアが多く流れ込んだり、あるいは第二の酸化物半導体膜５０７及び第三の酸化物半導体膜５０８中に伝導キャリアが生じるためであると考えられる。このようなＶｔｈ＜０となるトランジスタではオフ電流が増大する傾向にある。そのため、高移動度且つ、オフ電流の低いトランジスタを作製するためには（熱処理温度を３００℃とした場合には）、ｆ／（ｅ＋ｆ）＞０．２５０であることが好ましいことを見出した。
　このように、第一の酸化物半導体膜５０６の組成を固定した場合、第二の酸化物半導体膜５０７と第三の酸化物半導体膜５０８の組成はＩｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ，ｆ，ｇ，ｈ＞０）で表される酸化物半導体膜である事が望ましく、この時、前記第二の酸化物半導体膜５０７が、０．２５０＜ｆ／（ｅ＋ｆ）≦０．８７５で表される組成範囲にあると、高移動度でオフ電流の低いトランジスタを作製可能であることが分かった。
＜ＴＦＴ特性における第二の酸化物半導体膜５０７及び第三の酸化物半導体膜５０８の合計膜厚依存性＞
　続いて、第二の酸化物半導体膜５０７及び第三の酸化物半導体膜５０８の合計厚みがどのようにＴＦＴ特性に影響を与えるか検証した。
－実施例３８～４１及び評価－
　実施例３８～４１に係るＴＦＴは、実施例７と同様のボトムゲートでトップコンタクト型のＴＦＴとして作製した。これらは実施例７における、第二の酸化物半導体膜５０７及び第三の酸化物半導体膜５０８が共通の組成である構成に相当する。ＴＦＴ構造及び、第一の酸化物半導体膜５０６及び第二の酸化物半導体膜５０７（第三の酸化物半導体膜５０８と共通）の組成も実施例７と同じであり、第二の酸化物半導体膜５０７及び第三の酸化物半導体膜５０８の厚みの合計（以下、単に厚み合計と略す）だけを１０ｎｍ，３０ｎｍ，５０ｎｍ，７０ｎｍと変化させたトランジスタを作製した。
　表１１は、実施例３８～４１に係るＴＦＴの構成とＴＦＴ特性をまとめたものである。
Figure JPOXMLDOC01-appb-T000011
　このように、第二の酸化物半導体膜５０７及び第三の酸化物半導体膜５０８の厚み合計が１０ｎｍ以下の場合には移動度は高くなるものの、Ｓ値が悪化（１Ｖ／ｄｅｃａｄｅ超）し、オフ電流が増大する傾向にあることが分かった。一方で、この厚み合計が３０ｎｍ以上であれば、Ｓ値は良好（１Ｖ／ｄｅｃａｄｅ以下）でありオフ電流の低減が期待できる。これにより、厚み合計は１０ｎｍ超が好ましく、３０ｎｍ以上であることがより好ましいことを見出した。また、厚み合計が７０ｎｍ以上であると移動度の若干の低下が見られることから、厚み合計は７０ｎｍ未満であることがさらに好ましいことを見出した。
＜ＴＦＴ特性における第一の酸化物半導体膜５０６の厚み依存性＞
　続いて、ＴＦＴ特性における第一の酸化物半導体膜５０６の厚み依存性について検証した。
－実施例４２～４３－
　実験例４３に係るＴＦＴとして、ＴＦＴ構造と組成は、実施例７と同様で、第一の酸化物半導体膜５０６の厚みのみを１０ｎｍに変更したＴＦＴを作製した。
－評価－
　作製した実施例４２（実施例７と同じもの）～４３に係るＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて、トランジスタ特性（Ｖｇ－Ｉｄ特性）、移動度μ、閾値電圧Ｖｔｈ、オフ電流Ｉｏｆｆの測定を行った。なお、各定義や測定方法については、上述した方法と同一の方法を用いた。
　表１２は、実施例４２と実施例４３の特性の比較をまとめたものである。なお、表中の「第一の膜」とは、第一の酸化物半導体膜５０６の略語である。
Figure JPOXMLDOC01-appb-T000012
　表１２より、第一の酸化物半導体膜５０６の厚みが１０ｎｍ以上になると、電界効果移動度は十分確保できているが、閾値がマイナス側にシフトし、オフ電流が大きく増大することが分かる。これは第一の酸化物半導体膜５０６に高キャリア濃度の酸化物半導体を用いているためで、第一の酸化物半導体膜５０６の厚みが増大すると、トータルのキャリア濃度が増大しピンチオフが困難になるためである。これにより、第一の酸化物半導体膜５０６の厚みは１０ｎｍ未満であることが望ましいことを見出した。
　以上のように、酸化物半導体層の積層構造（第一の酸化物半導体膜５０６、第二の酸化物半導体膜５０７、第三の酸化物半導体膜５０８）の組成と厚みを変調することで、特性の組成・厚みにおいて高移動度のＴＦＴが可能であることが分かった。
＜第三工程及び第五工程の熱処理温度について（２）＞
　Ｇａ／（Ｉｎ＋Ｇａ）＝０．７５のＩＧＺＯ膜とＧａ／（Ｉｎ＋Ｇａ）＝０．２５のＩＧＺＯ膜を５層積層した積層膜の断面ＳＴＥＭ像を、積層直後（アニール処理前）及び熱処理温度が６００℃で処理した後に、それぞれ観察したところ、６００℃で熱処理されてもある程度積層構造を維持していることが確認できるものの、異なるカチオン組成の界面で、コントラストがぼけている様子が見て取れた。これは異相の相互拡散が起こり始めている事を示唆しており、第三工程及び第五工程の熱処理における上限温度は６００℃以下であることが好ましいことを見出した。
＜他の材料への関係式の適用性の検証＞
　次に、上述した「以上の結果から、例えば熱処理温度Ｔが４００℃の場合を例に挙げると、図１９に示すように、酸化性雰囲気からＧａ２Ｏ３膜へ約１２ｎｍまでＯ１８が拡散している（取り込まれている）のが分かる。なお、この結果は、Ｇａ２Ｏ３膜がＩＧＺＯ膜等の他の材料の膜でも変化しない」という点について検証する。すなわち、第二の酸化物半導体膜がＧａ２Ｏ３膜でなくても、他の材料、例えば金属酸化物であっても、図２８に基づく上記の関係式「Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１」がそのまま当てはめられるか検証した。
　図２９は、Ｇａ２Ｏ３膜を最表面に含む実験例３のサンプルに対するＳＩＭＳ分析結果とＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：０．９：０．７）を最表面に含むサンプルに対するＳＩＭＳ分析結果を示す図である。なお、このＩＧＺＯ膜は、実施例１と同一の方法により作成した。
　また、図３０は、Ｉｎ,Ｇａ,Ｚｎの組成比がＩｎ：Ｇａ：Ｚｎ＝１．８５：０．１５：１, Ｉｎ：Ｇａ：Ｚｎ＝１：１：１, Ｉｎ：Ｇａ：Ｚｎ＝０．５：１．５：１の３つのＩＧＺＯ膜を、それぞれ実験例４と同一の条件で熱処理した各サンプルに対するＳＩＭＳ分析結果を示す図である。
　なお、図２９～図３０に係る各サンプルに対するＳＩＭＳ分析は、上述したＳＩＭＳ分析と同一の方法を用いて行っている。
　図２９に示すＳＩＭＳ分析結果から、「Ｇａ２Ｏ３中」に係る実験データと「ＩＧＺＯ中」に係る実験データの間で、１８Ｏ／(１６Ｏ＋１８Ｏ)の割合は異なるものの、１８Ｏ／(１６Ｏ＋１８Ｏ)の割合が一定となり始める表面からの距離は同じであることが分かる。すなわち、各実験データから、Ｇａ２Ｏ３膜に対する１８Ｏ（＝１６Ｏ）の拡散距離Ｌと、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：０．９：０．７）に対する１８Ｏ（＝１６Ｏ）の拡散距離Ｌは、同じ１２ｎｍであることが分かった。
　この実験事実から、Ｇａ２Ｏ３膜とＩＧＺＯ膜は酸素の拡散距離Ｌが同じであり、この拡散距離Ｌは「Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１」で表されるという結論が得られた。
　また、図３０に示すＳＩＭＳ分析結果から、ＩＧＺＯ中のＩｎ,Ｇａ,Ｚｎの組成比がＩｎ：Ｇａ：Ｚｎ＝１．８５：０．１５：１, Ｉｎ：Ｇａ：Ｚｎ＝１：１：１, Ｉｎ：Ｇａ：Ｚｎ＝０．５：１．５：１と変化しても、１８Ｏ／(１６Ｏ＋１８Ｏ)の割合が一定となり始める表面からの距離Ｌは同じ１８ｎｍであることが分かった。
　この実験事実から、ＩＧＺＯ膜はその組成比が変わっても酸素の拡散距離Ｌが同じであり、この拡散距離Ｌは「Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１」で表されるという結論が得られた。
　以上、図２９～図３０全ての実験事実を組み合わせれば、１８Ｏ、すなわち酸素の拡散距離Ｌは、半導体材料や絶縁体材料とは関係がなく、ＩＧＺＯやＧａ２Ｏ３等の材料、特に金属酸化物であれば変化せず（違いはなく）、上記関係式が「Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１」で表されるという結論が得られた。
　すなわち、Ｇａ２Ｏ３膜における酸素の拡散距離Ｌが「Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１」で表された場合、第二の酸化物半導体膜がＧａ２Ｏ３以外の他の材料で構成されていても、上記の関係式がそのまま当てはめられるという結論が得られた。

Claims (30)

  1. 　ゲート電極上に配置されたゲート絶縁層上に、第一の酸化物半導体膜を成膜する第一工程と、
    　前記第一工程後に、前記第一の酸化物半導体膜上に、前記第一の酸化物半導体膜とカチオン組成が異なり、且つ前記第一の酸化物半導体膜より低い電気伝導度を有する第二の酸化物半導体膜を成膜する第二工程と、
    　前記第二工程後に、酸化性雰囲気の下３００℃超で熱処理する第三工程と、
    　前記第三工程後に、前記第二の酸化物半導体膜上に、前記第一の酸化物半導体膜とカチオン組成が異なり、且つ前記第一の酸化物半導体膜より低い電気伝導度を有する第三の酸化物半導体膜を成膜する第四工程と、
    　前記第四工程後に、酸化性雰囲気の下で熱処理する第五工程と、
    　前記第四工程と前記第五工程の間又は前記第五工程後に、前記第三の酸化物半導体膜上に、ソース電極及びドレイン電極を形成する電極形成工程と、
    　を有する電界効果型トランジスタの製造方法。
  2. 　前記第二工程と前記第三工程の際に、前記第二の酸化物半導体膜の厚みをＺ（ｎｍ）とし、前記第三工程での熱処理温度をＴ（℃）とし、前記第二の酸化物半導体膜及び前記第一の酸化物半導体膜中への酸素の拡散距離をＬ（ｎｍ）としたとき、０＜Ｚ＜Ｌ＝８×１０－６×Ｔ３－０．００９２×Ｔ２＋３．６×Ｔ－４６８±０．１の関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、
    　請求項１に記載の電界効果型トランジスタの製造方法。
  3. 　前記第二工程と前記第三工程の際に、Ｚ≦Ｌ－３．０の関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、
    　請求項２に記載の電界効果型トランジスタの製造方法。
  4. 　前記第二工程と前記第三工程の際に、Ｌ－１５．０≦Ｚの関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、
    　請求項２又は請求項３に記載の電界効果型トランジスタの製造方法。
  5. 　前記第二工程と前記第三工程の際に、Ｌ－１１．０≦Ｚ≦Ｌ－８．０の関係式を満たすように前記第二の酸化物半導体膜の厚みと前記熱処理温度を調整する、
    　請求項２～請求項４の何れか１項に記載の電界効果型トランジスタの製造方法。
  6. 　前記第四工程では、前記第三の酸化物半導体膜のカチオン組成比が、前記第二の酸化物半導体膜のカチオン組成比と同じになるように成膜する、
    　請求項１～請求項５の何れか１項に記載の電界効果型トランジスタの製造方法。
  7. 　前記第二工程と前記第四工程の際、前記第二の酸化物半導体膜と前記第三の酸化物半導体膜の厚みの合計が１０ｎｍ超７０ｎｍ未満となるように調整する、
    　請求項１～請求項６の何れか１項に記載の電界効果型トランジスタの製造方法。
  8. 　前記第一の酸化物半導体膜と、前記第二の酸化物半導体膜と、前記第三の酸化物半導体膜は、それぞれＩｎ、Ｇａ及びＺｎのうちの少なくとも１種を含む、
    　請求項１～請求項７の何れか１項に記載の電界効果型トランジスタの製造方法。
  9. 　前記第一の酸化物半導体膜はＩｎを含み、前記第一の酸化物半導体膜のＩｎ組成比率が、前記第二の酸化物半導体膜のＩｎ組成比率よりも高い、
    　請求項８に記載の電界効果型トランジスタの製造方法。
  10. 　前記第二の酸化物半導体膜はＧａを含み、前記第二の酸化物半導体膜のＧａ組成比率が前記第一の酸化物半導体膜のＧａ組成比率よりも高い、
    　請求項８又は請求項９に記載の電界効果型トランジスタの製造方法。
  11. 　前記第一の酸化物半導体膜と、前記第二の酸化物半導体膜と、前記第三の酸化物半導体膜は、それぞれ非晶質である、
    　請求項８～請求項１０の何れか１項に記載の電界効果型トランジスタの製造方法。
  12. 　前記第三工程及び前記第五工程での熱処理温度を６００℃未満に調整する、
    　請求項８～請求項１１の何れか１項に記載の電界効果型トランジスタの製造方法。
  13. 　前記第一工程では、前記第一の酸化物半導体膜の厚みが１０ｎｍ未満となるように成膜する、
    　請求項１～請求項１２の何れか１項に記載の電界効果型トランジスタの製造方法。
  14. 　前記第一の酸化物半導体膜の組成は、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ，ｂ，ｃ，ｄ＞０）で表される、
    　請求項１～請求項１３の何れか１項に記載の電界効果型トランジスタの製造方法。
  15. 　前記第一の酸化物半導体膜の組成は、ｃ≦３／５,ｂ＞０, ｂ≧３ａ／７－３／１４,ｂ≧９ａ／５－５３／５０，ｂ≦－８ａ／５＋３３／２５，ｂ≦９１ａ／７４－１７／４０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成である、
    　請求項１４に記載の電界効果型トランジスタの製造方法。
  16. 　前記第一の酸化物半導体膜の組成は、ｂ≦１７ａ／２３－２８／１１５，ｂ≧３ａ／３７，ｂ≧９ａ／５－５３／５０，ｂ≦１／５（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成である、
    　請求項１５に記載の電界効果型トランジスタの製造方法。
  17. 　前記第一の酸化物半導体膜の組成は、ｂ≦７ａ／１３－１１／６５,ｂ≧３ａ／３７,ｂ≦－２ａ＋１１／１０（但しａ＋ｂ＋ｃ＝１とする）で表される範囲内の組成である、
    　請求項１６に記載の電界効果型トランジスタの製造方法。
  18. 　前記第一の酸化物半導体膜の組成は、Ｉｎ（ｘ）Ｚｎ（１－ｘ）Ｏ（ｙ）（ｙ＞０，０＜ｘ＜１）で表される、
    　請求項１～請求項１３の何れか１項に記載の電界効果型トランジスタの製造方法。
  19. 　前記第一の酸化物半導体膜の組成は、０．４≦ｘ≦０．７５で表される範囲内の組成である、
    　請求項１８に記載の電界効果型トランジスタの製造方法。
  20. 　前記第一の酸化物半導体膜の組成は、０．４≦ｘ≦０．５で表される範囲内の組成である、
    　請求項１９に記載の電界効果型トランジスタの製造方法。
  21. 　前記第二の酸化物半導体膜の組成は、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ，ｆ，ｇ，ｈ＞０）で表される、
    　請求項１～請求項２０の何れか１項に記載の電界効果型トランジスタの製造方法。
  22. 　前記第二の酸化物半導体膜の組成は、０．２５０＜ｆ／（ｅ＋ｆ）≦０．８７５で表される範囲内の組成である、
    　請求項２１に記載の電界効果型トランジスタの製造方法。
  23. 　前記第一工程と前記第二工程と前記第四工程では、それぞれプラズマを発生する成膜法を用いて成膜する、
    　請求項１～請求項２２の何れか１項に記載の電界効果型トランジスタの製造方法。
  24. 　前記五工程は、前記電極形成工程後に行う、
    　請求項１～請求項２３の何れか１項に記載の電界効果型トランジスタの製造方法。
  25. 　ゲート電極上にゲート絶縁層を有し、前記ゲート絶縁層上に、電子が走行するチャネル積層膜が構成され、前記チャネル積層膜上に、ソース電極、及びドレイン電極が形成されるボトムゲート型でトップコンタクト型の電界効果型トランジスタにおいて、
    　前記チャネル積層膜がそれぞれＩｎ、Ｇａ、Ｚｎを含む酸化物半導体層であり、前記ゲート絶縁膜側から、第一、第二、第三の酸化物半導体膜で構成され、前記第一の酸化物半導体膜におけるＩｎ含有率が前記第二、第三の酸化物半導体膜よりも高く且つ、前記第二の酸化物半導体層における格子欠陥密度が、前記第三の酸化物半導体層の格子欠陥密度に対して少ない電界効果型トランジスタ。
  26. 　ゲート電極上にゲート絶縁層を有し、前記ゲート絶縁層上に、電子が走行するチャネル積層膜が構成され、前記チャネル積層膜上に、ソース電極、及びドレイン電極が形成されるボトムゲート型でトップコンタクト型の電界効果型トランジスタにおいて、
    　前記チャネル積層膜がそれぞれＩｎ、Ｇａ、Ｚｎを含む酸化物半導体層であり、前記ゲート絶縁膜側から、第一、第二、第三の酸化物半導体膜で構成され、前記第一の酸化物半導体膜におけるＩｎ含有率が前記第二、第三の酸化物半導体膜よりも高く、且つ、前記第二の酸化物半導体層中の酸素含有密度が、前記第三の酸化物半導体層の酸素含有密度に対して多くなっている電界効果型トランジスタ。
  27. 　請求項１～請求項２４の何れか１項に記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタを備えたことを特徴とする表示装置。
  28. 　基板と、
    　前記基板上に配置され、請求項１～請求項２４の何れか１項に記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタと、
    　前記電界効果型トランジスタ上で、前記電界効果型トランジスタに電気的に接続されている有機電界発光素子と、
    　を備え、前記有機電界発光素子から発せられる光が、前記基板側から取り出されるボトムエミッション型の表示装置。
  29. 　請求項１～請求項２４の何れか１項に記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタを備えたことを特徴とするイメージセンサ。
  30. 　請求項１～請求項２４の何れか１項に記載の電界効果型トランジスタの製造方法により製造された電界効果型トランジスタを備えたことを特徴とするＸ線センサ。
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