JPH0736059A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0736059A JPH0736059A JP18031793A JP18031793A JPH0736059A JP H0736059 A JPH0736059 A JP H0736059A JP 18031793 A JP18031793 A JP 18031793A JP 18031793 A JP18031793 A JP 18031793A JP H0736059 A JPH0736059 A JP H0736059A
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- crystal display
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Abstract
(57)【要約】
【目的】 画質を低下させることなく製造工程を簡略化
し、スループットと歩留りを向上させ、製造コストを低
減した液晶表示装置を提供する。 【構成】 第１の絶縁基板１上に設けられたＴＦＴ10の
半導体層４ａ、４ｂと画素電極４ｄとがポリシリコン膜
４により連続して設けられている。他方の電極などが設
けられた第２の絶縁基板14とで液晶層17を挾持すること
により、液晶表示装置を構成する。その結果、膜形成お
よびフォトリソグラフィ工程を簡略化できる。
し、スループットと歩留りを向上させ、製造コストを低
減した液晶表示装置を提供する。 【構成】 第１の絶縁基板１上に設けられたＴＦＴ10の
半導体層４ａ、４ｂと画素電極４ｄとがポリシリコン膜
４により連続して設けられている。他方の電極などが設
けられた第２の絶縁基板14とで液晶層17を挾持すること
により、液晶表示装置を構成する。その結果、膜形成お
よびフォトリソグラフィ工程を簡略化できる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関する。
さらに詳しくは、表示画面の品質を低下させることなし
に製造工程を簡略化した液晶表示装置に関する。
さらに詳しくは、表示画面の品質を低下させることなし
に製造工程を簡略化した液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリックス形液晶表示装置
などでは、各画素をＯＮ、ＯＦＦするスイッチング素子
として薄膜トランジスタ（以下、ＴＦＴという）が用い
られている。ＴＦＴはたとえば液晶表示装置の液晶層を
挾持する絶縁基板上に設けられるため、アモルファスシ
リコンやポリシリコンなどが用いられている。また、各
画素の画素電極は透光性があり導電性のあるＩＴＯ、酸
化インジウム、酸化スズなどが用いられている。
などでは、各画素をＯＮ、ＯＦＦするスイッチング素子
として薄膜トランジスタ（以下、ＴＦＴという）が用い
られている。ＴＦＴはたとえば液晶表示装置の液晶層を
挾持する絶縁基板上に設けられるため、アモルファスシ
リコンやポリシリコンなどが用いられている。また、各
画素の画素電極は透光性があり導電性のあるＩＴＯ、酸
化インジウム、酸化スズなどが用いられている。
【０００３】従来の液晶表示装置に用いられるＴＦＴの
例を図５に示す。図５（ａ）は絶縁基板上にまず半導体
層を設け、その上にゲート電極を形成するトップ・ゲー
ト型（正スタガ型）ＴＦＴの断面図であり、図５（ｂ）
は基板上にまずゲート電極を形成するボトム・ゲート型
（逆スタガ型）ＴＦＴの断面図である。
例を図５に示す。図５（ａ）は絶縁基板上にまず半導体
層を設け、その上にゲート電極を形成するトップ・ゲー
ト型（正スタガ型）ＴＦＴの断面図であり、図５（ｂ）
は基板上にまずゲート電極を形成するボトム・ゲート型
（逆スタガ型）ＴＦＴの断面図である。
【０００４】まず図５（ａ）から説明する。ガラスなど
の絶縁基板21上にソース領域22ａ、ドレイン領域22ｂ、
チャネル領域22ｃが形成された半導体層が設けられてい
る。チャネル領域22ｃ上には、ゲート絶縁膜23を介して
ゲート電極24が設けられ、またソース領域22ａとドレイ
ン領域22ｂとを覆う層間絶縁膜25にはコンタクト孔26、
27を介してソース電極28とドレイン電極29とが形成され
ている。ドレイン電極は画素電極30と連結されるため、
層間絶縁膜25上にＩＴＯなどの透明で導電性を有する材
料からなる透明導電膜が画素電極30としてコンタクト孔
27を介してドレイン領域22ｂに接続するように設けら
れ、その上に配線部分の抵抗を減らすため、アルミニウ
ムなどからなるドレイン電極29が設けられている。すな
わち、ＴＦＴのソース領域22ａ、ドレイン領域22ｂが設
けられたのち、層間絶縁膜25を介してＩＴＯ膜などを設
けることにより、画素電極30を形成している。
の絶縁基板21上にソース領域22ａ、ドレイン領域22ｂ、
チャネル領域22ｃが形成された半導体層が設けられてい
る。チャネル領域22ｃ上には、ゲート絶縁膜23を介して
ゲート電極24が設けられ、またソース領域22ａとドレイ
ン領域22ｂとを覆う層間絶縁膜25にはコンタクト孔26、
27を介してソース電極28とドレイン電極29とが形成され
ている。ドレイン電極は画素電極30と連結されるため、
層間絶縁膜25上にＩＴＯなどの透明で導電性を有する材
料からなる透明導電膜が画素電極30としてコンタクト孔
27を介してドレイン領域22ｂに接続するように設けら
れ、その上に配線部分の抵抗を減らすため、アルミニウ
ムなどからなるドレイン電極29が設けられている。すな
わち、ＴＦＴのソース領域22ａ、ドレイン領域22ｂが設
けられたのち、層間絶縁膜25を介してＩＴＯ膜などを設
けることにより、画素電極30を形成している。
【０００５】また、図５（ｂ）に示されるボトム・ゲー
ト型ＴＦＴは、ゲート電極24が半導体層32より基板側
（下側）に配置され、半導体層の表面側（上側）にソー
ス領域35ａおよびドレイン領域35ｂが設けられたもの
で、別に設けられた画素電極34とドレイン領域35ｂの両
方に接続されるようにドレイン電極29が設けられてい
る。すなわち、絶縁基板21上に不純物のアウトディフュ
ージョン（out diffusion ）防止のための酸化ケイ素膜
31を設け、さらにその上にアルミニウムなどからなるゲ
ート電極24、チッ化ケイ素などからなるゲート絶縁膜2
3、アモルファスシリコンなどからなる半導体層（ｉ
層）32、チッ化ケイ素などからなるエッチングストッパ
33、高濃度不純物半導体層のソース領域35ａおよびドレ
イン領域35ｂを順次形成する。ついでＩＴＯなどからな
る画素電極34を設け、ソース電極28とドレイン電極29を
各々形成する。なお、36はチッ化ケイ素などからなるパ
ッシベーション膜36である。
ト型ＴＦＴは、ゲート電極24が半導体層32より基板側
（下側）に配置され、半導体層の表面側（上側）にソー
ス領域35ａおよびドレイン領域35ｂが設けられたもの
で、別に設けられた画素電極34とドレイン領域35ｂの両
方に接続されるようにドレイン電極29が設けられてい
る。すなわち、絶縁基板21上に不純物のアウトディフュ
ージョン（out diffusion ）防止のための酸化ケイ素膜
31を設け、さらにその上にアルミニウムなどからなるゲ
ート電極24、チッ化ケイ素などからなるゲート絶縁膜2
3、アモルファスシリコンなどからなる半導体層（ｉ
層）32、チッ化ケイ素などからなるエッチングストッパ
33、高濃度不純物半導体層のソース領域35ａおよびドレ
イン領域35ｂを順次形成する。ついでＩＴＯなどからな
る画素電極34を設け、ソース電極28とドレイン電極29を
各々形成する。なお、36はチッ化ケイ素などからなるパ
ッシベーション膜36である。
【０００６】
【発明が解決しようとする課題】従来の液晶表示装置は
ＴＦＴがトップ・ゲート型でもボトム・ゲート型でも、
ＴＦＴの各層の積層と画素電極とは別の材料で、異なる
工程で設けられているため、多くの膜形成とフォトリソ
グラフィ工程を必要とする。そのため、スループットが
低下し、また工程数の増加に伴い、ダストなどの侵入の
ため回路パターンに欠陥が発生しやすくなり歩留りが低
下する。その結果、製造コストが上昇するという問題が
ある。
ＴＦＴがトップ・ゲート型でもボトム・ゲート型でも、
ＴＦＴの各層の積層と画素電極とは別の材料で、異なる
工程で設けられているため、多くの膜形成とフォトリソ
グラフィ工程を必要とする。そのため、スループットが
低下し、また工程数の増加に伴い、ダストなどの侵入の
ため回路パターンに欠陥が発生しやすくなり歩留りが低
下する。その結果、製造コストが上昇するという問題が
ある。
【０００７】本発明はかかる問題を解消するためになさ
れたものであり、製造工程数、とくにフォトリソグラフ
ィ工程数の削減を図ることができる液晶表示装置を提供
することを目的とする。
れたものであり、製造工程数、とくにフォトリソグラフ
ィ工程数の削減を図ることができる液晶表示装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明の液晶表示装置
は、（ａ）画素を形成するための画素電極と各画素のス
イッチング用薄膜トランジスタとがマトリックス状に設
けられた第１の絶縁基板と（ｂ）対向電極が設けられた
第２の絶縁基板とにより液晶材料が挾持されてなるアク
ティブマトリックス形の液晶表示装置であって、第１の
絶縁基板に設けられる画素電極および前記薄膜トランジ
スタの半導体層が共にポリシリコンからなり、連続して
設けられてなることを特徴とする。
は、（ａ）画素を形成するための画素電極と各画素のス
イッチング用薄膜トランジスタとがマトリックス状に設
けられた第１の絶縁基板と（ｂ）対向電極が設けられた
第２の絶縁基板とにより液晶材料が挾持されてなるアク
ティブマトリックス形の液晶表示装置であって、第１の
絶縁基板に設けられる画素電極および前記薄膜トランジ
スタの半導体層が共にポリシリコンからなり、連続して
設けられてなることを特徴とする。
【０００９】
【作用】本発明の液晶表示装置によれば、ＴＦＴの半導
体層および画素電極を共にポリシリコンで連続して形成
しているため、不純物の導入により導電率も高くでき、
透過率や電気特性を低下させることなしにフォトリソグ
ラフィ工程を簡略化できる。
体層および画素電極を共にポリシリコンで連続して形成
しているため、不純物の導入により導電率も高くでき、
透過率や電気特性を低下させることなしにフォトリソグ
ラフィ工程を簡略化できる。
【００１０】
【実施例】つぎに図面を参照しながら本発明について説
明する。図１は本発明の液晶表示装置の一実施例のＴＦ
Ｔ部分を示す断面説明図、図２は本発明のアクティブマ
トリックス形液晶表示装置の要部を示す断面説明図、図
３〜４は本発明の液晶表示装置の一実施例のＴＦＴの製
造工程を示す断面説明図である。
明する。図１は本発明の液晶表示装置の一実施例のＴＦ
Ｔ部分を示す断面説明図、図２は本発明のアクティブマ
トリックス形液晶表示装置の要部を示す断面説明図、図
３〜４は本発明の液晶表示装置の一実施例のＴＦＴの製
造工程を示す断面説明図である。
【００１１】まず本発明の液晶表示装置のＴＦＴ部分に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１２】図１に示すように、本発明の液晶表示装置
に用いられるＴＦＴは、液晶表示装置の液晶材料などを
挾持する、たとえばガラス、プラスチックスなどからな
る絶縁基板１上に設けられている。第１の絶縁基板１上
には不純物のアウトディフュージョン防止のための酸化
ケイ素などからなる絶縁膜２ａ、２ｂのあいだにクロム
などからなる遮光膜３が設けられている。さらにポリシ
リコン膜４がＴＦＴ部分だけでなく画素部分にまで連続
して形成され、画素電極４ｄもかねている。さらにゲー
ト絶縁膜５、ゲート電極６が積層され、ポリシリコン膜
４上の、ゲート電極６の両側にイオン注入により高濃度
不純物領域４ａ、４ｂが形成され、ｎ型、またはｐ型の
導電型とする。この際画素電極部分も同様に高濃度不純
物領域とする。さらにＴＦＴ部分の表面に層間絶縁膜７
が積層され、前記ソース領域４ａ上部にコンタクト孔７
ａが設けられ、スパッタ法などによりソース電極８が順
次設けられている。前記絶縁基板１の表面にはパッシベ
ーション膜９が被覆されている。
に用いられるＴＦＴは、液晶表示装置の液晶材料などを
挾持する、たとえばガラス、プラスチックスなどからな
る絶縁基板１上に設けられている。第１の絶縁基板１上
には不純物のアウトディフュージョン防止のための酸化
ケイ素などからなる絶縁膜２ａ、２ｂのあいだにクロム
などからなる遮光膜３が設けられている。さらにポリシ
リコン膜４がＴＦＴ部分だけでなく画素部分にまで連続
して形成され、画素電極４ｄもかねている。さらにゲー
ト絶縁膜５、ゲート電極６が積層され、ポリシリコン膜
４上の、ゲート電極６の両側にイオン注入により高濃度
不純物領域４ａ、４ｂが形成され、ｎ型、またはｐ型の
導電型とする。この際画素電極部分も同様に高濃度不純
物領域とする。さらにＴＦＴ部分の表面に層間絶縁膜７
が積層され、前記ソース領域４ａ上部にコンタクト孔７
ａが設けられ、スパッタ法などによりソース電極８が順
次設けられている。前記絶縁基板１の表面にはパッシベ
ーション膜９が被覆されている。
【００１３】叙上のように構成されるＴＦＴ10の半導体
層および画素電極は、同一材料のポリシリコンで連続的
に形成されているため、一工程で形成でき、フォトリソ
グラフィ工程を減らすことができる。
層および画素電極は、同一材料のポリシリコンで連続的
に形成されているため、一工程で形成でき、フォトリソ
グラフィ工程を減らすことができる。
【００１４】なお、本発明では画素電極としてポリシリ
コンを用いているので、光の透過性を考慮して0.02〜1.
0 μｍの範囲の厚さに形成するのが好ましい。
コンを用いているので、光の透過性を考慮して0.02〜1.
0 μｍの範囲の厚さに形成するのが好ましい。
【００１５】また、図１に示すように、ソース電極８
は、ゲート電極６上全体を覆うように形成されるため、
ＴＦＴ部分に設ける遮光膜３をソース電極８で兼用する
こともできる。そのばあい、遮光膜３の形成工程を省略
できる。なお、トランジスタ特性の安定化のための図１
に示したＴＦＴのように、ソース電極８と遮光膜３の両
方で遮光を行ってもよい。
は、ゲート電極６上全体を覆うように形成されるため、
ＴＦＴ部分に設ける遮光膜３をソース電極８で兼用する
こともできる。そのばあい、遮光膜３の形成工程を省略
できる。なお、トランジスタ特性の安定化のための図１
に示したＴＦＴのように、ソース電極８と遮光膜３の両
方で遮光を行ってもよい。
【００１６】図２に示されるように、図１のＴＦＴ10お
よび画素電極11を有する第１の絶縁基板１の表面にポリ
イミドなどからなる配向膜13を設け、ラビング処理をし
たのち、第２の絶縁基板14にＩＴＯなどからなるコモン
電極15を設け、ついで前述と同様に配向膜16を設けたの
ち、絶縁基板１および14を各電極が対向するように平行
でかつ一定の間隙を保ちながら接着し、絶縁基板１と14
の間隙に液晶材料を充填し、液晶層17とすることによ
り、液晶表示装置が完成する。
よび画素電極11を有する第１の絶縁基板１の表面にポリ
イミドなどからなる配向膜13を設け、ラビング処理をし
たのち、第２の絶縁基板14にＩＴＯなどからなるコモン
電極15を設け、ついで前述と同様に配向膜16を設けたの
ち、絶縁基板１および14を各電極が対向するように平行
でかつ一定の間隙を保ちながら接着し、絶縁基板１と14
の間隙に液晶材料を充填し、液晶層17とすることによ
り、液晶表示装置が完成する。
【００１７】つぎに図３〜４を参照しながら前記ＴＦＴ
の製法の具体例について詳細に説明する。
の製法の具体例について詳細に説明する。
【００１８】まず図３（ａ）に示すように、ガラス、プ
ラスチックスなどの第１の絶縁基板１を洗浄したのち第
１の酸化ケイ素膜２ａを0.02〜1.0 μｍの厚さでＬＰ−
ＣＶＤ法、ディップ法などにより堆積する。
ラスチックスなどの第１の絶縁基板１を洗浄したのち第
１の酸化ケイ素膜２ａを0.02〜1.0 μｍの厚さでＬＰ−
ＣＶＤ法、ディップ法などにより堆積する。
【００１９】そののち図３（ｂ）に示されるように、第
１の絶縁基板１上のＴＦＴ形成部にクロム、タンタルな
どを0.02〜0.5 μｍの厚さで形成し遮光膜３とする。
１の絶縁基板１上のＴＦＴ形成部にクロム、タンタルな
どを0.02〜0.5 μｍの厚さで形成し遮光膜３とする。
【００２０】さらに図３（ｃ）に示されるように、第２
の酸化ケイ素膜２ｂを0.02〜1.0 μｍの厚さで堆積し、
ついでポリシリコン膜４を250 〜500 Åの厚さで順次堆
積させる。
の酸化ケイ素膜２ｂを0.02〜1.0 μｍの厚さで堆積し、
ついでポリシリコン膜４を250 〜500 Åの厚さで順次堆
積させる。
【００２１】また、ポリシリコン以外にはアモルファス
シリコンなどでもよいが、電子の易動度の点でポリシリ
コンが優れている。
シリコンなどでもよいが、電子の易動度の点でポリシリ
コンが優れている。
【００２２】つぎに図３（ｄ）に示すように、ポリシリ
コン膜４をＴＦＴ形成部Ａと画素電極部Ｂ上の部分が残
るようにフォトリソグラフィ工程によりその周辺部を除
去する。フォトリソグラフィ工程は通常のレジスト膜の
塗布および露光とエッチングによる工程で、エッチング
法としては反応性イオンエッチング（ＲＩＥ）法やエレ
クトロン サイクロトロン レゾナンス（ＥＣＲ）法な
どのドライエッチングまたはフッ酸（ＨＦ）液、硝酸液
などを使用したウェットエッチング法などを用いること
ができる。
コン膜４をＴＦＴ形成部Ａと画素電極部Ｂ上の部分が残
るようにフォトリソグラフィ工程によりその周辺部を除
去する。フォトリソグラフィ工程は通常のレジスト膜の
塗布および露光とエッチングによる工程で、エッチング
法としては反応性イオンエッチング（ＲＩＥ）法やエレ
クトロン サイクロトロン レゾナンス（ＥＣＲ）法な
どのドライエッチングまたはフッ酸（ＨＦ）液、硝酸液
などを使用したウェットエッチング法などを用いること
ができる。
【００２３】ついでレーザーアニール装置などにより環
境温度から100 〜80℃に昇温することによりアニール処
理を施し、さらにその表面を塩酸、過酸化水素水により
洗浄してから図３（ｅ）に示されるように、ゲート絶縁
膜５としてチッ化ケイ素膜を0.2 〜0.6 μｍの厚さで堆
積する。さらにゲート電極６としてアルミニウム層を0.
1 〜1.0 μｍの厚さで真空蒸着法、スパッタ法などによ
り設ける。
境温度から100 〜80℃に昇温することによりアニール処
理を施し、さらにその表面を塩酸、過酸化水素水により
洗浄してから図３（ｅ）に示されるように、ゲート絶縁
膜５としてチッ化ケイ素膜を0.2 〜0.6 μｍの厚さで堆
積する。さらにゲート電極６としてアルミニウム層を0.
1 〜1.0 μｍの厚さで真空蒸着法、スパッタ法などによ
り設ける。
【００２４】なお、ゲート電極として、前述のアルミニ
ウムのほかにタンタルやクロムなどの金属電極膜を用い
てもよい。
ウムのほかにタンタルやクロムなどの金属電極膜を用い
てもよい。
【００２５】また、絶縁膜としては、前述のチッ化ケイ
素のほかに酸化ケイ素、ＳｉＯＮなどを用いてもよい。
素のほかに酸化ケイ素、ＳｉＯＮなどを用いてもよい。
【００２６】ついで、図３（ｆ）に示されるように、チ
ッ化ケイ素膜、アルミニウム層をフォトリソグラフィに
よりそれぞれ約３〜５μｍの幅にパターニングしてゲー
ト絶縁膜５、ゲート電極６を設ける。さらにゲート電極
６をマスクとしてポリシリコン膜４にイオン注入を行
い、高濃度不純物領域の半導体層を形成する。ドーズ量
１〜３×1015／cm2 でリン、ヒ素、ＰＨ3 などの不純物
をイオン注入することによりｎ型の導電型に、またはホ
ウ素、ＢＦ2 などの不純物によりｐ型の導電型に形成さ
れ、ポリシリコン膜４におけるゲート電極６の両側にソ
ース領域４ａとドレイン領域４ｂを形成する。
ッ化ケイ素膜、アルミニウム層をフォトリソグラフィに
よりそれぞれ約３〜５μｍの幅にパターニングしてゲー
ト絶縁膜５、ゲート電極６を設ける。さらにゲート電極
６をマスクとしてポリシリコン膜４にイオン注入を行
い、高濃度不純物領域の半導体層を形成する。ドーズ量
１〜３×1015／cm2 でリン、ヒ素、ＰＨ3 などの不純物
をイオン注入することによりｎ型の導電型に、またはホ
ウ素、ＢＦ2 などの不純物によりｐ型の導電型に形成さ
れ、ポリシリコン膜４におけるゲート電極６の両側にソ
ース領域４ａとドレイン領域４ｂを形成する。
【００２７】なお、イオン注入の際、ポリシリコン膜４
の画素電極4d部分にも同様に不純物をイオン注入するこ
とによって導電性を高める。
の画素電極4d部分にも同様に不純物をイオン注入するこ
とによって導電性を高める。
【００２８】ついで図４（ｇ）に示されるように、層間
絶縁膜７として基板表面全体にチッ化ケイ素膜を0.3 〜
1.5 μｍの厚さで図３（ｅ）のゲート絶縁膜５と同様の
方法で堆積させる。
絶縁膜７として基板表面全体にチッ化ケイ素膜を0.3 〜
1.5 μｍの厚さで図３（ｅ）のゲート絶縁膜５と同様の
方法で堆積させる。
【００２９】ついで、図４（ｈ）に示されるように、フ
ォトリソグラフィ工程により、画素電極部Ｂのチッ化ケ
イ素膜を除去し、それとともにソース領域４ａ上のチッ
化ケイ素膜も除去してコンタクト孔７ａを形成する。
ォトリソグラフィ工程により、画素電極部Ｂのチッ化ケ
イ素膜を除去し、それとともにソース領域４ａ上のチッ
化ケイ素膜も除去してコンタクト孔７ａを形成する。
【００３０】さらに図４（ｉ）のようにソース電極８を
形成するためアルミニウム層を0.3〜1.0 μｍの厚さで
スパッタ法、真空蒸着法などにより設ける。ついで、ポ
リシリコン膜４の画素電極部上の部分をフォトリソグラ
フィ工程により除去し、ソース電極８とする（図４
（ｊ）参照）。
形成するためアルミニウム層を0.3〜1.0 μｍの厚さで
スパッタ法、真空蒸着法などにより設ける。ついで、ポ
リシリコン膜４の画素電極部上の部分をフォトリソグラ
フィ工程により除去し、ソース電極８とする（図４
（ｊ）参照）。
【００３１】最後に図４（ｋ）のようにチッ化ケイ素、
ＳｉＯＮ、酸化ケイ素などからなるパッシベーション膜
９で絶縁基板１の表面全体を被覆すれば図１のＴＦＴ10
をうる。
ＳｉＯＮ、酸化ケイ素などからなるパッシベーション膜
９で絶縁基板１の表面全体を被覆すれば図１のＴＦＴ10
をうる。
【００３２】
【発明の効果】本発明の液晶表示装置によれば、絶縁基
板上にＴＦＴの半導体層と画素電極とを同一の材料とし
てポリシリコンで連続して設け、その上にゲート電極と
ソース電極が設けられた構造のＴＦＴを用いているた
め、フォトリソグラフィ工程などを簡略化でき、スルー
プットや歩留りが向上する。また画質や透過率を低下さ
せることなく全体の工程数を少なくすることができるの
でコストダウンに大いに寄与する。
板上にＴＦＴの半導体層と画素電極とを同一の材料とし
てポリシリコンで連続して設け、その上にゲート電極と
ソース電極が設けられた構造のＴＦＴを用いているた
め、フォトリソグラフィ工程などを簡略化でき、スルー
プットや歩留りが向上する。また画質や透過率を低下さ
せることなく全体の工程数を少なくすることができるの
でコストダウンに大いに寄与する。
【図１】本発明の液晶表示装置の一実施例を示すＴＦＴ
部分の断面説明図である。
部分の断面説明図である。
【図２】本発明のアクティブマトリックス形液晶表示装
置の要部を示す断面説明図である。
置の要部を示す断面説明図である。
【図３】本発明の液晶表示装置の一実施例のＴＦＴ部分
の製造工程を示す断面説明図である。
の製造工程を示す断面説明図である。
【図４】本発明の液晶表示装置の一実施例のＴＦＴ部分
の製造工程を示す断面説明図である。
の製造工程を示す断面説明図である。
【図５】従来の液晶表示装置の一例のＴＦＴ部分の断面
説明図であり、（ａ）はトップ・ゲート型ＴＦＴの断面
図、（ｂ）はボトム・ゲート型ＴＦＴの断面図である。
説明図であり、（ａ）はトップ・ゲート型ＴＦＴの断面
図、（ｂ）はボトム・ゲート型ＴＦＴの断面図である。
１ 第１の絶縁基板 ４ ポリシリコン膜 10 ＴＦＴ 14 第２の絶縁基板 17 液晶層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高村 誠 京都市右京区西院溝崎町21番地 ローム株 式会社内
Claims (1)
- 【請求項１】 （ａ）画素を形成するための画素電極と
各画素のスイッチング用薄膜トランジスタとがマトリッ
クス状に設けられた第１の絶縁基板と（ｂ）対向電極が
設けられた第２の絶縁基板とにより液晶材料が挾持され
てなるアクティブマトリックス形の液晶表示装置であっ
て、第１の絶縁基板に設けられる画素電極および前記薄
膜トランジスタの半導体層が共にポリシリコンからな
り、連続して設けられてなる液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18031793A JPH0736059A (ja) | 1993-07-21 | 1993-07-21 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18031793A JPH0736059A (ja) | 1993-07-21 | 1993-07-21 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736059A true JPH0736059A (ja) | 1995-02-07 |
Family
ID=16081103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18031793A Pending JPH0736059A (ja) | 1993-07-21 | 1993-07-21 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736059A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003050405A (ja) * | 2000-11-15 | 2003-02-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル |
| JP2008040343A (ja) * | 2006-08-09 | 2008-02-21 | Nec Corp | 薄膜トランジスタアレイ、その製造方法及び液晶表示装置 |
| US7923911B2 (en) | 2004-11-15 | 2011-04-12 | The Hong Kong University Of Science And Technology | Polycrystalline silicon as an electrode for a light emitting diode and method of making the same |
-
1993
- 1993-07-21 JP JP18031793A patent/JPH0736059A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003050405A (ja) * | 2000-11-15 | 2003-02-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル |
| US7923911B2 (en) | 2004-11-15 | 2011-04-12 | The Hong Kong University Of Science And Technology | Polycrystalline silicon as an electrode for a light emitting diode and method of making the same |
| US8339026B2 (en) | 2004-11-15 | 2012-12-25 | The Hong Kong University Of Science And Technology | Polycrystalline silicon as an electrode for a light emitting diode and method of making the same |
| JP2008040343A (ja) * | 2006-08-09 | 2008-02-21 | Nec Corp | 薄膜トランジスタアレイ、その製造方法及び液晶表示装置 |
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