JP2008512877A - 微小電子部品および／または光電子回路シートを製作する方法 - Google Patents

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Abstract

デバイス層スタックの両側から材料を除去することによって形成される電子デバイス、例えば薄膜トランジスタ、または電子デバイスの一部分を含む、電子デバイス層スタック（３０４）を備える回路シート（３２２）が提供される。この回路シートは、デバイス層スタックを仮基板（３００）上に形成するステップと、材料をデバイス層スタックの両側から除去するステップと、次いで永久基板（３４８）をデバイス層スタックに取り付けるステップとを含む、電子／光電子デバイス製造方法（２００）によって製作することができる。この方法では、異なる回路パターンイメージ（６０３、６０８、６１２）を、各レジスト層内の複数のイメージレベル（６１２、６１６、６２０）のそれぞれ内に付与するために同時におよび独立に活性化し、それによって、反復的な順次露光ステップ、重合せステップ、および位置合わせステップを不要にすることができる、１層または複数層のレジスト層（６００）を使用する。
【選択図】図１６

Description

本発明は一般に、微小電子工学および光電子光学の分野に関する。詳細には、本発明は、微小電子部品または光電子回路シート、およびその製作方法を対象とする。
本願は、そのそれぞれが参照により本明細書にその全体が組み込まれる、２００４年９月１０日出願の、「Ｍｅｔｈｏｄ Ｆｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｒｏｌｌ Ｔｏ Ｒｏｌｌ Ｅｌｅｃｔｒｏｎｉｃｓ」という名称の米国仮特許出願第６０／６０８３２８号、２００４年１０月７日出願の、「Ａｄｄｉｔｉｏｎａｌ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｍｅｔｈｏｄｓ Ｆｏｒ Ｒｏｌｌ Ｔｏ Ｒｏｌｌ Ｅｌｅｃｔｒｏｎｉｃｓ」という名称の米国仮特許出願第６０／６１６５３０号、および２００５年４月２２日出願の、「Ａｄｄｉｔｉｏｎａｌ Ａｄｄｅｎｄｕｍ Ｔｏ Ｍｅｔｈｏｄ Ｏｆ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｒｏｌｌ Ｔｏ Ｒｏｌｌ Ｅｌｅｃｔｒｏｎｉｃｓ」という名称の米国仮特許出願第６０／６７３５１９号の優先権の利益を主張するものである。
電子表示装置業界は、効率を増大させるためのその絶え間ない追求の中で、表示装置の画素マトリックスを支える基板（一般にガラス）の面の、またはシートのサイズを絶えず拡大している。しかし、基板サイズが絶えず増大していることにより、その使用、取扱い、および搬送に関して、製造および設計の重大な課題が生み出されている。さらに、こうした大規模なガラスシートを処理するために必要とされるインフラストラクチャへの、製造施設の後続世代ごとの事前の設備投資が、２０億ドルを超えるところまで膨らんできた。下にある基板サイズが増大してきたにもかかわらず、電子表示装置の製作の際に使用されるフォトリソグラフィが依然として、露光サイズが一般に基板サイズよりもずっと小さいステップアンドスキャン露光システムを使用して実施されることは、注目に値する。同様に、一般の半導体は、複数のフォトリソグラフィステップを使用して、ますます大きなウェーハ（基板）上に製造される。
表示装置業界、およびエレクトロニクス業界における傾向は一般に、さらなる表示装置製品および電子製品が、可撓性／コンフォーマル基板上に、かつ、必ずしもではないが最適には、ロールツーロール、またはリールツーリール方式で製作されることを示唆している。この移行は、常に存在する、性能を犠牲にせずに製品のサイズ、重量、およびコストを低減する必要、およびそうしたいという望みに応えるために、避けられないものと考えられる。２、３例を挙げると、表示装置、電子機器およびセンサからの広範なあらゆる製品が、高耐久性、軽量、持ち運び可能、スモールフォームファクタ、消費電力が大きくない、またより低コストの電子部品の大量生産をもたらすプロセスの恩恵を受けることになる。さらに、こうした部品を可撓性および／または均一にすることができれば、新規で斬新な市場および機会に焦点を当てて、切り開くことができる。
ますます成長する基板サイズのジレンマに対抗し、将来の柔軟なニーズに応えるために、ポリマー／プラスチック箔や金属箔などの可撓性基板を剛性ガラス基板の代わりに使用することができるような、ロールツーロール、またはリールツーリール（「ウェブコータ」とも呼ばれる）技術が実施されるのを可能にする製造プロセスを開発するための試みがなされてきており、進行中である。しかし、主として、表示装置の薄膜トランジスタ（ＴＦＴ）などの電子デバイスの製造が複雑であるため、なされた試みでは限られた成功しか収めてきていない。そうしたデバイス用の典型的な製造プロセスには、高温で堆積され、複数のフォトリソグラフィパターン形成ステップで合間が埋められる、複数の被覆、または層が伴う。
ポリマー／プラスチックが、電子デバイス用の基板材料として使用される場合、最終製品の製造中に使用することができる最大温度を著しく制限することが一般に知られている。さらに、被覆堆積中に、装置およびデバイスの過度のガス放出および汚染を抑制するために、プラスチック基板に、複雑で時間のかかるプリベーク熱サイクルステップを施す必要がある。このプリベークステップは、水分を天然ポリマー基板から追い出し、それによって、フォトリソグラフィのパターン形成ステップおよび位置合わせステップを助ける、基板の熱膨張係数を安定化させる働きもする。
一方金属箔は、ポリマー／プラスチックよりも弾性であり、ポリマー／プラスチックによって課される温度制限から免除される傾向がある。しかし、現在まで、金属箔上に形成されたＴＦＴは、汚染効果、および開始金属基板の高度の表面粗さに帰せられる他の未知のもののため、低い電子性能を示している。金属箔は、一般に不透明でもあり、そのことが、それらの表示装置に対する有用性を制限している。
さらに、可撓性基板の使用は、リソグラフィ中の基板の寸法安定性；基板の湾曲を取り扱うための機構；重合せ精度；ならびにＴＦＴおよび電極の配置の一貫性に対処するための、新しい方法および装置の設計に重い要求を課している。これに関連して、可撓性ポリマー／プラスチック基板は、吸湿、化学薬品および溶剤に対する耐性の問題がある。
電子デバイスをポリマー／プラスチックまたは金属箔上にロールツーロール製造しようとする試みを遅らせてきた、または阻害してきた、可撓性基板を使用することに対するより大きな技術的課題の１つは、従来型のＴＦＴを製造する際に必要とされる、被覆およびフォトマスキングステップの数による、フォトリソグラフィの重合せおよびフォトリソグラフィの位置合わせの問題である。
図１Ａおよび１Ｂはそれぞれ、いくつかのアクティブマトリックスバックプレーン型表示装置内で見ることができるものなど、従来の画素セルからなるアレイ１０の一部分、および画素セルの１つの一部分を通る断面を示す。この例では、各画素セル１４が全体的に、ＴＦＴ１８、ストレージコンデンサ２２、および酸化インジウムスズ（ＩＴＯ）で製作された画素電極２４を備える。図１Ｂを特に参照すると、各セルを構成するさまざまな層が、ガラス基板層２８（例えば、コーニング１７３７ガラスの０．７ｍｍ厚さの部片）、ゲート電極層３２（例えば、クロム（Ｃｒ）製）、ゲート絶縁体層３６（例えば、窒化シリコン（ＳｉＮｘ）層）、画素電極層４０（例えば、ＩＴＯ製）、チャネル層４４（例えば、アモルファスシリコン（ａ−Ｓｉ）層）、オーム接点層４８（例えば、ｎ＋ａ−Ｓｉ層）、ソース／ドレイン金属電極層５２（例えばＣｒ製）、およびパッシベーション層５６（例えば、ＳｉＮ層）を含む。
以下は、製造者が図１Ａ〜Ｂの画素セル１４を形成するために使用することができる、典型的な従来の１組のステップ、またはレシピである。
ステップ＃１：ステージング領域を用意する。
ステップ＃２：ガラス基板２８を洗浄する。
ステップ＃３：ゲート金属層３２をスパッタ堆積させる。
ステップ＃４：洗浄し、フォトレジスト（図示せず）を被覆して硬化させる。
ステップ＃５：マスク１（図示せず）を位置合わせし、露光する。
ステップ＃６：レジストを現像し、ゲート金属をエッチングし、フォトレジストを剥ぎ取り、エアナイフで乾かす。
ステップ＃７：窒化シリコン層３６、アモルファスシリコン（またはポリシリコン）層４４、およびｎ＋ドーパント層４８を堆積させる。
ステップ＃８：洗浄し、フォトレジスト（図示せず）を被覆して硬化させる。
ステップ＃９：マスク２（図示せず）を位置合わせし、露光する。
ステップ＃１０：レジストを現像し、洗浄し、エアナイフで乾かす。
ステップ＃１１：ａ−Ｓｉパターンを、層４４および４８内にドライエッチングし、フォトレジストを剥ぎ取る。
ステップ＃１２：超音波洗浄する。
ステップ＃１３：ＩＴＯ層４０をスパッタ堆積させる。
ステップ＃１４：洗浄し、フォトレジスト（図示せず）を被覆して硬化させる。
ステップ＃１５：マスク３（図示せず）を位置合わせし、露光する。
ステップ＃１６：現像し、ＩＴＯ層４０をエッチングし、フォトレジストを剥ぎ取り、エアナイフで乾かす。
ステップ＃１７：Ｓ／Ｄおよび相互接続金属層５２をスパッタ堆積させる。
ステップ＃１８：洗浄し、フォトレジスト（図示せず）を被覆して硬化させる。
ステップ＃１９：マスク４（図示せず）を位置合わせし、露光する。
ステップ＃２０：現像し、Ｓ／Ｄおよび相互接続金属層４８をエッチングし、フォトレジストを剥ぎ取り、エアナイフで乾かす。
ステップ＃２１：ｎ＋ドープ層４８をドライエッチングする。
ステップ＃２２：パッシベーション層５６を、プラズマ化学気相成長を使用して堆積させる。
ステップ＃２３：洗浄し、フォトレジスト（図示せず）を被覆して硬化させる。
ステップ＃２４：マスク５（図示せず）を位置合わせし、露光する。
ステップ＃２５：フォトレジストを現像して洗浄し、エアナイフで乾かす。
ステップ＃２６：パッシベーション層をドライエッチングし、フォトレジストを剥ぎ取る。
ステップ＃２７：超音波洗浄する。
ステップ＃２８：試験および検査する。
ステップ＃２９：短絡をレーザ修復する。
このレシピは、従来の剛性プラットフォーム用であることに留意されたい。これをロールツーロール法に変換するには、プロセスが連続でない場合、ステップ間に基板ロールを巻出しおよび巻戻しする中間ステップも必要とすることがあり、連続するプロセスでは、作業基板をステーション間で搬送する際に、ある程度の巻取りおよび巻出しは回避することができない。前述のレシピにおいて、対応する後にパターン形成される層が、適切に機能するデバイスを形成するように他の層と適切に重なり合うために、それぞれのマスクが位置合わせされなければならないことを必要とする、必要なマスクの数に留意されたい。これらの位置合わせステップは、これらの位置合わせステップが巻出しおよび巻戻しと共に実施されなければならず、そのことが位置合わせを一層困難にするロールツーロール法において特に、デバイスの高歩留まり、および効率的な処理を実現する妨げになる。
現在までのさまざまな取組みでは、金属／ポリイミド基板上で限界性能を有する低画素密度ＴＦＴが実証されてきた。しかし、業界全体として本当に必要とされるのは、マスク数の少ないＴＦＴ設計を使用し、ロールツーロール連続処理能力を有し、フォトリソグラフィの重合せや位置合わせなどの問題を回避する技術および装置を利用する方法である。本発明は、基本的に、温度に無関係な基板の寸法安定性を与え、高解像度表示装置の実現、および他の電子製品の製造を可能にするような方法を含む。
本発明の１つの態様は、電子または光電子回路シートを製造する方法である。方法の１ステップは、複数のパターン形成されていないデバイス層を有するスタックを形成するステップを含む。スタックは、第１の表面、および前記第１の表面の反対側に第２の表面を有する。次のステップは、複数のデバイスを少なくとも部分的に形成するように、スタックの第１の表面上から、第１の所定のパターン内で材料を除去するものである。次いで、複数のデバイスを少なくとも部分的に形成するように、スタックの第２の表面上から、第２の所定のパターン内で材料が除去される。
本発明の別の態様は、第１の基板を設けるステップと、第１の基板上に、複数のパターン形成されていない電子デバイス層を備えるスタックを形成するステップとを含む、電子または光電子回路シートを製造する方法である。スタックは、基板に面する第１の表面を有する。次に、第１の基板が除去される。次いで、複数の電子デバイスを少なくとも部分的に形成するように、スタックの第１の表面上から、所定のパターン内で材料が除去される。
本発明のさらに別の態様は、複数のパターン形成されていないデバイス層を有するデバイス層スタックを形成するステップを含む、電子または光電子回路シートを製造する方法である。次に、レジスト層が、デバイス層スタックと作用する関係に配置される。次いで、レジスト層が、互いに異なる複数のイメージをレジスト層内の異なるイメージングレベルのところに付与するように、活性化される。
本発明を例示する目的で、図面では、現在好まれる本発明の形態を示す。しかし、本発明は、図面中に示される厳密な構成および手段に限定されないことを理解されたい。
図２Ａ〜Ｂは、全体的に数字２００で示される、本発明による電子／光電子デバイス製造（ＥＤＭ）法を示す。ＥＤＭ法２００は、多種多様な電子デバイスおよび電気相互接続構造のいずれかを効率的に製作するための、いくつかの独自のステップおよび一連のステップを含む。ＥＤＭ法２００など、本発明のＥＤＭ法を使用して製作することのできる電子デバイスの例には、とりわけトランジスタ、例えば、薄膜トランジスタ（ＴＦＴ）および厚膜トランジスタ；ダイオード、例えば金属−絶縁体−金属ダイオード、レーザダイオード、リングオシレータなど；相互接続金属被覆層；コンデンサ、抵抗器、インダクタなどの受動素子；ならびに完全なセンサおよびトランスデューサがある。ＴＦＴに関して具体的には、さまざまな材料、例えば、とりわけＣｄＳｅ、アモルファスシリコン、高温ポリシリコン、低温ポリシリコン、超低温ポリシリコン、およびのポリマーのいずれかで製作することができる。本発明に従って製作されるＴＦＴは、ＰＭＯＳかＮＭＯＳ型のどちらかにすることができる。さらに、それらは、プレーナまたはスタガー構造を有することができ、ボトムゲートまたはトップゲートの種類などとすることができる。この全体の開示を読めば明らかになるように、それぞれが最適なデバイス性能に適合された、現在使用されているデバイスアーキテクチャには、実質的に無限の種類があり、それを、ＥＤＭ法２００など、本発明のＥＤＭ法に容易に移行することができる。電気相互接続構造の例にはとりわけ、ワイヤ、スタッド（ｓｔｕｄ）、電極、および画素導電素子、例えば、画素電極がある。前述のデバイスおよび電気相互接続構造の一覧が代表物に他ならず、決して網羅的でないことが、当業者には容易に理解されよう。
一般に、本発明のＥＤＭ法を使用して、図３Ｏの回路シート３２２など、電子製品の機能部品を形成するように配置され互いに相互接続された、複数の、１つまたは複数のタイプの電子デバイス、またはその従来品を含む電子および／または光電子回路シートを製作することができる。例えば、本発明の回路シートは、多くの中でもとりわけ、表示装置用アクティブマトリックスバックプレーン、検出装置用センサアレイ、位相調整アレイアンテナのアンテナ素子、無線識別（ＲＦＩＤ）タグ用ＲＦＩＤ回路、または、１つまたは複数のマイクロプロセッサを収容した電子製品用マイクロプロセッサにも、その従来品にもすることができる。本発明の回路シートが、任意の特定の機能または１組の機能に決して限定されないことが、当業者には容易に理解されよう。さらに、本明細書および本明細書に添付の特許請求の範囲で、「回路シート」という用語および類似の用語に関連して使用される「シート」という単語は、任意の特定の表面積または厚さを意味せず、あるいはその単語によって説明される構造が何らかの程度に可撓性または剛性であるということを意味するものではないことを理解されたい。そうではなく、この文脈で「シート」を使用するときは、構造が、構造の最大厚さよりも大きな、少なくとも１つの線状の表面寸法を有することを示すのに使用される。
本発明のＥＤＭ法の、非常に上位の新規な特徴には、（１）スタックデバイス電子デバイス層を堆積させるために仮基板を使用すること、および後続の、別の永久基板上への移転プロセス、（２）デバイス層スタックの両面処理、（３）デバイス層スタックの上部レジスト層および下部レジスト層の一方または両方の、異なるパターンを用いた同時露光、（４）それぞれが複数のイメージングレベルを含むレジスト層を使用すること、（５）１層または複数層のレジスト層を同時間に露光するために、デバイス層スタックの表面ごとに、２つ以上の波長（または、他のレジスト活性化衝撃／刺激）を使用すること、および（６）電子デバイス層とリソグラフィの複数の位置合わせステップとを切り離す、独自のレシピを可能にすること、があるが、それらに限定されない。
さらに、この全体の開示を読めば明らかになるように、本発明のＥＤＭ法を使用して、ＥＤＭ法のステップが実施される順序によってもたらされる新規な構造を有する、さまざまなデバイスを形成することができる。例えば、以下に詳細に説明される図８Ｖは、本発明のＥＤＭ法を使用して製作された独自の画素セルを示す。さらに、本発明のＥＤＭ法が、図１６に示され、以下により詳細に説明される、ロールツーロールシステム１６００などのロールツーロール製造システムでの実施に、それだけに限らないが容易に適合されることも、全体の開示を読めば明らかになろう。
従来技術とははっきりと対照的に、本発明のＥＤＭ法は、機能する電子デバイスを形成するために必要な製造ステップ数を大幅に低減させ、従来技術のいくつかの欠点を回避する方法を明らかにするものである。さらに、本発明のＥＤＭ法は、最高品質の、現在のまた進化しつつある製造技術、技術基盤、および設備投資の適合ならびに採用を可能にし、基板を選択するのではなく、製造プロセスパラメータをデバイス性能に適するように合わせるものである。したがって、本発明のＥＤＭ法により、最終基板の選択と必要なデバイス性能とが切り離される。
本発明の個々の態様、成果、および実装形態について説明する前に、本発明の代表的な方法であるＥＤＭ法２００の、上位の説明に注目をまず向ける。上位の説明に続いて、さまざまなステップＥＤＭ法２００のさまざまな側面がいくらか詳しく説明され、その後に、本発明のＥＤＭ法を使用して画素セルを製作するためのレシピのいくつかの例、および本発明の他の実装形態を対象とするいくらかの開示が引き続き続く。
（本発明の方法例）
図２Ａ〜Ｂを再度参照し、図３Ａ〜３Ｏ（このセクションでは、アルファベットのステップ識別子、例えば「ステップＢ」の「Ｂ」は、図３Ａ〜３Ｏの関連図に対応する）も参照すると、ＥＤＭ法２００は、所望の適用分野向けに適当な仮基板３００を選択することができるステップＡから開始することができる。一般に、仮基板３００は、電子デバイス層３０８（図３Ｅ）、すなわち、ＥＤＭ法２００を使用して製作される電子デバイスの一部または全部を構成する層のスタック３０４（図３Ｅ）を形成するためのプラットフォームを提供する。仮基板２００は、デバイス層スタック３０４の適切な形成を可能にするために必要な特性に基づいて選択されるべきである。仮基板３００は、ロールツーロール処理に対応するように、剛性か可撓性のどちらでもよいことに留意されたい。仮基板が剛性である実施形態であれば、依然としてシートツーシート（ｓｈｅｅｔ−ｔｏ−ｓｈｅｅｔ）製作が可能になる。ＥＤＭ法２００内のある時点で、いくつかのステップの実施を可能にするために、仮基板３００が除去される。仮基板については、以下の「仮基板」という名称のセクションで、より詳細に説明される。
本明細書および添付の特許請求の範囲では、「仮」という用語は、仮基板３００が最終的に除去される、またはデバイス層スタック３０４が形成された後に、有用な目的を果たさない、ということを必ずしも意味しないことにも留意されたい。それどころか、いくつかの適用分野では、仮基板３００は、実際は完成構造の一部分であり続け、他の適用分野では、仮基板は、完成構造の一部分であり続けるだけでなく、完成構造の特定の機能も果たす。したがって、本開示では、「仮」という用語は、基板３００が、ＥＤＭ法２００の初期にデバイス層スタック３０４を形成するために使用されるが、方法の後期に、別の基板がデバイス層スタックに付着されるということを意味する。
仮基板３００が可撓性であり、そうした可撓性が、ＥＤＭ法２００の後続のステップの少なくとも一部で所望されない場合、条件付きステップＢで、裏打ち基板、または「スチフナ」３１２を仮基板に追加して、後続の処理ステップの一部の間に、基板に機械的支持をもたらすことができる。スチフナ３１２については、以下の「スチフナ」という名称のセクションで、より詳細に説明される。
ステップＡで選択された仮基板３００の性質に応じて、平坦化層３１６を仮基板に付着させるために、条件付きステップＣが必要または望ましい場合がある。例えば、仮基板の表面３２０が、粗すぎる、またはその他の点で、ＥＤＭ法の後続のステップに必要な品質でない場合、平坦化層３１２を設けることが望ましい場合がある。平坦化層については、以下の「平坦化層」という名称のセクションで、より詳細に説明される。
仮基板３００およびスチフナ３１２が存在すれば、多くの場合、それはスタック３０４（図３Ｅ）から除去されるので、条件付きステップＤで、仮基板をスタックから切り離す助けとなる１層または複数層の適切な剥離層３２４を設けることが必要または望ましい場合がある。剥離層３２４の形成で使用するのに適したさまざまな材料、および剥離層に関連する他の開示については、以下の「１層または複数層の剥離層」という名称のセクションで説明される。
ステップＥでは、さまざまな電気デバイス層３０８を、デバイス層スタック３０４を形成するように、堆積させることができる。平坦化層３１６がステップＣで実施された場合、第１の電気デバイス層３０８を、平坦化層上に堆積させることができる。１層または複数層の剥離層３２４がステップＤで設けられた場合、第１の電気デバイス層を、そうした層の自由表面上に堆積させることができる。そうでない場合は、第１の電気デバイス層３０８は、１層または複数層の他の層、例えば、パッシベーション層（図示せず）が、仮基板上に予め堆積されていない限り、仮基板３００の表面３２０上に形成される。繰り返すが、上述のように、電気デバイス層３０８は、完成された回路シート３２２（図３Ｏ）の一部である各電子デバイスの、全部または一部を構成する層である。所与のレシピにおいて電子デバイスを構成する層が全て、ステップＥで常に堆積できるとは限らないことが強調されよう。しかし、本発明のいくつかの利点は、最も厳しいまたは決定的に重大な、堆積フォトリソグラフィパターニングおよび位置合わせの要件を有する電子デバイス層を、実施できるだけ多く堆積させることからもたらされる。所与のレシピに関して、最終デバイス層のうち、全てより少ない数を、デバイス層スタック３０４のデバイス層３０８として堆積させることができる場合、残りの層を、プロセスのもっと後で堆積させることができる。デバイス層スタック３０４を、複数の活性層を被覆内に形成するように適当にドープされた単一被覆中に形成することができることに留意されたい。この場合、活性層はそれぞれ、図３Ｅに示される電子デバイス層３０８に対応する。電子デバイス層３０８については、以下の「デバイス層スタック」という名称のセクションで、より詳細に論じられる。
全ての電子デバイス層３０８が堆積された後、ステップＦで、レジスト層３２８を、まだパターン形成されていないデバイス層スタック３０４の外側の面３３２上に堆積させることができる。いくつかの適用分野の場合、単一のイメージングレベルとして機能する単一のレジスト被覆で十分である。しかし、いくつかの適用分野の場合、レジスト層３２８内に、互いに異なる２つ以上のイメージングレベルを有することが望ましい場合がある。以下により詳細に説明されるように、複数のイメージングレベルを、単一のレジスト被覆または複数のレジスト被覆を使用して設けることができる。さらに別の場合には、単一のイメージングレベルをもたらすように機能する複数のレジスト被覆を設けることが望ましい場合がある。レジスト層３２８ならびに単一および複数のレジスト被覆については、以下の「レジスト層」および「リソグラフィ技術」という名称のセクションで、より詳細に取り扱われる。
場合によっては、ステップＦで形成されたレジスト層３２８を、後続の処理ステップ中に生じる恐れのある損傷から保護することが望ましい場合がある。そうである場合、条件付きステップＧでは、保護層３３６をレジスト層３２８に付着させることができる。後続の処理ステップの性質およびレジスト層３２８の頑丈さ次第では、保護層３３６が設けられる必要はない。「保護層」という名称の以下のセクションで、保護層３３６用の適切な材料およびそれを設ける方法について説明する。
保護層３３６が設けられるか否かに応じてステップＦまたはＧに続き、条件付きステップＨ１〜Ｈ５で、仮基板３００、仮スチフナ３１２、および／または剥離層３２４の一部または全部を、デバイス層スタックの第２の側面を処理するために、デバイス層スタック３０４から除去することができる。一般に、除去される層およびその除去の程度は、明らかにそれらの層があること、および、後続の処理中にそれらの層が定位置に残存する効果による。全てではないが多くの場合、少なくとも何らかの材料が、ステップＦまたはＧの後に得られる構造から除去される。例えば、仮基板３００が薄く、例えば１０００μｍ未満であり、スチフナ３１２が使用されていない場合、仮基板を、それが後続の処理を妨げないならば、そのままにしておくことができる。仮基板３００が薄く、スチフナ３１２が存在する場合、仮基板が後続の処理を妨げないならば、ステップＨ１で、スチフナのみを除去し、仮基板をそのままにしておくことができる。
しかし、さらなる処理を容易にするために、仮基板３００が少なくとも部分的に除去されなければならない場合、ステップＨ２で、仮基板３００およびスチフナ３１２が存在すればそれも、完全に除去することができる。あるいは、ステップＨ３で、仮基板３００（およびスチフナ３１２の全て）を、部分的に除去することもできる。別の代替手段として、ステップＨ４で、１層または複数層の剥離層３２４が存在すればその全部を、仮基板３００および／またはスチフナ３１２の除去に加えて、除去することができる。さらに別の代替手段として、ステップＨ５で、１層または複数層の剥離層３２４が存在すればその一部だけを、仮基板３００および／またはスチフナ３１２の除去に加えて、除去することができる。１層または複数層の剥離層３２４、仮基板３００、および／またはスチフナ３１２の除去については、以下の「デバイス層スタックを仮基板から切り離すための技術」という名称のセクションで、より詳細に論じられる。
次に、ステップＩで、レジスト層３４０を、ステップＨ１〜Ｈ５のいずれか１つの実施または非実施後にレジスト層３２８の反対側に残る表面上に形成することができる。レジスト層３４０は、上記で論じたレジスト層３２８と同様でよい。
レジスト層３４０がステップＩで形成された後、条件付きステップＪで、レジスト層の保護が所望される場合それを保護するために、保護層３４４を設けることができる。保護層３４４は、設けられる場合、上記で論じた保護層３３６と同様でよい。
レジスト層３４０が形成された後、または保護層３４４がレジスト層３４０に対して設けられた場合には保護層３４４が形成された後、ステップＫで、レジスト層３２８、３４０を、レジスト層内に含まれる所期のイメージ層を対応するそれぞれの所定のパターン（図示せず）で露光、すなわち活性化する、例えばとりわけ（光３４６などの）電磁エネルギー、熱エネルギー、または音波エネルギーを使用する任意の適当な方式で露光することができる。レジスト層３２８、３４０の露光は、互いに同時に実施してもよく、異なる時間に実施してもよい。露光は、従来のマスキング技術とマスクレス技術のどちらかを使用して実施することができる。レジスト層３２８、３４０を露光する技術については、以下の「選択されたレジスト材料のための露光機構」、および「リソグラフィ技術」という名称のセクションで、詳細に論じられる。
レジスト層３２８、３４０がステップＫで露光された後、ステップＬで、保護層３３６、３４４が存在すればそれらと、電子デバイス層３０８のその所定の一部分とを、製作中の特定の電子デバイスシート用の特定のレシピで必要とされるように除去、例えば、エッチングまたは除去（ａｂｌａｔｅ）することができる。ステップＬで使用するのに適したさまざまな除去技術については、「デバイス層スタックをエッチングする」という名称のセクションで詳細に説明される。
所望される全ての材料をデバイス層スタック３０４および他の層から除去した後、ステップＭで、残りの構造を所望の永久基板３４８に取り付けることができる。以下の「永久基板」という名称のセクションで論じるように、永久基板３４８は、特定の適用分野に適した任意の材料で製作することができる。いくつかの適用分野では、永久基板３４８が不透明であることが望ましい場合がある。他の適用分野では、永久基板３４８が、透明または半透明であることが望ましい場合がある。ＥＤＭ法２００は、これらの基板のいずれにも対応することができる。「永久基板をパターン形成後のデバイス層スタックに積層する」という名称の以下のセクションでは、永久基板３４８を、デバイス層スタック３０４を含む構造に取り付けるために使用することができる技術について説明した。
条件付きステップＮでは、任意の残りの永久層３５２が仮にあったとしてそれを、回路シート３２２の永久基板３４８とは反対側上に堆積させて、必要に応じてパターン形成することができる。そうした１層または複数の追加層３５２は、とりわけ、デバイス層スタック３０４の一部ではないデバイス層、１層または複数層のパッシベーション層３５６、および導体層を含むことができる。他の層と同様に、１層または複数層の永久層は、特定の適用分野に適するように、透明でも、半透明でも、不透明でもよい。永久層３５２のさまざまなタイプに関する追加情報については、デバイス層に関連する「電子デバイス層スタック」という名称の以下のセクション、およびパッシベーション層に関連する「パッシベーション材料」という名称の以下のセクションを参照することができる。
ステップＯで、永久層３５２を、必要に応じてパターン形成することができ、製造ステップを終了することができる。完成された回路シート３２２を、必要に応じて、検査しても、さらに処理しても、製品、パッケージ、または製品の構成部品の中に組み込むなどしてもよい。
（方法例の諸側面の詳細な説明）
読者に、本発明の広い範囲のより良い理解をもたらすために、上記で説明した本発明の方法例のいくつかのステップおよび他の側面を、以下により詳細に論じる。
（仮基板）
上述のように、仮基板３００は、デバイス層スタック形成用のプラットフォームとして働く。仮基板３００を、その必要はないが、後続の処理ステップで除去することができる。仮基板３００を、本発明に関連して、それで製作することができる非常に多くのさまざまな材料がある。やはり述べたように、仮基板３００は、可撓性か剛性のどちらでもよい。仮基板３００としての使用に適した可撓性基板には、ポリマー、金属、紙、布、ガラス、およびそれらの組合せがあるが、それらに限定されない。仮基板３００として使用するための剛性基板には、セラミック、金属、ガラス、半導体、およびそれらの組合せがあるが、それらに限定されない。仮基板は、透明でも、不透明でも、半透明でもよい。
想定している適用分野に応じて、仮基板３００用に選択された材料は、導体でも、絶縁体でも、半導体でもよく、さらに無機でも、有機でも、それらの組合せでもよい。適切な導体材料には、アルミニウム、銅、鋼、炭素鋼、マグネシウム、ステンレス鋼、チタン、超合金、鉛、ニッケル、黄銅、金、銀、白金、ロジウム、ＩＮＣＯＬＯＹ（登録商標）、ＩＮＣＯＮＥＬ（登録商標）、鉄、モリブデン、ＭＯＮＥＬ（登録商標）、ニクロム、クロム、タンタル、スズ、タングステン、亜鉛、はんだ（Ｓｂ／Ｔｎ）、ＩＮＶＡＲ（登録商標）、ＫＯＶＡＲ（商標）などの金属を含むことができる。そのそれぞれに対応する合金を使用することもできる。さらに、これらの金属は、焼き戻しされなくても、焼き戻しされてもよい。適切な導体材料には、黒鉛シート、ならびに伝導性カーボンナノチューブのシート、被膜、および箔も含むことができる。
適切な絶縁体材料は、天然でも合成でもよく、酸化物、硫化物、セレン化物、テルル化物、フッ化物、塩化物、臭化物、ヨウ化物、ホウ化物、窒化物、炭化物、リン化物、ヒ化物、ケイ化物、またはそれらの任意の組合せを含む、化学組成を有することができる。適切な絶縁体材料は、ガラス、ポリマーシート付きガラス、セラミックマット、セラミックペーパー、またはセラミック繊維を含むこともできる。絶縁体材料を、金属酸化物、金属窒化物、金属炭化物、金属酸窒化物、金属酸ホウ化物（ｍｅｔａｌ ｏｘｙｂｏｒｉｄｅ）、またはそれらの組合せから選択することができる。これらの材料の金属成分を、アルミニウム、チタン、インジウム、スズ、タンタル、ジルコニウム、ニオブ、ハフニウム、イットリウム、ニッケル、タングステン、クロム、亜鉛、それらの合金またはそれらの組合せから選択することができる。選択される金属酸化物または亜酸化物は、酸化シリコン、酸化アルミニウム、酸化チタン、酸化インジウム、酸化スズ、酸化インジウムスズ、酸化タンタル、酸化ジルコニウム、酸化ニオブ、酸化ハフニウム、酸化イットリウム、酸化ニッケル、酸化タングステン、酸化クロム、酸化亜鉛、またはそれらの組合せに由来することができる。選択される金属窒化物は、窒化アルミニウム、窒化シリコン、窒化ホウ素、窒化ゲルマニウム、窒化クロム、窒化ニッケル、窒化ガリウム、またはそれらの組合せに由来することができる。選択される金属炭化物は、炭化ホウ素、炭化タングステン、シリコンカーバイド、またはそれらの組合せに由来することができる。選択される金属酸窒化物は、酸窒化アルミニウム、酸窒化シリコン、酸窒化ホウ素、またはそれらの組合せに由来することができる。金属酸ホウ化物は、酸ホウ化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｙｂｏｒｉｄｅ）、酸ホウ化チタン（ｔｉｔａｎｉｕｍ ｏｘｙｂｏｒｉｄｅ）、またはそれらの組合せから選択される。
半導体材料は、シリコン、ゲルマニウム、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＧａＮなどでよい。適切な不透明サーメットを、窒化ジルコニウム、窒化チタン、窒化ハフニウム、窒化タンタル、窒化ニオブ、二ケイ化タングステン、二ホウ化チタン、二ホウ化ジルコニウム、またはそれらの組合せから選択することができる。
有機材料には、有機ポリマー、無機ポリマー、有機金属ポリマー、有機／無機ハイブリッドポリマー系を含むことができる。有機ポリマーを、ウレタン、ポリアミド、ポリイミド、ポリブチレン、イソブチレンイソプレン、ポリオレフィン、エポキシ、パリレン、ベンゾシクロブタジエン、ポリノルボルネン、ポリアリールエーテル、ポリカーボネート、アルキド、ポリアニリン、エチレン酢酸ビニルおよびエチレンアクリル酸、（メタ）アクリレートなどから選択することができる。有機ポリマーの例には、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、あるいは、ポリエーテルスルホン（ＰＥＳ）、ポリイミド、またはＴｒａｎｓｐｈａｎ（商標）ポリマー（ドイツのヴェイル・アム・ライン所在のＬｏｆｏ Ｈｉｇｈ Ｔｅｃｈ Ｆｉｌｍ社から入手可能な高Ｔｇ環状オレフィンポリマー）などの高温ポリマーがある。他の例には、Ｅ−ＣＴＦＥ、Ｅ−ＴＦＥ、ＰＴＦＥ、ＦＥＰおよびＨＤＰＥ、ならびにＫＡＰＴＯＮ（登録商標）、ＫＡＰＴＯＮ（登録商標）ＨＮ、ＫＡＰＴＯＮ（登録商標）ＦＮ、ＫＡＰＴＯＮ（登録商標）ＶＮ、ＫＡＰＴＯＮ（登録商標）ＣＲ、ＫＡＰＴＯＮ（登録商標）ＣＢ、ＫＡＰＴＯＮ（登録商標）Ｅポリイミド（ＫＡＰＴＯＮは、デラウェア州ウィルミントンのイー．アイ．デュポンドゥヌムールアンドカンパニーの登録商標である）、ＡＰＩＣＡＬ（登録商標）ポリイミド（ＡＰＩＣＡＬは、大阪府の鐘淵化学工業株式会社の登録商標である）、およびＵＰＩＬＥＸ（登録商標）ポリイミド（ＵＰＩＬＥＸは、山口県の宇部興産株式会社の登録商標である）などのポリイミドが含まれる。
適切な合成有機樹脂には、ポリオレフィン、例えばポリエチレン、ポリプロピレン、エチレン−プロピレンコポリマー、およびエチレン酢酸ビニルコポリマー（ＥＶＡ）；環状ポリオレフィン；改質ポリオレフィン；ポリ塩化ビニル；ポリ塩化ビニリデン；ポリスチレン；ポリアミド；ポリアミド−イミド；ポリカーボネート；ポリ−（４−メチルペンテン−１）；イオノマー；アクリル樹脂；ポリメチルメタクリレート（ＰＭＭＡ）；アクリロニトリル−ブタジエン−スチレンコポリマー（ＡＢＳ樹脂）；アクリロニトリル−スチレンコポリマー（ＡＳ樹脂）；ブタジエン−スチレンコポリマー；ポリオキシメチレン；ポリビニルアルコール（ＰＶＡ）；エチレン−ビニルアルコールコポリマー（ＥＶＯＨ）；ポリエステル、例えば ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート（ＰＢＴ）、およびポリシクロヘキサンテレフタレート（ＰＣＴ）；ポリエーテル；ポリエーテル−ケトン（ＰＥＫ）；ポリエーテル−エーテル−ケトン（ＰＥＥＫ）；ポリエーテル−イミド；ポリアセタール（ＰＯＭ）；ポリフェニレンオキシド；改質ポリフェニレンオキシド；ポリスルホン；ポリフェニレンスルフィド（ＰＰＳ）；ポリエーテルスルホン（ＰＥＳ）；ポリアリーレート；芳香族ポリエステル（液晶ポリマー）；ポリテトラフルオロエチレン；ポリフッ化ビニリデン；他のフッ素樹脂；熱可塑性エラストマ、例えばスチレン−、ポリオレフィン−、ポリ塩化ビニル−、ポリウレタン−、ポリエステル−、ポリアミド−、ポリブタジエン−、トランス−ポリイソプレン−、フッ素ゴム−、および塩素化ポリエチレン−タイプ；エポキシ樹脂；フェノール樹脂；尿素樹脂；メラミン樹脂；不飽和ポリエステル；シリコーン樹脂；およびポリウレタン；ならびに、基本的にこれらの合成樹脂からなるコポリマー、混合物、およびポリマーアロイなどの、熱可塑性樹脂も熱硬化性樹脂も含む。これらの合成樹脂のうち１つまたは複数を、例えば少なくとも２層からなる複合体として使用することができる。
無機ポリマーを、シリコーン、ポリホスファゼン、ポリシラザン、ポリカルボシラン、ポリカルボラン、カルボランシロキサン、ポリシラン、ｐｈｏｓｐｈｏｎｉｔｉｒｌｅｓ、窒化硫黄ポリマーおよびシロキサンから選択することができる。有機金属ポリマーを、典型金属、遷移金属、およびランタノイド／アクチノイド金属の有機金属ポリマー、例えば、ポリフェロセンやポリルテノセンなどのポリメタロセニレン（ｐｏｌｙｍｅｔａｌｌｏｃｅｎｙｌｅｎｅ）から選択することができる。有機／無機ハイブリッドポリマー系を、有機改質シリケート、プリセラミックポリマー、ポリイミド−シリカハイブリッド、（メタ）アクリレート−シリカハイブリッド、ポリジメチルシロキサン−シリカハイブリッドおよびセラマーから選択することができる。
新規の、また出現しつつある有機技術では、自己組織化した結晶有機層を可能にしている。それを、仮基板プラットフォームとして使用することもできる。
必要ではないが、所与の選択した材料に関して、仮基板３００を最も薄くすることが有利となり得る。仮基板３００の厚さは、材料の選択および製造中に所望される可撓性に応じて、数μｍ〜数百μｍに及ぶことができる。場合によっては、セラミックマットやセラミック箔のように、厚さが数ｍｍに及ぶこともある。基本的に厚さには制限がない。いくつかの代表的な諸実施形態が、仮基板３００に適した多種多様な材料を例示する目的で示されたが、本明細書において開示されない材料を、本発明の範囲から逸脱することなく取り入れることができることが、当業者には明らかになるであろう。
（スチフナ）
上述のように、希望するなら、スチフナ３１２を、仮基板３００の追加の機械的支持用に使用することができる。スチフナ３１２は、仮基板３００に関して上記で概説された材料のいずれかで製作することができ、仮基板の材料とは異なる、または仮基板の材料と同一の材料で製作することができる。当業者には明らかになるように、従来の基板間の取付け技術を使用してスチフナ３１２を仮基板３００に取り付ける多くの方法がある。そうした技術には、とりわけ、エポキシ、接着剤、室温加硫、シリコーン、ウレタン、およびセラミックを使用する化学的接合がある。接合剤は、例えばプラズマ、可視光、紫外光、温度、圧力、嫌気性環境などを使用して硬化／活性化することができる。接合を、化学薬品、活性化プラズマ処理、真空プロセスなどを使用した表面処理によって開始することもできる。接合法には、マイクロ波接合、陽極接合、融解接合、接着、共晶、レジスト、はんだ、熱圧縮および／または低温ガラスを含むこともできる。取付けを、リベット、溶接部、スタッド、スプロケット、クリップなどを使用して行うこともできる。
いくつかの代表的な諸実施形態が、要点を示す目的で示され、説明されたが、本明細書において開示されない接合法を、本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（平坦化層）
上記で論じたように、特定の適用分野向けに選択された仮基板３００が、満足な表面の品質を有する場合もあれば、有さない場合もある。表面の品質が満足できるものではない場合、表面粗さによる任意の凹凸を均す（すなわち平坦化）するために、平坦化層３１６をそうした基板の表面上に堆積させることができる。さらに、平坦化層は、とりわけ、熱バリア、化学的バリア、応力除去層および／またはパッシベーション層として働くこともでき、後続の層の仮基板３００への接合強度を増すために使用することも、ことによるとできるかもしれない。
平坦化層３１６を、とりわけ、塗布ガラス（ＳＯＧ）；低温酸化物（ＬＴＯ）、リンシリケートガラス（ＰＳＧ）、ホウ素リンシリケートガラス（ＢＰＳＧ）、ポリイミド、準無機ＳＯＧシロキサン（メチル−、エチル−、フェニル−、ブチル−、ドープ、アンドープ）、純無機ＳＯＧ、シリケート（ドープまたはアンドープ）、およびドーパント有機化合物などのリフローガラス組成物、アクリル、エポキシ、ビニルベースの化学物質、シリコンまたは金属含有有機金属、ブチルシクロブテン、各種ポリイミド、放射硬化されたモノマーおよびポリマー、ＵＶ硬化されたポリマー、ならびにＵＶ硬化されたモノマーなど、任意の適切な材料で製作することができる。
低温フラックス、はんだ、共晶組成物、金属、金属合金は、熱または圧力、あるいはその両方の影響を受けて流れるように誘導することができ、したがって、いくつかの適用分野では、平坦化層３１６に適切となり得ることにも留意されたい。例えば、「接触平坦化」と呼ばれる技術では、第１のステップで、展性のある被覆が、「仮基板」上に付着される。第２のステップでは、被覆層を平坦化して平坦化層３１６にするために、被覆された基板が、光学的に平坦な表面に押しつけられる、または、別法として、非常に高精度の磨きローラの下でならされることになる。次いで、平坦化層３１６を、同時に（またはポスチュマスに（ｐｏｓｔｈｕｍｏｕｓｌｙ））、とりわけ熱、圧力、時間、ＵＶまたは可視放射によって硬化することができる。
平坦化層３１６を、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、大気圧ＣＶＤ（ＡＰＣＶＤ）、ＰＥＣＶＤ、スパッタリング、低圧ＣＶＤ（ＬＰＣＶＤ）、イオンめっき、火炎加水分解などの蒸着技術によって堆積させることができる。あるいは、平坦化層３１６を、スピンコーティング；吹付け；圧延；電気めっき、浸漬めっき、無電解めっきなどのめっき；ラングミュアブロジェット法などの被覆；インクジェットまたはパウダージェットなどの印刷；スクリーニング；グラビア；ブレード塗布など、他の方法によって付着させることができる。
基本的に平坦化層の厚さには制限がないことに留意されたい。平坦化層は、数ｎｍ〜数十μｍ厚さほど薄くてよい。あるいは、仮基板３００を平坦化するために、基板の表面粗さを低減させるためのより従来的な技術を使用することができることにも留意されたい。そうした技術には、とりわけ電解研磨、無電解研磨、化学機械研磨、機械的研削および研磨、イオンエッチングおよびイオン研磨があるが、それらに限定されない。
いくつかの代表的な諸実施形態が、使用することができる多種多様な材料を例示する目的で示されたが、本明細書において開示されない材料を、本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（剥離層）
上記で論じたように、いくつかの適用分野では、犠牲剥離層３２４を、デバイス層スタック３０４を堆積させる前に、平坦化層３１６（または仮基板３００の平坦化された表面３２０）上に形成することが望ましい場合がある。その場合剥離層３２４は、後続の処理中に、仮基板３００をデバイス層スタック３０４から分離するための、剥離、すなわち剥離層として働くことができる。剥離層３２４は、特定の適用分野に応じて、いくつかの機能のうちのいずれか１つまたは複数を果たすことができる。例えば、選択された仮基板３００が高価である場合、それを何度も再使用することが望ましい場合がある。その場合、剥離層３２４がその機能を可能にし、それにより大幅なコストの節約を実現することができる。剥離層３２４がないと、仮基板３００を切り離すための唯一の選択肢は、それを物理的または化学的に、それぞれ研削またはエッチングによって除去することになり得る。
さらに、フォトリソグラフィの解像度が、焦点深度に依存することが広く知られている。仮基板３００が、（例えば取扱いの問題、または他の理由で、少しも薄くすることができないために）非常に厚い場合、高解像度のリソグラフィができない可能性がある。しかし、剥離層３２４を設ければ、この問題が緩和されることになる。デバイス層スタック３０４が仮基板３００から切り離された後、薄層フォトレジストおよび高解像度フォトリソグラフィを利用することができる。
剥離層３２４に適した材料の例には、ＩＮＣＯＮＥＬ（登録商標）、金、銅、ＮｉＦｅ、ニッケル、白金、クロム、銀など、およびそれらの合金などの、溶剤エッチングされた金属；塩化ナトリウム、フッ化バリウム、酸化カルシウム、フッ化マグネシウム、硫酸銅、炭酸ナトリウム、硫化亜鉛、臭化ランタンなどの吸湿性無機塩；シリコン、ポリシリコン、水素ガスが閉じ込められたアモルファスシリコン層、ナノ構造被膜、ナノコロイド、ナノフィラメント、ナノワイヤ、ナノクラスタ、マイクロスケールボイドであるチャネル様ボイド、ナノスケールボイド、高表面積対体積カラム−ボイドネットワークおよび被膜などのような他の無機物；フォトレジスト、ポリイミド、ＣＶＤプラスチック材料、自己組織化単分子層（ＳＡＭ）などのような有機物があるが、それらに限定されない。
剥離層３２４を、ＰＶＤ、ＣＶＤ、ＡＰＣＶＤ、ＰＥＣＶＤ、スパッタ、ＬＰＣＶＤ、イオンめっき、火炎加水分解などの蒸着技術；スピンコーティング；吹付け；圧延；電気めっき、浸漬めっき、無電解めっきなどのめっき；ラングミュアブロジェット法などの被覆；インクジェットまたはパウダージェットなどの印刷；スクリーニング；グラビア；ブレード塗布などを含む、いくつかの異なる方法を使用して形成することができる。剥離層３２４は、１つまたは複数の剥離塗膜からなることができることに留意されたい。
基本的に、剥離層３２４の厚さには制限がない。例えば、それぞれ数ｎｍ〜数十μｍ厚さほど薄くてよい。
いくつかの代表的な諸実施形態が、使用することができる多種多様な材料を例示する目的で示されたが、本明細書において開示されない材料を、本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（電子デバイス層スタック）
典型的な微小電子デバイスは、金属、誘電体、および／または半導体材料からなる、いくつかの被覆層を備える。これらの被覆層の一部または全部を、電子デバイス層スタック３０４内に、電子デバイス層３０８として含めることができる。図２のＥＤＭ法など、本発明のＥＤＭ法を使用して形成される電子デバイスの性質に応じて、デバイス層３０８は、組成の点で有機でも無機でもよい。
特定のデバイス層３０８が金属層である場合、その層を形成するのに使用される被覆は、とりわけＡｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔａ、Ｗ、Ｎｉ、Ｔｉ、Ｓｉ、Ｔｉ−−Ｓｉ、Ａｌ−−Ｓｉ、Ａｌ−−Ｃｕ、Ｔｉ−Ａｌ、ケイ化物などの金属材料でよいが、それらに限定されない。さらに、金属の合金を使用することもできる。他のデバイス層３０８が、誘電体層である場合、その層用の被覆には、酸化物、窒化物、炭化物、および有機物からなる群からの誘電体材料を含むことができるが、以下に限定されない。例えば、材料を金属酸化物、金属窒化物、金属炭化物、金属酸窒化物、金属酸ホウ化物、またはそれらの組合せから選択することができる。これらの材料の金属成分を、アルミニウム、チタン、タンタル、ジルコニウム、ニオブ、シリコン、ハフニウム、イットリウム、ニッケル、タングステン、それらの合金、またはそれらの組合せから選択することができる。
金属酸化物または亜酸化物が選択される場合、それはとりわけ、酸化シリコン、二酸化シリコン、酸化アルミニウム、二酸化チタン、五酸化タンタル、酸化ジルコニウム、酸化ニオブ、酸化ハフニウム、酸化イットリウム、酸化ニッケル、酸化タングステン、またはそれらの組合せからなる群の中から選択することができる。金属窒化物が選択される場合、それはとりわけ、窒化アルミニウム、窒化シリコン、窒化ホウ素、窒化ゲルマニウム、窒化クロム、窒化ニッケル、窒化ガリウム、またはそれらの組合せからなる群の中から選択することができる。金属炭化物が選択される場合、それはとりわけ、炭化ホウ素、炭化タングステン、シリコンカーバイド、またはそれらの組合せからなる群の中から選択することができる。金属酸窒化物を、とりわけ、酸窒化アルミニウム、酸窒化シリコン、酸窒化ホウ素、またはそれらの組合せからなる群の中から選択することができる。金属酸ホウ化物を、とりわけ、酸ホウ化ジルコニウム、酸ホウ化チタン、またはそれらの組合せからなる群の中から選択することができる。さらに、低Ｋ誘電体、および有機誘電体材料であるポリイミドを、必要に応じて、特定のデバイス層３０８の代わりに使用することができる。誘電体材料は、とりわけ、パッシベーション、フィールド酸化物をもたらすこと、応力除去、熱バリアをもたらすこと、化学的バリアをもたらすこと、および／またはポリマー基板への接合強度を増すことなど、他の機能を有することもできる。
特定のデバイス層３０８が半導体層である場合、被覆には、とりわけ次に示す、シリコン、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＡｌＧａＡｓ、ＧａＰ、ＩｎＧａＰ、ＣｄＳｅ、ＣｄＳ、ＣｄＴｅ、ＺｎＳ、ＺｎＳｅ、ＺｎＯ、アモルファスシリコン、水素化アモルファスシリコン、多結晶シリコン、微結晶シリコン、ナノ結晶シリコン、シリコンナノワイヤ、単結晶シリコン、量子ドット、ナノドット、ＳＷＮＴ（カーボンナノチューブ）、ナノシェル、ナノ結晶、量子アイランド、および量子ワイヤからなる群からの半導体材料を使用することができるが、それらに限定されない。本発明の方法には広い適用分野があるため、半導体材料は、本質的に有機物でもよい。さらに、半導体材料は、ドープされても、ドープされなくてもよい。とりわけＰＦ5、ＢＦ3、Ｂ2Ｈ6、ＡｓＦ5などの、典型的なドーパントガスを利用することができる。
さらに、堆積されたままの半導体層がアモルファスまたは細粒状である場合、より高いキャリヤ移動度および関連する性能の利点をもたらすために、とりわけ、急速熱アニーリング（ＲＴＡ）、急速熱処理（ＲＴＰ）、炉内アニーリング、ランプアニーリング、アルゴンイオンレーザアニーリング、エキシマレーザアニーリング（ＥＬＡ）、位相変調ＥＬＡ、逐次的横方向結晶化（ＳＬＳ）、シングルエリアエキシマレーザ結晶化（ＳＡ−ＥＬＣ）、金属誘起結晶化（ＭＩＣ）、金属誘起横方向結晶化（ＭＩＬＣ）、およびゾーンメルト再結晶（ＺＭＲ）など、公知の、また出現しつつある再結晶法を使用して、それをさらに再結晶させることができる。
各デバイス層３０８を、とりわけ、ＰＶＤ；フィラメント蒸着；高周波加熱；電子ビーム；イオンアシスト電子ビーム；スパッタリング；ダイオードスパッタリング；マグネトロンスパッタリング；直流スパッタリング；バイアススパッタリング；高周波スパッタリング；ＣＶＤ；熱ＣＶＤ；ＬＰＣＶＤ；ＰＥＣＶＤ；ＡＰＣＶＤ；高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）；電子サイクロトロン共鳴ＰＥＣＶＤ（ＥＣＲ−ＰＥＣＶＤ）；低温ＰＥＣＶＤ（ＬＴＰＥＣＶＤ）；有機金属ＣＶＤ（ＭＯＣＶＤ）；ＰＶＤ；ホットワイヤＣＶＤ；ゾルゲル；蒸着；分子線（ＭＢ）蒸着；イオンめっき；電気めっき；浸漬めっき（浸漬）；無電解めっき；ラングミュアブロジェット法、スピンコーティング、スプレーコーティング、ロールオンコーティングなど、他の被覆法；印刷；転写；インクジェット；パウダージェットなど、議論されている材料に適した、任意の公知の従来型堆積手段によって堆積させることができる。
基本的に、これらのデバイス被覆層の厚さには制限がない。例えば、それぞれ数Å〜数十μｍ厚さほど薄くてよい。
いくつかの代表的な諸実施形態が、使用することができる多種多様な被覆材料を例示する目的で示されたが、本明細書において開示されない他の被覆材料を、本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（レジスト層）
本発明のＥＤＭ法で利用される各レジスト層３２８、３４０向けに選択される材料を、一般的なその特性を適切な刺激の下で適合させるまたは特性に影響を及ぼすことができる多種多様な摂動活性化化合物から選択することができる。一般には、有機または無機といった、任意の化合物またはシステムを、そのエネルギー障壁が、放射、マイクロ波、光、熱、電界、磁界、化学触媒、応力−張力−圧力などを加えることによって低減され得るように設計することができる。さらに、適当な刺激での露光と同時のエネルギー障壁のこうした低減は、とりわけ抵抗、コンダクタンス、容量、誘電率、電荷保持、屈折率、ｎ表面反射；光の吸収、透過および散乱；ぬれおよび収着の差、磁化率、化学的溶解度、重合、光架橋、光退色、フォトストラティフィケーション（ｐｈｏｔｏｓｔｒａｔｉｆｉｃａｔｉｏｎ）、腐食の量、結晶化、ならびに高さの変化を引き起こすことができる。したがって、これらの特性を利用するシステムおよび化合物を、パターン付き表面およびレリーフ構造を形成する手段として使用することができる。
そうしたシステムおよび化合物には、次の、とりわけポジティブとネガティブの両方のフォトレジスト、ウェットフィルムおよびドライフィルム、化学増幅レジスト、電着可能なポジティブおよび／またはネガティブフォトレジスト、電気泳動フォトレジスト、結晶化フォトレジスト（ＰＲ）、スピンコートされた液体フォトレジスト（ＬＰＲ）、アクリレートモノマー、イソボルニルメタクリレート、スチルベンジメタクリレート、ホログラフィックフォトポリマー、単一および多色フォトポリマー組成物、カラーフィルム、感光乳剤、ハロゲン化乳剤、ハロゲン化銀、フォトエッチング可能なガラス、ゲルマノシリケートガラス、ＴｉＯ2（酸化チタンおよび亜酸化物中での光触媒反応）、ポリメチルシラン中の光活性化（ＰＰＭＳ）、有機テルル、セレンなど、光または放射ベースのレジスト組成物およびシステム；２段階の３次元架橋プロセスを受ける、親油性ポリマーと放射を熱に変換する光熱コンバータと架橋親水性ポリマーとを備えた単一または多層ポリマー層システム；アモルファスＡｓ−Ｓ、Ａｓ−ＳｅおよびＡｓ−Ｓ−Ｓｅ被膜、ＧｅｘＳｂｙＴｅｚ、ＧｅＳｂＴｅ、またはＩｎＡｇＳｂＴｅなどの、相変化および光屈折効果を示すカコゲニドガラスならびに組成物；とりわけ鉄、カルシウムおよびアルミニウム被膜中の、熱および湿度誘起腐食などの、熱無機レジスト組成物およびシステム；熱または光の下で水素パッシベーションを除去することによる、アモルファス水素化シリコン表面の選択的酸化；水中でのレーザ誘起腐食によるアルミニウム被膜の構成；厚い無定形炭素被膜上の酸化アルミニウム、酸化鉄、または銀組成物を選択的に加熱すると同時に生じる、それぞれの材料のわずかな変化；ビスマス／インジウム、ならびに他のバイメタルおよびトリメタル合金熱レジスト；ならびに、周期表の４族、５族、６族、７族、８族、９族、１０族、１１族または１２族の金属の、ナノメートルサイズの遷移金属クラスタまたはコロイド、それらの金属酸化物または金属硫化物類似体のｉｎ−ｓｉｔｕ酸化、があるが、それらに限定されない。
フォトレジスト、熱レジスト、または光活性化可能化合物といった、選択されたレジストタイプを、半導体およびプリント回路基板微小電子部品業界で一般に使用される従来の方法のいずれかを使用して堆積させることができる。そうした方法には、とりわけ、スピンコーティング、スプレーコーティング、メニスカスコーティング；ローラ、カーテンまたは押出しコーティング；プラズマ堆積、モノマーまたはポリマーのフラッシュ蒸着、電着または電気泳動堆積、インクジェット印刷、スクリーン印刷、ディスペンシングおよびブレーディング、グラビア、フレキソ印刷、ならびにドロップオンデマンドインクジェット印刷がある。無機レジストシステムを、ＰＶＤ；フィラメント蒸着；高周波加熱；電子ビーム；イオンアシスト電子ビーム；スパッタリング；ダイオードスパッタリング；マグネトロンスパッタリング；直流スパッタリング；バイアススパッタリング；高周波スパッタリング；ＣＶＤ；熱ＣＶＤ；ＬＰＣＶＤ；ＰＥＣＶＤ；ＡＰＣＶＤ；ＨＤＰＣＶＤ；ＥＣＲ−ＰＥＣＶＤ；ＬＴＰＥＣＶＤ；ＭＯＣＶＤ；ＰＶＤ；ホットワイヤＣＶＤ；ゾルゲル；蒸着；分子線（ＭＢ）蒸着；イオンめっき；電気めっき；浸漬めっき（浸漬）；無電解めっき； ラングミュアブロジェット法、スピンコーティング、スプレーコーティング、ロールオンコーティングなど、他の被覆法；印刷；転写；インクジェット；パウダージェットなどの技術を使用して堆積させることができる。
単一レジスト層被覆の代わりに、２層以上のレジスト層被覆を重ねて堆積させて、積層レジスト層を形成することができる。上述のように、積層レジストの各被覆が、イメージングレベル、すなわち、レジスト層の表面と平行であり、レジスト層内に独立の互いに異なるイメージを含む、または含むことになる、レジスト層内の平坦なレベルを提供することができる。レジスト層内の複数のレジスト層被覆は、例えば、組成、またはそれらが活性化される方式、またはそれらが活性化される波長の面で、類似しても異なってもよい。あるいは、以下により詳細に「リソグラフィ技術」という名称のセクションで論じるように、特別なリソグラフィ技術が利用されるときは、単一のレジスト被覆が２つ以上のイメージングレベルを含むこともできる。
各レジスト層３２８、３４０の厚さには基本的に制限がない。例えば、レジストの選択および組成、所望される解像度、ならびに活性化方式に応じて、それぞれ数Å〜数十μｍ厚さほど薄くてよい。
いくつかの代表的な諸実施形態が、使用することができる多種多様なレジスト材料およびシステムを例示する目的で示されたが、本明細書において開示されない他のレジスト材料を、本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（保護層）
上述のように、希望するなら、保護層３３６、３４４を、対応するそれぞれのレジスト層３２８、３４０の外面を後続の処理中に保護するために、またそうした処理中に第２の（仮）基板としての役割を果たすために、使用することができる。各保護層３３６、３４４を、仮基板３００に関して上記で概説された材料のいずれかで構成することができるが、もちろん、組成の面で、選択された仮基板の組成と異なっても、同一でもよい。
（保護基板のレジスト層への接合）
保護層３３６、３４４の一方または両方が使用される場合、それぞれを、対応するそれぞれのレジスト層３２８、３４０に、エポキシ、接着剤、ＲＴＶ、シリコーン、ウレタンなどを使用する化学的接合を含むがそれらに限定されない、さまざまな方法のうち任意の適切なもので取り付けることができる。これらの材料は、水または溶剤溶性のエポキシ、接着剤などでよく、とりわけ、プラズマ、光、ＵＶ、温度、圧力、または嫌気性環境を使用して、硬化／活性化することができる。接合を、とりわけ、化学薬品、活性化プラズマ処理、および真空プロセスを使用する表面処理によって開始することもできる。接合法は、とりわけマイクロ波、陽極、融解、接着、共晶、レジスト、はんだ、熱圧縮および／または低温ガラスを含むがそれらに限定されない、さまざまなタイプでよい。
いくつかの代表的な諸実施形態が、要点を示す目的で示されたが、本明細書において開示されない接合法を、本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（電子デバイス層スタックを仮基板から切り離すための技術）
上記で論じられたように、ＥＤＭ法２００（図２Ａ〜Ｂ）内のある時点で、仮基板３００を電子デバイス層スタック３０４から除去することが望ましくなる、または必要になることがある。そうである場合、仮基板３００の除去を、いくつかの方法のうちいずれか１つ、例えば、１つまたは複数の適切なエネルギー源を使用して、適切な１つまたはいくつかの衝撃を、切り離す前面の切り離しを開始し維持するように与えることで、実施することができる。そうしたエネルギー源には、とりわけ、機械的源、化学的源、放射源、電気的源、および熱シンクまたは熱源があるが、それらに限定されない。さらに、仮基板３００に、基板のデバイス層スタック３０４からの切り離し開始中、またはその前に、分離作用を容易にする／促進するのを助けるために、応力、ひずみ、ずれ、張力、および／または他の形式の機械的、化学的、電気的、放射処理を施すことができる。こうした形式の「処理」は、選択された分離面を分離して境界を定める助けにもなる。これらの分離衝撃を、フラッド、時間的に変化する、空間的に変化する、または連続する方式で付与することができる。
一般に、仮基板３００のデバイス層スタック３０４からの分離を開始し継続するための機械的源には、機械的分離作用を付与する、回転、並進、圧縮、伸張、および／または超音波エネルギーを利用することができる。適切な機械的分離作用の例には、とりわけ、機械的ナイフ、のこぎり、ワイヤおよびマックソー（ｍｕｃｋ ｓａｗ）を使用して付与することができる、研削、引き裂き、スカーリング（ｓｃｏｕｒｉｎｇ）、磨耗およびスライシング、方向性を有するたがねとして働く加圧液体および気体、ハンマがあるが、それらに限定されない。機械的作用を、フラッド、時間的に変化する、空間的に変化する、または連続する方式で導入することができる。
より具体的な例では、切り離しプロセスを実施するのに、圧縮エネルギーで作用する加圧流体ジェットを使用することができる。流体ジェット（あるいは液体ジェットまたは気体ジェット）は、仮基板３００／剥離層３２４およびデバイス層スタック３０４の選択された境界面領域に、力、例えば機械的、化学的、および／または熱的な力を使用して、分離プロセスを開始しそれら２つを２つの異なる実体に分離するように衝突する。一方の実体が、除去によって基本的に影響されず、再使用することができる仮基板３００であり、他方の実体が、レジスト層３２８を伴ったデバイス層スタック３０４である。適用分野に応じて、流体ジェットを、所望の分離効果を実現するように、方向、位置、および大きさの点で調整することができる。流体ジェットは、液体ジェットでも、気体ジェットでも、液体と気体を組み合わせたものでもよい。
仮基板３００のデバイス層スタック３０４からの分離を開始し継続するための化学的源を、粒子、流体、気体、または液体から選択することができる。これらの化学的源は、境界面領域内に応力を増大させる化学的性質を有する。化学作用を利用する方法の例には、とりわけ、湿式化学エッチング；反応性イオンエッチング（ＲＩＥ）などのドライエッチング法；プラズマ／プレーナエッチング；プラズマ強化（ＰＥ）エッチング；誘導結合プラズマ（ＩＣＰ）エッチング；深堀り反応性イオンエッチング（ＤＲＩＥ）；スパッタリング；イオン強化エッチング；イオンビームミリング；化学アシストイオンビームミリング；電子サイクロトロン共鳴（ＥＣＲ）プラズマエッチング；高密度プラズマ（ＨＤＰ）エッチング；マイクロ波および高周波プラズマアシストエッチング；レーザ誘起／アシスト化学エッチングがあるが、それらに限定されない。化学的源を、フラッド、時間的に変化する、空間的に変化する、または連続する方式で導入することができる。
仮基板３００のデバイス層スタック３０４からの分離を開始し継続するための電気的源を、印加電圧または印加電磁界から選択することができ、そのそれぞれを、フラッド、時間的に変化する、空間的に変化する、または連続する方式で導入することができる。電気的源を実施する一例が、電気エッチングである。
仮基板３００のデバイス層スタック３０４からの分離を開始し継続するための熱源または熱シンクを、放射、対流、または伝導を使用して動作させることができる。熱源は、とりわけ、光子ビーム、マイクロ波放射、流体ジェット、液体ジェット、気体ジェット、電／磁界、電子ビーム、熱電加熱、および炉からなる群から選択することができる。熱シンクは、とりわけ、流体ジェット、液体ジェット、気体ジェット、極低温流体、過冷却液体、熱電冷却手段、および電／磁界からなる群から選択することができる。この熱源を、フラッド、時間的に変化する、空間的に変化する、または連続する方式で印加することができる。熱源ベースの分離法の例には、とりわけ、材料の溶融、マイクロ波溶融および材料のスライシングをベースとするレーザースライシング、犠牲層のガス化、昇華および分解がある。
さらに、上記の実施形態のいずれかを、適用分野に応じて、組み合わせる、または分割さえすることもできる。当業者には理解されるように、使用される１つまたは複数のエネルギー源の１つまたは複数のタイプは、適用分野にも依存する。さらに、選択された衝撃エネルギーを、分離境界面、すなわち剥離層３２４の、選択された深さの縁部またはコーナ領域の付近またはその位置に配置することができ、あるいは別法として、境界面の選択された深さに沿った中心または他の任意の位置に配置することもできることに留意されたい。
いくつかの適用分野では、仮基板３００を「そのまま」にしておく、すなわち、デバイス層スタック３０４から分離されないままにしておくことが望ましい場合があることに、留意されたい。例えば、仮基板３００は、金属または金属合金である場合、電極、アンテナ、湿気に対して保護するためのバリア被覆として働くことができ、または層状構造の機械的強度を増すことができる。仮基板３００が妥当に薄い場合（例えば、厚さ１ｍｍ未満）、それを後続の処理中に、回路が画定されてから、貫通エッチングすることができる。あるいは、いくつかの適用分野では、仮基板３００を、例えばその組成が許容する場合、または非常に高解像度のリソグラフィが必要とされる場合に、完全にエッチングして除くことが望ましい場合もある。あるいは、いくつかの適用分野では、仮基板３００を、上記のような仮基板の特性を利用するが高解像度リソグラフィの選択肢も含めるように、部分的にしかエッチングしないことが望ましい場合もある。同様に、剥離層３２４も、適用分野に応じて、またそれが任意の追加の機能を完成デバイスに追加できるかどうかに応じて、完全にまたは部分的にだけエッチングして除くことができる。
いくつかの代表的な諸実施形態および詳細が、本発明を例示する目的で示されたが、他のさまざまな分離法が存在し、それを、添付の特許請求の範囲において定義される本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（選択されたレジスト材料のための露光機構）
レジスト層３２８、３４０に関して上記で論じられたように、選択されたレジストシステムを、そのエネルギー障壁が放射、マイクロ波、光、熱、電界、磁界、化学触媒、応力−張力−圧力などを加えることによって変わるように設計することができる。光源（すなわち放射源）が、エネルギー障壁のこうした低減のための活性化手段として選択された場合、光源は、コヒーレント光源（例えばレーザ）でも、インコヒーレント光源（例えばランプ）でもよい。レーザベースシステムでは、連続、パルス、変調、スイッチ、またはマイクロ−ナノ−フェムト秒パルスを用いる超高速レーザを使用することができる。レーザ／レジストの組合せを、２光子、３光子、および他の非線形領域の下で動作させることもできる。さらに、選択されたレーザは、シングルラインでもマルチラインでもよく、とりわけ固体、ダイオード励起固体、気体、エキシマ、イオンまたは半導体レーザでよい。そうしたレーザの出力は、例えば、スペクトルの紫外（ＵＶ）、可視（ＶＩＳ）、近赤外（ＮＩＲ）、赤外（ＩＲ）または遠赤外（ＦＩＲ）部内にあってよい。インコヒーレント光源の例には、やはり利用することができるさまざまな広帯域放射源の中でもとりわけ、ＵＶランプ、ハロゲンランプ、キセノンランプ、および水銀アークランプがある。レーザは、インコヒーレント放射の放射源となることもでき、適切なインコヒーレント放射源として含まれることを意味することに留意されたい。
薄層イメージング（ＴＬＩ）などの多層レジスト技術を、単層レジスト技術に代わる手段として使用することができることに留意されたい。ＴＬＩでは、レジストの最上層が結像され、そのイメージが、エッチマスクを形成するために使用される。次いでイメージが、異方性ＲＩＥ法を使用して現像される。あるいは、レーザ直接パターン形成（光アブレーション）またはレーザマイクロマシンニング技術を使用して、各レジスト層３２８、３４０を露光し除去（ａｂｌａｔｅ）することも、または希望するなら、おそらくデバイス層スタック３０４をパターン形成することさえもできる。
エネルギー障壁のこうした低減のための活性化手段として、熱源（物理的な加熱源）が選択される場合、熱源は熱ローラ、熱パッドなどの形をとることができる。
レジスト層３２８、３４０を、同時または非同時に、製作しようとする電子デバイスの１つまたは複数のタイプに必要とされる所定のパターンを用いて露光することができる。露光には、従来のマスキング技術またはマスクレス技術を利用することができる。非同時露光を、時間Ｔ＝１に一方の表面上に、時間Ｔ＝２に他方の表面上に、その時間Ｔ１およびＴ２中に基板またはマスクを相互に関係して移動させずに、順次実施することができる。露光は、レジスト層３２８、３４０が、水平位置、垂直位置、または中間の角度に向けられた状態で実施することができる。さらに、露光システムには、回転ドラムまたはフラットベッド機構を組み込むことができる。
レジスト層３２８、３４０を露光する意図は、これらの層内に、次いでデバイス層スタック３０４上に転写することができるパターンを形成することであることが理解されよう。この転写を実現するための、レジスト露光に依存しない物理的手段があることに留意されたい。レジスト露光に代わるそうした手段には、スクリーン印刷、ナノ印刷、ナノスタンピング、およびマイクロ印刷があるが、それらに限定されない。後者４つは全て、テンプレートが、レリーフ構造を用いて、転写されることが所望されるパターンの形状およびサイズに製作される（ポジティブテンプレートまたはネガティブテンプレート）、同じ基本技術を使用する。次いで、そのテンプレートは、レジスト層３２８、３４０の一方に押し込まれ、すなわちその中に「エンボス」され、それによって、レリーフパターンが、そのレジスト層内に複製される。パターンはその後、等方性または異方性エッチング機構を使用して、デバイス層スタック３０４内に転写される。
いくつかの代表的な諸実施形態および詳細が、本発明を例示する目的で示されたが、他のさまざまな露光法が存在し、それを、添付の特許請求の範囲において定義される本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（リソグラフィ技術）
パターン付きマスクをレジスト層３２８、３４０上に結像するために、とりわけ投影、プロキシミティ、ミラー投影、コンタクトリソグラフィなど、従来のリソグラフィ技術を使用することができる。さらに、とりわけマスクレスリソグラフィ、可変倍率投影、自動焦点深度補正、ゾーンプレートアレイリソグラフィなどの新しい技術を使用することもできる。さらに、グレーティングライトバルブ（ＧＬＶ）やデジタルライトプロセッシング（ＤＬＰ）リソグラフィなどの走査モードリソグラフィを使用することもできる。走査技術には、連続走査またはステップアンドスキャンアンドリピート（ｓｔｅｐ ａｎｄ ｓｃａｎ ａｎｄ ｒｅｐｅａｔ）技術を含むことができる。レーザダイレクトイメージング（ＬＤＩ）など、他の技術を使用することもできる。
本発明のＥＤＭ法の特定の適用分野のニーズに応じて、使用されるマスクを、所与の領域を通って光が通過すること、または全く光が通過しないことを可能にする、従来型のクロムまたは酸化鉄マスクなど、単色のバイナリマスクとすることができる。単色バイナリマスク４００の一例が、図４Ａに示されている。図４Ａに示すように、単色バイナリマスク４００は、パターン形成材料４０８が存在するか否かによって、基本的に全ての露光光４０４が通過することを可能にする、または基本的に全ての露光光を阻止する。図４Ｂに示すように、マスク４２０は、別法としてグレースケールマスク、すなわち、基本的に全ての露光光４０４が通過すること、基本的に全く光が通過しないこと、または一部の光が通過することのいずれかを可能にするマスクとすることもできる。これは、マスク３２０の領域を、望むように、被覆しないままにする、高度に非透過になるように被覆したままにする、また露光光４０４に対して部分的に透過するように被覆したままにするパターン中に、１つまたは複数のパターン形成材料４２４を堆積させることによって達成される。別の代替手段として、図４Ｃに示すように、使用されるマスク４４０をカラーマスクとすることができ、それは一般に、それぞれの被覆において１つの色（例えば第１の波長λ１）が通過することを可能にし、一方第２の色（例えば、λ１とは異なる第２の波長λ２）が、所与の領域を通過することができる、または通過することができない、多色被覆４４４を有するマスクである。一般に、そうしたマスク４４０は、所与の領域をどの色も通過させない、または全ての色を通過させるわけではないという選択肢も有するはずである。
広帯域光源またはマルチラインレーザがカラーマスクと共に使用される場合、マスク用の色に順次または同時にアクセスし、結像されない他の色を除去するために、光フィルタを光源とマスクの間に使用することができる。あるいは、多くのシングルライン光源（例えばレーザ）を、直列に同時に使用しても、一方または他方の色を可能にするように順次変調してもよい。異なるリソグラフィ法をうまく組み合わせて、所望の効果を生み出すことができることに留意されたい。
デバイス層スタック３０４の両表面上のレジスト層３２８、３４０を、単一（または多）色マスクレス技術を使用してパターン形成しても、同じ結果を実現することができる。さらに、光源（レーザ）の強度を変調／変動させることにより、グレースケールマスクに類似の作用をもたらすことができる。また、光源（レーザ）の波長を変調／変動させることにより、カラーマスクに類似の作用をもたらすことができる。さらに、光源（レーザ）の強度および波長を変調／変動させることにより、グレースケール／カラーマスクの組合せに類似の作用をもたらすことができる。さらに、異なる波長を有する２つ以上の光源（レーザ）を利用することにより、カラーマスクに類似の作用をもたらすことができる。
上記の「１層または複数層のレジスト層」という名称のセクションで述べたように、レジスト層は、２つ以上のイメージングレベルを含むことができる。さまざまなイメージングレベルが、単一レジスト被覆内、または積層レジスト層を形成する複数のレジスト被覆の中に存在してよい。後者の場合、以下に提示される例のいくつかで論じるように、各レジスト被覆はそれぞれ、複数のイメージング層のうちの１層に対応することができる。しかし、一般には、対応するそれぞれのイメージを、これらのイメージング層上に、異なる周波数の電磁エネルギーを使用して形成することができる。図５は、あるレジスト材料の、それぞれある波長で露光する前、およびその波長で露光した後の、典型的な吸収スペクトル５００、５１０を示す。明らかに分かるように、波長Ｘのところで、その波長で露光する前のレジスト材料は、高度に吸収している。同じ波長Ｘのところで、露光後は、材料の吸収計数が大幅に低減した。換言すれば、このレジスト材料は、露光後に波長Ｘをより透過し、吸収グラフがブルーシフトした。
図６Ｃに示すように、そうしたレジスト材料製のレジスト層６００に、異なるイメージ６０４、６０８、６１２を、その層内の異なる深さのところに、すなわち異なるイメージレベル６１６、６２０、６２４上に、異なる波長の電磁エネルギーを使用して、異なるパターンで層を順次または同時に露光することによって、付与することができる。ここで図６Ａ〜Ｄを参照すると、図６Ａでは、レジスト層６００を、第１のイメージ６０４を第１のイメージレベル６１６上に形成するように、波長λ＝Ｘを有する電磁エネルギーで露光することができる。イメージレベル６１６は、露光された後、波長λ＝Ｘを適度に透過する。次いで、図６Ｂに示すように、レジスト層６００を、第２のイメージ６０８を第２のイメージレベル６２０上に形成するように、波長λ＝Ｙ、ただしＹ＜Ｘ（すなわち、波長Ｙは波長Ｘよりも短い）、を有する電磁エネルギーで露光することができる。次いで、希望するなら、図６Ｃに示すように、第３のイメージ６１２を第３のイメージレベル６２４上に、波長λ＝Ｚ、ただしＺ＜Ｙ（すなわち、波長Ｚは波長Ｙよりも短い）、を有する電磁エネルギーでレジスト層６００を露光することによって、形成することができる。レジスト層６００は、現像された後、図６Ｄに示される輪郭６２８を有することができる。
述べられた方法が、光の多重化の性質を使用してグレースケールリソグラフィを実施する都合の良い方法であることが、当業者には理解されよう。この文脈において、「多重化」とは、光の無限数の波長が、同じ位置に同じ時間に共存し、依然としてそれら独自の波長信号を維持できることを意味する。
図７は、上記で論じたような、最大２つのイメージングレベル（図示せず）を有するレジスト層７０４、７０８を同時に露光するために使用することができる、２波長マスクレスレーザ直接描画リソグラフィシステム７００を示す。リソグラフィシステム７００を、図２Ａ〜ＢのＥＤＭシステム２００など、本発明のＥＤＭ法の１つまたは複数の露光ステップに使用することができる。実際、以下に提示されるレシピ例のいくつかでは、リソグラフィシステム７００の使用を指示している。
この現在の例では、リソグラフィシステム７００は、２層のレジスト層７０４、７０８の同時両面露光用に構成されている。もちろん、希望するなら、リソグラフィシステム７００を、片面露光しかできないように容易に改変することができる。さらに、リソグラフィシステム７００は、２層のイメージング層を２つの波長を使用して露光できるように構成されているが、このシステムを、３層以上のイメージング層を対応する数の波長を使用して露光できるように、容易に改変することができることが留意されたい。そうした改変をどのように行うかについては、当業者なら容易に理解するであろう。
リソグラフィシステム７００は、それぞれが図示の共通のパターン発生器７２０などのパターン発生器によって制御される、第１および第２のレーザ７１２、７１６を含むことができる。パターン発生器７２０は、従来型のパターン発生器に基づいたものでよいが、それが２層のイメージング層上に付与される２波長イメージに適したパターンを発生させるという改変を伴うものである。それに対応して、レーザ７１２が、第１の波長λ１でエネルギーを放出することができ、レーザ７１６が、上記で論じられた理由により第１の波長λ１とは異なる第２の波長λ２でエネルギーを放出することができる。１対のビームスプリッタ７２４Ａ〜Ｂ、および１組のミラー７２８Ａ〜Ｃを使用して、レーザ７１２、７１６から放出されたビーム７３２、７３６を結合し、結合後のビーム７４０を、図示のように、２層のレジスト層７０４、７０８のそれぞれに誘導することができる。
いくつかの代表的な諸実施形態および詳細が、本発明を例示する目的で示されたが、他のさまざまな露光およびリソグラフィ法が存在し、それを、添付の特許請求の範囲において定義される本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（デバイス層スタックをエッチングする）
上記で論じたように、デバイス層スタック３０４、レジスト層３２８、３４０、および／または保護層３３６、３４４を除去、すなわち、これらの層の一部分を、本発明のＥＤＭ法の特定の適用中に製作される各電子デバイスの一部または全部を形成するように、さまざまな除去技術によって選択的に除去することができる。適切な除去技術には、とりわけ、ウェットおよびドライエッチング／ミリング技術、ならびに電磁気ダイレクトアブレーションがあるが、それらに限定されない。適切なドライエッチング技術の例には、とりわけ、ＲＩＥ、プラズマ／プレーナエッチング、ＰＥエッチング、ＩＣＰエッチング、ＤＲＩＥ、スパッタリング、イオン強化エッチング、イオンビームミリング、化学アシストイオンビームミリング、ＥＣＲプラズマ、ＨＤＰ、マイクロ波および高周波プラズマアシストエッチング、ならびにレーザ誘起／アシスト化学エッチングがある。化学的源を、フラッド、時間的に変化する、空間的に変化する、または連続する方式で導入することができる。電磁アブレーションの一例が、レーザダイレクトイメージングまたは光アブレーションである。
いくつかの代表的な諸実施形態および詳細が、本発明を例示する目的で示されたが、他のエッチング法が存在し、それを、添付の特許請求の範囲において定義される本発明の範囲から逸脱することなく使用することができることが、当業者には明らかになるであろう。
（永久基板をパターン形成後のデバイス層スタックに積層する）
上記で論じたように、本発明のＥＤＭ法の間のある時点で、永久基板３４８などの永久基板を、パターン形成後のデバイス層スタック３０４に積層、または取り付けることが望ましい場合がある。これもやはり、仮基板３００および保護層３３６、２４４に関して上記で論じられたように、２つの構造を接合して一緒にする多くの方法がある。永久基板３４８用に選択される材料のタイプにもちろん応じて、仮基板３００および保護層３３６、３４４に関して上述された取付け技術のいずれか１つを使用して、永久基板をデバイス層スタック３０４に固定することができる。
（パッシベーション材料）
上記で論じたように、電子デバイス層３０８や永久基板３４８など、さまざまな層に使用される材料に応じて、デバイス層を、望ましくない環境の影響から分離する、またはその他の方法で保護するために、デバイス層スタック３０４に、１層または複数層のパッシベーション層３５６を設けることが望ましい、または必要な場合がある。１層または複数層のパッシベーション層３５６用に選択される１つまたは複数の材料は、所望されるパッシベーションの性質に応じて、絶縁体でも、金属でもよい。例えば、ＴＦＴ、コンデンサなどの電子構造を分離するためには、パッシベーション材料は一般に絶縁体である。仮基板３００に関して上記に列挙された絶縁体／金属材料のいずれかを、パッシベーション層として機能するように、薄膜または厚膜の形で堆積させることができる。
（永久基板）
一般に、上記で論じたように、永久基板３４８は、完成された回路シート用の、永久的な裏打ち基板、またはプラットフォームである。永久基板３４８は、特定の適用分野に適するように、必要に応じて透明でも、不透明でも、半透明でもよい。永久基板３４８での使用に適した材料には、仮基板３００に関して上記に列挙された材料が含まれる。永久基板３４８自体に加えて、他の機能／機能的層を永久基板内または永久基板上に、デバイス層スタック３０４に積層する前または積層した後に構築することができる。例えば、永久基板３４８は、本質的に平坦化／バリア層として働くことができる；耐引っかき性層を、基板上または基板の下に堆積させることができる；ＵＶ保護層を、基板上に堆積させる、または基板の構成内に組み込むことができる；カラーフィルタおよびブラックマスク被覆を、基板上に堆積させることができる；また、基板とデバイス層スタック３０４の間の気密接合を容易にする、または可能にするための金属エッジシーム／画素シームを堆積させることができる。密封は、マイクロ波接合または他の従来の密封法によってもたらすことができる。
さらに、とりわけ化学的レジリエンス被覆、カプセル化被覆、反射防止被覆、抗指紋被覆、帯電防止被覆、導電性層／被覆、耐食性層、難燃性被覆、接着剤層、偏光膜、位相差膜、またはそれらの組合せなど、他の被覆を、永久基板３４８上に、デバイス層スタック３０４へ積層する前または積層した後に堆積させることができる。これらの機能被覆には、有機または無機被覆があるが、それらに限定されない。
いくつかの代表的な諸実施形態が、多種多様な永久基板を例示する目的で示されたが、本明細書において開示されない基板を、本発明の範囲から逸脱することなく製作することができることが、当業者には明らかになるであろう。
以下は、さまざまな表示装置製品のいずれかで使用するのに適した、アクティブ画素マトリックス回路シートを製作するための、いくつかのレシピ例である。これらのレシピそれぞれでは、図２Ａ〜ＢのＥＤＭ法２００のさまざまな側面を利用する。これらのレシピそれぞれ内の諸ステップは説明の必要がなく、追加のコメントが、分かりやすくするために、またはそのレシピのいくつかの特徴を指摘するためになされている。対応する１組の図を含むこれらの例のそれぞれでは、ステップ指示子が、その組内の関連する図の図指示子に、アルファベット順に対応することに留意されたい。例えば、すぐ下の例１に関して言うと、例１は図８Ａ〜８Ｖを含み、図８ＡがステップＡに対応し、図８ＢがステップＢに対応し、図８ＣがステップＣに対応し、以下同様である。
（例１）
ここで図８Ａ〜８Ｖを参照すると、以下は、表示装置のアクティブマトリックスバックプレーンとして使用することができる、本発明の特定のアクティブマトリックス画素回路シート８００（図８Ｖ）を製作するための、レシピ例である。
ステップＡ：仮基板８０４として、約２０μｍ未満の厚さを有するアルミニウム金属箔を選択する。
ステップＢ：スチフナ８０８を仮基板８０４の裏面に取り付ける。例えば、スチフナ８０８は、約１００〜２００μｍの厚さを有するニッケルでも、ステンレス鋼でも、他の金属箔でもよい。
ステップＣ：アルミニウム箔仮基板８０４の露出面を、表面８１０の高度の平坦化を実現するように電解研磨する。
ステップＤ：ゲート金属層８１２を堆積させる。あるいは、アルミニウム箔仮基板８０４を合金して、ゲート金属層として本質的に使用することもできる。
ステップＥ：窒化シリコン（ＳｉＮｘ）層（被覆）８１６、アモルファス水素化シリコン層８２０、およびｎ＋ドープアモルファスシリコン層８２４を、ＰＥＣＶＤを使用して、真空を破壊せずに順次、デバイス層スタック８２６を形成するように堆積させる。これらの材料の厚さを、特定の適用分野に応じて変えることができる。
ステップＦ：ソース／ドレイン（Ｓ／Ｄ）および金属相互接続層８２８を、好ましくは真空を破壊せずに、堆積させる。
ステップＧ：金属層８２８の上面にレジスト層８３２を堆積させる。
ステップＨ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート（層）８３６を、レジスト層８３２の自由表面上に積層する。
ステップＩ：スチフナ８０８（図８Ｈ）を切り離す。
ステップＪ：レジスト層８４０を、アルミニウム箔仮基板８０４の自由表面上に堆積させる。
ステップＫ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート８４４を、レジスト層８４０の自由表面上に積層する。
ステップＬ：レジスト層８３２、８４０を同時に、従来のコンタクトリソグラフィおよびバイナリマスク８４６Ａ〜Ｂを使用して、露光する。
ステップＭ：レジスト層８３２を現像し、その結果図示のパターン８４８が付与される。
ステップＮ：ソース／ドレイン、金属相互接続層８２８を、適切なウェットまたはドライエッチング技術を使用して、図示のようにエッチングする。
ステップＯ１：ｎ＋ドープアモルファスシリコン層８２４（オーム接点）を、ドライエッチングを使用してエッチングする。一般に、このステップ中、水素化アモルファスシリコン層８２０も部分的にエッチングされる。金属層８２８が、その下の材料の任意のエッチングを抑制するためのストップとして働く。
ステップＯ２：レジスト層８３２（図Ｏ１）の任意の残りの部分を除去する。
ステップＰ：任意選択で、パッシベーション層８５２を堆積させる。
ステップＱ１：永久基板８５６を、デバイス層スタック８２６の表面に固定する。固定剤８５８（エポキシ、接着剤など）が、エッチング後のｎ＋ドープ溝に流れ込み、本質的なパッシベーション層として働くことに留意されたい。固定剤の選択を、この二次的な機能を考慮することによって決定することができる。
ステップＱ２：レジスト層８４０を現像し、その結果図示のパターン８６０が付与される。図Ｑ３は、（下側の）パターン８６０が（上側の）パターン８４８と適切に重なり合っている様子を示す、オーバーレイ８８４である。オーバーレイ８８４は、それぞれが、対応するそれぞれのゲート領域８９０およびソース／ドレイン領域８９２を含む、４つのＴＦＴ領域８８８を示す。
ステップＲ：ゲート金属定義を金属層８１２からエッチングする。
ステップＳ：下にあるＳｉＮｘ絶縁体層８１６、水素化アモルファスシリコン層８２０、およびｎ＋ドープアモルファスシリコン層８２４を、金属層８２８の下面に達するまでエッチングする。一般に、このステップで、デバイス層スタック８２６内のＴＦＴ８６４の構造（便宜上、そのうちの１つしか示されていない）の形成が完了する。
ステップＴ：酸化インジウムスズ（ＩＴＯ）層８６８を、図示のように堆積させる。
ステップＵ：ＩＴＯ層８６８を、画素電極８７２を画定するように、必要に応じてパターン形成してエッチングする。
ステップＶ：希望するなら、パッシベーション層８７６を、ゲート金属層８１２の上に堆積させる。しかし、アルミニウム／アルミニウム合金（またはゲート金属としてどんな金属が選択されようともその）表面の酸化により、十分な保護をもたらすことができる。
例１に関して、以下の点が留意される。
１．アルミニウムは、６５０℃以上の融点を有し、従来の表示装置の製造で一般に使用されるＰＥＣＶＤ堆積温度（４５０℃未満）に、容易に耐えることができる。
２．仮基板８０４に使用されているアルミニウム箔の代わりに、本開示の以前のセクションですでに述べたように、非常に薄いステンレスまたは他の鋼、ニッケル、金属、あるいはポリイミドシートを使用することができる。
３．ＴＦＴ８６４の最も決定的に重大な層の全てのパターン形成が、一度で効果的に実施された。デバイス層８１６、８２０、８２４、８２８を、逆の順序で堆積させ（上下逆スタック）、それでもなお同じ結果をもたらすことができることに留意されたい。すなわち、Ｓ／Ｄ金属層８２８を最初に、ｎ＋ドープシリコン層８２４を２番目に、水素化アモルファスシリコン層８２０およびシリコン窒化物層８１６を３番目に、次いでゲート金属層８１２を堆積させる。もちろん、マスクの位置も同様に逆にされる必要がある。
４．示されたコンタクトリソグラフィの代わりに、投影／プロキシミティリソグラフィを容易に使用することができることが、当業者には明らかなはずである。さらに、マスクレス振幅走査リソグラフィ技術を、例示されたバイナリマスクの代わりに使用することもできる。
５．このレシピでは、デバイス層スタック８２６の各側に、単一被覆レジスト層８３２、８４０を利用する。各ＩＴＯ画素電極８７２を、フォトリソグラフィの粗い重合せのみを使用して、容易にパターン形成してエッチングすることができる。
６．二酸化シリコンおよび窒化シリコンは、表示装置／エレクトロニクス業界で、パッシベーション材料として一般に使用されている。
７．前面用の電気光学材料（例えば、液晶、ＯＬＥＤ／ＰＬＥＤ材料、電気泳動材料、エレクトロクロミック材料など）が、ＩＴＯ層８６８上にあることになる点に留意されたい。
８．当業者には理解されるように、この構成では、ストレージ−コンデンサ−オン−ゲート（ｓｔｏｒａｇｅ−ｃａｐａｃｉｔｏｒ−ｏｎ−ｇａｔｅ）設計を使用することができ、または別法として、独立のストレージコンデンサを、金属またはＩＴＯを堆積させることによって製作することもできる。このコンデンサ（図示せず）は、パッシベーションステップＰの後で永久基板を固定する前に、堆積させることができる。
１０．レジスト層８３２を現像し、レジスト層８３２を使用してデバイス層スタック８２６をエッチングする前に、レジスト層８４０をまず現像し、その後エッチングして、永久基板８５６に積層することができるかもしれない。その場合、ＩＴＯ層８６８および電気光学材料が、従来の設計に似た方式で、最後には上面になる。
１１．例１のレシピは、ＴＦＴバックプレーンを、透明または不透明にすることを可能にするものである。これは、選択される永久基板のスペクトル特性によって決定される。
（例２）
例１で詳述されたレシピを、透明なＴＦＴバックプレーンを必要としない表示装置用に改変することができる。例えば、上面発光ＯＬＥＤ／ＰＬＥＤなどの自発光装置、または電気泳動、エレクトロクロミック、反射型ＬＣＤのような反射型装置は、動作用のバックライトを必要としない。改変されたレシピの例は、以下のとおりである。以下のレシピ内のステップＡ〜Ｌは、上記の例１において明かされたステップＡ〜Ｌと同一であることに留意されたい。以下のステップは、対応するそれぞれの図９Ａ〜９Ｖ中に図示される。
ステップＡ：仮基板９００として、約２０μｍ未満の厚さを有するアルミニウム金属箔を選択する。
ステップＢ：スチフナ９０４を仮基板９００の裏面に取り付ける。例えば、スチフナ９０４は、約１００〜２００μｍの厚さを有するニッケルでも、ステンレス鋼でも、他の金属箔でもよい。
ステップＣ：アルミニウム箔仮基板９００の露出面を、表面９０６上の高度の平坦化を実現するように電解研磨する。
ステップＤ：ゲート金属層９０８を堆積させる。あるいは、アルミニウム箔仮基板９００を合金して、ゲート金属層として本質的に使用することもできる。
ステップＥ：窒化シリコン（ＳｉＮｘ）層９１２（被覆）、アモルファス水素化シリコン層９１６、およびｎ＋ドープアモルファスシリコン層９２０を、ＰＥＣＶＤを使用して、真空を破壊せずに順次堆積させる。これらの材料の厚さを、各適用分野に必要とされるように変えることができる。
ステップＦ：ソース／ドレイン（Ｓ／Ｄ）および金属相互接続層９２４を、好ましくは真空を破壊せずに、堆積させる。
ステップＧ：金属層９２４の上面にレジスト層９２８を堆積させる。
ステップＨ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート９３２を、レジスト層９２８の自由表面上に積層する。
ステップＩ：スチフナ９０４（図９Ｈ）を切り離す。
ステップＪ：レジスト層９３６を、アルミニウム箔仮基板９００の自由表面上に堆積させる。
ステップＫ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート９４０を、レジスト層９３６の自由表面上に積層する。
ステップＬ：レジスト層９２８、９３６を同時に、従来のコンタクトリソグラフィおよびバイナリマスク９４２−Ａ〜Ｂを使用して、露光する。
ステップＭ：レジスト層９３６を現像し、その結果図示のパターン９４４が付与される。
ステップＮ：ゲート金属定義を金属層９０８内にエッチングする。
ステップＯ：永久基板９４８を、金属層９０８の上に、エポキシ９５０を使用して固定する。エポキシ９５０は、必要なら、ゲート金属用のパッシベーション層として働くことができる。
ステップＰ１：レジスト層９２８を現像し、その結果図示のパターン９５２が付与される。図Ｐ２は、（下側の）パターン９５２が（上側の）パターン９４４と適切に重なり合っている様子を示す、オーバーレイ９７６である。オーバーレイ９７６は、それぞれが、対応するそれぞれのゲート領域９８４およびソース／ドレイン領域９８８を含み、各ＴＦＴ領域のソース／ドレイン領域それぞれのうち一方が画素電極領域９９０と一体化された、４つのＴＦＴ領域９８０を示す。
ステップＱ：Ｓ／Ｄおよび金属相互接続層９２４を、ウェットエッチングまたはドライエッチング技術を使用して、図示のようにエッチングする。ｎ＋ドープアモルファスシリコン層９２０（オーム接点）を、ドライエッチングによってエッチングする。（一般に、このステップ中、水素化アモルファスシリコン層９１６も、部分的にエッチングされる）。金属層９２４が、その下の材料のエッチングを抑制するためのストップとして働く。
ステップＲ：レジスト層９２８（図９Ｑ）の任意の残りの部分を除去する。
ステップＳ：ＳｉＮｘまたはＳｉＯ2層などのパッシベーション層９５６を堆積させる。
ステップＴ：パッシベーション層９５６の上面に導体層９６０を堆積させる（例えば、ＩＴＯ、金属など）。
ステップＵ：導体層９６０をパターン形成して、画素電極９６４にする。
ステップＶ：電気光学材料９６８を、画素電極９６４の上に堆積／充填する。
すぐ上で概説されたレシピは、不透明なＴＦＴバックプレーンの製作を可能にするものである。平行板コンデンサを使用する駆動型画素電極設計を、このレシピを使用して行うことができる。そうした設計を、とりわけ反射型ＬＣＤ表示装置、上面発光型ＯＬＥＤ／ＰＬＥＤ表示装置、電気泳動表示装置、およびエレクトロクロミック表示装置用のＴＦＴバックプレーンに使用することができる。これらのタイプの表示装置では、バックライトを使用せず、したがって、前面からドレイン金属部分の下の水素化アモルファスシリコン層９１６上に透過される光がないので、このレシピのＴＦＴ９７２（図９Ｖ）に伴う光誘起漏れ電流の問題がない。
（例３）
例２で詳述されたレシピを、透明なＴＦＴバックプレーンを必要としない表示装置用にさらに改変することができる。改変されたレシピの例は、以下のとおりである。以下のレシピ内のステップＡ〜Ｌは、上記の例１および２のそれぞれにおいて明かされたステップＡ〜Ｌと同一であることに留意されたい。図１０Ａ〜１０Ｕは、以下の対応するそれぞれのステップを示す。
ステップＡ：仮基板１０００として、約２０μｍ未満の厚さを有するアルミニウム金属箔を選択する。
ステップＢ：スチフナ１００４を仮基板の裏面に取り付ける。例えば、スチフナは、約１００〜２００μｍの厚さを有するニッケルでも、ステンレス鋼でも、他の金属箔でもよい。
ステップＣ：アルミニウム箔仮基板１０００の露出面を、表面１００６上の高度の平坦化を実現するように電解研磨する。
ステップＤ：ゲート金属層１００８を堆積させる。あるいは、アルミニウム箔仮基板１０００を合金して、ゲート金属層として本質的に使用することもできる。
ステップＥ：窒化シリコン（ＳｉＮｘ）層１０１２（被覆）、アモルファス水素化シリコン層１０１６、およびｎ＋ドープアモルファスシリコン層１０２０を、ＰＥＣＶＤを使用して、真空を破壊せずに順次堆積させる。これらの材料の厚さを、各適用分野に適するように変えることができる。
ステップＦ：ソース／ドレイン（Ｓ／Ｄ）および金属相互接続層１０２４を、好ましくは真空を破壊せずに、堆積させる。
ステップＧ：金属層１０２４の上面にレジスト層１０２８を堆積させる。
ステップＨ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１０３２を、レジスト層１０２８の自由表面上に積層する。
ステップＩ：スチフナ１００４（図１０Ｈ）を切り離す。
ステップＪ：レジスト層１０３６を、アルミニウム箔仮基板１０００の自由表面上に堆積させる。
ステップＫ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１０４０を、レジスト層１０３６の自由表面上に積層する。
ステップＬ：レジスト層１０２８、１０３６を同時に、従来のコンタクトリソグラフィおよびバイナリマスク１０４２Ａ〜Ｂを使用して、露光する。
ステップＭ：レジスト層１０２８を現像し、その結果図示のパターン１０４４が付与される。パターン１０４４は、上記の例２のパターン９４４と同一であることに留意されたい。
ステップＮ１：Ｓ／Ｄおよび金属相互接続層１０２４を、ウェットエッチングまたはドライエッチング技術を使用して、図示のようにエッチングする。このステップで、画素電極１０４６を形成する。
ステップＮ２：ｎ＋ドープアモルファスシリコン層１０２０（オーム接点）を、ドライエッチングによってエッチングする。（一般に、このステップ中、水素化アモルファスシリコン層１０１６も、部分的にエッチングされる）。金属層１０２４が、その下の材料の任意のエッチングを抑制するためのストップとして働く。
ステップＯ：レジスト層１０２８（図１０Ｎ２）の任意の残りの部分を除去する。
ステップＰ：任意選択で、パッシベーション層１０４８、例えば、ＳｉＮｘまたはＳｉＯ2層を堆積させる。
ステップＱ：永久基板１０５２を、パッシベーション層１０４８が設けられていればそれに、または金属層１０２４に、例えばエポキシ１０５０を使用して固定する。エポキシ１０５０は、必要なら、金属層１０２４用のパッシベーション層として働くことができる。
ステップＲ１：レジスト層１０３６を現像し、その結果図示のパターン１０５６が付与される。パターン１０５６は、例１および２でそれぞれ使用されたパターン８６０、９５２と同一であることに留意されたい。図Ｒ２は、（下側の）パターン１０３６が（上側の）パターン１０２８と適切に重なり合っている様子を示す、オーバーレイ１０７２である。オーバーレイ１０７２は、それぞれが、対応するそれぞれのゲート領域１０８０およびソース／ドレイン領域１０８４を含み、各ＴＦＴ領域のソース／ドレイン領域それぞれのうち一方が対応する画素電極領域１０８８と一体化された、４つのＴＦＴ領域１０７６を示す。
ステップＳ：ゲート金属定義を金属層１００８内にエッチングする。下にあるＳｉＮｘ絶縁層１０１２、水素化アモルファスシリコン層１０１６、およびｎ＋ドープアモルファスシリコン層１０２０を、Ｓ／Ｄおよび電極画素金属層１０２４の下面に達するまでエッチングする。
ステップＴ：必要なら、パッシベーション層１０６０を、ゲート金属層１００８の上に堆積させる。パッシベーション層１０６０をパターン形成する。
ステップＵ：電気光学材料１０６４を、画素電極１０４６の上面に堆積／充填する。
上記の例２と同様に、今概説されたレシピは、不透明なＴＦＴバックプレーンを可能にするものである。平行板コンデンサを使用する駆動型画素電極設計を、このレシピを使用して行うことができる。そうした設計を、とりわけ反射型ＬＣＤ表示装置、上面発光型ＯＬＥＤ／ＰＬＥＤ表示装置、電気泳動表示装置、およびエレクトロクロミック表示装置用のＴＦＴバックプレーンに使用することができる。これらのタイプの表示装置には、バックライトを使用せず、したがって、前面からドレイン金属部分の下の水素化アモルファスシリコン層１０１６上に透過される光がないので、ＴＦＴ１０６８に伴う光誘起漏れ電流の問題がない。
このレシピを使用して製作された、図１０Ｘの回路シート１０７２などの回路シート構成では、ストレージ−コンデンサ−オン−ゲート設計を使用することができ、または別法として、独立のストレージコンデンサを、金属またはＩＴＯを堆積させることによって製作することもできる。このコンデンサ（図示せず）は、パッシベーションステップＰの後で永久基板１０５２を固定する前に、堆積させることができる。
（例４）
上記の例２で詳述されたレシピを、透明なＴＦＴバックプレーンを必要としない表示装置用にさらに改変することができる。改変されたレシピの例は、以下のとおりである。以下のレシピのステップＡ〜Ｅは、上記の例１および２のそれぞれにおいて明かされたステップＡ〜Ｅと同一であることに留意されたい。図１１Ａ〜１１Ｖは、以下の対応するそれぞれのステップを示す。
ステップＡ：仮基板１１００として、約２０μｍ未満の厚さを有するアルミニウム金属箔を選択する。
ステップＢ：スチフナ１１０４を仮基板１１００の裏面に取り付ける。例えば、スチフナ１１０４は、約１００〜２００μｍの厚さを有するニッケルでも、ステンレス鋼でも、他の金属箔でもよい。
ステップＣ：アルミニウム箔仮基板１１００の露出面を、表面１１０６上の高度の平坦化を実現するように電解研磨する。
ステップＤ：ゲート金属層１１０８を堆積させる。あるいは、アルミニウム箔仮基板１１００を合金化して、ゲート金属層として本質的に使用することもできる。
ステップＥ：窒化シリコン（ＳｉＮｘ）層１１１２（被覆）、アモルファス水素化シリコン層１１１６、およびｎ＋ドープアモルファスシリコン層１１２０を、ＰＥＣＶＤを使用して、真空を破壊せずに順次堆積させる。これらの材料の厚さを、適用分野に特有であるように変えることができる。
ステップＦ：ＩＴＯ層１１２４を、好ましくは、ステップＥで利用された真空を破壊せずに、堆積させる。
ステップＧ：ソース／ドレイン（Ｓ／Ｄ）および金属相互接続層１１２８を、好ましくは、ステップＦおよびＧで利用された真空を破壊せずに、堆積させる。
ステップＨ：金属層１１２８の上面にレジスト層１１３２を堆積させる。
ステップＩ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１１３６を、レジスト層１１３２の自由表面上に積層する。
ステップＪ：スチフナ１１０４（図１１Ｉ）を切り離す。
ステップＫ：レジスト層１１４０を、アルミニウム箔仮基板１１００の自由表面上に堆積させる。
ステップＬ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１１４４を、レジスト層１１４０の自由表面上に積層する。
ステップＭ：レジスト層１１３２、１１４０を同時に、従来のコンタクトリソグラフィおよびバイナリマスク１１４６Ａ〜Ｂを使用して、露光する。
ステップＮ：レジスト層１１３２を現像し、その結果図示のパターン１１４８が付与される。パターン１１４８は、例２および３でそれぞれ使用されたパターン９４４、１０４４と同一であることに留意されたい。
ステップＯ１：金属層１１２８を、ウェットエッチングまたはドライエッチング技術を使用してエッチングする。
ステップＯ２：ドライまたはウェットエッチング技術を使用して、ＩＴＯ層１１２４を、画素電極１１５０を画定するように貫通エッチングする。
ステップＯ３：ｎ＋ドープアモルファスシリコン層１１２０（オーム接点）を、ドライエッチングによってエッチングする。（一般に、このステップ中、水素化アモルファスシリコン層１１１６も部分的にエッチングされる）。金属層１１２８が、その下の材料の任意のエッチングを抑制するためのマスクとして働く。
ステップＰ：レジスト層１１３２（図１１Ｏ３）の任意の残りの部分を除去する。
ステップＱ：任意選択で、パッシベーション層１１５２、例えば、ＳｉＮｘまたはＳｉＯ2を堆積させる。
ステップＲ：永久基板１１５６を、パッシベーション層１１５２が設けられていればそれに、または金属層１１２８に、例えばエポキシ１１５８を使用して固定する。エポキシ１１５８は、必要なら、金属層１１２８用のパッシベーション層として働くことができる。
ステップＳ１：レジスト層１１４０を、図示のマスクパターン１１６０を使用して現像する。マスクパターン１１６０は、例１および２でそれぞれ使用されたマスクパターン８６０、９５２と同一であることに留意されたい。図Ｓ２は、（下側の）パターン１１６０が（上側の）パターン１１４８と適切に重なり合っている様子を示す、オーバーレイ１１７２である。オーバーレイ１１７２は、それぞれが、対応するそれぞれのゲート領域１１８０およびソース／ドレイン領域１１８４を含み、各ＴＦＴ領域のソース／ドレイン領域それぞれのうち一方が画素電極領域１１８８と一体化された、４つのＴＦＴ領域１１７６を示す。
ステップＴ：ゲート金属定義を金属層１１０８内にエッチングする。下にあるＳｉＮｘ絶縁層１１１２、水素化アモルファスシリコン層１１１６、およびｎ＋ドープアモルファスシリコン層１１２０を、ＩＴＯ層１１２４の下面に達するまでエッチングする。
ステップＵ：必要なら、パッシベーション層１１６４を、ゲート金属層１１０８の上に堆積させる。パッシベーション層１１６４をパターン形成する。
ステップＶ：電気光学材料１１６８を、画素電極１１５０の上に堆積／充填する。
上記の例２と同様に、今概説されたレシピは、不透明なＴＦＴバックプレーンの形成を可能にするものである。自己整合されてパターン形成されるＩＴＯ層を使用する駆動型画素電極設計を、このレシピを使用して行うことができる。そうした設計を、とりわけ反射型ＬＣＤ表示装置、上面発光型ＯＬＥＤ／ＰＬＥＤ表示装置、電気泳動表示装置、およびエレクトロクロミック表示装置用のＴＦＴバックプレーンに使用することができる。これらのタイプの表示装置では、バックライトを使用せず、したがって、前面からドレイン金属部分の下の水素化アモルファスシリコン層１１１６上に透過される光がないので、ＴＦＴに伴う光誘起漏れ電流の問題がない。
このレシピを使用して製作された、図１１Ｘの回路シート１１７２などの回路シート構成では、ストレージ−コンデンサ−オン−ゲート設計を使用することができ、または別法として、独立のストレージコンデンサを、金属またはＩＴＯを堆積させることによって製作することもできる。このコンデンサ（図示せず）は、パッシベーションステップＱの後で永久基板１１５６を固定する前に、堆積させることができる。あるいは、コンデンサを、パッシベーション層１１６４を堆積させてパターン形成した後に、堆積させることもできる。
（例５）
例１のレシピを使用して製作されるＴＦＴバックプレーンの１つの潜在的な欠点は、ゲート金属ラインの下に、水素化アモルファスシリコンがエッチングされない層が存在し得ることである。水素化アモルファスシリコンは、光導電性材料であるので、そうしたＴＦＴバックプレーンが、バックライトを有する透過システム内で利用される場合、例えばバックライト照射される透過ＬＣＤ表示装置内の場合と同様に、ＴＦＴスイッチ内に異常なスイッチングの問題、および漏れ電流を引き起こす恐れがある。これに関連して、図１２は、例１のマスクパターン８４８、８６０（図８Ｍおよび８Ｑ２）のオーバーレイ１２００を示す。オーバーレイ１２００では、マスクパターン８４８が、ソース／ドレイン領域１２０４Ａ〜Ｂおよびデータバスライン１２０８を画定し、マスクパターン８６０が、ゲート金属領域１２１２およびゲートバスライン１２１６を画定している。オーバーレイ１２００では、全体的にエッチングされないことがある、ゲートバスライン１２１６の下の領域１２２０が強調されている。例５において詳述される以下のレシピでは、この問題を都合よく解消することができる方法について述べる。図１３Ａ〜１３ＡＢは、以下の対応するそれぞれのステップを示す。
ステップＡ：仮基板１３００として、約２０μｍ未満の厚さを有するアルミニウム金属箔を選択する。
ステップＢ：スチフナ１３０４を仮基板１３００の裏面に取り付ける。例えば、スチフナ１３０４は、約１００〜２００μｍの厚さを有するニッケルでも、ステンレス鋼でも、他の金属箔でもよい。
ステップＣ：アルミニウム箔仮基板１３００の露出面を、表面１３０６上の高度の平坦化を実現するように電解研磨する。
ステップＤ：ゲート金属層１３０８を堆積させる。あるいは、アルミニウム箔仮基板１３００を合金して、ゲート金属層として本質的に使用することもできる。
ステップＥ：窒化シリコン（ＳｉＮｘ）層１３１２（被覆）、アモルファス水素化シリコン層１３１６、およびｎ＋ドープアモルファスシリコン層１３２０を、ＰＥＣＶＤを使用して、真空を破壊せずに順次堆積させる。これらの材料の厚さを、特定の適用分野に応じて変えることができる。
ステップＦ：ソース／ドレイン（Ｓ／Ｄ）および金属相互接続層１３２４を、好ましくは、ステップＥで利用された真空を破壊せずに、堆積させる。
ステップＧ：金属層１３２４を覆ってレジスト層被覆１３２８Ａを堆積させる。
ステップＨ：レジスト層被覆１３２８Ａ上にレジスト層被覆１３２８Ｂを堆積させる。
ステップＩ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１３３２を、レジスト層被覆１３２８Ｂの自由表面上に積層する。
ステップＪ：スチフナ１３０４（図１３Ｉ）を切り離す。
ステップＫ：レジスト層１３３６を、仮基板１３００の自由表面上に堆積させる。
ステップＬ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１３４０を、レジスト層１３３６の自由表面上に積層する。
ステップＭ：レジスト層被覆１３２８Ａ〜Ｂ、およびレジスト層１３３６を、２波長マスクレスリソグラフィ／レーザ直接描画リソグラフィを使用して、同時に露光する。レジスト層被覆１３２８Ａは、組成または分光応答の点で、レジスト層被覆１３２８Ｂとは異なることに留意されたい。また、レジスト層被覆１３２８Ｂは、（図７のλ１またはλ２といった）波長を適度に透過し、それがレジスト層被覆１３２８Ａによって吸収される。レジスト層１３３６は、組成または分光応答の点で、レジスト層被覆１３２８Ａまたはレジスト層被覆１３２８Ｂと同一でよい。
ステップＮ：レジスト層被覆１３２８Ｂを現像する。この被覆に付与されたパターン１３４４に留意されたい。
ステップＯ１：レジスト層被覆１３２８Ａを、ウェットエッチングまたはドライエッチング技術を使用して、図示のようにエッチングする。
ステップＯ２：金属層１３２４、ｎ＋ドープアモルファスシリコン層１３２０、および水素化アモルファスシリコン層１３１６を、ずっと下方にシリコン窒化物層１３１２の上部までエッチングする。（このステップにより、ゲートバスラインの下の光導電性アモルファスシリコン層１３１６が除去されることになる。）
ステップＰ：レジスト層被覆１３２８Ｂ（図１３Ｏ２）の任意の残りの部分を除去する。
ステップＱ：レジスト層被覆１３２８Ａを現像する。この現像段階中に、パターン１３４６の黒い露出領域が後に残され、ハッチングされた領域が除去されることに留意されたい。
ステップＲ：金属層１３２４をエッチングして、Ｓ／Ｄ領域および金属相互接続領域を画定する。
ステップＳ：ｎ＋ドープアモルファスシリコン層１３２０、および部分的に水素化アモルファスシリコン層１３１６内にエッチングする。
ステップＴ：レジスト層被覆１３２８Ａ（図１３Ｓ）の任意の残りの部分を除去する。
ステップＵ：任意選択で、パッシベーション層１３４８、例えば、ＳｉＮｘまたはＳｉＯ2層を堆積させる。
ステップＶ：永久基板１３５２を、パッシベーション層１３４８が設けられていればそれに、または金属層１３２４に、例えばエポキシ１３５４を使用して固定する。エポキシ１３５４は、必要なら、金属層１３２４用のパッシベーション層として働くことができる。
ステップＷ１：レジスト層１３３６を、マスクパターン１３５２を使用して現像する。付与されるパターン１３５６は、例１で使用されたパターン８６０（図８Ｑ２）と同一であることに留意されたい。図Ｗ２は、（下側の）パターン１３５２が（上側の）パターン１３４４、１３４６と適切に重なり合っている様子を示す、オーバーレイ１３８０である。オーバーレイ１３８０は、それぞれが、対応するそれぞれのゲート領域１３８８およびソース／ドレイン領域１３９２を含み、各ＴＦＴ領域のソース／ドレイン領域それぞれのうち一方が画素電極領域１３９６と一体化された、４つのＴＦＴ領域１３８４を示す。
ステップＸ：ゲート金属定義を金属層１３０８内にエッチングする。
ステップＹ：下にあるＳｉＮｘ絶縁体層１３１２、水素化アモルファスシリコン層１３１６、およびｎ＋ドープアモルファスシリコン層１３２０を、Ｓ／Ｄおよび電極画素金属層１３２４の下面に達するまでエッチングする。
ステップＺ：ゲート金属層１３０８を覆ってＩＴＯ層１３６０を堆積させる。
ステップＡＡ：ＩＴＯ層１３６０を、画素電極１３７２を画定するようにパターン形成する。
ステップＡＢ：電気光学材料１３７６を、画素電極１３７２の上面に堆積／充填する。
例５に関して、以下の点に留意されたい。
１．アルミニウムは、６５０℃以上の融点を有し、従来の表示装置の製造で一般に使用されるＰＥＣＶＤ堆積温度（４５０℃未満）に、容易に耐えることができる。
２．仮基板１３００に使用されているアルミニウム箔の代わりに、本開示の以前のセクションですでに述べたように、非常に薄いニッケル、またはポリイミドシートを使用することができる。
３．ＴＦＴの最も決定的に重大な層の全てのパターン形成が、一度で効果的に実施された。デバイス層１３１２、１３１６、１３２０、１３２４を、逆の順序で堆積させ（上下逆スタック）、それでもなお同じ結果をもたらすことができることに留意されたい。すなわち、Ｓ／Ｄ金属層１３２４を最初に、ｎ＋ドープシリコン層１３２０を２番目に、水素化アモルファスシリコン層１３１６を３番目に、シリコン窒化物層１３１２を４番目に、次いでゲート金属層１３０８を堆積させる。もちろん、マスクの位置も同様に逆にされる必要がある。
４．カラーマスクまたはグレースケールマスクを使用する投影／プロキシミティ／コンタクトリソグラフィを容易に、示されたマスクレス技術の代わりに使用することができることも、明らかである。
５．このレシピでは、２被覆レジスト層１３２８を一方の表面上に、１被覆レジスト層１３３６を他方の表面上に利用する。ＩＴＯ画素電極１３７２は、容易にパターン形成してエッチングすることができ、フォトリソグラフィの粗い重合せのみを必要とする。
６．前面用の電気光学材料１３７６（例えば、液晶、ＯＬＥＤ／ＰＬＥＤ材料、電気泳動材料、エレクトロクロミック材料など）が、ＩＴＯ層１３６０上にあることになる点に留意されたい。
７．この構成では、ストレージ−コンデンサ−オン−ゲート設計を使用することができ、または別法として、独立のストレージコンデンサを、金属またはＩＴＯを堆積させることによって製作することもできる。このコンデンサ（図示せず）は、パッシベーションステップＰの後で永久基板１３５２を固定する前に、堆積させることができる。
８．レジスト層１３３６をまず現像し、その後エッチングして、永久基板１３４８に積層し、その後レジスト層被覆１３２８Ｂ、１３２８Ａを現像し、対応する層をエッチングすることができたかもしれない。その場合、ＩＴＯ層１３５６および電気光学材料１３６４が、従来の設計に似た方式で、上面になることになる。
９．例５のレシピは、ＴＦＴ内の光誘起漏れ電流に伴ういかなる問題もなく、透過型ＬＣＤ表示装置および底面発光ＯＬＥＤ／ＰＬＥＤ表示装置内で使用することができるＴＦＴバックプレーンを可能にするものである。しかし、もちろん、このレシピで、広く適用可能なバックプレーンを製作することができ、このレシピを、とりわけ反射型ＬＣＤ表示装置、前面発光型ＯＬＥＤ／ＰＬＥＤ表示装置、電気泳動表示装置、およびエレクトロクロミック表示装置に使用することもできる。
１０．基本的に、画素領域を画定する溝が、レジスト層被覆１３２８Ｂをマスクとして使用して形成され、次いでソースとドレインの間のエッチバック領域が、レジスト層被覆１３２８Ａをマスクとして使用し画定されて形成される。パッシベーション層１３４４が、このトレンチおよびソース／ドレイン領域を埋め、画素領域がその中にある画定壁を形成する。ＩＴＯまたは他の透明な導電性電極材料を、そのトレンチ内に堆積させ、そうした層を全体的にパターン形成する必要性を潜在的に取り除くことができる。
１１．トレンチの存在は、伝導性ナノチューブペーストを使用する場合に、特に助けとなり得る。ペーストを、それ以上パターン形成をする必要なく、画素領域内にインクジェット印刷することができる。
１２．表面ごとにレジスト被覆以上のものを使用すると、ＴＦＴパターンに手を加える際に、さらなる自由度がもたらされることが明らかである。
１３．追加例には、ブラックマトリックスを統合して、画素電極領域を取り囲むことができるように、２つのレジスト層被覆を一方の表面上に、追加の２つのレジスト層被覆を他方の表面上に使用することが含まれる。
１４．ＲＦＩＤタグ用に、アンテナ素子を、ＴＦＴ素子と同時に製作することができる。
１５．Ｘ線デジタルイメージングシート用のＰＩＮセンサを、例５のレシピを使用して製作することができる。実際、ＰＩＮ被覆（ｐドープシリコンおよびｎドープシリコン）を、ソース／ドレイン金属層１３２４の後に堆積させ、次いで一方のレジスト層で分離し、他面の残りのレジスト層を、ＴＦＴの形成に使用することができる。
（例６）
この例のレシピは、例５のレシピに基づく変形である。この場合、２被覆レジスト層が片面に、単一被覆レジストが他面に使用されるのではなく、２被覆レジスト層が各側に使用される。こうすることにより、永久基板を他面に配置しながら、パターン形成されたＩＴＯ画素電極を片面に実現することが可能になる。レシピは以下のとおりである。図１４Ａ〜１４ＡＤは、以下の対応するそれぞれのステップを示す。
ステップＡ：仮基板１４００として、約２０μｍ未満の厚さを有するアルミニウム金属箔を選択する。
ステップＢ：スチフナ１４０４を仮基板１４００の裏面に取り付ける。例えば、スチフナ１４０４は、約１００〜２００μｍの厚さを有するニッケルでも、ステンレス鋼でも、他の金属箔でもよい。
ステップＣ：アルミニウム箔仮基板１４００の露出面を、表面１４０６の高度の平坦化を実現するように電解研磨する。
ステップＤ：ゲート金属層１４０８を堆積させる。あるいは、アルミニウム箔仮基板１４００を合金して、ゲート金属層として本質的に使用することもできる。
ステップＥ：窒化シリコン（ＳｉＮｘ）層１４１２（被覆）、アモルファス水素化シリコン層１４１６、およびｎ＋ドープアモルファスシリコン層１４２０を、ＰＥＣＶＤを使用して、真空を破壊せずに順次堆積させる。これらの材料の厚さを、適用分野に特有であるように変えることができる。
ステップＦ：ソース／ドレイン（Ｓ／Ｄ）および金属相互接続層１４２４を、好ましくは、ステップＥで利用された真空を破壊せずに、堆積させる。
ステップＧ：金属層１４２４上にＩＴＯ層１４２８を堆積させる。
ステップＨ：ＩＴＯ層１４２８上にレジスト層被覆１４３２Ａを堆積させる。
ステップＩ：レジスト層被覆１４３２Ａ上にレジスト層被覆１４３２Ｂを堆積させる。
ステップＪ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１４３６を、レジスト層被覆１４３２Ｂの自由表面上に積層する。
ステップＫ：スチフナ１４０４（図１４Ｊ）を切り離す。
ステップＬ：レジスト層被覆１４４０Ａを、アルミニウム箔仮基板１４００の自由表面上に堆積させる。
ステップＭ：レジスト層被覆１４４０Ａ上にレジスト層被覆１４４０Ｂを堆積させる。
ステップＮ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１４４４を、レジスト層被覆１４４０Ｂの自由表面上に積層する。
ステップＯ：全てのレジスト層被覆１４３２Ａ〜Ｂ、１４４０Ａ〜Ｂを、２波長マスクレスリソグラフィ／レーザ直接描画リソグラフィ（図７を参照）を使用して、同時に露光する。レジスト層被覆１４３２Ｂ、１４４０Ｂはそれぞれ、組成または分光応答の点で、対応するそれぞれの、下にあるレジスト層被覆１４３２Ａ、１４４０Ａとは異なることに留意されたい。また、レジスト層被覆１４３２Ｂ、１４４０Ｂはそれぞれ、（図７のλ１またはλ２といった）波長を適度に透過し、それが対応するそれぞれの、下にあるレジスト層被覆１４３２Ａ、１４４０Ａによって吸収される。レジスト被覆層１４３２Ａは、レジスト被覆層１４４０Ａと同一でよく、レジスト層被覆１４３２Ｂは、レジスト層被覆１４４０Ｂに等しくてよい。
ステップＰ：レジスト層被覆１４４０Ｂを現像する。付与されたパターン１４４８に留意されたい。
ステップＱ：レジスト層被覆１４４０Ａおよびゲート金属層１４０８をエッチングする。
ステップＲ：下にあるＳｉＮｘ絶縁体層１４１２、水素化アモルファスシリコン層１４１６、ｎ＋ドープアモルファスシリコン層１４２０、およびＳ／Ｄ金属層１４２４を、ＩＴＯ層１４２８の下面に達するまでエッチングする。
ステップＳ：レジスト層被覆１４４０Ｂ（図１４Ｒ）の任意の残りの部分を除去する。
ステップＴ：レジスト層被覆１４４０Ａを現像する。付与されたパターン１４５２に留意されたい。
ステップＵ：ゲート金属定義を金属層１４０８内にエッチングする。
ステップＶ：パッシベーション層１４５６を堆積させる。
ステップＷ：必要なら、画素コンデンサ１４６０（不透明または透明）を堆積させてパターン形成する。
ステップＸ：永久基板１４６４を、パッシベーション層１４５６が設けられていればそれに、例えばエポキシ１４６６を使用して固定する。エポキシ１４６６は、必要なら、ゲート金属層１４０８用のパッシベーション層として働くことができる。
ステップＹ：レジスト層被覆１４３２Ｂを現像する。付与されたパターン１４６８に留意されたい。
ステップＺ１：レジスト層被覆１４３２Ａを、ウェットエッチングまたはドライエッチング技術を使用して、図示のようにエッチングする。
ステップＺ２：金属層１４２４、ｎ＋ドープアモルファスシリコン層１４２０、および水素化アモルファスシリコン層１４１６を、ずっと下方にシリコン窒化物層１４１２までエッチングする。（このステップにより、ゲートバスラインの下の光導電性アモルファスシリコン層１４１６が除去されることになる。）
ステップＡＡ：レジスト層被覆１４３２Ｂ（図Ｚ２）の任意の残りの部分を除去する。
ステップＡＢ１：レジスト層被覆１４３２Ａを現像する。この現像段階中に、付与されたパターン１４７０の黒い露出領域が後に残され、ハッチングされた領域が、除去されることに留意されたい。図１４ＡＢ２は、（下側の）パターン１４６８、１４７０が（上側の）パターン１４４８、１４５２と適切に重なり合っている様子を示す、オーバーレイ１４８０である。オーバーレイ１４８０は、それぞれが、対応するそれぞれのゲート領域１４８８およびソース／ドレイン領域１４９２を含み、各ＴＦＴ領域のソース／ドレイン領域それぞれのうち一方が画素電極領域１４９６と一体化された、４つのＴＦＴ領域１４８４を示す。金属層１４２４をエッチングして、Ｓ／Ｄ領域および金属相互接続領域を画定する。このエッチングは、図面中に示される断面では行われないことに留意されたい。エッチングされた領域については、図ＡＢ２のオーバーレイを参照されたい。ｎ＋ドープアモルファスシリコン層１４２０を、また部分的に水素化アモルファスシリコン層１４１６内にエッチングする。レジスト層被覆１４３２Ａ（図ＡＢ１）の任意の残りの部分を除去する。
ステップＡＣ：パッシベーション層１４７２、例えばＳｉＮｘまたはＳｉＯ2層を堆積させて、パターン形成する。
ステップＡＤ：電気光学材料１４７６を、画素電極層１４２８を覆って堆積／充填する。
例６のレシピは、ＴＦＴ内の光誘起漏れ電流に伴ういかなる問題もなく、透過型ＬＣＤ表示装置および底面発光ＯＬＥＤ／ＰＬＥＤ表示装置内で使用することができるＴＦＴバックプレーンを可能にするものである。しかし、もちろん、このレシピで、広く適用可能なバックプレーンを製作することができ、このレシピを、とりわけ反射型ＬＣＤ表示装置、前面発光型ＯＬＥＤ／ＰＬＥＤ表示装置、電気泳動表示装置、およびエレクトロクロミック表示装置に使用することもできる。
（例７−１２）
上記の例１−６では、水素化アモルファスシリコンを使用するレシピについて詳述してきた。高温ポリシリコン、または再結晶化シリコンを、アモルファスシリコンの代わりに使用することができることが、当業者には理解されよう。堆積されたままのポリシリコンには、それがＴＦＴに使用されることを制限してきた、高度の表面粗さがあることが知られている。そうした粗いシリコン層上に堆積された絶縁体層上の高界面トラップ密度、漏れ電流問題、および他の表面異常が、問題となる点として特定されてきた。堆積されたままの高温ポリシリコンを使用した最近の実験において、本発明者は、堆積後のポリシリコン層の上面が実に非常に粗く、可視放射を散乱させることを観測した。しかし、その同じ層の下面が調査すると、高度に光沢のある表面が露呈した。この表面は、光学的に表面粗さが非常に低いことを意味する、見た目には非常に光沢のあるものであった。
したがって、例７−１２は、対応するそれぞれの例１−６から派生されたものである。例７−１２では、水素化アモルファスシリコン層をシリコン窒化物層上に堆積させる代わりに、ポリシリコン層がシリコン窒化物層上に堆積される。明らかに、ポリシリコンを、シリコン窒化物層上に直接堆積させ、それによって、堆積されたままのポリシリコンをＴＦＴに使用するのを現在まで制限してきた問題を完全に回避することができる。この場合、ＴＦＴを形成する活性層、すなわち、金属ゲート層、絶縁体層、およびポリシリコン層を、それらの特性に関して容易に最適化することができる。他の再結晶化技術、およびトップゲート構造など、他のＴＦＴ構造を、ＥＤＭ法２００（図２Ａ〜Ｂ）を使用して容易に実施することができることも、当業者には理解されよう。
（例１３）
上記の例６のレシピと同様に、例１３のレシピでは、２被覆レジスト層を片面に、２被覆レジスト層を他面に利用する。この場合、これらの４つのレジスト層被覆を使用することで、永久基板を一方の表面に固定した状態で、パターン形成されたＩＴＯ画素電極を他方の表面上に実現することが可能になる。レシピは以下のとおりである。図１５Ａ〜１５ＡＩは、以下の対応するそれぞれのステップを示す。
ステップＡ：仮基板１５００として、約２０μｍ未満の厚さを有するアルミニウム金属箔を選択する。
ステップＢ：スチフナ１５０４を仮基板１５００の裏面に取り付ける。例えば、スチフナ１５０４は、約１００〜２００μｍの厚さを有するニッケルでも、ステンレス鋼でも、他の金属箔でもよい。
ステップＣ：アルミニウム箔仮基板１５００の露出面を、表面１５０６上の高度の平坦化を実現するように電解研磨する。
ステップＤ：ゲート金属層１５０８を堆積させる。あるいは、アルミニウム箔仮基板１５００を合金して、ゲート金属層として本質的に使用することもできる。
ステップＥ：窒化シリコン（ＳｉＮｘ）層１５１２（被覆）、アモルファス水素化シリコン層１５１６、およびｎ＋ドープアモルファスシリコン層１５２０を、ＰＥＣＶＤを使用して、真空を破壊せずに順次堆積させる。これらの材料の厚さを、適用分野に特有であるように変えることができる。
ステップＦ：ソース／ドレイン（Ｓ／Ｄ）および金属相互接続層１５２４を、好ましくは、ステップＥで利用された真空を破壊せずに、堆積させる。
ステップＧ：金属層１５２４上に、ＩＴＯ層１５２８を堆積させる。
ステップＨ：ＩＴＯ層１５２８上に、パッシベーション層１５３２を堆積させる。（この層は、無機でも有機でもよい。あるいは、次のステップで加えられるレジストが、イメージング層としてだけでなく、パッシベーション層としても機能する場合もある。）
ステップＩ：パッシベーション層１５３２上に、レジスト層被覆１５３６Ａを堆積させる。
ステップＪ：レジスト層被覆１５３６Ａ上に、レジスト層被覆１５３６Ｂを堆積させる。
ステップＫ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１５４０を、レジスト層被覆１５３６Ｂの自由表面上に積層する。
ステップＬ：スチフナ１５０４（図１５Ｋ）を切り離す。
ステップＭ：レジスト層被覆１５４４Ａを、アルミニウム箔仮基板１５００の自由表面上に堆積させる。
ステップＮ：レジスト層被覆１５４４Ａ上にレジスト層被覆１５４４Ｂを堆積させる。
ステップＯ：保護用の、引き剥がし可能な（または水溶性、ＵＶで切り離し可能な、などの）保護ポリマーシート１５４８を、レジスト層被覆１５４４Ｂの自由表面上に積層する。
ステップＰ：全てのレジスト層被覆１５３６Ａ〜Ｂ、１５４４Ａ〜Ｂを、２波長マスクレスリソグラフィ／レーザ直接描画リソグラフィ（図７を参照）を使用して、同時に露光する。レジスト層被覆１５３６Ｂ、１５４４Ｂはそれぞれ、組成または分光応答の点で、対応するそれぞれの、下にあるレジスト層被覆１５３６Ａ、１５４４Ａとは異なることに留意されたい。また、レジスト層被覆１５３６Ｂ、１５４４Ｂはそれぞれ、（図７のλ１またはλ２といった）波長を適度に透過し、それが、対応するそれぞれの、下にあるレジスト層被覆１５３６Ａ、１５４４Ａによって吸収される。レジスト被覆層１５３６Ａは、レジスト被覆層１５４４Ａと同一でよく、レジスト層被覆１５３６Ｂは、レジスト層被覆１５４４Ｂに等しくてよい。
ステップＱ：レジスト層被覆１５４４Ｂを、マスクパターン１５２２を使用して現像する。ポジティブレジストが使用されているか、それともネガティブレジストが使用されているかによって、図１５Ｑに示すマスクパターン１５５２の上面図内の黒い部分に、マスク材料がある、またはそうした材料がないことになる。
ステップＲ：レジスト層被覆１５４４Ａおよびゲート金属層１５０８をエッチングする。
ステップＳ：下にあるＳｉＮｘ絶縁体層１５１２、水素化アモルファスシリコン層１５１６、ｎ＋ドープアモルファスシリコン層１５２０、およびＳ／Ｄ金属層１５２４を、ＩＴＯ層１５２８の下面に達するまでエッチングする。
ステップＴ：レジスト層被覆１５４４Ｂ（図１５Ｓ）の任意の残りの部分を除去する。
ステップＵ：レジスト層被覆１５４４Ａを現像する。マスクパターン１５５６に留意されたい。ポジティブレジストが使用されているか、それともネガティブレジストが使用されているかによって、図１５Ｕに示すマスクパターン１５５６の上面図内の黒い部分に、マスク材料がある、またはそうした材料がないことになる。
ステップＶ：ゲート金属定義を露呈させ、またゲートバスラインを互いに分離するために、ＳｉＮｘ層１５１２まで下方にエッチングする。
ステップＷ：レジスト層被覆１５４４Ａ（図１５Ｖ）の任意の残りの部分を除去する。
以下の各ステップは、任意選択である。
ステップＸ：パッシベーション層１５６０を堆積させる。
ステップＹ：必要なら、画素コンデンサ１５６４（不透明または透明）を堆積させて、パターン形成する。
ステップＺ：永久基板１５６８を、パッシベーション層１５６０が設けられていればそれに、または永久基板１５６８が取り付けられることになる他のどんな層でもそれに、例えばエポキシ１５７０を使用して固定する。エポキシ１５７０は、必要なら、ゲート金属層１５０８用のパッシベーション層として働くことができる。
ステップＡＡ：レジスト層被覆１５３６Ｂ（図１５Ｚ）を現像する。この層に付与されたパターン１５７２に留意されたい。
ステップＡＢ：レジスト層被覆１５３６Ａを、ウェットエッチングまたはドライエッチング技術を使用して、図示のようにエッチングする。
ステップＡＣ：パッシベーション層１５３２と、ＩＴＯ層１５２８と、ＴＦＴチャネル定義／金属層１５２４（およびデータラインを互いに分離するための分離部分）と、ｎ＋ドープアモルファスシリコン層１５２０とを、また部分的に水素化アモルファスシリコン層１５１６内に、エッチングする。
ステップＡＤ：レジスト層被覆１５３６Ｂ（図ＡＣ）の任意の残りの部分を除去する。
ステップＡＥ：レジスト層被覆１５３６Ａ（図１５ＡＤ）を現像する。付与されたパターン１５７６に留意されたい。
ステップＡＦ：パッシベーション層１５３２をエッチングして、その下のＩＴＯ層１５２８を露呈させる。
ステップＡＧ：レジスト層被覆１５３６Ａの任意の残りの部分を除去する。希望するなら、別のパッシベーション層１５８０を、ＴＦＴチャネルの上面に堆積させてパターン形成する。（これは、適切な有機または無機誘電体層のインクジェット、スクリーン印刷などを使用して、ＴＦＴチャネルの上面だけに局所的に行うことができる。）
ステップＡＨ：電気光学材料１５８４を、画素電極層１５２８を覆って堆積／充填する。
例１３に関して、以下の点に留意されたい。
１．例１３のレシピは、ＴＦＴ内の光誘起漏れ電流に伴ういかなる問題もなく、透過型ＬＣＤ表示装置および底面発光ＯＬＥＤ／ＰＬＥＤ表示装置内で使用することのできるＴＦＴバックプレーンを可能にするものである。しかし、もちろん、このレシピで、広く適用可能なバックプレーンを製作することができ、このレシピを、とりわけ反射型ＬＣＤ表示装置、前面発光型ＯＬＥＤ／ＰＬＥＤ表示装置、電気泳動表示装置、およびエレクトロクロミック表示装置に使用することもできる。
２．アルミニウムは、６５０℃以上の融点を有し、従来の表示装置の製造で一般に使用されるＰＥＣＶＤ堆積温度（４５０℃未満）に、容易に耐えることができる。
３．仮基板１５００に使用されているアルミニウム箔の代わりに、本開示の以前のセクションですでに述べたように、とりわけ非常に薄いニッケルまたはポリイミドシートを使用することができる。
４．ＴＦＴの最も決定的に重大な層の全てのパターン形成が、一度で効果的に実施された。デバイス層を、逆の順序で堆積させ（上下逆スタック）、それでもなお同じ結果をもたらすことができることに留意されたい。すなわち、Ｓ／Ｄ金属層１５２４を最初に、ｎ＋ドープシリコン層１５２０を２番目に、水素化アモルファスシリコン層１５１６およびシリコン窒化物層１５１２を３番目に、次いでゲート金属層１５０８を堆積させる。もちろん、マスクの位置も同様に逆にされる必要がある。
５．投影／プロキシミティリソグラフィを容易に、示されたコンタクトリソグラフィの代わりに使用することができることが、当業者には明らかなはずである。さらに、マスクレス振幅走査リソグラフィ技術を、例示されたバイナリマスクの代わりに使用することもできる。
６．このレシピでは、２被覆レジスト層を各側に利用する。ＩＴＯ画素電極は、容易にパターン形成してエッチングすることができ、フォトリソグラフィの粗い重合せのみを必要とする。
７．最も決定的に重大な位置合わせは、レジスト層被覆１５３６（図１５Ｊおよび１５Ｑ）とレジスト層被覆１５４０Ａ（図１５Ｍおよび１５ＡＥ）用の、パターン１５５２と１５７６との間である。他の位置合わせ、すなわち、レジスト層被覆１５３６Ａ、１５４４Ｂ（図１５Ｉ、１５Ｎ、１５Ｕ、および１５ＡＡ）については、それほど決定的に重大ではなく、そう希望するなら、後に行うこともできる。
８．前面用の電気光学材料１５８４（例えば、とりわけ液晶、ＯＬＥＤ／ＰＬＥＤ、電気泳動、エレクトロクロミックなど）が、ＩＴＯ層１５２８上にあることになる点に留意されたい。
９．この構成では、ストレージ−コンデンサ−オン−ゲート設計を使用することができ、または別法として、独立のストレージコンデンサを、金属またはＩＴＯの堆積を使用して製作することもできる。そうしたコンデンサ（図示せず）は、パッシベーションステップＸの後で永久基板に積層する前に、堆積させることができる。
１０．ＴＦＴチャネルのパッシベーションを、それ以上パターン形成をする必要なく、有機誘電体を使用するインクジェット印刷またはスクリーン印刷など、局所化された粗い技術を使用して、容易に行うことができる。
１１．表面ごとにレジスト層被覆以上のものを使用すると、ＴＦＴパターンに手を加える際にさらなる自由度がもたらされることが、当業者には容易に理解されよう。例えば、ブラックマトリックスを、画素電極領域を取り囲む領域に統合することができる。これは、コントラストを増大させるため、または、光が光導電性アモルファスシリコン層に衝突するのを可能にするゲートおよびデータラインの分離部分に起因する、ＴＦＴ内の光誘起電流を低減させるために行うことができる。このブラックマトリックスは、有機または無機材料から構成することができ、他の方法の中でもとりわけ堆積またはスクリーン印刷によって加えることができる。
１２．この例および他の例で明かされた技術を、とりわけ表示装置、Ｘ線センサ、ＲＦＩＤタグ、光学的文字認識のような適用分野向けのイメージセンサ、ハンディスキャナ、指紋スキャナ、ネームカードスキャナ、パーソナルコンピュータ用スキャナ、ファクシミリ装置、写真複写機、ＣＡＤシステム、測定システム、および電子黒板用のバックプレーンを製作するために使用することができる。
（例１４）
この例は、ステップＧ（ＩＴＯ層１５２８の堆積）の後にパッシベーション層１５３２の堆積がない、すなわち、ステップＨがないことを除いて、例１３と同一である。そのような方式では、単一のレジスト層被覆１５３６Ｂ（図１５Ｊ）だけが必要とされる。それに対応して、図１５Ｑのマスクパターン１５５２だけが必要とされる。パッシベーション層１５３２（図１５Ｈ）の代わりに、上記の例１３のレシピ内でステップＡＤの後に、パッシベーション層を堆積させてパターン形成することができる。
以下は、上述された例および実施形態全てに関するいくつかの追加の留意点である。
１．フォトレジスト層の除去に、さらにはそのように希望するなら被覆層の除去にさえも、化学エッチングの代わりに光アブレーションを使用することができる。
２．光アブレーションと光露光とを、パターン形成と下にある層の画定を一緒にするように、統合することができる。
３．レジスト層に保護のために付着された引き剥がし可能な保護被覆を、レジストを現像する前に引き剥がすことができる。あるいはそれを、エッチングして除くこともできる。また、レジスト層の露光を、引き剥がし可能な被覆を介して実施することもできる。そうした場合、保護被覆が、レジスト材料をパターン形成するのに使用される光の波長（または刺激）を透過することが望ましい。
４．例１３および１４のレシピではそれぞれ、説明したように、２つ以上のイメージング層（これらの例では被覆）を、レジスト層ごとに利用する。グレースケースリソグラフィが使用される場合、単一のイメージング層を使用して同様の結果を実現することができることが理解されよう。
５．チャネル幅画定イメージング層（被覆）およびゲート幅画定イメージング層（被覆）が、相互に非常に高度に位置合わせされる必要があることが、当業者には明らかとなろう。他のイメージング層は、必要であれば、後で露光することができる。当業者には明らかになるように、全てのイメージング層を一度で露光することが、必ずしもではないが有利である。
６．無機レジスト材料を使用することができる。そうした材料を、真空蒸着、または非常に均一な厚さを有する層をもたらす他の技術によって堆積させることができる。こうすることにより、さまざまなイメージング層内のイメージパターン間の非常に分解能の高い位置合わせが可能になる。そうした無機レジスト材料は、任意のベーキングまたは有機レジスト材料に必要な他の処理を必要としない。さらに、無機レジスト材料は、露光中にその中にパターン形成された、隠れているイメージを損なわずに高温まで加熱することができる。この独自の特性により、レジスト（イメージング）の劣化を気にせずに、パターン形成後に、ＩＴＯ、画素コンデンサおよびパッシベーション層を高温で堆積させることが可能になる。
７．ガラス上のＬＣＤバックプレーン用の現在の製造方法では、ガラス表面（被覆およびフォトマスク）上の基準点となるマークが、ＴＦＴ回路を形成するために行わなければならない複数のパターン形成ステップ用の位置合わせ点として働く。
８．本開示において明かされた技術および方法を、アモルファスシリコンおよびゲルマニウムのような、（可視光に対して）不透明な半導体材料だけにでなく、有機半導体ならびにとりわけＺｎＯ、ＺｎＯ：Ａｌ、ＴｉＯ2、およびＴｉＯのような透明な導電性酸化物をパターン形成するためにも使用することができることが、当業者なら容易に理解されるであろう。
９．提示された例のいくつかで示したように、ゲートバスラインおよびデータバスラインの下方の露出されたアモルファスシリコンに起因する、ＴＦＴ領域内の光誘起電流に伴う懸念があり得る。これは、データバスラインおよびゲートバスラインの上面に、非導電性の、暗吸収（ｄａｒｋ ａｂｓｏｒｂｉｎｇ）黒色塗料、染料または被覆（有機または無機）を使用して遮光構造を形成することによって、容易に対処することができる。一般にそうした構造は、従来のＴＦＴバックプレーン製作技術で通常使用されており、「ブラックマトリックスアレイ」と呼ばれている。しかし、本発明では、ブラックマトリックスアレイを、一方の表面（データライン）上および他方の表面（ゲートライン）上の両方に形成しても、これらの表面のうち一方上だけに形成してもよい。さらに、ブラックマトリックスアレイを、別の基板上（例えば、カラーフィルタ基板上）に形成しても、ＴＦＴバックプレーン上に直接形成してもよい。
１０．永久基板をＴＦＴバックプレーンに接合するために使用される接合剤（機構）は、上記で論じたように、とりわけエポキシ、接着剤、またはシリコーンでよい。この接合剤を、希望するなら、接合強度を増大させるために、とりわけプラズマまたはＵＶ放射を使用して表面改質することができる。さらに、施与および硬化中の泡の形成を低減させる／解消するために、接合剤を脱泡することもできる。接合を、必要に応じて、真空環境、制御ガス環境、または周囲空気中で行うことができる。さらに、接合剤は、積層前に、ＴＦＴ回路シートのエッチングされた陥凹の凹凸を均し、埋めるための平坦化層として働くこともできる。これは、とりわけ液体モノマーを使用して行うことができる。平坦化層の硬化プロセスは、とりわけ熱、光、ＵＶ放射、またはマイクロ波放射によって活性化することができる。
前述の開示から明らかなはずであるように、本発明のＥＤＭ法を、表示装置市場全体で競合する多種多様な表示装置の実質的にいずれかの製作の際に使用することができる。そうしたものには、電界放出表示装置；ＬＣＤ表示装置；ＰＬＥＤ表示装置を含むＯＬＥＤ表示装置；無機ＬＥＤ表示装置；強誘電性／反強誘電性表示装置；ポリマー分散液晶表示装置；薄および厚膜電界発光表示装置；誘電体厚膜電界発光表示装置；タッチパネル表示装置；電気泳動表示装置；エレクトロクロミック表示装置、ならびに回転ボール型表示装置があるが、それらに限定されない。これらの表示装置の一部は反射型であり、一部は自発光型であり、一方その他は、バックライト付きおよび／または透過型である。広く知られているように、アクティブマトリックス方式は、電力消費の低減、より高い輝度、およびグレースケール機能の拡大を可能にする。
本発明の表示装置業界への広い適用可能性に加えて、本発明は、より一般的に、エレクトロニクス業界にも広く適用可能である。ＴＦＴの製作と同様に、大部分の電気回路（抵抗器、コンデンサ、インダクタ、バスライン、電極など）を小型化し、ＣＭＯＳ、ＭＯＳ、ＦＥＴ、ＭＯＳＦＥＴ、ＢＪＴ、ＪＦＥＴおよび他の半導体等価物を使用して実現することができる。したがって、本発明のＥＤＭ法は、可撓性、コンフォーマルの、単および多層電気集積回路の形成を可能にする。これらは、例えば、２および３次元メサ構造；ＴＦＴ；薄膜ダイオード；電極（例えば、ＩＴＯならびに他の透明および不透明電極）、シリコン抵抗体素子など、他の薄膜半導体デバイス；システムオンパネル；システムオンチップ；ドライバ集積化（ｄｒｉｖｅｒ ｉｎｔｅｇｒａｔｉｏｎ）；集積信号プロセッサ；グラフィックＩ／Ｆ；小規模メモリ；リングオシレータ；電極；スイッチングデバイスおよび素子；圧電デバイスなどのアクチュエータ；マイクロミラー（圧電薄膜セラミック）；磁気および光磁気の記録媒体および薄膜ヘッド；コイル；インダクタ；高透磁率薄膜材料；半導体薄膜を含むことができるマイクロ磁気デバイス；超伝導薄膜；金属多層半導体薄膜；セラミック多層半導体薄膜、ならびに有機層および他の層を含む多層薄膜を形成するのに使用することができる。上述されたもの全ては、シリコンであれ、ＣＭＯＳであれ、ＩＩＩ−Ｖ族材料を含む他の技術であれ、さまざまな半導体材料技術において実施することができる。
本発明のＥＤＭ法を、集積回路（ＩＣ）タグ、インテリジェントＩＣカード、紙のように薄いスマートラベル、超小型電子製品、スマートペーパー、マルチチップモジュール、埋込み型チップ、識別システム、ＲＦＩＤタグ、ウェアラブルコンピュータ、ならびにＩＬＥＤ、ＯＬＥＤ、ＰＬＥＤおよび照明業界で使用する他の電界発光デバイスを製作するのに使用することもできる。これらのデバイスは、可視スペクトルにおいてだけでなく、ＵＶ、ＮＩＲおよびＦＩＲスペクトルにおいても動作することができる。
本発明のＥＤＭ法を使用して製造された物品により、可撓性で、消費電力が大きくない、ポータブル／モバイル機器が可能になる。製作することができるさまざまな電子物品に、特別の制限はない。その例には、少しだけ挙げると、携帯電話、モバイルビデオカメラ、パーソナルコンピュータ、ヘッドマウント表示装置、背面および前面型プロジェクタ、デジタル信号処理装置、携帯情報端末、電子手帳、電光掲示板、ならびに広告／アナウンス用表示装置がある。
別の特定の例として、本発明のＥＤＭ法を、電子センサ業界で使用することができる。大部分の従来型のセンサは、機能するために、内蔵回路、フィードバックループ、読出しループ、ドライバなど（または付属回路）を含む検出素子を利用する。同様のセンサ「パッケージ」を、本発明の技術を使用して、容易に製作することができる。例えば、Ｘ線イメージングシートは、とりわけ医療用イメージング、非破壊試験、空港または他の環境でのセキュリティイメージング、および自国のセキュリティなどの多種多様な適用分野に使用されている。特定の例では、本発明のＥＤＭ法を、デジタル医療プラットフォームで使用される大型のＸ線イメージングシートを形成するのに使用することができる。現在、Ｘ線イメージングシートは、剛性プラットフォーム上に小さなサイズで製造されている。本明細書において開示された方法および技術により、剛性、可撓性および／またはコンフォーマルプラットフォーム上の、また、現在実現可能でない寸法規模での、Ｘ線シートの実現が可能になる。さらに、本発明は、医療診断でのイメージの解像サイズの増大も可能にする。本発明の方法および技術を、有毒ガス、医療用監視、工業用制御装置など向けの、低コストの、パターン形成されたナノチューブセンサの形成に使用することもできる。
センサおよびアクチュエータを、航空宇宙構造物（例えば、翼、胴体、および貯蔵タンク）の表面に沿って分配することができ、それらは、亀裂、腐食、空隙、層間剥離および継目の完全性などの、構造的欠陥の発達を監視する働き、または性能を高めるために構造物を改変する働きをすることができることが知られている。しかし、それらのセンサからの信号に従来型の中央処理を施すため、監視システムが数百のワイヤ接続を有し、その重量が何百ｋｇ（何百ポンド）もある可能性がある。一般に、この処理には、増幅、信号の調整、経路指定および切り替え、ならびにアナログからデジタルへの変換が含まれる。こうしたシステムのサイズ重量により、こうしたタイプの検出および作動技術の使用が、特殊な飛行試験用航空機に限定されてきた。こうしたシステムをより広く使用できるようにするために、これらのセンサおよびアクチュエータのスペースおよび重量を低減させ、また局所的なセンサデータの処理またはアクチュエータの制御を低減させることが大いに望まれる。さらに、センサおよびアクチュエータの両方を、微小電子機械システム（ＭＥＭＳ）アクチュエータと同じ高電圧で動作するＴＦＴと集積すると、スペース要件および重量要件に役立つ。
本発明のＥＤＭ法を、ＴＦＴ、センサ、およびＭＥＭＳを、低コストならびに高い性能および歩留まりで製作するのに使用することができる。そうした方法により、軍用途および民間用途両方の航空宇宙構造物および海洋構造物を絶え間なく監視し作動させるための、コンフォーマルな／可撓性の物理的完全性監視／作動デバイスが可能になる。さらに、データを解析するための信号プロセッサを、これらの構造物内に追加機能用に同様に組み込むこともできる。こうすることにより、大型多形状構造物を非破壊試験および検査するための、低コストの、持ち運び可能な、また能動的な方法が可能になる。さらに、可撓性かつコンフォーマルなデジタルＸ線ＴＦＴアレイを、そうした診断用に組み込むこともできる。
電子センサ分野に特有の別の例では、ビームの形成およびステアリングをする戦場用途向けの戦術フェーズドアレイレーダがある。レーダビームの形状および角度分解能が、アレイの物理的サイズ、放射素子の数、およびそれらの間の距離の関数である。本発明のＥＤＭ法を使用して、アクティブフェーズドアレイ素子を可撓性基板上に配置し、それによって、堅牢、軽量、低コスト、巻き上げ式の、持ち運び可能な（一人で持ち運ぶことさえできる）、アレイサイズがメートル単位の寸法のアンテナを実現することができる。それとは対照的に、現在の最高技術のアンテナの製造は、一般に個別またはモジュラパッケージ内の高価な高性能（すなわち、高速スイッチング）トランジスタを、アレイ内の正しい位置に配置し、それらを互いに接続するものである。より大型のアレイの場合の全コストは、経済的に実現可能にするにはあまりにも急に高くなりすぎてしまう。明かされたプロセスおよび方法により、軍および民間用途向けのそうしたフェーズドアレイのロールツーロール製造が可能になる。
本発明のロールツーロール（またはリールツーリール）システム１６００の例が、図１６に示されている。ロールツーロールシステム１６００を、上記で論じた適用分野のいずれか向けの、実質的にどんなタイプの回路シートを製作するのにも利用することもできる。基本的にこれに必要なのは、少なくとも、開始仮基板１６０４およびロールツーロールシステム１６００を使用して製造される回路シート１６０８が、適切なロール１６１２、１６１６に巻きつける、またそこから巻き出すことができることだけである。ロールツーロールシステム１６００は、必要な製造ステップを実施するために必要な、適切な数およびタイプの処理ステーションを含むことができる。現在の例では、システム１６００は、図２Ａ〜ＢのＥＤＭ法２００のさまざまなステップを実施するように構成されている。図１６のシステム１６００が例にすぎず、本発明の方法を実施するための、本発明の実際のロールツーロールシステムが、特定の適用分野に適した、異なる数のステーション、異なるタイプのステーション、異なる構成のステーションなどを実際は含むことができることが、当業者には容易に理解されよう。図示のシステム１６００が、ワンパスシステムであり、それは、システム中を移動するシートが、一方向にだけ、一般には巻出しロール１６１６から、巻取りロール１６１２へ進むことを意味することに留意されたい。もちろん、例えば、利用されるステーションの性質および／または数に応じて、本発明の代替システムは、ワンパスシステムである必要はない。
次に図１６を参照し、図２Ａ〜Ｂも参照すると、述べたように、ロールツーロールシステム１６００は全体的に、上記で詳述した図２００のＥＤＭ法のさまざまなステップを実施するように構成されている。これに関連して、システム１６００が、スチフナ１６２４をそこで仮基板１６０４に図２ＡのステップＡのようにして取り付けることができる、スチフナ取付けステーション１６２０を含むことができる。デバイス層スタック１６３２を仮基板１６０４に、図２ＡのステップＥのようにして堆積させるための、１つまたは複数の堆積ステーション１６２８を設けることができる。図示されていないが、１層または複数層の剥離層を仮基板に付着させるための、１つまたは複数の剥離層付着ステーションを、１つまたは複数の堆積ステーション１６２８の上流に、図２ＡのステップＤに関して上記で論じられた目的のために設けることができる。
ロールツーロールシステム１６００は、堆積ステーション１６２８の下流に、それぞれレジスト層１６４４およびそのレジスト層を覆って保護層１６４８を、図２ＡのステップＦおよびＧのようにして付着させるための、レジスト付着ステーション１６３６および保護層付着ステーション１６４０を含むことができる。次に、システム１６００は、この場合スチフナ１６２４を除去するための、除去ステーション１６５２を含むことができる。ＥＤＭ法２００に関して上記で論じたように、除去ステーション１６５２は、必要でない場合があり、または、スチフナ１６２４に加えて仮基板１６０４の一部または全部を除去するように改変することができる。システム１６００は、それぞれレジスト層１６６４および保護層１６６８を、デバイス層スタック１６３２のレジストおよび保護層１６４４、１６４８とは反対側に、図２ＢのステップＩおよびＪのようにして付着させるための、もう１つのレジスト付着ステーション１６５６およびもう１つの保護層付着ステーション１６６０を含むこともできる。
ロールツーロールシステム１６００は、保護層付着ステーション１６６０に続いて、レジスト層内の別々のイメージング層（図示せず）を露光、現像することを含めて、レジスト層１６４４、１６６４を活性化して現像し、次いでデバイス層スタック１６３２の適当な層を、特定のレシピに必要とされる順序でエッチングするのに適した形で構成された、１つまたは複数のレジスト活性化ステーション１６７２、１つまたは複数のレジスト現像ステーション１６７６、および１つまたは複数の材料除去ステーション１６８０を含むことができる。レジスト層１６４４、１６６４の活性化、例えば露光、およびエッチングについては、全般的に上記で、それぞれ図２ＢのステップＫおよびＬに関連して論じられている。レジスト活性化ステーション１６７２は、デバイス層スタック１６３２の両側のレジスト層１６４４、１６６４を活性化するために、図示のように両面活性化ステーションとすることができる。例えば、レジスト活性化ステーション１６４４、１６６４は、とりわけ上記の「リソグラフィ技術」という名称のセクションで論じられたような、例えば、１層または複数層のレジスト層内の、複数のイメージレベルを露光するための多波長システムを含むことができる。
ロールツーロールシステムは、エッチングステーション１６８０の下流に、永久基板１６８８を処理後のレジスト層スタック１６３２に、図２ＢのステップＭのようにして取り付けるための、永久基板取付けステーション１６８４を含むことができる。仮基板を取り付けた後、回路シート１６０８を、ロール１６１２上に巻くことができる。便宜上、いくつかのステーションが図１６には示されていないがことが留意されるが、当業者ならそれを本発明のさまざまな他のステップを実施するために必要とされるものとして容易に理解するであろう。例えば、図１６では、本発明の方法の対応するそれぞれのステップを実施するための、さまざまな、パッシベーション層付着ステーション、保護層除去ステーション、および他の１つまたは複数の永久層付着ステーションを有するロールツーロールシステム１６００を示していない。これらのステーションのうちいずれか１つまたは複数が、特定のレシピが与えられるシステム１６００に組み込まれるべき場合およびその場所について、当業者なら容易に理解するであろう。
ロールツーロールシステム１６００はさらに、適切に機能する回路シート１６０８を実現するために、システムの機能を制御するように動作可能に構成された、適切なコントローラ１６９２を含むこともできる。コントローラ１６９２を、例えば図２Ａ〜ＢのＥＤＭ法の必要なステップを実施するように、ソフトウェアおよび／またはハードウェアによってプログラムすることができる。コントローラ１６９２を、その設計に応じて、ロールツーロールシステム１６００の粗い制御、例えば、回路シート１６０８の位置合わせ、およびさまざまなステーションのオン−オフ状態のみの制御ができるように構成することができ、またはそれらの側面を制御するだけでなく、ステーションのうちいずれか１つまたは複数によって実施される機能も制御するように、細かい制御ができるように構成することができる。任意の特定の適用分野向けに、ロールツーロールシステム１６００およびプログラムコントローラ１６９２をどのように設計するかを、当業者なら理解するであろう。
以上、本発明は、その諸実施形態例に関して説明され図示されてきたが、上記の、また他のさまざまな変更、省略、および追加を、本発明の精神および範囲から離れることなく、本発明に行うことができることを当業者には理解されたい。
従来型のアクティブマトリックスバックプレーンの一部分の平面図である。 バックプレーンの画素セルの、図１Ａの線１Ｂ〜１Ｂに沿った拡大部分断面図である。 本発明の電子デバイス製造（ＥＤＭ）法を示す流れ図である。 本発明の電子デバイス製造（ＥＤＭ）法を示す流れ図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法のさまざまなステップ中に形成される、層状構造の部分断面図である。 図２Ａ〜ＢのＥＤＭ法と共に使用するのに適した、バイナリマスクの断面図である。 図２Ａ〜ＢのＥＤＭ法と共に使用するのに適した、グレースケールマスクの断面図である。 図２Ａ〜ＢのＥＤＭ法と共に使用するのに適した、カラーマスクの断面図である。 波長Ｘの文脈において、露光前後のレジスト材料の吸収を示すグラフである。 レジスト層内の３つの異なるイメージ層上への３つのイメージの形成を示す、レジスト層の部分断面図である。 レジスト層内の３つの異なるイメージ層上への３つのイメージの形成を示す、レジスト層の部分断面図である。 レジスト層内の３つの異なるイメージ層上への３つのイメージの形成を示す、レジスト層の部分断面図である。 レジスト層内の３つの異なるイメージ層上への３つのイメージの形成を示す、レジスト層の部分断面図である。 図２Ａ〜ＢのＥＤＭ法と共に使用することができる、本発明の２波長マスクレスレーザ直接描画リソグラフィシステムの上位の概略図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターン平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターン平面図も含む。 図８Ｍおよび８Ｑ２のマスクパターンのオーバーレイを示す図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図であり、レシピの対応するそれぞれのステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図であり、レシピの対応するそれぞれのステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図９Ｍおよび９Ｐ１のマスクパターンのオーバーレイを示す図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例２の特定のレシピのさまざまなステップ中に形成される層状構造の、部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図１０Ｎ１は、図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。図１０Ｎ２は、図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図１０Ｍおよび１０Ｒ１のマスクパターンのオーバーレイを示す図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図１１Ｎおよび１１Ｓ１のマスクパターンのオーバーレイを示す図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例４の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図８Ｍおよび８Ｑ２のマスクパターンのオーバーレイの平面図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図１３Ｏ１は、図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。図１３Ｏ２は、図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図１３Ｎ、１３Ｑ、および１３Ｗ１のマスクパターンのオーバーレイを示す図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例５の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図１４Ｐ、１４Ｔ、１４Ｚ、および１４ＡＢ１のマスクパターンのオーバーレイを示す図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例６の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図であり、レシピの対応する（それぞれの）ステップに適用可能なマスクパターンの平面図も含む。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 図２Ａ〜ＢのＥＤＭ法に関する、例１３の特定のレシピのさまざまなステップ中に形成される、層状構造の部分断面図を含む図である。 本発明のロールツーロール製造システムの上位の概略図である。

Claims (24)

  1. 電子または光電子回路シートを製作する方法であって、
    ａ）複数のパターン形成されていないデバイス層を有するスタックを形成するステップであって、前記スタックが、第１の表面、および前記第１の表面の反対側に第２の表面を有する、ステップと、
    ｂ）複数のデバイスを少なくとも部分的に形成するように、前記スタックの前記第１の表面上から、第１の所定のパターン内で、材料を除去するステップと、
    ｃ）前記複数のデバイスを少なくとも部分的に形成するように、前記スタックの前記第２の表面上から、第２の所定のパターン内で、材料を除去するステップとを含む方法。
  2. 前記第１の所定のパターンが、前記第２の所定のパターンとは異なる、請求項１に記載の方法。
  3. 前記ステップａ）は、前記スタックを仮基板上に形成するステップを含み、前記方法は、前記仮基板を除去するステップをさらに含む、請求項１に記載の方法。
  4. 前記仮基板と前記スタックの間に、少なくとも１層の剥離層を設けるステップをさらに含み、前記少なくとも１層の剥離層が、前記仮基板の前記除去を助ける、請求項３に記載の方法。
  5. 前記第１および第２の表面のうち一方から材料が除去された後に、永久基板を前記第１および第２の表面のうち一方に固定するステップをさらに含む、請求項１に記載の方法。
  6. 仮基板を選択するステップと、前記ステップａ）の前に、スチフナを前記基板に固定するステップとをさらに含み、前記ステップａ）が、前記スタックを前記基板上に形成するステップを含む、請求項１に記載の方法。
  7. 前記ステップｂ）に続いて、前記スタックから少なくとも前記スチフナを除去するステップをさらに含む、請求項６に記載の方法。
  8. 前記ステップｂ）の前に、前記スタックの前記第１の表面に対面するレジスト層を形成するステップと、前記レジスト層内に、互いに異なる対応するそれぞれの複数のイメージを、複数のイメージング層上に付与するステップとをさらに含む、請求項１に記載の方法。
  9. 前記複数のイメージを付与する前記ステップは、前記複数のイメージを、電磁、熱、電界、磁界、電子ビーム、および音波からなる群から選択されるエネルギーを使用して活性化するステップを含む、請求項８に記載の方法。
  10. 前記レジスト層を形成する前記ステップは、単一レジスト被覆を堆積させるステップからなる、請求項８に記載の方法。
  11. 前記レジスト層を形成する前記ステップは、複数のレジスト被覆を堆積させるステップを含む、請求項８に記載の方法。
  12. 電子または光電子回路シートを製造する方法であって、
    ａ）第１の基板を設けるステップと、
    ｂ）前記第１の基板上に、複数のパターン形成されていない電子デバイス層を備えるスタックを形成するステップであって、前記スタックが、前記基板に面する第１の表面を有する、ステップと、
    ｃ）前記第１の基板を除去するステップと、
    ｄ）複数の電子デバイスを少なくとも部分的に形成するように、前記スタックの前記第１の表面上から、所定のパターン内で、材料を除去するステップとを含む方法。
  13. 前記ステップｄ）の前に、前記スタックの前記第１の表面に対面するレジスト層を形成するステップと、前記レジスト層内の複数のイメージング層上に、互いに異なる対応するそれぞれの複数のイメージを付与するステップとをさらに含む、請求項１２に記載の方法。
  14. 前記複数のイメージを付与する前記ステップが、前記複数のイメージを、電磁、熱、電界、磁界、電子ビーム、および音波からなる群から選択されるエネルギーを使用して活性化するステップを含む、請求項１３に記載の方法。
  15. 前記レジスト層を形成する前記ステップが、単一レジスト被覆を堆積させるステップからなる、請求項１３に記載の方法。
  16. 前記レジスト層を形成する前記ステップが、複数のレジスト被覆を堆積させるステップを含む、請求項１３に記載の方法。
  17. 第２の基板を、前記第１の表面に対面するように前記スタックに固定するステップをさらに含む、請求項１２に記載の方法。
  18. 第２の基板を、前記第２の表面に対面するように前記スタックに固定するステップをさらに含む、請求項１２に記載の方法。
  19. 電子または光電子回路シートを製作する方法であって、
    ａ）複数のパターン形成されていないデバイス層を有するデバイス層スタックを形成するステップと、
    ｂ）レジスト層を、前記デバイス層スタックと作用する関係に配置するステップと、
    ｃ）互いに異なる複数のイメージを前記レジスト層内の異なるイメージングレベルのところに付与するように、前記レジスト層を活性化するステップとを含む方法。
  20. 前記レジスト層が、単一被覆層である、請求項１９に記載の方法。
  21. 前記レジスト層が、異なる刺激で活性化される複数のレジスト被覆層を備え、前記ステップｃ）が、前記レジスト層を、前記複数のレジスト被覆層のそれぞれを互いに実質的に独立して活性化するように、前記異なる刺激を含むエネルギーで活性化するステップを含む、請求項１９に記載の方法。
  22. 前記ステップｃ）は、前記レジスト層を前記複数のイメージにそれぞれ対応する複数の刺激を用いて励起するステップを含み、前記複数の刺激は、電磁エネルギー、熱エネルギー、電界エネルギー、磁界エネルギー、電子ビームエネルギー、および音波エネルギーからなる群から選択される、請求項１９に記載の方法。
  23. 前記複数のイメージは、実質的に同時に付与される、請求項１９に記載の方法。
  24. 前記複数のイメージは、異なる時間に付与される、請求項１９に記載の方法。
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