JPH0396923A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0396923A JPH0396923A JP1234444A JP23444489A JPH0396923A JP H0396923 A JPH0396923 A JP H0396923A JP 1234444 A JP1234444 A JP 1234444A JP 23444489 A JP23444489 A JP 23444489A JP H0396923 A JPH0396923 A JP H0396923A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＴＦＴアレイ基板を用いた液晶表示装置に関
し、特に高品質化のためにＴＦＴアレイ基板に設けられ
る電荷保持容量の短縮を低減できる電荷保持容量構戒を
備えた液晶表示装置に関するものである。
し、特に高品質化のためにＴＦＴアレイ基板に設けられ
る電荷保持容量の短縮を低減できる電荷保持容量構戒を
備えた液晶表示装置に関するものである。
（従来の技術〕
液晶表示装置は、通常２枚の対向する基板の間に液晶等
の表示材料が扶持され、この表示材料に電圧を印加する
方法で構威される。この際、少なくとも一方の基板にマ
トリクス状に配列した画素電極を設け、これらの画素を
選択的に動作するために各画素ごとに電界効果トランジ
スタ（ＦＥＴ）等の非線性特性を有する能動素子を設け
ている。
の表示材料が扶持され、この表示材料に電圧を印加する
方法で構威される。この際、少なくとも一方の基板にマ
トリクス状に配列した画素電極を設け、これらの画素を
選択的に動作するために各画素ごとに電界効果トランジ
スタ（ＦＥＴ）等の非線性特性を有する能動素子を設け
ている。
さらに画質を向上ずるために各画素ごとに電荷保持容量
を設けている。
を設けている。
第１２図は、例えば、特開昭６４−２６８２２号公報に
示された従来の液晶表示装置に用いられるＴＦＴアレイ
基板の一画素分を示す平面構戒図、第１３図は第１２図
のＡ−Ａ’断面図、第１４図は第１２図の等価回路図で
ある。図において、■はソ−ス電極線、２はゲート電極
線、３は次段のゲート電極線、４はゲート絶縁膜、５は
水素化アモルファスシリコン＋ｉ、７は水素化アセルフ
ァスシリコンｎ＋層、８はドレイン電極、９は画素電極
、１０は保護膜、Ｉ４は透明絶縁基板、１Ｂは電荷保持
容量、１９はＡＩのゲート配線パターン、３５は液晶、
３８は対向電極である。
示された従来の液晶表示装置に用いられるＴＦＴアレイ
基板の一画素分を示す平面構戒図、第１３図は第１２図
のＡ−Ａ’断面図、第１４図は第１２図の等価回路図で
ある。図において、■はソ−ス電極線、２はゲート電極
線、３は次段のゲート電極線、４はゲート絶縁膜、５は
水素化アモルファスシリコン＋ｉ、７は水素化アセルフ
ァスシリコンｎ＋層、８はドレイン電極、９は画素電極
、１０は保護膜、Ｉ４は透明絶縁基板、１Ｂは電荷保持
容量、１９はＡＩのゲート配線パターン、３５は液晶、
３８は対向電極である。
第１２図，第１３図の構或は、まず透明絶縁基板１４上
にＣｒでゲート電極線２，ゲート電極線３を形威する。
にＣｒでゲート電極線２，ゲート電極線３を形威する。
さらにＡ１のゲート配線パターン１９を形戒する。その
後、ゲート絶縁膜４．半導体膜５．ソース電極線１，及
びドレイン電極８によりＴＦＴを構威し、このＴＦＴと
画素電極９によりＴＦＴアレイを構威する。次段のゲー
ト電極線３は、走査された時以外は一定電位となるので
、これをを利用して、次段のゲート電極線３と画素電極
９とをゲート絶縁膜４を扶持するようにオーバーラップ
させることにより、電荷保持容量１８を形威する。この
ようにして構威されるＴＦＴアレイ基板に、カラーフィ
ルタや透明導電膜を有する対向電極基板をその間に液晶
等を扶持して対向させ液晶表示装置を構威する。
後、ゲート絶縁膜４．半導体膜５．ソース電極線１，及
びドレイン電極８によりＴＦＴを構威し、このＴＦＴと
画素電極９によりＴＦＴアレイを構威する。次段のゲー
ト電極線３は、走査された時以外は一定電位となるので
、これをを利用して、次段のゲート電極線３と画素電極
９とをゲート絶縁膜４を扶持するようにオーバーラップ
させることにより、電荷保持容量１８を形威する。この
ようにして構威されるＴＦＴアレイ基板に、カラーフィ
ルタや透明導電膜を有する対向電極基板をその間に液晶
等を扶持して対向させ液晶表示装置を構威する。
従来の液晶表示装置は以上のように構威されており、次
段のゲート電極線を電荷保持容量電極としているので、
電荷保持容量が破壊し、ゲー１・電極線とドレイン電極
とが短絡することにより歩留まりが低下するという問題
点があった。
段のゲート電極線を電荷保持容量電極としているので、
電荷保持容量が破壊し、ゲー１・電極線とドレイン電極
とが短絡することにより歩留まりが低下するという問題
点があった。
この発明は、上記のような従来の問題点を解消するため
になされたもので、短絡の発生による歩留まり低下を少
なくできる液晶表示装置を得ることを目的とする。
になされたもので、短絡の発生による歩留まり低下を少
なくできる液晶表示装置を得ることを目的とする。
この発明に係る液晶表示装置は、ゲート電極線とドレイ
ン電極に接続された画素電極とが直接オーバーラップす
ることなく、これらがこれらゲート電極線と画素電極に
わたって形威された浮遊電極を介して容量性結合され、
該浮遊電極と上記ゲート電極線及び画素電極の間に形成
される複数の容量が直列結合された電荷保持容量を備え
たものである。
ン電極に接続された画素電極とが直接オーバーラップす
ることなく、これらがこれらゲート電極線と画素電極に
わたって形威された浮遊電極を介して容量性結合され、
該浮遊電極と上記ゲート電極線及び画素電極の間に形成
される複数の容量が直列結合された電荷保持容量を備え
たものである。
この発明においては、電荷保持容量が少なくとも直列の
２つの容量に分割されており、しかも画素電極とゲート
電極線とは直接オーバーラップしていないので、ゲート
電極線と画素電極とが直接短絡することはなく、ゲート
電極線と画素電極との短絡発生を低減できる。
２つの容量に分割されており、しかも画素電極とゲート
電極線とは直接オーバーラップしていないので、ゲート
電極線と画素電極とが直接短絡することはなく、ゲート
電極線と画素電極との短絡発生を低減できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による液晶表示装置のＴＦ
Ｔアレイ基板のｌ画素分を示す平面構戒図、第２図は第
１図のＡ−Ａ ’断面図、第３図は第１図の回路図であ
る。図において、１はソース電極線、２はゲート電極線
、３は次段（あるいは前段）のゲート電極線、４ばゲー
ト絶縁膜、５は半導体ｉ層、６は上部絶縁膜、７は半導
体ｎ″層、８はドレイン電極、９は画素電極、１０は保
護膜、１２は浮遊電極、１３は誘電体膜、１４は透明絶
縁基板、１５はＴＦＴ、１６はゲート・ドレイン間寄生
容量、１７は遮光膜、２１は電荷保持容量（１）、２２
は電荷保持容量（２）である。
Ｔアレイ基板のｌ画素分を示す平面構戒図、第２図は第
１図のＡ−Ａ ’断面図、第３図は第１図の回路図であ
る。図において、１はソース電極線、２はゲート電極線
、３は次段（あるいは前段）のゲート電極線、４ばゲー
ト絶縁膜、５は半導体ｉ層、６は上部絶縁膜、７は半導
体ｎ″層、８はドレイン電極、９は画素電極、１０は保
護膜、１２は浮遊電極、１３は誘電体膜、１４は透明絶
縁基板、１５はＴＦＴ、１６はゲート・ドレイン間寄生
容量、１７は遮光膜、２１は電荷保持容量（１）、２２
は電荷保持容量（２）である。
次に、本実施例の作製方法について述べる。
まず、ガラス等の透明絶縁基板１４上にＩＴ○等の透明
導電膜をＥＢ蒸着法で堆積する。この後、ホトエッチン
グ等の方法で、上記透明導電膜の不要部分を除去しアイ
ランド状に浮遊電極１２を形威する。次に、プラズマＣ
ＶＤ法やスバック法等で窒化シリコン，酸化シリコン．
あるいは酸化タンタル、あるいは、それらのいずれか２
層以上からなる誘電体膜１３を形或する。
導電膜をＥＢ蒸着法で堆積する。この後、ホトエッチン
グ等の方法で、上記透明導電膜の不要部分を除去しアイ
ランド状に浮遊電極１２を形威する。次に、プラズマＣ
ＶＤ法やスバック法等で窒化シリコン，酸化シリコン．
あるいは酸化タンタル、あるいは、それらのいずれか２
層以上からなる誘電体膜１３を形或する。
この後、スパッタ法等により、ＩＴ○等の透明導電薄膜
を形或する。その後、ホトエッチング等で、画素電極９
を形或する。このとき、浮遊電極１２と画素電極９とを
誘電体膜１３を扶持しながらオーバーランプさせて、電
荷保持容量（１）２１を形威する。
を形或する。その後、ホトエッチング等で、画素電極９
を形或する。このとき、浮遊電極１２と画素電極９とを
誘電体膜１３を扶持しながらオーバーランプさせて、電
荷保持容量（１）２１を形威する。
次に、スパッタ法等で、Ｃｒあるいは、Ｍｏ等の金属を
堆積する。この後、ホトエッチング等でゲート電極線２
，３を形或する。このとき、浮遊電極１２とゲート電極
線３とを誘電体膜１３を扶持しながらオーバーランプさ
せることで、電荷保持容量（２）２２を形威する。
堆積する。この後、ホトエッチング等でゲート電極線２
，３を形或する。このとき、浮遊電極１２とゲート電極
線３とを誘電体膜１３を扶持しながらオーバーランプさ
せることで、電荷保持容量（２）２２を形威する。
次に、窒化シリコン等のゲート絶縁膜４および水素化ア
モルファスシリコンｉ層等の半導体ｉ層５および上部絶
縁膜６を連続してプラズマＣＶＤ法等により堆積する。
モルファスシリコンｉ層等の半導体ｉ層５および上部絶
縁膜６を連続してプラズマＣＶＤ法等により堆積する。
その後、上部絶縁膜６をパターン加工する。次に、水素
化アモルファスシリコンｎ゛層等の半導体ｎ゛層７をプ
ラズマＣＶＤ法等で形威した後、パターン加工により、
画素電極９とドレイン電極１０とのコンタクトホールを
形戒する。そして、ＡＩ，Ｍｏ等の導電性薄膜をスパッ
タ法等で堆積し、ソース電極線１とドレイン電極８にパ
ターン加工する。さらに、不要な半導体ｎ゛層７および
、半導体ｉ層５をドライエンチング層でエッチオフし、
最後に窒化シリコン膜あるいは、酸化シリコン膜等をプ
ラズマＣＶＤ法等で堆積し、パターン加工して保護膜１
０とする。
化アモルファスシリコンｎ゛層等の半導体ｎ゛層７をプ
ラズマＣＶＤ法等で形威した後、パターン加工により、
画素電極９とドレイン電極１０とのコンタクトホールを
形戒する。そして、ＡＩ，Ｍｏ等の導電性薄膜をスパッ
タ法等で堆積し、ソース電極線１とドレイン電極８にパ
ターン加工する。さらに、不要な半導体ｎ゛層７および
、半導体ｉ層５をドライエンチング層でエッチオフし、
最後に窒化シリコン膜あるいは、酸化シリコン膜等をプ
ラズマＣＶＤ法等で堆積し、パターン加工して保護膜１
０とする。
上述のように形威されたＴＦＴアレイ基板と、透明電極
およびカラーフィルタ等を有する対向電極基板との間に
液晶等の表示材料が挟持され液晶表示装置が製造される
。
およびカラーフィルタ等を有する対向電極基板との間に
液晶等の表示材料が挟持され液晶表示装置が製造される
。
このように本実施例では、画素電極を前段あるいは次段
のゲート電極とオーバーラップしないように配置すると
ともに．該画素電極とゲート電極とにわたる浮遊電極を
設け、この浮ｉ電極と上記画素電極，及びこの浮遊電極
とゲート電極との間に形威される容量の直列結合により
画素電極とゲート電極とを容量結合する構成としたから
、浮遊電極と上記画素電極，あるいは浮遊電極とゲート
電極との間のいずれかで短絡が生してもゲートドレイン
間の短絡は生しない。従って、トランジスタ短絡による
歩留り低下を低減できる。
のゲート電極とオーバーラップしないように配置すると
ともに．該画素電極とゲート電極とにわたる浮遊電極を
設け、この浮ｉ電極と上記画素電極，及びこの浮遊電極
とゲート電極との間に形威される容量の直列結合により
画素電極とゲート電極とを容量結合する構成としたから
、浮遊電極と上記画素電極，あるいは浮遊電極とゲート
電極との間のいずれかで短絡が生してもゲートドレイン
間の短絡は生しない。従って、トランジスタ短絡による
歩留り低下を低減できる。
なお上記実施例では、ＴＦＴ構成に上部絶縁膜６を用い
た場合について示したが、第４図，第５図に示したＴ
Ｆ Ｔ構戒に上部絶縁膜を用いないＴＦＴ構造であって
もよい。
た場合について示したが、第４図，第５図に示したＴ
Ｆ Ｔ構戒に上部絶縁膜を用いないＴＦＴ構造であって
もよい。
また、上記実施例では、最初に浮遊電極１２を形威し、
誘電体膜１３を用いた例を示したが、第６図，第７図あ
るいは第８図，第９図に示したように、浮遊電極１２を
ソース・ドレイン電極材料を用いて形威し、浮遊電極１
２とゲート電極線３と画素電極９とゲート絶縁膜４によ
って電荷保持容量（１）２１．電荷保持容量（２） ２
２を形或することもできる。さらに上記の両方を備え
ることも可能である。
誘電体膜１３を用いた例を示したが、第６図，第７図あ
るいは第８図，第９図に示したように、浮遊電極１２を
ソース・ドレイン電極材料を用いて形威し、浮遊電極１
２とゲート電極線３と画素電極９とゲート絶縁膜４によ
って電荷保持容量（１）２１．電荷保持容量（２） ２
２を形或することもできる。さらに上記の両方を備え
ることも可能である。
また、上記実施例では、すべて浮遊電極１２を１個とし
た場合について示したが、第１０図に示すように複数個
有してもよい。例えば第１図において浮遊電極１２を４
個とした場合、第１１図に示すような構戒となる。
た場合について示したが、第１０図に示すように複数個
有してもよい。例えば第１図において浮遊電極１２を４
個とした場合、第１１図に示すような構戒となる。
以上のように、この発明によれば、ゲート電極線と画素
電極との間に形成する電荷保持容量をゲート電極線と画
素電極とのオーバーラップなしに構威したのでゲート電
極線と画素電極との短絡発生を低減する効果がある。ま
た、電荷保持容量を直列の複数のキャパシタで形威して
いるので、そのうちひとつが短絡しても電荷保持容量と
して或立するという冗長性をもたせることができる効果
がある。
電極との間に形成する電荷保持容量をゲート電極線と画
素電極とのオーバーラップなしに構威したのでゲート電
極線と画素電極との短絡発生を低減する効果がある。ま
た、電荷保持容量を直列の複数のキャパシタで形威して
いるので、そのうちひとつが短絡しても電荷保持容量と
して或立するという冗長性をもたせることができる効果
がある。
第１図は本発明の実施例の液晶表示装置のＴＦＴアレイ
基板の１洒素分を示す平面構成図、第２施例による液晶
表示装置のＴＦＴアレイ基板のｌ画素分を示す平面構或
図、第５図，第７図，第９図は各々第４図，第６図．第
８図のＡ−Ａ ′断面図、第１０図は本発明の他の実施
例において浮遊電極を複数個有する場合の回路図、第１
１図は第１０図の場合について浮遊電極を４個備えた場
合の平面構戒図、第１２図は従来の液晶表示装置のＴＦ
Ｔアレイ基板の１画素分を示す平面構成図、第１３図は
第１２図のＡ−Ａ ’断面図、第１４図は第１２図の等
価回路図である。 １・・・ソース電極線、２・・・ゲート電極線、３・・
・次段（あるいは前段）のゲート電極線、４・・・ゲー
ト絶縁膜、８・・・ドレイン電極、９・・・画素電極、
１２９ １０ ・・・浮遊電極、ｌ３・・・誘電体膜、１４・・・透明
絶縁基板、Ｉ５・・・ＴＦＴ、２２・・・電荷保持容ｆ
ｉｌ、２２・・電荷保持容量２、３５・・・液晶。 なお図中同一符号は同一又は相当部分を示す。
基板の１洒素分を示す平面構成図、第２施例による液晶
表示装置のＴＦＴアレイ基板のｌ画素分を示す平面構或
図、第５図，第７図，第９図は各々第４図，第６図．第
８図のＡ−Ａ ′断面図、第１０図は本発明の他の実施
例において浮遊電極を複数個有する場合の回路図、第１
１図は第１０図の場合について浮遊電極を４個備えた場
合の平面構戒図、第１２図は従来の液晶表示装置のＴＦ
Ｔアレイ基板の１画素分を示す平面構成図、第１３図は
第１２図のＡ−Ａ ’断面図、第１４図は第１２図の等
価回路図である。 １・・・ソース電極線、２・・・ゲート電極線、３・・
・次段（あるいは前段）のゲート電極線、４・・・ゲー
ト絶縁膜、８・・・ドレイン電極、９・・・画素電極、
１２９ １０ ・・・浮遊電極、ｌ３・・・誘電体膜、１４・・・透明
絶縁基板、Ｉ５・・・ＴＦＴ、２２・・・電荷保持容ｆ
ｉｌ、２２・・電荷保持容量２、３５・・・液晶。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- （１）透明絶縁性基板上に並設された複数のゲート電極
線、該ゲート電極線に交差する複数のソース電極線、上
記電極線の交差部に設けられた薄膜トランジスタ（以下
ＴＦＴと略す）、及び該ＴＦＴのドレインに接続された
画素電極を具備するＴＦＴアレイ基板と、該ＴＦＴアレ
イ基板に対向し設けられた対向電極基板と、該対向電極
基板と上記ＴＦＴアレイ基板の間に挟持される液晶表示
材料とを有する液晶表示装置において、 上記画素電極は、該画素電極が設けられたＴＦＴの次段
あるいは前段のゲート電極線と、直接オーバーラップす
ることなく、複数のキャパシタの直列結合よりなる容量
性結合をしていることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444489A JPH07113730B2 (ja) | 1989-09-08 | 1989-09-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444489A JPH07113730B2 (ja) | 1989-09-08 | 1989-09-08 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396923A true JPH0396923A (ja) | 1991-04-22 |
| JPH07113730B2 JPH07113730B2 (ja) | 1995-12-06 |
Family
ID=16971107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23444489A Expired - Lifetime JPH07113730B2 (ja) | 1989-09-08 | 1989-09-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113730B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05289104A (ja) * | 1992-04-10 | 1993-11-05 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JPH0815720A (ja) * | 1994-06-27 | 1996-01-19 | Furontetsuku:Kk | 電気光学素子 |
| WO1997012277A1 (fr) * | 1995-09-27 | 1997-04-03 | Seiko Epson Corporation | Dispositif d'affichage, appareil electronique et procede de fabrication de ce dispositif d'affichage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732484A (en) * | 1980-08-06 | 1982-02-22 | Canon Kk | Display unit |
-
1989
- 1989-09-08 JP JP23444489A patent/JPH07113730B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07113730B2 (ja) | 1995-12-06 |
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