JPH0815720A - 電気光学素子 - Google Patents
電気光学素子Info
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- JPH0815720A JPH0815720A JP14513994A JP14513994A JPH0815720A JP H0815720 A JPH0815720 A JP H0815720A JP 14513994 A JP14513994 A JP 14513994A JP 14513994 A JP14513994 A JP 14513994A JP H0815720 A JPH0815720 A JP H0815720A
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Abstract
(57)【要約】
【目的】 寄生容量の発生に起因する不具合を防止しつ
つ、液晶表示面に、蓄積容量共通配線に沿って発生する
暗部の発生を抑制する。 【構成】 対向配置された一対の基板の間に電気光学材
料が挟持され、一方の基板の表面には複数の信号配線Ｓ
と複数の走査配線Ｇとが交差して形成され、信号配線と
走査配線とが形成する複数の交差部に、それぞれ透明画
素電極と薄膜トランジスタ３と蓄積容量Ｃが形成されて
いる電気光学素子において、各蓄積容量Ｃの、画素電極
と誘電体層を介して対向する容量電極２８は、互いに蓄
積容量共通配線２４により電気的に接続されると共に、
走査配線と信号配線と対向電極とは電気的に絶縁されて
いる。
つ、液晶表示面に、蓄積容量共通配線に沿って発生する
暗部の発生を抑制する。 【構成】 対向配置された一対の基板の間に電気光学材
料が挟持され、一方の基板の表面には複数の信号配線Ｓ
と複数の走査配線Ｇとが交差して形成され、信号配線と
走査配線とが形成する複数の交差部に、それぞれ透明画
素電極と薄膜トランジスタ３と蓄積容量Ｃが形成されて
いる電気光学素子において、各蓄積容量Ｃの、画素電極
と誘電体層を介して対向する容量電極２８は、互いに蓄
積容量共通配線２４により電気的に接続されると共に、
走査配線と信号配線と対向電極とは電気的に絶縁されて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタと蓄
積容量が形成されてなる電気光学素子に係わり、詳しく
は蓄積容量の一方の電極の構造に関する。
積容量が形成されてなる電気光学素子に係わり、詳しく
は蓄積容量の一方の電極の構造に関する。
【０００２】
【従来の技術】図８は、薄膜トランジスタをスイッチ素
子に用いたアクティブマトリックス液晶表示装置の等価
回路の一構成例を示すものである。図８において、多数
の走査配線Ｇi-1，Ｇi，Ｇi+1，・・・と、多数の信号配
線，Ｓj，Ｓj+1，・・・とがマトリックス状に交差して配
線され、各走査配線Ｇ・・・は走査回路に、各信号配線Ｓ・
・・は信号供給回路にそれぞれ接続されている。また、各
線の交差部分の近傍には、薄膜トランジスタＴij・・・が
設けられ、これらの薄膜トランジスタＴij・・・のドレイ
ン電極Ｄにコンデンサとなる容量部Ｃij・・・と液晶素子
ＬＣij・・・が接続されて回路が構成されている。
子に用いたアクティブマトリックス液晶表示装置の等価
回路の一構成例を示すものである。図８において、多数
の走査配線Ｇi-1，Ｇi，Ｇi+1，・・・と、多数の信号配
線，Ｓj，Ｓj+1，・・・とがマトリックス状に交差して配
線され、各走査配線Ｇ・・・は走査回路に、各信号配線Ｓ・
・・は信号供給回路にそれぞれ接続されている。また、各
線の交差部分の近傍には、薄膜トランジスタＴij・・・が
設けられ、これらの薄膜トランジスタＴij・・・のドレイ
ン電極Ｄにコンデンサとなる容量部Ｃij・・・と液晶素子
ＬＣij・・・が接続されて回路が構成されている。
【０００３】図８に示す従来構成の回路においては、走
査配線Ｇi・・・を順次走査して１つの走査配線Ｇi上のす
べての薄膜トランジスタＴ・・・を一斉にオン状態とし、
この走査に同期させて信号供給回路から信号配線Ｓj・・・
を介し、このオン状態の薄膜トランジスタＴijに接続さ
れている容量部Ｃijのうち、表示するべき液晶素子に対
応した容量部Ｃijおよび液晶素子ＬＣijに信号電荷を蓄
積する。この蓄積された信号電荷は、薄膜トランジスタ
Ｔijがオフ状態になっても次の走査に至るまでは対応す
る液晶素子を励起し続けるので、液晶素子が制御信号に
より制御され、表示できたことになる。即ち、このよう
な駆動を行なうことで、外部の駆動用の回路からは時分
割駆動していても、各液晶素子はスタティック駆動され
ていることになる。
査配線Ｇi・・・を順次走査して１つの走査配線Ｇi上のす
べての薄膜トランジスタＴ・・・を一斉にオン状態とし、
この走査に同期させて信号供給回路から信号配線Ｓj・・・
を介し、このオン状態の薄膜トランジスタＴijに接続さ
れている容量部Ｃijのうち、表示するべき液晶素子に対
応した容量部Ｃijおよび液晶素子ＬＣijに信号電荷を蓄
積する。この蓄積された信号電荷は、薄膜トランジスタ
Ｔijがオフ状態になっても次の走査に至るまでは対応す
る液晶素子を励起し続けるので、液晶素子が制御信号に
より制御され、表示できたことになる。即ち、このよう
な駆動を行なうことで、外部の駆動用の回路からは時分
割駆動していても、各液晶素子はスタティック駆動され
ていることになる。
【０００４】図９〜図１１は、図８に等価回路で示した
従来のアクティブマトリックス液晶表示装置において、
走査配線Ｇと信号配線Ｓなどを実際に備えたアクティブ
マトリックス基板の一構造例の要部を示す。図９〜図１
１に示すアクティブマトリックス基板においては、ガラ
スなどの透明基板１上に、走査配線Ｇと信号配線Ｓとが
マトリックス状に配線されている。そして、走査配線Ｇ
と信号配線Ｓとの交差部分の近傍に薄膜トランジスタ３
が設けられている。
従来のアクティブマトリックス液晶表示装置において、
走査配線Ｇと信号配線Ｓなどを実際に備えたアクティブ
マトリックス基板の一構造例の要部を示す。図９〜図１
１に示すアクティブマトリックス基板においては、ガラ
スなどの透明基板１上に、走査配線Ｇと信号配線Ｓとが
マトリックス状に配線されている。そして、走査配線Ｇ
と信号配線Ｓとの交差部分の近傍に薄膜トランジスタ３
が設けられている。
【０００５】図９と図１０に示す薄膜トランジスタ３
は、逆スタガ型の一般的な構成のものであり、走査配線
Ｇから引き出して設けたゲート電極７と画素電極１５を
設け、その上に絶縁膜９を設け、このゲート絶縁膜９上
にアモルファスシリコン（ａ-Ｓｉ）からなる半導体膜
１０ａを設け、更にこの半導体膜１０ａ上に、ｎ+型ａ
−Ｓｉ層１０ｃを設け、その上に導電体からなるドレイ
ン電極１１とソース電極１２とを設けて構成されてい
る。また、ドレイン電極１１が画素電極１５に接続さ
れ、ソース電極１２が信号配線Ｓに接続されるととも
に、ドレイン電極１１やソース電極１２の上方にこれら
を覆うパッシベーション膜１３が形成されている。 そ
して、前記構成のアクティブマトリックス基板の上方
に、液晶１６と他方の基板１７とが設けられ、前記パッ
シベーション膜１３と基板１７において、液晶１６と接
する面には配向膜が形成されている。従って、前記画素
電極１５が前記液晶１６の分子に電界を印加すると液晶
分子の配向制御ができるようになっている。
は、逆スタガ型の一般的な構成のものであり、走査配線
Ｇから引き出して設けたゲート電極７と画素電極１５を
設け、その上に絶縁膜９を設け、このゲート絶縁膜９上
にアモルファスシリコン（ａ-Ｓｉ）からなる半導体膜
１０ａを設け、更にこの半導体膜１０ａ上に、ｎ+型ａ
−Ｓｉ層１０ｃを設け、その上に導電体からなるドレイ
ン電極１１とソース電極１２とを設けて構成されてい
る。また、ドレイン電極１１が画素電極１５に接続さ
れ、ソース電極１２が信号配線Ｓに接続されるととも
に、ドレイン電極１１やソース電極１２の上方にこれら
を覆うパッシベーション膜１３が形成されている。 そ
して、前記構成のアクティブマトリックス基板の上方
に、液晶１６と他方の基板１７とが設けられ、前記パッ
シベーション膜１３と基板１７において、液晶１６と接
する面には配向膜が形成されている。従って、前記画素
電極１５が前記液晶１６の分子に電界を印加すると液晶
分子の配向制御ができるようになっている。
【０００６】
【発明が解決しようとする課題】ところで、前記液晶１
６に同極性の電荷を印加し続けると、直流成分によって
液晶１６に接している配向膜のイオン成分が片方にかた
まり、吸着した電荷により電場が生じて表示が焼き付い
てしまう問題がある。そこで、画素電極１５に印加する
電圧の極性が逆になっても液晶は同じ光透過特性を有す
ることを利用し、液晶の交流駆動を行ない、前記焼き付
きの問題の解消を図ることが行われている。
６に同極性の電荷を印加し続けると、直流成分によって
液晶１６に接している配向膜のイオン成分が片方にかた
まり、吸着した電荷により電場が生じて表示が焼き付い
てしまう問題がある。そこで、画素電極１５に印加する
電圧の極性が逆になっても液晶は同じ光透過特性を有す
ることを利用し、液晶の交流駆動を行ない、前記焼き付
きの問題の解消を図ることが行われている。
【０００７】ところが、液晶を交流駆動した場合、薄膜
トランジスタの寄生容量が原因で、ゲート電圧が画素電
極１５に飛び込み、画素電極１５の電位の動的電圧シフ
トが発生する。前記電圧シフトを発生させる寄生容量と
は、アクティブマトリックス液晶表示装置の一部に形成
したゲート絶縁膜９が容量化してしまうためのものであ
る。これは、図９〜図１１に示す実際の液晶表示素子の
構造において、基板１上に走査配線Ｇや画素電極１５を
形成した後に、これらを覆うゲート絶縁膜９を形成し、
このゲート絶縁膜９上に種々の成膜を行なって薄膜状の
トランジスタ３を形成する関係から、ゲート電極７とド
レイン電極１１との間のゲート絶縁膜の部分が容量を形
成し、これが寄生容量となってしまうことに起因してお
り、現在のアクティブマトリックス液晶表示装置では構
造的に避けられないものである。
トランジスタの寄生容量が原因で、ゲート電圧が画素電
極１５に飛び込み、画素電極１５の電位の動的電圧シフ
トが発生する。前記電圧シフトを発生させる寄生容量と
は、アクティブマトリックス液晶表示装置の一部に形成
したゲート絶縁膜９が容量化してしまうためのものであ
る。これは、図９〜図１１に示す実際の液晶表示素子の
構造において、基板１上に走査配線Ｇや画素電極１５を
形成した後に、これらを覆うゲート絶縁膜９を形成し、
このゲート絶縁膜９上に種々の成膜を行なって薄膜状の
トランジスタ３を形成する関係から、ゲート電極７とド
レイン電極１１との間のゲート絶縁膜の部分が容量を形
成し、これが寄生容量となってしまうことに起因してお
り、現在のアクティブマトリックス液晶表示装置では構
造的に避けられないものである。
【０００８】そこで従来では、以下に説明する蓄積容量
を液晶表示装置に組み込むことにより前記の寄生容量の
問題の解消を図っている。即ち、従来の液晶表示装置に
おいては、前記の要因によってその容量値などが多少変
動しても図８に示す等価回路において、容量部Ｃijの容
量が十分に大きければ、前記の影響が少なくなることを
利用し、例えば図１１に示すように、画素電極１５上に
形成されたゲート絶縁膜９の上に容量電極２８を設け、
この容量電極２８と画素電極１５とにより蓄積容量を形
成している。なお、図１１に示す構造においては、信号
配線と同じ層を加工して容量電極２８を設けて蓄積容量
が構成されている。
を液晶表示装置に組み込むことにより前記の寄生容量の
問題の解消を図っている。即ち、従来の液晶表示装置に
おいては、前記の要因によってその容量値などが多少変
動しても図８に示す等価回路において、容量部Ｃijの容
量が十分に大きければ、前記の影響が少なくなることを
利用し、例えば図１１に示すように、画素電極１５上に
形成されたゲート絶縁膜９の上に容量電極２８を設け、
この容量電極２８と画素電極１５とにより蓄積容量を形
成している。なお、図１１に示す構造においては、信号
配線と同じ層を加工して容量電極２８を設けて蓄積容量
が構成されている。
【０００９】そして、これら各薄膜トランジスタに付随
する蓄積容量は、図１２，１３に示すように、蓄積容量
共通配線１８に接続されている。この蓄積容量共通配線
１８は、走査配線Ｇ及び信号配線Ｓと、保護回路薄膜ト
ランジスタ２０を介して接続されている基準電位配線の
作用を兼ねるものである。尚、図１２，１３に示すよう
に、寄生抵抗Ｒ1は、蓄積容量共通配線１８上であっ
て、各蓄積容量Ｃと、保護回路薄膜トランジスタ２０の
間に位置するようにみなすことができる。尚、図１３に
おいて、符号２２は、コンタクト孔を示す。
する蓄積容量は、図１２，１３に示すように、蓄積容量
共通配線１８に接続されている。この蓄積容量共通配線
１８は、走査配線Ｇ及び信号配線Ｓと、保護回路薄膜ト
ランジスタ２０を介して接続されている基準電位配線の
作用を兼ねるものである。尚、図１２，１３に示すよう
に、寄生抵抗Ｒ1は、蓄積容量共通配線１８上であっ
て、各蓄積容量Ｃと、保護回路薄膜トランジスタ２０の
間に位置するようにみなすことができる。尚、図１３に
おいて、符号２２は、コンタクト孔を示す。
【００１０】ところが、上記構成の電気光学素子である
と、各蓄積容量Ｃの、画素電極と誘電体層を介して対向
する側の電極である容量電極２８に保護回路２０を介し
て信号電圧が漏れ込み、その為、容量電極２８に沿っ
て、液晶表示面に、視認し得てしまうほどの縦方向の暗
部が生じてしまい、非常に不都合であった。
と、各蓄積容量Ｃの、画素電極と誘電体層を介して対向
する側の電極である容量電極２８に保護回路２０を介し
て信号電圧が漏れ込み、その為、容量電極２８に沿っ
て、液晶表示面に、視認し得てしまうほどの縦方向の暗
部が生じてしまい、非常に不都合であった。
【００１１】本発明は前記事情に鑑みてなされたもので
あり、寄生容量の発生に起因する不具合を防止しつつ、
液晶表示面に、容量電極に沿って発生する縦方向の暗部
の発生を抑制することを目的とする。
あり、寄生容量の発生に起因する不具合を防止しつつ、
液晶表示面に、容量電極に沿って発生する縦方向の暗部
の発生を抑制することを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の発明は前
記課題を解決するために、対向配置された一対の基板の
間に電気光学材料が挟持され、前記一方の基板の表面に
は複数の信号配線と複数の走査配線とが交差して形成さ
れ、前記信号配線と走査配線とが形成する複数の交差部
に、それぞれ透明画素電極と薄膜トランジスタと蓄積容
量が形成され、薄膜トランジスタのゲート電極が前記走
査配線に、ドレイン電極が前記透明画素電極に、ソース
電極が前記信号配線にそれぞれ接続され、前記透明画素
電極が、前記薄膜トランジスタに形成されている半導体
膜およびゲート絶縁膜の基板側に形成され、他方の基板
の表面には対向電極が形成されている電気光学素子にお
いて、各蓄積容量の、前記画素電極と誘電体層を介して
対向する容量電極は、互いに蓄積容量共通配線により電
気的に接続されると共に、前記走査配線と信号配線と対
向電極とは電気的に絶縁されていることを特徴とするも
のである。
記課題を解決するために、対向配置された一対の基板の
間に電気光学材料が挟持され、前記一方の基板の表面に
は複数の信号配線と複数の走査配線とが交差して形成さ
れ、前記信号配線と走査配線とが形成する複数の交差部
に、それぞれ透明画素電極と薄膜トランジスタと蓄積容
量が形成され、薄膜トランジスタのゲート電極が前記走
査配線に、ドレイン電極が前記透明画素電極に、ソース
電極が前記信号配線にそれぞれ接続され、前記透明画素
電極が、前記薄膜トランジスタに形成されている半導体
膜およびゲート絶縁膜の基板側に形成され、他方の基板
の表面には対向電極が形成されている電気光学素子にお
いて、各蓄積容量の、前記画素電極と誘電体層を介して
対向する容量電極は、互いに蓄積容量共通配線により電
気的に接続されると共に、前記走査配線と信号配線と対
向電極とは電気的に絶縁されていることを特徴とするも
のである。
【００１３】請求項２記載の電気光学素子は、対向配置
された一対の基板の間に電気光学材料が挟持され、前記
一方の基板の表面には複数の信号配線と複数の走査配線
とが交差して形成され、前記信号配線と走査配線とが形
成する複数の交差部に、それぞれ透明画素電極と薄膜ト
ランジスタと蓄積容量が形成され、前記薄膜トランジス
タのゲート電極が前記走査配線に、ドレイン電極が前記
透明画素電極に、ソース電極が前記信号配線にそれぞれ
接続され、前記透明画素電極が、前記薄膜トランジスタ
に形成されている半導体膜およびゲート絶縁膜の基板側
に形成され、他方の基板の表面には対向電極が形成され
ている電気光学素子において、各蓄積容量の、前記画素
電極と誘電体層を介して対向する容量電極は、互いに蓄
積容量共通配線により電気的に接続されると共に、容量
電極は、電気的にフローティング状態であることを特徴
とするものである。
された一対の基板の間に電気光学材料が挟持され、前記
一方の基板の表面には複数の信号配線と複数の走査配線
とが交差して形成され、前記信号配線と走査配線とが形
成する複数の交差部に、それぞれ透明画素電極と薄膜ト
ランジスタと蓄積容量が形成され、前記薄膜トランジス
タのゲート電極が前記走査配線に、ドレイン電極が前記
透明画素電極に、ソース電極が前記信号配線にそれぞれ
接続され、前記透明画素電極が、前記薄膜トランジスタ
に形成されている半導体膜およびゲート絶縁膜の基板側
に形成され、他方の基板の表面には対向電極が形成され
ている電気光学素子において、各蓄積容量の、前記画素
電極と誘電体層を介して対向する容量電極は、互いに蓄
積容量共通配線により電気的に接続されると共に、容量
電極は、電気的にフローティング状態であることを特徴
とするものである。
【００１４】請求項３記載の電気光学素子は、対向配置
された一対の基板の間に電気光学材料が挟持され、前記
一方の基板の表面には複数の信号配線と複数の走査配線
とが交差して形成され、前記信号配線と走査配線とが形
成する複数の交差部に、それぞれ透明画素電極と薄膜ト
ランジスタと蓄積容量が形成され、前記薄膜トランジス
タのゲート電極が前記走査配線に、ドレイン電極が前記
透明画素電極に、ソース電極が前記信号配線にそれぞれ
接続され、前記透明画素電極が、前記薄膜トランジスタ
に形成されている半導体膜およびゲート絶縁膜の基板側
に形成され、他方の基板の表面には対向電極が形成され
ている電気光学素子において、各蓄積容量の、前記画素
電極と誘電体層を介して対向する容量電極は、互いに蓄
積容量共通配線により電気的に接続され、該蓄積容量共
通配線と、前記走査配線または前記信号配線とは電気的
に接続され、その蓄積容量共通配線と、前記走査配線ま
たは前記信号配線との間の抵抗値は、前記蓄積容量共通
配線を介して隣接している容量電極間の抵抗値の１０5
倍以上であることを特徴とするものである。
された一対の基板の間に電気光学材料が挟持され、前記
一方の基板の表面には複数の信号配線と複数の走査配線
とが交差して形成され、前記信号配線と走査配線とが形
成する複数の交差部に、それぞれ透明画素電極と薄膜ト
ランジスタと蓄積容量が形成され、前記薄膜トランジス
タのゲート電極が前記走査配線に、ドレイン電極が前記
透明画素電極に、ソース電極が前記信号配線にそれぞれ
接続され、前記透明画素電極が、前記薄膜トランジスタ
に形成されている半導体膜およびゲート絶縁膜の基板側
に形成され、他方の基板の表面には対向電極が形成され
ている電気光学素子において、各蓄積容量の、前記画素
電極と誘電体層を介して対向する容量電極は、互いに蓄
積容量共通配線により電気的に接続され、該蓄積容量共
通配線と、前記走査配線または前記信号配線とは電気的
に接続され、その蓄積容量共通配線と、前記走査配線ま
たは前記信号配線との間の抵抗値は、前記蓄積容量共通
配線を介して隣接している容量電極間の抵抗値の１０5
倍以上であることを特徴とするものである。
【００１５】請求項４記載の電気光学素子は、対向配置
された一対の基板の間に電気光学材料が挟持され、前記
一方の基板の表面には複数の信号配線と複数の走査配線
とが交差して形成され、前記信号配線と走査配線とが形
成する複数の交差部に、それぞれ透明画素電極と薄膜ト
ランジスタと蓄積容量が形成され、前記薄膜トランジス
タのゲート電極が前記走査配線に、ドレイン電極が前記
透明画素電極に、ソース電極が前記信号配線にそれぞれ
接続され、前記透明画素電極が、前記薄膜トランジスタ
に形成されている半導体膜およびゲート絶縁膜の基板側
に形成され、他方の基板の表面には対向電極が形成され
ている電気光学素子において、各蓄積容量の、前記画素
電極と誘電体層を介して対向する容量電極は、互いに蓄
積容量共通配線により電気的に接続され、前記蓄積容量
共通配線は、前記走査配線のオフレベルの電位と前記信
号配線の平均電位との間の電位に設定されていることを
特徴とするものである。
された一対の基板の間に電気光学材料が挟持され、前記
一方の基板の表面には複数の信号配線と複数の走査配線
とが交差して形成され、前記信号配線と走査配線とが形
成する複数の交差部に、それぞれ透明画素電極と薄膜ト
ランジスタと蓄積容量が形成され、前記薄膜トランジス
タのゲート電極が前記走査配線に、ドレイン電極が前記
透明画素電極に、ソース電極が前記信号配線にそれぞれ
接続され、前記透明画素電極が、前記薄膜トランジスタ
に形成されている半導体膜およびゲート絶縁膜の基板側
に形成され、他方の基板の表面には対向電極が形成され
ている電気光学素子において、各蓄積容量の、前記画素
電極と誘電体層を介して対向する容量電極は、互いに蓄
積容量共通配線により電気的に接続され、前記蓄積容量
共通配線は、前記走査配線のオフレベルの電位と前記信
号配線の平均電位との間の電位に設定されていることを
特徴とするものである。
【００１６】請求項５記載の電気光学素子は、上記請求
項１〜４のいずれかに記載されている電気光学素子にお
いて、電気光学材料が液晶であることを特徴とするもの
である。
項１〜４のいずれかに記載されている電気光学素子にお
いて、電気光学材料が液晶であることを特徴とするもの
である。
【００１７】
【作用】本発明の電気光学素子であると、基板上に設け
られた複数の各薄膜トランジスタに付随して蓄積容量が
形成され、各蓄積容量における画素電極と誘電体層を介
して対向する側の電極である容量電極が、蓄積容量共通
配線によりそれぞれ電気的に接続されているので、寄生
容量を低減し、画素電極の動的電圧シフトを抑制するこ
とができる。
られた複数の各薄膜トランジスタに付随して蓄積容量が
形成され、各蓄積容量における画素電極と誘電体層を介
して対向する側の電極である容量電極が、蓄積容量共通
配線によりそれぞれ電気的に接続されているので、寄生
容量を低減し、画素電極の動的電圧シフトを抑制するこ
とができる。
【００１８】ここで、請求項１記載の発明であると、蓄
積容量共通配線は、走査配線、信号配線、対向電極と絶
縁されていることから、容量電極の電位が安定し、表示
面の暗部の発生を抑制することができるようになる。
積容量共通配線は、走査配線、信号配線、対向電極と絶
縁されていることから、容量電極の電位が安定し、表示
面の暗部の発生を抑制することができるようになる。
【００１９】また、請求項２記載の発明であると、容量
電極が電気的にフローティング状態にあるため、容量電
極の電位が安定し、表示面の暗部の発生を抑制すること
ができるようになる。
電極が電気的にフローティング状態にあるため、容量電
極の電位が安定し、表示面の暗部の発生を抑制すること
ができるようになる。
【００２０】請求項３記載の発明であると、蓄積容量共
通配線が、走査配線、信号配線と電気的に接続されてい
るものの、その蓄積容量共通配線と、走査配線または信
号配線との間の抵抗値は、蓄積容量共通配線を介して隣
接している容量電極間の抵抗値の１０5倍以上であるた
め、容量電極の電位が安定し、表示面の暗部の発生を抑
制することができるようになる。
通配線が、走査配線、信号配線と電気的に接続されてい
るものの、その蓄積容量共通配線と、走査配線または信
号配線との間の抵抗値は、蓄積容量共通配線を介して隣
接している容量電極間の抵抗値の１０5倍以上であるた
め、容量電極の電位が安定し、表示面の暗部の発生を抑
制することができるようになる。
【００２１】請求項４記載の発明であると、蓄積容量共
通配線の電位を、走査配線のオフレベルの電位と信号配
線の平均電位の間の電位に設定することから、容量電極
の電位が安定し、表示面の暗部の発生を抑制することが
できるようになる。
通配線の電位を、走査配線のオフレベルの電位と信号配
線の平均電位の間の電位に設定することから、容量電極
の電位が安定し、表示面の暗部の発生を抑制することが
できるようになる。
【００２２】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。 〔実施例１〕図１は本発明に係る電気光学素子を液晶表
示装置用の薄膜トランジスタアレイ基板に適用した一例
を示すもので、対向配置された一対の基板の間に、電気
光学材料である液晶が挟持されるが、その一方の基板の
表面を示すものである。即ち、この基板上には複数の信
号配線Ｓと複数の走査配線Ｇとが、各配線がゲート絶縁
膜で絶縁されるように、交差して形成され、信号配線Ｓ
と走査配線Ｇとが形成する複数のそれぞれの交差部に、
平面矩形状の透明画素電極１５，１５，・・・と、チャネ
ルエッチ型の薄膜トランジスタ３，３，・・・と、蓄積容
量Ｃ，Ｃ，・・・とが形成されている。
て説明する。 〔実施例１〕図１は本発明に係る電気光学素子を液晶表
示装置用の薄膜トランジスタアレイ基板に適用した一例
を示すもので、対向配置された一対の基板の間に、電気
光学材料である液晶が挟持されるが、その一方の基板の
表面を示すものである。即ち、この基板上には複数の信
号配線Ｓと複数の走査配線Ｇとが、各配線がゲート絶縁
膜で絶縁されるように、交差して形成され、信号配線Ｓ
と走査配線Ｇとが形成する複数のそれぞれの交差部に、
平面矩形状の透明画素電極１５，１５，・・・と、チャネ
ルエッチ型の薄膜トランジスタ３，３，・・・と、蓄積容
量Ｃ，Ｃ，・・・とが形成されている。
【００２３】薄膜トランジスタ３は、図１０，１１で示
したように、走査配線Ｇから引き出して設けたゲート電
極７と画素電極１５を設け、その上に絶縁膜９を設け、
このゲート絶縁膜９上に、アモルファスシリコン（ａ-
Ｓｉ）からなる半導体膜１０ａを設け、更にこの半導体
膜１０ａ上に、ｎ+型ａ−Ｓｉ層１０ｃを設け、その上
に導電体からなるドレイン電極１１とソース電極１２と
を設けて構成される。また、ドレイン電極１１が画素電
極１５に接続され、ソース電極１２が信号配線Ｓに接続
されるとともに、ドレイン電極１１やソース電極１２の
上方にこれらを覆うパッシベーション膜１３が形成され
ている。そして、前記構成のアクティブマトリックス基
板の上方に、液晶１６と他方の基板１７とが設けられ、
前記パッシベーション膜１３と基板１７において、液晶
１６と接する面には配向膜が形成されている。従って、
前記画素電極１５が前記液晶１６の分子に電界を印加す
ると液晶分子の配向制御ができるようになっている。
したように、走査配線Ｇから引き出して設けたゲート電
極７と画素電極１５を設け、その上に絶縁膜９を設け、
このゲート絶縁膜９上に、アモルファスシリコン（ａ-
Ｓｉ）からなる半導体膜１０ａを設け、更にこの半導体
膜１０ａ上に、ｎ+型ａ−Ｓｉ層１０ｃを設け、その上
に導電体からなるドレイン電極１１とソース電極１２と
を設けて構成される。また、ドレイン電極１１が画素電
極１５に接続され、ソース電極１２が信号配線Ｓに接続
されるとともに、ドレイン電極１１やソース電極１２の
上方にこれらを覆うパッシベーション膜１３が形成され
ている。そして、前記構成のアクティブマトリックス基
板の上方に、液晶１６と他方の基板１７とが設けられ、
前記パッシベーション膜１３と基板１７において、液晶
１６と接する面には配向膜が形成されている。従って、
前記画素電極１５が前記液晶１６の分子に電界を印加す
ると液晶分子の配向制御ができるようになっている。
【００２４】ここで、蓄積容量Ｃにおける、画素電極１
５と誘電体層を介して対向する電極を容量電極２８とす
ると、この容量電極２８は、他の蓄積容量Ｃの容量電極
２８と、互いに蓄積容量共通配線２４により電気的に接
続されている。また、本実施例では、図１に示すよう
に、その蓄積容量共通配線２４の外周部には、基準電位
配線２６が形成されている。この基準電位配線２６は、
保護回路薄膜トランジスタ２０，２０，・・・を介して走
査配線Ｇと接続されていると共に、信号配線Ｓとも保護
回路薄膜トランジスタ２０，２０，・・・を介して接続さ
れている。寄生抵抗Ｒ1は、この基準電位配線２６上に
位置するものとみなすことができる。この際、蓄積容量
共通配線２４と、基準電位配線２６とは、絶縁させてお
く。このことにより、各容量電極２８，２８，・・・は、
走査配線Ｇと信号配線Ｓと対向電極とは電気的に絶縁さ
れることになる。
５と誘電体層を介して対向する電極を容量電極２８とす
ると、この容量電極２８は、他の蓄積容量Ｃの容量電極
２８と、互いに蓄積容量共通配線２４により電気的に接
続されている。また、本実施例では、図１に示すよう
に、その蓄積容量共通配線２４の外周部には、基準電位
配線２６が形成されている。この基準電位配線２６は、
保護回路薄膜トランジスタ２０，２０，・・・を介して走
査配線Ｇと接続されていると共に、信号配線Ｓとも保護
回路薄膜トランジスタ２０，２０，・・・を介して接続さ
れている。寄生抵抗Ｒ1は、この基準電位配線２６上に
位置するものとみなすことができる。この際、蓄積容量
共通配線２４と、基準電位配線２６とは、絶縁させてお
く。このことにより、各容量電極２８，２８，・・・は、
走査配線Ｇと信号配線Ｓと対向電極とは電気的に絶縁さ
れることになる。
【００２５】本実施例の電気光学素子であると、蓄積容
量共通配線２４と基準電位配線２６とが絶縁されている
ので、蓄積容量共通配線２４に電気的に接続された容量
電極２８には、信号電圧が漏れ込むことがなくなり、容
量電極２８に沿った縦方向の筋状の暗部が液晶表示面内
に生じることを抑制することができる。
量共通配線２４と基準電位配線２６とが絶縁されている
ので、蓄積容量共通配線２４に電気的に接続された容量
電極２８には、信号電圧が漏れ込むことがなくなり、容
量電極２８に沿った縦方向の筋状の暗部が液晶表示面内
に生じることを抑制することができる。
【００２６】本実施例の電気光学素子であると、各薄膜
トランジスタ３に付随して形成される複数の蓄積容量Ｃ
の容量電極２８が接続されている蓄積容量共通配線２４
と、走査配線Ｇおよび信号配線Ｓを接続している基準電
位配線２６とが形成され、しかもこれら蓄積容量共通配
線２４と基準電位配線２６とは絶縁された構成とされて
いるので、寄生容量に起因する不具合を解消しつつ、容
量電極の電位を安定させ、液晶表示面の暗部の発生を防
止することができる。
トランジスタ３に付随して形成される複数の蓄積容量Ｃ
の容量電極２８が接続されている蓄積容量共通配線２４
と、走査配線Ｇおよび信号配線Ｓを接続している基準電
位配線２６とが形成され、しかもこれら蓄積容量共通配
線２４と基準電位配線２６とは絶縁された構成とされて
いるので、寄生容量に起因する不具合を解消しつつ、容
量電極の電位を安定させ、液晶表示面の暗部の発生を防
止することができる。
【００２７】〔実施例２〕本発明のさらなる実施例を図
３，４に示す。図３，４に示す電気光学素子において、
実施例１の電気光学素子と異なるのは、各容量電極２
８，２８，・・・は蓄積容量共通配線２４に接続されてい
るものの、これが、走査配線Ｇまたは信号配線Ｓと保護
回路薄膜トランジスタを介して接続されている基準電位
配線２６と共通のものとされ、かつ容量電極２８，２
８，・・・が電気的にフローティング状態とされているこ
とである。
３，４に示す。図３，４に示す電気光学素子において、
実施例１の電気光学素子と異なるのは、各容量電極２
８，２８，・・・は蓄積容量共通配線２４に接続されてい
るものの、これが、走査配線Ｇまたは信号配線Ｓと保護
回路薄膜トランジスタを介して接続されている基準電位
配線２６と共通のものとされ、かつ容量電極２８，２
８，・・・が電気的にフローティング状態とされているこ
とである。
【００２８】この実施例２の電気光学素子であると、容
量電極２８が電気的にフローティング状態とされている
ことから、蓄積容量共通配線２４に電気的に接続された
容量電極２８には信号電圧が僅かに漏れ込むものの、そ
の漏れ込み電圧に不均一が生じにくくなり、容量電極２
８に沿った縦方向の筋状の暗部が液晶表示面内に生じる
ことを抑制することができる。
量電極２８が電気的にフローティング状態とされている
ことから、蓄積容量共通配線２４に電気的に接続された
容量電極２８には信号電圧が僅かに漏れ込むものの、そ
の漏れ込み電圧に不均一が生じにくくなり、容量電極２
８に沿った縦方向の筋状の暗部が液晶表示面内に生じる
ことを抑制することができる。
【００２９】この電気光学素子においても、各薄膜トラ
ンジスタ３に付随して形成される複数の蓄積容量Ｃの容
量電極２８が接続されている蓄積容量共通配線２４と、
走査配線Ｇおよび信号配線Ｓを接続している基準電位配
線２６とが形成され、しかもこれら容量電極２８が電気
的にフローティング状態とされているので、寄生容量に
起因する不具合を解消しつつ、容量電極２８の電位を安
定させ、液晶表示面の暗部の発生を防止することができ
る。
ンジスタ３に付随して形成される複数の蓄積容量Ｃの容
量電極２８が接続されている蓄積容量共通配線２４と、
走査配線Ｇおよび信号配線Ｓを接続している基準電位配
線２６とが形成され、しかもこれら容量電極２８が電気
的にフローティング状態とされているので、寄生容量に
起因する不具合を解消しつつ、容量電極２８の電位を安
定させ、液晶表示面の暗部の発生を防止することができ
る。
【００３０】〔実施例３〕図５，６に示す実施例３の電
気光学素子において、実施例１で示した電気光学素子と
異なるのは、各蓄積容量Ｃ，Ｃ，・・・の、画素電極と誘
電体層を介して対向する容量電極２８が、互いに蓄積容
量共通配線２４により電気的に接続され、蓄積容量共通
配線２４と、走査配線Ｇまたは信号配線Ｓと保護回路薄
膜トランジスタ３０，３０，・・・と接続されている基準
電位配線とが電気的に接続されており、従来例と構成は
同じものの、ＲTFTがＲ2の１０5倍以上に設計されてい
ることにある。通常の抵抗値Ｒ1は、１０Ω程度であ
り、ＲTFTは１ＭΩ程度である。
気光学素子において、実施例１で示した電気光学素子と
異なるのは、各蓄積容量Ｃ，Ｃ，・・・の、画素電極と誘
電体層を介して対向する容量電極２８が、互いに蓄積容
量共通配線２４により電気的に接続され、蓄積容量共通
配線２４と、走査配線Ｇまたは信号配線Ｓと保護回路薄
膜トランジスタ３０，３０，・・・と接続されている基準
電位配線とが電気的に接続されており、従来例と構成は
同じものの、ＲTFTがＲ2の１０5倍以上に設計されてい
ることにある。通常の抵抗値Ｒ1は、１０Ω程度であ
り、ＲTFTは１ＭΩ程度である。
【００３１】この実施例３の電気光学素子であると、保
護回路薄膜トランジスタ３０の抵抗値ＲTFTが、蓄積容
量共通配線２４を介して隣接している各容量電極２８，
２８間の抵抗値Ｒ2の１０5倍以上とされていることか
ら、蓄積容量共通配線２４に電気的に接続された容量電
極２８には、信号電圧が漏れ込むものの、その漏れ込み
電圧が表示に影響が現れない程小さくなり、容量電極２
８に沿った縦方向の筋状の暗部が液晶表示面内に生じる
ことを抑制することができる。
護回路薄膜トランジスタ３０の抵抗値ＲTFTが、蓄積容
量共通配線２４を介して隣接している各容量電極２８，
２８間の抵抗値Ｒ2の１０5倍以上とされていることか
ら、蓄積容量共通配線２４に電気的に接続された容量電
極２８には、信号電圧が漏れ込むものの、その漏れ込み
電圧が表示に影響が現れない程小さくなり、容量電極２
８に沿った縦方向の筋状の暗部が液晶表示面内に生じる
ことを抑制することができる。
【００３２】本実施例の電気光学素子であっても、各薄
膜トランジスタ３，３，・・・に付随して形成される複数
の蓄積容量Ｃ，Ｃ，・・・の容量電極２８，２８，・・・が接
続されている蓄積容量共通配線２４と、走査配線Ｇおよ
び信号配線Ｓを接続している基準電位配線２６とが形成
され、しかも保護回路薄膜トランジスタ３０の抵抗値Ｒ
TFTが、蓄積容量共通配線２４を介して隣接している各
容量電極２８，２８間の抵抗値Ｒ2の１０5倍以上とされ
ているので、寄生容量に起因する不具合を解消しつつ、
容量電極２８の電位を安定させ、液晶表示面の暗部の発
生を防止することができる。
膜トランジスタ３，３，・・・に付随して形成される複数
の蓄積容量Ｃ，Ｃ，・・・の容量電極２８，２８，・・・が接
続されている蓄積容量共通配線２４と、走査配線Ｇおよ
び信号配線Ｓを接続している基準電位配線２６とが形成
され、しかも保護回路薄膜トランジスタ３０の抵抗値Ｒ
TFTが、蓄積容量共通配線２４を介して隣接している各
容量電極２８，２８間の抵抗値Ｒ2の１０5倍以上とされ
ているので、寄生容量に起因する不具合を解消しつつ、
容量電極２８の電位を安定させ、液晶表示面の暗部の発
生を防止することができる。
【００３３】〔実施例４〕実施例４の電気光学素子とし
ては、図１２に示されるようなものであるが、蓄積容量
共通配線２４の電位が、走査配線Ｇのオフレベルの電位
と信号配線Ｓの平均電位の間の電位に設定されている。
例えば、走査配線Ｇのオフレベルの電位が−２３.０Ｖ
で、信号配線Ｓの平均電位が−１０.５Ｖであれば、蓄
積容量共通配線２４の電位は、−２３.０Ｖよりも高
く、−１０.５Ｖよりも低ければよく、例えば、この場
合、蓄積容量共通配線２４の電位には、−１５.５Ｖが
適用できる。
ては、図１２に示されるようなものであるが、蓄積容量
共通配線２４の電位が、走査配線Ｇのオフレベルの電位
と信号配線Ｓの平均電位の間の電位に設定されている。
例えば、走査配線Ｇのオフレベルの電位が−２３.０Ｖ
で、信号配線Ｓの平均電位が−１０.５Ｖであれば、蓄
積容量共通配線２４の電位は、−２３.０Ｖよりも高
く、−１０.５Ｖよりも低ければよく、例えば、この場
合、蓄積容量共通配線２４の電位には、−１５.５Ｖが
適用できる。
【００３４】この実施例４の電気光学素子であると、蓄
積容量共通配線２４の電位が、走査配線Ｇのオフレベル
の電位と信号配線Ｓの平均電位の間の電位に設定されて
いることから、蓄積容量共通配線２４に電気的に接続さ
れた容量電極２８には信号電圧が漏れ込むものの、その
漏れ込み電圧が表示に影響が現れない程小さくなり、容
量電極２８に沿った縦方向の筋状の暗部が液晶表示面内
に生じることを抑制することができる。
積容量共通配線２４の電位が、走査配線Ｇのオフレベル
の電位と信号配線Ｓの平均電位の間の電位に設定されて
いることから、蓄積容量共通配線２４に電気的に接続さ
れた容量電極２８には信号電圧が漏れ込むものの、その
漏れ込み電圧が表示に影響が現れない程小さくなり、容
量電極２８に沿った縦方向の筋状の暗部が液晶表示面内
に生じることを抑制することができる。
【００３５】この例の電気光学素子であっても、各薄膜
トランジスタに付随して形成される複数の蓄積容量の容
量電極が接続されている蓄積容量共通配線と、走査配線
および信号配線を接続している基準電位配線とが形成さ
れ、しかも蓄積容量共通配線２４の電位が、走査配線Ｇ
のオフレベルの電位と信号配線Ｓの平均電位の間の電位
に設定されているので、寄生容量に起因する不具合を解
消しつつ、容量電極の電位を安定させ、液晶表示面の暗
部の発生を防止することができる。
トランジスタに付随して形成される複数の蓄積容量の容
量電極が接続されている蓄積容量共通配線と、走査配線
および信号配線を接続している基準電位配線とが形成さ
れ、しかも蓄積容量共通配線２４の電位が、走査配線Ｇ
のオフレベルの電位と信号配線Ｓの平均電位の間の電位
に設定されているので、寄生容量に起因する不具合を解
消しつつ、容量電極の電位を安定させ、液晶表示面の暗
部の発生を防止することができる。
【００３６】〔試験例〕上記実施例２及び実施例４と、
上記従来例の各電気光学素子について、表面輝度差の試
験を行った。試験に供した各電気光学素子においては、
その比抵抗ρは、１×１０13程度、Δｎは０.１以下、
しきい値は２.１Ｖ、セルギャップは４.５μmとした。
試験は、液晶表示面の表面輝度差を測定したもので、こ
れは、正常部分と暗部の輝度の差を示したものである。
即ち、この表面輝度差の絶対値が小さいものほど、暗部
の視認性が低下することを意味し、暗部が目立たなくな
る。一般に、この表面輝度差の絶対値が１５（cd/m2）
よりも小さければ、目視では認識できず、問題がない程
度とされる。試験結果を図７に示す。図７に示す結果
は、各液晶印加電圧（Ｖ）に対する表面輝度差を示した
もので、図中、−□−が実施例２の電気光学素子、−●
−が実施例４の電気光学素子、−○−が従来例の電気光
学素子によるものである。尚、実施例４の電気光学素子
における蓄積容量共通配線の電位は、−１５.５Ｖとし
た。
上記従来例の各電気光学素子について、表面輝度差の試
験を行った。試験に供した各電気光学素子においては、
その比抵抗ρは、１×１０13程度、Δｎは０.１以下、
しきい値は２.１Ｖ、セルギャップは４.５μmとした。
試験は、液晶表示面の表面輝度差を測定したもので、こ
れは、正常部分と暗部の輝度の差を示したものである。
即ち、この表面輝度差の絶対値が小さいものほど、暗部
の視認性が低下することを意味し、暗部が目立たなくな
る。一般に、この表面輝度差の絶対値が１５（cd/m2）
よりも小さければ、目視では認識できず、問題がない程
度とされる。試験結果を図７に示す。図７に示す結果
は、各液晶印加電圧（Ｖ）に対する表面輝度差を示した
もので、図中、−□−が実施例２の電気光学素子、−●
−が実施例４の電気光学素子、−○−が従来例の電気光
学素子によるものである。尚、実施例４の電気光学素子
における蓄積容量共通配線の電位は、−１５.５Ｖとし
た。
【００３７】図７から、従来例の電気光学素子である
と、液晶印加電圧が２.５〜３.５Ｖであると、表面輝度
差が１５（cd/m2）以上となり、液晶表示面に視認し得
てしまう暗部が生じ、使用にさしつかえるが、本発明の
実施例２，４の電気光学素子であると、液晶印加電圧に
関係なく、表面輝度差が小さく、液晶表示面に視認でき
る不要な暗部が生じないことがわかる。
と、液晶印加電圧が２.５〜３.５Ｖであると、表面輝度
差が１５（cd/m2）以上となり、液晶表示面に視認し得
てしまう暗部が生じ、使用にさしつかえるが、本発明の
実施例２，４の電気光学素子であると、液晶印加電圧に
関係なく、表面輝度差が小さく、液晶表示面に視認でき
る不要な暗部が生じないことがわかる。
【００３８】
【発明の効果】以上説明したように、請求項１記載の発
明は、対向配置された一対の基板の間に電気光学材料が
挟持され、前記一方の基板の表面には複数の信号配線と
複数の走査配線とが交差して形成され、前記信号配線と
走査配線とが形成する複数の交差部に、それぞれ透明画
素電極と薄膜トランジスタと蓄積容量が形成され、前記
薄膜トランジスタのゲート電極が前記走査配線に、ドレ
イン電極が前記透明画素電極に、ソース電極が前記信号
配線にそれぞれ接続され、前記透明画素電極が、前記薄
膜トランジスタに形成されている半導体膜およびゲート
絶縁膜の基板側に形成され、他方の基板の表面には対向
電極が形成されている電気光学素子において、各蓄積容
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続され
ると共に、前記走査配線と信号配線と対向電極とは電気
的に絶縁されていることを特徴とするものである。
明は、対向配置された一対の基板の間に電気光学材料が
挟持され、前記一方の基板の表面には複数の信号配線と
複数の走査配線とが交差して形成され、前記信号配線と
走査配線とが形成する複数の交差部に、それぞれ透明画
素電極と薄膜トランジスタと蓄積容量が形成され、前記
薄膜トランジスタのゲート電極が前記走査配線に、ドレ
イン電極が前記透明画素電極に、ソース電極が前記信号
配線にそれぞれ接続され、前記透明画素電極が、前記薄
膜トランジスタに形成されている半導体膜およびゲート
絶縁膜の基板側に形成され、他方の基板の表面には対向
電極が形成されている電気光学素子において、各蓄積容
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続され
ると共に、前記走査配線と信号配線と対向電極とは電気
的に絶縁されていることを特徴とするものである。
【００３９】請求項２記載の電気光学素子は、各蓄積容
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続され
ると共に、容量電極は電気的にフローティング状態であ
ることを特徴とするものである。
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続され
ると共に、容量電極は電気的にフローティング状態であ
ることを特徴とするものである。
【００４０】請求項３記載の電気光学素子は、各蓄積容
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続さ
れ、該蓄積容量共通配線と、前記走査配線または前記信
号配線とは電気的に接続され、その蓄積容量共通配線
と、前記走査配線または前記信号配線との間の抵抗値
は、前記蓄積容量共通配線を介して隣接している容量電
極間の抵抗値の１０5倍以上であることを特徴とする電
気光学素子。
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続さ
れ、該蓄積容量共通配線と、前記走査配線または前記信
号配線とは電気的に接続され、その蓄積容量共通配線
と、前記走査配線または前記信号配線との間の抵抗値
は、前記蓄積容量共通配線を介して隣接している容量電
極間の抵抗値の１０5倍以上であることを特徴とする電
気光学素子。
【００４１】請求項４記載の電気光学素子は、各蓄積容
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続さ
れ、前記蓄積容量共通配線は、前記走査配線のオフレベ
ルの電位と前記信号配線の平均電位との間の電位に設定
されていることを特徴とするものである。
量の、前記画素電極と誘電体層を介して対向する容量電
極は、互いに蓄積容量共通配線により電気的に接続さ
れ、前記蓄積容量共通配線は、前記走査配線のオフレベ
ルの電位と前記信号配線の平均電位との間の電位に設定
されていることを特徴とするものである。
【００４２】これら上記各発明においては、電気光学材
料が液晶であることが好適とされる。
料が液晶であることが好適とされる。
【００４３】上記いずれの本発明においても、各蓄積容
量における画素電極と誘電体層を介して対向する側の電
極である容量電極が、蓄積容量共通配線によりそれぞれ
電気的に接続されているので、寄生容量を低減し、画素
電極の動的電圧シフトを抑制することができる。
量における画素電極と誘電体層を介して対向する側の電
極である容量電極が、蓄積容量共通配線によりそれぞれ
電気的に接続されているので、寄生容量を低減し、画素
電極の動的電圧シフトを抑制することができる。
【００４４】また、請求項１記載の発明であると、蓄積
容量共通配線は、走査配線、信号配線、対向電極と絶縁
されていることから、容量電極の電位が安定し、表示面
の暗部の発生を抑制することができる。
容量共通配線は、走査配線、信号配線、対向電極と絶縁
されていることから、容量電極の電位が安定し、表示面
の暗部の発生を抑制することができる。
【００４５】また、請求項２記載の発明であると、容量
電極が電気的にフローティング状態にあるため、容量電
極の電位が安定し、表示面の暗部の発生を抑制すること
ができる。
電極が電気的にフローティング状態にあるため、容量電
極の電位が安定し、表示面の暗部の発生を抑制すること
ができる。
【００４６】請求項３記載の発明であると、蓄積容量共
通配線が、走査配線、信号配線と電気的に接続されてい
るものの、その蓄積容量共通配線と、走査配線または信
号配線との間の抵抗値は、蓄積容量共通配線を介して隣
接している容量電極間の抵抗値の１０5倍以上であるた
め、容量電極の電位が安定し、表示面の暗部の発生を抑
制することができる。
通配線が、走査配線、信号配線と電気的に接続されてい
るものの、その蓄積容量共通配線と、走査配線または信
号配線との間の抵抗値は、蓄積容量共通配線を介して隣
接している容量電極間の抵抗値の１０5倍以上であるた
め、容量電極の電位が安定し、表示面の暗部の発生を抑
制することができる。
【００４７】請求項４記載の発明であると、蓄積容量共
通配線の電位を、走査配線のオフレベルの電位と信号配
線の平均電位の間の電位に設定することから、容量電極
の電位が安定し、表示面の暗部の発生を抑制することが
できる。
通配線の電位を、走査配線のオフレベルの電位と信号配
線の平均電位の間の電位に設定することから、容量電極
の電位が安定し、表示面の暗部の発生を抑制することが
できる。
【図１】実施例１の電気光学素子の等価回路を示す回路
図である。
図である。
【図２】実施例１の電気光学素子の一方の基板表面の概
略を示す平面図である。
略を示す平面図である。
【図３】実施例２の電気光学素子の等価回路を示す回路
図である。
図である。
【図４】実施例２の電気光学素子の一方の基板表面の概
略を示す平面図である。
略を示す平面図である。
【図５】実施例３の電気光学素子の等価回路を示す回路
図である。
図である。
【図６】実施例３の電気光学素子の一方の基板表面の概
略を示す平面図である。
略を示す平面図である。
【図７】液晶印加電圧と表面輝度差の関係示すグラフで
ある。
ある。
【図８】従来の薄膜トランジスタアレイ基板の等価回路
の一例を示す回路図である。
の一例を示す回路図である。
【図９】薄膜トランジスタアレイ基板の一部を示す平面
図である。
図である。
【図１０】図９のＡ1ーＡ2線に沿う断面図である。
【図１１】蓄積容量を形成した薄膜トランジスタアレイ
基板の一部を示す断面図である。
基板の一部を示す断面図である。
【図１２】従来例の電気光学素子の等価回路を示す回路
図である。
図である。
【図１３】従来例の電気光学素子の一方の基板表面の概
略を示す平面図である。
略を示す平面図である。
１８ 蓄積容量共通配線 ２０ 保護回路薄膜トランジスタ ２４ 蓄積容量共通配線 ２６ 基準電位配線 ２８ 容量電極 Ｃ 蓄積容量 Ｄ ドレイン電極 Ｇ 走査配線 Ｒ1 寄生抵抗 Ｒ2 寄生抵抗 Ｓ 信号配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊地 孝二 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 上子 充雄 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 藤由 達巳 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 山田 幸光 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内
Claims (5)
- 【請求項１】 対向配置された一対の基板の間に電気光
学材料が挟持され、前記一方の基板の表面には複数の信
号配線と複数の走査配線とが交差して形成され、前記信
号配線と走査配線とが形成する複数の交差部に、それぞ
れ透明画素電極と薄膜トランジスタと蓄積容量が形成さ
れ、 前記薄膜トランジスタのゲート電極が前記走査配線に、
ドレイン電極が前記透明画素電極に、ソース電極が前記
信号配線にそれぞれ接続され、前記透明画素電極が、前
記薄膜トランジスタに形成されている半導体膜およびゲ
ート絶縁膜の基板側に形成され、他方の基板の表面には
対向電極が形成されている電気光学素子において、 各蓄積容量の、前記画素電極と誘電体層を介して対向す
る容量電極は、互いに蓄積容量共通配線により電気的に
接続されると共に、前記走査配線と信号配線と対向電極
とは電気的に絶縁されていることを特徴とする電気光学
素子。 - 【請求項２】 対向配置された一対の基板の間に電気光
学材料が挟持され、前記一方の基板の表面には複数の信
号配線と複数の走査配線とが交差して形成され、前記信
号配線と走査配線とが形成する複数の交差部に、それぞ
れ透明画素電極と薄膜トランジスタと蓄積容量が形成さ
れ、 前記薄膜トランジスタのゲート電極が前記走査配線に、
ドレイン電極が前記透明画素電極に、ソース電極が前記
信号配線にそれぞれ接続され、前記透明画素電極が、前
記薄膜トランジスタに形成されている半導体膜およびゲ
ート絶縁膜の基板側に形成され、他方の基板の表面には
対向電極が形成されている電気光学素子において、 各蓄積容量の、前記画素電極と誘電体層を介して対向す
る容量電極は、互いに蓄積容量共通配線により電気的に
接続されると共に、 容量電極は電気的にフローティング状態であることを特
徴とする電気光学素子。 - 【請求項３】 対向配置された一対の基板の間に電気光
学材料が挟持され、前記一方の基板の表面には複数の信
号配線と複数の走査配線とが交差して形成され、前記信
号配線と走査配線とが形成する複数の交差部に、それぞ
れ透明画素電極と薄膜トランジスタと蓄積容量が形成さ
れ、 前記薄膜トランジスタのゲート電極が前記走査配線に、
ドレイン電極が前記透明画素電極に、ソース電極が前記
信号配線にそれぞれ接続され、前記透明画素電極が、前
記薄膜トランジスタに形成されている半導体膜およびゲ
ート絶縁膜の基板側に形成され、他方の基板の表面には
対向電極が形成されている電気光学素子において、 各蓄積容量の、前記画素電極と誘電体層を介して対向す
る容量電極は、互いに蓄積容量共通配線により電気的に
接続され、 該蓄積容量共通配線と、前記走査配線または前記信号配
線とは電気的に接続され、 その蓄積容量共通配線と、前記走査配線または前記信号
配線との間の抵抗値は、前記蓄積容量共通配線を介して
隣接している容量電極間の抵抗値の１０5倍以上である
ことを特徴とする電気光学素子。 - 【請求項４】 対向配置された一対の基板の間に電気光
学材料が挟持され、前記一方の基板の表面には複数の信
号配線と複数の走査配線とが交差して形成され、前記信
号配線と走査配線とが形成する複数の交差部に、それぞ
れ透明画素電極と薄膜トランジスタと蓄積容量が形成さ
れ、 前記薄膜トランジスタのゲート電極が前記走査配線に、
ドレイン電極が前記透明画素電極に、ソース電極が前記
信号配線にそれぞれ接続され、前記透明画素電極が、前
記薄膜トランジスタに形成されている半導体膜およびゲ
ート絶縁膜の基板側に形成され、他方の基板の表面には
対向電極が形成されている電気光学素子において、 各蓄積容量の、前記画素電極と誘電体層を介して対向す
る容量電極は、互いに蓄積容量共通配線により電気的に
接続され、 前記蓄積容量共通配線は、前記走査配線のオフレベルの
電位と前記信号配線の平均電位との間の電位に設定され
ていることを特徴とする電気光学素子。 - 【請求項５】 電気光学材料が液晶であることを特徴と
する請求項１、２、３または４記載の電気光学素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145139A JP2796247B2 (ja) | 1994-06-27 | 1994-06-27 | 電気光学素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145139A JP2796247B2 (ja) | 1994-06-27 | 1994-06-27 | 電気光学素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0815720A true JPH0815720A (ja) | 1996-01-19 |
| JP2796247B2 JP2796247B2 (ja) | 1998-09-10 |
Family
ID=15378320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6145139A Expired - Lifetime JP2796247B2 (ja) | 1994-06-27 | 1994-06-27 | 電気光学素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2796247B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100646784B1 (ko) * | 1999-12-09 | 2006-11-17 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149619U (ja) * | 1988-04-05 | 1989-10-17 | ||
| JPH0396923A (ja) * | 1989-09-08 | 1991-04-22 | Mitsubishi Electric Corp | 液晶表示装置 |
| JPH04319919A (ja) * | 1991-04-19 | 1992-11-10 | Nippondenso Co Ltd | 液晶表示装置 |
| JPH0527258A (ja) * | 1991-07-19 | 1993-02-05 | Sharp Corp | アクテイブマトリクス基板の製造方法 |
| JPH05216443A (ja) * | 1991-10-11 | 1993-08-27 | Toshiba Corp | 液晶表示装置 |
| JPH0643427A (ja) * | 1992-07-22 | 1994-02-18 | Sharp Corp | 液晶表示装置の駆動回路 |
-
1994
- 1994-06-27 JP JP6145139A patent/JP2796247B2/ja not_active Expired - Lifetime
Patent Citations (6)
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| KR100646784B1 (ko) * | 1999-12-09 | 2006-11-17 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2796247B2 (ja) | 1998-09-10 |
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