JP2001147448A - アクティブマトリクス型液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 互いに画素領域の大きさが異なる主表示エリ
アと副表示エリアを有するアクティブマトリクス液晶表
示装置において、各画素電極の電圧降下を等しくし、走
査信号の遅延時間を等しくすることにより、フリッカや
焼き付きの発生を防止する。 【解決手段】 主表示エリアと副表示エリアのそれぞれ
に対応する配線抵抗と配線容量を調整することにより行
う。具体的には主表示エリアと副表示エリアとで走査配
線の幅を異ならせ、走査配線に接続する引き出し配線の
幅や長さを異ならせ、走査配線と信号配線が重なる部分
の面積を異ならせ、ＴＦＴのチャネル幅を異ならせ、蓄
積容量を異ならせる等の手段が使用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置に関する。より詳細には、互いに画
素領域の大きさが異なる主表示エリアと副表示エリアを
具備するアクティブマトリクス型液晶表示装置に関する
ものである。

【０００２】

【従来の技術】従来、アクティブマトリクス方式の液晶
表示装置としては、図８に示すものが知られている。図
８は薄膜トランジスタ（ Thin Film Transistor： 以
下、ＴＦＴと略記する）アレイ基板１４０の平面図であ
る。従来のアクティブマトリクス装置のＴＦＴアレイ基
板１４０には、画素を構成する画素領城１３２がマトリ
クス状に配列された表示エリア１３０、この表示エリア
１３０の走査線１０１から外付けのゲートドライバＩＣ
に接続するための走査線の引き出し配線１３４と走査線
端子１３６、表示エリア１３０の信号線１１９から外付
けのソースドライバＩＣに接続するための信号線の引出
し配線１３５と信号線端子１３７がそれぞれ形成されて
いる。

【０００３】従来のアクティブマトリクス型液晶表示装
置に対して新たな機能を付加できるとの観点から、図１
に示すように、表示エリア３０（以後、主表示エリアと
言う）のほかに、例えば文字情報を表示させることを目
的とした他の表示エリア３１（以後、副表示エリアと言
う）を設ける必要性が唱えられている。この場合、主表
示エリア３０には精細度の高い表示が要求されるために
画素領域３２を小さくするが、副表示エリア３１ではそ
の表示目的から、必ずしも画素領域３３の大きさを主表
示エリアのそれと一致させる必要はない。むしろ、例え
ば文字は大きく表示させて見やすくしたいとの要求か
ら、副表示エリア３１の画素領域３３の大きさは、主表
示エリア３０の画素領域３２の大きさに比べて大きく設
計する。

【０００４】ー方、アクティブマトリクス型液晶表示装
置では、対向配置された一対の基板の間に液晶層を狭持
してこれを表示媒体として用いており、液晶層の焼き付
きを防止するために液晶層には直流電圧が重畳しない交
流電圧を印加し、これを表示電圧として用いる。この交
流電圧は、信号線から画素領域を主として成す画素電極
へ、走査線からのゲート電圧でオン状態となったＴＦＴ
を介して印加される。この画素電極と液晶層を介して対
向する対向電極には、ー定の直流電圧を印加する。これ
により、液晶層に電界を与えてその屈折率を変化させる
ことにより、液晶層は表示媒体として使用可能となる。

【０００５】ところが、液晶の誘電率が電界強度に応じ
て変化すること、ＴＦＴのゲート電極とドレイン電極と
の間に寄生容量を有すること、走査線と絶縁膜を挟んだ
画素電極との間に寄生容量を有すること、走査線と絶縁
膜を挟んだ容量電極との間に寄生容量を有すること、信
号線と絶縁膜を挟んだ画素電極との間に寄生容量を有す
ること、及び信号線と絶縁膜を挟んだ容量電極との間に
寄生容量を有することなどに起因して、ＴＦＴをオフ状
態にすベくゲート電圧を変化させたときに、画素電極の
電位Ｖpに動的な電圧降下ΔＶｐが生ずる。図５は液晶
表示装置の駆動電圧を示す概略図である。図５（ａ）は
ＴＦＴのゲート電極に印加する電圧Ｖｇを、図５（ｂ）
はＴＦＴのソース電極に印加する電圧Ｖｓを、図５
（ｃ）はＴＦＴのドレイン電極、すなわち、画素電極の
電圧Ｖpを示している。図５（ｃ）のＶscはソース電極
に印加する交流電圧の中心電圧を、図５（ｃ）のＶcom
は対向電極に印加される電圧をそれぞれ示している。対
向電極と画素電極にそれぞれ電圧Ｖcom とＶp を印加す
ることにより、液晶層に実効的な電位が与えられ表示媒
体として作動するようになる。図５の横軸には時間をと
り、Ｖg、Ｖs、Ｖp のタイミングを示している。図５
（ａ）に示す電圧の高電位がＴＦＴをオン状態にする期
間、低電位がＴＦＴをオフ状態にする期間をそれぞれ示
している。

【０００６】ＴＦＴをオフ状態にすべくゲート電圧Ｖｇ
を変化させたときに、図５（ｃ）に示すように画素電極
の電位Ｖpに動的な電圧降下ΔＶｐが生ずる。これは、
ＴＦＴをオフ状態にすべくゲート電圧Ｖｇを変化させた
ときに、一対の基板間の液晶層による容量、走査線とそ
の上のゲート絶縁膜及び容量電極とからなる蓄積容量お
よび前記各寄生容量との間で電荷の分配が生じて、画素
電極の電位Ｖp に電圧降下ΔＶpが生ずるものである。

【０００７】電圧降下ΔＶｐを発生させる一つの要因で
ある液晶の誘電率が電界強度に応じて変化することは、
液晶の物性に関わるもので避けられないものである。ま
た、もう一つの要因に回路の寄生容量がある。ＴＦＴの
ゲート電極とドレイン電極との間の寄生容量及び走査線
と画素電極との間の寄生容量の２つの寄生容量のうち、
ＴＦＴのゲート電極とドレイン電極の間に寄生容量を有
することは、前記電極間に形成したゲート絶縁膜が容量
を形成してしまうことから、現在のアクティブマトリク
ス型液晶表示装置では構造的に避けられないものであ
る。また、走査線と画素電極との間の寄生容量も、現在
のアクティブマトリクス型液晶表示装置では構造的に避
けられないものである。

【０００８】このように画素電極の電位Ｖp に電圧降下
ΔＶp が生じると、画素電極の電位Ｖp の正と負の電圧
振幅に差が生じてしまう。電圧の極性によらず同じ電圧
が印加されれば、液晶は同じ透過率特性を有するので、
例えば電圧を印加しない状態で透過率の高いノーマリホ
ワイト型のアクティブマトリクス型液晶表示装置におい
ては、電圧振幅が大きい極性では透過率がより低く、電
圧振幅が小さい極性では透過率がより高くなる。このた
め、透過率に応じた明暗の繰り返しが生じ、これがフリ
ッカとして視認されてしまうことになる。また、正と負
の極性に対して電圧の振幅が非対称であると、いずれか
の画素電極に交流電圧に重畳して直流的な電圧が常に印
加されることになり、表示が残存するいわゆる焼き付き
現象が発生する。

【０００９】また、画素電極電位の変動分ΔＶp は、ゲ
ート信号の立ち下がり遅延時間にも依存する。図６
（ａ）においてＴＦＴをオフ状態にすべくゲート電圧を
切ったときに、実線の如く鋭角的な矩形状に電圧が切れ
るのではなく、破線で示したように指数関数的に変動し
て電圧が無くなるまでには遅延時間（ｔ）が生じる。ゲ
ート信号のたち下がり遅延時間（ｔ）が大きいと、ＴＦ
Ｔが完全にオフ状態とならないため画素電極からＴＦＴ
を介して電荷が漏洩し画素電位の変動が生じる。ゲート
信号をオフ状態にしたときに、本来鋭角的に電圧が切れ
るのであれば、図６（ｃ）において実線で示すようなΔ
Ｖp が生ずるところが、遅延時間（ｔ）が生じるとΔＶ
p が小さくなり ΔＶp’となる。この遅延時間（ｔ）は
画素容量や配線容量或いは配線抵抗など様々な要因によ
って変化する。したがって、画素領域の大きさが異なる
主表示エリアと副表示エリアとでは遅延時間（ｔ）も異
なってくるのでΔＶp’も異なってくる。

【００１０】従来は、液晶を駆動する交流電圧の正と負
の電圧振幅が等しくなるように対向電極の電位を適正に
調整すること、および、蓄積容量を液晶層による容量に
対して並列に形成することにより、電圧振幅を対象にし
て前記フリッカや焼き付きの解消をはかっていた。しか
し、画素領域の大きさが異なる主表示エリアと副表示エ
リアに対して一つの対向電極でそれぞれに適した電位を
与えることは不可能である。

【００１１】

【発明が解決しようとする課題】主表示エリアのほかに
画素領域の大きさの異なる副表示エリアを設ける場合、
前記液晶容量や前記寄生容量の値が画素領域の大きさに
応じて異なるので、主表示エリアと副表示エリアとでそ
れぞれの画素電極の電圧降下ΔＶｐに差が生じ、フリッ
カや焼き付きが生じて表示品位が劣化するといった問題
があった。

【００１２】また、主表示エリアと副表示エリアとで、
それぞれのゲート信号で異なった信号遅延を生じ、図６
（ｃ）の画素電極の電圧降下ΔＶｐ’に差が生じてくる
ので、フリッカや焼き付きを完全に解消できず、表示品
位が劣化するといった問題があった。表示エリア毎に対
向電極を設けて異なった電圧を印加するのは構造が複雑
となるので得策ではない。そこで前記対向電極に従来通
りの電位Ｖcom を印加したままでも、フリッカや焼き付
きの発生を抑止できるアクティブマトリクス型液晶表示
装置が求められている。

【００１３】

【課題を解決するための手段】本発明は上記の課題を解
決するためになされたもので、画素領域の大きさが異な
る主表示エリアと副表示エリアとを有するアクティブマ
トリクス型液晶表示装置において、対向電極を分割する
ことなく同一の対向電極電位に対して、主表示エリアと
副表示エリアとで画素電極の電圧降下ΔＶｐが等しくな
るようにして、フリッカや焼き付きの発生を防止する手
段を採用した。

【００１４】本発明では、対向配置された一対の基板の
間に液晶層が狭持され、前記一方の基板の表面には複数
の走査線および複数の信号線がマトリクス状に交差して
形成され、複数の走査線と信号線とが形成する交差部の
近傍に、前記走査線に接続するゲート電極を有する薄膜
トランジスタと、該薄膜トランジスタにドレイン電極を
介して接続する画素電極と、前記走査線と蓄積容量を形
成する容量電極とがそれぞれ形成されており、前記走査
線と信号線で囲まれた画素領域の大きさが互いに異なる
主表示エリアと副表示エリアとを構成し、一方、前記他
方の対向基板の液晶層側表面には対向電極が形成されて
いるアクティブマトリクス型液晶表示装置において、一
つの手段として主表示エリアと副表示エリアとでＴＦＴ
のチャネル幅を異ならせ、ＴＦＴの蓄積容量をかえる方
法を採用した。もう一つの手段として主表示エリアと副
表示エリアとで、蓄積容量を異なるように構成する方法
を採用した。

【００１５】画素電極１１の電位の電圧降下ΔＶpは次
式（１）で示される。 ΔＶp =（ Ｖgh ×（ Ｃgdon + Ｃgp ）- Ｖgl ×（ Ｃgdoff + Ｃgp ) - Ｖs（ Ｃgdon - Ｃgdoff ） ）／（ Ｃs + Ｃlc + Ｃgdoff + Ｃgp ） ・・・・・・・・・・（１） ここで、 ΔＶp ： 画素電極の電位の電圧降下 Ｖgh ： ゲート電圧のハイ電位 Ｃgdon ： ＴＦＴオン時の寄生容量 Ｃgp ： 走査線と画素電極の間の寄生容量 Ｖgl ： ゲート電圧ロウ電位 Ｃgdoff ： ＴＦＴオフ時の寄生容量 Ｖs ： 信号電圧の電位 Ｃs ： 蓄積容量 Ｃlc ： 液晶層の容量 （１）式で示されるように、画素電極の電位の電圧降下
ΔＶp を発生させる因子としては、液晶層の容量Ｃlc、
薄膜トランジスタの寄生容量Ｃgd、蓄積容量Ｃs等を含
んでいる。

【００１６】（１）式において、副表示エリアの方が画
素領域の大きさが大きくて液晶層の容量Ｃlcが大きくな
ると、電圧降下ΔＶｐは小さくなる。走査線と画素電極
の間の寄生容量Ｃgpは不平等電解により形成される容量
のため、設計でその値を調整することは難しい。そこで
電圧降下ΔＶｐを回復させるには、ＴＦＴの寄生容量Ｃ
gdonを大きくするか、もしくは蓄積容量Ｃｓを小さくし
て電圧降下ΔＶｐが小さくならないようにする方法が考
えられる。電圧降下ΔＶｐが変わらなければ、図５
（ｃ）において正と負の極性による電圧振幅を等しくな
り、これによりフリッカや焼き付きを防止することが可
能となる。逆に画素領域の大きさが小さい主表示エリア
では、ＴＦＴの寄生容量Ｃgdを小さくするか若しくは蓄
積容量Ｃｓを大きくすれば良い。

【００１７】また、画素電極の電圧降下ΔＶｐに影響を
及ぼす走査信号の遅延は、走査線の配線抵抗と走査線の
配線容量によって決まってくる。いま、走査線の配線抵
抗をＲｇ、走査線の配線容量をＣｇとすると、走査線の
時定数ＴはＲｇとＣｇとの積で表される。 即ち、Ｔ＝Ｒｇ×Ｃｇ・・・・・（２） となる。この時定数Ｔは走査信号の遅延を表すものであ
り、画素領域の大きさに依らず時定数Ｔが等しければ信
号遅延も等しくなり、従って図６（ｃ）のΔＶｐ’も等
しくなる。ところが画素領域の大きさが変わるとＣｇが
変化し、時定数も変化する。従って画素領域の大きさが
異なる主表示エリアと副表示エリアとを有する液晶表示
装置のフリッカ対策は、いかにして各表示エリアの時定
数Ｔを等しくするかという問題になる。ここでＲｇ、Ｃ
ｇは走査線に接続されるすべての抵抗や容量を合成した
値である。すなわち、Ｒｇ成分としては走査線自身の配
線抵抗や引き出し配線に配線抵抗が含まれる。また、Ｃ
ｇ成分としては液晶層容量Ｃlcと蓄積容量Ｃｓの直列容
量、ＴＦＴのゲート電極とドレイン電極及びゲート電極
との間の寄生容量Ｃgds、走査線と画素電極との間の寄
生容量Ｃgp及び走査線と信号線との間の寄生容量Ｃｘ等
が含まれる。これらの容量は並列容量を構成しているか
ら、 Ｃｇ＝（Ｃlc・Ｃｓ）／（Ｃlc＋Ｃｓ）＋Ｃgds＋Ｃgp＋Ｃｘ・・・・・（３） なる関係が成り立つ。ここで、画素領域の大きさが小さ
いとＣlcが小さいことになり、（３）式で右辺第１項が
小さくなる。 Ｃｇが小さくなれば（２）式からＴが小
さくなることである。従ってｔを一定に保つには、
（２）式からＲｇを大きくするか、あるいはＣｇが小さ
くならないようにすれば良いことになる。

【００１８】このように走査信号の遅延を等しくするに
は、一つの手段としては主表示エリアと副表示エリアと
で走査線の配線抵抗を異ならせる方法がある。もう一つ
の手段としては主表示エリアと副表示エリアとで、走査
線と信号線とが重なる部分の面積が異なるように構成
し、走査線の配線容量を異ならせる方法がある。

【００１９】上記のような手段を採用することにより、
画素領域の大きさの異なる主表示エリアと副表示エリア
のゲート信号の遅延時間（ｔ）を等しくすることが可能
となり、ゲート信号遅延の影響による電圧降下ΔＶｐが
一致するように設計することができる。従って、正と負
の極性による電圧振幅を等しくすることができ、焼付き
やフリッカを防止することができる。すなわち、図６
（ｃ）において、主表示エリアと副表示エリアとでゲー
ト電圧の立ち下がり遅延時間（ｔ）が等しくなるように
して、対向電極の電位を変えることなくそれぞれの表示
エリアで正と負の極性による電圧振幅が等しくなるよう
にしたものである。

【００２０】

【発明の実施の形態】以下、本発明の一実施の形態を図
面に従って説明する。図１に、本発明の一実施の形態に
係わるアクティブマトリクス型液晶表示装置におけるＴ
ＦＴアレイ基板４０の平面図を示す。本発明において
は、ＴＦＴアレイ基板４０には主表示エリア３０と副表
示エリア３１にそれぞれ多数の画素領域３２及び３３が
マトリクス状に配列されている。ここで画素領域とは走
査線１と信号線１９で囲まれた領域であり、主表示エリ
ア３０と副表示エリア３２にある画素領域とではその大
きさを異にしている。より具体的には、主表示エリア３
０の画素領域３２の大きさは横幅４０μｍ×縦長１２０
μｍ、副表示エリア３１の画素領域３３の大きさは横幅
４０μｍ×縦長４００μｍである。

【００２１】本実施の形態では、主表示エリア３０の画
素領域３２の大きさに比ベて大きい画素領域３３から成
る副表示エリア３１が、走査線方向で画素領域の幅が一
致するように主表示エリア３０の上部に形成されてい
る。また、これらの画素領域を走査する走査線１と、信
号を供給する信号線１９とは格子状に形成されている。
信号線１９は画素領域の大きさが異なる主表示エリア３
０と副表示エリア３１で途切れることなく連続して配線
されている。

【００２２】主表示エリア３０および副表示エリア３１
の周辺には、各表示エリア３０、３１の走査線１から外
付けのゲートドライバＩＣに接続するために、走査線の
端子３６まで引き出された走査線の引出し配線３４ａ,
３４ｂと、各表示エリア３０、３１の信号線１９から外
部のソースドライバＩＣに接続するために、信号線の端
子３７まで引き出された信号線の引出し配線３５とがそ
れぞれ形成されている。なお、本実施の形態とは異なる
場合として、同一ＴＦＴアレイ基板上に駆動回路が内蔵
されている場合があるが、この場合には、走査線の引出
し配線と前記信号線の引出し配線がこの駆動回路の出力
に引き出されていても構わない。

【００２３】次に、図２に本実施の形態の液晶表示装置
の副表示エリア３１の一画素領域３３を取り出して拡大
した平面図を示す。また、図３には主表示エリア３０の
一画素領域３２を取り出して拡大した平面図を示す。図
４には図２中のＴＦＴ、コンタクトホール及び容量電極
を貫くＡーＡ’線に沿った断面図を示す。なお、主表示
エリア３０の画素領域３２も画素領域の大きさやＴＦＴ
のチャネル幅及び蓄積容量の寸法が異なるのみで、構造
は副表示エリア３１の画素領域３３と同様である。図２
に示すとおり、この副表示エリア３１の画素領域３３は
走査線と信号線とに囲まれており、紙面の左下にＴＦＴ
２１が、又紙面上方に蓄積容量２２が形成されている。
紙面中央部には画素電極１１が配置されている。

【００２４】立体的に見ると図４に示すように、このＴ
ＦＴアレイ基板４０を用いた液晶表示装置は、液晶層２
０を介してＴＦＴアレイ基板４０と対向して配置された
対向基板４１がある。対向基板４１には、遮光用のブラ
ックマトリクス１５、カラーフィルタ１４、及び画素電
極１１と同様なインジウムとスズの酸化物（ IndiumTin
Oxide ：以下、ＩＴＯと略記する）からなる透明な対
向電極１３を設けてある。液晶と接する面には配向膜１
２が形成されている。従って、画素電極１１と対向電極
１３との間に電圧を印加すると、液晶層２０に電界が印
加され、液晶分子の配向制御ができるようになってい
る。また、この構造は画素電極１１と対向電極１３をそ
れぞれ電極に持ち、その間に誘電体である液晶層２０を
有することから、容量と見なすことができる（以下、こ
れを液晶容量と呼ぶ）。

【００２５】ＴＦＴは、図２及び図４に示すように、走
査線１から引き出して設けられたゲート電極２を設け、
その上にチッ化珪素からなるゲート絶縁膜３を設け、そ
の上にアモルファスシリコンからなる半導体膜４を設
け、更にその上にはアモルファシリコンにリンを添加し
たｎ＋型アモルファスシリコンからなるオーミックコン
タクト膜５を設け、その上に導電体からなるドレイン電
極７とソース電極８とを設けて形成されている。このう
ちソース電極８は信号線１９から引き出して設けられて
いる。そして更にドレイン電極７とソース電極８の上に
は、これらを覆うようにチッ化珪素からなるパッシベー
ション膜１０を設け、ドレイン電極７上のパッシベーシ
ョン膜１０にはコンタクトホール１８ａが形成されてい
る。そしてドレイン電極７とＩＴＯからなる透明な画素
電極１１とがコンタクトホール１８ａを介して接続され
ている。

【００２６】蓄積容量２２は、走査線１を一方の電極と
し、その上のゲート絶縁膜３を誘電体として形成し、更
にその上に他方の電極となる容量電極９を形成してあ
る。容量電極９はドレイン電極７やソース電極８と同一
の導電体により形成してある。容量電極９の上にはＴＦ
Ｔ２１と同様、パッシベーション膜１０が形成され、こ
のパッシベーション膜１０にはコンタクトホール１８ｂ
を形成して、ＩＴＯからなる画素電極１１を容量電極９
の上に引き出して設けて、容量電極９と画素電極１１と
をコンタクトホール１８ｂを介して接続してある。な
お、蓄積容量２２は先に述べた液晶容量と並列接続の関
係にあり、ともにＴＦＴ２１の負荷容量となる。

【００２７】本実施の形態では、主表示エリア３０の画
素領域３２の大きさと副表示エリア３１の画素領域３３
の大きさはそれぞれ横幅４０μｍ×縦長ｌ２０μｍおよ
び横幅４０μｍ×縦長４００μｍであり、主表示エリア
３０の画素領域３２が小さく、副表示エリア３１の画素
領域３３の方が大きい。したがって各画素電極の電圧降
下ΔＶｐを等しくするには、前記説明のとおり主表示エ
リア３０のＴＦＴの寄生容量Ｃgdonを小さくするか、も
しくは蓄積容量Ｃｓを大きくして、副表示エリア３１の
ＴＦＴの寄生容量Ｃgdを大きくするか、もしくは蓄積容
量Ｃｓを小さくすれば良い。

【００２８】ＴＦＴの寄生容量Ｃgdは、ゲート電極とＴ
ＦＴの半導体膜（チャネル）及びドレイン電極とが重な
り合う部分の面積で決まる。チャンネル長を短くするこ
とはデザインルールの制約があり、また、チャネル長を
大きくすることはＴＦＴの電流駆動能力の低下を招くた
め得策ではない。したがってチャネル幅で調整すること
にする。図２及び図３において半導体膜４の幅Ｗａ、Ｗ
ｂがチャネル幅である。画素領域の大きさが小さい主表
示エリア３０ではチャネル幅を狭く、また反対に、画素
領域の大きさが大きい副表示エリア３１ではチャネル幅
を広くする。より具体的には本実施の形態ではチャネル
長さはいずれも３μｍとし、主表示エリアのチャネル幅
は５μｍ、副表示エリアのチャネル幅は２９μｍとし
た。

【００２９】次に、蓄積容量Ｃｓは図２及び図３で走査
線１,２０１上に形成した蓄積電極９及び２０９の面積
によって決まる。蓄積電極９,２０９の長さは信号線１
９,２１９によって挟まれているので画素の大きさによ
って決められる。したがって蓄積電極９,２０９の幅を
変えて面積を調整する。面積に比例して蓄積容量Ｃｓも
変化する。より具体的には本実施の形態では、主表示エ
リアの蓄積容量は２１６ｆＦ、副表示エリアの蓄積容量
は５２３ｆＦとした。

【００３０】次に、走査線の配線抵抗Ｒｇを変化させる
方法について説明する。走査線の配線抵抗には表示エリ
ア内の走査線自身の配線抵抗と、表示エリア外のパネル
部分の走査線の引出し配線の配線抵抗が含まれる。本実
施の形態では、画素領域の大きさが主表示エリアでは小
さく、副表示エリアでは大きい。従って液晶層の容量も
主表示エリアでは小さく、副表示エリアでは大きい。し
たがって前記（３）式から走査線の容量Ｃｇは、主表示
エリアでは小さく副表示エリアでは大きくなるので、走
査信号の遅延時間も主表示エリアでは小さく副表示エリ
アでは大きくなる。このような場合に遅延時間Ｔを一定
にするには、（２）式から走査線の配線抵抗Ｒｇを主表
示エリアでは大きく副表示エリアでは逆に小さくすれば
良いことになる。

【００３１】走査線の配線抵抗Ｒｇを主表示エリアでは
大きく、副表示エリアでは小さくするにはいくつかの方
法がある。走査線の配線抵抗Ｒｇとは、図１で示す表示
エリア内の走査線の抵抗と、表示エリアからゲートドラ
イバーＩＣに接続するための走査線の端子まで接続する
引出し配線の抵抗とがある。これらの配線抵抗を主表示
エリアでは大きく、副表示エリアでは小さくすれば良
い。表示エリア内の走査線の抵抗を変えるには、走査線
の長さは表示エリアの大きさで決められているから、配
線の厚さは一定と考えれば走査線の幅を変えることによ
り行う。つまり、表示エリア内の走査線の幅を主表示エ
リアでは狭く、副表示エリアでは広くすれば良い。より
具体的には本実施の態様では、図２及び図３において主
表示エリアの走査線２０１の幅Ｌａ は３１μｍである
のに対して、副表示エリアの走査線１の幅Ｌｂは８６μ
ｍとした。これにより主表示エリアと副表示エリアの走
査線の信号遅延時間を等しくすることができる。

【００３２】次に、表示エリアからゲートドライバーＩ
Ｃに接続するための走査線の端子までの引出し配線の抵
抗を調節する方法について説明する。この場合、前記と
同様に画素領域の大きさが大きい方の配線抵抗を小さく
する。走査線の端子は図１に示すように液晶表示装置の
パネル部分のスペースに設けられる。したがって表示エ
リアから端子までの引出し配線のデザインには、パネル
部分のスペースの範囲内で多少の自由度が残されてい
る。配線の抵抗を調節するには配線の長さ又は配線の幅
を変える手段が採用できる。配線の長さを長くすれば配
線抵抗Ｒｇは大きくなり、配線の幅を狭くすることによ
っても配線抵抗Ｒｇは大きくなる。配線抵抗Ｒｇは配線
の長さと配線の幅の少なくとも一方あるいは双方を変え
ることによって調節できる。幅を狭くすれば配線抵抗は
高くなり、長さを長くすれば配線抵抗は高くなる。した
がってパネル部分のスペースを考慮して幅及び長さを調
整すればよい。より具体的には本実施の態様では、図１
において主表示エリアの引出し配線３４ａの幅は１５μ
ｍ、長さは４ｍｍ、また、副表示エリアの引出し配線３
４ｂの幅は３０μｍ、長さは３ｍｍとした。これにより
主表示エリアと副表示エリアの走査線の信号遅延時間を
等しくすることができる。

【００３３】次に、もう一つの信号遅延時間を等しくす
る手段である走査線の容量Ｃｇを変える方法について説
明する。本発明の液晶表示装置の構造では副表示エリア
３１について図７に示すように、画素電極１１を取り囲
むように走査線１と信号線１９が構成されている。そし
てＴＦＴ近傍で走査線１と信号線１９は交差している。
この交差部分で走査線１と信号線１９は絶縁膜を介して
重なり合っているので配線容量Ｃｘを形成していること
になる。走査線１からはゲート電極２が引き出されてお
り、その上にはＴＦＴと蓄積容量が設けられていて、蓄
積容量は隣の画素電極１１につながっている。従ってこ
れらの容量は走査線１の上で直列容量を構成しているこ
とになる。ここで画素領域の大きさが変わると液晶層容
量が変わり、上記直列容量も変わるので、画素領域の大
きさごとに（２）式に従って信号遅延も異なり、図６
（ｃ）の画素電極の電圧降下ΔＶｐ’の大きさも異なっ
たものとなる。

【００３４】前述の説明のとおり、走査線の配線容量Ｃ
ｇは（３）式で与えられる。ここで画素領域の大きさが
変わっても上記並列容量が変わらないようにするには、
一つの手段として並列容量を構成する走査線１と信号線
１９が重なる部分の面積、すなわち容量を変えることで
実現できる。走査線１は各表示エリア内で画素領域を連
ねるように配線されており、信号線１９は主表示エリア
と副表示エリアを通して連続して配線されている。しか
し、主たる部分の配線幅は変えないで、走査線１と信号
線１９が重なる部分のみ配線幅を変えることにより、走
査線１と信号線１９が重なる部分の面積を変えることは
可能である。これにより主表示エリアと副表示エリアで
画素電極の大きさが異なっても、走査線の信号遅延時間
を等しくすることができるので、電圧降下ΔＶｐ’を等
しく保つことが可能となる。走査線１と信号線１９が重
なる部分の面積Ｓとは、図７において斜線で示した幅Ｗ
とＬで表される部分の面積である。従って、面積Ｓを変
えるには、交差部分で信号線の幅Ｗを変えるか或いは走
査線の幅Ｌを変えることにより行うことができる。ある
いはまた幅ＷとＬの双方を変えることによっても重なる
部分の面積Ｓを変えることができる。

【００３５】前述のとおり、主表示エリア３０では画素
領域の大きさが小さく、液晶層容量Ｃlcが小さい。した
がって（３）式でＣｇを一定にするには走査線１と信号
線１９が重なる部分の面積を小さくしてＣｘを小さくす
れば良い。より具体的には本実施の形態では、主表示エ
リア３０では走査線１の幅Ｌを３１μｍ、信号線１９の
幅Ｗを３μｍ、即ち重なる部分の面積Ｓａを９３μｍ²
とし、副表示エリア３１では走査線１の幅Ｌを８６μ
ｍ、信号線１９の幅Ｗを３μｍ、即ち重なる部分の面積
Ｓｂを２５８μｍ² とした。これにより主表示エリアと
副表示エリアの走査線の信号遅延時間を等しくすること
ができ、フリッカを抑制することができる。

【００３６】

【発明の効果】以上説明したとおり、本発明に係わるア
クティブマトリクス型液晶表示装置は、画素領域の大き
さの異なる主表示エリアと副表示エリアとでゲート信号
の遅延時間を等しくすることができ、画素電極の電圧降
下ΔＶpを等しくすることが可能となるの。その結果、
対向電極を分割することなく、また対向電極電圧を変え
ることなしに、簡単な構造でフリッカや焼き付きを防止
することができ、品質の良い表示画面が得られる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態に使用するＴＦＴアレ
イ基板の平面図である。

【図２】 図１に示したＴＦＴアレイ基板の副表示エリ
アの一画素領域近傍を拡大して示す平面図である。

【図３】 図１に示したＴＦＴアレイ基板の主表示エリ
アの一画素領域近傍を拡大して示す平面図である。

【図４】 図２のＡ−Ａ’線に沿った断面図である。

【図５】 液晶表示装置の駆動電圧を説明する図であ
る。

【図６】 駆動電圧の信号遅延を説明する図である。

【図７】 図１に示したＴＦＴアレイ基板のＴＦＴ近傍
を拡大して示す平面図である。

【図８】 従来のＴＦＴアレイ基板を示す平面図であ
る。

【符号の説明】

１，２０１・・・・走査線、２,２０２・・・・・ゲート電極、３
・・・・・ゲート絶縁膜、４,２０４・・・・・半導体膜、５・・・・・
オーミックコンタクト膜、７,２０７・・・・・ドレイン電
極、８,２０８・・・・ソース電極、９,２０９・・・・・容量電
極、１０・・・・・パッシベーション膜、１１,２１１・・・・・
画素電極、１２・・・・・配向膜、１３・・・・・対向電極、１４
・・・・・カラーフィルタ、１５・・・・ブラックマトリクス、
１６、１７・・・・・透明基板、１８ａ,１８ｂ,２１８ａ,２
１８ｂ・・・・・コンタクトホール、１９,２１９・・・・信号
線、２０・・・・・液晶層、２１,２２１・・・・・ＴＦＴ、２２,
２２２・・・・・蓄積容量、３０・・・・・主表示エリア、３１・・
・・・副表示エリア、３２・・・・・主表示エリアの画素領域、
３３・・・・副表示エリアの画素領域、３４ａ・・・・・走査線
の引出し配線、３４ｂ・・・・・副査線の引出し配線、３５・
・・・・信号線の引出し配線、３６・・・・・走査線の端子、３
７・・・・・信号線の端子、４０・・・・ＴＦＴアレイ基板、４
１・・・・・対向基板、１０１・・・・・走査線、１１９・・・・・信
号線、１３０・・・・・表示エリア、１３２・・・・・画素領域、
１３４・・・・・走査線の引出し配線、１３５・・・・・信号線の
引出し配線、１３６・・・・・走査線端子、１３７・・・・・信号
線端子、 １４０・・・・・ＴＦＴアレイ基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｃ Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 JB57 JB63 JB69 KA05 KA07 NA24 NA25 PA06 QA07 2H093 NA16 NA23 NA34 NA43 NA80 NC18 NC34 ND05 ND09 ND35 ND58 NF05 5C094 AA01 AA21 AA55 BA03 BA43 CA19 EA03 EA04 EA07 EA10 FA10 FB19 GA10 5F110 AA30 BB01 FF03 GG02 GG15 HK09 HK16 HL07 NN01 NN24 NN41 NN72

Claims (13)

【特許請求の範囲】
1. 【請求項１】 対向配置された一対の基板の間に液晶層
   が狭持され、前記一方の基板の表面には複数の走査線お
   よび複数の信号線がマトリクス状に交差して形成され、
   複数の走査線と信号線とが形成する交差部の近傍に、前
   記走査線に接続するゲ−卜電極を有する薄膜トランジス
   タと、該薄膜卜ランジスタにドレイン電極を介して接続
   する画素電極と、蓄積容量とがそれぞれ形成されてお
   り、走査線と信号線で囲まれた画素領域の大きさが互い
   異なる主表示エリアと副表示エリアとを具備し、各表示
   エリアの周囲には走査線の引出し配線と、信号線の引出
   し配線とが形成されており、前記他方の対向基板の液晶
   層側表面には対向電極が形成されておリ、主表示エリア
   の走査線の配線抵抗と前記副表示エリアの走査線の配線
   抵抗とが異なる第１の構成、前記主表示エリアにおける
   走査線と信号線が重なる部分の面積と、前記副表示エリ
   アにおける走査線と信号線が重なる部分の面積とが異な
   る第２の構成、前記主表示エリアの薄膜トランジスタの
   チャンネル幅が前記副表示エリアの薄膜トランジスタの
   チャンネル幅と異なる第３の構成、及び前記主表示エリ
   アの蓄積容量と前記副表示エリアの蓄積容量とが異なる
   第４の構成のうち、いずれか１つの構成を有することを
   特徴とするアクテイブマ卜リクス型液晶表示装置。
2. 【請求項２】 前記主表示エリアの走査線の幅と前記副
   表示エリアの走査線の幅とが異なることを特徴とする請
   求項１に記載のアクテイブマ卜リクス型液晶表示装置。
3. 【請求項３】 前記主表示エリアの画素領域の大きさ
   が、前記副表示エリアの画素領域の大きさよりも小さい
   ことを特徴とする請求項１に記載のアクティブマトリク
   ス型液晶表示装置。
4. 【請求項４】 前記主表示エリアの画素領域の大きさ
   が、前記副表示エリアの画素領域の大きさよりも小さ
   く、かつ前記主表示エリアの走査線の幅が、前記副表示
   エリアの走査線の幅よりも狭いことを特徴とする請求項
   ３に記載のアクテイブマ卜リクス型液晶表示装置。
5. 【請求項５】 前記主表示エリアの走査線の引出し配線
   の幅又は長さの少なくとも一方が、前記副表示エリアの
   走査線の引出し配線の幅又は長さと異なるように構成さ
   れてなることを特徴とする請求項１に記載のアクテイブ
   マ卜リクス型液晶表示装置。
6. 【請求項６】 前記主表示エリアの画素領域の大きさ
   が、前記副表示エリアの画素領域の大きさよりも小さ
   く、かつ前記主表示エリアの走査線の引出し配線の幅又
   は長さの少なくとも一方が、前記副表示エリアの走査線
   の引出し配線の幅又は長さよりも狭く又は長く構成され
   てなることを特徴とする請求項５に記載のアクテイブマ
   卜リクス型液晶表示装置。
7. 【請求項７】 前記主表示エリアの走査線の引出し配線
   の幅及び長さの双方と、前記副表示エリアの走査線の引
   出し配線の幅及び長さの双方とが、それぞれ異なるよう
   に構成されてなることを特徴とする請求項１に記載のア
   クテイブマ卜リクス型液晶表示装置。
8. 【請求項８】 前記主表示エリアの画素領域の大きさ
   が、前記副表示エリアの画素領域の大きさよりも小さ
   く、かつ前記主表示エリアの走査線の引出し配線の幅及
   び長さの双方が、前記副表示エリアの走査線の引出し配
   線の幅及び長さのそれぞれよりも狭くて長いことを特徴
   とする請求項７に記載のアクテイブマ卜リクス型液晶表
   示装置。
9. 【請求項９】 前記主表示エリアの画素領域の大きさ
   が、前記副表示エリアの画素領域の大きさよりも小さ
   く、かつ前記主表示エリアにおける走査線と信号線が重
   なる部分の面積が、前記副表示エリアにおける走査線と
   信号線が重なる部分の面積よりも小さいことを特徴とす
   る請求項１に記載のアクテイブマ卜リクス型液晶表示装
   置。
10. 【請求項１０】 前記主表示エリアの画素領域の大きさ
    が、前記副表示エリアの画素領域の大きさよりも小さ
    く、かつ前記主表示エリアの薄膜トランジスタのチャネ
    ル幅が、前記副表示エリアの薄膜トランジスタのチャネ
    ル幅よりも狭いことを特徴とする請求項１に記載のアク
    ティブマトリクス型液晶表示装置。
11. 【請求項１１】 前記主表示エリアの画素領域の大きさ
    が、前記副表示エリアの画素領域の大きさよりも小さ
    く、かつ前記主表示エリアにおける蓄積容量が前記副表
    示エリアにおける蓄積容量よりも小さいことを特徴とす
    る請求項１に記載のアクティブマトリクス型液晶表示装
    置。
12. 【請求項１２】 前記主表示エリアの画素領域の大きさ
    が、前記副表示エリアの画素領域の大きさよりも小さ
    く、かつ前記主表示エリアの薄膜トランジスタのチャネ
    ル幅が、前記副表示エリアの薄膜トランジスタのチャネ
    ル幅よりも狭く、さらに前記主表示エリアにおける蓄積
    容量が前記副表示エリアにおける蓄積容量よりも小さい
    ことを特徴とする請求項１に記載のアクティブマトリク
    ス型液晶表示装置。
13. 【請求項１３】 対向配置された一対の基板の間に液晶
    層が狭持され、前記一方の基板の表面には複数の走査線
    および複数の信号線がマトリクス状に交差して形成さ
    れ、複数の走査線と信号線とが形成する交差部の近傍
    に、前記走査線に接続するゲ−卜電極を有する薄膜トラ
    ンジスタと、該薄膜卜ランジスタにドレイン電極を介し
    て接続する画素電極と、蓄積容量とがそれぞれ形成され
    ており、走査線と信号線で囲まれた画素領域の大きさが
    互い異なる主表示エリアと副表示エリアとを具備し、各
    表示エリアの周囲には走査線の引出し配線と、信号線の
    引出し配線とが形成されており、前記他方の対向基板の
    液晶層側表面には対向電極が形成されておリ、前記主表
    示エリアの画素領域の大きさが、前記副表示エリアの画
    素領域の大きさよりも小さく、かつ前記主表示エリアの
    走査線の引出し配線の幅及び長さの双方が、前記副表示
    エリアの走査線の引出し配線の幅及び長さのそれぞれよ
    りも狭くて長く、かつ前記主表示エリアにおける走査線
    と信号線が重なる部分の面積が、前記副表示エリアにお
    ける走査線と信号線が重なる部分の面積よりも小さく、
    かつ前記主表示エリアの薄膜トランジスタのチャネル幅
    が、前記副表示エリアの薄膜トランジスタのチャネル幅
    よりも狭く、さらに前記主表示エリアにおける蓄積容量
    が前記副表示エリアにおける蓄積容量よりも小さいこと
    を特徴とするアクティブマトリクス型液晶表示装置。