JP2001033811A

JP2001033811A - アクティブマトリクス型液晶表示装置

Info

Publication number: JP2001033811A
Application number: JP20168899A
Authority: JP
Inventors: Akira Nakano; 陽仲野
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1999-07-15
Filing date: 1999-07-15
Publication date: 2001-02-09

Abstract

(57)【要約】（修正有）【課題】画素領域のサイズが異なる主副表示エリア
で、対向電極を分割することなく同一の電位を対向電極
に印加してもフリッカの発生を防止できる液晶表示装置
を提供する。【解決手段】ＴＦＴアレイ基板１６の表面には、走査
線１及び信号線１９がマトリクス状に交差しその近傍
に、走査線１に接続するゲート電極２を有するＴＦＴ
と、画素電極１１と、走査線１との間で蓄積容量を形成
する容量電極９とが形成され、ＴＦＴアレイ基板１６に
は、走査線１と信号線１９とで囲まれた画素領域の大き
さが等しい主表示エリア３０と、その画素領域とは異な
る大きさの画素領域を有する副表示エリア３１とが形成
され、対向基板１７には、対向電極１３が形成されてい
る。副表示エリア３１における各画素電極１１と走査線
１及びゲート電極２との最短間隔Ｄｂを、基板１６、１
７の対向面間の最大間隔ｄに対して１以上とすればフリ
ッカの発生を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
スク型液晶表示装置に関わる。より詳細には、互いに画
素領域の大きさが異なる主表示エリアと副表示エリアを
具備するアクティブマトリクス型液晶表示装置に関す
る。

【０００２】

【従来の技術】従来、アクティブマトリクス方式の液晶
表示装置としては、図６に示すものが知られている。図
６は薄膜トランジスタ（以下、ＴＦＴという。ＴＦＴ：
ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）アレイ基
板１４０の平面図である。従来のアクティブマトリクス
装置のＴＦＴアレイ基板１４０には、画素を構成する画
素領域１３２がマトリクス状に配列された表示エリア１
３０、この表示エリア１３０の走査線１０１から外付け
のゲートドライバＩＣに接続するための走査線の引き出
し配線１３４と走査線端子１３６、表示エリア１３０の
信号線１１９から外付けのソースドライバＩＣに接続す
るための信号線の引き出し配線１３５と信号線端子１３
７、がそれぞれ形成されている。

【０００３】従来のアクティブマトリクス型液晶表示装
置に対して新たな機能を付加できるとの観点から、図１
に示すように、表示エリア３０（以下、主表示エリアと
いう。）のほかに、例えば文字情報を表示させることを
目的とした他の表示エリア３１（以下、副表示エリアと
いう。）を設ける必要性が唱えられている。

【０００４】この場合、主表示エリア３０には精細度の
高い表示が要求されるために画素領域３２を小さくする
が、副表示エリア３１ではその表示目的から、必ずしも
画素領域３３の大きさを主表示エリアのそれと一致させ
る必要はない。むしろ、例えば文字は大きく表示させて
見やすくしたいとの要求から、副表示エリア３１の画素
領域３３の大きさは、主表示エリア３０の画素領域３２
の大きさに比べ、大きく設計する。一方、アクティブマ
トリクス型液晶表示装置では、対向配置された一対の基
板の間に液晶層を狭持してこれを表示媒体として用いて
おり、液晶層の焼き付きを防止するために液晶層には直
流電圧が重畳しない交流電圧を印加し、これを表示電圧
として用いる。この交流電圧は、信号線から画素領域を
主として成す画素電極へ、走査線からのゲート電圧でオ
ン状態となったＴＦＴを介して印加される。この画素電
極と液晶層を介して対向する対向電極には、一定の直流
電圧を印加する。これにより、液晶層に電界を与えてそ
の屈折率を変化させることにより、液晶層は表示媒体と
して使用可能となる。

【０００５】ところが、液晶の誘電率が電界強度に応じ
て変化すること、ＴＦＴのゲート電極とドレイン電極と
の間に寄生容量を有すること、および走査線と画素電極
との間に寄生容量を有することに起因して、ＴＦＴをオ
フ状態にすべくゲート電圧を変化させたときに、画素電
極の電位Ｖｐに動的な電圧降下△Ｖｐが生ずる。図４は
図７の液晶表示装置の駆動電圧を示す概略図である。図
４（ａ）はＴＦＴのゲート電極に印加する電圧Ｖgを、
図４（ｂ）はＴＦＴのソース電極Ｖsに印加する電圧
を、図４（ｃ）はＴＦＴのドレイン電極、すなわち、画
素電極の電圧Ｖpを示す。図４（ｂ）、（ｃ）のＶscは
ソース電極に印加する交流電圧の中心電圧を、図４
（ｃ）のＶcomは対向電極に印加される電圧をそれぞれ
示している。横軸には時間をとり、Ｖg、Ｖs、Ｖpのタ
イミングを示している。図４（ａ）に示す電圧の高電位
がＴＦＴをオン状態にする期間、低電位がＴＦＴをオフ
状態にする期間をそれぞれ示している。図４に示すよう
に、ＴＦＴをオフ状態にすべくゲート電圧を変化させた
ときに、画素電極の電位Ｖｐに動的な電圧降下△Ｖｐが
生ずる。これは、ＴＦＴをオフ状態にすべくゲート電圧
Ｖｇを変化させたときに、一対の基板間の液晶層による
容量、走査線とその上のゲート絶縁膜及び容量電極とか
らなる蓄積容量および上記寄生容量との間で電荷の分配
が生じて、画素電極の電位Ｖpに電圧降下△Ｖpが生ずる
ものである。このように画素電極の電位Ｖpに電圧降下
△Ｖpが生ずると、信号電圧Ｖｓの中心電位Ｖｓｃを基
準として液晶を駆動する画素電極の電位Ｖｐの正と負の
電圧振幅に差を生じてしまう。電圧の極性によらず同じ
電圧が印加されれば、液晶は同じ透過率特性を有するの
で、例えば電圧を印加しない状態で透過率の高いノーマ
リホワイト型のアクティブマトリクス型液晶表示装置に
おいては、電圧振幅が大きい極性では透過率がより低
く、電圧振幅が小さい極性では透過率がより高くなる。
このため、透過率に応じた明暗の繰り返しが生じ、これ
がフリッカとして視認されてしまうことになる。

【０００６】前記電圧降下を発生させる一方の要因であ
る液晶の誘電率が電界強度に応じて変化することは、液
晶の物性に関わるもので避けられないものである。ま
た、他方の要因である２つの寄生容量のうち、ＴＦＴの
ゲート電極とドレイン電極の間に寄生容量を有すること
は、前記電極間に形成したゲート絶縁膜が容量を形成し
てしまうことから、現在のアクティブマトリクス型液晶
表示装置では構造的に避けられないものである。そこで
従来では、液晶を駆動する交流電圧の正と負の電圧振幅
が等しくなるよう対向電極の電位を最適に調整するこ
と、および、蓄積容量を液晶層による容量に対して並列
に形成することにより、フリッカの解消を図っていた。

【０００７】

【発明が解決しようとする課題】ところが、主表示エリ
アのほかに画素領域のサイズの異なる副表示エリアを設
ける場合、前記液晶容量や前記寄生容量の値が画素領域
のサイズに応じて異なるので、主表示エリアと副表示エ
リアとで、それぞれの画素電極の電圧降下△Ｖｐに差が
生じることから、フリッカが視認されやすくなり表示品
位が劣化するという問題がある。

【０００８】本発明は上記の課題を解決するためになさ
れたもので、画素領域のサイズが異なる主表示エリアと
副表示エリアとで、対向電極を分割することなく同一の
電位を前記対向電極に印加することにより、フリッカの
発生を防止できるアクティブマトリクス型液晶表示装置
を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】本発明に係るアクティブ
マトリクス装置は、対向配置された一対の基板の間に液
晶層が狭持され、一方の基板の表面には複数の走査線お
よび複数の信号線がマトリクス状に交差して形成され、
複数の走査線と信号線とが形成する複数の交差部の近傍
に、走査線に接続するゲート電極を有する薄膜トランジ
スタと、薄膜トランジスタに接続する画素電極と、走査
線と蓄積容量を形成する容量電極とがそれぞれ形成さ
れ、他方の基板の液晶層側表面には対向電極が形成され
ており、走査線と前記信号線で囲まれた画素領域の大き
さが互い等しい複数の画素領域を有する主表示エリア
と、複数の画素領域を有する主表示エリアの画素領域と
異なる大きさの副表示エリアとを具備し、副表示エリア
における各画素電極とこれを駆動するための走査線およ
びゲート電極との最短間隔を、基板対の対向面間の最大
間隔に対し、１以上としたものである。

【００１０】かかる液晶表示装置によれば、副表示エリ
アの画素電極と走査線およびゲート電極の間の寄生容量
Ｃgp（以下、Ｃgpと記載する）を減らすことができ、こ
の寄生容量による副表示エリアの画素電極の電圧降下△
Ｖpへの影響を無視することが可能となり、副表示エリ
アの画素電極の電圧降下△Ｖpに関する設計パラメータ
を一つ減ずることができる。電圧降下△Ｖpの設計パラ
メータとしては、他に、蓄積容量ＣsやＴＦＴのゲート
電極とドレイン電極の間の寄生容量Ｃgd（以下、Ｃgdと
記載する）がある。このうちＣgdについてはＴＦＴのチ
ャネル幅Ｗとチャネル長Ｌに応じて変化するが、画素電
極と走査線およびゲート電極の最短間隔を基板対の対向
面間の最大間隔に対して１以上とし、Ｃgdが無視できな
い場合には、Ｃgdにに応じてＣgpも変化するため、それ
ぞれを独立なパラメータとして扱って△Ｖpを設計する
ことができない。このため、かかる液晶表示装置によれ
ば、Ｃgpを無視することが可能となるので、△Ｖpの設
計が容易になり、画素領域の大きさが互いに異なる主表
示エリアと副表示エリアとで△Ｖpを一致するよう設計
することができ、従って、対向電極の電位を同一にする
ことが可能となる。また、上記副表示エリアにおける各
画素電極とこれを駆動するための走査線およびゲート電
極との最長間隔を、副表示エリアの走査線と直交する方
向の副表示エリアの画素電極の長さから、主表示エリア
の走査線と直交する方向の主表示エリアの画素電極の長
さを差し引いた値より小さい値とすることは、上記理由
により対向電極の電位を同一にすることが可能になると
同時に、副表示エリアの開口率を主表示エリアのそれよ
り大きくするために望ましい。

【００１１】

【発明の実施の形態】以下、本発明の一実施の形態を図
面に従って説明する。図１に、本発明の一実施の形態に
係わるアクティブマトリクス型液晶表示装置におけるＴ
ＦＴアレイ基板４０を示す。ＴＦＴアレイ基板４０の表
面には、画素を構成する画素領域３２がマトリクス状に
配列された主表示エリア３０と、同様に画素を構成する
画素領域３３がマトリクス状に配列された副表示エリア
３１が形成されている。これらの画素領域を走査する走
査線１と、信号を供給する信号線１９とが格子状に形成
されている。信号線１９は画素領域のサイズが異なる主
表示エリア３０と副表示エリア３１で途切れることなく
連続して配線されている。

【００１２】本実施の形態では、主表示エリア３０の画
素領域３２に比べてサイズが大きい画素領域３３から成
る副表示エリア３１を、主表示エリア３０の上部に、信
号先１９の延びる方向で画素領域の幅が一致するように
形成されている。より具体的には、主表示エリア３０の
画素領域のサイズは横幅40μm×縦長120μm、副表示エ
リア３１の画素領域サイズは横幅40μm×縦長400μmで
ある。主表示エリア３０および副表示エリア３１の周辺
には、各表示エリア３０，３１の走査線１から外付けの
ゲートドライバＩＣに接続するための走査線１の端子３
６まで引き出された走査線１の引き出し配線３４と、各
表示エリア３０、３１の信号線１９から外部のソースド
ライバＩＣに接続するための信号線１９の端子３７まで
引き出された信号線１９の引き出し配線３５とがそれぞ
れ形成されている。なお、本実施の形態とは異なる場合
として、同一ＴＦＴアレイ基板４０上に駆動回路が内蔵
されている場合があるが、この場合には、走査線１の引
き出し配線３４と信号線１９の引き出し配線３５がこの
駆動回路の出力に引き出されていても構わない。

【００１３】このＴＦＴアレイ基板４０を用いた液晶表
示装置は、図２に示すように、液晶層２０を介してＴＦ
Ｔアレイ基板４０を構成する基板１６と対向配置された
対向基板１７には、遮光用のブラックマトリクス１５、
カラーフィルタ１４、画素電極１１と同様なインジウム
とスズの酸化物からなる透明な対向電極１３を設けてい
る。液晶と接する面には配向膜１２が形成されている。
従って、画素電極１１と対向電極１３との間に電圧を印
加すると、液晶層２０に電界が印加され、液晶分子の配
向制御ができるようになっている。また、この構造は画
素電極１１と対向電極１３をそれぞれ電極に持ち、その
間に誘電体である液晶を有することから、容量と見なせ
る（以下、液晶容量という）。

【００１４】ＴＦＴは、図２及び図３に示すように、走
査線１から引き出して設けられたゲート電極２を設け、
その上にチッ化珪素からなるゲート絶縁膜３を設け、そ
の上にアモルファスシリコンからなる半導体膜４を設
け、更にその上にはアモルファスシリコンにリンを添加
したｎ+型アモルファスシリコンからなるオーミック膜
５を設け、その上に導電体からなるドレイン電極７とソ
ース電極８とを設けて形成される。このうちソース電極
８は信号線１９から引き出して設けられている。そして
更にその上には、これらを覆うようにチッ化珪素からな
るパッシベーション膜１０を設け、ドレイン電極７上の
パッシベーション膜１０にはコンタクトホール１８ａを
形成したのち、ドレイン電極７とコンタクトホール１８
ａを介して接続するよう、インジウムとスズの酸化物か
らなる透明な画素電極１１を設けている。

【００１５】蓄積容量は、走査線１を一方の電極とし、
その上のゲート絶縁膜３を誘電体とし、更にその上にド
レイン電極７およびソース電極８と同一層の導電体から
なる蓄積容量の容量電極９を他方の電極として形成され
る。容量電極９の上にはＴＦＴと同様、パッシベーショ
ン膜１０が形成されるが、このパッシベーション膜１０
にはコンタクトホール１８ｂを形成したのち、画素電極
１１を容量電極９の上に引き出して設け、容量電極９と
画素電極１１とをコンタクトホール１８ｂを介して接続
する。なお、蓄積容量は上述の液晶容量と並列接続の関
係にあり、ともにＴＦＴの負荷容量となる。本実施の形
態では、それぞれ横幅４０μｍ×縦長１２０μｍと横幅
４０μｍ×縦長４００μｍの２つの画素領域が同一ＴＦ
Ｔアレイ基板４０上に形成されているが、このうち画素
領域のサイズが大きい４０μｍ×４００μｍの副表示エ
リア３１の画素領域３３については、図２、図３に示す
ように、走査線１と画素電極１１との最短間隔Ｄｂが、
対向配置された基板１６と対向基板１７の間の最大間隔
ｄに比べて大きく、副表示エリア３１の走査線１と直交
する方向の副表示エリア３１の画素電極１１の長さか
ら、前記主表示エリア３０の走査線２０１と直交する方
向の主表示エリア３０の画素電極２１１の長さを差し引
いた値より小さい値となるよう設計されている。より具
体的には、これら対向配置された基板の間隔が４μｍで
あるのに対し、走査線１と画素電極１１との間隔を８μ
ｍに設計した。これにより、走査線１と画素電極１１と
の間の寄生容量を減らすことができる。

【００１６】図７及び図８を用いて、図１に示す主表示
エリア３０の画素領域３２について詳細に説明する。画
素領域３２には、格子状に形成された走査線２０１と信
号線２１９のほか、走査線２０１から引き出されたゲー
ト電極２０２、半導体層２０４、信号線２１９から引き
出されたソース電極２０８およびドレイン電極２０７か
ら成るＴＦＴと、このＴＦＴのドレイン電極２０７とコ
ンタクトホール２１８ａを介して接続された画素電極２
１１と、信号線２１９と同一層で形成された容量電極２
０９と走査線２０１とを対向する電極とした蓄積容量が
形成されている。

【００１７】次に式を用いてその効果を説明する。画素
電極２１１の電位の電圧降下△Ｖpは次式で表現され
る。 △ Ｖｐ＝（Ｖgh×（Ｃgdon＋Ｃgp）−Ｖgl×（Ｃgdoff
＋Ｃgp）−Ｖｓ×（Ｃgdon−Ｃgdoff））／（Ｃｓ＋Ｃl
c＋Ｃgdoff＋Ｃgp） △ Ｖp：画素電極の電位の電圧降下Ｖgh：ゲート電圧ハイ電位Ｃgdon：ＴＦＴオン時の寄生容量Ｃgp：走査線と画素電極の間の線間容量Ｖgl：ゲート電圧ロウ電位Ｃgdoff：ＴＦＴオフ時の寄生容量Ｖs：信号電圧の電位Ｃs：蓄積容量Ｃlc：液晶層の容量

【００１８】これに対して、Ｃgpを減らし、Ｃgdに比べ
てＣgpを無視できるレベルに設計した場合、この式は次
式で示される。 △Ｖｐ＝（Ｖgh×Ｃgdon−Ｖgl×Ｃgdoff−Ｖｓ×（Ｃg
don−Ｃgdoff））／（Ｃｓ＋Ｃlc＋Ｃgdoff）このように△Ｖｐの設計パラメータであるＣgpを無視で
きるように副表示エリア３１の画素電極１１と走査線１
およびゲート電極２との最短間隔Ｄｂを基板の対向面間
の最大間隔ｄに対して１以上に設計することにより、△
Ｖｐの設計式を簡略化できる。このため、Ｃｓや、ＴＦ
Ｔのチャネル長やチャネル幅の寸法に依存するＣgdon、
Ｃgdoffの値を調節するなどして、主表示エリア３０と
副表示エリア３１の△Ｖｐを等しく設計することが容易
になる。

【００１９】図５は、図３に示した本実施の形態におい
て、対向配置された一対の基板１６，１７の対向面間の
最大間隔を４μｍとした場合の、走査線１と画素電極１
１の間隔と、走査線１と画素電極１１の間の寄生容量と
の関係を示す図である。本実施の形態では、ＴＦＴの寄
生容量は１０ｆＦであるが、図５の結果によれば、対向
配置された一対の基板１６，１７の対向面間の最大間隔
を４μｍとすれば、画素領域のサイズは横幅が４０μｍ
なので、走査線１と画素電極１１の間の寄生容量はおよ
そ０．４ｆＦと換算でき、ＴＦＴの寄生容量に比べて１
／１０以下にすることができることがわかる。このため
本実施の形態では充分な余裕を見込み走査線１と画素電
極１１の最小間隔を8μmに設計したが、図５の結果によ
れば、対向配置された一対の基板１６，１７の対向面間
の最大間隔である４μｍ以上の間隔を設ければ前記寄生
容量を無視できることがわかる。このことは、電位を与
えられた走査線からのびる電気力線が、最短距離をなす
電極に向かってその電気力線を終端し、電気力線の両端
に現れる電荷で容量が形成されることから容易に理解で
きる。

【００２０】

【発明の効果】以上述べたように、本発明に係るアクテ
ィブマトリクス型液晶表示装置は、対向電極を分割して
それぞれに最適な直流電圧を印加させることなく、一つ
の対向電極に最適な対向基板電位を印加させることでフ
リッカや焼き付きを防止できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に使用するＴＦＴアレイ
基板の平面図である。

【図２】本発明の液晶表示装置の一実施の形態を示す副
表示エリア部分の断面図である。

【図３】図１及び図２に示したＴＦＴアレイ基板の副表
示エリアの一画素領域を示す平面図である。

【図４】図７の液晶表示装置の駆動電圧を示す概略図で
ある。

【図５】ＴＦＴアレイ基板の画素電極と走査線の間隔と
その容量の関係を示す実測結果である。

【図６】従来のＴＦＴアレイ基板を示す平面図である。

【図７】図１及び図４に示したＴＦＴアレイ基板の主表
示エリアの一画素領域を示す断面図である。

【図８】図１及び図７に示したＴＦＴアレイ基板の主表
示エリアの一画素領域を示す平面図である。

【符号の説明】

１、２０１走査線２、２０２ゲート電極１１、２１１画素電極１３、２１３対向電極１６、２１６基板１７、２１７対向基板１９、２１９信号線２０、２２０液晶３０主表示エリア３１副表示エリア３２主表示エリアの画素領域３３副表示エリアの画素領域１ＴＦＴアレイ基板

Claims

【特許請求の範囲】

【請求項１】対向配置された一対の基板の間に液晶層
が狭持され、前記一方の基板の表面には複数の走査線お
よび複数の信号線がマトリクス状に交差して形成され、
前記複数の走査線と信号線とが形成する複数の交差部の
近傍に、前記走査線に接続するゲート電極を有する薄膜
トランジスタと、薄膜トランジスタに接続する画素電極
と、前記走査線と蓄積容量を形成する容量電極とがそれ
ぞれ形成され、前記他方の基板の前記液晶層側表面には
対向電極が形成されており、前記走査線と前記信号線で
囲まれた画素領域の大きさが互い等しい複数の画素領域
を有する主表示エリアと、複数の画素領域を有する該主
表示エリアの画素領域と異なる大きさの副表示エリアと
を具備し、前記副表示エリアにおける各画素電極とこれ
を駆動するための前記走査線および前記ゲート電極との
最短間隔を、前記基板対の対向面間の最大間隔に対し、
１以上としたことを特徴とするアクティブマトリクス型
液晶表示装置。
【請求項２】前記副表示エリアにおける各画素電極と
これを駆動するための前記走査線および前記ゲート電極
との最長間隔を、前記副表示エリアの走査線と直交する
方向の副表示エリアの画素電極の長さから、前記主表示
エリアの走査線と直交する方向の主表示エリアの画素電
極の長さを差し引いた値より小さい値としたことを特徴
とする請求項１記載のアクティブマトリクス型液晶表示
装置。