KR20030058217A - 액정 표시 장치 - Google Patents

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Abstract

본 발명은 화질 개선을 위한 액정 표시 장치의 픽셀 어레이 구조에 관한 것으로, 데이터 라인과 데이터 라인에 인접한 두 화소 전극 사이에 거리 d1 과 d2 의 거리비가 d1 : d2 = 1.67 : 1 가 되도록 형성하여 데이터 라인과 데이터 라인의 좌우측 화소 전극 사이에 생기는 기생 용량의 차이를 1fF 이내로 줄여 액정 표시 화면의 화질을 향상시킨다.
또한, 데이터 라인의 형상을 반복적인 굴곡 형태로 변형시켜 형성함으로써 기생 커패시터의 불균일 해소 및 공정상의 불량 가능성을 줄인다.

Description

액정 표시 장치 {LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치의 박막트랜지스터 어레이 구조에 관한 것으로, 특히 데이터 라인의 위치를 변경하여 서로 인접하는 화소에 의해 발생하는 기생 용량의 값을 동일하게 형성할 수 있는 액정표시장치의 픽셀 어레이 구조에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동 방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor)를 이용하여 자연스러운 동화상을 표시하고 있다. 이러한 액정표시장치는 브라운관에 비하여 소형화가 가능하여 휴대용 텔레비전이나 랩탑(Lap-Top)형 퍼스널 컴퓨터등의 모니터로서 상품화되고 있다.
액티브 매트릭스 타입의 액정표시장치는 화소들이 게이트 라인들과 데이터 라인들의 교차부들 각각에 배열되어진 화소 매트릭스(Picture Element 또는 Pixel Matrix)에 텔레비전 신호와 같은 비디오 신호에 해당하는 화상을 표시하게 된다.
화소들 각각은 데이터 라인으로부터 입력되는 데이터 신호의 전압 레벨에 따라 투과 광량을 조절하는 액정셀을 포함한다. 박막트랜지스터는 게이트 라인과 데이터 라인들의 교차부에 설치되어 게이트 라인으로부터 입력되는 스캔신호(게이트 펄스)에 응답하여 액정셀 쪽으로 전송될 데이터 신호를 절환하게 된다.
도 1은 상기와 같은 액정표시장치의 일반적인 픽셀 어레이 구조를 나타내는 도면이다.
통상적으로 액정표시장치는 다수의 화소로 구성되어 있지만, 도면에서는 설명의 편의를 위하여 데이터 라인에 인접하는 2개의 화소만을 도시하였다.
도면에 도시한 바와 같이, 액정표시장치의 픽셀 어레이 구조는 데이터 라인(12)과 게이트 라인(14)의 교차부에 박막트랜지스터가 형성되어 있으며, 데이터 라인(12)과 게이트 라인(14) 사이의 화소 영역에 화소 전극들(11a,11b)이 매트릭스 형태로 배치된다.
상기 박막트랜지스터는 게이트 라인(14)에 접속된 게이트 전극(14a)과 데이터 라인(12)이 접속된 소오스 전극(15) 및 화소 전극(11b)에 접속된 드레인 전극(16)을 포함한다.
상기 게이트 라인(gate line)(14)은 화소 전극(11b)의 횡 방향에 대하여 평행하게 배치되어 있고, 게이트 라인(14)과 수직으로 지나는 데이터 라인(data line)(12)이 배치되어 있다.
게이트 라인(14)과 데이터 라인(12)의 교차점에 인접된 상기 게이트 라인(14) 위에는 패널의 형태로 반도체 층(17)이 형성되어 있고, 데이터 라인(12)으로부터 인출되어진 소오스(source) 전극(15)과 상기 데이터 라인(12) 형성 시에 함께 형성된 드레인(drain) 전극(16)이 서로 대향하여 상기 반도체층(17)과 소정 부분 오버랩(overlap)되도록 대치되어 박막트랜지스터를 구성하고 있다.
게이트 라인(14)과 데이터 라인(12)에 의해 한정된 화소 영역에는 ITO와 같은 투명한 금속으로 이루어진 화소 전극(11b)이 배치되어 있으며, 이때 화소 전극(11b)은 콘택홀(18)을 통해 드레인 전극(16)과 접합됨은 물론 데이터 라인(12)과 게이트 라인(14)으로부터 대략 5∼10 ㎛ 정도의 간격을 두고 화소 영역 전체에걸쳐 배치되어 있다.
상기 데이터 라인(12)은 구동부로부터 인가되는 데이터 신호를 소오스 전극(15)으로 전송하게 된다. 또한, 게이트 라인(14)은 데이터 라인(12)과 교차되도록 형성되어 게이트 구동부로 인가되는 게이트 신호를 게이트 전극(14a)으로 전송하게 된다. 이때, 게이트 라인(14)에서 전송되는 게이트 신호는 게이트 전극(14a)에 인가되어 데이터 신호가 드레인 전극(16)으로 전송 되도록 한다. 즉, 게이트 전극(14a)은 게이트 신호에 대응하여 데이터 신호를 스위칭(switching)하게 된다.
이러한 과정에 의해서 드레인 전극(16)에 전송된 데이터 신호는 화소 전극(11b)에 인가되어 광의 투과량을 조절하게 된다.
이하, 도 1에 있어서 A-A′선을 따라 절단한 도면을 통하여 박막트랜지스터의 구조 및 동작에 대하여 설명한다.
도 2는 데이터 라인과 게이트 라인이 교차점 부근에 형성된 박막트랜지스터의 단면을 보여주는 도면이다.
도면에 도시된 바와 같이, 박막트랜지스터는 박막트랜지스터 기판(20)의 상부에 형성되어 주사 신호가 인가되는 게이트 전극(14a)과, 주사 신호에 대응하여 데이터 신호를 전송하도록 마련된 액티브층(active layer)(21)과, 액티브층(active layer)(21)과 게이트 전극(14a)을 전기적으로 격리시켜주는 게이트 절연막(gate insulator)(22)과, 액티브층(active layer)(21)의 양쪽 측면 상부에 형성되어 데이터 신호를 인가하는 소오스 전극(15)과, 데이터 신호를 화소 전극(11b)에 인가하는드레인 전극(16)과, 소오스 전극(15)과 드레인 전극(16)을 보호하기 위해 형성된 보호막(24)과, 드레인 전극(16)과 연결된 게이트 절연막(22) 상의 화소전극(11b)으로 구성되어 있다.
그리고, 상기 액티브층(active layer)(21)은 비정질 실리콘(a-Si)을 증착하여 형성된 반도체층(23)과, 반도체층(23)의 양쪽 측면의 상단에 인(P)과 같은 불순물이 도핑된 n+ 비정질 실리콘을 증착하여 형성된 오믹 접촉층(ohmic contact layer)(25)으로 구성된다.
상기와 같이 구성된 박막트랜지스터의 게이트 전극(14a)에 하이 레벨(high level)을 갖는 게이트 신호가 인가되면 액티브층(21)에 전자가 이동할 수 있는 채널(channel)이 형성되어 소오스 전극(15)의 데이터 신호가 액티브층(21)을 경유하여 드레인 전극(16)으로 전달된다.
반면에, 게이트 전극(14a)에 로우 레벨(low level)을 갖는 게이트 신호가 인가되면 액티브층(21)에 형성된 채널이 차단되어 드레인 전극(16)으로 데이터 신호의 전송이 중단된다.
그러나, 상기와 같이 구성된 액티브 매트릭스형 액정표시장치는 데이터 라인을 사이에 두고 양쪽 화소 전극간에 발생하는 기생 용량(parasitic capacitance)의 차이로 인하여 표시 화면의 화질이 저하되는 문제를 안고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 이루어진 것으로, 화소 전극 사이의 데이터 라인의 배치를 바꿔줌으로써, 데이터 라인과 데이터 라인에 인접한 두 화소 전극 사이에 발생하는 기생 용량(Cdp)을 동일하게 하여 액정표시장치의 표시 품위를 향상시키는데 있다.
본 발명의 다른 목적은 데이터 라인에 인접한 화소 전극의 폭을 줄임으로써, 데이터 라인과 데이터 라인에 인접한 두 화소 전극 사이에 발생하는 기생 용량(Cdp)을 동일하게 하여 액정표시장치의 표시 품위를 향상시키는데 있다.
기타 본 발명의 목적 및 특징은 이하의 발명의 구성 및 특허청구범위에서 상세히 기술될 것이다.
도 1은 일반적인 액정 표시 장치의 픽셀 어레이 구조를 나타낸 도면.
도 2는 도 1에 있어서, A-A＇선을 따라 절단한 박막트랜지스터의 단면도.
도 3은 액정 표시 장치의 등가회로도.
도 4는 액정 표시 소자의 동작을 나타내는 신호 파형 그래프도.
도 5는 도 1에 있어서, B-B＇선을 따라 절단한 픽셀의 수직 단면도.
도 6은 본 발명의 일 실시예에 따른 픽셀 어레이 구조를 보인 예시도.
도 7은 본 발명의 다른 실시예에 따른 픽셀 어레이 구조를 보인 예시도.
도 8은 본 발명의 또 다른 실시예에 따른 픽셀 어레이 구조를 보인 예시도.
*** 도면의 주요부분에 대한 부호의 설명 ***
11a,11b: 화소 전극 12: 데이터 라인
14: 게이트 라인14a: 게이트 전극
15: 소오스 전극16: 드레인 전극
17: 반도체층22: 게이트 절연층
24:보호막41: 데이터 전압
42: 화소 전압43: 게이트 전압
상기와 같은 목적을 달성하기 위한 본 발명의 픽셀 어레이 구조는 데이터 라인과 게이트 라인의 교차부에 게이트 라인에 접속된 게이트 전극과 데이터 라인이 접속된 소오스 전극 및 화소 전극에 접속된 드레인 전극 및 액티브층을 포함하는 박막트랜지스터가 형성되고, 데이터 라인과 게이트 라인 사이의 화소 영역에 화소 전극들이 매트릭스 형태로 배치되어 있으며, 상기 데이터 라인의 위치는 양쪽 화소 전극에 대하여 박막트랜지스터가 형성되어 있는 화소 전극 쪽으로 가깝게 배치되어 있다.
또는, 데이터 라인과 게이트 라인의 교차부에 게이트 라인에 접속된 게이트 전극과 데이터 라인이 접속된 소오스 전극 및 화소 전극에 접속된 드레인 전극 및 액티브층을 포함하는 박막트랜지스터가 형성되고, 데이터 라인과 게이트 라인 사이의 화소 영역에 화소 전극들이 매트릭스 형태로 배치되어 있으며, 상기 데이터 라인에 인접한 두 화소 전극의 폭이 서로 다르게 형성되어 있다.
상기와 같은 본 발명의 픽셀 어레이 구조는 데이터 라인과 화소 전극 사이에 생기는 기생 용량(Cdp)이 데이터 라인의 좌측과 우측에 대하여 동일한 값을 가지도록 하기 위한 것이다.
이하, 첨부한 도면을 참고하여 본 발명에 대하여 상세히 설명한다.
도 3은 도 1에 도시한 액티브 매트릭스형 액정표시장치의 등가 회로도다.
도면에 도시한 바와 같이, 데이터 라인(12)과 게이트 라인(14)이 직교하여 배치되고 그들의 교점에 스위칭 소자인 박막트랜지스터(17a)와, 액정층에 인가되는 화소 전압의 유지 특성을 향상시키기 위해 형성된 스토리지 커패시터(Cst)와, 액정층을 사이에 두고 화소 전극과 공통 전극을 사이에 생기는 액정 용량(Clc)있다. 또한, 도 2의 박막트랜지스터의 구성상 게이트/소오스 전극간에(14a/15) 중첩되는 영역(C)에서 생기는 기생 용량(Cgs)과, 게이트/드레인 전극간에(14a/16) 중첩되는 영역(D)에서 생기는 기생 용량(Cgd)과, 도 1의 픽셀 어레이 구조상 데이터 라인(12)과 화소 전극(11a,11b)간에 생기는 기생 용량(Cdp)을 나타낼 수 있다.
상기 게이트 절연막(22)을 사이에 두고 게이트 전극(14a)과 소오스 전극(15)이 중첩되는 영역(C)에서 생기는 기생 용량(Cgs)과, 게이트/드레인 전극간에(14a/16) 중첩 영역(D)에서 생기는 기생 용량(Cgd)과, 데이터 라인(12)과 화소 전극(11a,11b)간에 보호막을 사이에 두고 생기는 기생 용량(Cdp)등은 플리커 발생 및 콘트라스트에 영향을 주는 주요인들이다.
특히, 보호막을 사이에 두고 데이터 라인(12)과 화소 전극(11a,11b) 사이에 발생되는 기생 용량(Cdp)의 불균일은 그레이 레벨(gray level)을 구현하는데 장애요인이 된다.
데이터 라인(12)을 사이에 두고 화소 전극들(11a,11b)이 대칭 구조로 형성되어 있는 도 1과 같은 액정표시장치의 픽셀 어레이 구조에서는 기생 용량(Cdp)의 불균일이 생기게 된다.
즉, 데이터 라인(12)과 좌우 화소 전극(11a,11b) 간에 떨어진 거리 d1, d2를 사이에 두고 기생 용량(Cdp)가 발생하게 되는데, 이 기생 용량은 데이터 라인(12)의 좌우측에 대해서 서로 다르다.
도 1의 도면상에서 한쪽 끝에 박막트랜지스터가 형성되어 데이터 라인(12)의 우측에 d2 만큼 떨어져 형성된 화소 전극(11b)의 세로 길이(l2)와 상기 화소 전극(11b)에 대향하여 d1 만큼 떨어져 형성된 화소 전극(11a)에 대하여 화소 전극(11a)의 세로의 길이(l1)가 서로 다르기 때문에 데이터 라인(12)과 화소 전극(11a,11b) 사이에 발생하는 기생 용량의 차이가 발생하게 된다.
이 기생 용량(Cdp)의 차이는 의해 화소 전극에 인가되는 전압 값을 변동시키는 요인으로 작용하게 된다.
이하, 도면 및 수식을 통하여 기생 용량의 차이(│Cdp1-Cdp2│)가 화질에 미치는 영향에 대해서 상세히 설명한다.
도 4는 도 1에 도시한 액정 표시 소자의 동작을 나타내는 신호 파형이다.
도 4에 도시한 것은 게이트 라인(14)을 거쳐서 박막트랜지스터의 게이트 전극(14a)에 공급되는 게이트 전압(43)과, 박막 트랜지스터의 소오스 전극(15)에 인가되는 신호 전압(41)과 화소 전압(42)의 상대적인 시간 관계이다.
도 4 에 도시된 바와 같이, 선택된 게이트 라인의 게이트 신호에 의한 박막트랜지스터의 게이트 전압(43)이 온(ON) 상태로 되면, 신호 전압(41)이 박막트랜지스터를 거쳐 화소 전극에 공급된다. 한편, 게이트 전압이 온(high)상태로부터 오프(low)상태로 변화할 때, 박막트랜지스터의 게이트 전극과 드레인 전극에 의한 기생 용량(Cgd)에 의해 화소 전압(42)이 변화한다. 이때, 화소 전압의 변화 △Vp 는 피드 스루 전압(feed through voltage)이라 하며, 아래의 수학식1로 나타낼 수 있다.
△Vp=(Cgd/Ctotal)△Vg
단, Ctotal=Cgs+Cst+Clc+Cdp+Cgd 이고, △Vg 는 게이트 전압이다.
상기 화소 전압(42)은 시간이 흐를수록 기생 용량에 의해 점점 전압 강하가 일어나게 된다.
상기 피드 스루 전압 △Vp 는 시간이 경과함에 따라 그 값이 점점 떨어지게 되며, 이 전압 강하의 변동폭 △Vpxl 이 커지게 되면 그레이 레벨을 제대로 구현하지 못하게 된다.
상기 화소 전압(42)에 대한 전압 강하의 변동폭(△Vpxl)은 아래의 수학식2로 나타낼 수 있다.
△Vpxl=(│Cdp1-Cdp2│/Ctotal )×Vd
여기서, Cdp1 과 Cdp2 는 각각 데이터 라인(12)과 상기 데이터 라인(12)으로부터 d1 만큼 떨어진 제 1 화소 전극(11a) 및 데이터 라인(12)으로부터 d2 만큼 떨어진 제 2 화소 전극(11b) 간에 발생하는 기생 용량이고,Vd 는 드레인 전압을 나타낸다.
상기 화소 전압(42)에 대한 전압 강하의 변동폭(△Vpxl)은 여러 가지 기생 용량에 영향을 받는다. 특히, 데이터 라인(12)과 화소 전극(11a,11b) 간에 생기는 기생 용량(Cdp)의 차이는 화소 전압(42)에 대한 전압 강하의 변동폭(△Vpxl) 변화에 지배적인 영향을 준다.
도 5는 도 1에 있어서, B-B＇선을 따라 절단한 픽셀의 수직 단면 구조이다.
도5를 참조하면, 기판(20) 상에 형성된 게이트 절연막(22)과, 상기 게이트 절연막(22) 상에 형성된 데이터 라인(12)과, 상기 데이터 라인(12)을 보호하기 위한 보호막(24)과, 데이터 라인(12)을 사이에 두고 형성된 제 1 화소 전극(11a)과 제 2 화소 전극(11b)이 대향하여 배치되어 있다.
이때, 데이터 라인(12)을 사이에 두고 데이터 라인(12)에 대하여 d1 만큼 떨어져 위치한 제 1 화소 전극(11a)은 보호막(24)을 사이에 두고 기생 용량(Cdp1)을 발생시키고, 데이터 라인(12)에 대하여 d2 만큼 떨어져 위치한 화소 전극(11b)은 보호막(24)을 사이에 두고 기생 용량(Cdp2)을 발생시킨다.
여기서, d1과 d2는 동일하나 데이터 라인과 기생 용량을 발생시키는 제 1 화소 전극(11a)의 길이와 제 2 화소 전극(11b)의 길이가 다르기 때문에 보호막(24)을 사이에 두고 데이터 라인(12)과 화소 전극(11a,11b)간에 발생하는 기생 용량 Cdp1과 Cdp2는 서로 다른 값을 가진다.
상기 도 1과 수학식 2를 통하여 기생 용량 Cdp1 과 Cdp2 에 대하여 좀더 구체적으로 알아보기로 한다.
일반적으로, 화소 전극과 데이터 라인 또는 화소 전극과 게이트 라인 등의 중첩영역에서 발생되는 기생 용량은 아래의 수학식3으로 표현될 수 있다.
C=(ε0εA)/d
여기서, ε0는 공기중의 유전 상수 즉, 8.85 × 10-14F/cm이고, εSiNx는 보호막(SiNx)의 유전 상수이다. 또한, A 는 화소 전극과 데이터 라인 또는 화소 전극과 게이트 라인의 중첩영역이며, d 는 보호막의 두께이다.
도 5에 도시한 바와 같이 데이터 라인(12)으로부터 d1 만큼 떨어진 제 1 화소 전극(11a)은 보호막(24)을 사이에 두고 기생용량(Cdp1)을 유발시킨다. 이 기생용량(Cdp1)은 아래의 수학식4로 나타낼 수 있다.
ε0εSiNx(A1/d1)
여기서, A1은 데이터 라인(12)과 제 1 화소 전극(11a)이 중첩되는 영역이고, d1은 데이터 라인(12)과 제 1 화소 전극(11a)이 보호막(24)을 사이에 두고 떨어진 거리이다.
또한, 데이터 라인(12)으로부터 d2 만큼 떨어진 제 2 화소 전극(11b)과 데이터 라인(12) 간에 발생되는 기생 용량( Cdp2)은 아래의 수학식5로 나타낼 수 있다.
ε0εSiNx(A2/d2)
여기서, A2는 데이터 라인(12)과 제 2 화소 전극(11b)이 중첩되는 영역이고, d2는 데이터 라인(12)과 제 2 화소 전극(11b)이 보호막(24)을 사이에 두고 떨어진 거리이다.
상기 A1 와 A2는 데이터 라인의 길이 및 두께와 화소 전극의 두께가 일정 할 때 화소 전극의 길이 l1, l2 에 의존하게 된다.
도 1의 도면상에서 기생 용량을 발생시키는 제 1 화소 전극(11a)의 길이 l1은 제 2 화소 전극(11b)의 길이 l2 보다 길기 때문에 l1 과 l2 의 차이로 인하여 Cdp1 과 Cdp2 의 차이가 생긴다.
이때, Cdp1 과 Cdp2 의 차이값(│Cdp1-Cdp2│)은 유전율이 3∼15 인 액정을 기준으로 했을 때 약 3∼4 fF 정도이다.
그러나, 상기 수학식2에서와 같이 기생 용량 Cdp1과 Cdp2 값의 차이는 액정표시장치의 화질을 저하시키는 문제점을 가지고 있기 때문에 │Cdp1-Cdp2│ 의 값을 '0'으로 만들 수 있는 액정표시장치의 구조가 필요하다
이하, 본 발명에 따른 Cdp1 과 Cdp2 의 편차 불균일을 개선한 본 발명의 액정표시장치에 대하여 설명한다.
도 6은 본 발명에 따른 실시예로서, 본 발명의 픽셀 어레이 구조는 데이터 라인(12)의 교차부에 박막트랜지스터(17a)가 형성되어 있으며, 데이터 라인(12)과 게이트 라인(14) 사이의 화소 영역에 화소 전극(11a,11b)들이 매트릭스 형태로 배치되고 있고, 상기 박막트랜지스터(17a)는 게이트 라인(14)에 접속된 게이트 전극과 데이터 라인(12)이 접속된 소오스 전극(15) 과 화소 전극(11a,11b)에 접속된 드레인 전극(16)을 포함하며, 제 1 화소 전극(11a)은 데이터 라인(12)에 대해서 d1 거리만큼 떨어져 있으며, 제 2 화소 전극(11b)은 데이터 라인(12) 대해서 d2 만큼의 거리를 두고 형성되어 있다. 이때, d1 의 길이는 1.67d2 이다.
도 6의 도면상에서 데이터 라인(12)의 좌측에 위치하는 제 1 화소 전극(11a)은 l1 의 길이를 가지고 데이터 라인(12)으로부터 d1 의 거리를 두고 형성되어 있다. 제 1 화소 전극(11a)의 두께를 h1이라 하고, 이때 발생되는 기생 용량을 Cdp1 라 하면 Cdp1 은 상기 수학식3에 의해 아래의 수학식6으로 나타낼 수 있다.
ε0εSiNx(l1h1/d1)
또한, 도 6의 도면상에서 데이터 라인(12)우측에 위치하는 제 2 화소 전극(11b)은 데이터 라인(12)으로부터 d2 의 거리를 두고 형성되어 있으며, 데이터 라인(12)에 인접해 있는 제 2화소 전극(11b)의 한쪽 끝단에는 박막트랜지스터(17a)가 형성되어 있다, 이 화소 전극의 세로의 길이는 l2 라하고, 두께를 h2 라 하면, 보호막을 사이에 두고 데이터 라인(12)과 데이터 라인(12)의 우측에 형성된 제 2 화소 전극(11b) 사이에 발생하는 기생 용량 Cdp2는 상기 수학식3에 의해 아래의 수학식7로 나타낼 수 있다.
ε0εSiNx(l2h2/d2)
본 발명은 Cdp1 과 Cdp2 이 동일하게 설계되어 있으므로, 아래의 수학식8과 같이 수학식6과 수학식7을 동일하게 놓고 데이터 라인과 화소 전극간에 떨어진 거리 d1 과 d2 의 관계를 구할 수 있다.
ε0εSiNx(l1h1/d1) = ε0εSiNx(l2h2/d2)
여기서, 화소 전극의 두께 h1 과 h2 는 동일하기 때문에 최종 d2 값을 아래의 수학식9와 같이 얻을 수 있다.
d2 = d1(l2/l1)
d1 이 정해지면 d2 는 상기 수학식9에 의해서 결정된다.
유전율 3∼15 정도 사이의 액정을 기준으로 하여 d1 과 d2 의 거리비를 시뮬레이션(simulation) 한 결과, d1 : d2 = 1.67 : 1 일 때, 기생 용량(Cdp)의 좌우측 차이를 1 fF 이내로 감소시킬 수 있다.
즉, 도 6에서 제 1 화소 전극(11a)은 데이터 라인(12)으로부터 d1 의 길이 만큼 떨어져 있으며, 제 2 화소 전극(11b)은 제 1 화소 전극과 대향하여 d2의 거리를 두고 데이터 라인(12)과 떨어져 있다.
상기 d1 과 d2 의 거리비를 d1 : d2 = 1.67 : 1 로 하기 위해서 상기와 같이 데이터 라인을 변형시키는 대신 화소 전극의 폭을 변형시키는 것도 가능하다.
즉, 도 7에 도시한 바와 같이 데이터 라인(12)은 그대로 두고 데이터 라인의 제 1 화소 전극(11a)의 폭(C1)을 줄여 d1 의 거리를 증가시키는 것이다.
제 1 화소 전극(11a)의 폭을 C1 이라 하고, 제 2 화소 전극(11b)의 폭을 C2 라 할 때, d1 과 d2 의 거리비를 d1 : d2 = 1.67 : 1 로 만들기 위하여 데이터 라인(12)의 좌측에 형성되어 있는 제 1 화소 전극(11a)의 폭을 C1 에서 C1' 로 줄인 것이다.
상기와 같이 데이터 라인의 위치를 변경하거나 또는 화소 전극의 폭을 변형시켜 데이터 라인에 대하여 화소 전극을 비대칭 구조로 형성함으로써 데이터 라인과 데이터 라인의 양쪽 화소 전극간에 발생하는 기생 용량의 차이(│Cdp1-Cdp2│)를 1fF 이내로 감소시킬 수 있다.
도 8은 본 발명에 따른 실시예로서, 데이터 라인의 형상을 변형시킨 액정표시장치를 나타낸 것이다.
데이터 라인(12)과 게이트 라인(14)의 교차부에 박막트랜지스터(17a)가 형성되어 있으며, 데이터 라인(12)과 게이트 라인(14) 사이의 화소 영역에 화소 전극(11a,11b)들이 매트릭스 형태로 배치되고 있고, 상기 박막트랜지스터(17a)는 게이트 라인(14)에 접속된 게이트 전극과 데이터 라인(12)이 접속된 소오스 전극(15)과 화소 전극(11a,11b)에 접속된 드레인 전극(16)을 포함하며, 상기 화소 전극(11a,11b) 사이에 형성된 데이터 라인(12)은 반복적인 굴곡 형태를 가진다.
상기 데이터 라인(12)에 인접한 제 1 화소 전극(11a)은 l1 의 길이를 가지고, 제 2 화소 전극(11b)은 l2 의 길이를 가질때 상기 데이터 라인(12)은 l2 영역내에서 반복적인 굴곡 형태를 가진다.
상기와 같이 데이터 라인(12)을 반복적인 굴곡 형태로 형성함으로써 d1 : d2 = 1.67 : 1 을 유지하면서 d2 의 길이가 짧아져 데이터 라인(12)과 제 2 화소 전극(11b)이 가까워짐에 따라 발생하는 공정상의 불량 가능성을 줄일 수가 있다.
상술한 바와 같이 본 발명에 따른 액정표시장치의 픽셀구조는 데이터 라인의 형상을 변형시키거나 화소 전극의 폭을 줄여 화소 전극을 데이터 라인에 대하여 비대칭적으로 형성함으로써 데이터 라인과 데이터 라인의 양측에 형성된 화소 전극에 의해 발생하는 기생 용량의 불균일을 해소할 수 있다.
또한, 데이터 라인의 형상을 반복 적인 굴곡 형태로 변형시킴으로써, 데이터 라인과 화소 전극이 가까워짐에 따라 생기는 공정상의 불량 가능성을 줄일 수가 있다.

Claims (10)

  1. 종횡으로 배열된 복수의 게이트 라인 및 데이터 라인과; 상기 데이터 라인에 인접하는 복수의 제 1 화소 및 제 2 화소와; 상기 제 1 화소 및 제 2 화소 내에 형성되어 상기 게이트 라인에 접속되는 박막트랜지스터와; 상기 제 1 화소에 형성되어 데이터 라인으로부터 d1 만큼 이격되어 배치된 제 1 화소 전극과; 상기 제 2 화소에 형성되어 데이터 라인으로부터 d2 간격 이격되어 배치된 제 2 화소 전극으로 구성되며, 상기 제 2 화소 전극과 데이터 라인 사이의 간격 d2는 제 1 화소 전극과 데이터 라인 사이의 간격 d1보다 작은 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서, 상기 데이터 라인에 대하여 제 1 화소 전극과 제 2 화소 전극 간의 거리비는 d1 : d2는 1.67 : 1 임을 특징으로 액정표시장치.
  3. 제 1 항에 있어서, 상기 데이터 라인에 인접한 제 2 화소 전극의 길이는 제 1 화소 전극의 길이보다 짧게 형성된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서, 상기 데이터 라인에 인접하는 제 1 화소 전극과 제 2 화소 전극 사이에 발생하는 기생 용량의 차이가 1fF 이하인 것을 특징으로 하는 액정표시장치.
  5. 종횡으로 배열된 복수의 게이트 라인 및 데이터 라인과; 상기 데이터 라인에 인접하는 복수의 제 1 화소 및 제 2 화소와; 상기 제 1 화소 및 제 2 화소 내에 형성되어 상기 게이트 라인에 접속되는 박막트랜지스터와; 상기 제 1 화소에 형성되어 데이터 라인으로부터 d1 만큼 이격되어 배치된 제 1 화소 전극과; 상기 제 2 화소에 형성되어 데이터 라인으로부터 d2 간격 이격되어 배치된 제 2 화소 전극으로 구성되며, 상기 제 1 화소 전극과 제 2 화소 전극 사이에 형성되어 있는 데이터 라인은 반복적인 굴곡 형상인 것을 특징으로 하는 액정표시장치.
  6. 제 5 항에 있어서, 상기 데이터 라인에 대하여 제 1 화소 전극과 제 2 화소 전극간의 거리비는 1: 1.67 임을 특징으로 액정표시장치.
  7. 제 5 항에 있어서, 상기 데이터 라인에 인접한 제 2 화소 전극의 길이는 제 1 화소 전극의 길이보다 짧게 형성되어 있는 것을 특징으로 하는 액정표시장치.
  8. 제 5 항에 있어서, 상기 데이터 라인에 인접하는 제 1 화소 전극과 제 2 화소 전극의 폭이 서로 다른 것을 특징으로 하는 액정표시장치.
  9. 제 8 항에 있어서, 상기 데이터 라인에 대하여 제 1 화소 전극과 제 2 화소 전극간의 거리비는 1: 1.67 임을 특징으로 액정표시장치.
  10. 제 5 항에 있어서, 상기 데이터 라인에 인접하는 제 1 화소 전극과 제 2 화소 전극 사이에 발생하는 기생 용량의 차이가 1fF 이하인 것을 특징으로 하는 액정표시장치.
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