JPH02234126A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置を製造する方法に
関するものである．〔従来の技術〕 従来のアクティブ・マトリヅクス方式の液晶表示装置の
製造方法においては、実開昭６１−４１２２３号公報に
示されるように、ゲート絶縁膜のパターン形成と保護膜
のパターン形成とを別々に行なっている． 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置の製造方法においては
、ゲート絶縁膜のパターン形成を行なうときに、ゲート
絶縁膜にレジストのビンホールが転写される場合があり
，この場合には走査信号線、ゲート電極と映像信号線、
ソース電極，ドレイン電極とがシＪ一卜することがある
ので，歩留まりが低い．また、ゲート端子の材料と映像
信号線，ソース電極、ドレイン電極の材料とが同一のと
きには、映像信号線、ソース電極、ドレイン電極のパタ
ーンを形成するときに、ゲート端子がエッチングされな
いような手段をとる必要があるので、製造が面倒である
． この発明は上述の課題を解決するためになされたもので
、歩留まりを向上することができ、また容易に製造する
ことができる液晶表示装置の製造方法を提供することを
目的とする。 〔課題を解決するための手段〕 この目的を達成するため、この発明においては，薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリックス方式の液晶表示装置を製造する方
法において，ゲート絶縁膜として使用される絶縁膜のパ
ターン形成と保護膜のパターン形成とを同時に行なう． 〔作用〕 この液晶表示装置の製造方法においては，ゲート絶蒜膜
として使用される絶縁膜のパターン形成と保護膜のパタ
ーン形成とを同時に行なうから．ゲート純緑膜として使
用される絶縁膜にレジストのピンホールが転写されるこ
とがなく，またゲート端子の材料と映像信号線、ソース
電極、ドレイン電極の材料とが同一である場合に、特別
な手段をとらなくとも、映像信号線、ソース電極、ドレ
イン電極のパターンを形成するときに、ゲート端子がエ
ッチングされることはない． 〔実施例〕 この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し，第２図の■一■切断線で切った断面
を第３図で示す。また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
． 第２図〜第４図に示すように，液晶表示装置は、下部透
明ガラス基板ＳＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている。下部透明ガラス基板ＳＵＢ１
はたとえば１　．　１　［ｍ＋ｏｌ程度の厚さで構成さ
れている． 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＯＬと、隣接する２本の映像信号＃！
（ドレイン信号線または蚤直信号線）ＤＬとの交差領域
内（４本の信号線で囲まれた領域内）に配置されている
．走査信号線ＧＬは，第２図および第４図に示すように
、列方向に延在し、行方向に複数本配置されている．映
像信号線ＤＬは，行方向に延在し、列方向に複数本配置
されている． 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２およびＴＦＴ３で構成
されている．薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている．この分割された薄膜トランジス
久ＴＦＴ１〜ＴＦＴ３のそれぞれは、主にゲート電Ｉｉ
１ｔＧＴ．絶縁膜ＧＩ，ｉ型（真性、ｉｎｔｒｉｎｓｉ
ｃ、導電型決定不純物がドーブされていない）シリコン
（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソース電極
ＳＤＩおよびドレイン電極ＳＤ２で，構成されている．
なお、ソース・ドレインは本来その間のバイアス極性に
よって決まり，この液晶表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい．しかし以下の説明でも、便宜上一
方をソース、他方をドレインと固定して表現する． 前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＧＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）．つまり，ゲート電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている．ゲート
電極ＧＴは，薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている。 薄膜トランジスタＴＰＴＩ〜ＴＦＴ３（７）それぞれの
ゲート電極ＧＴは、一体に（共通ゲート電極として）構
成されており、同一の走査信号線ＧＬに連続して形成さ
れている。ゲート電極ＧＴは，薄膜トランジスタＴＰＴ
の形成領域において大きい段差をなるべく作らないよう
に、単層の第１導電１１１ｇｌで構成する．第１導電膜
ｇ１は、たとえばスパッタで形成されたクロム（Ｃ　ｒ
）膜を用い、１１００［人］程度の膜厚で形成する。 このゲート電極ＧＴは、第２図、第３図および第６Ｗｔ
に示されているように、ｉ型半導体ＲＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される．し
たがって、下部透明ガラス基板ＳＵＢＩの下方に蛍光灯
等のバックライトを取り付けた場合，この不透明のクロ
ムからなるゲート電極ＧＴが影となって、ｉ型半導体層
ＡＳにはパックライト光が当たらず、前述した光照射に
よる導電現象すなわち薄膜トランジスタＴＰＴのオフ特
性劣化は起きにくくなる．なお，ゲート電極ＧＴの本来
の大きさは、ソース・ドレイン電極ＳＤＩ、ＳＤ２間を
またがるに最低限必要な（ゲート電極とソース・ドレイ
ン電極の位置合わせ余裕分も含めて）＠を持ち，チャン
ネル幅Ｗを決めるその奥行き長さはソース・ドレイン電
極間の距離（チャンネル長）Ｌとの比，すなわち相互コ
ンダクタンスｇａを決定するファクタＷ／Ｌをいくつに
するかによって決められる． この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に形成してもよく、この場合不透明導電材料と
してシリコンを含有させたアノレミニウム（ＡＩ）、純
アノレミニウム、パラジウム（Ｐｄ）を含有させたアル
ミニウム、シリコン、チタン（Ｔｉ）を含有させたアル
ミニウム、シリコン、銅（Ｃｕ）を含有させたアルミニ
ウム等を選ぶことができる。 前記走査信号線ＧＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている．この走査信号１ｉ　Ｇ　Ｌの第１導電膜ｇ１は
、前記ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程
で形成され、かつ一体に構成されている．第２導電膜ｇ
２はたとえばスパッタで形成されたアルミニウム膜を用
い，　９００〜４０００［人］程度の膜厚で形成する。 第２導電膜ｇ２は、走査信号，ＩＧＬの抵抗値を低減し
、信号伝達速度の高速化（画素の情報の書込特性）を図
ることができるように構成されている。 また，走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している．す
なわち、走査信号線ＯＬは、その側壁の段差形状をゆる
やかにすることができるので、その上層の絶縁膜ＧＩの
表面を平担化できるように構成されている． 絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号線ＧＬの上層に形成
されている。絶縁膜ＧＩはたとえばプラズマＣＶＤで形
成された窒化シリコン膜を用い、３５００［人］程度の
膜厚で形成する．前述のように、絶縁膜ＧＩの表面は、
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれの形成
領域および走査借号線ＯＬの形成領域において平担化さ
れている． ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される．複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層ＡＳは、画素内において一体１こ構成されている．す
なわち、画素の分割された複数の薄膜トランジスタＴＦ
’Ｔ１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｉ型
半導体層ＡＳの島領域で構成されている。ｉ型半導体Ｉ
Ａｓは、非品質シリコン膜または多結晶シリコン膜で形
成し、約２０００［：Ａ　］程度の膜厚で形成する． このｉ型半導体層Ａｓは、供給ガスの成分を変えてＳｉ
，Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかもその装置から外部に露出する
ことなく形成される。また、オーミックコンタクト用の
ＰをドープしたＮ＋型半導体層ｄｏ（第３図）も同様に
連続して約３００［人】の厚さに形成される。しかるの
ち、下部透明ガラス基板ＳＵＢ１はＣＶＤｌ置から外に
取り出され、写真処理技術により、Ｎ＋型半導体ＭｄＯ
およびｉ型半導体層Ａｓは第２図、第３図および第６図
に示すように独立した島状にパターニングされる． このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構成することにより、薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚，Ｎ＋
型半導体層ｄＯの膜厚およびｉ型半導体層ＡＳの膜厚と
を加算した膜厚に相当する段差）をドレイン電極ＳＤ２
側からｉ型半導体層ＡＳ側に向って１度乗り越えるだけ
なので、ドレイン電極ＳＤ２が断線する確率が低くなり
、点欠陥の発生する確率を低減することができる．つま
り、この液晶表示装置では，ドレイン電極ＳＤ２がｉ型
半導体層ＡＳの段差を乗り越える際に画素内に発生する
点欠陥が３分の１に低減できる． また，この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層Ａｓを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号，ＩＤＬをドレイン電極ＳＤ２
として構成する場合、映像信号線ＤＬ（ドレイン電極Ｓ
Ｄ２）がｉ型半導体層Ａｓを乗り越える際の断線に起因
する線欠陥の発生する魂率を低減することができる．つ
まり，画素の複数に分割された薄膜トランジスタＴＰＴ
　１〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に
構成することにより、映像信号線ＤＬ（ドレイン電極Ｓ
Ｄ２）がｉ型半導体層ＡＳを１度だけしか乗り越えない
ためである（実際には、乗り始めと乗り終わりの２度で
ある）． 前記ｉ型半導体層ＡＳは，第２図および第６図に詳細に
示すように、走査信号線ＧＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている．この延在させたｉ型半導体層Ａｓは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている． 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤ１とドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上にそれぞれ離隔して設けられている．ソース
電極ＳＤＩ．ドレイン電極ＳＤ２のそれぞれは，回路の
バイアス極性が変ると，動作上，ソースとドレインとが
入れ替わるように構成されている．つまり、薄膜トラン
ジスタＴＰＴは．ＦＥＴと同様に双方向性である， ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは，
Ｎ“型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている．ソース電極ＳＤＩの第１導電膜ｄ
ｉ、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される．第
１導電膜ｄ１は、スパッタで形成したクロム膜を用い、
５００〜１０００［人］の膜厚（この液晶表示装置では
，６００［人］程度の膜厚）で形成する。クロム膜は、
膜厚を厚く形成するとストレスが大きくなるので，　２
０００［人］程度の膜厚を越えない範囲で形成する．ク
ロム膜は、Ｎ＋型半導体層ｄＯとの接触が良好である．
クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
Ｎ１型半導体層ｄｏに拡散することを防止する、いわゆ
るパリ７層を構成する．第１導電膜ｄ１としては、クロ
ム膜の他に、高融点金属（Ｍｏ，Ｔｉ．Ｔａ．Ｗ）膜，
高融点金属シリサイド（Ｍ　ｏ　Ｓ　ｌ　２、ＴｉＳｉ
２，Ｔ　ａ　Ｓ　ｉ，，　ｗｓ　ｉｓ）　ｉｌｌで形成
してもよい。 第１導電１１ｄｌを写真処理でパターニングした後、同
じ写真処理用マスクであるいは第１導電膜ｄ１をマスク
としてＮ＋型半導体層ｄｏが除去される．つまり、ｉ型
半導体層ＡＳ上に残っていたＮ＋型半導体層ｄＯは第１
導電膜ｄ１以外の部分がセルファラインで除去される．
このとき、Ｎ＋型半導体層ｄＯはその厚さ分は全て除去
されるようエッチされるのでｉ型半導体層Ａｓも若干そ
の表面部分でエッチされるが、その程度はエッチ時間で
制御すればよい． しかる後，第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人］の膜厚（この液晶表示
装置では、３５００［人コ程度の膜厚）に形成される．
アルミニウム膜は，クロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている。第２導電膜ｄ２は、薄
膜トランジスタＴＰＴの動作速度の高速化および映像信
号線Ｄ　Ｌの信号伝達速度の高速化を図ることができる
ように構成されている．つまり、第２導電膜ｄ２ぱ、画
素の書込特性を向上することができる。第２導電膜ｄ２
としては，アルミニウム膜の他に，シリコン，パラジウ
ム、チタン、銅等を添加物として含有させたアルミニウ
ム膜で形成してもよい．第２導電膜ｄ２の写真処理技術
によるパターニング後、第３導電膜ｄ３がスパッタで形
成された透明導電膜（ＩＴＯ：ネサ膜）を用い、３００
〜２４００［人］の膜厚（この液晶表示装置では、１２
００［人］程度の膜厚）で形成される。この第３導電膜
ｄ３は、ソース電極ＳＤＩ、ドレイン電極ＳＤ２および
映像信号線ＤＬを構成するとともに、透明画素電極ＩＴ
Ｏを構成するようになっている．ソース電極ＳＤＩの第
１導電膜ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１の
それぞれは、上層の第２導電膜ｄ２および第３導電膜ｄ
３に比べてチャネル形成領域側を大きいサイズで構成し
ている．つまり、第１導電膜ｄ１は、第１導電膜ｄ１と
第２導電膜ｄ２および第３導電膜ｄ３との間の製造工程
におけるマスク合せずれが生じても、第２導電膜ｄ２お
よび第３導電膜ｄ３に比べて大きいサイズ（第１導電膜
ｄ１〜第３導電膜ｄ３のそれぞれのチャネル形成領域側
がオンザラインでもよい）になるように構成されている
．ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極Ｓ
Ｄ２の第１導電膜ｄ１のそれぞれは、薄膜トランジスタ
ＴＰＴのゲート長Ｌを規定するように構成されている． このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３において、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャネル
形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズで構成することにより、ソース電極Ｓ
ＤＩ．　　ドレイン電極ＳＤ２のそれぞれの第１導電膜
ｄ１間の寸法で、薄膜トランジスタＴＰＴのゲート長Ｌ
ｔｉ−規定することができる。第１導電膜ｄ１間の離隔
寸法（ゲート長Ｌ）は、加工精度（パターンニング精度
）で規定することができるので、薄膜トランジスタＴＰ
Ｔ１〜ＴＦＴ３のそれぞれのゲート長Ｌを均一にするこ
とができる。 ソース電極ＳＤＩは，前記のように，透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
ＭＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ＋型半導
体層ｄｏの膜厚およびｉ型半導体層Ａ．　Ｓの膜厚とを
加算した膜厚に相当する段差）に沿って構成されている
。具体的には，ソース電極ＳＤＩは，ｉ型半導体層ＡＳ
の段差形状に沿って形成された第１導電膜ｄ１と、この
第１導電膜ｄ１の上部にそれに比べて透明画素電極ＩＴ
ｏと接続される側を小さいサイズで形成した第２導電膜
ｄ２と、この第２導電膜ｄ２から露出する第１導電膜ｄ
１に接続された第３導電膜ｄ３とで構成されている．ソ
ース電極ＳＤＩの第１導電膜ｄ１は、Ｎゝ型半導体層ｄ
Ｏとの接着性が良好であり、かつ主に第２導電膜ｄ２か
らの拡散物に対するバリア層として構成されている．ソ
ース電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている．つ
まり，第２導電膜ｄ２は，厚く形成することでステップ
力パレッジを向上している。第２導電膜ｄ２は、厚く形
成できるので、ソース電極ＳＤＩの抵抗値（ドレイン電
極ＳＤ２や映像信号線ＤＬについても同様）の低減に大
きく寄与している．第３導電膜ｄ３は，第２導電膜ｄ２
のｉ型半導体層ＡＳに起因する段差形状を乗り越えるこ
とができないので、第２導電膜ｄ２のサイズを小さくす
ることで露出する第１導電膜ｄ１に接続するように構成
されている。第１導電膜ｄ１と第３導電膜ｄ３とは、接
着性が良好であるばかりか、雨者間の接続部の段差形状
が小さいので、確実に接続することができる。 このように，薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層Ａｓに沿って形成された
バリア層としての第１導電膜ｄ１と，この第１導電膜ｄ
１の上部に形成され、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さいサイズの
第２導電膜ｄ２とで構成し、この第２導電膜ｄ２から震
出する第１導電膜ｄ１に透明画素電極ＩＴＯである第３
導電膜ｄ３を接続することにより，薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴＯとを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る．しかも，ソース電極ＳＤＩは、第１導電膜ｄ１によ
るバリア効果で、抵抗値の小さい第２導電膜ｄ２（アル
ミニウム膜）を用いることができるので、抵抗値を低減
することができる。 ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一裏造工程で形成されている．ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている．つまり、画素の複数に分
割された薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている． 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する．透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩＴＯ２および
ＩＴＯ３に分割されている．透明画素電極ＩＴＯＩは、
薄膜トランジスタＴＦＴｌのソース電極ＳＤＩに接続さ
れている，透明画素電極ＩＴＯ２は、薄膜トランジスタ
ＴＰＴ２のソース電極ＳＤＩに接続されている。透明画
素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３のソース
電極ＳＤＩに接続されている。 透明画素電極ＩＴ０１〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３のそれぞれと同様に、実
質的に同一サイズで構成されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３のそれぞれのｉ型半導体
層Ａｓを一体に構成してある（分割されたそれぞれの薄
膜トランジスタＴＰＴを一個所に集中的に配置してある
）ので、Ｌ字形状で構成している． このように、隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し，この複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複数に分
割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを接
続することにより、画素の分割された一部分（たとえば
、薄膜トランジスタＴＦＴＩ）が点欠陥になるだけで、
画素の全体としては点欠陥でなくなる（薄膜トランジス
タＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、画素
全体としての点欠陥を低減することができる． また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、前記点欠陥を見にくくする
ことができる． また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、画素内の点欠陥の面積を均一にすることができ
る． また、前記画素の分割された透明画素電極ＩＴｏ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴＯとで構成されるそれぞれの液晶
容量（Ｃｐｉｘ　）と、この透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ〜
ＩＴＯ３とゲート電極ＧＴとの重ね合せで生じる重ね合
せ容量（Ｃｇｓ）とを均一にすることができる。つまり
、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶容
量および重ね合せ容量を均一にすることができるので、
この重ね合せ容量に起因する液晶ＬＣの液晶分子に印加
されようとする直流成分を均一とすることができ、この
直流成分を相殺する方法を採用した場合，各画素の液晶
にかかる直流成分のばらつきを小さくすることができる
．薄膜トランジスタＴＰＴおよび透明画素電極エＴＯ上
には、保護膜ＰＳＶＩが設けられている．保護膜ＰＳＶ
Ｉは、主に薄膜トランジスタＴＰＴを湿気等から保護す
るために形成されており、透明性が高くしかも耐湿性の
良いものを使用する．保護膜ＰＳＶＩは、たとえばプラ
ズマＣＶＤで形成した酸化シリコン膜や窒化シリコン膜
で形成されており、ｓｏｏｏ〜１１０００［人］の膜厚
（この液晶表示装置では、ａｏｏｏｃ人］程度の膜厚）
で形成する．薄膜トランジスタＴＦＴ上の保護ｇｐｓｖ
ｉの上部には、外部光がチャネル形成領域として使用さ
れるｉ型半導体層Ａｓに入射されないように，遮蔽膜Ｌ
Ｓが設けられている。第２図に示すように、遮蔽膜ＬＳ
は，点線で囲まれた領域内に構成されている．遮蔽膜Ｌ
Ｓは，光に対する遮蔽性が高い、たとえばアルミニウム
膜やクロム膜等で形成されており、スパッタでｔｏｏｏ
ｒ人］程度の膜厚に形成する． したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共
通半導体層ＡＳは上下にある遮光膜ＬＳおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ，外部の自
然光やバックライト光が当たらなくなる．遮光膜ＬＳと
ゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれと
相似形に形成され、雨者の大きさはほぼ同じとされる（
図では境界線が判るようゲート電極ＧＴを遮光膜ＬＳよ
り小さ目に描いている）。 なお、パックライトを上部透明ガラス基板ＳＵＢｚ側に
取り付け、下部透明ガラス基板ＳＵＢＩをｗＬ察側（外
部露出側）とすることもでき、この場合は遮光膜ＬＳは
バックライト光の、ゲート電極ＧＴは自然光の遮光体と
して働く． 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている．つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。 液晶ＬＣは，下部透明ガラス基板ＳＵＢＩと上部透明ガ
ラス基板ＳＵＢ２との間に形成された空閣内に、液晶分
子の向きを設定する下部配向膜ＯＲＩＩおよび上部配向
膜ＯＲＩ２に規定され、封入されている。 下部配向膜○ＲＩＩは、下部透明ガラス基板ＳＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜Ｐｓｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび前記上部配向膜ＯＲＩ
２が順次積層して設けられている。 前記共通透明画素電極ＩＴＯは、下部透明ガラス基板Ｓ
．ＵＢｌ側に画素毎に設けられた透明画素電極ＩＴＯに
対向し、隣接する他の共通透明画素電極ＩＴ○と一体に
構成されている。この共通透明画素電極ＩＴＯには，コ
モン電圧ｖｃｏｍが印加されるように構成されている．
コモン電圧Ｖ　ｃｏｗは、映像信号線ＤＬに印加される
ロウレベルの闘動電圧Ｖ　ｄ　ｗｉｎとハイレベルの駆
動電圧Ｖ　ｄ　＋ａａｘとの中間電位である。 カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され，染め分けられている．すなわち、カラ
ーフィルタＦＩＬは、画素と同様に，隣接する２本の走
査信号線ＧＬと隣接する２本の映像信与線ＤＬとの交差
領域内に構成されている．各画素は、カラーフィルタＦ
ＩＬの個々の所定色フィルタ内において、複数に分割さ
れている． カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず、上部透明ガラス基板ＳＵＢ２の表面に染
色基材を形成し、フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する．この後，染色基
材を赤色染料で染め、固着処理を施し，赤色フィルタＲ
を形成する。次に、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する．このよ
うに、カラーフィルタＦＩＬの各色フィルタを各画素と
対向する交差領域内に形成することにより、カラーフィ
ルタＦＩＬの各色フィルタ間に、走査信号線ＧＬ．映像
信号線ＤＬのそれぞ九が存在するので、それらの存在に
相当する分、各画素とカラーフィルタＦＩＬの各色フィ
ルタとの位置合せ余裕寸法を確保する（位置合せマージ
ンを大きくする）ことができる．さらに、カラーフィル
タＦＩＬの各色フィルタを形成する際に、異色フィルタ
間の位置台せ余裕寸法を確保することができる． すなわち，この液晶表示装置では、隣接する２本の走査
信号ＡｌｔＯＬと隣接する２本の映像信号線ＤＬとの交
差領域内に画素を構成し、この画素を複数に分割し、こ
の画素に対向する位置にカラーフィルタＦＩＬの各色フ
ィルタを形成することにより、前述の点欠陥を低減する
ことができるとともに，各画素と各色フィルタとの位置
合せ余裕寸法を確保することができる． 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている．保護膜ＰＳＶ２は、たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている． この液晶表示装置は、下部透明ガラス基板ＳＵＢｌ側，
上部透明ガラス基板ＳＬＴＢ２側のそれぞれの層を別々
に形成し、その後下部透明ガラス基板ＳＵＢＩと上部透
明ガラス基板ＳＬ７Ｂ２とを重ね合せ、両者間に液晶Ｌ
Ｃを封入することによって組み立てられる． 前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＧＬが延在する方向と同一列方向に複数配置され
、画素列Ｘエｔ　ｘｚ＋　ｘ，，　Ｘ４＋・・のそれぞ
れを構成している．各画素列Ｘ１，Ｘ，，Ｘ３，Ｘ．，
・・・のそれぞれの画素は、薄膜トランジスタＴＦＴＩ
〜ＴＦＴ３および透明画素電極ＩＴ０１〜ＩＴＯ３の配
置位置を同一に構成している。 つまり、画素列Ｘ，，Ｘ３，・・・のそれぞれの画素は
，薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を右側
に構成している．画素列Ｘ，，　Ｘ３，・・・のそれぞ
れの行方向の次段の画素列Ｘ，，Ｘ，，・・・のそれぞ
れの画素は、画素列Ｘ，，ｘ，，・・・のそれぞれの画
素を前記映像信号線ＤＬに対して線対称で配置した画素
で構成されている．すなわち、画素列Ｘ，，Ｘ．，・・
・のそれぞれの画素は，薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３の配置位置を右側、透明画素電極ＩＴＯＩ〜ＩＴ
Ｏ３の配置位置を左側に構成している．そして、画素列
Ｘ，，Ｘ４，・・・のそれぞれの画素は、画素列Ｘ，，
Ｘ，，・・・のそれぞれの画素に対し、列方向に半画素
間隔移動させて（ずらして）配置されている．つまり、
画素列Ｘの各画素間隔を１．０　（１．０ピッチ）とす
ると、次段の画素列Ｘは、各画素間隔を１．０とし．１
段の画素列Ｘに対して列方向に０．５画素間隔（０．５
ピッチ）ずれている．各画素間を行方向に延在する映像
信号線ＤＬは、各両素列Ｘ間において，半画素間隔分＠
．５ビッチ分）列方向に延在するように構成されている
． このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し，画素列Ｘの
次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し，次段の画
素列を前段の画素列に対して半画素間隔移動させて構成
することにより，第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように、前段
の画素列Ｘの所定色フィルタが形成された画素（たとえ
ば、画素列Ｘ，の赤色フィルタＲが形成された画素）と
次段の画素列Ｘの同一色フィルタが形成された画素（た
とえば，画素列Ｘ．の赤色フィルタＲが形成された画素
）とを１．５画素間隔（１．５ピッチ）離隔することが
できる．つまり、前段の画素列Ｘの画素は、最っとも近
傍の次段の画素列の同一色フィルタが形成された画素と
常時１．５画素間隔分離隔するように構成されており、
カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構成
できるようになっている。カラーフィルタＦＩＬのＲＯ
Ｂの三角形配置構造は、各色の混色を良くすることがで
きるので、カラー画像の解像度を向上することができる
． また，映像信号ＭＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる．したがって、映像信号線Ｄ
　Ｌの引き回しをなくしその占有面積を低減することが
でき、又映像信号Ｉ！ＤＬの迂回をなくし多１配線構造
を廃止することができる． この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる．第９図に示す
Ｘ　ｘ　Ｇ　＋　Ｘ　ｘ　＋　Ｉ　Ｇ　ｔ・・・は、緑
色フィルタＧが形成される画素に接続された映像信号線
ＤＬである．ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィ
ルタＢが形成される画素に接続された映像信号線ＤＬで
ある。Ｘ　ｉ　＋　Ｉ　Ｒ　，　Ｘ　ｉ　＋　２　Ｒ．
　，　−は、赤色フィルタＲが形成される画素に接続さ
れた映像信号線ＤＬである。これらの映像信号１＠ＤＬ
は，映像信号駆動回路で選択される．Ｙｉは前記第４図
および第８図に示す画素列Ｘエを選択する走査信号線Ｏ
Ｌである．同様に、Ｙ　ｘ　＋　ｌ　＊　Ｙ　ｉ＋　２
　＋・・・のそれぞれは、画素列ｘ２，Ｘ３ｔ・・・の
それぞれを選択する走査信号線ＯＬである．これらの走
査信号線ＧＬは．垂直走査回路に接続されている．前記
第３図の中央部は一画素部分の断面を示しているが、左
側は下部透明ガラス基板ＳＵＢＩおよび上部透明ガラス
基板ＳＵＢ２の左側縁部分で外部引出配線の存在する部
分の断面を示している。 右側は，透明ガラス基板ＳＵＢＩおよびＳＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる． 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板ＳＵＢｉおよ
びＳＵＢ２の縁周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエポキシ樹脂で形成されている。 前記上部透明ガラス基板ＳＵＢＺ側の共通透明画素電極
ＩＴＯは、少なくとも一個所においで、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板ＳＵＢＩ側に形成さ
れた外部引出配線に接続されている．この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれと同一製造工程で形成される
．前記配向膜ＯＲＩＩおよびＯＲＩ２、透明画素電極Ｉ
ＴＯ、共通透明画素電極ＩＴＯ、保護膜ＰＳｖ１および
ＰＳＶ２、絶縁膜ＧＩのそれぞれの層は，シール材ＳＬ
の内側に形成される．偏光板ＰＯＬは、下部透明ガラス
基板ＳＵＢＩ、上部透明ガラス基板ＳＵＢ２のそれぞれ
の外側の表面に形成されている， 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図，第１１図は第１
０図に示した液晶表示装置の液晶表示部の一画素を示す
平面図，第１２図は第１１図のＡ−Ａ切断線で切った部
分の断面図、第１３図は第１１図に示す画素を複数配置
した液晶表示部の要部平面図、第１４図〜第１６図は第
１１図に示す画素の所定の製造工程における要部平面図
、第１７図は第１３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図である。 この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに、液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減しかっ黒
むらを低減することができる． この液晶表示装置は、第１１図に示すように、液晶表示
部の各画素内のｉ型半導体層Ａｓを薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３毎に分割して構成されている．つまり
、画素の複数に分割された薄膜トランジスタＴＰＴＩ〜
Ｔ　Ｆ　Ｔ　３のそれぞれは、独立したｉ型半導体層Ａ
Ｓの島領域で構成されている． また，薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素電極ＩＴ○１〜工ＴＯ３のそれぞ
れは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３と接続され
る辺と反対側の辺において、行方向の次段の走査信号線
ＯＬと重ね合わされている．この重ね合せは、透明画素
電極ＩＴＯＩ〜ＩＴ○３のそれぞれを一方の電極とし、
次段の走査信号ｌＩＡＧＬを他方の電極とする保持容量
素子（静電容量素子）　Ｃａｄｄを構成する．この保持
容量素子Ｃ　ａｄｄの誘電体膜は、薄膜トランジスタＴ
ＰＴのゲート絶縁膜として使用される絶縁膜ＧＩと同一
層で構成されている． ゲート電極ＧＴは，第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
形成される。 また、上部透明ガラス基板ＳＵＢ２の走査信号線ＯＬ、
映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する部
分にブラックマトリックスパターンＢＭが設けられてい
るか，ら、画素の輪郭が明瞭になるので，コントラスト
が向上するとともに，外部の自然光が薄膜トランジスタ
ＴＰＴに当たるのを防止することができる。 第１１図に記載される画素の等価回路を第１８図（等価
回路図）に示す．第１８図において、前述と同様に、Ｃ
ｇｓは薄膜トランジスタＴＰＴのゲ一ト電極ＧＴおよび
ソース電極ＳＤＩで形成される重ね合せ容量である．重
ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩであるａ　Ｃ
ｐｉｘは透明画素電極ＩＴＯ（ＰＩＸ）および共通透明
画素電極ＩＴＯ（ＣＯＭ）間で形成される液畢容量であ
る。液晶容量Ｃ　ｐｉｘの誘電体膜は液晶ＬＣ、保護膜
ＰＳｖ１および配向膜ＯＲＩＩ、ｏＲＩ２である。Ｖｌ
ｃは中点電位である． 前記保持容量素子Ｃ　ａｄｄは、薄膜トランジスタＴＰ
Ｔがスイッチングするとき、中点電位（画素電極電位）
ｖ１ｃに対するゲート電位変化ΔＶｇの影響を低減する
ように働く．この様子を式で表すと次式となる． ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ＸΔＶｇここで、ΔｖｌｃはΔＶｇによ
る中点電位の変化分を表わす．この変化分ΔＶｌｃは液
晶に加わる直流成分の原因となるが、保持容量素子Ｃ　
ａｄｄの保持容量を大きくすればする程その値を小さく
することができる＝また、保持容量素子Ｃ　ａｄｄは放
電時間を長くする作用もあり、薄膜トランジスタＴＦＴ
がオフした後の映像情報を長く蓄積する．液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる． 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤ１、ＳＤ２とのオーバラップ面積が増え，したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受け易くなるという逆効果が
生じる．しかし、保持容量素子Ｃ　ａｄｄを設けること
によりこのデメリットも解消することができる． また，２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号線ＯＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し，この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴｏ！−複数に分割し
たそれぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割
された透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこ
の画素電極ＩＴＯを一方の電極とし前記２本の走査信号
線ＯＬのうちの他方の走査信号線ＯＬを容量電極線とし
て用いて他方の電極とする保持容量素子Ｃ　ａｄｄを構
成することにより、前述のように、画素の分割された一
部分が点欠陥になるだけで，画素の全体としては点欠陥
でなくなるので、画素の点欠陥を低減することができ条
とともに、前記保持容量素子Ｃ　ａｄｄで液晶ＬＣに加
わる直流成分を低減することができるので，液晶ＬＣの
寿命を向上することができる．とくに、画素を分割する
ことにより，＃膜トランジスタＴＰＴのゲート電極ＧＴ
とソース電極ＳＤＩまたはドレイン電極ＳＤ２との短絡
に起因する点欠陥を低減することができるとともに、透
明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと保持容量素
子Ｃａｄｄの他方の電極（容量電極線）との短絡に起因
する点欠陥を低減することができる．後者側の点欠陥は
この液晶表示装置の場合３分の１になる．この結果，前
記画素の分割された一部の点欠陥は，画素の全体の面積
に比べて小さいので、前記点欠陥を見にくくすることが
できる。 前記保持容量素子Ｃ　ａｄｄの保持容量は、画素の書込
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４・
Ｃｐｉｘ（Ｃａｄｄ＜８・Ｃｐｉｘ）　、重ね合せ容量
Ｃｇｓに対して８〜３２倍（８　・Ｃｇｓ＜Ｃａｄｄ＜
３２・Ｃｇｓ）程度の値に設定する。 また、前記走査信号線ＧＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し、前記保持容量素子Ｃ　ａｄｄの他方の電
極つまり容量電極線の分岐された部分を前記複合膜のう
ちの一層の第１導電膜ｇ１からなる単層膜で構成するこ
とにより，走査信号線ＧＬの抵抗値を低減し，書込特性
を向上することができるとともに、保持容量素子Ｃａｄ
ｄの他方の電極に基づく段差部に沿って確実に保持容量
素子Ｃ　ａｄｄの一方の電極（透明画素電極ＩＴＯ）を
絶縁膜ＧＩ上に接着させることができるので、保持容量
素子Ｃａｄｄの一方の電極の断線を低減することができ
る． また、保持容量素子Ｃ　ａｄｄの他方の電極を単層の第
１導電膜ｇ１で構成し、アルミニウム膜である第２導電
膜ｇ２を構成しないことにより、アルミニウム膜のヒロ
ックによる保持容量素子Ｃ　ａｄｄの他方の電極と一方
の電極との短絡を防止することができる． 前記保持容量素子Ｃ　ａｄｄを構成するために重ね合わ
される透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容
量電極線の分岐された部分との間の一部には、前記ソー
ス電極ＳＤＩと同様に，分岐された部分の段差形状を乗
り越える際に透明画素電極ＩＴＯが断線しないように、
第１導電膜ｄ１および第２導電膜ｄ２で構成された島領
域が設けられている．この島領域は、透明画素電極ＩＴ
Ｏの面積（開口率）を低下しないように、できる限り小
さく構成する。 このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜Ｇｌとの間に，第
１導電膜ｄ１とその上に形成された第１導電膜ｄ　］．
に比べて比抵抗値が小さくかつサイズが小さい第２導電
膜ｄ２とで形成された下地層を構成し、前記一方の１ｌ
極（第３導電膜ｄ３）を前記下地層の第２導電膜ｄ２か
ら露出する第１導電膜ｄ１に接続することにより、保持
容量素子Ｃ　ａｄｄの他方の電極に基づく段差部に沿っ
て確実に保持容量素子Ｃ　ａｄｄの一方の電極を接着さ
せることができるので、保持容量素子Ｃ　ａｄｄの一方
の電極の断線を低減することができる。 前記画素の透明画素電極ＩＴＯに保持容量素子Ｃ　ａｄ
ｄを設けた液晶表示装置の液晶表示部は、第２０図（液
晶表示部を示す等価回路図）に示すように構成されてい
る。液晶表示部は、画素、走査信号線ＧＬおよび映像信
号線ＤＬを含む単位基本パターンの繰返しで構成されて
いる．容量電極線として使用される最終段の走査信号線
ＧＬ（または初段の走査信号ｇＧＬ）は，第２０図に示
すように，共通透明画素電極（Ｖｃｏ鳳）　Ｉ　Ｔｏに
接続する．共通透明画素電極Ｉ　Ｔ　Ｏは、前記第３図
に示すように、液晶表示装置の周縁部において銀ベ一ス
ト材ＳＬによって外部引出配線に接続されている，しか
も、この外部引出配線の一部の導電層（ｇｌおよびｇ２
）は走査信号線ＧＬと同一製造工程で構成されている。 この結果、最終段の走査信号線ＧＬ（容量電極線）は、
共通透明画素電極．ＩＴＯに簡単に接続することができ
る。 このように、容量電橘線の最終段を前記画素の共通透明
画素電極（　Ｖｃｏｍ　）　Ｉ　Ｔ　Ｏに接続すること
により、最終段の容量電極線は外部引出配線の一部の導
電層と一体に構成することができ、しかも共通透明画素
電極Ｉ　Ｔ○は前記外部引出配線に接続されているので
，簡単な構成で最終段の容量電極線を共通透明画素電極
ＩＴＯに接続することができる． また、液晶表示装置は、先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１９図（タイム
チャート）に示すように、走査償号線ＤＬの駆動電圧を
制御することによって、さらに液晶ＬＣに加わる直流成
分を低減することができる．第１９図において、Ｖｉは
任意の走査信号線ＧＬの駆動電圧，Ｖｉ＋１はその次段
の走査信号線ＯＬの駆動電圧であるｍ　Ｖ　ｅ　ａは走
査信号線ＯＬに印加されるロウレベルの廓動電圧Ｖｄｍ
ｉｎ，Ｖｄｄは走査信号線ＧＬに印加されるハイレベル
の駆動電圧Ｖ　ｄ　ｗａｘである．各時刻ｔ＝ｔ１〜ｔ
４における中点電位Ｖｌｃ（第１８図参照）の電圧変化
分ΔＶ．〜Δｖ４は、画素の合計の容量（Ｃｇｓ＋Ｃｐ
１ｘ＋Ｃａｄｄ）をＣとすると、次式のようになる． Δｖ１＝−（Ｃｇｓ／Ｃ）・Ｖ２ ΔＶ，＝＋（Ｃｇｓ／Ｃ）・（Ｖ１＋Ｖ２）−（Ｃａｄ
ｄ／Ｃ）拳Ｖ２ ＡＶｉ＝−（Ｃｇｓ／Ｃ）・ｖ１ ＋　（Ｃａｄｄ／　Ｃ）・（Ｖ　１　＋　Ｖ　２　）Δ
Ｖ．＝　−　（Ｃａｄｄ／　Ｃ）・Ｖ　１ここで，走査
信号線ＧＬに印加される闘動電圧が充分であれば（下記

【注】参照）、液晶ＬＣに加わる直流電圧は、次式で表
される． Δｖ１＋ΔＶ，＝　（ＣａｄｄＶ　２　−　ＣｇｓＶ　
１　）／　Ｃこのため、Ｃａｄｄ−ｖ２　＝　Ｃｇｓ−
ｖ１とすると、液晶ＬＣに加わる直流電圧は０になる。

〔発明の効果〕

以上説明したように、この発明に係る液晶表示装置にお
いては、ゲート絶縁膜として使用される絶縁膜のパター
ン形成と保護膜のパターン形成とを同時に行なうから、
ゲート絶縁膜として使用される絶縁膜にレジストのビン
ホールが転写されることがないので、走査信号線，ゲー
ト電極と映像信号線，ソース電極、ドレイン電極とがシ
ョートすることがないため、歩留まりが向上する。また
、ゲート端子の材料と映像信号線、ソース電極、ドレイ
ン電極の材料とが同一である場合に，特別な手段をとら
なくとも、映像信号線，ソース電極、ドレイン電極のパ
ターンを形成するときに、ゲート端子がエッチングされ
ることはないから、容易に製造することができる。この
ように，この発明の効果は顕著である．

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図、第２図はこ
の発明を適用すべきアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の一画素を示す要部平面
図、第３図は第２図の■一■切断線で切った部分とシー
ル部周辺部の断面図，第４図は第２図に示す画素を複数
配置した液晶表示部の要部平面図、第５図〜第７図は第
２図に示す画素の所定の製造工程における要部平面図、
第８図は第４図に示す画素とカラーフィルタとを重ね合
せた状態における要部平面図、第９図は上記のアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部を示す等価回路図、第１０図はこの発明を適用すべき
他のアクティブ・マトリックス方式のカラー液晶表示装
置の液晶表示部の画素の要部およびシール部周辺部の断
面図、第１１図は第１０図に示した液晶表示装置の液晶
表示部の一画素を示す平面図、第１２図は第１１図のＡ
−Ａ切断線で切った部分の断面図、第１３図は第１１図
に示す画素を複数配置した液晶表示部の要部平面図，第
１４図〜第１６図は第１１図に示す画素の所定の裏造工
程における要部平面図、第１７図は第１３図に示す画素
とカラーフィルタとを重ね合せた状態における要部平面
図、第１８図は第１１１３！！Ｉに記載される画素の等
価回路図、第１９図は直流相殺方式による走査信号線の
恥動電圧を示すタイムチャート、第２０図、第２１図は
それぞれ第１３図に示したアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す等価回路図
である。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 Ａｓ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ　（ＣＯＭ）・・・透明画素電極ｇ．ｄ・・・導
電膜 Ｃ　ａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパターン乙フ 第１３図

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリックス方式の液晶表示装置を
   製造する方法において、ゲート絶縁膜として使用される
   絶縁膜のパターン形成と保護膜のパターン形成とを同時
   に行なうことを特徴とする液晶表示装置の製造方法。