JP4356467B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特には基板上に薄膜トランジスタと共に容量素子を設けてなる半導体装置の製造方法に関する。

画素毎に駆動用の薄膜トランジスタを設けたアクティブマトリックス型の表示装置においては、その画素回路に薄膜トランジスタ（thin film transistor：ＴＦＴ）と共に容量素子が設けられている。図７には、有機ＥＬ素子を発光素子として用いたアクティブマトリックス型の表示装置における画素回路（有機ＥＬ画素回路）の一例を示す回路図［図７（ａ）］と、その平面パターン図［図７（ｂ）］とを示す。

これらの図に示すように、有機ＥＬ画素回路は、基板１上において水平方向に延設された複数の走査線３と、垂直方向に延設された複数の信号線５との各交差部に設けられ、２つの薄膜トランジスタＴｒ１，Ｔｒ２と１つの容量素子Ｃｓとを備えている。これらの画素回路によって駆動される有機ＥＬ素子ＥＬは、電流駆動素子である為に、各画素回路には、駆動用の薄膜トランジスタＴｒ１と書き込み用の薄膜トランジスタＴｒ２が必要となるのである。

そして、これらの薄膜トランジスタＴｒ１，Ｔｒ２および容量素子Ｃｓは、図７（ｂ）の平面パターン図に示すように、同一の平面上に配置されて互いに接続されている。例えば、薄膜トランジスタＴｒ１を構成するゲート配線３ａと、容量素子Ｃｓの下部電極３ｂと、薄膜トランジスタＴｒ２を構成するゲート配線３ｃとは、走査線３と同一層からなる。また、薄膜トランジスタＴｒ１，Ｔｒ２のソース／ドレインやチャネルを構成する半導体層４の上部には、容量素子Ｃｓおよび薄膜トランジスタＴｒ１，Ｔｒ２を相互に接続する電極配線５ａが設けられている。この電極配線５ａは、その一部が容量素子Ｃｓの上部電極５ｂとして構成されると共に、信号線５と同一層からなる。尚、図７（ｂ）は、薄膜トランジスタＴｒ１，Ｔｒ２としてアモルファスシリコン（α−Ｓｉ）ＴＦＴを用いた場合の平面パターン図である。アモルファスシリコンＴＦＴでは、α−Ｓｉの移動度が低いこと、また、ソース／ドレインに用いるｐ型のα−Ｓｉ半導体層が現在では開発されていないなどの問題のためＮチャンネルのＴＦＴのみの回路構成になっている。

以上のように構成された画素回路の作製手順を、図８の断面工程図に基づき、図７（ｂ）を参照しつつ説明する。尚、図８は、図７（ｂ）におけるＡ−Ａ’断面部分に相当する。

先ず、図８（１）に示すように、基板１上に、ゲート配線３ａ、下部電極３ｂ、およびゲート配線３ａを、走査線３と同一工程で形成し、これらを絶縁膜１０（図７では省略）で覆う。次に、図８（２）に示すように、絶縁膜１０上にチャネル層４ａとソース／ドレイン層４ｂとからなる半導体層４を形成し、この半導体層４をゲート配線３ａ，３ｃ上に重なる島状にパターニングする。その後、図８（３）に示すように、ゲート配線３ｃに達する接続孔１０ａを絶縁膜１０に形成する。

次に、図８（４）に示すように、接続孔１０ａを介してゲート配線３ｃに接続された電極配線５ａを、信号線５と同一工程で絶縁膜１０上に形成する。この電極配線５ａは、ゲート配線３ｃに接続されると共に、下部電極３ｂ上および半導体層４上に重なる形状にパターン形成される。そして、電極配線５ａの下部電極３ｂ上に重なる部分が、容量素子Ｃｓの上部電極５ｂとなる。また、このような電極配線５ａのパターニングに続けて、半導体層４の上層部分を構成するソース／ドレイン層４ｂをゲート配線３ａ，３ｂ上において分離するためのパターニング（エッチング）を行う。これにより、絶縁膜１０の一部をゲート絶縁膜として用いたチャネルエッチ型の薄膜トランジスタＴｒ１，Ｔｒ２と、絶縁膜１０の一部を誘電体膜として用いた容量素子Ｃｓとを同一基板１上に設けた画素回路が形成される。そして、以上の後には、図８（５）に示すように、基板１上を覆う状態で、パッシベーション膜１２を形成する。

ところで、このような構成の画素回路において、薄膜トランジスタＴｒ１，Ｔｒ２の耐圧を確保するためには、ゲート絶縁膜の厚膜化が必要である。一方、専有面積を増加させることなく容量素子Ｃｓにおける保持容量の増加を図るためには、上下電極間に狭持された絶縁膜（誘電体膜）を薄膜化する必要がある。そこで、図８を例にとると、絶縁膜１０を形成した後、容量素子に対応する部分を開口させたレジストマスクを介して容量素子に対応する部分を一部選択エッチングすることにより、薄膜トランジスタＴｒ１，Ｔｒ２のゲート絶縁膜となる部分の膜厚よりも、容量素子Ｃｓの誘電体膜となる部分の膜厚を薄くする構成が提案されている（下記特許文献１参照）

特許第３０７００６２号公報（特に第４頁左欄第１９行〜第２４行、および第２図Ｂ）

しかしながらこのような方法では、絶縁膜における容量素子の誘電体膜部分を薄膜トランジスタのゲート絶縁膜となる部分に対して選択的に薄膜化させるために、専用のレジストマスクを形成した絶縁膜のエッチングを行っている。このため、工程数の増加によって製造工程が複雑化すると言った問題と共に、レジストマスクを形成するためのリソグラフィー工程が増加することによりコストの上昇を招くと言った問題がある。

そこで本発明は、工程数を増加させることなく、薄膜トランジスタと同一基板上に設けられた容量素子における誘電体膜部分を選択的に薄膜化して保持容量を増加させることが可能で、これにより低コスト化を図ることが可能な半導体装置の製造方法を提供することを目的とする。

このような目的を達成するための本発明の半導体装置の製造方法は、次のように行われる。先ず、基板上に、薄膜トランジスタのゲート配線を形成すると共に容量素子の下部電極を形成し、これらのゲート配線と下部電極とを覆う状態で絶縁膜を形成する。次に、この絶縁膜に、薄膜トランジスタに達する接続孔を形成する。この工程では、先ず、少なくとも容量素子の下部電極の上部に対してハーフトーン露光を行うリソグラフィー処理により、接続孔の形成部が開口すると共に当該下部電極の上部が選択的に薄膜化されたレジストパターンを形成する。そしてこのようなレジストパターンをマスクに用いたエッチングにより、絶縁膜に接続孔を形成すると共に、下部電極上部の当該絶縁膜部分を選択的に薄膜化する。その後、絶縁膜上に、接続孔を介して薄膜トランジスタに接続された電極配線を形成すると共に、下部電極との間に当該絶縁膜を狭持する状態で上部電極を形成する。

尚、基板上に形成される薄膜トランジスタは、ボトムゲート型であってもトップゲート型であっても良い。ボトムゲート型である場合には、例えば絶縁膜を形成する工程において、薄膜トランジスタのゲート絶縁膜として必要な膜厚で当該絶縁膜を形成する。またその後接続孔を形成する前に、絶縁膜上におけるゲート配線に重なる位置に、薄膜トランジスタのソース／ドレインとなる半導体層をパターン形成する工程を行う。そして、接続孔を形成する工程では、ゲート配線に達する位置に当該接続孔を形成する。一方、トップゲート型である場合には、ゲート配線および下部電極を形成する前に、基板上におけるゲート配線に重なる位置に、薄膜トランジスタのソース／ドレインとなる半導体層をパターン形成し、この半導体層をゲート絶縁膜で覆う。そして、接続孔を形成する工程では、ゲート配線または半導体層に達する位置に当該接続孔を形成する。

以上のような製造方法では、薄膜トランジスタのゲート配線と共に容量素子の下部電極を覆う状態で形成された絶縁膜に、薄膜トランジスタに達する接続孔を形成する際、容量素子の下部電極の上部に対してハーフトーン露光を行うリソグラフィー処理を行うことにより、１回のリソグラフィー処理のみで、接続孔の形成部が開口すると共に当該下部電極の上部が選択的に薄膜化されたレジストパターンが形成される。そして、このようなレジストパターンをマスクに用いたエッチングにより、絶縁膜に接続孔を形成すると共に、下部電極上部の当該絶縁膜部分が選択的に薄膜化される。これにより、接続孔の形成と同一工程で、すなわち特別な工程を追加することなく、容量素子における下部電極上の絶縁膜部分の選択的な薄膜化が行われることになる。したがって、薄膜トランジスタ部分に対して、絶縁膜の薄膜化の影響を及ぼすことなく、下部電極上に選択的に薄膜化された絶縁膜部分を介して上部電極を形成してなる容量素子における保持容量の増加が図られる。

以上説明したように、このような製造方法によれば、接続孔の形成と同一工程で、薄膜トランジスタ部分に対して絶縁膜の薄膜化の影響を及ぼすことなく、容量素子における下部電極上の絶縁膜部分の選択的な薄膜化を行い、これによって下部電極上に選択的に薄膜化された絶縁膜部分を介して上部電極を形成してなる容量素子における保持容量の増加を図ることが可能になる。したがって、特性が確保された薄膜トランジスタと保持容量の増加が図られた容量素子とを有する半導体装置の製造工程数の増加を抑え、低コスト化を図ることが可能になる。

次に、本発明の実施の形態を図面に基づいて詳細に説明する。

＜第１実施形態＞
図１および図２は本発明の第１実施形態の製造方法を示す断面工程図である。ここでは、図７を用いて説明したと同様の有機ＥＬ画素回路の製造に本発明を適用した実施の形態を、図１および図２に基づき、さらに図７を参照しつつ説明する。尚、図１および図２は、図７におけるＡ−Ａ’断面に対応している。また、薄膜トランジスタとしては、ボトムゲート型の薄膜トランジスタを作製することとする。

先ず、図１（１）および図１（２）に示す工程は、図８（１）および図８（２）を用いて説明した従来工程と同様に行う。

すなわち、図１（１）に示すように、基板１上に、駆動用の薄膜トランジスタＴｒ１のゲート配線３ａ、容量素子Ｃｓ用の下部電極３ｂ、および書き込み用の薄膜トランジスタＴｒ２のゲート配線３ｃを形成する。次に、これらのゲート配線３ａ、下部電極３ｂ、およびゲート配線３ｃを絶縁膜１０で覆う。この絶縁膜１０は、基板１上に形成される薄膜トランジスタＴｒ１，Ｔｒ２のゲート絶縁膜として必要な膜厚ｔ１で形成されることとする。

次に、図１（２）に示すように、この絶縁膜１０上に、アモルファスシリコンからなるチャネル層４ａを成膜し、次いでｎ型の不純物を含有させたアモルファスシリコンからなるソース・ドレイン層４ｂを形成する。次いで、ここでの図示を省略したレジストパターンをマスクにしたエッチングにより、ソース／ドレイン層４ｂおよびチャネル層４ａからなる半導体層４をパターニングする。これにより、薄膜トランジスタＴｒ１，Ｔｒ２の形成領域に、半導体層４を島状に残す。

以上の後、絶縁膜１０に、書き込み用の薄膜トランジスタＴｒ２のゲート配線３ｃに達する接続孔（１０ａ）を形成する工程を行う。尚ここでは、書き込み用の薄膜トランジスタＴｒ２のゲート電極から延設されているゲート配線３ｃ部分上に接続孔（１０ａ）を形成することとする。そして、本実施形態においては、この接続孔（１０ａ）を形成する際に、次のように行うことを特徴としている。

すなわち、図１（３）に示すように、半導体層４を覆う状態で基板１上にレジスト膜３１を塗布し、このレジスト膜３１に対して、接続孔（１０ａ）形成のためのパターン露光を行う。このパターン露光に用いる露光マスク３３は、少なくとも容量素子Ｃｓの下部電極３ｂ上に対応する露光部分に、ハーフトーンパターン３３ｈが設けられた露光マスク３３を用いる。また例えば、このレジスト膜３１がポジ型レジストからなる場合には、露光マスク３３におけるハーフトーンパターン３３ｈ以外の部分には、遮光膜パターン３３ｓが設けられていることとする。この遮光膜パターン３３ｓは、接続孔（１０ａ）の形成部分に対応して露光光ｈが照射されるように開口部３３ａが設けられている。尚、レジスト膜３１がネガ型である場合には、接続孔（１０ａ）の形成部分に対応して露光光ｈが照射されないように、遮光膜パターン３３ｓが設けられることになる。

このような露光マスク３３を用いたパターン露光を行うことにより、接続孔（１０ａ）の形成部分には十分な量の露光光ｈが照射され、また容量素子Ｃｓの下部電極３ｂ上方には、ハーフトーンパターン３３ｈを通過することによって露光量を所定量にまで低下させた露光光ｈが照射される。

次に、図１（４）に示すように、レジスト膜３１の現像処理を行うことによって、接続孔（１０ａ）の形成部分に開口を有するレジストパターン３１ａを形成する。このレジストパターン３１ａは、ハーフトーンパターン（３３ｈ）を通過した露光光によって露光された部分が、露光量の不足によって現像後にレジスト残りが生じ、他の部分よりも薄膜化された膜となる。

そして、図２（５）に示すように、このレジストパターン３１ａをマスクに用いた絶縁膜１０のエッチングより、当該絶縁膜１０に接続孔１０ａを形成する。ここでは、絶縁膜１０にゲート配線３ｃに達する接続孔１０ａが形成され、下部電極３ｂの上部においては、レジストパターン３１ａが除去され、下部電極３ｂ上部における絶縁膜１０部分が十分に薄膜化するまでエッチングを行う。尚、下部電極３ｂ上部における絶縁膜１０部分は、ここに形成される容量素子Ｃｓの誘電体膜となる。したがって、容量素子Ｃｓに必要とされる保持容量が得られる程度の膜厚ｔ２にまで薄膜化する。

以上の後の図２（６）および図２（７）に示す工程は、図８（４）および図８（５）を用いて説明した従来工程と同様に行う。すなわち、接続孔１０ａを介してゲート配線３ｃに接続されると共に、下部電極３ｂ上および半導体層４上に重なる形状にパターン形成された電極配線５ａを形成する。そして、電極配線５ａの下部電極３ｂ上に重なる部分が、容量素子Ｃｓの上部電極５ｂとなる。また、このような電極配線５ａのパターニングに続けて、半導体層４の上層部分を構成するソース／ドレイン層４ｂをゲート配線３ａ，３ｂ上において分離するためのパターニング（エッチング）を行う。これにより、絶縁膜１０の一部をゲート絶縁膜として用いたチャネルエッチ型の薄膜トランジスタＴｒ１，Ｔｒ２と、絶縁膜１０の一部を選択的に薄膜化して誘電体膜として用いた容量素子Ｃｓとを同一基板１上に設けた画素回路が形成される。そして、以上の後には、基板１上を覆う状態で、パッシベーション膜１２を形成する。

以上説明した製造方法によれば、図１（３）〜図２（５）を用いて説明したように、ゲート配線３ａ，３ｃおよび下部電極３ｂを覆う状態で形成された絶縁膜１０に、ゲート配線３ｃに達する接続孔１０ａを形成する際、下部電極３ｂの上部に対してハーフトーン露光を行うリソグラフィー処理を行うことにより、１回のリソグラフィー処理のみで、接続孔１０ａの形成部が開口すると共に当該下部電極３ｂの上部が選択的に薄膜化されたレジストパターン３１ａが形成される。そして、このようなレジストパターン３１ａをマスクに用いたエッチングにより、絶縁膜１０に接続孔１０ａを形成すると共に、下部電極３ｂ上部の当該絶縁膜１０部分が選択的に薄膜化される。

以上により、接続孔１０ａの形成と同一工程で、すなわち特別な工程を追加することなく、容量素子Ｃｓにおける下部電極３ｂ上の絶縁膜１０部分の選択的な薄膜化が行われることになる。したがって、薄膜トランジスタＴｒ１，Ｔｒ２においてゲート絶縁膜として用いられる絶縁膜１０部分の膜厚を保って薄膜トランジスタＴｒ１，Ｔｒ２の耐圧特性を確保しつつ、下部電極３ｂ上において誘電体膜として用いられる絶縁膜１０部分を選択的に薄膜化して容量素子Ｃｓの保持容量の増加を図ることができる。

この結果、耐圧特性が確保された薄膜トランジスタと、この薄膜トランジスタのゲート絶縁膜と同一層からなる誘電体膜を有しつつも保持容量の増加が図られた容量素子とを有する半導体装置の製造において、その工程数の増加を抑え、低コスト化を図ることが可能になる。

＜第２実施形態＞
図３および図４は、本発明の第２実施形態の製造方法を示す断面工程図である。本第２実施形態においては、基板上に形成する薄膜トランジスタがチャネル保護型であることが第１実施形態と異なり、他の構成は同様であることとする。尚、図３および図４は、図７におけるＡ−Ａ’断面に対応している。

すなわち、チャネル保護型の積層型薄膜トランジスタを用いた半導体装置を製造する場合、図３（１）に示すように、基板１上にゲート配線３ａ、下部電極３ｂ、およびゲート配線３ｃを形成し、これを絶縁膜１０で覆うまでは、上述した第１実施形態と同様に行う。その後、絶縁膜１０の上部に、アモルファスシリコンからなるチャネル層４ａを成膜し、このチャネル層４ａ上に、窒化シリコンなどの絶縁性材料からなる保護パターン４１を形成する。

次いで、図３（２）に示すように、保護パターン４１を覆う状態で、ｎ型の不純物を含有させたアモルファスシリコンからなるソース・ドレイン層４ｂを成膜した後、ソース／ドレイン層４ｂおよびチャネル層４ａからなる半導体層４をパターニングする。これにより、薄膜トランジスタＴｒ１，Ｔｒ２の形成領域に、半導体層４を島状に残す。

以上の後の図３（３）〜図４（８）に示す工程は、第１実施形態において図１（３）〜図２（８）を用いて説明したと同様の工程を行う。すなわち、図３（３）に示すように、ハーフトーンパターン３３ｈを用いた露光マスク３３を用いて基板１上のレジスト膜３１に対してパターン露光を行う。次に、図３（４）に示すように、レジスト膜３１を現像処理することにより、ゲート配線３ｃ上に開口を有すると共に下部電極３ｂ上が選択的に薄膜されたレジストパターン３１ａを形成する。その後、図４（５）に示すように、レジストパターン３１ａをマスクに用いて絶縁膜１０をエッチングすることにより、接続孔１０ａを形成するとともに、下部電極３ｂ上部における絶縁膜１０部分を選択的に薄膜化する。次に、図４（６）に示すように、接続孔１０を介してゲート電極３ｃに接続された電極配線５ａを形成し、さらにソース／ドレイン層４ｂを分離する。しかる後、図６（７）に示すように、パッシベーション膜１２を形成する。

尚、図４（６）を用いて説明した工程において、電極配線５ａを形成するためのエッチングに続けて、ソース／ドレイン層４ｂを分離するためのエッチングを行う際には、保護パターン４１上においてソース／ドレイン層４ｂを分離することにより、下層のチャネル層４ａを保護することとする。

このような製造方法でにおいても、接続孔１０ａの形成と同一工程で、すなわち特別な工程を追加することなく、容量素子Ｃｓにおける下部電極３ｂ上の絶縁膜１０部分の選択的な薄膜化が行われることになる。したがって、第１実施形態と同様に、耐圧特性が確保された薄膜トランジスタと、この薄膜トランジスタのゲート絶縁膜と同一層からなる誘電体膜を有しつつも保持容量の増加が図られた容量素子とを有する半導体装置の製造において、その工程数の増加を抑え、低コスト化を図ることが可能になる。

＜第３実施形態＞
次に図５および図６は、本発明の第３実施形態の製造方法を示す断面工程図である。ここでは、１層の絶縁膜を共通に用いたトップゲート型の薄膜トランジスタと容量素子とを同一基板上に製造する場合の製造手順を、図５および図６に基づいて説明する。

先ず、図５（１）に示すように、基板１上に、ｎ型の不純物を含有させたアモルファスシリコン膜をパターニングしてなるソース／ドレイン層５１ａを形成する。次に、このソース／ドレイン層５１ａに両端部を重ねた形状にアモルファスシリコン膜をパターニングしてなるチャネル層５１ｂを形成する。これらのソース／ドレイン層５１ａおよびチャネル層５１ｂが、半導体層５１となる。

次に、図５（２）に示すように、半導体層５１を覆う状態で、基板１上にゲート絶縁膜５３を成膜する。

その後、図５（３）に示すように、ゲート絶縁膜５３を介してチャネル層５１ｂ上に一部を重ねたゲート配線５５ａを形成する。これにより、薄膜トランジスタＴｒを得る。また、ゲート配線５５ａを形成する工程と同一工程で、基板１上にゲート絶縁膜５３を介して容量素子用の下部電極５５ｂを形成する。

次いで、図５（４）に示すように、ゲート電極５５ａおよび下部電極５５ｂを覆う状態で、基板１上に層間絶縁膜５７を形成する。この層間絶縁膜５７は、薄膜トランジスタＴｒを保護できる程度に十分な膜厚ｔ３を有して形成されることとする。

以上の後、層間絶縁膜５７およびゲート絶縁膜５３に、薄膜トランジスタＴｒのソース／ドレイン層５１ａに達する接続孔（５７ａ）を形成する工程を行う。そして、本実施形態においては、この接続孔（５７ａ）を形成する際に、次のように行うことを特徴としている。

すなわち、図５（５）に示すように、層間絶縁膜５７を覆う状態で基板１上にレジスト膜３１を塗布し、このレジスト膜３１に対して、接続孔（５７ａ）形成のためのパターン露光を行う。このパターン露光に用いる露光マスク３３は、第１実施形態で用いたと同様のものであり、少なくとも容量素子用の下部電極５５ｂ上に対応する露光部分に、ハーフトーンパターン３３ｈが設けられた露光マスク３３を用いる。また例えば、このレジスト膜３１がポジ型レジストからなる場合には、露光マスク３３におけるハーフトーンパターン３３ｈ以外の部分には、遮光膜パターン３３ｓが設けられていることとする。この遮光膜パターン３３ｓは、接続孔（５７ａ）の形成部分に対応して露光光ｈが照射されるように開口部３３ａが設けられている。

このような露光マスク３３を用いたパターン露光を行うことにより、接続孔（５７ａ）の形成部分には十分な量の露光光ｈが照射され、また容量素子用の下部電極５５ｂ上方には、ハーフトーンパターン３３ｈを通過することによって露光量を所定量にまで低下させた露光光ｈが照射される。

次に、図６（６）に示すように、レジスト膜３１の現像処理を行うことによって、接続孔（５７ａ）の形成部分に開口を有するレジストパターン３１ａを形成する。このレジストパターン３１ａは、ハーフトーンパターン（３３ｈ）を通過した露光光によって露光された部分が、露光量の不足によって現像後にレジスト残りが生じ、他の部分よりも薄膜化された膜となる。

そして、図６（７）に示すように、このレジストパターン３１ａをマスクに用いた層間絶縁膜５７およびゲート絶縁膜５３のエッチングより、これらの絶縁膜５７，５３に接続孔５７ａを形成する。ここでは、絶縁膜５７，５３に対してソース／ドレイン層５１ａに達する接続孔５７ａが形成され、下部電極５５ｂの上部においてはレジストパターン３１ａが除去され、下部電極５５ｂ上部における絶縁膜５７部分が十分に薄膜化するまでエッチングを行う。尚、下部電極５５ｂ上部における絶縁膜５７部分は、ここに形成される容量素子の誘電体膜となる。したがって、容量素子に必要とされる保持容量が得られる程度の膜厚ｔ４にまで薄膜化する。

以上の後、図６（８）に示すように、接続孔５７ａを介してソース／ドレイン層５１ａに接続される電極配線５９ａを形成すると共に、薄膜化された層間絶縁膜５７部分を介して下部電極５５ｂ上に積層された上部電極５９ｂを形成する。これにより、下部電極５５ｂと上部電極５９ｂとによって薄膜化された層間絶縁膜５７部分を狭持してなる容量素子Ｃｓが形成される。この容量素子Ｃｓにおいては、下部電極５５ｂと上部電極５９ｂとに狭持されている、薄膜化された層間絶縁膜５７部分が誘電体膜となる。

以上説明した製造方法によれば、図５（５）〜図６（７）を用いて説明したように、薄膜トランジスタＴｒおよび下部電極５５ｂを覆う状態で形成された層間絶縁膜５７に、薄膜トランジスタＴｒのソース／ドレイン層５１ａに達する接続孔５７ａを形成する際、下部電極５５ｂの上部に対してハーフトーン露光を行うリソグラフィー処理を行うことにより、１回のリソグラフィー処理のみで、接続孔５７ａの形成部が開口すると共に当該下部電極５５ｂの上部が選択的に薄膜化されたレジストパターン３１ａが形成される。そして、このようなレジストパターン３１ａをマスクに用いたエッチングにより、層間絶縁膜５７およびゲート絶縁膜５３に接続孔５７ａを形成すると共に、下部電極５５ｂ上部の層間絶縁膜５７部分が選択的に薄膜化される。

以上により、接続孔５７ａの形成と同一工程で、すなわち特別な工程を追加することなく、容量素子Ｃｓにおける下部電極５５ｂ上の層間絶縁膜５７部分の選択的な薄膜化が行われることになる。したがって、薄膜化されていない層間絶縁膜５７部分によって薄膜トランジスタＴｒを十分に保護してその特性を確保しつつ、下部電極５５ｂ上において誘電体膜として用いられる層間絶縁膜５７部分を選択的に薄膜化して容量素子Ｃｓの保持容量の増加を図ることができる。

この結果、薄膜トランジスタを保護する層間絶縁膜と同一層からなる誘電体膜を有しつつも保持容量の増加が図られた容量素子を有する半導体装置の製造において、その工程数の増加を抑え、低コスト化を図ることが可能になる。

尚、上述した第３実施形態においては、薄膜トランジスタＴｒのソース／ドレイン層４ａに達する接続孔５７ａを層間絶縁膜５７に形成する工程と同一工程で、層間絶縁膜５７における下部電極５５ｂ上を薄膜化する手順を説明した。しかしながら、このような薄膜トランジスタＴｒと容量素子Ｃｓとを用いた半導体装置の回路構成によっては、層間絶縁膜５７における下部電極５５ｂ上の薄膜化は、薄膜トランジスタＴｒのゲート配線５５ａに達する接続孔を層間絶縁膜５７に形成する工程と同一工程で行っても良い。このような構成であっても、第３実施形態と同様に低コスト化を図る効果を得ることが可能である。

また、本発明は、第１実施形態および第２実施形態で説明したような有機ＥＬ画素回路を有する半導体装置の製造への適用に限定されることはない。すなわち本発明は、薄膜トランジスタと容量素子とが同一基板上に設けられており、かつ容量素子の誘電体膜が薄膜トランジスタ部分の絶縁膜と同一層からなる構成の半導体装置の製造に対して広く適用可能である。このため、例えば、薄膜トランジスタと容量素子とを用いて画素回路が構成されている液晶表示装置の駆動基板の作製にも、本発明を適用可能である。そして、このような半導体装置の製造を適用することにより、工程数を増加させることなく、薄膜トランジスタの特性を維持しつつ、容量素子における誘電体膜部分を選択的に薄膜化してその保持容量を増加させた半導体装置においての製造コストの低減を図ることが可能になるのである。

第１実施形態を説明する製造工程図（その１）である。 第１実施形態を説明する製造工程図（その２）である。 第２実施形態を説明する製造工程図（その１）である。 第２実施形態を説明する製造工程図（その２）である。 第３実施形態を説明する製造工程図（その１）である。 第４実施形態を説明する製造工程図（その２）である。 有機ＥＬ画素回路の構成を示す図である。 従来の一例を示す製造工程図である。

符号の説明

１…基板、３ａ，３ｃ，５５ａ…ゲート配線、３ｂ，５５ｂ…下部電極、４，５１…半導体層、５ａ，５９ａ…電極配線、５ｂ，５９ｂ…上部電極、１０…絶縁膜、１０ａ，５７ａ…接続孔、３１ａ…レジストパターン、５３…ゲート絶縁膜、５７…層間絶縁膜、ｔ１，ｔ２，ｔ３，ｔ４…膜厚、Ｃｓ…容量素子、Ｔｒ１，Ｔｒ２，Ｔｒ…薄膜トランジスタ

Claims (3)

1. 基板上に、薄膜トランジスタのゲート配線を形成すると共に容量素子の下部電極を形成する工程と、
   前記ゲート配線と下部電極とを覆う状態で絶縁膜を形成する工程と、
   前記絶縁膜に、前記薄膜トランジスタに達する接続孔を形成する工程と、
   前記絶縁膜上に、前記接続孔を介して前記薄膜トランジスタに接続された電極配線を形成すると共に、前記下部電極との間に当該絶縁膜を狭持する状態で上部電極を形成する工程とを行う半導体装置の製造方法において、
   前記接続孔を形成する工程では、
   少なくとも前記下部電極の上部に対してハーフトーン露光を行うリソグラフィー処理により、前記接続孔の形成部が開口すると共に当該下部電極の上部が選択的に薄膜化されたレジストパターンを形成し、
   次いで、前記レジストパターンをマスクに用いたエッチングにより、前記絶縁膜に前記接続孔を形成すると共に前記下部電極上部の当該絶縁膜部分を選択的に薄膜化する
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記絶縁膜を形成する工程では、前記薄膜トランジスタのゲート絶縁膜として必要な膜厚で当該絶縁膜を形成し、
   その後、前記接続孔を形成する前に、前記絶縁膜上における前記ゲート配線に重なる位置に前記薄膜トランジスタのソース／ドレインとなる半導体層をパターン形成する工程を行い、
   前記接続孔を形成する工程では、前記ゲート配線に達する位置に当該接続孔を形成する
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記ゲート配線および下部電極を形成する前に、
   前記基板上における前記ゲート配線に重なる位置に前記薄膜トランジスタのソース／ドレインとなる半導体層をパターン形成する工程と、
   前記半導体層をゲート絶縁膜で覆う工程とを行い、
   前記接続孔を形成する工程では、前記ゲート配線または前記半導体層に達する位置に当該接続孔を形成する
   ことを特徴とする半導体装置の製造方法。
   

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