JP7297955B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置で
ある。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数～数百ｎｍ程度）を用い
て薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう））
を構成する技術が注目されている。薄膜トランジスタは、ＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれて
いる。また、金属酸化物は、多様に存在しさまざまな用途に用いられている。例えば、酸
化インジウムは、よく知られた材料であり、液晶表示装置などで必要とされる透明電極材
料として用いられている。
金属酸化物の中には、半導体特性を示すものがある。半導体特性を示す金属酸化物として
は、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよ
うな半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知ら
れている（特許文献１及び特許文献２）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
絶縁表面上に複数の薄膜トランジスタを作製する場合、例えばゲート配線とソース配線と
で交差する部分がある。交差する部分には、ゲート配線と、該ゲート配線と電位が異なる
ソース配線の間に絶縁層が設けられ、該絶縁層が誘電体となって容量が生じる。この容量
は、配線間の寄生容量とも呼ばれ、信号波形のなまりが生じる恐れがある。また、寄生容
量が大きいと信号の伝達が遅くなる恐れがある。
また、寄生容量の増加は、配線間で電気信号が漏れてしまうクロストーク現象や、消費電
力の増大に繋がる。
また、アクティブマトリクス型の表示装置において、特に映像信号を供給する信号配線と
、他の配線又は電極との間に大きな寄生容量が形成されると、表示品質が低下する恐れが
ある。
また、回路の微細化を図る場合においても、配線間隔が狭くなり、配線間の寄生容量が増
加する恐れがある。
本発明の一態様は、配線間の寄生容量を十分に低減できる構成を備えた半導体装置を提供
することを課題の一つとする。
また、絶縁表面上に駆動回路を形成する場合、駆動回路に用いる薄膜トランジスタの動作
速度は、速い方が好ましい。
例えば、薄膜トランジスタのチャネル長（Ｌともいう）を短くする、又はチャネル幅（Ｗ
ともいう）を広くすると動作速度が高速化される。しかし、チャネル長を短くすると、ス
イッチング特性、例えばオンオフ比が小さくなる問題がある。また、チャネル幅Ｗを広く
すると薄膜トランジスタ自身の容量負荷を上昇させる問題がある。
また、チャネル長が短くとも、安定した電気特性を有する薄膜トランジスタを備えた半導
体装置を提供することも課題の一とする。
また、絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一
基板上に形成する場合には、画素部に用いる薄膜トランジスタは、優れたスイッチング特
性、例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタには
動作速度が速いことが要求される。特に、表示装置の精細度が高精細であればあるほど、
表示画像の書き込み時間は短いことが求められるため、駆動回路に用いる薄膜トランジス
タは速い動作速度とすることが好ましい。
また、本発明の一態様は、複雑な工程となることを防ぎ、製造コストの増大を防いで同一
基板上に複数種の回路を形成し、複数種の回路の特性にそれぞれ合わせた複数種の薄膜ト
ランジスタを備えた半導体装置を提供することを課題の一とする。
本発明の一態様は、同一基板上に駆動回路及び画素部を有し、駆動回路及び画素部にそれ
ぞれ薄膜トランジスタを有するものである。同一基板上に駆動回路及び画素部を作製する
ことにより製造コストの低減を図る。
本発明の一態様において、駆動回路の薄膜トランジスタ（第１の薄膜トランジスタともい
う）及び画素部の薄膜トランジスタ（第２の薄膜トランジスタともいう）は、ボトムゲー
ト型構造の薄膜トランジスタであり、それぞれゲート電極（ゲート電極層ともいう）、ソ
ース電極（ソース電極層ともいう）、及びドレイン電極（ドレイン電極層ともいう）、並
びにチャネル形成領域を有する半導体層を有する。
本発明の一態様において、画素部の薄膜トランジスタのゲート電極、ソース電極、及びド
レイン電極は、透光性を有する導電層により構成され、半導体層は、透光性を有する半導
体層により構成される。すなわち、画素部の薄膜トランジスタは、透光性を有する材料に
より構成される。これにより画素部の開口率の向上を図る。
また、本発明の一態様において、駆動回路の薄膜トランジスタのゲート電極は、画素部の
薄膜トランジスタのゲート電極と同じ材料又は画素部の薄膜トランジスタのゲート電極に
用いられる材料より抵抗値の低い材料を用いて構成され、駆動回路の薄膜トランジスタの
ソース電極及びドレイン電極は、画素部の薄膜トランジスタのソース電極及びドレイン電
極より抵抗値の低い材料を用いて構成される。よって、画素部の薄膜トランジスタのソー
ス電極及びドレイン電極の抵抗値は、駆動回路の薄膜トランジスタのソース電極及びドレ
イン電極の抵抗値より高い。
また、本発明の一態様において、駆動回路の薄膜トランジスタは、半導体層とソース電極
層の間及び半導体層とドレイン電極の間に導電層を有する構造である。該導電層の抵抗値
は、半導体層よりも低く、ソース電極層及びドレイン電極層よりも高いことが好ましい。
これにより、駆動回路の動作速度の向上を図る。
また、本発明の一態様において、駆動回路の薄膜トランジスタは、半導体層の一部に接し
、且つ半導体層とソース電極の間及び半導体層とドレイン電極の間の導電層の周縁及び側
面に接する酸化物絶縁層を有する構造である。該酸化物絶縁層を有する構造にすることに
より、ゲート電極層と、その上方又は周辺に形成される配線層（ソース配線層や容量配線
層など）との距離が大きくなることにより寄生容量の低減を図る。寄生容量を低減するこ
とにより信号波形のなまりを抑制することができる。さらに駆動回路の薄膜トランジスタ
においては、ソース電極と、半導体層とソース電極の間に設けられた導電層、及びドレイ
ン電極と、半導体層とドレイン電極の間に設けられた導電層とがそれぞれ接する。
本発明の一態様は、同一基板上に第１の薄膜トランジスタを有する駆動回路及び第２の薄
膜トランジスタを有する画素を有し、第１の薄膜トランジスタは、第１のゲート電極層と
、第１のゲート電極層の上に設けられたゲート絶縁層と、ゲート絶縁層を挟んで第１のゲ
ート電極層の上に設けられ、第１のチャネル形成領域を有する第１の酸化物半導体層と、
第１の酸化物半導体層の上に設けられた第１の酸化物導電層及び第２の酸化物導電層と、
酸化物半導体層の一部に接し、且つ第１の酸化物導電層及び第２の酸化物導電層の周縁及
び側面に接する酸化物絶縁層と、第１の酸化物導電層に接する第１のソース電極層と、第
２の酸化物導電層に接する第１のドレイン電極層と、を有し、第２の薄膜トランジスタは
、透光性を有する材料により構成された第２のゲート電極層と、ゲート絶縁層を挟んで第
２のゲート電極層の上に設けられ、第２のチャネル形成領域を有する第２の酸化物半導体
層と、第２の酸化物半導体層の上に設けられ、透光性を有する材料により構成された第２
のソース電極層及び第２のドレイン電極層と、を有する半導体装置である。
本発明の一態様は、第１の薄膜トランジスタのソース電極層及びドレイン電極層が、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電層、若しくは
それらを組み合わせた積層からなる半導体装置でもよい。
本発明の一態様は、第２の薄膜トランジスタのソース電極層、ドレイン電極層が、酸化イ
ンジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、又は酸化亜鉛で
ある半導体装置でもよい。
本発明の一態様は、第１の薄膜トランジスタ及び第２の薄膜トランジスタと同一基板上に
容量部を有し、容量部は、容量配線及び該容量配線と重なる容量電極を有し、容量配線及
び容量電極は、透光性を有する半導体装置でもよい。
本発明の一態様は、第１の薄膜トランジスタの酸化物絶縁層の上に第１の酸化物半導体層
のチャネル形成領域と重なる導電層を有する半導体装置でもよい。
本発明の一態様は、第１の酸化物導電層及び第２の酸化物導電層が、第２の薄膜トランジ
スタのソース電極層及びドレイン電極層と同じ材料により構成される半導体装置でもよい
。
本発明の一態様は、同一基板上に第１の薄膜トランジスタを有する駆動回路と第２の薄膜
トランジスタを有する画素部を有する半導体装置の作製方法であって、第１のゲート電極
層及び第２のゲート電極層を形成し、第１のゲート電極層及び第２のゲート電極層の上に
ゲート絶縁層を形成し、ゲート絶縁層を挟んで第１のゲート電極層の上に第１の酸化物半
導体層を形成し、且つゲート絶縁層を挟んで第２のゲート電極層の上に第２の酸化物半導
体層を形成し、第１の酸化物半導体層及び第２の酸化物半導体層を脱水化又は脱水素化し
た後、第１の酸化物半導体層及び第２の酸化物半導体層の上に酸化物導電膜を形成し、酸
化物導電膜の一部を除去することにより第１の酸化物半導体層の上に第１の酸化物導電層
及び第２の酸化物導電層を形成し、且つ第２の酸化物半導体層の上に第２のソース電極層
及び第２のドレイン電極層を形成し、第１の酸化物導電層及び第２の酸化物導電層、並び
に第２のソース電極層及び第２のドレイン電極層の上に酸化物絶縁層を形成し、酸化物絶
縁層の一部を除去し、第１の酸化物導電層の一部及び第２の酸化物導電層の一部を露出さ
せ、露出した第１の酸化物導電層に接する第１のソース電極層を形成し、且つ露出した第
２の酸化物導電層に接する第１のドレイン電極層を形成することを特徴とする半導体装置
の作製方法である。
本発明の一態様は、多階調マスクを用いてレジストマスクを形成し、該レジストマスクを
用いてエッチングを行うことにより、第１の酸化物半導体層、第２の酸化物半導体層、第
１の酸化物導電層、第２の酸化物導電層、第２のソース電極層、及び第２のドレイン電極
層を形成することを特徴とする半導体装置の作製方法でもよい。
また、本明細書中で用いる酸化物半導体としては、例えばＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞
０）で表記される金属酸化物がある。該金属酸化物を含む薄膜を形成し、その薄膜を酸化
物半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、
Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇ
ａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含
まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に
、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれ
ているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは
整数でない）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の酸化
物半導体をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体とよび、その薄膜をＩｎ－Ｇａ－Ｚｎ－
Ｏ系半導体膜ともいう。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ
系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ
－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－
Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及
びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水
化または脱水素化は有効である。
なお、上記半導体装置の作製工程において、窒素、又は希ガス（アルゴン、ヘリウムなど
）の不活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層は、加熱処理により
酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ－化など）し、その後、酸化物半導体層に
接する酸化物絶縁層の形成を行い、酸化物半導体層を酸素過剰な状態とすることで、酸化
物半導体層を高抵抗化、即ちＩ型化させることができる。これにより、電気特性が良好で
信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる
。
また、上記半導体装置の作製工程において、脱水化又は脱水素化として、窒素、又は希ガ
ス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での３５０℃以上、好ましくは４０
０℃以上基板の歪み点未満、例えば４００℃以上７００℃以下、より好ましくは、４２０
℃以上５７０℃以下の加熱処理を行い、酸化物半導体層の含有水分などの不純物を低減す
る。
脱水化又は脱水素化を行った酸化物半導体層は、昇温脱離分光法（ＴＤＳともいう）で４
５０℃まで測定を行っても、水の２つのピーク、少なくとも３００℃付近に現れる１つの
ピークは検出されない。従って、脱水化又は脱水素化が行われた酸化物半導体層を用いた
薄膜トランジスタに対してＴＤＳで４５０℃まで測定を行っても少なくとも３００℃付近
に現れる水のピークは検出されない。
そして、上記半導体装置の作製工程において、酸化物半導体層を大気に触れさせることな
く、酸化物半導体層に水又は水素を再び混入させないことが重要である。脱水化又は脱水
素化を行い、酸化物半導体層を低抵抗化、即ちＮ型化（Ｎ－化など）させた後、酸素を供
給してＩ型とし、高抵抗化させた酸化物半導体層を用いて薄膜トランジスタを作製すると
、薄膜トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフの
スイッチング素子を実現できる。薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い
正のしきい値電圧でチャネルが形成されることが望ましい。なお、薄膜トランジスタのし
きい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間
に電流が流れる、所謂ノーマリーオンとなりやすい。例えば、アクティブマトリクス型の
表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電
気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい
値電圧（Ｖｔｈ）が重要である。例えば、薄膜トランジスタが高い電界効果移動度特性を
有してもしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として
制御することが困難である。また、しきい値電圧値が高い薄膜トランジスタの場合には、
駆動電圧が低い状態ではＴＦＴとしてのスイッチング機能を果たすことができず、負荷と
なる恐れがある。例えば、ｎチャネル型の薄膜トランジスタの場合、ゲート電極に正の電
圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望
ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態
でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トラ
ンジスタとしては不向きである。
また、加熱温度Ｔから温度を下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と
異なるガス雰囲気に切り替えてもよい。例えば、脱水化又は脱水素化を行った同じ炉で大
気に触れさせることなく、炉の中を高純度の酸素ガス又はＮ２Ｏガスで満たして冷却を行
う。
脱水化又は脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含ま
ない雰囲気（露点が－４０℃以下、好ましくは－６０℃以下）下で徐冷（又は冷却）した
酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産性と
高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、又は希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での
加熱処理を脱水化又は脱水素化のための加熱処理という。本明細書では、この加熱処理に
よってＨ２を脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨな
どを脱離することを含めて脱水化又は脱水素化と便宜上いうこととする。
上記半導体装置の作製工程において、窒素、又は希ガス（アルゴン、ヘリウムなど）の不
活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層は、加熱処理により酸素欠
乏型となって低抵抗化、即ちＮ型化（Ｎ－化など）される。その結果、酸化物半導体層に
おいて、ソース電極層と重なる酸素欠乏型である高抵抗ソース領域（ＨＲＳ（Ｈｉｇｈ
Ｒｅｓｉｓｔａｎｃｅ Ｓｏｒｃｅ）領域ともいう）が形成され、ドレイン電極層と重な
る酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｄ
ｒａｉｎ）領域ともいう）が形成される。
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１８／ｃｍ３以上であり、
少なくともチャネル形成領域のキャリア濃度（１×１０１８／ｃｍ３未満）よりも高い。
なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求めたキャリア濃度の
値を指す。
また、金属材料からなるドレイン電極層と、酸化物半導体層の間に低抵抗ソース領域（Ｌ
ＲＳ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｒｃｅ）領域ともいう）及び低抵抗ドレイン
領域（ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域ともいう）を形成して
もよい。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲ
Ｄ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範
囲内である。
そして、脱水化又は脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態とす
ることで、酸化物半導体層をさらに高抵抗化、即ちＩ型化させてチャネル形成領域を形成
する。なお、脱水化又は脱水素化した酸化物半導体層を酸素過剰な状態とする方法として
は、例えば脱水化又は脱水素化した酸化物半導体層に接するように、例えばスパッタリン
グ法により、酸化物絶縁層を形成する方法などが挙げられる。また、該酸化物絶縁層形成
後に加熱処理（例えば酸素を含む雰囲気での加熱処理）、不活性ガス雰囲気下で加熱した
後に酸素雰囲気で冷却する処理、又は超乾燥エア（露点が－４０℃以下、好ましくは－６
０℃以下）で冷却する処理などを行ってもよい。
また、脱水化又は脱水素化した酸化物半導体層の少なくとも一部（ゲート電極層と重なる
部分）をチャネル形成領域とするため、選択的に酸素過剰な状態とすることで、酸化物半
導体層を高抵抗化、即ちＩ型化させることもできる。また、脱水化又は脱水素化した酸化
物半導体層上に接してＴｉなどの金属電極からなるソース電極層やドレイン電極層を形成
し、ソース電極層やドレイン電極層に重ならない酸化物半導体層の露出領域を選択的に酸
素過剰な状態としてチャネル形成領域を形成することができる。酸化物半導体層を選択的
に酸素過剰な状態とする場合、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極
層に重なる高抵抗ドレイン領域とが形成され、高抵抗ソース領域と高抵抗ドレイン領域と
の間の領域がチャネル形成領域となる。即ち、チャネル形成領域が、ソース電極層及びド
レイン電極層の間に自己整合的に形成される。
本発明の一態様により、電気特性が良好で信頼性の高い薄膜トランジスタを有する半導体
装置を作製し、提供することが可能となる。
なお、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域（及び高抵抗ソース領域）を形成することにより、駆動回路の信頼性の向上を
図ることができる。具体的には、高抵抗ドレイン領域を形成することで、トランジスタの
ドレイン電極層から高抵抗ドレイン領域、チャネル形成領域にかけて、導電性を段階的に
変化させうるような構造とすることができる。そのため、ドレイン電極層を高電源電位Ｖ
ＤＤを供給する配線に電気的に接続して動作させる場合、ゲート電極層とドレイン電極層
との間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が
生じず、トランジスタの耐圧を向上させることができる。
また、高抵抗ドレイン領域（及び高抵抗ソース領域）を形成することにより、駆動回路の
リーク電流の低減を図ることができる。具体的には、高抵抗ソース領域及び高抵抗ドレイ
ン領域を形成することで、ドレイン電極層とソース電極層との間に流れるトランジスタの
リーク電流は、ドレイン電極層、高抵抗ドレイン領域、チャネル形成領域、高抵抗ソース
領域、ソース電極層を通る。このときチャネル形成領域では、高抵抗ドレイン領域からチ
ャネル形成領域に流れるリーク電流を、トランジスタがオフ状態のときに高抵抗となるゲ
ート絶縁層とチャネル形成領域の界面近傍に集中させることができ、バックチャネル部（
ゲート電極層から離れているチャネル形成領域の表面の一部）でのリーク電流を低減する
ことができる。
また、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極層に重なる高抵抗ドレイ
ン領域は、ゲート電極層の幅にもよるが、ゲート絶縁層を介してゲート電極層の一部と重
なる構造にすることにより、より効果的にドレイン電極層の端部近傍の電界強度を緩和さ
せることができる。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
また、駆動回路を有する表示装置としては、液晶表示装置の他に、発光素子を用いた発光
表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる
。
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線（ソ
ース配線層ともいう）、或いはドレイン配線（ドレイン配線層ともいう）を接続させる箇
所を有している。また、発光素子を用いた発光表示装置の駆動回路においては、薄膜トラ
ンジスタのゲート電極とその薄膜トランジスタのソース配線、或いはドレイン配線を接続
させる箇所を有している。
また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路
において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲート
を構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナロ
グ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正極性のみ、若し
くは負極性のみが印加される。従って、耐圧が要求される高抵抗ドレイン領域の幅を高抵
抗ソース領域の幅よりも広く設計してもよい。また、高抵抗ソース領域、及び高抵抗ドレ
イン領域がゲート電極層と重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタはシングルゲート構造の薄膜トランジスタ
を用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の
薄膜トランジスタも形成することができる。
また、液晶表示装置は、液晶の劣化を防ぐため、交流駆動が行われている。この交流駆動
により、一定の期間毎に画素電極層に印加される信号電位の極性が正極性或いは負極性に
反転する。画素電極層に電気的に接続するＴＦＴは、一対の電極が交互にソース電極層と
ドレイン電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一対
の電極の一方をソース電極層と呼び、もう一方をドレイン電極層というが、実際には、交
流駆動の際に一方の電極が交互にソース電極層とドレイン電極層として機能する。また、
リーク電流の低減を図るため、画素に配置する薄膜トランジスタのゲート電極層の幅を駆
動回路の薄膜トランジスタのゲート電極層の幅よりも狭くしてもよい。また、リーク電流
の低減を図るため、画素に配置する薄膜トランジスタのゲート電極層がソース電極層又は
ドレイン電極層と重ならないように設計してもよい。
本発明の一態様により、安定した電気特性を有する薄膜トランジスタを作製し、提供する
ことができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体
装置を提供することができる。
半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明するブロック図。 信号線駆動回路の構成及び動作を説明するための図。 シフトレジスタの構成を示す回路図。 シフトレジスタの構成及び動作を説明するための図。 半導体装置を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置及びデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣
旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者
であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有す
る部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、各実施の形態に示す内容は、互いに適宜組み合わせ、又は置き換えを行うことがで
きる。
（実施の形態１）
半導体装置及び半導体装置の作製方法を図１乃至図３を用いて説明する。図１には同一基
板上に作製された２つの薄膜トランジスタの断面構造の一例を示す。図１に示す薄膜トラ
ンジスタ４１０及び薄膜トランジスタ４２０は、ボトムゲート構造のトランジスタである
。
図１（Ａ１）は駆動回路に配置される薄膜トランジスタ４１０の平面図であり、図１（Ａ
２）は画素に配置される薄膜トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（
Ａ１）の線Ｃ１－Ｃ２における断面構造及び図１（Ａ２）の線Ｄ１－Ｄ２における断面構
造を示す断面図であり、また、図１（Ｃ）は、図１（Ａ１）の線Ｃ３－Ｃ４における断面
構造及び図１（Ａ２）の線Ｄ３－Ｄ４における断面構造を示す断面図である。
駆動回路に配置される薄膜トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲ
ート電極層４１１と、ゲート絶縁層４０２と、少なくともチャネル形成領域４１３、高抵
抗ソース領域４１４ａ、及び高抵抗ドレイン領域４１４ｂを有する酸化物半導体層４１２
と、低抵抗ソース領域４０８ａ、低抵抗ドレイン領域４０８ｂ、ソース電極層４１５ａ、
並びにドレイン電極層４１５ｂを含む。また、薄膜トランジスタ４１０は、低抵抗ソース
領域４０８ａ及び低抵抗ドレイン領域４０８ｂの周縁及び側面、並びに酸化物半導体層４
１２に接する酸化物絶縁層４１６を含む。
また、高抵抗ソース領域４１４ａは、低抵抗ソース領域４０８ａの下面に接して自己整合
的に形成されている。また、高抵抗ドレイン領域４１４ｂは、低抵抗ドレイン領域４０８
ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４１３は、酸化
物絶縁層４１６と接し、高抵抗ソース領域４１４ａ及び高抵抗ドレイン領域４１４ｂより
も高抵抗の領域（Ｉ型領域）とする。
ソース電極層４１５ａは、低抵抗ソース領域４０８ａに接し、ドレイン電極層４１５ｂは
、低抵抗ドレイン領域４０８ｂに接する。
ソース電極層４１５ａ及びドレイン電極層４１５ｂとしては、配線を低抵抗化するために
金属材料を用いることが好ましい。
また、低抵抗ソース領域４０８ａ、低抵抗ドレイン領域４０８ｂを設けることにより、シ
ョットキー接合と比べて熱的にも安定動作を有せしめる。このように、酸化物半導体層よ
りもキャリア濃度の高い低抵抗ドレイン領域を意図的に設けることによってオーミック性
のコンタクトを形成する。
また、チャネル形成領域４１３上方に、チャネル形成領域４１３に重なる導電層４１７を
有する。導電層４１７をゲート電極層４１１と電気的に接続し、同電位とすることで、ゲ
ート電極層４１１と導電層４１７の間に配置された酸化物半導体層４１２に上下からゲー
ト電圧を印加することができる。また、ゲート電極層４１１と導電層４１７を異なる電位
、例えば固定電位、ＧＮＤ電位、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい
値電圧などを制御することができる。すなわち、ゲート電極層４１１及び導電層４１７の
一方を第１のゲート電極層として機能させ、ゲート電極層４１１及び導電層４１７の他方
を第２のゲート電極層として機能させることで、薄膜トランジスタ４１０を４端子の薄膜
トランジスタとして用いることができる。
また、導電層４１７と、ソース電極層４１５ａ及びドレイン電極層４１５ｂ、並びに酸化
物絶縁層４１６の間に平坦化絶縁層４０４が設けられる。
画素に配置される薄膜トランジスタ４２０は、絶縁表面を有する基板４００上に、ゲート
電極層４２１と、ゲート絶縁層４０２と、少なくともチャネル形成領域４２３、高抵抗ソ
ース領域４２４ａ、及び高抵抗ドレイン領域４２４ｂを有する酸化物半導体層４２２と、
ソース電極層４０９ａと、ドレイン電極層４０９ｂと、を含む。また、薄膜トランジスタ
４２０は、酸化物半導体層４２２に接する酸化物絶縁層４１６を含む。
また、高抵抗ソース領域４２４ａは、ソース電極層４０９ａの下面に接して自己整合的に
形成されている。また、高抵抗ドレイン領域４２４ｂは、ドレイン電極層４０９ｂの下面
に接して自己整合的に形成されている。また、チャネル形成領域４２３は、酸化物絶縁層
４１６と接し、高抵抗ソース領域４２４ａ及び高抵抗ドレイン領域４２４ｂよりも高抵抗
の領域（Ｉ型領域）とする。
なお、酸化物半導体層４１２は、ソース電極層４１５ａ及びドレイン電極層４１５ｂに一
部重なっている。また、酸化物半導体層４１２は、ゲート絶縁層４０２を介してゲート電
極層４１１と重なっている。すなわち、ゲート電極層４１１は、ゲート絶縁層４０２を挟
んで酸化物半導体層４１２の下に設けられる。また、酸化物半導体層４２２は、ソース電
極層４０９ａ、及びドレイン電極層４０９ｂに一部重なっている。また、酸化物半導体層
４２２は、ゲート絶縁層４０２を介してゲート電極層４２１と重なっている。すなわち、
ゲート電極層４２１は、ゲート絶縁層４０２を挟んで酸化物半導体層４２２の下に設けら
れる。
また、ソース電極層４０９ａ、及びドレイン電極層４０９ｂとしては、透光性を有する薄
膜トランジスタとして高開口率を有する表示装置を実現するために透光性を有する材料を
用いる。なお、ソース電極層４１５ａ及びドレイン電極層４１５ｂとしては、ソース電極
層４０９ａ及びドレイン電極層４０９ｂより抵抗値の低い材料を用いることが好ましい。
また、ゲート電極層４２１にも透光性を有する材料を用いる。
また、薄膜トランジスタ４２０が配置される画素において、画素電極層４２７、その他の
電極層（容量電極層など）や、配線層（容量配線層など）として、可視光に対して透光性
を有する導電層を用い、高開口率を有する表示装置を実現する。勿論、ゲート絶縁層４０
２、酸化物絶縁層４１６、及び平坦化絶縁層４０４も可視光に対して透光性を有する膜を
用いて形成することが好ましい。
また、画素電極層４２７と、ソース電極層４０９ａ及びドレイン電極層４０９ｂ、並びに
酸化物絶縁層４１６の間に平坦化絶縁層４０４が設けられる。
画素電極層４２７は、酸化物絶縁層４１６に設けられた開口部（コンタクトホールともい
う）及び平坦化絶縁層４０４に設けられた開口部を介してドレイン電極層４０９ｂに接す
る。
なお、酸化物半導体層４１２及び酸化物半導体層４２２の形成に用いられる酸化物半導体
膜の成膜以後に不純物である水分などを低減する加熱処理（脱水化又は脱水素化のための
加熱処理）が行われる。脱水化又は脱水素化のための加熱処理及び徐冷を行った後、形成
した酸化物半導体層４１２及び酸化物半導体層４２２に接する酸化物絶縁層の形成などを
行って酸化物半導体層のキャリア濃度を低減することが、薄膜トランジスタ４１０及び薄
膜トランジスタ４２０の電気特性の向上及び信頼性の向上に繋がる。
また、本明細書において、可視光に対して透光性を有する膜とは、可視光の透過率が７５
～１００％になるような膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導
電膜ともいう。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、その
他の電極層や、配線層を、可視光に対して半透明の導電膜を用いて形成してもよい。可視
光に対して半透明とは、可視光の透過率が５０～７５％であることを指す。
なお、図１に示す半導体装置では、一例として薄膜トランジスタ４１０及び薄膜トランジ
スタ４２０のチャネル長が同じであるが、本発明はこれに限定されない。例えば駆動回路
用の薄膜トランジスタは、画素用の薄膜トランジスタより高速動作が求められるため、薄
膜トランジスタ４１０のチャネル長は、薄膜トランジスタ４２０のチャネル長より狭くし
てもよい。このとき、例えば薄膜トランジスタ４１０のチャネル長は１μｍ～５μｍ程度
であることが好ましく、薄膜トランジスタ４２０のチャネル長は５μｍ～２０μｍである
ことが好ましい。
以上のように、図１に示す半導体装置は、同一基板上に第１の薄膜トランジスタを有する
駆動回路及び第２の薄膜トランジスタを有する画素を有する構造であり、第２の薄膜トラ
ンジスタは、透光性を有する材料により構成され、第１の薄膜トランジスタは、透光性を
有する材料より抵抗値の低い材料を用いて構成される。これにより、画素では、開口率を
向上させることができ、また駆動回路の動作速度を向上させることができる。また、同一
基板上に駆動回路及び画素を設けることにより、駆動回路と画素を電気的に接続させる配
線数の低減及び駆動回路と画素を電気的に接続させる配線全体の長さの短縮ができるため
、半導体装置の小型化、及び低コスト化が可能である。
また、図１に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、ソース電極層及
びドレイン電極層と、チャネル形成領域が形成される酸化物半導体層との間に低抵抗ソー
ス領域及び低抵抗ドレイン領域を有する構造である。低抵抗ソース領域及び低抵抗ドレイ
ン領域を設けることにより、周辺回路（駆動回路）の周波数特性を向上させることができ
る。金属電極層と酸化物半導体層との直接接触に比べ、金属電極層と低抵抗ソース領域及
び低抵抗ドレイン領域との接触は、接触抵抗を下げることができるからである。また、モ
リブデンを用いた電極層（例えば、モリブデン層、アルミニウム層、モリブデン層の積層
など）は、酸化物半導体層との接触抵抗が高く、これは、例えばチタンに比べモリブデン
が酸化しにくいため、酸化物半導体層から酸素を引き抜く作用が弱く、モリブデン層と酸
化物半導体層の接触界面がｎ型化しないためである。しかし、酸化物半導体層とソース電
極層及びドレイン電極層との間に低抵抗ソース領域及び低抵抗ドレイン領域を介在させる
ことで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができ
る。また、低抵抗ソース領域及び低抵抗ドレイン領域を設けることにより、薄膜トランジ
スタのチャネル長が、低抵抗ソース領域及び低抵抗ドレイン領域となる層のエッチングの
際に決められるため、よりチャネル長を短くすることができる。
また、図１に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、酸化物半導体層
の一部の上、並びにソース電極層及びドレイン電極層に接する酸化物導電層の周縁及び側
面に酸化物絶縁層が接する構造である。該構造にすることにより、薄膜トランジスタの周
辺部にゲート電極層と同一層の配線と、ソース電極層及びドレイン電極層と同一層の配線
が絶縁層を挟んで交差する部分（交差部ともいう）を有する場合にゲート電極層と同一層
の配線とソース電極層及びドレイン電極層と同一層の配線との間隔を広げることができる
ため、寄生容量を低減することができる。
また、図１に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、酸化物絶縁層及
び平坦化絶縁層を挟んでチャネル形成領域と重なり、透光性を有する材料により構成され
た導電層を有する構造にすることができ、これにより薄膜トランジスタの閾値電圧を制御
することができる。
さらに本実施の形態のトランジスタは、図６に示す構造にすることもできる。図６に示す
半導体装置は、図１に示す半導体装置と比較して、ゲート絶縁層が複数の絶縁層の積層に
より構成され、半導体層に接する酸化物絶縁層の上に保護絶縁層を有する点において異な
る。すなわち、図６に示す半導体装置は、図１に示すゲート絶縁層４０２の代わりにゲー
ト絶縁層４０２ａ及びゲート絶縁層４０２ｂの積層を有し、図１に示す酸化物絶縁層４１
６の上に保護絶縁層４０３を有する構造である。その他図６に示す半導体装置の構成にお
いて、図１に示す半導体装置と共通する部分は、図１に示す半導体装置の説明を適宜援用
し、ここでの説明は省略する。
ゲート絶縁層４０２ａ及びゲート絶縁層４０２ｂとしては、例えば図１に示すゲート絶縁
層４０２に適用可能な材料を用いることができ、ゲート絶縁層４０２ａとしては、例えば
窒化物絶縁層を用いることができ、ゲート絶縁層４０２ｂとしては、例えば酸化物絶縁層
を用いることができる。
以下、図２（Ａ）乃至（Ｅ）、及び図３（Ａ）乃至（Ｄ）を用い、薄膜トランジスタ４１
０及び薄膜トランジスタ４２０の作製工程の一例を説明する。
まず、絶縁表面を有する基板４００上に透光性を有する導電膜を形成した後、第１のフォ
トリソグラフィ工程により導電膜の一部の上にレジストマスクを形成し、該レジストマス
クを用いて導電膜をエッチングすることにより、ゲート電極層４１１、４２１を形成する
。また、画素部にはゲート電極層４１１、４２１と同じ材料、同じ第１のフォトリソグラ
フィ工程により容量配線（容量配線層ともいう）を形成する。また、画素だけでなく駆動
回路に容量が必要な場合には、駆動回路にも容量配線を形成する。なお、レジストマスク
をインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると
フォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板４００としては、例えばガラス基板などを用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板としては、例えば、アルミノシリケートガラス
、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる
。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な
耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いるこ
とが好ましい。
なお、上記のガラス基板に代えて、基板４００としてセラミック基板、石英基板、サファ
イア基板などの絶縁体でなる基板を用いてもよい。他にも、基板４００として結晶化ガラ
スなどを用いることができる。
また、下地膜となる絶縁膜を基板４００とゲート電極層４１１、４２１の間に設けてもよ
い。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、
酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一つの膜又は複数の膜に
よる積層膜により形成することができる。
ゲート電極層４１１、４２１の材料としては、可視光に対して透光性を有する導電材料、
例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａ
ｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系
、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の導電性
金属酸化物を適用することができ、ゲート電極層４１１、４２１の膜厚を５０ｎｍ以上３
００ｎｍ以下の範囲内とする。ゲート電極層４１１、４２１に用いる導電膜の成膜方法と
しては、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオン
プレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる場合、Ｓｉ
Ｏ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、形成される透光
性を有する導電膜に結晶化を阻害するＳｉＯｘ（ｘ＞０）を含ませてもよい。これにより
、後の工程で行う脱水化又は脱水素化のための加熱処理の際に結晶化してしまうのを抑制
することができる。
次に、レジストマスクを除去し、ゲート電極層４１１及びゲート電極層４２１上にゲート
絶縁層４０２を形成する。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、又は窒化酸化珪素層を単層で又は積層して形成すること
ができる。例えば、酸化窒化珪素層を形成する場合、成膜ガスとして、ＳｉＨ４、酸素及
び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。また、ゲート
絶縁層４０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜
厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５
ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、プラズマＣＶＤ法により窒化珪素層である膜厚２００ｎｍ以下のゲー
ト絶縁層４０２とする。
次に、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０
を形成する（図２（Ａ）参照）。酸化物半導体膜４３０の形成後に脱水化又は脱水素化の
ための加熱処理を行っても、後に形成される酸化物半導体層を非晶質な状態とするため、
膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４３０の膜厚を薄くする
ことで酸化物半導体膜４３０の形成後に加熱処理した場合に、後に形成される酸化物半導
体層が結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜４３０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層の表面に付着しているゴミ
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴ
ン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表
面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用
いてもよい。
酸化物半導体膜４３０としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜、Ｉｎ－Ｓｎ－Ｚｎ
－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、
Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉ
ｎ－Ｓｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体膜を用いる。本実
施の形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いてスパッタリング
法により成膜する。また、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は
希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により酸化物
半導体膜４３０を形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ
２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体膜４３０の成膜を
行い、酸化物半導体膜４３０に結晶化を阻害するＳｉＯｘ（ｘ＞０）を含ませてもよい。
これにより、後の工程で行う脱水化又は脱水素化のための加熱処理の際に、後に形成され
る酸化物半導体層が結晶化してしまうのを抑制することができる。
次に、酸化物半導体膜４３０上に第２のフォトリソグラフィ工程によりレジストマスクを
形成し、該レジストマスクを用いて、選択的にエッチングを行うことにより、酸化物半導
体膜４３０を島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスクを除去し、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又
は脱水素化を行う第１の加熱処理の温度は、４００℃以上基板の歪み点未満、例えば４０
０℃以上７００℃以下、好ましくは４２５℃以上７００℃以下とする。なお、４２５℃以
上７００℃以下であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処
理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電
気炉に上部に酸化物半導体層が形成された基板４００を導入し、酸化物半導体層に対して
窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への
水や水素の再混入を防ぎ、低抵抗化した酸化物半導体層４３１、４３２を得る（図２（Ｂ
）参照。）。本実施の形態では、酸化物半導体層の脱水化又は脱水素化を行う加熱温度Ｔ
から、再び水や水素が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度
Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定され
ず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下において脱水化又は脱水素化を行っ
てもよい。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、若しくはアルゴン等の
希ガスに、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒
素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、即ち加熱処理装置に導入する窒素又は
ヘリウム、ネオン、アルゴン等の希ガスの不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下とすることが好ましい。
また、第１の加熱処理の条件又は酸化物半導体層の材料によっては、酸化物半導体層が結
晶化し、微結晶層又は多結晶層となる場合もある。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこ
ともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォト
リソグラフィ工程を行い、レジストマスクを形成し、該レジストマスクを用いて選択的に
エッチングを行うことにより酸化物半導体膜を加工する。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、ア
ルゴン等の希ガス）下、酸素雰囲気において加熱処理（４００℃以上基板の歪み点未満）
を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
次に、酸化物半導体層４３１、４３２及びゲート絶縁層４０２上に、酸化物導電膜を形成
し、第３のフォトリソグラフィ工程によりレジストマスク４３３ａ及び４３３ｂを形成し
、選択的にエッチングを行って酸化物導電層４０６、４０７を形成する（図２（Ｃ）参照
）。酸化物導電膜の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ
－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－
Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚ
ｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ－Ｎ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－
Ｏ系の導電性金属酸化物を適用することができ、酸化物導電膜の膜厚を５０ｎｍ以上３０
０ｎｍ以下の範囲内で適宜選択する。また、酸化物導電膜の成膜方法として、スパッタリ
ング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成
膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（ｘ＞０）を含ませてもよ
い。これにより、後の工程で行う脱水化又は脱水素化のための加熱処理の際に、後に形成
される酸化物導電層４０６、４０７が結晶化してしまうのを抑制することができる。
なお、本実施の形態の半導体装置の作製方法では、上記に示す酸化物半導体層の脱水化又
は脱水素化（第１の加熱処理）を酸化物導電膜又は酸化物導電層４０６及び４０７を形成
した後に行うこともできる。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ
比］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（
ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃ
ｍ 酸素流量比率４０％）雰囲気下で酸化物半導体膜４３０を成膜する。なお、パルス直
流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉ
ｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の膜厚は、５ｎｍ～２００ｎｍとする。本実施の形態で
は、酸化物半導体膜として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いてス
パッタリング法により膜厚２０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を成膜する。ま
た、酸化物半導体ターゲット材としては、例えばＩｎ：Ｇａ：ＺｎＯ＝１：１：１、又は
Ｉｎ：Ｇａ：ＺｎＯ＝１：１：４などのターゲット材を用いることもできる。
また、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリ
ング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣ
スパッタリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ
、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャン
バーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次に、レジストマスク４３３ａ及びレジストマスク４３３ｂを除去し、第４のフォトリソ
グラフィ工程によりレジストマスク４３６ａ及びレジストマスク４３６ｂを形成し、選択
的にエッチングを行って酸化物導電層により構成される低抵抗ソース領域４０８ａ及び低
抵抗ドレイン領域４０８ｂ並びにソース電極層４０９ａ及びドレイン電極層４０９ｂを形
成する（図２（Ｄ）参照）。なお、低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４
０８ｂ並びにソース電極層４０９ａ及びドレイン電極層４０９ｂを形成するためのレジス
トマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形
成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、このときのエッチング工程は、下層の酸化物半導体層４３１及び酸化物半導体層４
３２がエッチングされないように、エッチング条件を適宜設定することが好ましい。例え
ば、エッチング時間を制御すればよい。
また、酸化物半導体層４３１及び４３２を構成する材料、並びに酸化物導電層４０６及び
４０７を構成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好ま
しい。例えば、酸化物半導体層４３１及び４３２を構成する材料として、Ｓｎを含む金属
酸化物材料（例えばＳｎＺｎＯｘ（ｘ＞０）、又はＳｎＧａＺｎＯｘ（ｘ＞０）など）を
用い、酸化物導電層４０６及び４０７を構成する材料としてＡｌ－Ｚｎ－Ｏ系材料、Ａｌ
－Ｚｎ－Ｏ－Ｎ系材料、Ｚｎ－Ｏ系材料などを用いればよい。このような酸化亜鉛を主成
分とする材料は、例えばアルカリ性溶液を用いてエッチングすることができる。また、Ａ
ｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材料などアルミニウムが含まれる材料を用い
る場合には、エッチングに用いられたレジストマスクを除去する際に酸化物導電層が一緒
に除去されない方法を用いてレジストマスクを除去することが好ましい。例えばドライエ
ッチングによりレジストマスクを除去することにより、酸化物導電層が除去されずにレジ
ストマスクを除去することができる。
次に、酸化物半導体層４３１及び酸化物半導体層４３２の露出面に接する酸化物絶縁層４
１６を形成する。
酸化物絶縁層４１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層４１６に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。本実施の形態では、スパッタリング法を用いて膜厚３００ｎｍの酸化珪素膜を成膜
することにより酸化物絶縁層４１６を形成する。成膜時の基板温度は、室温以上３００℃
以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法に
よる成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表
的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして
酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ターゲット
を用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成すること
ができる。低抵抗化した酸化物半導体層４３１及び４３２に接する酸化物絶縁層４１６と
しては、水分や、水素イオンや、ＯＨ－などの不純物を含まず、これらが外部から侵入す
ることをブロックする無機絶縁膜を用いて形成し、代表的には酸化珪素膜、窒化酸化珪素
膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜などを用いて形成する。また、酸
化物絶縁層４１６として、ボロンがドープされたシリコンターゲット材を用いて成膜され
た酸化シリコン膜を用いることにより不純物（水分や、水素イオンや、ＯＨ－など）の侵
入を抑制することができる。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下
で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層
４３１及び酸化物半導体層４３２の一部が酸化物絶縁層４１６と接した状態で加熱される
。
以上の工程を経ることによって、酸化物半導体層４３１及び４３２を低抵抗化し、酸化物
半導体層４３１及び４３２の一部を選択的に酸素過剰な状態とする。その結果、ゲート電
極層４１１と重なるチャネル形成領域４１３は、Ｉ型となり、ゲート電極層４２１と重な
るチャネル形成領域４２３は、Ｉ型となり、ソース電極層４１５ａに重なる酸化物半導体
層４３１の部分に高抵抗ソース領域４１４ａが自己整合的に形成され、ドレイン電極層４
１５ｂに重なる酸化物半導体層４３１の部分に高抵抗ドレイン領域４１４ｂが自己整合的
に形成され、ソース電極層４０９ａに重なる酸化物半導体層４３２の部分に高抵抗ソース
領域４２４ａが自己整合的に形成され、ドレイン電極層４０９ｂに重なる酸化物半導体層
４３２の部分に高抵抗ドレイン領域４２４ｂが自己整合的に形成される（図２（Ｅ）参照
）。
なお、低抵抗ドレイン領域４０８ｂ（及び低抵抗ソース領域４０８ａ）と重畳した酸化物
半導体層４３１において高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）
を形成することにより、駆動回路の信頼性の向上を図ることができる。具体的には、高抵
抗ドレイン領域４１４ｂを形成することで、トランジスタを、ドレイン電極層４１５ｂか
ら高抵抗ドレイン領域４１４ｂ、チャネル形成領域４１３にかけて、導電性を段階的に変
化させうるような構造とすることができる。そのため、ドレイン電極層を高電源電位ＶＤ
Ｄを供給する配線に電気的に接続してトランジスタを動作させる場合、ゲート電極層４１
１とドレイン電極層４１５ｂとの間に高電界が印加されても高抵抗ドレイン領域４１４ｂ
（又は高抵抗ソース領域４１４ａ）がバッファとなり局所的な電界集中が生じず、トラン
ジスタの絶縁耐圧を向上させることができる。
また、低抵抗ドレイン領域４０８ｂ（及び低抵抗ソース領域４０８ａ）と重畳した酸化物
半導体層４３１において高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）
を形成することにより、駆動回路におけるトランジスタのリーク電流の低減を図ることが
できる。
また、ドレイン電極層４０９ｂ（及びソース電極層４０９ａ）と重畳した酸化物半導体層
４３２において高抵抗ドレイン領域４２４ｂ（又は高抵抗ソース領域４２４ａ）を形成す
ることにより、画素の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領
域４２４ｂを形成することで、トランジスタを、ドレイン電極層４０９ｂから高抵抗ドレ
イン領域４２４ｂ、チャネル形成領域４２３にかけて、導電性を段階的に変化させうるよ
うな構造とすることができる。そのため、ドレイン電極層４０９ｂを高電源電位ＶＤＤを
供給する配線に電気的に接続してトランジスタを動作させる場合、ゲート電極層４２１と
ドレイン電極層４０９ｂとの間に高電界が印加されても高抵抗ドレイン領域４２４ｂがバ
ッファとなり局所的な電界集中が生じず、トランジスタの絶縁耐圧を向上させることがで
きる。
また、ドレイン電極層４０９ｂ（及びソース電極層４０９ａ）と重畳した酸化物半導体層
４３２において高抵抗ドレイン領域４２４ｂ（又は高抵抗ソース領域４２４ａ）を形成す
ることにより、画素におけるトランジスタのリーク電流の低減を図ることができる。
なお、本実施の形態の半導体装置では、酸化物絶縁層４１６の上に保護絶縁層を設けるこ
ともできる。保護絶縁層を設ける場合、本実施の形態では、ＲＦスパッタリング法を用い
て窒化珪素膜を形成することにより保護絶縁層を形成することが好ましい。ＲＦスパッタ
リング法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、
水分や、水素イオンや、ＯＨ－などの不純物を含まず、これらが外部から侵入することを
ブロックする無機絶縁膜を用い、例えば、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪
素膜、酸化窒化アルミニウム膜などを用いる。勿論、保護絶縁層は透光性を有する絶縁膜
である。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁層４
１６をエッチングすることにより低抵抗ソース領域４０８ａの一部が露出した領域４１８
、低抵抗ドレイン領域４０８ｂの一部が露出した領域４１９、及びドレイン電極層４０９
ｂに達するコンタクトホール４２６を形成し、酸化物絶縁層４１６が酸化物半導体層４３
１の上面、並びに低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂの周縁及び
側面に接する構造を形成する（図３（Ａ）参照。）。なお、ここでのレジストマスクをイ
ンクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォ
トマスクを使用しないため、製造コストを低減できる。
次に、レジストマスクを除去した後、少なくとも露出した低抵抗ソース領域４０８ａ及び
低抵抗ドレイン領域４０８ｂ上並びに酸化物絶縁層４１６上に導電膜を形成し、第６のフ
ォトリソグラフィ工程により導電膜の上にレジストマスク４３８ａ及び４３８ｂを形成し
、導電膜を選択的にエッチングしてソース電極層４１５ａ及びドレイン電極層４１５ｂを
形成する。（図３（Ｂ）参照）。
ソース電極層４１５ａ及びドレイン電極層４１５ｂを形成するための導電膜の材料として
は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、又は上述した元素を成
分とする合金か、上述した元素を組み合わせた合金等がある。
導電膜としては、チタン膜、該チタン膜上に設けられたアルミニウム膜、及び該アルミニ
ウム膜上に設けられたチタン膜の三層の積層膜、又はモリブデン膜、該モリブデン膜上に
設けられたアルミニウム膜、及び該アルミニウム膜上に設けられたモリブデン膜の三層の
積層膜を用いることが好ましい。勿論、金属導電膜として単層膜、２層の積層膜、又は４
層以上の積層膜を用いてもよい。また、導電膜として、チタン膜、アルミニウム膜及びチ
タン膜の積層導電膜を用いた場合は、塩素ガスを用いたドライエッチング法でエッチング
することができる。
また、導電層を形成するためのレジストマスクをインクジェット法で形成してもよい。レ
ジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コス
トを低減できる。
次に、酸化物絶縁層４１６上に平坦化絶縁層４０４を形成する。平坦化絶縁層４０４とし
ては、ポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂
等の、耐熱性を有する有機材料を用いることができる。また、上記有機材料の他に、低誘
電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リ
ンボロンガラス）等を平坦化絶縁層４０４として用いることができる。なお、これらの材
料で形成される絶縁膜を複数積層させることで、平坦化絶縁層４０４を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－
Ｓｉ結合を含む樹脂に相当する。また、シロキサン系樹脂は、置換基としては有機基（例
えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基
を有していてもよい。
平坦化絶縁層４０４の形成法としては、特に限定されず、その材料に応じて、スパッタリ
ング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェッ
ト法、スクリーン印刷、オフセット印刷等）や、ドクターナイフ、ロールコーター、カー
テンコーター、ナイフコーター等の器具を用いることができる。
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
０４のエッチングによりドレイン電極層４０９ｂに達するコンタクトホール４４１を形成
する（図３（Ｃ）参照）。なお、ここでのエッチングによりゲート電極層４１１、４２１
に達するコンタクトホールも形成する。また、ドレイン電極層４０９ｂに達するコンタク
トホール４４１を形成するためのレジストマスクをインクジェット法で形成してもよい。
レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コ
ストを低減できる。
次に、レジストマスクを除去した後、透光性を有する導電膜を成膜する。例えば、酸化イ
ンジウム（Ｉｎ２Ｏ３）膜や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）膜などをスパッタリング法や真空蒸着法などを用いて成膜することにより
透光性を有する導電膜を形成する。透光性を有する導電膜として、窒素を含ませたＡｌ－
Ｚｎ－Ｏ系非単結晶膜、即ちＡｌ－Ｚｎ－Ｏ－Ｎ系非単結晶膜や、Ｚｎ－Ｏ－Ｎ系非単結
晶膜や、Ｓｎ－Ｚｎ－Ｏ－Ｎ系非単結晶膜を用いてもよい。なお、Ａｌ－Ｚｎ－Ｏ－Ｎ系
非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニ
ウムの組成比（原子％）より大きく、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単結晶膜中のアルミニウム
の組成比（原子％）は、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単結晶膜中の窒素の組成比（原子％）よ
り大きい。このような材料の膜のエッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯ膜のエッチングは、残渣が発生しやすいので、エッチング加工性を改善するため
に酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いてもよい。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ－ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により、透光性を有する導電膜の組成比を評価するものとする。
次に、第８のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り透光性を有する導電膜の不要な部分を除去して画素電極層４２７及び導電層４１７を形
成し、レジストマスクを除去する（図３（Ｄ）参照。）。
以上の工程により、８枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄
膜トランジスタ４２０をそれぞれ駆動回路又は画素部に作り分けて作製することができる
ため、画素部と駆動回路を別々の工程で作製する場合と比較して製造コストを低減するこ
とができる。駆動回路用のトランジスタである薄膜トランジスタ４１０は、高抵抗ソース
領域４１４ａ、高抵抗ドレイン領域４１４ｂ、及びチャネル形成領域４１３を有する酸化
物半導体層４１２を含む薄膜トランジスタであり、画素用のトランジスタである薄膜トラ
ンジスタ４２０は、高抵抗ソース領域４２４ａ、高抵抗ドレイン領域４２４ｂ、及びチャ
ネル形成領域４２３を有する酸化物半導体層４２２を含む薄膜トランジスタである。薄膜
トランジスタ４１０及び薄膜トランジスタ４２０は、高電界が印加されても高抵抗ソース
領域４１４ａ、高抵抗ドレイン領域４１４ｂ、高抵抗ソース領域４２４ａ、及び高抵抗ド
レイン領域４２４ｂがバッファとなり局所的な電界集中が生じず、トランジスタの絶縁耐
圧を向上させた構成となっている。
また、図２及び図３に示す半導体装置の作製方法では、ゲート絶縁層４０２を誘電体とし
、容量配線と容量電極（容量電極層ともいう）とで形成される保持容量も薄膜トランジス
タ４１０及び薄膜トランジスタ４２０と同一基板上に形成することができる。薄膜トラン
ジスタ４２０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ４１０を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書
では便宜上このような基板をアクティブマトリクス基板という。
なお、画素電極層４２７は、平坦化絶縁層４０４に形成されたコンタクトホール４４１及
び酸化物絶縁層４１６に形成されたコンタクトホール４２６を介して容量電極層と電気的
に接続する。複数のコンタクトホールを形成して下層の電極層と上層の電極層を電気的に
接続させることにより、絶縁層の膜厚を厚くしてもコンタクトホールが容易に形成できる
ため、コンタクト不良を抑制することができる。なお、容量電極層は、ソース電極層４０
９ａ、ドレイン電極層４０９ｂと同じ材料、同じ工程で形成することができる。
また、導電層４１７を酸化物半導体層のチャネル形成領域４１３と重なる位置に設けるこ
とによって、薄膜トランジスタの信頼性を調べるためのバイアス－熱ストレス試験（以下
、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４１０のしきい値
電圧の変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４１
１と同じでもよいし、異なっていてもよく、ゲート電極層として機能させることもできる
。また、導電層４１７は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローティ
ング状態であってもよい。
また、導電層４１７及び画素電極層４２７を形成するためのレジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
（実施の形態２）
本実施の形態では、第１の加熱処理が実施の形態１と異なる例を図４に示す。図２及び図
３と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所
の詳細な説明は省略する。
図４（Ａ）乃至（Ｃ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず、実施の形態１に示す作製工程に従って、絶縁表面を有する基板４００上にゲート電
極層４１１、４２１を形成する。
次に、ゲート電極層４１１、４２１上にゲート絶縁層４０２を形成する。
次に、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０
を形成する（図４（Ａ）参照。）。なお、ここまでの工程は、実施の形態１と同一であり
、図４（Ａ）は図２（Ａ）と対応している。
次いで、不活性ガス雰囲気下または減圧下において、酸化物半導体膜４８０の脱水化また
は脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、３５０℃以上
基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つであ
る電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下において加熱処理を行っ
た後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導
体膜を酸素欠乏型として低抵抗化、即ちＮ型化（Ｎ－化など）させる。その後、同じ炉に
高純度の酸素ガスまたは高純度のＮ２Ｏガス、または、超乾燥エア（露点が－４０℃以下
、好ましくは－６０℃以下）を導入して冷却を行う。酸素ガスまたはＮ２Ｏガスに、水、
水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたは
Ｎ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９
９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、またはＮ２Ｏガス雰囲気下
、または超乾燥エア（露点が－４０℃以下、好ましくは－６０℃以下）雰囲気下での加熱
処理を行ってもよい。
以上の工程を経ることによって酸化物半導体膜４３０全体を酸素過剰な状態とすることで
、高抵抗化、即ちＩ型化させ、酸化物半導体膜４３４を形成する（図４（Ｂ）参照）。こ
の結果、後に形成される薄膜トランジスタの信頼性を高めることができる。
なお、本実施の形態では、酸化物半導体膜の成膜後に、脱水化又は脱水素化を行う例を示
したが、特に限定されず、第１の加熱処理は、実施の形態１と同様に島状の酸化物半導体
層に加工した後に行うこともできる。
また、不活性ガス雰囲気下において、酸化物半導体膜の脱水化又は脱水素化を行い、不活
性ガス雰囲気下で冷却した後、フォトリソグラフィ工程によりレジストマスクを形成し、
該レジストマスクを用いて酸化物半導体膜４３４を選択的にエッチングすることにより、
島状の酸化物半導体層である酸化物半導体層を形成し、その後２００℃以上４００℃以下
、好ましくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下
、又は超乾燥エア（露点が－４０℃以下、好ましくは－６０℃以下）雰囲気下、で加熱処
理を行ってもよい。
また、酸化物半導体膜４３４の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオ
ン、アルゴン等）下、酸素雰囲気、又は超乾燥エア（露点が－４０℃以下、好ましくは－
６０℃以下）雰囲気において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート
絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
次に、酸化物半導体膜４３４を第２のフォトリソグラフィ工程により酸化物半導体膜４３
４の上にレジストマスクを形成し、該レジストマスクを用いて酸化物半導体膜４３４を選
択的にエッチングすることにより、島状の酸化物半導体層である酸化物半導体層４４３、
４４５を形成する。
後は、レジストマスクを除去し、実施の形態１の図２（Ｃ）、図２（Ｄ）、図２（Ｅ）、
図３（Ａ）、図３（Ｂ）、図３（Ｃ）、と同様に、酸化物半導体層４４３に接する低抵抗
ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂを形成し、酸化物半導体層４４３の
上面、並びに低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂの周縁及び側面
に接する酸化物絶縁層４１６を形成する。一方、画素部においては、酸化物半導体層４４
５に接し、透光性を有する導電層であるソース電極層４０９ａ及びドレイン電極層４０９
ｂを形成し、酸化物半導体層４４５に接する酸化物絶縁層４１６を形成する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理を行う。第２の加熱
処理の条件としては、実施の形態１に示す半導体装置の作製方法と同じ条件を用いること
ができる。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。
次に、低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂの一部を露出させ、酸
化物絶縁層４１６にドレイン電極層４０９ｂに達するコンタクトホールを形成する。さら
に、酸化物絶縁層４１６上に導電膜を形成し、導電膜を選択的にエッチングして低抵抗ソ
ース領域４０８ａに接するソース電極層４１５ａと低抵抗ドレイン領域４０８ｂに接する
ドレイン電極層４１５ｂを形成する。次に、酸化物絶縁層４１６に接して平坦化絶縁層４
０４を形成し、平坦化絶縁層４０４にドレイン電極層４０９ｂに達するコンタクトホール
を形成し、コンタクトホール及び平坦化絶縁層４０４上に透光性を有する導電膜を成膜す
る。透光性を有する導電膜を選択的にエッチングしてドレイン電極層４０９ｂと電気的に
接続する画素電極層４２７及び導電層４１７を形成する（図４（Ｃ）参照）。
以上の工程により、８枚のマスクを用いて、同一基板上に酸化物半導体層全体がＩ型であ
る薄膜トランジスタ４４９及び薄膜トランジスタ４５１をそれぞれ駆動回路又は画素部に
作り分けて作製することができる。駆動回路用の薄膜トランジスタ４４９は、全体がＩ型
化した酸化物半導体層４４３を含む薄膜トランジスタであり、画素用の薄膜トランジスタ
４５１も、全体がＩ型化した酸化物半導体層４４５を含む薄膜トランジスタである。
また、ゲート絶縁層４０２を誘電体とし、容量配線と容量電極とで形成される保持容量も
薄膜トランジスタ４４９及び薄膜トランジスタ４５１と同一基板上に形成することができ
る。薄膜トランジスタ４５１と保持容量を個々の画素に対応してマトリクス状に配置して
画素部を構成し、画素部の周辺に薄膜トランジスタ４４９を有する駆動回路を配置するこ
とによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることがで
きる。
また、導電層４１７を酸化物半導体層４４３のチャネル形成領域と重なる位置に設けるこ
とによって、ＢＴ試験において、ＢＴ試験前後における薄膜トランジスタ４４９のしきい
値電圧の変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４
１１と同じでもよいし、異なっていてもよく、ゲート電極層として機能させることもでき
る。また、導電層４１７は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローテ
ィング状態であってもよい。
（実施の形態３）
実施の形態１と異なる半導体装置の作製方法を図５を用いて説明する。実施の形態１と同
一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ
、繰り返しの説明は省略する。
図５（Ａ）乃至（Ｃ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず実施の形態１の図２（Ａ）と同様に、絶縁表面を有する基板４００上にゲート電極層
４１１、ゲート電極層４２１を形成し、ゲート電極層４１１及びゲート電極層４２１上に
ゲート絶縁層４０２を形成し、ゲート絶縁層４０２上に、酸化物半導体膜４３０を形成す
る（図５（Ａ）参照）。
次に、第２のフォトリソグラフィ工程により酸化物半導体膜４３０の上にレジストマスク
を形成し、該レジストマスクを用いて酸化物半導体膜４３０を選択的にエッチングするこ
とにより島状の酸化物半導体層である酸化物半導体層を形成する。
次に、レジストマスクを除去し、実施の形態１の図２（Ｂ）と同様に第１の加熱処理を行
うことで酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の
加熱処理の条件としては、実施の形態１に示す半導体装置の作製方法と同じ条件を適用す
ることができる。ここでは、加熱処理装置の一つである電気炉に酸化物半導体層が形成さ
れた基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、
大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４
３１、４３２を得る（図５（Ｂ）参照。）。
次に、酸化物半導体層４３１、４３２及びゲート絶縁層４０２上に、酸化物導電膜を形成
した後、第３のフォトリソグラフィ工程によりレジストマスク４４５ａ及び４４５ｂを形
成し、レジストマスク４４５ａ及び４４５ｂを用いて選択的にエッチングすることにより
、低抵抗ソース領域４０８ａ、低抵抗ドレイン領域４０８ｂ、ソース電極層４０９ａ、及
びドレイン電極層４０９ｂを形成する（図５（Ｃ）参照）。酸化物導電膜の材料としては
、実施の形態１と同様の材料を用いることができる。
なお、このときのエッチング工程は、下層の酸化物半導体層４３１及び酸化物半導体層４
３２がエッチングされないことが好ましく、エッチングされないように、エッチング条件
を適宜設定すればよい。例えば、エッチング時間を制御すればよい。
また、酸化物半導体層４３１及び４３２を構成する材料並びに低抵抗ソース領域４０８ａ
及び低抵抗ドレイン領域４０８ｂ、ソース電極層４０９ａ、ドレイン電極層４０９ｂを構
成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好ましい。例え
ば、酸化物半導体層を構成する材料として、Ｓｎを含む金属酸化物材料（例えばＳｎＺｎ
Ｏｘ（ｘ＞０）、又はＳｎＧａＺｎＯｘ（ｘ＞０）など）を用い、酸化物導電層を構成す
る材料としてＡｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材料、Ｚｎ－Ｏ系材料などを
用いればよい。このような酸化亜鉛を主成分とする材料は、例えばアルカリ性溶液を用い
てエッチングすることができる。また、Ａｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材
料などアルミニウムが含まれる材料を用いる場合には、エッチングに用いられたレジスト
マスクを除去する際に酸化物導電層が一緒に除去されない方法を用いてレジストマスクを
除去することが好ましい。例えばドライエッチングによりレジストマスクを除去すること
により、酸化物導電層が除去されずにレジストマスクを除去することができる。
酸化物半導体層は、非晶質の状態を保つために膜厚５０ｎｍ以下とすることが好ましい。
例えば、最終的に作製された薄膜トランジスタの平均膜厚は５ｎｍ以上２０ｎｍ以下とす
ることが好ましい。
次に、実施の形態１の図２（Ｅ）と同様に、酸化物半導体層４３１及び酸化物半導体層４
３２に接する酸化物絶縁層４１６を形成し、第２の加熱処理を行い、ゲート電極層４１１
と重なるチャネル形成領域４１３をＩ型とし、ゲート電極層４２１と重なるチャネル形成
領域４２３をＩ型とし、低抵抗ソース領域４０８ａに重なる高抵抗ソース領域４１４ａが
自己整合的に形成され、低抵抗ドレイン領域４０８ｂに重なる高抵抗ドレイン領域４１４
ｂが自己整合的に形成され、ソース電極層４０９ａに重なる高抵抗ソース領域４２４ａが
自己整合的に形成され、ドレイン電極層４０９ｂに重なる高抵抗ドレイン領域４２４ｂが
自己整合的に形成される。第２の加熱処理の条件としては、実施の形態１に示す半導体装
置の作製方法と同じ条件を用いることができる。
次に、実施の形態１の図３（Ａ）と同様に、第４のフォトリソグラフィ工程を行い、レジ
ストマスクを形成し、酸化物絶縁層４１６をエッチングすることにより低抵抗ソース領域
４０８ａの一部が露出された領域４１８及び低抵抗ドレイン領域４０８ｂの一部が露出さ
れた領域４１９、並びにドレイン電極層４０９ｂの上にコンタクトホール４２６を形成し
、酸化物絶縁層４１６を酸化物半導体層４３１の一部、並びに低抵抗ソース領域４０８ａ
及び低抵抗ドレイン領域４０８ｂの周縁及び側面に接する構造にする。
次に、実施の形態１の図３（Ｂ）と同様に、レジストマスクを除去した後、少なくとも露
出した低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂ上、コンタクトホール
４２６上、及び酸化物絶縁層４１６上に導電膜を形成し、第５のフォトリソグラフィ工程
により導電膜の上にレジストマスク４３８ａ及び４３８ｂを形成し、選択的にエッチング
を行ってソース電極層４１５ａ及びドレイン電極層４１５ｂを形成する。
次に、実施の形態１の図３（Ｃ）と同様に、レジストマスク４３８ａ及び４３８ｂを除去
した後、ソース電極層４１５ａ及びドレイン電極層４１５ｂ並びに酸化物絶縁層４１６上
に平坦化絶縁層４０４を形成し、第６のフォトリソグラフィ工程を行い、レジストマスク
を形成し、平坦化絶縁層４０４のエッチングによりドレイン電極層４０９ｂに達するコン
タクトホール４４１を形成する。
次に、実施の形態１の図３（Ｄ）と同様にコンタクトホールを形成した後、透光性を有す
る導電膜を成膜し、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エ
ッチングにより不要な部分を除去して画素電極層４２７及び導電層４１７を形成する。
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄
膜トランジスタ４２０をそれぞれ駆動回路又は画素部に作り分けて作製することができ、
また実施の形態１の作製工程よりマスク数を低減することができる。駆動回路の薄膜トラ
ンジスタ４１０は、高抵抗ソース領域４１４ａ、高抵抗ドレイン領域４１４ｂ、及びチャ
ネル形成領域４１３を有する酸化物半導体層４１２を含む薄膜トランジスタであり、画素
部の薄膜トランジスタ４２０は、高抵抗ソース領域４２４ａ、高抵抗ドレイン領域４２４
ｂ、及びチャネル形成領域４２３を有する酸化物半導体層４２２を含む薄膜トランジスタ
である。薄膜トランジスタ４１０及び薄膜トランジスタ４２０は、高電界が印加されても
高抵抗ソース領域４１４ａ、高抵抗ドレイン領域４１４ｂ、高抵抗ソース領域４２４ａ、
及び高抵抗ドレイン領域４２４ｂがバッファとなり局所的な電界集中が生じず、トランジ
スタの絶縁耐圧を向上させた構成となっている。
（実施の形態４）
実施の形態１と異なる半導体装置及び半導体装置の作製方法を図３８乃至図４０を用いて
説明する。図３８（Ｂ）及び（Ｃ）には同一基板上に作製された異なる構造の２つの薄膜
トランジスタの断面構造の一例を示す。図３８に示す薄膜トランジスタ４６０及び薄膜ト
ランジスタ４７０は、ボトムゲート構造のトランジスタである。
図３８（Ａ１）は駆動回路に配置される薄膜トランジスタ４６０の平面図であり、図３８
（Ａ２）は、画素に配置される薄膜トランジスタ４７０の平面図であり、図３８（Ｂ）は
図３８（Ａ１）の線Ｇ１－Ｇ２における断面構造及び図３８（Ａ２）の線Ｈ１－Ｈ２にお
ける断面構造を示す断面図であり、また、図３８（Ｃ）は、図３８（Ａ１）の線Ｇ３－Ｇ
４における断面構造及び図３８（Ａ２）の線Ｈ３－Ｈ４における断面構造を示す断面図で
ある。
駆動回路に配置される薄膜トランジスタ４６０は、絶縁表面を有する基板４５０上に、ゲ
ート電極層４６１、ゲート絶縁層４５２、少なくともチャネル形成領域４６３、高抵抗ソ
ース領域４６４ａ及び高抵抗ドレイン領域４６４ｂを有する酸化物半導体層４６２、低抵
抗ソース領域４４６ａ、低抵抗ドレイン領域４４６ｂ、ソース電極層４６５ａ、並びにド
レイン電極層４６５ｂを含む。また、薄膜トランジスタ４６０は、低抵抗ソース領域４４
６ａ及び低抵抗ドレイン領域４４６ｂの周縁及び側面、並びに酸化物半導体層４６２の一
部に接する酸化物絶縁層４６６が設けられている構造である。
なお、高抵抗ソース領域４６４ａは、低抵抗ソース領域４４６ａの下面に接して自己整合
的に形成されている。また、高抵抗ドレイン領域４６４ｂは、低抵抗ドレイン領域４４６
ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４６３は、酸化
物絶縁層４６６と接し、高抵抗ソース領域４６４ａ及び高抵抗ドレイン領域４６４ｂより
も高抵抗の領域（Ｉ型領域）とする。
ソース電極層４６５ａは、低抵抗ソース領域４４６ａに接し、ドレイン電極層４６５ｂは
、低抵抗ドレイン領域４４６ｂに接する。
また、薄膜トランジスタ４６０は、低抵抗ソース領域４４６ａ、低抵抗ドレイン領域４４
６ｂを設けることにより、ショットキー接合と比べて熱的にも安定動作を有せしめる。こ
のように、酸化物半導体層よりもキャリア濃度の高い低抵抗ソース領域及び低抵抗ドレイ
ン領域を意図的に設けることによってオーミック性のコンタクトを形成する。
また、薄膜トランジスタ４６０の配線を低抵抗化するためにソース電極層４６５ａ及びド
レイン電極層４６５ｂとして金属材料を用いることが好ましい。
また、チャネル形成領域４６３上方に、チャネル形成領域４６３に重なる導電層４６７を
設ける。導電層４６７をゲート電極層４６１と電気的に接続し、同電位とすることで、ゲ
ート電極層４６１と導電層４６７の間に配置された酸化物半導体層４６２に上下からゲー
ト電圧を印加することができる。また、ゲート電極層４６１と導電層４６７を異なる電位
、例えば固定電位、ＧＮＤ電位、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい
値電圧などを制御することができる。すなわち、ゲート電極層４６１及び導電層４６７の
一方を第１のゲート電極層として機能させ、ゲート電極層４６１及び導電層４６７の他方
を第２のゲート電極層として機能させることで、薄膜トランジスタ４６０を４端子の薄膜
トランジスタとして用いることができる。
また、導電層４６７とソース電極層４６５ａ及びドレイン電極層４６５ｂ並びに酸化物絶
縁層４６６の間に、平坦化絶縁層４５４を積層する。
画素に配置される薄膜トランジスタ４７０は、絶縁表面を有する基板４５０上に、ゲート
電極層４７１、ゲート絶縁層４５２、少なくともチャネル形成領域４７３、高抵抗ソース
領域４７４ａ及び高抵抗ドレイン領域４７４ｂを有する酸化物半導体層４７２、ソース電
極層４４７ａ、並びにドレイン電極層４４７ｂを含む。
また、高抵抗ソース領域４７４ａは、ソース電極層４４７ａの下面に接して自己整合的に
形成されている。また、高抵抗ドレイン領域４７４ｂは、ドレイン電極層４４７ｂの下面
に接して自己整合的に形成されている。また、チャネル形成領域４７３は、酸化物絶縁層
４６６と接し、高抵抗ソース領域４７４ａ、及び高抵抗ドレイン領域４７４ｂよりも高抵
抗の領域（Ｉ型領域）とする。
なお、酸化物半導体層４６２は、ソース電極層４６５ａ及びドレイン電極層４６５ｂの下
方に形成され、一部重なっている。また、酸化物半導体層４６２は、ゲート電極層４６１
とゲート絶縁層４５２を介して重なっている。すなわちゲート電極層４６１は、ゲート絶
縁層４５２を挟んで酸化物半導体層の下に設けられている。また、酸化物半導体層４７２
は、ソース電極層４４７ａ及びドレイン電極層４４７ｂの下方に形成し、一部重なってい
る。また、酸化物半導体層４７２は、ゲート電極層４７１とゲート絶縁層４５２を介して
重なっている。すなわち、ゲート電極層４７１は、ゲート絶縁層４５２を介して酸化物半
導体層４７２の下に設けられている。
また開口率を有する表示装置を実現するために、薄膜トランジスタ４７０のソース電極層
４４７ａ及びドレイン電極層４４７ｂは、透光性を有する導電膜を用いて形成される。
また、薄膜トランジスタ４７０のゲート電極層４７１も透光性を有する導電膜を用いて形
成される。
また、薄膜トランジスタ４７０が配置される画素において、画素電極層４７７、その他の
電極層（容量電極層など）や、配線層（容量配線層など）を、可視光に対して透光性を有
する導電膜を用いて形成することにより、高開口率を有する表示装置を実現する。勿論、
ゲート絶縁層４５２、酸化物絶縁層４６６も可視光に対して透光性を有する膜を用いるこ
とが好ましい。
画素電極層４７７は、酸化物絶縁層４６６に設けられた開口部及び平坦化絶縁層４５４に
設けられた開口部を介してドレイン電極層４４７ｂに接する。なお、酸化物絶縁層４６６
に設けられた開口部は、必ずしも設ける必要はない。
なお、酸化物半導体層４６２及び酸化物半導体層４７２は、少なくとも酸化物半導体膜の
成膜後に不純物である水分などを低減する加熱処理（脱水化又は脱水素化のための加熱処
理）が行われる。脱水化又は脱水素化のための加熱処理及び徐冷を行った後、酸化物半導
体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減する
ことが、薄膜トランジスタ４６０及び薄膜トランジスタ４７０の電気特性の向上及び信頼
性の向上に繋がる。
なお、図３８に示す半導体装置では、一例として薄膜トランジスタ４６０及び薄膜トラン
ジスタ４７０のチャネル長が同じであるが、これに限定されない。例えば駆動回路の薄膜
トランジスタは、画素部の薄膜トランジスタより高速動作が求められるため、薄膜トラン
ジスタ４６０のチャネル長は、薄膜トランジスタ４７０のチャネル長より狭くしてもよい
。このとき、例えば薄膜トランジスタ４６０のチャネル長は１μｍ～５μｍ程度であるこ
とが好ましく、薄膜トランジスタ４７０のチャネル長は５μｍ～２０μｍ程度であること
が好ましい。
以上のように、図３８に示す半導体装置は、同一基板上に第１の薄膜トランジスタを有す
る駆動回路及び第２の薄膜トランジスタを有する画素を有する構造であり、第２の薄膜ト
ランジスタは、透光性を有する材料により構成され、第１の薄膜トランジスタは、透光性
を有する材料より抵抗値の低い材料を用いて構成される。これにより、画素部では、開口
率を向上させることができ、また駆動回路の動作速度を向上させることができる。また、
同一基板上に駆動回路及び画素部を設けることにより、駆動回路と画素部を接続させる配
線数の低減及び配線の長さの短縮ができるため、半導体装置の小型化、及び低コスト化が
可能である。
また、図３８に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、ソース電極層
及びドレイン電極層と、チャネル形成領域が形成される酸化物半導体層との間に低抵抗ソ
ース領域及び低抵抗ドレイン領域を有する構造である。低抵抗ソース領域及び低抵抗ドレ
イン領域を設けることにより、周辺回路（駆動回路）の周波数特性を向上させることがで
きる。金属電極層と酸化物半導体層との接触に比べ、金属電極層と低抵抗ソース領域及び
低抵抗ドレイン領域との接触は、接触抵抗を下げることができるからである。また、モリ
ブデンを用いた電極層（例えば、モリブデン層、アルミニウム層、モリブデン層の積層な
ど）は、酸化物半導体層との接触抵抗が高く、これは、チタンに比べモリブデンは酸化し
にくいため酸化物半導体層から酸素を引き抜く作用が弱く、モリブデン層と酸化物半導体
層の接触界面がｎ型化しないためである。しかし、酸化物半導体層とソース電極層及びド
レイン電極層との間に低抵抗ソース領域及び低抵抗ドレイン領域を介在させることで接触
抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。また、
低抵抗ソース領域及び低抵抗ドレイン領域を設けることにより、薄膜トランジスタのチャ
ネル長が、低抵抗ソース領域及び低抵抗ドレイン領域となる層のエッチングの際に決めら
れるため、よりチャネル長を短くすることができる。
また、図３８に示す半導体装置は、第１の薄膜トランジスタの酸化物半導体層の端部が低
抵抗ソース領域及び低抵抗ドレイン領域の端部より突出し、第２の薄膜トランジスタの酸
化物半導体層の端部がソース電極層及びドレイン電極層の端部よりも突出する構造である
。
また、図３８に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、酸化物半導体
層の一部の上、並びにソース電極層及びドレイン電極層に接する酸化物導電層の周縁及び
側面に酸化物絶縁層が接する構造である。該構造にすることにより、薄膜トランジスタの
周辺部にゲート電極層と同一層の配線と、ソース電極及びドレイン電極と同一層の配線が
絶縁層を挟んで交差する部分（交差部ともいう）を有する場合にゲート電極層と同一層の
配線とソース電極及びドレイン電極と同一層の配線との間隔を広げることができるため、
寄生容量を低減することができる。
さらに本実施の形態のトランジスタは、図４２に示す構造にすることもできる。図４２に
示す半導体装置は、図３８（Ｂ）に示す半導体装置と比較して、ゲート絶縁層が複数の絶
縁層の積層により構成され、半導体層に接する酸化物絶縁層の上に保護絶縁層を有する点
において異なる。すなわち、図４２に示す半導体装置は、図３８に示すゲート絶縁層４５
２の代わりにゲート絶縁層４５２ａ及びゲート絶縁層４５２ｂの積層を有し、図３８に示
す酸化物絶縁層４６６の上に保護絶縁層４５３を有する構造である。その他図４２に示す
半導体装置の構成において、図３８に示す半導体装置と共通する部分は、図３８に示す半
導体装置の説明を適宜援用し、ここでの説明は省略する。
ゲート絶縁層４５２ａ及びゲート絶縁層４５２ｂとしては、例えば図３８に示すゲート絶
縁層４５２に適用可能な材料を用いることができ、ゲート絶縁層４５２ａとしては、例え
ば窒化物絶縁層を用いることができ、ゲート絶縁層４５２ｂとしては、例えば酸化物絶縁
層を用いることができる。
保護絶縁層４５３は、酸化物絶縁層４６６の下方に設けるゲート絶縁層４５２ａ又は下地
となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍からの水分や、水素イ
オンや、ＯＨ－などの不純物が侵入することをブロックする。特に、酸化物絶縁層４６６
と接するゲート絶縁層４５２ａ又は下地となる絶縁膜を窒化珪素膜とすると有効である。
即ち、酸化物半導体層の下面、上面、及び側面を囲むように窒化珪素層を設けると、半導
体装置の信頼性が向上する。
以下、図３９（Ａ）乃至（Ｅ）、及び図４０（Ａ）乃至（Ｄ）を用い、同一基板上に薄膜
トランジスタ４６０及び薄膜トランジスタ４７０の作製工程を説明する。
まず、絶縁表面を有する基板４５０上に透光性を有する導電膜を形成した後、第１のフォ
トリソグラフィ工程により導電膜上にレジストマスクを形成し、該レジストマスクを用い
て選択的にエッチングを行うことにより、ゲート電極層４６１、４７１を形成する。また
、画素部にはゲート電極層４６１、４７１と同じ材料、同じ第１のフォトリソグラフィ工
程により容量配線を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には
、駆動回路にも容量配線を形成する。なお、レジストマスクをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
絶縁表面を有する基板４５０に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板４５０には例えばガラス基板などを用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。な
お、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱
ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが
好ましい。
なお、上記のガラス基板に代えて、基板４５０として、セラミック基板、石英基板、サフ
ァイア基板などの絶縁体でなる基板を用いてもよい。他にも、基板４５０としては、結晶
化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板４５０とゲート電極層４６１、４７１の間に設けてもよ
い。下地膜は、基板４５０からの不純物元素の拡散を防止する機能があり、窒化珪素膜、
酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一つの膜又は複数の膜に
よる積層膜により形成することができる。
ゲート電極層４６１、４７１の材料としては、可視光に対して透光性を有する導電材料、
例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａ
ｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系
、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の導電性
金属酸化物を適用することができ、ゲート電極層４６１、４７１の膜厚を５０ｎｍ以上３
００ｎｍ以下の範囲内とする。ゲート電極層４６１、４７１に用いる導電膜の成膜方法と
しては、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオン
プレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる場合、Ｓｉ
Ｏ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、形成される透光
性を有する導電膜に結晶化を阻害するＳｉＯｘ（ｘ＞０）を含ませてもよい。これにより
、後の工程で行う脱水化又は脱水素化のための加熱処理の際に結晶化してしまうのを抑制
することができる。
次に、レジストマスクを除去し、ゲート電極層４６１上にゲート絶縁層４５２を形成する
。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、又は窒化酸化珪素層を単層で又は積層して形成すること
ができる。例えば、酸化窒化珪素層を形成する場合には、成膜ガスとして、ＳｉＨ４、酸
素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。
ゲート絶縁層４５２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例え
ば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に
膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、プラズマＣＶＤ法により窒化珪素層である膜厚２００ｎｍ以下のゲー
ト絶縁層４５２とする。
次に、ゲート絶縁層４５２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４８０
を形成する（図３９（Ａ）参照）。酸化物半導体膜４８０の形成後に脱水化又は脱水素化
のための加熱処理を行っても、後に形成される酸化物半導体層を非晶質な状態とするため
、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４８０の膜厚を薄くす
ることで酸化物半導体膜４８０の形成後に加熱処理した場合に、後に形成される酸化物半
導体層が結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜４８０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４５２の表面に付着してい
るゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素な
どを用いてもよい。
酸化物半導体膜４８０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜、又はＩｎ－Ｓｎ－Ｚｎ－
Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓ
ｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ
－Ｓｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、若しくはＺｎ－Ｏ系の酸化物半導体膜を用いる
。本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いてスパッタ
リング法により酸化物半導体膜４８０を成膜する。また、酸化物半導体膜４８０は、希ガ
ス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）
及び酸素雰囲気下においてスパッタリング法により、酸化物半導体膜４８０を形成するこ
とができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％
以下含むターゲットを用いて酸化物半導体膜４８０の成膜を行い、酸化物半導体膜４８０
に結晶化を阻害するＳｉＯｘ（ｘ＞０）を含ませてもよい。これにより、後の工程で行う
脱水化又は脱水素化のための加熱処理の際に後に形成される酸化物半導体層が結晶化して
しまうのを抑制することができる。
次に、酸化物半導体膜４８０の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第
１の加熱処理の温度は、４００℃以上基板の歪み点未満、例えば４００℃以上７００℃以
下、好ましくは４２５℃以上７００℃以下とする。なお、４２５℃以上７００℃以下であ
れば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よ
りも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に上部に酸化物
半導体膜が形成された基板４５０を導入し、酸化物半導体膜に対して窒素雰囲気下におい
て加熱処理を行った後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を
防ぎ、低抵抗化した酸化物半導体膜を得る（図３９（Ｂ）参照）。本実施の形態では、酸
化物半導体膜４８０の脱水化又は脱水素化を行う加熱温度Ｔから、再び水や水素が入らな
いような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がる
まで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アル
ゴン等の希ガス雰囲気下において脱水化又は脱水素化を行ってもよい。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに
、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又は
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体膜４８０の材料によっては、結晶化し、
微結晶膜又は多結晶膜となる場合もある。
また、酸化物半導体膜４８０の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオ
ン、アルゴン等）下、酸素雰囲気において加熱処理（４００℃以上基板の歪み点未満）を
行い、ゲート絶縁層４５２内に含まれる水素及び水などの不純物を除去してもよい。
次に、酸化物半導体膜４８０上に、酸化物導電膜を形成し、第２のフォトリソグラフィ工
程によりレジストマスク４８２ａ及び４８２ｂを形成し、レジストマスク４８２ａ及びレ
ジストマスク４８２ｂを用いて、酸化物導電膜、及び酸化物半導体膜４８０を選択的かつ
同時にエッチングを行い、島状の酸化物半導体層である酸化物半導体層４６２、４７２と
、酸化物導電層４４２、４４４と、を形成する（図３８（Ｃ）参照）。
なお、レジストマスク４８２ａ及び４８２ｂをインクジェット法で形成してもよい。レジ
ストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コスト
を低減できる。
酸化物導電膜の成膜方法としては、スパッタリング法や真空蒸着法（電子ビーム蒸着法な
ど）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜の材
料としては、酸化物半導体膜４８０よりも抵抗が高く、ソース電極層４６５ａ及びドレイ
ン電極層４６５ｂよりも抵抗が低い材料を用いることができ、例えばＩｎ－Ｓｎ－Ｚｎ－
Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓ
ｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ
－Ｓｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の導電性金属酸化物を適用すること
ができる。また、酸化物導電膜の膜厚を５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択
する。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含
むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（
ｘ＞０）を含ませてもよい。酸化物導電膜が結晶化してしまうのを抑制することができる
。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ
比］を用いて、基板４５０とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直
流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓ
ｃｃｍ 酸素流量比率４０％）雰囲気下で酸化物導電膜を成膜する。なお、パルス直流（
ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ－
Ｇａ－Ｚｎ－Ｏ系非単結晶膜の膜厚は、５ｎｍ～２００ｎｍとする。本実施の形態では、
酸化物半導体膜として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いてスパッ
タリング法により膜厚２０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を成膜する。また、
酸化物半導体ターゲット材としては、例えばＩｎ：Ｇａ：ＺｎＯ＝１：１：１、又はＩｎ
：Ｇａ：ＺｎＯ＝１：１：４などのターゲット材を用いることもできる。
なお、本実施の形態におけるレジストマスク４８２ａ及びレジストマスク４８２ｂは、凹
部又は凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここ
では、２つの領域）からなるレジストマスクともいうことができる。レジストマスク４８
２ａ又はレジストマスク４８２ｂにおいて、厚い領域をレジストマスク４８２ａ又はレジ
ストマスク４８２ｂの凸部といい、薄い領域をレジストマスク４８２ａ又はレジストマス
ク４８２ｂの凹部という。
レジストマスク４８２ａ及びレジストマスク４８２ｂにおいて、下部にソース電極層及び
ドレイン電極層が形成される部分には凸部が形成され、後に下部にチャネル形成領域が形
成される部分には凹部が形成される。
レジストマスク４８２ａ及びレジストマスク４８２ｂを、多階調マスクを用いることで形
成することができる。多階調マスクとは、多段階の光量で露光を行うことが可能なマスク
であり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う
ものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代
表的には２種類）の厚さを有するレジストマスクを形成することができる。そのため、多
階調マスクを用いることで、フォトマスクの枚数を削減することができる。
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマ
スク４８２ａ及びレジストマスク４８２ｂを形成することができる。ただし、これに限定
されず、多階調マスクを用いることなくレジストマスク４８２ａ及びレジストマスク４８
２ｂを形成してもよい。
次に、レジストマスク４８２ａ及び４８２ｂを後退（縮小）させることで、レジストマス
ク４８７ａ、４８７ｂを形成する。レジストマスクを後退（縮小）させるには、酸素プラ
ズマによるアッシング等を行えばよい。レジストマスクを後退（縮小）させることにより
、酸化物半導体層４６２及び酸化物半導体層４７２の一部が露出する。
次に、レジストマスク４８７ａ及びレジストマスク４８７ｂを用いて選択的にエッチング
することにより、低抵抗ソース領域４４６ａ及び低抵抗ドレイン領域４４６ｂ、並びにソ
ース電極層４４７ａ、ドレイン電極層４４７ｂを形成する（図３９（Ｄ））。
なお、図３９（Ｄ）に示すように、レジストマスク４８２ａ、４８２ｂを後退（縮小）さ
せたレジストマスク４８７ａ及びレジストマスク４８７ｂを用いたエッチングにより、酸
化物半導体層４６２の端部が低抵抗ソース領域４４６ａ、低抵抗ドレイン領域４４６ｂの
端部よりも突出し、酸化物半導体層４７２の端部がソース電極層４４７ａ、ドレイン電極
層４４７ｂの端部よりも突出する。
なお、このときのエッチング工程は、下層の酸化物半導体層４６２及び酸化物半導体層４
７２が残存するように、エッチング条件を適宜設定すればよい。例えば、エッチング時間
を制御すればよい。
また、酸化物半導体層４６２及び４７２を構成する材料並びに酸化物導電層４４２及び４
４４を構成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好まし
い。例えば、酸化物半導体層を構成する材料として、Ｓｎを含む金属酸化物材料（例えば
ＳｎＺｎＯｘ（ｘ＞０）、又はＳｎＧａＺｎＯｘ（ｘ＞０）など）を用い、酸化物導電層
を構成する材料として、Ａｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材料、Ｚｎ－Ｏ系
材料などを用いればよい。このような酸化亜鉛を主成分とする材料は、例えばアルカリ性
溶液を用いてエッチングすることができる。また、Ａｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－
Ｏ－Ｎ系材料などアルミニウムが含まれる材料を用いる場合には、エッチングに用いられ
たレジストマスクを除去する際に酸化物導電層が一緒に除去されない方法を用いてレジス
トマスクを除去することが好ましい。例えばドライエッチングによりレジストマスクを除
去することにより、酸化物導電層が除去されずにレジストマスクを除去することができる
。
次に、レジストマスク４８７ａ及びレジストマスク４８７ｂを除去した後、酸化物半導体
層４６２及び酸化物半導体層４７２の一部に接する酸化物絶縁層４６６を形成する。
酸化物絶縁層４６６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層４６６に水、水素等の不純物を混入させない方法を適宜用いて酸化物絶縁層４６
６を形成することができる。本実施の形態では、酸化物絶縁層４６６として膜厚３００ｎ
ｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３
００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリン
グ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス
（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲット
として酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ター
ゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成す
ることができる。酸化物半導体層４６２及び酸化物半導体層４７２に接する酸化物絶縁層
４６６は、水分や、水素イオンや、ＯＨ－などの不純物を含まず、これらが外部から侵入
することをブロックする無機絶縁膜を用いて形成し、代表的には酸化珪素膜、窒化酸化珪
素膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜などを用いて形成する。また、
酸化物絶縁層４６６を、ボロンがドープされたシリコンターゲット材を用いて成膜された
酸化シリコン膜を用いて形成することにより不純物（水分や、水素イオンや、ＯＨ－など
）の侵入を抑制することができる。
次に、第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５
０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。
第２の加熱処理を行うと、酸化物半導体層４６２及び酸化物半導体層４７２の一部が酸化
物絶縁層４６６と接した状態で加熱される。
以上の工程を経ることによって、酸化物半導体層４６２及び酸化物半導体層４７２を低抵
抗化し、酸化物半導体層４６２及び酸化物半導体層４７２の一部を選択的に酸素過剰な状
態とする。その結果、ゲート電極層４６１と重なるチャネル形成領域４６３は、Ｉ型とな
り、ゲート電極層４７１と重なるチャネル形成領域４７３は、Ｉ型となり、低抵抗ソース
領域４４６ａに重なる酸化物半導体層４６２の部分に高抵抗ソース領域４６４ａが自己整
合的に形成され、低抵抗ドレイン領域４４６ｂに重なる酸化物半導体層４６２の部分に高
抵抗ドレイン領域４６４ｂが自己整合的に形成され、ソース電極層４４７ａに重なる酸化
物半導体層４７２の部分に高抵抗ソース領域４７４ａが自己整合的に形成され、ドレイン
電極層４４７ｂに重なる酸化物半導体層４７２の部分に高抵抗ドレイン領域４７４ｂが自
己整合的に形成される（図３９（Ｅ）参照。）。
なお、低抵抗ソース領域４４６ａ（及び低抵抗ドレイン領域４４６ｂ）と重畳した酸化物
半導体層４６２において高抵抗ドレイン領域４６４ｂ（又は高抵抗ソース領域４６４ａ）
を形成することにより、駆動回路の信頼性の向上を図ることができる。具体的には、高抵
抗ドレイン領域４６４ｂを形成することで、トランジスタをドレイン電極層４６５ｂから
高抵抗ドレイン領域４６４ｂ、チャネル形成領域４６３にかけて、導電性を段階的に変化
させうるような構造とすることができる。そのため、ドレイン電極層を高電源電位ＶＤＤ
を供給する配線に電気的に接続してトランジスタを動作させる場合、ゲート電極層４６１
とドレイン電極層４６５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファ
となり局所的な電界集中が生じず、トランジスタの絶縁耐圧を向上させることができる。
また、低抵抗ソース領域４４６ａ（及び低抵抗ドレイン領域４４６ｂ）と重畳した酸化物
半導体層４６２において、高抵抗ドレイン領域４６４ｂ（又は高抵抗ソース領域４６４ａ
）を形成することにより、駆動回路におけるトランジスタのリーク電流の低減を図ること
ができる。
また、ドレイン電極層４４７ｂ（及びソース電極層４４７ａ）と重畳した酸化物半導体層
４７２において、高抵抗ドレイン領域４７４ｂ（又は高抵抗ソース領域４７４ａ）を形成
することにより、画素の信頼性を向上させることができる。具体的には、高抵抗ドレイン
領域４７４ｂを形成することで、トランジスタを、ドレイン電極層４４７ｂから高抵抗ド
レイン領域４７４ｂ、チャネル形成領域４７３にかけて、導電性を段階的に変化させうる
ような構造とすることができる。そのため、ドレイン電極層４４７ｂを高電源電位ＶＤＤ
を供給する配線に電気的に接続して動作させる場合、ゲート電極層４７１とドレイン電極
層４４７ｂとの間に高電界が印加されても高抵抗ドレイン領域４７４ｂがバッファとなり
局所的な電界集中が生じず、トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層４４７ｂ（及びソース電極層４４７ａ）と重畳した酸化物半導体層
４７２において高抵抗ドレイン領域４７４ｂ（及び高抵抗ソース領域４７４ａ）を形成す
ることにより、画素におけるトランジスタのリーク電流の低減を図ることができる。
なお、本実施の形態の半導体装置では、酸化物絶縁層４６６の上に保護絶縁層を設けるこ
ともできる。保護絶縁層を設ける場合、本実施の形態では、ＲＦスパッタリング法を用い
て窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層の成
膜方法として好ましい。例えば、水分や、水素イオンや、ＯＨ－などの不純物を含まず、
これらが外部から侵入することをブロックする無機絶縁膜を用いて保護絶縁層を形成する
ことができ、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム
膜などを用いて保護絶縁層を形成することができる。勿論、保護絶縁層は透光性を有する
絶縁層である。
次に、第３のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁層４
６６のエッチングにより低抵抗ソース領域４４６ａの一部が露出した領域４２８、低抵抗
ドレイン領域４４６ｂの一部が露出した領域４２９、及びドレイン電極層４４７ｂに達す
るコンタクトホール４３７を形成し、酸化物絶縁層４６６が酸化物半導体層４６２の上面
、並びに低抵抗ソース領域４４６ａ及び低抵抗ドレイン領域４４６ｂの周縁及び側面に接
する構造を形成する（図４０（Ａ）参照。）。なお、ここでのレジストマスクをインクジ
ェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマス
クを使用しないため、製造コストを低減できる。
次に、レジストマスクを除去した後、少なくとも露出した低抵抗ソース領域４４６ａ及び
低抵抗ドレイン領域４４６ｂ上及び酸化物絶縁層４６６上に導電膜を形成し、第４のフォ
トリソグラフィ工程により導電膜の上にレジストマスク４９１ａ及び４９１ｂを形成し、
選択的に導電膜のエッチングを行ってソース電極層４０５ａ及びドレイン電極層４０５ｂ
を形成する。（図４０（Ｂ）参照）。
ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成するための導電膜の材料として
は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、又は上述した元素を成
分とする合金か、上述した元素を組み合わせた合金等がある。
導電膜としては、チタン膜、該チタン膜上に設けられたアルミニウム膜、及び該アルミニ
ウム膜上に設けられたチタン膜の三層の積層膜、又はモリブデン膜、該モリブデン膜上に
設けられたアルミニウム膜、及び該アルミニウム膜上に設けられたモリブデン膜の三層の
積層膜を用いることが好ましい。勿論、導電膜として単層膜、２層の積層膜、又は４層以
上の積層膜を用いてもよい。また、導電膜として、チタン膜、アルミニウム膜及びチタン
膜の積層導電膜を用いた場合は、塩素ガスを用いたドライエッチング法でエッチングする
ことができる。
次に、酸化物絶縁層４６６上に平坦化絶縁層４５４を形成する。平坦化絶縁層４５４とし
ては、ポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂
等の、耐熱性を有する有機材料を用いることができる。また、上記有機材料の他に、低誘
電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リ
ンボロンガラス）等を平坦化絶縁層４５４として用いることができる。なお、これらの材
料で形成される絶縁膜を複数積層させることで、平坦化絶縁層４５４を形成してもよい。
平坦化絶縁層４５４の形成法としては、特に限定されず、その材料に応じて、スパッタリ
ング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェッ
ト法、スクリーン印刷、オフセット印刷等）や、ドクターナイフ、ロールコーター、カー
テンコーター、ナイフコーター等の器具を用いることができる。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
５４のエッチングによりドレイン電極層４４７ｂに達するコンタクトホール４９４を形成
する（図３９（Ｂ）参照）。また、ここでのエッチングによりゲート電極層４６１、４７
１に達するコンタクトホールも形成する。また、ドレイン電極層４４７ｂに達するコンタ
クトホールを形成するためのレジストマスクをインクジェット法で形成してもよい。レジ
ストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コスト
を低減できる。
次に、レジストマスクを除去した後、透光性を有する導電膜を成膜する。例えば、酸化イ
ンジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯ
と略記する）などをスパッタリング法や真空蒸着法などを用いて成膜することにより透光
性を有する導電膜を形成する。また、透光性を有する導電膜として、窒素を含ませたＡｌ
－Ｚｎ－Ｏ系非単結晶膜、即ちＡｌ－Ｚｎ－Ｏ－Ｎ系非単結晶膜や、Ｚｎ－Ｏ－Ｎ系非単
結晶膜や、Ｓｎ－Ｚｎ－Ｏ－Ｎ系非単結晶膜を用いてもよい。なお、Ａｌ－Ｚｎ－Ｏ－Ｎ
系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、Ａｌ－Ｚｎ－Ｏ－Ｎ系
非単結晶膜中のアルミニウムの組成比（原子％）より大きく、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単
結晶膜中のアルミニウムの組成比（原子％）は、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単結晶膜中の窒
素の組成比（原子％）より大きい。このような材料を有する膜のエッチング処理は塩酸系
の溶液により行う。しかし、特にＩＴＯのエッチングは、残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用
いてもよい。
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り透光性を有する導電膜の不要な部分を除去してレジストマスクを除去することにより、
画素電極層４７７及び導電層４６７を形成する（図３９（Ｄ）参照。）。
以上の工程により、６枚のマスクを用いて、同一基板上に薄膜トランジスタ４６０及び薄
膜トランジスタ４７０をそれぞれ駆動回路又は画素部に作り分けて作製することができる
。駆動回路用の薄膜トランジスタ４６０は、高抵抗ソース領域４６４ａ、高抵抗ドレイン
領域４６４ｂ、及びチャネル形成領域４６３を有する酸化物半導体層４６２を含む薄膜ト
ランジスタであり、画素用の薄膜トランジスタ４７０は、高抵抗ソース領域４７４ａ、高
抵抗ドレイン領域４７４ｂ、及びチャネル形成領域４７３を有する酸化物半導体層４７２
を含む薄膜トランジスタである。薄膜トランジスタ４６０及び薄膜トランジスタ４７０は
、高電界が印加されても高抵抗ソース領域４６４ａ、高抵抗ドレイン領域４６４ｂ、高抵
抗ソース領域４７４ａ、及び高抵抗ドレイン領域４７４ｂがバッファとなり局所的な電界
集中が生じず、トランジスタの絶縁耐圧を向上させた構成となっている。
また、図３９及び図４０に示す半導体装置の作製方法では、ゲート絶縁層４５２を誘電体
とし、容量配線と容量電極とで形成される保持容量も薄膜トランジスタ４６０及び薄膜ト
ランジスタ４７０と同一基板上に形成することができる。薄膜トランジスタ４７０と保持
容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、画素部の周辺に薄
膜トランジスタ４６０を有する駆動回路を配置することによりアクティブマトリクス型の
表示装置を作製するための一方の基板とすることができる。
なお、画素電極層４７７は、平坦化絶縁層４５４に形成されたコンタクトホール４９４、
及び酸化物絶縁層４６６に形成されたコンタクトホール４３７を介して容量電極層と電気
的に接続する。なお、容量電極層は、ソース電極層４４７ａ、ドレイン電極層４４７ｂと
同じ材料、同じ工程で形成することができる。
また、導電層４６７を酸化物半導体層４６２のチャネル形成領域４６３と重なる位置に設
けることによって、薄膜トランジスタの信頼性を調べるためのバイアス－熱ストレス試験
（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４６０のし
きい値電圧の変化量を低減することができる。また、導電層４６７は、電位がゲート電極
層４６１と同じでもよいし、異なっていてもよく、ゲート電極層として機能させることも
できる。また、導電層４６７は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフロ
ーティング状態であってもよい。
また、画素電極層４７７及び導電層４６７を形成するためのレジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
（実施の形態５）
本実施の形態では、第１の加熱処理が実施の形態４と異なる例を図４１に示す。図３９乃
至図４０と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同
じ箇所の詳細な説明は省略する。
図４１（Ａ）乃至（Ｃ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず、実施の形態４に従って、絶縁表面を有する基板４５０上にゲート電極層４６１、４
７１を形成する。
次に、ゲート電極層４６１、４７１上にゲート絶縁層４５２を形成する。
次に、ゲート絶縁層４５２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４８０
を形成する（図４１（Ａ）参照。）。なお、ここまでの工程は、実施の形態４と同一であ
り、図４１（Ａ）は図３９（Ａ）と対応している。
次いで、不活性ガス雰囲気下または減圧下において、酸化物半導体膜４８０の脱水化また
は脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、３５０℃以上
基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つであ
る電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下において加熱処理を行っ
た後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導
体膜を酸素欠乏型として低抵抗化、即ちＮ型化（Ｎ－化など）させる。その後、同じ炉に
高純度の酸素ガスまたは高純度のＮ２Ｏガス、または、超乾燥エア（露点が－４０℃以下
、好ましくは－６０℃以下）を導入して冷却を行う。酸素ガスまたはＮ２Ｏガスに、水、
水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたは
Ｎ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９
９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、またはＮ２Ｏガス雰囲気下
、または超乾燥エア（露点が－４０℃以下、好ましくは－６０℃以下）雰囲気下での加熱
処理を行ってもよい。
以上の工程を経ることによって、酸化物半導体層全体を酸素過剰な状態にし、高抵抗化、
即ちＩ型化させ、酸化物半導体膜４９６を形成する（図４１（Ｂ）参照）。この結果、後
に形成される薄膜トランジスタの信頼性を高めることができる。
また、不活性ガス雰囲気下において、酸化物半導体膜の脱水化又は脱水素化を行い、不活
性ガス雰囲気下で冷却した後、フォトリソグラフィ工程によりレジストマスクを形成し、
該レジストマスクを用いて酸化物半導体膜４９６を選択的にエッチングすることにより、
島状の酸化物半導体層である酸化物半導体層を形成し、その後で２００℃以上４００℃以
下、好ましくは２００℃以上３００℃以下の温度で、且つ酸素ガス雰囲気下、Ｎ２Ｏガス
雰囲気下、又は超乾燥エア（露点が－４０℃以下、好ましくは－６０℃以下）雰囲気下、
で加熱処理を行ってもよい。
また、酸化物半導体膜４８０の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオ
ン、アルゴン等）下、酸素雰囲気、超乾燥エア（露点が－４０℃以下、好ましくは－６０
℃以下）雰囲気において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート絶縁
層内に含まれる水素及び水などの不純物を除去してもよい。
後は、実施の形態４の図３９（Ｃ）、図３９（Ｄ）、図３９（Ｅ）、図４０（Ａ）、図４
０（Ｂ）、図４０（Ｃ）と同様に、酸化物半導体層４９７及び４９８を形成し、酸化物半
導体層４９７に接する低抵抗ソース領域４４６ａ及び低抵抗ドレイン領域４４６ｂを形成
し、酸化物半導体層４９７の一部並びに低抵抗ソース領域４４６ａ及び低抵抗ドレイン領
域４４６ｂの周縁及び側面に接する酸化物絶縁層４６６を形成する。一方、画素部におい
ては、酸化物半導体層４９８に接し、透光性を有する導電層であるソース電極層４４７ａ
及びドレイン電極層４４７ｂを形成し、酸化物半導体層４９８の一部に接する酸化物絶縁
層４６６を形成する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。第２の加熱処理の条件
としては、実施の形態４に示す半導体装置の作製方法と同じ条件を用いることができる。
例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。
次に、低抵抗ソース領域４４６ａ及び低抵抗ドレイン領域４４６ｂの一部を露出させ、酸
化物絶縁層４６６にドレイン電極層４４７ｂに達するコンタクトホールを形成し、酸化物
絶縁層４６６上に導電膜を形成し、導電膜を選択的にエッチングして低抵抗ソース領域４
４６ａに接するソース電極層４６５ａと低抵抗ドレイン領域４４６ｂに接するドレイン電
極層４６５ｂを形成し、酸化物絶縁層４６６に接して平坦化絶縁層４５４を形成し、平坦
化絶縁層４５４にドレイン電極層４４７ｂに達するコンタクトホールを形成し、コンタク
トホール及び平坦化絶縁層４５４上に透光性を有する導電膜を成膜する。透光性を有する
導電膜を選択的にエッチングしてドレイン電極層４４７ｂと電気的に接続する画素電極層
４７７を形成し、且つ導電層４６７を形成する（図４１（Ｃ）参照）。
以上の工程により、６枚のマスクを用いて同一基板上に酸化物半導体層全体がＩ型である
薄膜トランジスタ４９２及び薄膜トランジスタ４９３をそれぞれ駆動回路又は画素部に作
り分けて作製することができる。駆動回路用の薄膜トランジスタ４９２は、全体がＩ型化
した酸化物半導体層４９７を含む薄膜トランジスタであり、画素用の薄膜トランジスタ４
９３は、全体がＩ型化した酸化物半導体層４９８を含む薄膜トランジスタである。
また、ゲート絶縁層４５２を誘電体とし容量配線層と容量電極とで形成される保持容量も
薄膜トランジスタ４９２及び薄膜トランジスタ４９３と同一基板上に形成することができ
る。薄膜トランジスタ４９３と保持容量を個々の画素に対応してマトリクス状に配置して
画素部を構成し、画素部の周辺に薄膜トランジスタ４９２を有する駆動回路を配置するこ
とによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることがで
きる。
また、導電層４６７を酸化物半導体層４９７のチャネル形成領域と重なる位置に設けるこ
とによって、ＢＴ試験において、ＢＴ試験前後における薄膜トランジスタ４９２のしきい
値電圧の変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４
６１と同じでもよいし、異なっていても良く、ゲート電極層として機能させることもでき
る。また、導電層４６７は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローテ
ィング状態であってもよい。
（実施の形態６）
実施の形態１と異なる半導体装置及び半導体装置の作製方法を図４３及び図４４を用いて
説明する。
図４３に示す半導体装置は、図１に示す半導体装置と比較して、駆動回路の薄膜トランジ
スタのソース電極、ドレイン電極、及びチャネル形成領域と重なる導電層の構造が異なる
。よってその他の図１に示す半導体装置と同じ部分については、図１に示す半導体装置の
説明を適宜援用し、ここでの説明は省略する。
図４３（Ａ１）は駆動回路に配置される薄膜トランジスタ４４０の平面図であり、図４３
（Ａ２）は画素に配置される薄膜トランジスタ４２０の平面図であり、図４３（Ｂ）は図
４３（Ａ１）の線Ｃ５－Ｃ６における断面構造及び図４３（Ａ２）の線Ｄ５－Ｄ６におけ
る断面構造を示す断面図であり、また、図４３（Ｃ）は、図４３（Ａ１）の線Ｃ７－Ｃ８
における断面構造及び図４３（Ａ２）の線Ｄ７－Ｄ８における断面構造を示す断面図であ
る。
駆動回路に配置される薄膜トランジスタ４４０は、図１と同様に、絶縁表面を有する基板
４００上に、ゲート電極層４１１と、ゲート絶縁層４０２と、少なくともチャネル形成領
域４１３、高抵抗ソース領域４１４ａ、及び高抵抗ドレイン領域４１４ｂを有する酸化物
半導体層４１２と、低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂと、ソー
ス電極層４０５ａと、及びドレイン電極層４０５ｂと、を含む。また、薄膜トランジスタ
４４０は、低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂの周縁及び側面、
並びに酸化物半導体層に接する酸化物絶縁層４１６を含む。
また、高抵抗ソース領域４１４ａは、低抵抗ソース領域４０８ａの下面に接して自己整合
的に形成されている。また、高抵抗ドレイン領域４１４ｂは、低抵抗ドレイン領域４０８
ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４１３は、酸化
物絶縁層４１６と接し、高抵抗ソース領域４１４ａ、及び高抵抗ドレイン領域４１４ｂよ
りも高抵抗の領域（Ｉ型領域）とする。
なお、図４３に示す半導体装置は、薄膜トランジスタの酸化物半導体層に高抵抗ソース領
域及び高抵抗ドレイン領域を有する構造であるが、これに限定されず、高抵抗ソース領域
及び高抵抗ドレイン領域を設けずに酸化物半導体層が全て高抵抗の領域（Ｉ型領域）であ
る構造にすることもできる。
ソース電極層４０５ａは、低抵抗ソース領域４０８ａに接し、ドレイン電極層４０５ｂは
、低抵抗ドレイン領域４０８ｂに接する。
また、図４３に示す駆動回路は、チャネル形成領域４１３上方にチャネル形成領域４１３
に重なる導電層４０５ｃを有する。導電層４０５ｃをゲート電極層４１１と電気的に接続
し、同電位とすることで、ゲート電極層４１１と導電層４０５ｃの間に配置された酸化物
半導体層４１２に上下からゲート電圧を印加することができる。また、ゲート電極層４１
１と導電層４０５ｃを異なる電位、例えば固定電位、ＧＮＤ、０Ｖとする場合には、ＴＦ
Ｔの電気特性、例えばしきい値電圧などを制御することができる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び導電層４０５ｃは、同じ材料を用
いて形成することができ、例えば金属材料を用いることが好ましい。
また、駆動回路は、導電層４０５ｃと、ソース電極層４０５ａ及びドレイン電極層４０５
ｂ並びに酸化物絶縁層４１６の上に平坦化絶縁層４０４が設けられる。
さらに、画素に配置される薄膜トランジスタ４２０の構造は、図１に示す半導体装置と同
じであるため、図１に示す半導体装置の説明を援用し、ここでは説明を省略する。
なお、図４３に示す半導体装置では、一例として薄膜トランジスタ４４０及び薄膜トラン
ジスタ４２０のチャネル長が同じであるが、これに限定されない。例えば駆動回路の薄膜
トランジスタは、画素部の薄膜トランジスタより高速動作が求められるため、薄膜トラン
ジスタ４４０のチャネル長は、薄膜トランジスタ４２０のチャネル長より狭くしてもよい
。このとき、例えば薄膜トランジスタ４４０のチャネル長は１μｍ～５μｍ程度であるこ
とが好ましく、薄膜トランジスタ４２０のチャネル長は５μｍ～２０μｍ程度であること
が好ましい。
以上のように、図４３に示す半導体装置は、同一基板上に第１の薄膜トランジスタを有す
る駆動回路及び第２の薄膜トランジスタを有する画素部を有する構造であり、第２の薄膜
トランジスタは、透光性を有する材料により構成され、第１の薄膜トランジスタは、透光
性を有する材料より抵抗値の低い材料を用いて構成される。これにより、画素部では、開
口率を向上させることができ、また駆動回路の動作速度を向上させることができる。また
、同一基板上に駆動回路及び画素部を設けることにより、駆動回路と画素部を接続させる
配線数の低減及び配線の長さの短縮ができるため、半導体装置の小型化、及び低コスト化
が可能である。
また、図４３に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、酸化物半導体
層の一部の上、並びにソース電極層及びドレイン電極層に接する酸化物導電層の周縁及び
側面に酸化物絶縁層が接する構造である。該構造にすることにより、薄膜トランジスタの
周辺部にゲート電極層と同一層の配線と、ソース電極及びドレイン電極と同一層の配線が
絶縁層を挟んで交差する部分（交差部ともいう）を有する場合にゲート電極層と同一層の
配線とソース電極及びドレイン電極と同一層の配線との間隔を広げることができるため、
寄生容量を低減することができる。
また、図４３に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、ソース電極層
及びドレイン電極層と、チャネル形成領域が形成される酸化物半導体層との間に低抵抗ソ
ース領域及び低抵抗ドレイン領域を有する構造である。低抵抗ソース領域及び低抵抗ドレ
イン領域を設けることにより、周辺回路（駆動回路）の周波数特性を向上させることがで
きる。金属電極層と酸化物半導体層との接触に比べ、金属電極層と低抵抗ソース領域及び
低抵抗ドレイン領域との接触は、接触抵抗を下げることができるからである。また、モリ
ブデンを用いた電極層（例えば、モリブデン層、アルミニウム層、モリブデン層の積層な
ど）は、酸化物半導体層との接触抵抗が高く、これは、チタンに比べモリブデンは酸化し
にくいため酸化物半導体層から酸素を引き抜く作用が弱く、モリブデン層と酸化物半導体
層の接触界面がｎ型化しないためである。しかし、酸化物半導体層とソース電極層及びド
レイン電極層との間に低抵抗ソース領域及び低抵抗ドレイン領域を介在させることで接触
抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。また、
低抵抗ソース領域及び低抵抗ドレイン領域を設けることにより、薄膜トランジスタのチャ
ネル長（Ｌ）が、低抵抗ソース領域及び低抵抗ドレイン領域となる層のエッチングの際に
決められるため、よりチャネル長を短くすることができる。
また、図４３に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、酸化物絶縁層
を挟んでチャネル形成領域と重なり、ソース電極層及びドレイン電極層と同じ材料により
構成された導電層を有する構造にすることができ、これにより薄膜トランジスタの閾値電
圧を制御することができる。また、導電層は、駆動回路の薄膜トランジスタのソース電極
層及びドレイン電極層と同じ材料により構成されるため、配線抵抗を低減することができ
る。なお、該導電層は、ソース電極層及びドレイン電極層と同一層であるため、ソース電
極層又はドレイン電極層と接しないように配置されることが好ましい。例えば該導電層の
上層に絶縁層を介して別の導電層を設け、絶縁層に設けられたコンタクトホールを介して
電気的に接続した構造にすることにより、導電層を引き回すことができる。
さらに、実施の形態１と同様に、本実施の形態の半導体装置は、薄膜トランジスタのゲー
ト絶縁層を２層構造とし、酸化物絶縁層の上に保護絶縁層を有する構造にすることもでき
る。
以下、図４４を用い、同一基板上に薄膜トランジスタ４４０及び薄膜トランジスタ４２０
の作製方法の一例を説明する。
まず、実施の形態１の図２（Ａ）、図２（Ｂ）、図２（Ｃ）、図２（Ｄ）、図２（Ｅ）、
及び図３（Ａ）と同様に、基板４００上にゲート電極層４１１及びゲート電極層４２１を
形成し、ゲート電極層４１１及びゲート電極層４２１上にゲート絶縁層４０２を形成し、
ゲート絶縁層４０２を挟んでゲート電極層４１１の上に酸化物半導体層４１２を形成し、
且つゲート絶縁層４０２を挟んでゲート電極層４２１の上に酸化物半導体層４２２を形成
し、第１の加熱処理を行い、酸化物半導体層４１２及び酸化物半導体層４２２の脱水化又
は脱水素化を行い、酸化物半導体層４１２の上に酸化物導電層により構成される低抵抗ソ
ース領域４０８ａ及び低抵抗ドレイン領域４０８ｂを形成し、且つ酸化物半導体層４２２
の上に酸化物導電層により構成されるソース電極層４０９ａ及びドレイン電極層４０９ｂ
を形成し、酸化物半導体層４１２の一部、低抵抗ソース領域４０８ａ及び低抵抗ドレイン
領域４０８ｂの周縁及び側面、並びにソース電極層４０９ａ及びドレイン電極層４０９ｂ
に接する酸化物絶縁層４１６を形成し、第２の加熱処理を行い、且つ酸化物絶縁層４１６
の一部を除去し、低抵抗ソース領域４０８ａ及び低抵抗ドレイン領域４０８ｂの一部を露
出させ、且つ酸化物絶縁層４１６にドレイン電極層４０９ｂに達するコンタクトホール４
２６を形成する。
さらに、酸化物絶縁層４１６上に導電膜を形成し、フォトリソグラフィ工程によりレジス
トマスク４４８ａ、４４８ｂ、４４８ｃを形成し、レジストマスク４４８ａ、４４８ｂ、
４４８ｃを用いてエッチングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂ、
及び導電層４０５ｃを形成する（図４４（Ａ）参照）。
なお、このときのエッチング工程は、下層の低抵抗ソース領域４０８ａ、低抵抗ドレイン
領域４０８ｂ、ソース電極層４０９ａ、ドレイン電極層４０９ｂ、酸化物半導体層４１２
及び酸化物半導体層４２２がエッチングされないことが好ましく、エッチングされないよ
うに、エッチング条件を適宜設定すればよい。例えば、エッチング時間を制御すればよい
。
また、酸化物半導体層４１２及び４２２を構成する材料並びに低抵抗ソース領域４０８ａ
及び低抵抗ドレイン領域４０８ｂ、ソース電極層４０９ａ、ドレイン電極層４０９ｂを構
成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好ましい。例え
ば、酸化物半導体層を構成する材料として、Ｓｎを含む金属酸化物材料（例えばＳｎＺｎ
Ｏｘ（ｘ＞０）、又はＳｎＧａＺｎＯｘ（ｘ＞０）など）を用い、酸化物導電層を構成す
る材料としてＡｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材料、Ｚｎ－Ｏ系材料などを
用いればよい。このような酸化亜鉛を主成分とする材料は、例えばアルカリ性溶液を用い
てエッチングすることができる。また、Ａｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材
料などアルミニウムが含まれる材料を用いる場合には、エッチングに用いられたレジスト
マスクを除去する際に酸化物導電層が一緒に除去されない方法を用いてレジストマスクを
除去することが好ましい。例えばドライエッチングによりレジストマスクを除去すること
により、酸化物導電層が除去されずにレジストマスクを除去することができる。
次に、レジストマスク４４８ａ乃至４４８ｃを除去した後ソース電極層４０５ａ、ドレイ
ン電極層４０５ｂ、及び導電層４０５ｃ並びに酸化物絶縁層４１６上に平坦化絶縁層４０
４を形成し、フォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
０４のエッチングによりドレイン電極層４０９ｂに達するコンタクトホール４４１を形成
する（図４４（Ｂ）参照）。
次に、レジストマスクを除去した後、透光性を有する導電膜を成膜し、フォトリソグラフ
ィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電
極層４２７を形成する（図４４（Ｃ）参照）。
なお、本実施の形態の半導体装置の作製方法では、図４４に示すように、低抵抗ソース領
域４０８ａ及び低抵抗ドレイン領域４０８ｂ、並びにソース電極層４０９ａ及びドレイン
電極層４０９ｂを一枚のマスクを用いて形成することもできる。
以上の工程により、７枚又は８枚のマスクを用いて、同一基板上に薄膜トランジスタ４４
０及び薄膜トランジスタ４２０をそれぞれ駆動回路又は画素部に作り分けて作製すること
ができる。駆動回路の薄膜トランジスタ４４０は、高抵抗ソース領域４１４ａ、高抵抗ド
レイン領域４１４ｂ、及びチャネル形成領域４１３を含む酸化物半導体層４１２を含む薄
膜トランジスタであり、画素部の薄膜トランジスタ４２０は、高抵抗ソース領域４２４ａ
、高抵抗ドレイン領域４２４ｂ、及びチャネル形成領域４２３を含む酸化物半導体層４２
２を含む薄膜トランジスタである。薄膜トランジスタ４４０及び薄膜トランジスタ４２０
は、高電界が印加されても高抵抗ソース領域４１４ａ、高抵抗ドレイン領域４１４ｂ、高
抵抗ソース領域４２４ａ、及び高抵抗ドレイン領域４２４ｂがバッファとなり局所的な電
界集中が生じず、トランジスタの絶縁耐圧を向上させた構成となっている。
また、本実施の形態の半導体装置の作製方法では、駆動回路の薄膜トランジスタにおいて
、ソース電極層、ドレイン電極層と同一工程で、半導体層のチャネル形成領域に重なる導
電層を形成することができる。これにより、工程数を増やすことなく作製することができ
る。
（実施の形態７）
実施の形態６と異なる半導体装置及び半導体装置の作製方法を図４５及び図４６を用いて
説明する。
図４５に示す半導体装置は、実施の形態４の図３８に示す半導体装置と比較して、駆動回
路の薄膜トランジスタのソース電極、ドレイン電極、及びチャネル形成領域と重なる導電
層の構造が異なる。よってその他の図３８に示す半導体装置と同じ部分については、図３
８に示す半導体装置の説明を適宜援用し、ここでの説明は省略する。
図４５（Ａ１）は駆動回路に配置される薄膜トランジスタ４９０の平面図であり、図４５
（Ａ２）は画素に配置される薄膜トランジスタ４７０の平面図であり、図４５（Ｂ）は図
４５（Ａ１）の線Ｇ５－Ｇ６における断面構造及び図４５（Ａ２）の線Ｈ５－Ｈ６におけ
る断面構造を示す断面図であり、また、図４５（Ｃ）は、図４５（Ａ１）の線Ｇ７－Ｇ８
における断面構造及び図４５（Ａ２）の線Ｈ７－Ｈ８における断面構造を示す断面図であ
る。
駆動回路に配置される薄膜トランジスタ４９０は、図３８と同様に、絶縁表面を有する基
板４５０上に、ゲート電極層４６１、ゲート絶縁層４５２、少なくともチャネル形成領域
４６３、高抵抗ソース領域４６４ａ及び高抵抗ドレイン領域４６４ｂを有する酸化物半導
体層４６２、低抵抗ソース領域４４６ａ、低抵抗ドレイン領域４４６ｂ、ソース電極層４
９５ａ、並びにドレイン電極層４９５ｂを含む。また、薄膜トランジスタ４９０は、低抵
抗ソース領域４４６ａ及び低抵抗ドレイン領域４４６ｂの周縁及び側面、並びに酸化物半
導体層４６２の一部に接する保護絶縁層４５３が設けられている構造である。
また、高抵抗ソース領域４６４ａは、低抵抗ソース領域４４６ａの下面に接して自己整合
的に形成されている。また、高抵抗ドレイン領域４６４ｂは、低抵抗ドレイン領域４４６
ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４６３は、保護
絶縁層４５３と接し、高抵抗ソース領域４６４ａ及び高抵抗ドレイン領域４６４ｂよりも
高抵抗の領域（Ｉ型領域）とする。
なお、図４５に示す半導体装置は、薄膜トランジスタの酸化物半導体層に高抵抗ソース領
域及び高抵抗ドレイン領域を有する構造であるが、これに限定されず、高抵抗ソース領域
及び高抵抗ドレイン領域を設けずに酸化物半導体層が全て高抵抗の領域（Ｉ型領域）であ
る構造とすることもできる。
ソース電極層４９５ａは、低抵抗ソース領域４４６ａに接し、ドレイン電極層４９５ｂは
、低抵抗ドレイン領域４４６ｂに接する。
また、図４５に示す駆動回路は、チャネル形成領域４６３上方にチャネル形成領域４６３
に重なる導電層４９５ｃを有する。導電層４９５ｃをゲート電極層４６１と電気的に接続
し、同電位とすることで、ゲート電極層４６１と導電層４９５ｃの間に配置された酸化物
半導体層４６２に上下からゲート電圧を印加することができる。また、ゲート電極層４６
１と導電層４９５ｃを異なる電位、例えば固定電位、ＧＮＤ、０Ｖとする場合には、ＴＦ
Ｔの電気特性、例えばしきい値電圧などを制御することができる。
ソース電極層４９５ａ、ドレイン電極層４９５ｂ、及び導電層４９５ｃは、同じ材料を用
いて形成することができ、例えば金属材料を用いることが好ましい。
また、駆動回路は、導電層４９５ｃと、ソース電極層４９５ａ及びドレイン電極層４９５
ｂ並びに酸化物絶縁層４６６の間に平坦化絶縁層４５４が設けられる。
さらに、図４５（Ａ２）は画素に配置される薄膜トランジスタ４７０の平面図である。薄
膜トランジスタ４７０の構造は、図３８に示す半導体装置と同じであるため、図３８に示
す半導体装置の説明を援用し、ここでは説明を省略する。
なお、図４５に示す半導体装置では、一例として薄膜トランジスタ４９０及び薄膜トラン
ジスタ４７０のチャネル長が同じであるが、これに限定されない。例えば駆動回路の薄膜
トランジスタは、画素部の薄膜トランジスタより高速動作が求められるため、薄膜トラン
ジスタ４９０のチャネル長は、薄膜トランジスタ４７０のチャネル長より狭くしてもよい
。このとき、例えば薄膜トランジスタ４９０のチャネル長は１μｍ～５μｍ程度であるこ
とが好ましく、薄膜トランジスタ４７０のチャネル長は５μｍ～２０μｍ程度であること
が好ましい。
以上のように、図４５に示す半導体装置は、同一基板上に第１の薄膜トランジスタを有す
る駆動回路及び第２の薄膜トランジスタを有する画素部を有する構造であり、第２の薄膜
トランジスタは、透光性を有する材料により構成され、第１の薄膜トランジスタは、透光
性を有する材料より抵抗値の低い材料を用いて構成される。これにより、画素部では、開
口率を向上させることができ、また駆動回路の動作速度を向上させることができる。また
、同一基板上に駆動回路及び画素部を設けることにより、駆動回路と画素部を接続させる
配線数の低減及び配線の長さの短縮ができるため、半導体装置の小型化、及び低コスト化
が可能である。
また、図４５に示す半導体装置は、第１の薄膜トランジスタの酸化物半導体層の端部が低
抵抗ソース領域及び低抵抗ドレイン領域の端部より突出し、第２の薄膜トランジスタの酸
化物半導体層の端部がソース電極層及びドレイン電極層の端部よりも突出する構造である
。
また、図４５に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、ソース電極層
及びドレイン電極層と、チャネル形成領域が形成される酸化物半導体層との間に低抵抗ソ
ース領域及び低抵抗ドレイン領域を有する構造である。低抵抗ソース領域及び低抵抗ドレ
イン領域を設けることにより、周辺回路（駆動回路）の周波数特性を向上させることがで
きる。金属電極層と酸化物半導体層との接触に比べ、金属電極層と低抵抗ソース領域及び
低抵抗ドレイン領域との接触は、接触抵抗を下げることができるからである。また、モリ
ブデンを用いた電極層（例えば、モリブデン層、アルミニウム層、モリブデン層の積層な
ど）は、酸化物半導体層との接触抵抗が高く、これは、チタンに比べモリブデンは酸化し
にくいため酸化物半導体層から酸素を引き抜く作用が弱く、モリブデン層と酸化物半導体
層の接触界面がｎ型化しないためである。しかし、酸化物半導体層とソース電極層及びド
レイン電極層との間に低抵抗ソース領域及び低抵抗ドレイン領域を介在させることで接触
抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。また、
低抵抗ソース領域及び低抵抗ドレイン領域を設けることにより、薄膜トランジスタのチャ
ネル長（Ｌ）が、低抵抗ソース領域及び低抵抗ドレイン領域となる層のエッチングの際に
決められるため、よりチャネル長を短くすることができる。
また、図４５に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、酸化物半導体
層の一部の上、並びにソース電極層及びドレイン電極層に接する酸化物導電層の周縁及び
側面に酸化物絶縁層が接する構造である。該構造にすることにより、薄膜トランジスタの
周辺部にゲート電極層と同一層の配線と、ソース電極及びドレイン電極と同一層の配線が
絶縁層を挟んで交差する部分（交差部ともいう）を有する場合にゲート電極層と同一層の
配線とソース電極及びドレイン電極と同一層の配線との間隔を広げることができるため、
寄生容量を低減することができる。
また、図４５に示す半導体装置は、駆動回路の薄膜トランジスタにおいて、酸化物絶縁層
を挟んでチャネル形成領域と重なり、ソース電極層及びドレイン電極層と同じ材料により
構成された導電層を有する構造にすることができ、これにより薄膜トランジスタの閾値電
圧を制御することができる。また、導電層は、駆動回路の薄膜トランジスタのソース電極
層及びドレイン電極層と同じ材料により構成されるため、配線抵抗を低減することができ
る。
さらに、実施の形態４と同様に、本実施の形態の半導体装置は、薄膜トランジスタのゲー
ト絶縁層を２層構造とし、酸化物絶縁層の上に保護絶縁層を有する構造にすることもでき
る。
以下、図４６を用い、同一基板上に薄膜トランジスタ４９０及び薄膜トランジスタ４７０
の作製方法の一例を説明する。
まず、実施の形態４の図３９（Ａ）、図３９（Ｂ）、図３９（Ｃ）、図３９（Ｄ）、図３
９（Ｅ）、及び図４０（Ａ）と同様に、基板４５０上にゲート電極層４６１及びゲート電
極層４７１を形成し、ゲート電極層４６１及びゲート電極層４７１上にゲート絶縁層４５
２を形成し、ゲート絶縁層４５２上に酸化物半導体膜４８０を形成し、第１の加熱処理を
行い、酸化物半導体膜の脱水化又は脱水素化を行い、酸化物半導体膜４８１を得て、さら
に酸化物半導体膜４８１上に酸化物導電膜を形成し、多階調マスクを用いてレジストマス
ク４８２ａ及びレジストマスク４８２ｂを形成し、該レジストマスク４８２ａ及びレジス
トマスク４８２ｂを用いて酸化物半導体膜４８１及び酸化物導電膜をエッチングすること
により、ゲート絶縁層４５２を挟んでゲート電極層４６１の上に酸化物半導体層４６２を
形成し、且つゲート絶縁層４５２を挟んでゲート電極層４７１の上に酸化物半導体層４７
２を形成し、レジストマスク４８２ａ及びレジストマスク４８２ｂを除去し、酸化物半導
体層４６２の上に酸化物導電層により構成される低抵抗ソース領域４４６ａ及び低抵抗ド
レイン領域４４６ｂを形成し、且つ酸化物半導体層４７２の上に酸化物導電層により構成
されるソース電極層４４７ａ及びドレイン電極層４４７ｂを形成し、酸化物半導体層の一
部、低抵抗ソース領域４４６ａ及び低抵抗ドレイン領域４４６ｂの周縁及び側面、並びに
ソース電極層４４７ａ及びドレイン電極層４４７ｂに接する酸化物絶縁層４６６を形成し
、第２の加熱処理を行い、且つ酸化物絶縁層４６６の一部を除去し、低抵抗ソース領域４
４６ａ及び低抵抗ドレイン領域４４６ｂの一部を露出させ、且つ酸化物絶縁層４６６にド
レイン電極層４０９ｂに達するコンタクトホール４３７を形成する。
さらに、酸化物絶縁層４６６上に導電膜を形成し、フォトリソグラフィ工程によりレジス
トマスク４５５ａ、４５５ｂ、４５５ｃを形成し、選択的にエッチングを行ってソース電
極層４９５ａ、ドレイン電極層４９５ｂ、及び導電層４９５ｃを形成する（図４６（Ａ）
参照）。
なお、このときのエッチング工程は、下層の低抵抗ソース領域４４６ａ、低抵抗ドレイン
領域４４６ｂ、ソース電極層４４７ａ、ドレイン電極層４４７ｂ、酸化物半導体層４６２
及び酸化物半導体層４７２がエッチングされないことが好ましく、エッチングされないよ
うに、エッチング条件を適宜設定すればよい。例えば、エッチング時間を制御すればよい
。
また、酸化物半導体層４６２及び４７２を構成する材料並びに低抵抗ソース領域４４６ａ
及び低抵抗ドレイン領域４４６ｂ、ソース電極層４４７ａ、ドレイン電極層４４７ｂを構
成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好ましい。例え
ば、酸化物半導体層を構成する材料として、Ｓｎを含む金属酸化物材料（例えばＳｎＺｎ
Ｏｘ、又はＳｎＧａＺｎＯｘなど）を用い、酸化物導電層を構成する材料としてＡｌ－Ｚ
ｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材料、Ｚｎ－Ｏ系材料などを用いればよい。このよ
うな酸化亜鉛を主成分とする材料は、例えばアルカリ性溶液を用いてエッチングすること
ができる。また、Ａｌ－Ｚｎ－Ｏ系材料、Ａｌ－Ｚｎ－Ｏ－Ｎ系材料などアルミニウムが
含まれる材料を用いる場合には、エッチングに用いられたレジストマスクを除去する際に
酸化物導電層が一緒に除去されない方法を用いてレジストマスクを除去することが好まし
い。例えばドライエッチングによりレジストマスクを除去することにより、酸化物導電層
が除去されずにレジストマスクを除去することができる。
次に、レジストマスク４５５ａ乃至４５５ｃを除去した後ソース電極層４９５ａ、ドレイ
ン電極層４９５ｂ、及び導電層４９５ｃ並びに酸化物絶縁層４６６上に平坦化絶縁層４５
４を形成し、フォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
５４のエッチングによりドレイン電極層４４７ｂに達するコンタクトホール４９４を形成
する（図４６（Ｂ）参照）。
次に、レジストマスクを除去した後、透光性を有する導電膜を成膜し、フォトリソグラフ
ィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電
極層４７７を形成する。
以上の工程により、６枚のマスクを用いて、同一基板上に薄膜トランジスタ４９０及び薄
膜トランジスタ４７０をそれぞれ駆動回路又は画素部に作り分けて作製することができ、
また実施の形態６の作製工程よりマスク数を低減することができる。駆動回路の薄膜トラ
ンジスタ４９０は、高抵抗ソース領域４６４ａ、高抵抗ドレイン領域４６４ｂ、及びチャ
ネル形成領域４６３を含む酸化物半導体層４６２を含む薄膜トランジスタであり、画素部
の薄膜トランジスタ４７０は、高抵抗ソース領域４７４ａ、高抵抗ドレイン領域４７４ｂ
、及びチャネル形成領域４７３を含む酸化物半導体層４７２を含む薄膜トランジスタであ
る。薄膜トランジスタ４９０及び薄膜トランジスタ４７０は、高電界が印加されても高抵
抗ソース領域４６４ａ、高抵抗ドレイン領域４６４ｂ、高抵抗ソース領域４７４ａ、高抵
抗ドレイン領域４７４ｂがバッファとなり局所的な電界集中が生じず、トランジスタの絶
縁耐圧を向上させた構成となっている。
また、本実施の形態の半導体装置の作製方法では、駆動回路の薄膜トランジスタにおいて
、ソース電極層、ドレイン電極層と同一工程で、半導体層のチャネル形成領域に重なる導
電層を形成することができる。これにより、工程数を増やすことなく作製することができ
る。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、実施の形態１に示したアクティブマトリクス基板を用いて、アクティ
ブマトリクス型の液晶表示装置を作製する一例を示す。なお、本実施の形態は実施の形態
２乃至７で示したアクティブマトリクス基板にも適用することができる。
アクティブマトリクス基板の断面構造の一例を図７（Ａ）に示す。
実施の形態１乃至実施の形態７では、同一基板上に駆動回路の薄膜トランジスタと画素部
の薄膜トランジスタを図示したが、本実施の形態では、それら薄膜トランジスタに加え、
保持容量、ゲート配線、ソース配線の端子部、配線交差部も図示して説明する。容量、ゲ
ート配線、ソース配線の端子部、配線交差部は、実施の形態１乃至実施の形態７に示す半
導体装置の作製工程のいずれかと同じ工程で形成することができ、フォトマスク枚数の増
加や、工程数の増加することなく作製することができる。また、画素部の表示領域となる
部分においては、ゲート配線、ソース配線、及び容量配線層は全て透光性を有する導電膜
で形成されており、高い開口率を実現している。また、表示領域でない部分のソース配線
層は、配線抵抗を低抵抗とするため金属配線を用いることができる。なお、本実施の形態
では、駆動回路の薄膜トランジスタの一例として図４３に示す薄膜トランジスタ４４０を
用いる場合について説明し、画素部の薄膜トランジスタの一例として図４３に示す薄膜ト
ランジスタ４２０を用いる場合について説明するが、これに限定されるものではない。
図７（Ａ）において、薄膜トランジスタ２１０は、駆動回路に設けられる薄膜トランジス
タであり、画素電極層２２７と電気的に接続する薄膜トランジスタ２２０は、画素部に設
けられる薄膜トランジスタである。
基板２００上方に形成される薄膜トランジスタ２２０として、本実施の形態では、図４３
の薄膜トランジスタ４４０と同じ構造を用いる。
薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料、及び同じ工程で形成
される容量配線層２３０は、誘電体となるゲート絶縁層２０２を介して容量電極層２３１
と重なり、保持容量を形成する。なお、容量電極層２３１は、薄膜トランジスタ２２０の
ソース電極層又はドレイン電極層と同じ透光性を有する材料、及び同じ工程で形成される
。従って、薄膜トランジスタ２２０が透光性を有していることに加え、それぞれの保持容
量も透光性を有するため、開口率を向上させることができる。
保持容量が透光性を有することは、開口率を向上させる上で重要である。特に１０インチ
以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の高
精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。また
、薄膜トランジスタ２２０及び保持容量の構成部材に透光性を有する膜を用いることで、
広視野角を実現するため、１画素を複数のサブピクセルに分割しても高い開口率を実現す
ることができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとるこ
とができ、表示領域の面積を十分に確保することができる。例えば、一つの画素内に２～
４個のサブピクセル及び保持容量を有する場合、薄膜トランジスタが透光性を有している
ことに加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができ
る。
なお、保持容量は、画素電極層２２７の下方に設けられ、容量電極層２３１が画素電極層
２２７と電気的に接続される。
本実施の形態では、容量電極層２３１、及び容量配線層２３０を用いて保持容量を形成す
る例を示したが、保持容量を形成する構造については特に限定されない。例えば、容量配
線層を設けず、画素電極層を隣り合う画素のゲート配線と平坦化絶縁層、酸化物絶縁層、
及びゲート絶縁層を介して重ねて保持容量を形成してもよい。
また、図７（Ａ）において保持容量は、大きな容量を形成するため、容量配線と容量電極
の間にゲート絶縁層２０２のみとしており、配線交差部は、寄生容量を低減するためにゲ
ート配線層２３２とその上方に形成される配線の間にゲート絶縁層２０２と酸化物絶縁層
２６６とを設けている。なお、保持容量を大きくするためには、ゲート絶縁層の膜厚を薄
くすることが好ましいため、酸化物絶縁層２６６の選択的なエッチングの際に容量配線上
のゲート絶縁層を薄膜化させた構成としてもよい。
また、ゲート配線、ソース配線、及び容量配線層は画素密度に応じて複数本設けられるも
のである。また、端子部においては、ゲート配線と同電位の端子電極、ソース配線と同電
位の端子電極、容量配線層と同電位の端子電極などが複数並べられて配置される。それぞ
れの端子電極の数は、それぞれ任意な数で設ければよいものとし、実施者が適宣決定すれ
ばよい。
端子部において、ゲート配線と同電位の端子電極は、画素電極層２２７と同じ透光性を有
する材料で形成することができる。ゲート配線と同電位の端子電極は、ゲート配線に達す
るコンタクトホールを介してゲート配線と電気的に接続される。ゲート配線に達するコン
タクトホールは、薄膜トランジスタ２２０のドレイン電極層と、画素電極層２２７とを電
気的に接続するためのコンタクトホールと同じフォトマスクを用い、平坦化絶縁層２０４
、酸化物絶縁層２６６、ゲート絶縁層２０２を選択的にエッチングして形成する。
また、駆動回路の薄膜トランジスタ２１０のゲート電極層は、酸化物半導体層の上方に設
けられた導電層４０５ｃと電気的に接続させる構造としてもよい。その場合には、薄膜ト
ランジスタ２２０のドレイン電極層と、画素電極層２２７とを電気的に接続するためのコ
ンタクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、酸化物絶縁層２６６、
ゲート絶縁層２０２を選択的にエッチングしてコンタクトホールを形成する。このコンタ
クトホールを介して導電層４０５ｃと駆動回路の薄膜トランジスタ２１０のゲート電極層
とを電気的に接続する。
また、駆動回路の端子電極層２３４と同電位の端子電極層２３５は、画素電極層２２７と
同じ透光性を有する材料で形成することができる。端子電極層２３５は、端子電極層２３
４に達するコンタクトホールを介して端子電極層２３４と電気的に接続される。端子電極
層２３４は金属配線であり、薄膜トランジスタ２１０のソース電極層と同じ材料、同じ工
程で形成され、同電位である。
また、容量配線層２３０と同電位の第３の端子電極は、画素電極層２２７と同じ透光性を
有する材料で形成することができる。また、容量配線層２３０に達するコンタクトホール
は、容量電極層２３１が画素電極層２２７と電気的に接続するためのコンタクトホールと
同じフォトマスク、同じ工程で形成することができる。
また、アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリク
ス基板と、対向電極（対向電極層ともいう）が設けられた対向基板との間に液晶層を設け
、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向
電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気
的に接続する第４の端子電極を端子部に設ける。この第４の端子電極は、共通電極を固定
電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。第４の端子電極は、画素電
極層２２７と同じ透光性を有する材料で形成することができる。
また、駆動回路の薄膜トランジスタ２１０のゲート電極層又はゲート電極層と同電位の端
子電極と、駆動回路の薄膜トランジスタ２１０のドレイン電極層又はドレイン電極層と同
電位の端子電極とは、ゲート絶縁層２０２をエッチングして設けられたコンタクトホール
を介して電気的に接続させることができる。例えば図７に示すように、電極２７２は、ゲ
ート絶縁層２０２に設けられたコンタクトホールを介して電極２７１に電気的に接続させ
ることができる。このとき酸化物絶縁層２６６の一部を除去しておくとよい。これにより
良好なコンタクトを得ることができ、接触抵抗を低減することができる。よって開口の数
の低減、開口の数の低減による占有面積の縮小を図ることができる。
また、図７では、駆動回路の薄膜トランジスタ２１０のゲート電極層又はゲート電極層と
同電位の端子電極と、ドレイン電極層又はドレイン電極層と同電位の端子電極とが、ゲー
ト絶縁層２０２に設けられたコンタクトホールを介して電気的に接続される例について説
明したが、これに限定されず、画素部の薄膜トランジスタ２２０のゲート電極層又はゲー
ト電極層と同電位の端子電極と、ドレイン電極層又はドレイン電極層と同電位の端子電極
とが、ゲート絶縁層２０２に設けられたコンタクトホールを介して電気的に接続される構
造にすることもできる。
また、薄膜トランジスタ２２０のソース電極層と薄膜トランジスタ２１０のソース電極層
とを電気的に接続する構成は特に限定されず、例えば、薄膜トランジスタ２２０のソース
電極層と薄膜トランジスタ２１０のソース電極層を接続する接続電極を画素電極層２２７
と同じ工程で形成してもよい。また、表示領域でない部分において、薄膜トランジスタ２
２０のソース電極層と薄膜トランジスタ２１０のソース電極層を接触して重ねる構成とし
てもよい。
なお、駆動回路のゲート配線層２３２の断面構造を図７（Ａ）に示している。本実施の形
態は、１０インチ以下の小型の液晶表示パネルの例であるため、駆動回路のゲート配線層
２３２は、薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料を用いてい
る。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、又はその他の電極層
や、その他の配線層に同じ材料を用いれば共通のスパッタリングターゲットや共通の製造
装置を用いることができ、その材料コスト及びエッチング時に使用するエッチャント（又
はエッチングガス）に要するコストを低減することができ、結果として製造コストを削減
することができる。
また、図７（Ａ）の構造において、平坦化絶縁層２０４として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
また、図７（Ｂ）に、図７（Ａ）とは一部異なる断面構造を示す。図７（Ｂ）は、図７（
Ａ）と平坦化絶縁層２０４が存在しない点以外は同じであるため、同じ箇所には同じ符号
を用い、同じ箇所の詳細な説明は省略する。図７（Ｂ）では、酸化物絶縁層２６６に接し
て画素電極層２２７、導電層４０５ｃを形成し、端子電極層２３４上に端子電極層２３５
を形成する。
図７（Ｂ）の構造とすると、平坦化絶縁層２０４の工程を省略することができる。
（実施の形態９）
本実施の形態では、液晶表示パネルのサイズが１０インチを超え、６０インチ、さらには
１２０インチとする場合には透光性を有する配線の配線抵抗が問題となる恐れがあるため
、ゲート配線の一部を金属配線として配線抵抗を低減する例を示す。
なお、図８（Ａ）は図７（Ａ）と同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は
省略する。なお、本実施の形態は実施の形態１乃至７で示したアクティブマトリクス基板
に適用することができる。
図８（Ａ）は、駆動回路のゲート配線の一部を金属配線とし、薄膜トランジスタ２１０の
ゲート電極層と同じ透光性を有する配線と接して形成する例である。なお、金属配線を形
成するため、実施の形態８に比べ、フォトマスクの数は増える。
まず、基板２００上に脱水化又は脱水素化のための第１の加熱処理に耐えることのできる
耐熱性導電性材料膜（膜厚１００ｎｍ以上５００ｎｍ以下）を形成する。
本実施の形態では、膜厚３７０ｎｍのタングステン膜と膜厚５０ｎｍの窒化タンタル膜を
形成する。ここでは導電膜を窒化タンタル膜とＷ膜との積層としたが、特に限定されず、
Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜、又は上述した元素を成分とする窒化物で形成
する。耐熱性導電性材料膜は、上述した元素を含む単層に限定されず、二層以上の積層を
用いることができる。
第１のフォトリソグラフィ工程により金属配線を形成し、第１の金属配線層２３６と第２
の金属配線層２３７を形成する。タングステン膜及び窒化タンタル膜のエッチングにはＩ
ＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）
エッチング法を用いるとよい。ＩＣＰエッチング法を用い、エッチング条件（コイル型の
電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適
宜調節することによって所望のテーパー形状に膜をエッチングすることができる。第１の
金属配線層２３６と第２の金属配線層２３７をテーパー形状とすることで上に接して形成
する透光性を有する導電膜の成膜不良を低減することができる。
次に、透光性を有する導電膜を形成した後、第２のフォトリソグラフィ工程によりゲート
配線層２３８、薄膜トランジスタ２１０のゲート電極層、薄膜トランジスタ２２０のゲー
ト電極層を形成する。透光性を有する導電膜は、実施の形態１に記載の可視光に対して透
光性を有する導電材料を用いる。
なお、透光性を有する導電膜の材料によっては、例えば、ゲート配線層２３８が第１の金
属配線層２３６又は第２の金属配線層２３７に接する界面があると、後の熱処理などによ
って酸化膜が形成され、接触抵抗が高くなる恐れがあるため、第２の金属配線層２３７は
第１の金属配線層２３６の酸化を防ぐ窒化金属膜を用いることが好ましい。
次に、実施の形態１乃至実施の形態７のいずれかの工程と同じ工程でゲート絶縁層、酸化
物半導体層などを形成する。以降の工程は、実施の形態１に従ってアクティブマトリクス
基板を作製する。
また、本実施の形態では、平坦化絶縁層２０４を形成した後、フォトマスクを用いて端子
部の平坦化絶縁層を選択的に除去する例を示す。端子部においては、平坦化絶縁層が存在
しないほうが、ＦＰＣとの良好な接続を行う上で好ましい。
また、配線交差部は、寄生容量を低減するためにゲート配線層２３８とその上方に形成さ
れる配線の間にゲート絶縁層２０２と酸化物絶縁層２６６とを設けている。なお、保持容
量を大きくするためには、ゲート絶縁層の膜厚を薄くすることが好ましいため、酸化物絶
縁層２６６の選択的なエッチングの際に容量配線上のゲート絶縁層を薄膜化させた構成と
してもよい。
図８（Ａ）では、端子電極層２３５は、端子電極層２３４上に形成される。また、図８（
Ａ）では、第２の金属配線層２３７の一部と重なるゲート配線層２３８を示したが、第１
の金属配線層２３６及び第２の金属配線層２３７の全部を覆うゲート配線層としてもよい
。即ち、第１の金属配線層２３６及び第２の金属配線層２３７は、ゲート配線層２３８を
低抵抗化するための補助配線ということができる。
また、端子部において、ゲート配線と同電位の第１の端子電極層２３４は、保護絶縁層２
０３上に形成され、第２の金属配線層２３７と電気的に接続する。端子部から引き回す配
線も金属配線で形成する。
また、表示領域でない部分のゲート配線層、容量配線層は、配線抵抗を低抵抗とするため
金属配線、即ち、第１の金属配線層２３６及び第２の金属配線層２３７を補助配線として
用いることもできる。
また、駆動回路の薄膜トランジスタのゲート電極層又はゲート電極層と同電位の端子電極
と、駆動回路の薄膜トランジスタのドレイン電極層又はドレイン電極層と同電位の端子電
極とは、ゲート絶縁層２０２をエッチングして設けられたコンタクトホールを介して電気
的に接続させることができる。例えば図８に示すように電極２７２は、ゲート絶縁層２０
２に設けられたコンタクトホールを介して上部にゲート配線層２８３が設けられた金属配
線層２８１及び金属配線層２８２の積層に電気的に接続させることができる。このとき酸
化物絶縁層２６６の一部は、予め除去しておいてもよい。これにより良好なコンタクトを
得ることができ、接触抵抗を低減することができる。よって開口の数の低減、開口の数の
低減による占有面積の縮小を図ることができる。
また、図８では、駆動回路の薄膜トランジスタのゲート電極層又はゲート電極層と同電位
の端子電極と、ドレイン電極層又はドレイン電極層と同電位の端子電極とが、ゲート絶縁
層２０２に設けられたコンタクトホールを介して電気的に接続される例について説明した
が、これに限定されず、画素部の薄膜トランジスタのゲート電極層又はゲート電極層と同
電位の端子電極と、ドレイン電極層又はドレイン電極層と同電位の端子電極とが、ゲート
絶縁層２０２に設けられたコンタクトホールを介して電気的に接続される構造にすること
もできる。
また、図８（Ｂ）に、図８（Ａ）とは一部異なる断面構造を示す。図８（Ｂ）は、図８（
Ａ）と駆動回路の薄膜トランジスタのゲート電極層の材料が異なる点以外は同じであるた
め、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図８（Ｂ）は、駆動回路の薄膜トランジスタのゲート電極層を金属配線とする例である。
駆動回路においては、ゲート電極層は透光性を有する材料に限定されない。
図８（Ｂ）において、駆動回路の薄膜トランジスタ２４０は金属配線層２４１上に金属配
線層２４２が積層されたゲート電極層とする。なお、金属配線層２４１は、金属配線層２
３６と同じ材料、同じ工程で形成することができる。また、金属配線層２４２は、第２の
金属配線層２３７と同じ材料、同じ工程で形成することができる。
また、金属配線層２４１を導電層４０５ｃと電気的に接続する場合、金属配線層２４１の
酸化を防ぐための金属配線層２４２が窒化金属膜であることが好ましい。
本実施の形態では、金属配線を一部用いて配線抵抗を低減し、液晶表示パネルのサイズが
１０インチを超え、６０インチ、さらには１２０インチとする場合であっても表示画像の
高精細化を図り、高い開口率を実現することができる。
（実施の形態１０）
本実施の形態では、保持容量の構成について、実施の形態８と異なる例を図９（Ａ）及び
図９（Ｂ）に示す。図９（Ａ）は、図７（Ａ）と保持容量の構成が異なる点以外は同じで
あるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、図９
（Ａ）では画素部の薄膜トランジスタ２２０と保持容量の断面構造を示す。
図９（Ａ）は、誘電体を酸化物絶縁層２６６、保護絶縁層２０３、及び平坦化絶縁層２０
４とし、画素電極層２２７と、該画素電極層２２７と重なる容量電極層２３１とで保持容
量を形成する例である。容量電極層２３１は、画素部の薄膜トランジスタ２２０のソース
電極層と同じ透光性を有する材料、及び同じ工程で形成されるため、薄膜トランジスタ２
２０のソース配線層と重ならないようにレイアウトされる。
図９（Ａ）に示す保持容量は、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
また、図９（Ｂ）は、図９（Ａ）と異なる保持容量の構成の例である。図９（Ｂ）も、図
７（Ａ）と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用
い、同じ箇所の詳細な説明は省略する。
図９（Ｂ）は、容量配線層２３０と、該容量配線層２３０と重なる酸化物半導体層２５１
と容量電極層２３１との積層で保持容量を形成する例である。また、酸化物半導体層２５
１は、容量電極層２３１下に接して積層されており、保持容量の一方の電極として機能す
る。なお、容量電極層２３１は、薄膜トランジスタ２２０のソース電極層又はドレイン電
極層と同じ透光性を有する材料、同じ工程で形成する。また、容量配線層２３０は、薄膜
トランジスタ２２０のゲート電極層と同じ透光性を有する材料、同じ工程で形成されるた
め、薄膜トランジスタ２２０のゲート配線層と重ならないようにレイアウトされる。
また、容量電極層２３１は画素電極層２２７と電気的に接続されている。
図９（Ｂ）に示す保持容量も、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
図９（Ａ）及び図９（Ｂ）に示す保持容量は、透光性を有しており、ゲート配線の本数を
増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、十分な容量を
得ることができ、且つ、高い開口率を実現することができる。
本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する半導体
装置の例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態７に従って形成する
。また、実施の形態１乃至実施の形態７に示す薄膜トランジスタはｎチャネル型ＴＦＴで
あるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部
を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃ
ｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御
ＩＣともいう）に接続されている。
図１４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、第１の走査線駆動回路用クロッ
ク信号（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆
動回路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）
（スタートパルスともいう）、第２の走査線駆動回路用クロック信号（ＧＣＫ２）を供給
する。また、タイミング制御回路５３０５は、信号線駆動回路５３０４に対し、一例とし
て、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ
）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ
）を供給する。なお各クロック信号は、周期のずれた複数のクロック信号でもよいし、ク
ロック信号を反転させた信号（ＣＫＢ）とともに供給されるものであってもよい。なお、
第１の走査線駆動回路５３０２と第２の走査線駆動回路５３０３との一方を省略すること
が可能である。
図１４（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを
図ることができる。
また、実施の形態１乃至実施の形態７に示す薄膜トランジスタは、ｎチャネル型ＴＦＴで
ある。図１５（Ａ）、図１５（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の
構成、動作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、複数のスイッチング回路を有する。スイッチング回路５６
０２＿１～５６０２＿Ｎ（Ｎは２以上の自然数）は、各々、薄膜トランジスタ５６０３＿
１～５６０３＿ｋ（ｋは２以上の自然数）という複数のトランジスタを有する。薄膜トラ
ンジスタ５６０３＿１～５６０３＿ｋが、Ｎチャネル型ＴＦＴである例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１～５６０３＿ｋの第１端子は、各々、配線５６０４＿１
～５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１～５６０３＿ｋの第２端子
は、各々、信号線Ｓ１～Ｓｋと接続される。薄膜トランジスタ５６０３＿１～５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１～５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１～５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１～５６０４＿ｋと信号線Ｓ１～Ｓｋ
との導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿
１～５６０４＿ｋの電位を信号線Ｓ１～Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１～５６０３＿ｋは、各々、配線５６０４＿１～５６０４＿ｋ
と信号線Ｓ１～Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１～５６０４＿ｋ
の電位を信号線Ｓ１～Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１～５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１～５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図１５（Ａ）の信号線駆動回路の動作について、図１５（Ｂ）のタイミングチャー
トを参照して説明する。図１５（Ｂ）には、信号Ｓｏｕｔ＿１～Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１～Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１～Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１～Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１～５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１～期間ＴＮに分割される。期間Ｔ１～ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１～期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１～５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１～５６０３＿ｋはオンになるので、配線５６０４＿１～５６０４＿ｋと、信
号線Ｓ１～Ｓｋとが導通状態になる。このとき、配線５６０４＿１～５６０４＿ｋには、
Ｄａｔａ（Ｓ１）～Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）～Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１～５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目～ｋ列目の画素に書き込まれる。こうして、期間Ｔ１～ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃
至実施の形態７に示す薄膜トランジスタで構成される回路を用いることが可能である。こ
の場合、シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型、又
はＰチャネル型のいずれかの極性のみで構成することができる。
さらに、走査線駆動回路及び信号線駆動回路の一部、又は走査線駆動回路若しくは信号線
駆動回路の一部に用いるシフトレジスタの一例について説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバ
ッファ等を有していてもよい。走査線駆動回路において、シフトレジスタにクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給さ
れる。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そ
して、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッフ
ァは大きな電流を流すことが可能なものが用いられる。
さらに、走査線駆動回路及び信号線駆動回路の一部、又は走査線駆動回路若しくは信号線
駆動回路の一部に用いるシフトレジスタの一形態について図１６及び図１７を用いて説明
する。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（
Ｎは３以上の自然数）を有している（図１６（Ａ）参照）。図１６（Ａ）に示すシフトレ
ジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の
配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２
、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信
号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からの
スタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎの
パルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回
路１０＿（ｎ－１）からの信号（前段信号ＯＵＴ（ｎ－１）という）が入力される。また
第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信
号が入力され、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２
）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が
入力される。従って、各段のパルス出力回路からは、後段及び／又は二つ前段のパルス出
力回路に入力するための第１の出力信号ＯＵＴ（１）（ＳＲ）～ＯＵＴ（Ｎ）（ＳＲ）、
別の回路等に入力される第２の出力信号ＯＵＴ（１）～ＯＵＴ（Ｎ）が出力される。なお
、図１６（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ
（ｎ＋２）が入力されないため、一例としては、別途第２のスタートパルスＳＰ２、第３
のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）～第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第
１のクロック信号（ＣＫ１）～第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ
、ＳＣＫということもあるが、ここではＣＫとして説明を行う。
第１の入力端子２１、第２の入力端子２２、及び第３の入力端子２３は、第１の配線１１
～第４の配線１４のいずれかと電気的に接続されている。例えば、図１６（Ａ）において
、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接
続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３
が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、
第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の
配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続され
ている。
第１のパルス出力回路１０＿１～第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１６（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力される。
なお第１のパルス出力回路１０＿１～第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上
記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。なお、本明細
書において、薄膜トランジスタが半導体層を介して二つのゲート電極を有する場合、半導
体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方のゲート電極を上
方のゲート電極とも呼ぶ。
酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。４端子の薄膜トランジスタの
しきい値電圧は、薄膜トランジスタのチャネル形成領域の上下にゲート絶縁膜を介してゲ
ート電極を設け、上方及び／または下方のゲート電極の電位を制御することにより所望の
値に制御することができる。
次に、パルス出力回路の具体的な回路構成の一例について、図１６（Ｃ）で説明する。
第１のパルス出力回路１０＿１は、第１のトランジスタ３１～第１３のトランジスタ４３
を有している。また、上述した第１の入力端子２１～第５の入力端子２５、及び第１の出
力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される電源線５
１、第２の高電源電位ＶＣＣが供給される電源線５２、第３の低電源電位ＶＳＳが供給さ
れる電源線５３から、第１のトランジスタ３１～第１３のトランジスタ４３に信号、又は
電源電位が供給される。ここで図１６（Ｃ）における各電源線の電源電位の大小関係は、
第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源電位ＶＣＣは
第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（ＣＫ１）～第
４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号である
が、Ｈレベルのときの電位がＶＤＤ、Ｌレベルのときの電位がＶＳＳであるとする。なお
、電源線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に
影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることが
でき、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお、
第１のトランジスタ３１～第１３のトランジスタ４３のうち、第１のトランジスタ３１、
第６のトランジスタ３６乃至第９のトランジスタ３９には、４端子のトランジスタを用い
ることが好ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトラン
ジスタ３９の動作は、トランジスタ３３のゲート電極及びトランジスタ４０のゲート電極
の電位を、制御信号によって切り替えることが求められるトランジスタであり、ゲート電
極に入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでより
パルス出力回路の誤動作を低減することができる。そのため、４端子のトランジスタを用
いることによりしきい値電圧を制御することができ、誤動作がより低減できるパルス出力
回路とすることができる。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、薄膜トランジスタは、ゲートと重畳した領域にチャネル
領域が形成される半導体領域（チャネル形成領域ともいう）を有し、ゲートの電位を制御
することにより、チャネル領域を介してドレインとソースの間に流れる電流を制御するこ
とができる。ここで、ソースとドレインとは、薄膜トランジスタの構造や動作条件等によ
って変わるため、いずれがソース又はドレインであるかを限定することが困難である。そ
こで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場
合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合があ
る。
図１６（Ｃ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接
続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極
（第１のゲート電極及び第２のゲート電極）が第４の入力端子２４に電気的に接続されて
いる。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子
が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子
が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接
続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、
第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、
第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート
電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の
入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線
５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第
２のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８
の第２端子に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）
が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子
が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気
的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第２の入力端子
２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジ
スタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端
子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に
電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が電源線５２
に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２
１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極
が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ
４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電
気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端
子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され
、ゲート電極が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲー
ト電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５
３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極
が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に電
気的に接続されている。
図１６（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢ
とする。
なお、図１６（Ｃ）、図１７（Ａ）において、ノードＡを浮遊状態とすることによりブー
トストラップ動作を行うための、容量素子を別途設けてもよい。またノードＢの電位を保
持するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１７（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図１７（Ｂ）に示す。なお、シフトレジスタが走査線駆動回路である
場合、図１７（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相
当する。
なお、図１７（Ａ）に示すように、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以
下のような利点がある。
ゲート電極に第２の電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブート
ストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２端子
であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして、第
１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。そのため
、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間とも
に、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタの劣
化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電位は
上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないようにする
ことができる。つまり、第９のトランジスタ３９を設けることにより、第１のトランジス
タ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることができ
る。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１のゲー
トとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる第１
のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、これによりトランジスタ数を削減することができる。
また、第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物
半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及
び電界効果移動度を高めることができると共に、劣化の度合いを低減することができるた
め、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタ、
アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されるこ
とによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給す
る電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き
回す電源線の数を低減することができるため、回路の小型化を図ることができる。
なお、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）
に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲー
ト電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２
のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジ
スタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３
によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏
する。この時、図１７（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及
び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８
のトランジスタ３８がオンの状態、次に第７のトランジスタ３７がオフ、第８のトランジ
スタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３
の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲー
ト電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して
２回生じることとなる。一方、図１７（Ａ）に示すシフトレジスタにおいて、第７のトラ
ンジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３
７がオン、第８のトランジスタ３８がオフの状態、次に、第７のトランジスタ３７がオフ
、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第
３の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトラン
ジスタ３８のゲート電極の電位の低下による一回に低減することができる。そのため、第
７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の
入力端子２３からクロック信号が供給され、第８のトランジスタ３８のゲート電極（第１
のゲート電極及び第２のゲート電極）に第２の入力端子２２からクロック信号が供給され
る結線関係とすることが好適である。なぜなら、ノードＢの電位の変動回数が低減され、
まらノイズを低減することができるからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
（実施の形態１２）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜ト
ランジスタを有する駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、シス
テムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によっ
て輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど
、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の画素に備える。素子基板は、具体的には
、表示素子の画素電極（画素電極層ともいう）のみが形成された状態であってもよいし、
画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状
態であってもよいし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、若しくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）テープ、若しくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付け
られたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール
、又は表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が
直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１０を用いて
説明する。図１０（Ａ１）及び図１０（Ａ２）は、薄膜トランジスタ４０１０、４０１１
、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材
４００５によって封止した、パネルの平面図であり、図１０（Ｂ）は、図１０（Ａ１）（
Ａ２）のＭ－Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図１０（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１
１と、を例示している。薄膜トランジスタ４０１０、４０１１上には酸化物絶縁層４０４
１、保護絶縁層４０２０、及び絶縁層４０２１が順に設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至７で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４０１１としては、例えば実施の形態１乃至７で示した薄膜トランジスタ４１０、４
４０、４４９、４６０、４９０、又は４９２を用いることができ、画素用の薄膜トランジ
スタ４０１０としては、例えば実施の形態１乃至７で示した薄膜トランジスタ４２０、４
５１、４７０、又は４９３を用いることができる。本実施の形態において、薄膜トランジ
スタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０はＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローティング状態であっ
てもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は、第２の基板４
００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８
とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対
向電極層４０３１には、それぞれ配向膜として機能する酸化物絶縁層４０３２、４０３３
が設けられ、酸化物絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、又はアクリル樹脂フィ
ルムを用いることができる。
またスペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状のスペー
サであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制
御するために設けられている。なおスペーサ４０３５として球状のスペーサを用いてもよ
い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる
共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電
性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。な
お、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、本実施の形態の液晶表示装置を、透過型液晶表示装置又は半透過型液晶表示装置と
しても適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層（カラーフィルタともいう）、表示素子に用いる電極層という順に設ける例を示す
が、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形
態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。
薄膜トランジスタ４０１１は、チャネル形成領域を含む半導体層に接して酸化物絶縁層４
０４１が形成されている。酸化物絶縁層４０４１は、例えば実施の形態１で示した酸化物
絶縁層４１６と同様な材料及び方法で形成すればよい。ここでは、酸化物絶縁層４０４１
として、実施の形態１と同様にスパッタリング法により酸化珪素膜を形成する。
また、酸化物絶縁層４０４１上に保護絶縁層４０２０が形成されている。保護絶縁層４０
２０は、実施の形態１で示した保護絶縁層４０３と同様な材料及び方法で形成することが
できる。ここでは、保護絶縁層４０２０として、ＰＣＶＤ法により窒化珪素膜を形成する
。
また、薄膜トランジスタの表面凹凸を低減するため、保護絶縁層４０２０上に平坦化絶縁
膜として機能する絶縁層４０２１を形成する。絶縁層４０２１としては、実施の形態１で
示した平坦化絶縁層４０４と同様な材料及び方法で形成すればよく、ポリイミド、アクリ
ル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）や、ドクターナイフ、ロールコーター、カーテンコータ
ー、ナイフコーター等の器具を用いることができる。絶縁層４０２１の焼成工程と半導体
層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリン又はその誘導体、ポリピロール又はその誘導体、ポリチオフェン又はそ
の誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４０
０２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５は、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１１のソース電極層及びドレイ
ン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実
装してもよい。
図１９は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いた半
導体装置として液晶表示モジュールを構成する一例を示している。
図１９は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、及び着色層２６０５が設けられ表示領域が形成される。着色層２６０
５は、カラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対
応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０
１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源
は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブ
ル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コント
ロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間
に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１３）
半導体装置の一形態として電子ペーパーの例を示す。
実施の形態１乃至７の薄膜トランジスタは、スイッチング素子と電気的に接続する素子を
利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳
動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示
装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒又は溶質に複
数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカ
プセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する
ものである。なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移
動しない。また、第１の粒子の色と第２の粒子の色は異なる（無色を含む）。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置に必要な偏光板及び対向基板は、必要なく、厚さや重さが低減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクは、ガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至７の薄膜ト
ランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子及び第２の粒子は、導電体材料、絶縁体材料、半
導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクト
ロクロミック材料、磁気泳動材料から選ばれた一種の材料、又はこれらの複合材料を用い
ればよい。
図１８は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。薄膜ト
ランジスタ５８１は、実施の形態１で示す薄膜トランジスタと同様に作製でき、酸化物半
導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２乃至７で示す薄
膜トランジスタも薄膜トランジスタ５８１として適用することもできる。
図１８の電子ペーパーは、ツイストボール表示方式を用いた例である。ツイストボール表
示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電
極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせ
ての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１は、ボトムゲート構造の薄膜トランジ
スタであり、半導体層と接する絶縁層５８３、及び絶縁層５８４に覆われている。薄膜ト
ランジスタ５８１のソース電極層又はドレイン電極層は第１の電極層５８７と、絶縁層５
８３、絶縁層５８４、絶縁層５８５に形成する開口で接しており電気的に接続している。
第１の電極層５８７と基板５９６上に形成された第２の電極層５８８との間には、黒色領
域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４
を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は、樹脂等の充填材５９
５で充填されている。第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共
通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設け
られる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置され
る導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができ
る。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白又は黒を表示することができる。この原
理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている
。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であ
り、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、
表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であ
るため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備す
る半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが
可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１４）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここで
はエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセン
スを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって
区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔が
それぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリ
ア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらに
それを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する
局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図１２は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４、及び容量素子６４０３を有している。スイッチング用トランジスタ６
４０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極及びドレイン
電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他
方）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ
６４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電
極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に
接続されている。発光素子６４０４の第２電極は、共通電極６４０８に相当する。共通電
極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）は、低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが挙
げられる。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光
素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電
位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位
を設定する。
なお、容量素子６４０３は、駆動用トランジスタ６４０２のゲート容量を代用して省略す
ることも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形
成領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合、駆動用トランジスタ６４０２のゲート電極には、
駆動用トランジスタ６４０２が十分にオンにするか、オフにするかの二つの状態となるよ
うなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は、線形領域で動作さ
せる。駆動用トランジスタ６４０２は、線形領域で動作させるため、電源線６４０７の電
圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極に印加する。なお、信号線
６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧を印加
する。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１２と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４
０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子
６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方
向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するような
ビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トラ
ンジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トラン
ジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光
素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１２に示す画素構成は、これに限定されない。例えば、図１２に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１３を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１３（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１乃至実施の形態７で示す薄膜トランジスタと同様に作製でき、酸化物半導体層
を含む信頼性の高い薄膜トランジスタである。
薄膜トランジスタ及び発光素子は、基板上に形成される。発光素子は、発光を取り出すた
めに少なくとも陽極又は陰極の一方が透明であればよい。発光素子としては、基板とは逆
側の面から発光を取り出す上面射出構造の発光素子や、基板側の面から発光を取り出す下
面射出構造の発光素子や、基板側及び基板とは反対側の面から発光を取り出す両面射出構
造の発光素子があり、どの射出構造の発光素子にも図１２に示す画素構成を適用すること
ができる。
下面射出構造の発光素子について図１３（Ａ）を用いて説明する。
ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出す
る場合の、画素の断面図を示す。図１３（Ａ）では、ＴＦＴ７０１１と電気的に接続され
た透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が形成されてお
り、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、透光
性を有する導電膜７０１７は、酸化物絶縁層７０３１、保護絶縁層７０３５及び絶縁層７
０３２に形成されたコンタクトホールを介してＴＦＴ７０１１のドレイン電極層と電気的
に接続されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
また、陰極７０１３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類
金属、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土
類金属等が好ましい。図１３（Ａ）では、陰極７０１３の膜厚は、光を透過する程度（好
ましくは、５ｎｍ～３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム
膜を、陰極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と陰極７０１３を形成してもよく、この場合、同じマス
クを用いてエッチングすることができ、好ましい。
また、陰極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミド、ア
クリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜又は有機ポリシロキ
サンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、陰極７０１３上
に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるよ
うに形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合、レジ
ストマスクを形成する工程を省略することができる。
また、陰極７０１３及び隔壁７０１９上に形成する発光層７０１４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでもよい。発光層７０
１４が複数の層で構成されている場合、陰極７０１３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はな
い。
また、上記積層順に限定されず、陰極７０１３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰
極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積
層するほうが消費電力が少ないため好ましい。
また、発光層７０１４上に形成する陽極７０１５としては、様々な材料を用いることがで
きるが、仕事関数が大きい材料、例えば、窒化チタン、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、
Ｃｒ等や、ＩＴＯ、ＩＺＯ（酸化インジウム酸化亜鉛）、ＺｎＯなどの透明導電性材料が
好ましい。また、陽極７０１５上に遮蔽膜７０１６を、例えば光を遮光する金属、光を反
射する金属等を用いて形成する。本実施の形態では、陽極７０１５としてＩＴＯ膜を用い
、遮蔽膜７０１６としてＴｉ膜を用いる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１３（Ａ）に示した素子構造の場合、発光素子７０１２から発せられる光
は、矢印で示すように陰極７０１３側に射出する。
なお、図１３（Ａ）ではゲート電極層として透光性を有する導電膜を用いる例を示してお
り、発光素子７０１２から発せられる光は、カラーフィルタ層７０３３を通過し、ＴＦＴ
７０１１のゲート電極層やソース電極層を通過して射出させる。ＴＦＴ７０１１のゲート
電極層やソース電極層として透光性を有する導電膜を用い、開口率を向上することができ
る。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図１３（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸
を平坦化する機能を有している。
また、酸化物絶縁層７０３１、保護絶縁層７０３５及び絶縁層７０３２に形成され、且つ
、ドレイン電極層に達するコンタクトホールは、隔壁７０１９と重なる位置に配置する。
図１３（Ａ）では、ドレイン電極層に達するコンタクトホールと、隔壁７０１９と、を重
ねるレイアウトとすることで開口率の向上を図ることができる。
次に、両面射出構造の発光素子について、図１３（Ｂ）を用いて説明する。
図１３（Ｂ）では、ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７
上に、発光素子７０２２の陰極７０２３が形成されており、陰極７０２３上に発光層７０
２４、陽極７０２５が順に積層されている。なお、透光性を有する導電膜７０２７は酸化
物絶縁層７０４１、保護絶縁層７０４５及び絶縁層７０４２に形成されたコンタクトホー
ルを介してＴＦＴ７０２１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
また、陰極７０２３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類
金属、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土
類金属等が好ましい。本実施の形態では、陰極７０２３の膜厚は、光を透過する程度（好
ましくは、５ｎｍ～３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム
膜を、陰極７０２３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と陰極７０２３を形成してもよく、この場合、同じマス
クを用いてエッチングすることができ、好ましい。
また、陰極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミド、ア
クリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜又は有機ポリシロキ
サンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、陰極７０２３上
に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるよ
うに形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合、レジ
ストマスクを形成する工程を省略することができる。
また、陰極７０２３及び隔壁７０２９上に形成する発光層７０２４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでもよい。発光層７０
２４が複数の層で構成されている場合、陰極７０２３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はな
い。
また、上記積層順に限定されず、陰極７０２３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰
極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積
層するほうが消費電力が少ないため好ましい。
また、発光層７０２４上に形成する陽極７０２５としては、様々な材料を用いることがで
きるが、仕事関数が大きい材料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料
が好ましい。本実施の形態では、陽極７０２６として酸化珪素を含むＩＴＯ膜を用いる。
陰極７０２３及び陽極７０２５で、発光層７０２４を挟んでいる領域が発光素子７０２２
に相当する。図１３（Ｂ）に示した素子構造の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、図１３（Ｂ）ではゲート電極層として透光性を有する導電膜を用いる例を示してお
り、発光素子７０２２から陰極７０２３側に発せられる光は、カラーフィルタ層７０４３
を通過し、ＴＦＴ７０２１のゲート電極層やソース電極層を通過して射出させる。ＴＦＴ
７０２１のゲート電極層やソース電極層として透光性を有する導電膜を用いることで、陽
極７０２５側の開口率と陰極７０２３側の開口率をほぼ同一とすることができる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
また、酸化物絶縁層７０４１、保護絶縁層７０４５及び絶縁層７０４２に形成され、且つ
、ドレイン電極層に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。
ドレイン電極層に達するコンタクトホールと、隔壁７０２９とを重ねるレイアウトとする
ことで陽極７０２５側の開口率と陰極７０２３側の開口率をほぼ同一とすることができる
。
また、保護絶縁層７０４５及び絶縁層７０４２に形成され、且つ、透光性を有する導電膜
７０２７に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
陽極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラーフィ
ルタ層を備えた封止基板を陽極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１３（Ｃ）を用いて説明する。
図１３（Ｃ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１３（Ｃ）では、
ＴＦＴ７００１と電気的に接続された発光素子７００２の陰極７００３が形成されており
、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。
また、陰極７００３としては、様々な材料を用いることができ、例えば仕事関数が小さい
材料、例えば、具体的には、ＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のア
ルカリ土類金属、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥ
ｒ等の希土類金属等が好ましい。
また、陰極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミド、ア
クリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜又は有機ポリシロキ
サンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、陰極７００３上
に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるよ
うに形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、レジ
ストマスクを形成する工程を省略することができる。
また、陰極７００３及び隔壁７００９上に形成する発光層７００４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでもよい。発光層７０
０４が複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はな
い。
また、上記積層順に限定されず、陰極７００３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。この順に積層する場合は、陰極７００
３は陽極として機能することとなる。
図１３（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、消費電力を比較する場合、陰極７００３上に電子注入層、電子輸送層、発光層、
ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。
陽極７００５は透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含
むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含む
インジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジ
ウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜
を用いてもよい。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１３（Ｃ）に示した素子構造の場合、発光素子７００２から発せられる光は
、矢印で示すように陽極７００５側に射出する。
また、図１３（Ｃ）において、ＴＦＴ７００１は薄膜トランジスタ４６０を用いる例を示
しているが、特に限定されず、他の薄膜トランジスタを用いることができる。ＴＦＴ７０
０１として他の薄膜トランジスタを用いる場合、陰極７００３とドレイン電極層とが接す
るように電気的に接続させる。
また、図１３（Ｃ）において、ＴＦＴ７００１のドレイン電極層は、陰極７００３と酸化
物絶縁層７０５１を介して電気的に接続し、平坦化絶縁層７０５３は、ポリイミド、アク
リル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の樹脂材料を用いるこ
とができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系
樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。
なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０５３
を形成してもよい。平坦化絶縁層７０５３の形成法は、特に限定されず、その材料に応じ
て、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法
（インクジェット法、スクリーン印刷、オフセット印刷等）や、ドクターナイフ、ロール
コーター、カーテンコーター、ナイフコーター等の器具を用いることができる。
また、陰極７００３と、隣り合う画素の陰極とを絶縁するために隔壁７００９を設ける。
隔壁７００９は、ポリイミド、アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜
、無機絶縁膜又は有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光性の
樹脂材料を用い、陰極７００３上に開口部を形成し、その開口部の側壁が連続した曲率を
持って形成される傾斜面となるように形成することが好ましい。隔壁７００９として感光
性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、図１３（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色発光素子を加え
た４種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１３（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
また、発光素子、及び隔壁を設けない構成であれば本発明の一様態は液晶表示装置にも適
用することができる。液晶表示装置の場合について図４７に示す。
ＴＦＴ７０７１がｎ型の場合について示す。図４７では、ＴＦＴ７０７１は電気的に接続
された透光性を有する導電膜７０６７を有し、透光性を有する導電膜７０６７は、酸化物
絶縁層７０６１及び保護絶縁層７０６２に形成されたコンタクトホールを介してＴＦＴ７
０７１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０６７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
なお、図４７ではゲート電極層として透光性を有する導電膜を用いる例を示しており、バ
ックライトなどから発せられる光は、カラーフィルタ層７０６３を通過して射出させる。
よって、ＴＦＴ７０７１のゲート電極層やソース電極層として透光性を有する導電膜を用
い、開口率を向上することができる。
カラーフィルタ層７０６３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０６３はオーバーコート層７０６４で覆われ、さらに保護絶縁
層７０６５によって覆われる。なお、図４７ではオーバーコート層７０６４は薄い膜厚で
図示したが、オーバーコート層７０６４は、カラーフィルタ層７０６３に起因する凹凸を
平坦化する機能を有している。
さらに透光性を有する導電膜７０６７の上に液晶層を設けることにより、液晶表示装置に
も適用することができる。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び
断面について、図１１を用いて説明する。図１１（Ａ）は、第１の基板上に形成された薄
膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネル
の平面図であり、図１１（Ｂ）は、図１１（Ａ）のＨ－Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至７で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４５０９としては、薄膜トランジスタ４１０、４４０、４４９、４６０、４９０、又
は４９２を用いることができ、画素用の薄膜トランジスタ４５１０としては、例えば実施
の形態１乃至７で示した薄膜トランジスタ４２０、４５１、４７０、又は４９３を用いる
ことができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネ
ル型薄膜トランジスタである。
絶縁層４５４４上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチ
ャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけ
る薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導
電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異
なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４
５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
薄膜トランジスタ４５０９は、保護絶縁膜としてチャネル形成領域を含む半導体層に接し
て酸化物絶縁層４５４１が形成されている。酸化物絶縁層４５４１は、実施の形態１で示
した酸化物絶縁層４１６と同様な材料及び方法で形成すればよい。また、薄膜トランジス
タの表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層４５４４で覆う構成とな
っている。ここでは、酸化物絶縁層４５４１として、実施の形態１を用いてスパッタリン
グ法により酸化珪素膜を形成する。
また、酸化物絶縁層４５４１上に保護絶縁層４５４３が形成されている。保護絶縁層４５
４３は実施の形態１で示した保護絶縁層４０３と同様な材料及び方法で形成すればよい。
ここでは、保護絶縁層４５４３として、ＰＣＶＤ法により窒化珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４５４４を形成する。絶縁層４５４４は、実施の形態１
で示した平坦化絶縁層４０４と同様な材料及び方法で形成すればよい。ここでは、絶縁層
４５４４としてアクリル樹脂を用いる。
また、発光素子４５１１は、画素電極である第１の電極層４５１７が薄膜トランジスタ４
５１０のソース電極層又はドレイン電極層と電気的に接続されている。なお、発光素子４
５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の
積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向
などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。特
に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が
連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでもよい。
なお、発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の
電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪
素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、又は画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂ
から供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜
から形成され、端子電極４５１６は、薄膜トランジスタ４５１０が有するソース電極層及
びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は、透光性でなければならない
。その場合には、ガラス板、プラスチック板、ポリエステルフィルム又はアクリルフィル
ムのような透光性を有する材料を基板として用いる。
また、充填材４５０７としては、窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂又は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹
脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥ
ＶＡ（エチレンとビニルアセテートの共重合体）を用いることができる。例えば充填材と
して窒素を用いればよい。
また、必要であれば、発光素子４５１１の光の射出面に偏光板、又は円偏光板（楕円偏光
板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適
宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面
の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができ
る。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１１の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１５）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２０に示す。
図２０は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１及
び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２７０３は、軸部
２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができ
る。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には、表示部２７０５が組み込まれ、筐体２７０３には、表示部２７０７が
組み込まれている。表示部２７０５及び表示部２７０７は、一続きの画像を表示する構成
としてもよいし、異なる画像を表示する構成としてもよい。異なる画面を表示する構成と
することで、例えば右側の表示部（図２０では表示部２７０５）に文章画像を表示し、左
側の表示部（図２０では表示部２７０７）に別の画像を表示することができる。
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側
面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、又はＡＣアダプタ及びＵＳＢケーブ
ルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成として
もよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよ
い。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態１６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受
信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲ
ーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる
。
図２１（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線によ
る通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送
信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２１（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える。
これらは、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン
性が向上するため好ましい。例えば、デジタルフォトフレーム９７００の記録媒体挿入部
に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り
込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２２（Ａ）は、携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成
されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には、表
示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また
、図２２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９
８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、セン
サ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温
度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度
、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明
細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた
構成とすることができる。図２２（Ａ）に示す携帯型遊技機は、記録媒体に記録されてい
るプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線
通信を行って情報を共有する機能を有する。なお、図２２（Ａ）に示す携帯型遊技機が有
する機能はこれに限定されず、様々な機能を有することができる。
図２２（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他
付属設備が適宜設けられた構成とすることができる。
図２３（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２３（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２は、キーボード９３０４の他に入力操作を行うポインティングデ
バイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の
一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハ
ードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えば
ＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有し
ている。
上部筐体９３０１には、更に上部筐体９３０１内部にスライドさせて収納可能な表示部９
３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９
３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入
力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる
。
表示部９３０３又は収納可能な表示部９３０７は、液晶表示パネル、又は有機発光素子若
しくは無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２３（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部９３０３又は表示部９３０７に表示することができる。また
、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま
、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテ
レビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３
０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小
限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータに
おいて有用である。
また、図２３（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部９２０４、腕に対するバンド部の固定状態を調節する調
節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されて
いる。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッ
チや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが
起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作
スイッチ９２０３の操作、又はマイク９２０８への音声入力により行われる。なお、図２
３（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指など
で触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２３（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記
憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図２３（Ｂ）
に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子又は無機発光素子などの発光表示パネ
ルなどの映像表示装置を用いる。図２３（Ｂ）に示す携帯電話は、小型、且つ、軽量であ
るため、バッテリー容量が限られており、表示部９２０１に用いる表示装置は低消費電力
で駆動できるパネルを用いることが好ましい。
なお、図２３（Ｂ）では、腕に装着するタイプの電子機器を図示したが、特に限定されず
、携行できる形状を有しているものであればよい。
（実施の形態１７）
本実施の形態では、半導体装置の一形態として、実施の形態１乃至７で示す薄膜トランジ
スタを有する表示装置の例を図２４乃至図３７を用いて説明する。本実施の形態は、表示
素子として液晶素子を用いた液晶表示装置の例を図２４乃至図３７を用いて説明する。図
２４乃至図３７の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１乃至
７で示す薄膜トランジスタを適用することができ、実施の形態１乃至７で示す工程で同様
に作製できる電気特性及び信頼性の高い薄膜トランジスタである。ＴＦＴ６２８及びＴＦ
Ｔ６２９は、酸化物半導体層をチャネル形成領域とする薄膜トランジスタである。図２４
乃至図３７では、薄膜トランジスタの一例として図４に示す薄膜トランジスタを用いる場
合について説明するが、これに限定されるものではない。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種で
ある。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分
子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これ
をマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイ
ン設計が考慮された液晶表示装置について説明する。
図２５及び図２６は、それぞれ画素電極及び対向電極を示している。なお、図２５は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｅ－Ｆに対応する断面構造を
図２４に表している。また、図２６は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
図２４は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形
成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせ
られ、液晶が注入された状態を示している。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成され、対向電極層６４０上
に突起６４４が形成されている。画素電極層６２４上には配向膜６４８が形成され、同様
に対向電極層６４０及び突起６４４上にも配向膜６４６が形成されている。また、基板６
００と対向基板６０１の間に液晶層６５０が形成されている。
スペーサはここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さ
らには、スペーサを基板６００上に形成される画素電極層６２４上に形成してもよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６
３０が形成される。画素電極層６２４は、ＴＦＴ６２８と接続し、保持容量部６３０を覆
う絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６９６、絶縁膜６９６を覆う絶縁膜６２２を
それぞれ貫通するコンタクトホール６２３で、配線６１８ａ及び配線６１８ｂと接続する
。ＴＦＴ６２８は、実施の形態１乃至７で示す薄膜トランジスタを適宜用いることができ
る。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同時に形成した第１
の容量配線である容量配線６０４と、ゲート絶縁膜６０６と、配線６１６と同時に形成し
た第２の容量配線である容量配線６１７ａ及び６１７ｂで構成される。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
例えば画素電極層６２４を、実施の形態１乃至７で示した材料を用いて形成する。画素電
極層６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御する機能を
有する。
図２５に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することが
できる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パ
ネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６を用いて構成されてい
る。画素電極層６２４と画素電極層６２６はサブピクセルである。
図２６に対向基板側の平面構造を示す。対向電極層６４０は、画素電極層６２４と同様の
材料を用いて形成することが好ましい。対向電極層６４０上には液晶の配向を制御する突
起６４４が形成されている。なお、図２６では、画素電極層６２４及び画素電極層６２６
を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６と、が重な
り合って配置されている様子を示している。
この画素構造の等価回路を図２７に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電
位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができ
る。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げている。
また、スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の
近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側
の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて
液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すな
わち、マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２８乃至図３１を用いて説明す
る。
図２８と図２９は、ＶＡ型液晶表示パネルの画素構造を示している。図２９は、基板６０
０の平面図であり、図中に示す切断線Ｙ－Ｚに対応する断面構造を図２８に表している。
以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
画素電極層６２４は、絶縁膜６２０、絶縁膜６２１及び絶縁膜６２２をそれぞれ貫通する
コンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画
素電極層６２６は、絶縁膜６２０、絶縁膜６２１及び絶縁膜６２２をそれぞれ貫通するコ
ンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２
８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与
えることができるように分離されている。一方、データ線として機能する配線６１６は、
ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実
施の形態１乃至７で示す薄膜トランジスタを適宜用いることができる。なお、ゲート配線
６０２、ゲート配線６０３、及び容量配線６９０上には第１のゲート絶縁膜６０６ａ、第
２のゲート絶縁膜６０６ｂが形成されている。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分
離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が
形成されている。画素電極層６２４と画素電極層６２６に印加する電圧を、ＴＦＴ６２８
及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の
等価回路を図３１に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲ
ート配線６０３と接続している。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６
と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与えること
で、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることができる。液晶素子
６５１と液晶素子６５２の動作を異ならせることができる。すなわち、ＴＦＴ６２８とＴ
ＦＴ６２９の動作を個別に制御することにより、液晶素子６５１と液晶素子６５２の液晶
の配向を精密に制御して視野角を広げることができる。
また、対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、
着色膜６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを
防いでいる。図３０に対向基板側の平面構造を示す。対向電極層６４０は、異なる画素間
で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４
１と、画素電極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うよ
うに配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる
。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げ
ている。なお、図３０では、基板６００上に形成される画素電極層６２４及び画素電極層
６２６を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重
なり合って配置されている様子を示している。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、第１の液晶素
子が形成されている。また、画素電極層６２６と液晶層６５０と対向電極層６４０が重な
り合うことで、第２の液晶素子が形成されている。また、図２８乃至図３２で説明する表
示パネルの画素構造は、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチド
メイン構造である。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図３２は、電極層６０７、ＴＦＴ６２８、ＴＦＴ６２８に接続する画素電極層６２４が形
成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している
。対向基板６０１には、着色膜６３６、平坦化膜６３７などが形成されている。なお、対
向基板６０１側には対向電極層が設けられていない。また、基板６００と対向基板６０１
の間に配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、電極層６０７及び電極層６０７に接続する容量配線６０４、並びに実
施の形態１乃至７で示す薄膜トランジスタであるＴＦＴ６２８が形成される。容量配線６
０４は、ＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ＴＦＴ６２８
としては、実施の形態１乃至７で示した薄膜トランジスタを適用することができる。電極
層６０７は、実施の形態１乃至７で示す画素電極層と同様の材料を用いることができる。
また、電極層６０７は、略画素の形状に区画化した形状で形成する。なお、電極層６０７
及び容量配線６０４上には、ゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８は、ゲート絶縁膜６０６上に形成される。配線６
１６は、液晶表示パネルにおいてビデオ信号をのせるデータ線であり、一方向に伸びる配
線であると同時に、ＴＦＴ６２８のソース及びドレインの一方の電極となる。配線６１８
は、ソース及びドレインの他方の電極となり、第２の画素電極となる画素電極層６２４と
接続する配線である。
また、配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０の上に絶縁膜
６９６が形成される。また、絶縁膜６９６上には、絶縁膜６２０及び絶縁膜６９６に形成
されるコンタクトホール６２３を介して、配線６１８に接続する画素電極層６２４が形成
される。画素電極層６２４は実施の形態１乃至実施の形態７で示した画素電極層と同様の
材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。なお、保持容量は、電極層６０７と画素電極層６２４の間で形成されている。
図３３は、画素電極の構成を示す平面図である。図３３に示す切断線Ｏ－Ｐに対応する断
面構造を図３２に表している。画素電極層６２４には、スリット６２５が設けられる。ス
リット６２５は、液晶の配向を制御するためのものである。この場合、電界は、電極層６
０７と画素電極層６２４の間で発生する。電極層６０７と画素電極層６２４の間にはゲー
ト絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０～２００ｎｍであ
り、２～１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平
行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この
基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子
はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野
角が広がることとなる。また、電極層６０７と画素電極層６２４は、共に透光性の電極で
あるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３４と図３５は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３５は平面図で
あり、図中に示す切断線Ｖ－Ｗに対応する断面構造を図３４に表している。以下の説明で
はこの両図を参照して説明する。
図３４は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、
着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電
極層は設けられていない。基板６００と対向基板６０１の間に、配向膜６４６及び配向膜
６４８を介して液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１乃至７で示すＴＦＴ６２８が形
成される。共通電位線６０９は、ＴＦＴ６２８のゲート配線６０２と同時に形成すること
ができる。また、第１の画素電極である画素電極層６２４は略画素の形状に区画化した形
状で形成する。ＴＦＴ６２８としては、実施の形態１乃至７で示した薄膜トランジスタを
適用することができる。
ＴＦＴ６２８の配線６１６、配線６１８は、ゲート絶縁膜６０６上に形成される。配線６
１６は、液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線
であると同時に、ＴＦＴ６２８のソース及びドレインの一方の電極となる。配線６１８は
、ソース及びドレインの他方の電極となり、画素電極層６２４と接続する配線である。
また、配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０上に絶縁膜６
９６が形成される。また、絶縁膜６９６上には、絶縁膜６２０及び絶縁膜６９６に形成さ
れるコンタクトホール６２３を介して、配線６１８に接続する画素電極層６２４が形成さ
れる。画素電極層６２４は、実施の形態１乃至実施の形態７で示した画素電極層と同様の
材料を用いて形成する。なお、図３５に示すように、画素電極層６２４は、共通電位線６
０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極
層６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合う
ように形成される。
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。保持容量は、共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設
け、それにより形成されている。容量電極６１５と画素電極層６２４は、コンタクトホー
ル６３３を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図３６と図３７は、ＴＮ型の液晶表示装置の画素構造を示している。図３７は平面図であ
り、図中に示す切断線Ｋ－Ｌに対応する断面構造を図３６に表している。以下の説明では
この両図を参照して説明する。
画素電極層６２４は、絶縁膜６２０、絶縁膜６９６に形成されるコンタクトホール６２３
及び配線６１８を介してＴＦＴ６２８と接続している。データ線として機能する配線６１
６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は、実施の形態１乃至７に示すＴＦＴ
のいずれかを適用することができる。
画素電極層６２４は、実施の形態１乃至実施の形態７で示す画素電極層と同様の材料を用
いて形成される。容量配線６０４は、ＴＦＴ６２８のゲート配線６０２と同時に形成する
ことができる。ゲート配線６０２及び容量配線６０４上にはゲート絶縁膜６０６が形成さ
れる。保持容量は、容量配線６０４、容量電極６１５、及び容量配線６０４及び容量電極
６１５の間のゲート絶縁膜６０６により形成されている。容量電極６１５と画素電極層６
２４は、コンタクトホール６３３を介して接続されている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。液晶層６５０は、画素電極層６２４と対向電極層６４０の間に配向膜６４８及び配
向膜６４６を介して形成されている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
また、着色膜６３６は、基板６００側に形成されていてもよい。また、基板６００の薄膜
トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１
の対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、表示装置として液晶表示装置を作製することができる。本実施の形態
の液晶表示装置は、開口率が高い液晶表示装置である。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
２８ 薄膜トランジスタ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
６１ 期間
６２ 期間
２００ 基板
２０２ ゲート絶縁層
２０２ａ ゲート絶縁層
２０２ｂ ゲート絶縁層
２０３ 保護絶縁層
２０４ 平坦化絶縁層
２１０ 薄膜トランジスタ
２１７ 導電層
２２０ 薄膜トランジスタ
２２７ 画素電極層
２３０ 容量配線層
２３１ 容量電極層
２３２ ゲート配線層
２３４ 端子電極層
２３５ 端子電極層
２３６ 金属配線層
２３７ 金属配線層
２３８ ゲート配線層
２４０ 薄膜トランジスタ
２４１ 金属配線層
２４２ 金属配線層
２５１ 酸化物半導体層
２６６ 酸化物絶縁層
２７１ 電極
２７２ 電極
２８１ 金属配線層
２８２ 金属配線層
２８３ ゲート配線層
４００ 基板
４０２ ゲート絶縁層
４０２ａ ゲート絶縁層
４０２ｂ ゲート絶縁層
４０３ 保護絶縁層
４０４ 平坦化絶縁層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０５ｃ 導電層
４０６ 酸化物導電層
４０８ａ 低抵抗ソース領域
４０８ｂ 低抵抗ドレイン領域
４０９ａ ソース電極層
４０９ｂ ドレイン電極層
４１０ 薄膜トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１３ チャネル形成領域
４１４ａ 高抵抗ソース領域
４１４ｂ 高抵抗ドレイン領域
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４１６ 酸化物絶縁層
４１７ 導電層
４１８ 領域
４１９ 領域
４２０ 薄膜トランジスタ
４２１ ゲート電極層
４２２ 酸化物半導体層
４２３ チャネル形成領域
４２４ａ 高抵抗ソース領域
４２４ｂ 高抵抗ドレイン領域
４２６ コンタクトホール
４２７ 画素電極層
４２８ 領域
４２９ 領域
４３０ 酸化物半導体膜
４３１ 酸化物半導体層
４３２ 酸化物半導体層
４３３ａ レジストマスク
４３３ｂ レジストマスク
４３４ 酸化物半導体膜
４３６ａ レジストマスク
４３６ｂ レジストマスク
４３７ コンタクトホール
４３８ａ レジストマスク
４３８ｂ レジストマスク
４４０ 薄膜トランジスタ
４４１ コンタクトホール
４４２ 酸化物導電層
４４３ 酸化物半導体層
４４５ 酸化物半導体層
４４５ａ レジストマスク
４４５ｂ レジストマスク
４４６ａ 低抵抗ソース領域
４４６ｂ 低抵抗ドレイン領域
４４７ａ ソース電極層
４４７ｂ ドレイン電極層
４４８ａ レジストマスク
４４９ 薄膜トランジスタ
４５０ 基板
４５１ 薄膜トランジスタ
４５２ ゲート絶縁層
４５２ａ ゲート絶縁層
４５２ｂ ゲート絶縁層
４５３ 保護絶縁層
４５４ 平坦化絶縁層
４５５ａ レジストマスク
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６２ 酸化物半導体層
４６３ チャネル形成領域
４６４ａ 高抵抗ソース領域
４６４ｂ 高抵抗ドレイン領域
４６５ａ ソース電極層
４６５ｂ ドレイン電極層
４６６ 酸化物絶縁層
４６７ 導電層
４７０ 薄膜トランジスタ
４７１ ゲート電極層
４７２ 酸化物半導体層
４７３ チャネル形成領域
４７４ａ 高抵抗ソース領域
４７４ｂ 高抵抗ドレイン領域
４７７ 画素電極層
４８０ 酸化物半導体膜
４８１ 酸化物半導体膜
４８２ａ レジストマスク
４８２ｂ レジストマスク
４８７ａ レジストマスク
４８７ｂ レジストマスク
４９０ 薄膜トランジスタ
４９１ａ レジストマスク
４９２ 薄膜トランジスタ
４９３ 薄膜トランジスタ
４９４ コンタクトホール
４９５ａ ソース電極層
４９５ｂ ドレイン電極層
４９５ｃ 導電層
４９６ 酸化物半導体膜
４９７ 酸化物半導体層
４９８ 酸化物半導体層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁層
５８４ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ ゲート絶縁膜
６０６ａ ゲート絶縁膜
６０６ｂ ゲート絶縁膜
６０７ 電極層
６０９ 共通電位線
６１５ 容量電極
６１６ 配線
６１７ａ 容量配線
６１８ａ 配線
６１８ｂ 配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２１ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
６９６ 絶縁膜
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 保護絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 酸化物絶縁層
４０３３ 酸化物絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 酸化物絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４１ 酸化物絶縁層
４５４３ 保護絶縁層
４５４４ 絶縁層
４１６２ 酸化物絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７００８ 陰極
７００９ 隔壁
７０１１ ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２６ 陽極
７０２７ 導電膜
７０２９ 隔壁
７０３０ ドレイン電極層
７０３１ 酸化物絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０４１ 酸化物絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０５０ 接続電極層
７０５１ 酸化物絶縁層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
７０６１ 酸化物絶縁層
７０６２ 保護絶縁層
７０６３ カラーフィルタ層
７０６４ オーバーコート層
７０６５ 保護絶縁層
７０６７ 導電膜
７０７１ ＴＦＴ
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０４ バンド部
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (2)

  1. 基板上に、第１のトランジスタを有する駆動回路と、第２のトランジスタを有する画素と、を有し、
    前記第１のトランジスタは、
    第１のゲート電極と、
    チャネル形成領域を有する第１の酸化物半導体層と、
    第１のゲート絶縁層と前記第１の酸化物半導体層と第２のゲート絶縁層とを挟んで前記第１のゲート電極と対向する領域を有する第２のゲート電極と、
    前記第２のゲート絶縁層の下層に配置され、前記第１の酸化物半導体層と接する領域を有する第１の導電層と、
    前記第１の導電層と接する領域を有する第２の導電層と、を有し、
    前記第２のトランジスタは、
    第３のゲート電極と、
    チャネル形成領域を有する第２の酸化物半導体層と、
    前記第２の酸化物半導体層と接する領域を有する第３の導電層と、を有し、
    前記第２のトランジスタは、前記第２の酸化物半導体層を挟んで前記第３のゲート電極と対向するゲート電極を有しておらず、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層は、同層に配置され、
    前記第１の導電層と前記第３の導電層とは同層に配置され、
    前記画素が有する画素電極は、前記第２のトランジスタ上に配置された絶縁層上に配置され、
    前記画素電極は、前記第２のゲート絶縁層と接する領域を有さず、前記絶縁層のコンタクトホールを介して、前記第３の導電層と電気的に接続される半導体装置であって、
    前記駆動回路よりも前記基板の端部に近い側に、前記第１のゲート電極と同層の第４の導電層と、前記第２の導電層と同層の第５の導電層と、を有し、
    前記第５の導電層は、前記第４の導電層と接する領域の周辺において、前記第１のゲート絶縁層の上面と接する領域を有するように配置され、
    前記第５の導電層には、前記駆動回路に与えられる信号が入力される、半導体装置。
  2. 基板上に、第１のトランジスタを有する駆動回路と、第２のトランジスタを有する画素と、を有し、
    前記第１のトランジスタは、
    第１のゲート電極と、
    チャネル形成領域を有する第１の酸化物半導体層と、
    第１のゲート絶縁層と前記第１の酸化物半導体層と第２のゲート絶縁層とを挟んで前記第１のゲート電極と対向する領域を有する第２のゲート電極と、
    前記第２のゲート絶縁層の下層に配置され、前記第１の酸化物半導体層と接する領域を有する第１の導電層と、
    前記第１の導電層と接する領域を有する第２の導電層と、を有し、
    前記第２のトランジスタは、
    第３のゲート電極と、
    チャネル形成領域を有する第２の酸化物半導体層と、
    前記第２の酸化物半導体層と接する領域を有する第３の導電層と、を有し、
    前記第２のトランジスタは、前記第２の酸化物半導体層を挟んで前記第３のゲート電極と対向するゲート電極を有しておらず、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層は、同層に配置され、
    前記第１の導電層と前記第３の導電層とは同層に配置され、
    前記画素が有する画素電極は、前記第２のトランジスタ上に配置された絶縁層上に配置され、
    前記画素電極は、前記第２のゲート絶縁層と接する領域を有さず、前記絶縁層のコンタクトホールを介して、前記第３の導電層と電気的に接続される半導体装置であって、
    前記駆動回路よりも前記基板の端部に近い側に、前記第１のゲート電極と同層の第４の導電層と、前記第２の導電層と同層の第５の導電層と、を有し、
    前記第５の導電層は、前記第４の導電層と接する領域の周辺において、前記第１のゲート絶縁層の上面と接する領域を有するように配置され、
    前記第５の導電層には、フレキシブルプリント基板から信号が入力される、半導体装置。
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JP2010175003A Withdrawn JP2011054949A (ja) 2009-08-07 2010-08-04 半導体装置及び半導体装置の作製方法
JP2013057511A Withdrawn JP2013168659A (ja) 2009-08-07 2013-03-21 半導体装置
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102386147B1 (ko) 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
EP2284891B1 (en) * 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
TWI604594B (zh) * 2009-08-07 2017-11-01 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
US8115883B2 (en) 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
CN112242173A (zh) 2009-10-09 2021-01-19 株式会社半导体能源研究所 半导体器件
WO2011043162A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP5687885B2 (ja) * 2010-11-25 2015-03-25 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタおよび表示装置用電極基板の製造方法
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8922464B2 (en) * 2011-05-11 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and driving method thereof
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2013069548A1 (en) * 2011-11-11 2013-05-16 Semiconductor Energy Laboratory Co., Ltd. Signal line driver circuit and liquid crystal display device
JP6142359B2 (ja) * 2011-11-16 2017-06-07 株式会社Ｊｏｌｅｄ 表示パネルの製造方法および表示パネル
US9057126B2 (en) * 2011-11-29 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing sputtering target and method for manufacturing semiconductor device
US9437745B2 (en) 2012-01-26 2016-09-06 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
KR101945237B1 (ko) * 2012-06-01 2019-02-08 삼성디스플레이 주식회사 유기 발광 표시 장치
US20140014948A1 (en) * 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR20150040873A (ko) 2012-08-03 2015-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102013216824A1 (de) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI657539B (zh) * 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
KR102400509B1 (ko) * 2012-09-13 2022-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI605593B (zh) 2012-11-15 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
TWI538220B (zh) * 2012-11-21 2016-06-11 元太科技工業股份有限公司 薄膜電晶體與其製造方法
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
KR20230121931A (ko) * 2012-12-25 2023-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI611566B (zh) * 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP2014178559A (ja) * 2013-03-15 2014-09-25 Pixtronix Inc 表示装置
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR102269460B1 (ko) * 2013-06-27 2021-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6367655B2 (ja) * 2013-09-13 2018-08-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9859016B2 (en) * 2013-11-25 2018-01-02 Sharp Kabushiki Kaisha Semiconductor device and method for writing thereto
US9627413B2 (en) * 2013-12-12 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR102280777B1 (ko) * 2013-12-20 2021-07-23 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
TWI685116B (zh) * 2014-02-07 2020-02-11 日商半導體能源研究所股份有限公司 半導體裝置
JP2016029719A (ja) * 2014-07-17 2016-03-03 出光興産株式会社 薄膜トランジスタ
CN104201175B (zh) * 2014-09-03 2017-02-15 东南大学 一种基于薄膜晶体管的反相器
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit
DE112016001033T5 (de) * 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN104952887A (zh) * 2015-06-26 2015-09-30 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
JP2018124458A (ja) * 2017-02-01 2018-08-09 パナソニック液晶ディスプレイ株式会社 液晶バックライト装置及び表示装置
CN106910779A (zh) * 2017-04-06 2017-06-30 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法和显示装置
KR102343573B1 (ko) * 2017-05-26 2021-12-28 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
JP7124059B2 (ja) * 2017-08-31 2022-08-23 マイクロン テクノロジー，インク． 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法
CN111095567A (zh) 2017-08-31 2020-05-01 美光科技公司 半导体装置、混合晶体管和相关方法
KR102374754B1 (ko) * 2017-09-27 2022-03-15 엘지디스플레이 주식회사 터치 구조물을 포함하는 디스플레이 장치
KR102443127B1 (ko) * 2017-12-20 2022-09-13 엘지디스플레이 주식회사 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치
CN111587471B (zh) * 2018-01-11 2024-04-05 西默有限公司 用于放电室的电极
KR102523400B1 (ko) * 2018-08-07 2023-04-20 삼성디스플레이 주식회사 표시 장치
JP7346017B2 (ja) 2018-09-18 2023-09-19 キヤノンメディカルシステムズ株式会社 磁気共鳴イメージング装置及び静磁場磁石ユニット
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
TWI690747B (zh) * 2018-12-05 2020-04-11 友達光電股份有限公司 畫素陣列基板
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
CN111403425B (zh) * 2020-03-31 2023-04-14 成都京东方显示科技有限公司 阵列基板及其制作方法、显示面板
CN111725242B (zh) * 2020-06-30 2022-09-02 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
JPWO2023282299A1 (ja) 2021-07-09 2023-01-12
CN115188831B (zh) * 2022-09-09 2022-12-23 惠科股份有限公司 薄膜晶体管结构、显示面板以及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243951A (ja) 2004-02-26 2005-09-08 Semiconductor Energy Lab Co Ltd 半導体膜の成膜方法
JP2008299070A (ja) 2007-05-31 2008-12-11 Hitachi Displays Ltd 表示装置の製造方法
JP2009122656A (ja) 2007-10-23 2009-06-04 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (160)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04313729A (ja) * 1991-04-09 1992-11-05 Mitsubishi Electric Corp 液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3716580B2 (ja) 1997-02-27 2005-11-16 セイコーエプソン株式会社 液晶装置及びその製造方法、並びに投写型表示装置
JPH11191626A (ja) * 1997-12-26 1999-07-13 Matsushita Electric Ind Co Ltd 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4083379B2 (ja) 2000-11-09 2008-04-30 シャープ株式会社 液晶表示装置及びその製造方法
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002175053A (ja) * 2000-12-07 2002-06-21 Sony Corp アクティブマトリクス型表示装置およびこれを用いた携帯端末
US6780652B2 (en) * 2001-03-15 2004-08-24 Micron Technology, Inc. Self-aligned MRAM contact and method of fabrication
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
KR100776768B1 (ko) 2001-07-21 2007-11-16 삼성전자주식회사 액정표시패널용 기판 및 그 제조방법
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
KR100796795B1 (ko) 2001-10-22 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP3600229B2 (ja) * 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6433609B1 (en) * 2001-11-19 2002-08-13 International Business Machines Corporation Double-gate low power SOI active clamp network for single power supply and multiple power supply applications
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003258226A (ja) 2002-02-27 2003-09-12 Canon Inc 放射線検出装置及びその製造方法
JP2003273361A (ja) * 2002-03-15 2003-09-26 Sharp Corp 半導体装置およびその製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4723787B2 (ja) * 2002-07-09 2011-07-13 シャープ株式会社 電界効果型トランジスタ、その製造方法及び画像表示装置
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004235180A (ja) * 2003-01-28 2004-08-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) * 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100953596B1 (ko) * 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1815530B1 (en) * 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051993A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US20060118869A1 (en) * 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) * 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2006229081A (ja) * 2005-02-18 2006-08-31 Sony Corp 半導体装置およびその製造方法
JP2006245031A (ja) * 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
KR100729043B1 (ko) * 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1933293A4 (en) 2005-10-05 2009-12-23 Idemitsu Kosan Co TFT SUBSTRATE AND METHOD FOR MANUFACTURING A TFT SUBSTRATE
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7745798B2 (en) * 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
JP5129473B2 (ja) 2005-11-15 2013-01-30 富士フイルム株式会社 放射線検出器
KR101397571B1 (ko) * 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP5000290B2 (ja) * 2006-01-31 2012-08-15 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
CN101416320B (zh) 2006-01-31 2011-08-31 出光兴产株式会社 Tft基板及反射型tft基板以及其制造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5060738B2 (ja) * 2006-04-28 2012-10-31 株式会社ジャパンディスプレイイースト 画像表示装置
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5135709B2 (ja) * 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
JP4948896B2 (ja) 2006-05-16 2012-06-06 株式会社 日立ディスプレイズ 液晶表示装置
JP4277874B2 (ja) 2006-05-23 2009-06-10 エプソンイメージングデバイス株式会社 電気光学装置の製造方法
WO2007142167A1 (en) * 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP2008112136A (ja) 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008129314A (ja) * 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008145768A (ja) * 2006-12-11 2008-06-26 Sharp Corp アクティブマトリクス基板
US20080157081A1 (en) * 2006-12-28 2008-07-03 Samsung Electronics Co., Ltd. Organic light emitting device and method for manufacturing the same
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8193045B2 (en) 2007-05-31 2012-06-05 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP2009130180A (ja) 2007-11-26 2009-06-11 Sony Corp 電子機器の製造方法および電子機器
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
CN101919043B (zh) 2008-01-21 2013-06-05 金振有限公司 显示装置
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP2009211009A (ja) * 2008-03-06 2009-09-17 Hitachi Displays Ltd 液晶表示装置
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2009135530A (ja) 2009-03-13 2009-06-18 Semiconductor Energy Lab Co Ltd 液晶表示装置及び電子機器
TWI604594B (zh) * 2009-08-07 2017-11-01 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
JP5624955B2 (ja) * 2011-07-21 2014-11-12 オリンパスメディカルシステムズ株式会社 内視鏡装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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