CN101997007A - 半导体装置及制造半导体装置的方法 - Google Patents
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Abstract
本发明涉及半导体装置及制造半导体装置的方法。半导体装置包括一个衬底上方的驱动电路和像素，该驱动电路包括第一薄膜晶体管，该像素包括第二薄膜晶体管。第一薄膜晶体管包括第一栅电极层、栅极绝缘层、第一氧化物半导体层、第一氧化物导电层、第二氧化物导电层、与第一氧化物半导体层的一部分接触并且与第一氧化物导电层和第二氧化物导电层的外围和侧表面接触的氧化物绝缘层、第一源电极层以及第一漏电极层。第二薄膜晶体管包括第二栅电极层、第二氧化物半导体层、以及都使用透光材料形成的第二源电极层和第二漏电极层。
Description
技术领域
本发明涉及包括氧化物半导体的半导体装置及其制造方法。
注意，在本说明书中半导体装置指的是能够利用半导体特性工作的所有装置，并且诸如显示装置的电光装置、半导体电路和电子装置都是半导体装置。
背景技术
近年来，使用半导体薄膜(具有约几纳米到几百纳米的厚度)制造薄膜晶体管(TFT)的技术已经引起注意，其中该半导体薄膜形成于具有绝缘表面的衬底上。薄膜晶体管已经应用于范围很广的诸如IC的电子装置或电光装置，并且特别是作为图像显示装置中的开关元件急速发展。各种金属氧化物被用于各种应用。例如，氧化铟是公知的材料，并已经被用作液晶显示装置等所需的透明电极材料。
一些金属氧化物呈现半导体特性。这些具有半导体特性的金属氧化物的例子是氧化钨、氧化锡、氧化铟、氧化锌等。已知一种薄膜晶体管，其中使用这些具有半导体特性的金属氧化物形成沟道形成区(专利文献1和专利文献2)。
参考文献
专利文献
专利文献1日本专利申请公开No.2007-123861
专利文献2日本专利申请公开No.2007-096055
发明内容
例如，当在绝缘表面上制造多个薄膜晶体管时，存在其中栅极布线与源极布线彼此相交的一部分。在该相交中，在栅极布线与源极布线之间设置绝缘层，其具有不同于栅极布线的电位的电位，并且由于用作电介质的该绝缘层而产生电容。该电容也称为布线间的寄生电容，并且会产生信号波形的失真。此外，当寄生电容大时，信号传输会被延迟。
并且，寄生电容的增加导致串扰现象以及功耗增加，在该串扰现象中在布线之间泄露电信号。
在有源矩阵显示装置中，特别是当在供应图像信号的信号布线与另一布线或电极之间产生大的寄生电容时，显示质量会退化。
并且，当实现电路的小型化时，布线间的距离短，布线间的寄生电容会增加。
本发明的一个实施例的一个目的是提供能够有效地减小布线间的寄生电容的半导体装置。
此外，当驱动电路形成于绝缘表面上时，用于该驱动电路的薄膜晶体管的工作速度优选为高。
例如，当薄膜晶体管的沟道长度(也称为L)短时，或者当沟道宽度(也称为W)宽时，工作速度增加。但是，当沟道长度短时，存在开关特性的问题，例如，导通/截止比变小。当沟道宽度W宽时，存在薄膜晶体管自身的电容负载增加的问题。
一个目的是提供设置有薄膜晶体管的半导体装置，该薄膜晶体管在沟道长度短时具有稳定的电特性。
当多个不同电路形成于绝缘表面上时，例如当像素部和驱动电路形成于一个衬底上时，用于像素部的薄膜晶体管需要具有优异的开关特性，例如高的导通/截止比，而用于驱动电路的薄膜晶体管需要具有高的工作速度。特别地，当显示装置具有高清晰度时，需要写入显示图像的时间变短；因此用于驱动电路的薄膜晶体管优选具有高的工作速度。
本发明的一个实施例的一个目的是提供设置有多种薄膜晶体管的半导体装置，每种薄膜晶体管根据多种电路的特性形成，其中不执行复杂的步骤，并且所述多种电路在不增加制造成本的情况下形成于一个衬底上。
本发明的一个实施例包括一个衬底上的驱动电路和像素部，以及驱动电路中和像素部中的薄膜晶体管。通过在一个衬底上形成驱动电路和像素部，能够降低制造成本。
根据本发明的一个实施例，驱动电路中的薄膜晶体管(也称为第一薄膜晶体管)和像素部中的薄膜晶体管(也称为第二薄膜晶体管)都是具有底栅结构的薄膜晶体管。每个薄膜晶体管包括栅电极(也称为栅电极层)、源电极(也称为源电极层)、漏电极(也称为漏电极层)和具有沟道形成区的半导体层。
根据本发明的一个实施例，像素部中的薄膜晶体管的栅电极、源电极和漏电极使用透光导电层形成，并且半导体层使用透光半导体层形成。换言之，像素部中的薄膜晶体管使用透光材料形成。因此，实现像素部的孔径比的提高。
根据本发明的一个实施例，驱动电路中的薄膜晶体管的栅电极使用与像素部中的薄膜晶体管的栅电极的材料相同的材料形成，或者使用电阻值低于用于像素部中的薄膜晶体管的栅电极的材料的材料形成。驱动电路中的薄膜晶体管的源电极和漏电极使用电阻值低于用于像素部中的薄膜晶体管的源电极和栅电极的材料的材料形成。因此，像素部中的薄膜晶体管的源电极和栅电极的材料的电阻值高于驱动电路中的薄膜晶体管的源电极和漏电极的电阻值。
根据本发明的一个实施例，驱动电路中的薄膜晶体管包括半导体层与源电极之间以及该半导体层与漏电极之间的导电层。优选地，所述导电层的电阻值低于所述半导体层的电阻值，且高于源电极层和漏电极层的电阻值。因此，提高了驱动电路的工作速度。
根据本发明的一个实施例，驱动电路中的薄膜晶体管包括氧化物绝缘层，该氧化物绝缘层与半导体层的一部分接触，并且该氧化物绝缘层与导电层的外围和侧表面接触。所述导电层设置在所述半导体层与源电极之间以及所述半导体层与漏电极之间。在包括氧化物绝缘层的结构中，栅电极层与形成于栅电极层上或附近的布线层(例如源极布线层或电容器布线层)之间的距离大；因此，寄生电容减小。寄生电容的减小可以导致信号波形的失真的抑制。在驱动电路中的薄膜晶体管中，源电极与设置在半导体层与源电极之间的导电层接触，而漏电极与设置在半导体层与漏电极之间导电层接触。
本发明的一个实施例是半导体装置，其包括一个衬底上方的驱动电路和像素，该驱动电路包括第一薄膜晶体管，该像素包括第二薄膜晶体管。第一薄膜晶体管包括：第一栅电极层；设置于第一栅电极层上方的栅极绝缘层；设置于第一栅电极层上方的第一氧化物半导体层，在第一栅电极层与第一氧化物半导体层之间具有栅极绝缘层，并且第一氧化物半导体层包括第一沟道形成区；设置于第一氧化物半导体层上方的第一氧化物导电层和第二氧化物导电层；氧化物绝缘层，与氧化物半导体层的一部分接触，并且与第一氧化物导电层和第二氧化物导电层的外围和侧表面接触；第一源电极层，与第一氧化物导电层接触；以及第一漏电极层，与第二氧化物导电层接触。第二薄膜晶体管包括：使用透光材料形成的第二栅电极层；设置于第二栅电极层上方的第二氧化物半导体层，在第二栅电极层与第二氧化物半导体层之间具有栅极绝缘层，第二氧化物半导体层包括第二沟道形成区；以及设置于第二氧化物半导体层上方并且使用透光材料形成的第二源电极层和第二漏电极层。
本发明的另一实施例可以是半导体装置，其中第一薄膜晶体管的源电极层和漏电极层都使用选自Al、Cr、Cu、Ta、Ti、Mo和W中的一种元素作为主要成分的导电层形成，或这些元素中的任意元素组合的叠层形成。
本发明的另一实施例可以是半导体装置，其中第二薄膜晶体管的源电极层和漏电极层都使用氧化铟、氧化铟-氧化锡合金、氧化铟-氧化锌合金或氧化锌形成。
本发明的另一实施例可以是半导体装置，包括其上设置有第一薄膜晶体管和第二薄膜晶体管的相同衬底上方的电容器部。电容器部可以包括电容器布线和与电容器布线重叠的电容器电极。电容器布线和电容器电极都可以具有透光性。
本发明的另一实施例可以是半导体装置，包括导电层，该导电层位于第一薄膜晶体管的氧化物绝缘层上并且与第一氧化物半导体层的沟道形成区重叠。
本发明的另一实施例可以是半导体装置，其中第一氧化物导电层和第二氧化物导电层使用与第二薄膜晶体管的源电极层和漏电极层的材料相同的材料形成。
本发明的一个实施例可以是制造半导体装置的方法，该半导体装置包括位于一个衬底上方的驱动电路和像素部，该驱动电路包括第一薄膜晶体管，该像素部包括第二薄膜晶体管。该方法包括以下步骤：形成第一栅电极层和第二栅电极层；在第一栅电极层和第二栅电极层上方形成栅极绝缘层；在第一栅电极层上方形成第一氧化物半导体层，在第一栅电极层与第一氧化物半导体层之间具有栅极绝缘层，并在第二栅电极层上方形成第二氧化物半导体层，在第二栅电极层与第二氧化物半导体层之间具有栅极绝缘层；对第一氧化物半导体层和第二氧化物半导体层进行脱水或脱氢；在第一氧化物半导体层和第二氧化物半导体层上方形成氧化物导电膜；通过去除氧化物导电膜的一部分在第一氧化物半导体层上方形成第一氧化物导电层和第二氧化物导电层，并在第二氧化物半导体层上方形成第二源电极层和第二漏电极层；在第一氧化物导电层、第二氧化物导电层、第二源电极层和第二漏电极层上方形成氧化物绝缘层；通过去除氧化物绝缘层的一部分，暴露第一氧化物导电层的一部分和第二氧化物导电层的一部分；以及形成与暴露的第一氧化物导电层接触的第一源电极层，并形成与暴露的第二氧化物导电层接触的第一漏电极层。
本发明的另一实施例可以是制造半导体装置的方法，其中使用多色调掩模形成抗蚀剂掩模，从而通过使用该抗蚀剂掩模进行蚀刻，形成第一氧化物半导体层、第二氧化物半导体层、第一氧化物导电层、第二氧化物导电层、第二源电极层和第二漏电极层。
本说明书中使用的氧化物半导体是例如由InMO3(ZnO)m(m＞0)表示的金属氧化物。形成包括该金属氧化物的薄膜，并制造使用该薄膜作为氧化物半导体层形成的薄膜晶体管。请注意，M表示选自Ga、Fe、Ni、Mn和Co的一种金属元素或多种金属元素。例如，在一些情况下，M表示Ga；同时，在其它情况下，M表示除Ga之外的诸如Ni或Fe的上述金属元素(Ga和Ni或Ga和Fe)。并且，上述金属半导体可以包括Fe或Ni、另一过渡金属元素或者该过渡金属元素的氧化物作为除被包括作为M的金属元素之外的杂质元素。在本说明书中，其化学式表示为InMO3(ZnO)m(m＞0，m为非整数)(其中至少包括Ga作为M)的氧化物半导体层被称为基于In-Ga-Zn-O的氧化物半导体，并且其薄膜也被称为基于In-Ga-Zn-O的半导体膜。
作为用于氧化物半导体层的金属氧化物，除了上述之外，可以使用以下任何一种金属氧化物：基于In-Sn-Zn-O的金属氧化物；基于In-Al-Zn-O的金属氧化物；基于Sn-Ga-Zn-O的金属氧化物；基于Al-Ga-Zn-O的金属氧化物；基于Sn-Al-Zn-O的金属氧化物；基于In-Zn-O的金属氧化物；基于Sn-Zn-O的金属氧化物；基于Al-Zn-O的金属氧化物；基于In-O的金属氧化物；基于Sn-O-based的金属氧化物；和基于Zn-O的金属氧化物。并且，在使用上述金属氧化物形成的氧化物半导体层中可以包括氧化硅。
氧化物半导体优选为含In的氧化物半导体，更优选为含In和Ga的氧化物半导体。为了获得i型(本征)氧化物半导体层，脱水或脱氢是有效的。
在半导体装置的制造工艺中，在诸如氮或稀有气体(例如氩或氦)的惰性气体的气氛下进行热处理的情况下，氧化物半导体层通过热处理被变为氧缺乏(oxygen-deficient)氧化物半导体层，成为低电阻氧化物半导体层，即n型(例如，n-型)氧化物半导体层。然后，通过形成与氧化物半导体层接触的氧化物绝缘层，使得氧化物半导体层处于氧过量(oxygen-excess)态。因而，氧化物半导体层的一部分变为高电阻氧化物半导体层，即，i型氧化物半导体层。因此，可以制造并提供具有理想电特性的包括高可靠性薄膜晶体管的半导体装置。
在半导体装置的制造工艺中，对于脱水或脱氢，在含氮或稀有气体(氩、氦等)的惰性气体气氛下，在大于等于350℃下进行热处理，优选大于等于400℃且小于衬底的应变点，例如大于等于400℃且小于等于700℃，更优选大于等于420℃且小于等于570℃，以减少包含在氧化物半导体层中的诸如水分的杂质。
即使在达到450℃下对经受了脱水或脱氢的氧化物半导体层进行热脱附谱(也称为TDS)时，也检测不到在约300℃下的水的两个峰或者水的至少一个峰。因此，即使在达到450℃下对包括经受了脱水或脱氢的氧化物半导体层的薄膜晶体管进行TDS时，也至少检测不到在约300℃下的水的峰。
此外，在半导体装置的制造工艺中，重要的是防止水或氢混入氧化物半导体层，其中氧化物半导体不暴露至空气。当使用i型氧化物半导体层形成薄膜晶体管时，薄膜晶体管的阈值电压可以是正的，由此可以实现所谓的常关型开关元件，其中该i型氧化物半导体层通过如下处理获得：通过脱水或脱氢将氧化物半导体层变为低电阻氧化物半导体层，即n型(例如，n-型)氧化物半导体层；然后通过供应氧将该低电阻氧化物半导体层变为高电阻氧化物半导体层，称为i型半导体层。对于半导体装置优选地是在薄膜晶体管中形成具有尽可能接近0V的正阈值电压的沟道。注意，如果薄膜晶体管的阈值电压为负，则薄膜晶体管趋于常开；换言之，即使当栅极电压为0V时，电流也在源电极和漏电极之间流动。在有源矩阵显示装置中，电路中包括的薄膜晶体管的电特性是重要的，并影响显示装置的性能。在薄膜晶体管的电特性中，阈值电压(Vth)特别重要。例如，当阈值电压高或为负时，即使薄膜晶体管具有高场效应迁移特性，也难以控制电路。在薄膜晶体管具有高阈值电压的情况下，薄膜晶体管不能执行作为TFT的开关功能，并且在TFT被在低电压下驱动时可能成为负载。例如，在n沟道薄膜晶体管的情况下，优选仅在向栅电极施加正电压之后就形成沟道并流动漏极电流。除非提高驱动电压才形成沟道的晶体管和即使施加负电压也形成沟道且流动漏极电流的晶体管，不适于作为电路中使用的薄膜晶体管。
此外，温度从加热温度T降低的气体气氛可以被转换到不同于温度上升到加热温度T的气体气氛的气体气氛。例如，在炉中进行脱水或脱氢之后，用高纯氧气或高纯N2O气体进行冷却，而不暴露至空气。
使用在通过用于脱水或脱氢的热处理减少膜中包含的水分之后在不包含水分的气氛(露点小于等于-40℃，优选小于等于-60℃)下缓冷(或冷却)的氧化物半导体膜，改进了薄膜晶体管的电特性，并且实现了可以量产的高性能薄膜晶体管。
在本说明书中，在诸如氮或稀有气体(氩或氦)的惰性气体气氛下进行的热处理被称为“用于脱水或脱氢的热处理”。在本说明书中，“脱氢”并不表示通过热处理仅去除H2。为了便于说明，将H、OH等的去除称为“脱水或脱氢”。
在半导体装置的制造工艺中，在诸如氮或稀有气体(氩或氦)的惰性气体气氛下进行热处理的情况下，氧化物半导体层通过热处理被变为氧缺乏氧化物半导体层，成为低电阻氧化物半导体层，即n型(例如，n-型)氧化物半导体层。结果，与源电极层重叠的氧化物半导体层的区域形成为作为氧缺乏区域的高电阻源极区(也称为HRS区)，与漏电极层重叠的氧化物半导体层的区域形成为作为氧缺乏区域的高电阻漏极区(也称为HRD区)。
具体地，高电阻漏极区的载流子浓度大于等于1×1018/cm3且至少大于沟道形成区的载流子浓度(小于1×1018/cm3)。注意，本说明书中的载流子浓度是在室温下通过霍尔效应(Hall effect)测量获得的载流子浓度。
可以在使用金属材料形成的漏电极层与氧化物半导体层之间形成低电阻源极区(也称为LRS区)和低电阻漏极区(也称为LRD区)。具体地，低电阻漏极区的载流子浓度大于高电阻漏极区(HRD区)的载流子浓度，例如，在大于等于1×1020/cm3且小于等于1×1021/cm3的范围内。
然后，通过使氧化物半导体层的至少一部分经受脱水或脱氢处于氧过剩的状态下以获得高电阻的氧化物半导体层，即i型氧化物半导体层，形成沟道形成区。注意，可以给出用于制作经受脱水或脱氢处于氧过剩状态下的氧化物半导体层的方法，用于形成与经受脱水或脱氢的氧化物半导体层接触的氧化物绝缘层的方法。用于形成氧化物绝缘层的方法的实例包括溅射法。此外，在形成氧化物绝缘层之后，可以进行热处理(例如在含氧气氛下的热处理)、在氧气气氛下的冷却处理或在超干空气(露点小于等于-40℃，优选小于等于-60℃)下的冷却处理等。
此外，为了使经受脱水或脱氢的氧化物半导体层的至少一部分(与栅电极层重叠的部分)用作沟道形成区，选择性地使氧化物半导体层处于氧过剩状态从而成为高电阻氧化物半导体层，即i型氧化物半导体层。沟道形成区可以如下方式形成：在经受脱水或脱氢的氧化物半导体层上形成与其接触的使用Ti等的金属电极形成的源电极层和漏电极层，并选择性地使不与源电极层和漏电极层重叠的暴露区域处于氧过剩状态。在选择性地使氧化物半导体层处于氧过剩状态的情况下，形成与源电极层重叠的高电阻源极区和与漏电极层重叠的高电阻漏极区，并在高电阻源极区和高电阻漏极区之间形成沟道形成区。换言之，沟道形成区以自对准的方式形成于源电极层与漏电极层之间。
根据本发明的一个实施例，可以制造并提供具有理想电特性的包括高可靠的薄膜晶体管的半导体装置。
注意，通过在与漏电极层(和源电极层)重叠的氧化物半导体层的一部分中形成高电阻漏极区(和高电阻源极区)，可以提高驱动电路的可靠性。具体地，当形成高电阻漏极区时，晶体管可以具有电导率从漏电极层到高电阻漏极区和沟道形成区逐步改变的结构。因此，在漏电极层电连接至用于供应高电源电位VDD的布线的状态下进行工作的情况下，高电阻漏极区用作缓冲区，因此即使在栅电极层与漏电极层之间施加高电场也不会发生电场的局部集中，这导致晶体管的耐受电压的增加。
此外，通过形成高电阻漏极区(和高电阻源极区)，可以减少驱动电路中的泄漏电流的量。具体地，通过高电阻漏极区和高电阻源极区的形成，在漏电极层和源电极层之间流动的晶体管的泄漏电流，从漏电极层流经高电阻漏极区、沟道形成区和高电阻源极区到达源电极层。在这种情况下，在沟道形成区中，从高电阻漏极区流向沟道形成区的泄漏电流可以集中在沟道形成区与栅极绝缘层之间的界面附近，其中当晶体管处于截止状态时该栅极绝缘层具有高电阻。因此，可以减少后沟道部分(与栅电极层分开的沟道形成区的表面的一部分)中的泄漏电流的量。
此外，取决于栅电极层的宽度，与源电极层重叠的高电阻源极区和与漏电极层重叠的高电阻漏极区中间隔着栅极绝缘层与栅电极层的一部分重叠，并且可以更有效地减少在漏电极层的端部附近的电场强度。
注意，在本说明书中的诸如“第一”和“第二”的序数是为了便利而使用的，并不代表步骤的次序和层的堆叠次序。此外，本说明书中的序数不代表指定本发明的特定名称。
作为包括驱动电路的显示装置，除了液晶显示装置之外，给出使用发光元件的发光显示装置和使用电泳显示元件的显示装置(其也称为“电子纸张”)。
在使用发光元件的发光显示装置中，像素部包括多个薄膜晶体管。该像素部包括一个薄膜晶体管的栅电极连接至另一薄膜晶体管的源极布线(也称为源极布线层)或漏极布线(也称为漏极布线层)的区域。此外，在使用发光元件的发光显示装置的驱动电路中，存在薄膜晶体管的栅电极连接至该薄膜晶体管的源极布线或漏极布线的区域。
在液晶显示装置中，当像素部和驱动电路形成于一个衬底上时，在驱动电路中，在薄膜晶体管的源电极和漏电极之间仅施加正极性和负极性中的任一种，所述薄膜晶体管用于构成诸如倒相器电路、NAND电路、NOR电路或锁存电路的逻辑门，或者所述薄膜晶体管用于构成诸如读出放大器、恒压发生电路或VCO的模拟电路。因此，要求高耐受电压的高电阻漏极区可以被设计成比高电阻源极区宽。此外，可以增加与栅电极层重叠的高电阻源极区和高电阻漏极区中的每一个的一部分的宽度。
具有单栅极结构的薄膜晶体管被作为为驱动电路设置的薄膜晶体管描述；但是，必要时，也可以使用具有其中包括多个沟道形成区的多栅极结构的薄膜晶体管。
在液晶显示装置中进行交流(AC)驱动以防止液晶的退化。通过交流驱动，按规则的时间间隔将施加到像素电极层的信号电位的极性反转为负或正。在电连接至像素电极层的TFT中，一对电极交替地用作源电极层和漏电极层。在本说明书中，像素中的薄膜晶体管的一对电极中的一个被称为源电极层，另一个被称为漏电极层；实际上，在交流驱动中，一个电极交替地用作源电极层和漏电极层。为了减少泄漏电流，为像素设置的薄膜晶体管的栅电极层的宽度可以比为驱动电路设置的薄膜晶体管的栅电极层的宽度窄。为了减少泄漏电流，为像素设置的薄膜晶体管的栅电极层可以被设计成不与源电极层或漏电极层重叠。
根据本发明的一个实施例，可以制造并提供具有稳定电特性的薄膜晶体管。因此，可以提供具有理想电特性的包括高可靠薄膜晶体管的半导体装置。
附图说明
在附图中：
图1A1、图1A2、图1B、和图1C是例示半导体装置的视图；
图2A至图2E是例示制造半导体装置的方法的视图；
图3A至图3D是例示制造半导体装置的方法的视图；
图4A至图4C是例示制造半导体装置的方法的视图；
图5A至图5C是例示制造半导体装置的方法的视图；
图6是例示半导体装置的视图；
图7A和图7B都是是例示半导体装置的视图；
图8A和图8B都是例示半导体装置的视图；
图9A和图9B都是例示半导体装置的视图；
图10A1、图10A2和图10B都是例示半导体装置的视图；
图11A和图11B都是例示半导体装置的视图；
图12是例示半导体装置中的像素的等效电路的视图；
图13A至图13C都是例示半导体装置的视图；
图14A和图14B都是例示半导体装置的框图；
图15A和图15B分别是信号线驱动电路的构造和工作；
图16A至图16C都是例示移位寄存器的构造的视图；
图17A和图17B分别是移位寄存器的构造和工作；
图18是例示半导体装置的视图；
图19是例示半导体装置的视图；
图20是例示电子书阅读器的实例的外部视图；
图21A和图21B分别是例示电视装置和数字相框的实例的外部视图；
图22A和图22B都是例示游戏机的实例的外部视图；
图23A和图23B分别是例示便携式计算机和移动电话的实例的外部视图；
图24是例示半导体装置的视图；
图25是例示半导体装置的视图；
图26是例示半导体装置的视图；
图27是例示半导体装置的视图；
图28是例示半导体装置的视图；
图29是例示半导体装置的视图；
图30是例示半导体装置的视图；
图31是例示半导体装置的视图；
图32是例示半导体装置的视图；
图33是例示半导体装置的视图；
图34是例示半导体装置的视图；
图35是例示半导体装置的视图；
图36是例示半导体装置的视图；
图37是例示半导体装置的视图；
图38A1、图38A2、图38B和图38C是例示半导体装置的视图；
图39A至图39E是例示制造半导体装置的方法的视图；
图40A至图40D是例示制造半导体装置的方法的视图；
图41A至图41C是例示制造半导体装置的方法的视图；
图42是例示半导体装置的视图；
图43A1、图43A2、图43B和图43C例示半导体装置的视图；
图44A至44C是例示制造半导体装置的方法的视图；
图45A1、图45A2、图45B和图45C是例示半导体装置的视图；
图46A至图46C是例示制造半导体装置的方法的视图；以及
图47是例示半导体装置的视图。
具体实施方式
将参照附图详细描述实施例。但是，本发明不被限制到以下的说明，并且其方式和细节的各种改变对于本领域技术人员会是明显的，除非这种改变偏离了本发明的精神和范围。因此，本发明不应该被解释为被限制到在以下实施例中所描述的内容。在以下给出的结构中，在不同的附图中用相同的附图标记代表具有相似功能的相同部分，并且将不重复其解释。
注意，在以下的各个实施例中描述的内容可以适当地彼此组合或者替换。
(第一实施例)
将参照图1A1、图1A2、图1B、图1C、图2A至图2E以及图3A至图3D描述半导体装置以及制造该半导体装置的方法。图1A1、图1A2、图1B和图1C例示形成于一个衬底上两个薄膜晶体管的截面结构的实例。图1A1、图1A2、图1B和图1C例示的薄膜晶体管410和420是具有底栅结构的薄膜晶体管。
图1A1是设置于驱动电路中的薄膜晶体管410的平面图。图1A2是设置于像素中的薄膜晶体管420的平面图。图1B是例示沿图1A1的线C1-C2所取的截面结构和沿图1A2的线D1-D2所取的截面结构的截面图。图1C是例示沿图1A1的线C3-C4所取的截面结构和沿图1A2的线D3-D4所取的截面结构的截面图。
设置于驱动电路中的薄膜晶体管410在具有绝缘表面的衬底400上包括：栅电极层411；栅极绝缘层402；氧化物半导体层412，其至少包括沟道形成区413、高电阻源极区414a和高电阻漏极区414b；低电阻源极区408a；低电阻漏极区408b；源电极层415a；和漏电极层415b。此外，薄膜晶体管410包括氧化物绝缘层416，氧化物绝缘层416与氧化物半导体层412以及低电阻源极区408a和低电阻漏极区408b的外围和侧表面接触。
高电阻源极区414a以自对准的方式与低电阻源极区408a的下表面接触地形成。并且，高电阻漏极区414b以自对准的方式与低电阻漏极区408b的下表面接触地形成。此外，沟道形成区413与氧化物绝缘层416接触，并且与高电阻源极区414a和高电阻漏极区414b相比是高电阻区域(i型区域)。
源电极层415a与低电阻源极区408a接触，且漏电极层415b与低电阻漏极区408b接触。
对于源电极层415a和漏电极层415b，优选使用金属材料以减小布线的电阻。
此外，通过设置低电阻源极区408a和低电阻漏极区408b，与肖特基结相比可以在热量方面实现稳定工作。有意地设置载流子浓度高于氧化物半导体层的载流子浓度的低电阻漏极区，由此形成欧姆接触。
在沟道形成区413上形成与沟道形成区413重叠的导电层417。导电层417电连接至栅电极层411以具有相同电位，由此可以从设置在栅电极层411与导电层417之间的氧化物半导体层412的上方和下方施加栅极电压。当栅电极层411和导电层417具有不同电位时，例如，预定电位、GND电位或0V，可以控制TFT的电特性，例如阈值电压。换言之，栅电极层411和导电层417中的一个用作第一栅电极层，并且栅电极层411和导电层417中的另一个用作第二栅电极层，从而薄膜晶体管410可以用作具有四个端子的薄膜晶体管。
在导电层417、源电极层415a和漏电极层415b、以及氧化物绝缘层416之间设置平坦化绝缘层404。
设置于像素中的薄膜晶体管420在具有绝缘表面的衬底400上包括：栅电极层421；栅极绝缘层402；氧化物半导体层422，其至少包括沟道形成区423、高电阻源极区424a和高电阻漏极区424b；源电极层409a；和漏电极层409b。此外，薄膜晶体管420包括氧化物绝缘层416，氧化物绝缘层416与氧化物半导体层422接触。
高电阻源极区424a以自对准的方式与源电极层409a的下表面接触地形成。并且，高电阻漏极区424b以自对准的方式与漏电极层409b的下表面接触地形成。此外，沟道形成区423与氧化物绝缘层416接触，并且与高电阻源极区424a和高电阻漏极区424b相比是高电阻区域(i型区域)。
氧化物半导体层412与源电极层415a和漏电极层415b部分地重叠。氧化物半导体层412中间隔着栅极绝缘层402与栅电极层411重叠。换言之，栅电极层411设置在氧化物半导体层412的下方，其中栅极绝缘层402置于栅电极层411与氧化物半导体层412之间。此外，氧化物半导体层422与源电极层409a和漏电极层409b部分地重叠。并且，氧化物半导体层422中间隔着栅极绝缘层402与栅电极层421重叠。换言之，栅电极层421设置在氧化物半导体层422的下方，其中栅极绝缘层402置于栅电极层421与氧化物半导体层422之间。
将透光材料用于源电极层409a和漏电极层409b以实现使用透光薄膜晶体管的具有高孔径比的显示装置。注意，优选将电阻低于源电极层409a和漏电极层409b的材料用于源电极层415a和漏电极层415b。
还将透光材料用于栅电极层421。
在其中设置薄膜晶体管420的像素中，将具有对可见光的透光性的导电层用作像素电极层427、另一电极层(例如电容器电极层)或布线层(例如电容器布线层)，由此实现具有高孔径比的显示装置。不言而喻，栅极绝缘层402、氧化物绝缘层416和平坦化绝缘层404优选使用具有对可见光的透光性的膜形成。
平坦化绝缘层404设置于像素电极层427与源电极层409a和漏电极层409b、以及氧化物绝缘层416之间。
像素电极层427通过设置于氧化物绝缘层416中的开口(也称为接触孔)和设置于平坦化绝缘层404中的开口与漏电极层409b接触。
注意，在形成用于形成氧化物半导体层412和氧化物半导体层422的氧化物半导体膜之后，进行减少诸如水分的杂质的热处理(用于脱水或脱氢的热处理)。在用于脱水和脱氢的热处理以及缓冷之后，通过形成与氧化物半导体层412和422等接触的氧化物绝缘层，降低了氧化物半导体层的载流子浓度，这导致薄膜晶体管410和420的电特性和可靠性的提高。
在本说明书中，具有对可见光的透光性的膜指的是具有75％至100％的可见光透光率的膜，并且具有导电性的膜也称为透明导电膜。此外，可以使用具有对可见光的半透光性(semi-light-transmitting property)的导电膜形成栅电极层、源电极层、漏电极层、像素电极层、另一电极层和布线层。对可见光的半透光性指的是具有50％至75％的可见光透光率。
注意，在图1A1、图1A2、图1B和图1C例示的半导体装置中，作为一个例子，薄膜晶体管410和420的沟道长度是相同的；但是，本发明不限于此。例如，由于用于驱动电路的薄膜晶体管要求比用于像素的薄膜晶体管的更高工作速度，因此薄膜晶体管410的沟道长度可以比薄膜晶体管420的沟道长度窄。此时，薄膜晶体管410的沟道长度优选为约1μm至5μm，而薄膜晶体管420的沟道长度优选为约5μm至20μm。
如上所述，图1A1、图1A2、图1B和图1C例示的半导体装置包括位于一个衬底上的具有第一薄膜晶体管的驱动电路和具有第二薄膜晶体管的像素。第二薄膜晶体管使用透光材料形成，且第一薄膜晶体管使用电阻比该透光材料低的材料形成。因此，可以提高像素的孔径比，并且可以提高驱动电路的工作速度。通过在一个衬底上设置驱动电路和像素，可以减少将驱动电路和像素彼此电连接的布线的数目，并且可以缩短将驱动电路和像素彼此电连接的布线的总长度，由此实现半导体装置的尺寸的减小和成本的减少。
图1A1、图1A2、图1B和图1C例示的半导体装置在用于驱动电路的薄膜晶体管中包括低电阻源极区和低电阻漏极区，所述低电阻源极区和低电阻漏极区位于源电极层和漏电极层与形成沟道形成区的氧化物半导体层之间。设置低电阻源极区和低电阻漏极区，由此可以提高外围电路(驱动电路)的频率特性。这是因为与通过金属电极层和氧化物半导体层的直接接触相比，通过金属电极层与低电阻源极区和低电阻漏极区的接触可以进一步降低接触电阻。使用钼的电极层(例如钼层、铝层和钼层的叠层)具有与氧化物半导体层的高接触电阻，因为与例如钛相比，钼难以被氧化。这是因为氧从氧化物半导体层的提取弱，由此钼层与氧化物半导体层之间的接触界面不变为n型。而低电阻源极区和低电阻漏极区被置于氧化物半导体层与源电极层和漏电极层之间，由此可以降低接触电阻，这可以导致外围电路(驱动电路)的频率特性的改进。通过设置低电阻源极区和低电阻漏极区，在蚀刻要成为低电阻源极区和低电阻漏极区的层时确定薄膜晶体管的沟道长度；因此，可以进一步缩短沟道长度。
图1A1、图1A2、图1B和图1C例示的半导体装置具有如下结构：氧化物绝缘层与氧化物半导体层的部分和氧化物导电层的外围和侧表面接触，其中该氧化物导电层与源电极层和漏电极层接触。在这种结构下，当在薄膜晶体管的外围具有由与栅电极层相同的层形成的布线中间隔着绝缘层与由与源电极层和漏电极层相同的层形成的布线相交的部分时，由与栅电极层相同的层形成的布线与由与源电极层和漏电极层相同的层形成的布线之间的间距可以被增大，因此可以减小寄生电容。
图1A1、图1A2、图1B和图1C例示的半导体装置在驱动电路的薄膜晶体管中可以具有：中间隔着氧化物绝缘层和平坦化绝缘层与沟道形成区重叠的导电层，该导电层使用透光材料形成；因此，可以控制薄膜晶体管的阈值电压。
此外，本实施例的晶体管可以具有图6例示的结构。图6例示的半导体装置与图1A1、图1A2、图1B和图1C例示的半导体装置的不同点如下：栅极绝缘层使用多个绝缘层的叠层形成；以及保护绝缘层形成于与半导体层接触的氧化物绝缘层上方。换言之，图6例示的半导体装置具有栅极绝缘层402a和栅极绝缘层402b的叠层，而不是图1A1、图1A2、图1B和图1C例示的栅极绝缘层402，以及具有位于图1A1、图1A2、图1B和图1C例示的氧化物绝缘层416上方的保护绝缘层403。与图1A1、图1A2、图1B和图1C例示的半导体装置的相应元件的描述相同的图6例示的半导体装置的其它元件的描述适当地使用图1A1、图1A2、图1B和图1C例示的半导体装置的描述做出，并在此省略。
作为栅极绝缘层402a和402b，例如，可以使用可应用于图1A1、图1A2、图1B和图1C例示的栅极绝缘层402的材料。例如，可以将氮化物绝缘层用于栅极绝缘层402a，以及可以将氧化物绝缘层用于栅极绝缘层402b。
以下参照图2A至图2E以及图3A至图3D描述薄膜晶体管410和420的制造工艺的实例。
在具有绝缘表面的衬底400上形成透光导电膜之后，通过第一光刻工艺在该导电膜的一部分上形成抗蚀剂掩模，然后使用该抗蚀剂掩模蚀刻该导电膜；因此，形成栅电极层411和421。在像素部中，通过相同的第一光刻工艺，使用与栅电极层411和421相同的材料形成电容器布线(也称为电容器布线层)。当不仅像素而且驱动电路要求电容器时，在驱动电路中也形成电容器布线。注意，抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
尽管对可用于具有绝缘表面的衬底400的衬底没有特别限制，但必要的是该衬底至少具有对随后进行的热处理的足够耐热性。例如，玻璃衬底等可以用作具有绝缘表面的衬底400。
作为玻璃衬底，在随后进行的热处理的温度高的情况下，优选使用应变点为730℃或更高的玻璃衬底。此外，作为玻璃衬底的材料，例如，使用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃的玻璃材料。注意，通过包含比硼酸更大量的氧化钡(BaO)，可以获得更实用的耐热玻璃。因此，优选地，使用包含多于B2O3的BaO的玻璃衬底。
注意，可以将由诸如陶瓷衬底、石英衬底或蓝宝石衬底的绝缘体形成的衬底用于衬底400，代替玻璃衬底。或者，可以将微晶玻璃(crystallized glass)等用于衬底400。
可以在衬底400与栅电极层411和421之间设置用作基膜的绝缘膜。该基膜具有防止杂质元素从衬底400扩散的功能，并且可以使用氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一种或更多种被形成为具有单层膜或叠层膜。
作为栅电极层411和421的材料，可以采用具有对可见光的透光性的导电材料。例如，导电金属氧化物，诸如基于In-Sn-Zn-O的导电金属氧化物、基于In-Al-Zn-O的导电金属氧化物、基于Sn-Ga-Zn-O的导电金属氧化物、基于Al-Ga-Zn-O的导电金属氧化物、基于Sn-Al-Zn-O的导电金属氧化物、基于In-Zn-O的导电金属氧化物、基于Sn-Zn-O的导电金属氧化物、基于Al-Zn-O的导电金属氧化物、基于In-Sn-O的导电金属氧化物、基于In-O的导电金属氧化物、基于Sn-O的导电金属氧化物和基于Zn-O的导电金属氧化物。栅电极层411和421的厚度在50nm至300nm的范围内。对于栅电极层411和421所使用的金属氧化物的形成方法，可以使用溅射法、汽相蒸发法(例如电子束蒸发法)、电弧放电离子镀法或喷射法。当使用溅射法时，使用包含2wt％(重量百分比)至10wt％的SiO2的靶形成要成为栅电极层411和421的导电膜，由此要形成的透光导电膜可以包括抑制结晶化的SiOx(x＞0)。因而，在随后要执行的用于脱水或脱氢的热处理中可以抑制结晶化。
接着，去除抗蚀剂掩模，并在栅电极层411和421上形成栅极绝缘层402。
栅极绝缘层402可以利用等离子体CVD法、溅射法等使用氧化硅层、氮化硅层、氮氧化硅层和/或氧氮化硅层的单层或叠层形成。例如，当形成氮氧化硅层时，其可以利用等离子体CVD法使用SiH4、氧气和氮气作为沉积气体形成。栅极绝缘层402的厚度被设定为100nm至500nm。在叠层结构的情况下，例如，具有厚度为50nm至200nm的第一栅极绝缘层和厚度为5nm至300nm的第二栅极绝缘层的叠层结构。
在本实施例中，栅极绝缘层402是利用等离子体CVD法形成的厚度为200nm或更小的氮化硅层。
然后，在栅极绝缘层402形成厚度达2nm至200nm的氧化物半导体膜430(参见图2A)。由于要在随后形成的氧化物半导体层即使在形成氧化物半导体膜430之后进行用于脱水或脱氢的热处理也处于非晶态，因此该厚度优选为50nm或更薄。通过减小氧化物半导体膜430的厚度，可以防止随后要形成的氧化物半导体层在形成氧化物半导体膜430之后进行热处理时被结晶化。
注意，在通过溅射法形成氧化物半导体膜430之前，优选地，通过其中引入氩气并生成等离子体的反向溅射，去除附着到栅极绝缘层的表面的灰尘。该反向溅射指的是不向靶侧施加电压地在氩气气氛中使用射频(RF)功率源来向衬底侧施加电压以在衬底附近产生等离子体从而使表面改性的方法。注意，可以使用氮气气氛、氦气气氛、氧气气氛等代替氩气气氛。
作为氧化物半导体膜430，可以采用以下任何一种：基于In-Ga-Zn-O的非单晶膜，基于In-Sn-Zn-O的氧化物半导体膜，基于In-Al-Zn-O的氧化物半导体膜，基于Sn-Ga-Zn-O的氧化物半导体膜，基于Al-Ga-Zn-O的氧化物半导体膜，基于Sn-Al-Zn-O的氧化物半导体膜，基于In-Zn-O的氧化物半导体膜，基于Sn-Zn-O的氧化物半导体膜，基于Al-Zn-O氧化物半导体膜，基于In-Sn-O的氧化物半导体膜，基于In-O的氧化物半导体膜，基于Sn-O的氧化物半导体膜，和基于Zn-O的氧化物半导体膜。在本实施例中，通过溅射法使用基于In-Ga-Zn-O的氧化物半导体靶形成氧化物半导体膜430。或者，可以在稀有气体(典型地为氩气)气氛、氧气气氛或包括稀有气体(典型地为氩气)和氧的气氛下通过溅射法形成氧化物半导体膜430。当采用溅射法时，使用包含2wt％(重量百分比)至10wt％的SiO2的靶形成氧化物半导体膜430，由此氧化物半导体膜430可以包括抑制结晶化的SiOx(x＞0)。因而，在随后要执行的用于脱水或脱氢的热处理中可以抑制氧化物半导体层的结晶化。
接着，通过第二光刻工艺在氧化物半导体膜430上形成抗蚀剂掩模。使用该抗蚀剂掩模进行选择性蚀刻，由此将氧化物半导体膜430处理成岛状氧化物半导体层。或者，可以通过喷墨法形成用于形成岛状氧化物半导体层的抗蚀剂掩模。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
去除抗蚀剂掩模，并对氧化物半导体层进行脱水或脱氢。在大于等于400℃且小于衬底的应变点，例如，大于等于400℃且小于等于700℃，优选大于等于425℃且小于等于700℃的温度下，进行用于脱水或脱氢的第一热处理。注意，当该温度大于等于425℃且小于等于700℃时，热处理可以执行1小时或更短；而当该温度小于425℃时，热处理执行长于1小时。这里，其上形成氧化物半导体层的衬底400被引入电炉，该电炉是热处理设备之一。在氮气气氛下对氧化物半导体层进行热处理之后，氧化物半导体层不被暴露到空气并且防止了水和氢重新混入氧化物半导体层；因此获得电阻减小的氧化物半导体层431和氧化物半导体层432(参见图2B)。在本实施例中，从进行氧化物半导体层的脱水或脱氢的加热温度T到足够低以防止水或氢重新进入的温度，使用同一炉；特别地，在氮气气氛下进行缓冷直至温度变为比加热温度T低100℃或更多。对氮气气氛没有限制，并且可以在诸如氦、氖或氩的稀有气体气氛下进行脱水或脱氢。
注意，优选地，在第一热处理中，在氮气或稀有气体(诸如氦、氖或氩)中不包含水、氢等。或者，优选地，引入热处理设备的氮气或稀有气体(诸如氦、氖或氩)的纯度为6N(99.9999％)或更高，优选为7N(99.99999％)或更高；换言之，引入热处理设备的氮气或稀有气体(诸如氦、氖或氩)的杂质浓度被设定为1ppm或更低，优选为0.1ppm或更低。
取决于第一热处理的条件或氧化物半导体层的材料，在某些情况下氧化物半导体层通过结晶化变为微晶层或多晶层。
可以对还没有被处理成岛状氧化物半导体层的氧化物半导体膜进行第一热处理。在这种情况下，在第一热处理之后，从加热设备取出衬底。进行光刻工艺，并去除抗蚀剂掩模。使用该抗蚀剂掩模进行选择性蚀刻，由此处理氧化物半导体膜。
当于形成氧化物半导体膜之前在惰性气体气氛(氮或稀有气体，诸如氦、氖或氩)或者在氧气气氛下(在大于等于400℃且小于衬底的应变点的温度下)进行热处理时，可以去除栅极绝缘层中包含的诸如氢和水的杂质。
接着，在氧化物半导体层431和432以及栅极绝缘层402上形成氧化物导电膜。进行第三光刻工艺以形成抗蚀剂掩模433a和抗蚀剂掩模433b。因而，进行选择性蚀刻以形成氧化物导电层406和氧化物导电层407(参见图2C)。作为氧化物导电膜的材料，可以采用具有对可见光的透光性的导电材料。例如，导电金属氧化物，诸如基于In-Sn-Zn-O的导电金属氧化物，基于In-Al-Zn-O的导电金属氧化物，基于Sn-Ga-Zn-O的导电金属氧化物，基于Al-Ga-Zn-O的导电金属氧化物，基于Sn-Al-Zn-O的导电金属氧化物，基于In-Zn-O的导电金属氧化物，基于Sn-Zn-O的导电金属氧化物，基于Al-Zn-O的导电金属氧化物，基于In-Sn-O的导电金属氧化物，基于Al-Zn-O-N的导电金属氧化物，基于In-O的导电金属氧化物，基于Sn-O的导电金属氧化物，和基于Zn-O的导电金属氧化物。氧化物导电膜的厚度适当地选择在50nm至300nm的范围内。当采用溅射法作为氧化物导电膜的形成方法时，使用包含2wt％至10wt％的SiO2的靶形成氧化物导电膜，由此透光导电膜可以包括抑制结晶化的SiOx(x＞0)。因而，在随后要执行的用于脱水或脱氢的热处理中可以抑制要被随后形成的氧化物导电层406和407的结晶化。
注意，在本实施例的制造半导体装置的方法中，上述氧化物半导体层的脱水或脱氢(第一热处理)可以在形成氧化物导电膜或氧化物导电层406和407之后进行。
使用包括In、Ga和Zn(In2O3∶Ga2O3∶ZnO 1∶1∶1[按摩尔比]，In∶Ga∶Zn＝1∶1∶0.5[按原子比])的氧化物半导体靶。氧化物半导体膜430在以下条件下形成：衬底与靶之间的距离为100mm，压力为0.2Pa。直流(DC)功率为0.5kW，以及气氛为氩气和氧气的混合气氛(氩气∶氧气＝30sccm∶20sccm，且氧气流率为40％)。注意，脉冲直流(DC)电源是优选的，因为灰尘可以减少并且膜厚可以均匀。基于In-Ga-Zn-O的非单晶膜被形成为具有5nm至200nm的厚度。在本实施例中，作为氧化物半导体膜，通过溅射法使用基于In-Ga-Zn-O的氧化物半导体靶形成厚度为20nm的基于In-Ga-Zn-O的非单晶膜。包括诸如In∶Ga∶ZnO＝1∶1∶1或In∶Ga∶ZnO＝1∶1∶4的靶材料可以用作氧化物半导体靶材料。
溅射法的实例包括：RF溅射法，其中使用高频功率源作为溅射电源；DC溅射法；和脉冲DC溅射法，其中以脉冲的方式施加偏压。RF溅射法主要用于形成绝缘膜的情况，而DC溅射法主要用于形成金属膜的情况。
此外，存在多源溅射设备，其中可以设置不同材料的多个靶。在多源溅射设备的情况下，在相同的室中可以将不同材料的膜沉积为堆叠，以及在相同的室中通过电放电可以同时沉积多种材料的膜。
此外，存在在室内设置有磁系统并用于磁控溅射法的溅射设备，以及用于ECR溅射法的溅射设备，在ECR溅射法中利用微波产生的等离子体被不使用辉光放电地使用。
并且，作为通过溅射法的沉积方法，还存在：反应溅射法，其中在沉积期间靶物质与溅射气体成分彼此化学反应以形成其薄化合物膜；和偏压溅射法，其中在沉积期间还将电压施加到衬底。
接着，去除抗蚀剂掩模433a和433b，并进行第四光刻工艺以形成抗蚀剂掩模436a和抗蚀剂掩模436b。进行选择性蚀刻，由此使用氧化物导电层形成低电阻源极区408a、低电阻漏极区408b以及源电极层409a和漏电极层409b(参见图2D)。注意，用于形成低电阻源极区408a、低电阻漏极区408b以及源电极层409a和漏电极层409b的抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
注意，在本蚀刻步骤中，优选适当地确定蚀刻条件以不蚀刻作为下层的氧化物半导体层431和氧化物半导体层432。例如，可以控制蚀刻时间。
此外，对于氧化物半导体层431和432的材料以及氧化物导电层406和407的材料中的每一个，优选使用具有高蚀刻选择比的材料。例如，包含Sn的金属氧化物材料(例如，SnZnOx(x＞0)，SnGaZnOx(x＞0)等)可以用作氧化物半导体层431和432的材料，基于Al-Zn-O的材料、基于Al-Zn-O-N的材料、基于Zn-O的材料等可以用作氧化物导电层406和407的材料。上述包含锌氧化物作为其主要成分的材料可以使用例如碱性溶液进行蚀刻。当使用诸如基于Al-Zn-O的材料或基于Al-Zn-O-N的材料的含铝材料时，优选使用在去除用于蚀刻的抗蚀剂掩模时不去除氧化物导电层的方法去除抗蚀剂掩模。例如，通过采用干法蚀刻，可以去除抗蚀剂掩模而不去除氧化物导电层。
接着，形成与氧化物半导体层431和432的暴露表面接触的氧化物绝缘层416。
可以使用溅射法等适当地形成厚度为至少1nm或更多的氧化物绝缘层416，该方法是一种诸如水或氢的杂质不混入氧化物绝缘层416的方法。在本实施例中，使用溅射法形成厚度为300nm的氧化硅膜以形成氧化物绝缘层416。成膜中的衬底温度可以高于或等于室温且小于等于300℃，在本实施例中设定为100℃。氧化硅膜可以在稀有气体(典型地为氩气)气氛、氧气气氛或包括稀有气体(典型地为氩气)和氧的气氛下使用溅射法形成。此外，氧化硅靶或硅靶可以用作靶。例如，可以在包含氧气和氮气的气氛下通过溅射法使用硅靶形成氧化硅膜。与氧化物半导体层431和432接触的电阻减小的氧化物绝缘层416使用无机绝缘膜形成，该无机绝缘膜不包含诸如水分、氢离子和OH-的杂质，并且防止这些杂质从外部进入。具体地，使用氧化硅膜、氧氮化硅膜、氧化铝膜、氮氧化铝膜等。将使用掺杂有硼的硅靶形成的氧化硅膜用于氧化物绝缘层416，由此可以抑制杂质(诸如水分、氢离子和OH-)的进入。
接着，在惰性气体气氛或氧气气氛下进行第二热处理(优选地在大于等于200℃且小于等于400℃的温度下，例如大于等于250℃且小于等于350℃)。例如，第二热处理在氮气气氛下在250℃的温度下进行1小时。通过第二热处理，在与氧化物绝缘层416接触时加热氧化物半导体层431和432的一部分。
通过上述步骤，减小氧化物半导体层431和432的电阻，并且氧化物半导体层431和432的一部分选择性地变为氧过量状态。作为结果，与栅电极层411重叠的沟道形成区413变为i型，并且与栅电极层421重叠的沟道形成区423变为i型。在与源电极层415a重叠的氧化物半导体层431的一部分中以自对准方式形成高电阻源极区414a。在与漏电极层415b重叠的氧化物半导体层431的一部分中以自对准方式形成高电阻漏极区414b。在与源电极层409a重叠的氧化物半导体层432的一部分中以自对准方式形成高电阻源极区424a。在与漏电极层409b重叠的氧化物半导体层432的一部分中以自对准方式形成高电阻漏极区424b(参见图2E)。
高电阻漏极区414b(或高电阻源极区414a)形成在与低电阻漏极区408b(和低电阻源极区408a)重叠的氧化物半导体层431中，这导致驱动电路的可靠性的提高。具体地，当形成高电阻漏极区414b时，晶体管可以具有电导率从漏电极层415b到高电阻漏极区414b和沟道形成区413逐渐改变的结构。因此，在漏电极层电连接至用于供应高功率源电位VDD的布线时使晶体管工作的情况下，高电阻漏极区414b(或高电阻源极区414a)用作缓冲区，由此即使在栅电极层411与漏电极层415b之间施加高电场时也不施加局部高电场，这可以导致晶体管的耐受电压的提高。
此外，通过在与低电阻漏极区408b(和低电阻源极区408a)重叠的氧化物半导体层431中形成高电阻漏极区414b(或高电阻源极区414a)，可以减小驱动电路中的晶体管的泄漏电流。
高电阻漏极区424b(或高电阻源极区424a)形成在与漏电极层409b(和源电极层409a)重叠的氧化物半导体层432中，这导致像素的可靠性的提高。具体地，当形成高电阻漏极区424b时，晶体管可以具有电导率从漏电极层409b到高电阻漏极区424b和沟道形成区423逐渐改变的结构。因此，在被电连接至用于为漏电极层409b供应高功率源电位VDD的布线时工作的晶体管中，高电阻漏极区424b用作缓冲区，由此即使在栅电极层421与漏电极层409b之间施加高电场时也不施加局部高电场，这可以导致晶体管的耐受电压的提高。
此外，通过在与漏电极层409b(和源电极层409a)重叠的氧化物半导体层432中形成高电阻漏极区424b(或高电阻源极区424a)，可以减小像素中的晶体管的泄漏电流。
注意，在本实施例的半导体装置中，可以在氧化物绝缘层416上设置保护绝缘层。当设置保护绝缘层时，在本实施例中优选通过使用RF溅射法形成氮化硅膜来形成该保护绝缘层。RF溅射法因为高生产率而优选地作为保护绝缘层的形成方法。该保护绝缘层使用无机绝缘膜形成，该无机绝缘膜不包含诸如水分、氢离子和OH-的杂质，并且防止这些杂质从外部进入。使用氮化硅膜、氮化铝膜、氧氮化硅膜、氮氧化铝膜等。不言而喻，保护绝缘层是透光绝缘膜。
接着，进行第五光刻工艺。形成抗蚀剂掩模，并蚀刻氧化物绝缘层416以形成暴露低电阻源极区408a的一部分的区域418、暴露低电阻漏极区408b的一部分的区域419、和到达漏电极层409b的接触孔426。氧化物绝缘层416与氧化物半导体层431的上表面以及低电阻源极区408a和低电阻漏极区408b的外围和侧表面接触(参见图3A)。注意，在这种情况下的抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
接着，在去除抗蚀剂掩模之后，至少在被暴露的低电阻源极区408a和低电阻漏极区408b以及在氧化物绝缘层416上形成导电膜。进行第六光刻工艺以在该导电膜上形成抗蚀剂掩模438a和438b。因而，选择性地蚀刻导电膜以形成源电极层415a和漏电极层415b(参见图3B)。
作为用于形成源电极层415a和漏电极层415b的导电膜的材料，可以给出选自Al、Cr、Cu、Ta、Ti、Mo和W中的元素，包含这些元素中的任一种作为其成分的合金，包含这些元素中的任何元素组合的合金等。
作为导电膜，优选使用其中按顺序堆叠钛膜、铝膜和钛膜的三层膜或者其中按顺序堆叠钼膜、铝膜和钼膜的三层膜。不言而喻，单层膜、双层膜、四或更多层膜可以被用于金属导电膜。当使用钛膜、铝膜和钛膜的堆叠导电膜时，可以通过使用氯气的干法蚀刻方法进行蚀刻。
用于形成导电层的抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
接着，在氧化物绝缘层416上形成平坦化绝缘层404。作为平坦化绝缘层404，可以使用具有耐热性的有机材料，诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯树脂、聚酰胺或环氧树脂。除了这些有机材料之外，低介电常数材料(低k材料)、硅氧烷基树脂、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等可以被用于平坦化绝缘层404。注意，平坦化绝缘层404可以通过堆叠由这些材料形成的多个绝缘膜来形成。
注意，硅氧烷基树脂对应于使用硅氧烷基材料作为起始材料形成的包括Si-O-Si键的树脂。硅氧烷基树脂可以包括有机基团(例如烷基或芳基)或者氟基团作为取代基。有机基团可以包含氟基团。
对形成平坦化绝缘层404的方法没有特别限制，并且取决于材料可以通过诸如溅射法、SOG法、旋涂、浸涂、喷涂或液滴排放法(例如，喷墨法、丝网印刷、胶版印刷等)的方法，或者诸如刮刀、辊涂机、幕涂机或刮刀涂布机的工具(装置)，形成平坦化绝缘层404。
然后，进行第七光刻工艺，并形成抗蚀剂掩模。蚀刻平坦化绝缘层404以形成到达漏电极层409b的接触孔441(参见图3C)。注意，通过该蚀刻还形成到达栅电极层411和421的接触孔。用于形成到达漏电极层409b的接触孔441的抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
在去除抗蚀剂掩模之后，形成透光导电膜。例如，通过溅射法、真空蒸镀法等，使用氧化铟(In2O3)膜、氧化铟-氧化锡合金(In2O3-SnO2，简写为ITO)膜等形成该透光导电膜。含氮的基于Al-Zn-O的非单晶膜，即，基于Al-Zn-O-N的非单晶膜、基于Zn-O-N的非单晶膜和基于Sn-Zn-O-N的非单晶膜，可以用作该透光导电膜。注意，基于Al-Zn-O-N的非单晶膜中的锌的相对比例(原子百分比)小于等于47％(原子百分比)且大于该非单晶膜中的铝的相对比例(原子百分比)。基于Al-Zn-O-N的非单晶膜中的铝的相对比例(原子百分比)大于基于Al-Zn-O-N的非单晶膜中的氮的相对比例(原子百分比)。利用基于盐酸的溶液进行具有上述材料的膜的蚀刻处理。但是，由于ITO膜的蚀刻特别趋向于留下残留物，因此可以使用氧化铟-氧化锌合金(In2O3-ZnO)以改进蚀刻加工性。
注意，透光导电膜中的相对比例的单位是原子百分比，并且通过使用电子探针X射线微区分析仪(EPMA)的分析评估透光导电膜中的相对比例。
接着，进行第八光刻工艺，并形成抗蚀剂掩模。然后，通过蚀刻去除透光导电膜的多余部分以形成像素电极层427和导电层417，并去除抗蚀剂掩模(参见图3D)。
通过上述步骤，可以利用八个掩模在一个衬底上分别在驱动电路和像素部中单独地形成薄膜晶体管410和420，由此与在不同的步骤中形成像素部和驱动电路的情况相比可以减小制造成本。作为驱动电路的晶体管的薄膜晶体管410包括氧化物半导体层412，氧化物半导体层412具有高电阻源极区414a、高电阻漏极区414b和沟道形成区413。作为像素的晶体管的薄膜晶体管420包括氧化物半导体层422，氧化物半导体层422具有高电阻源极区424a、高电阻漏极区424b和沟道形成区423。即使将高电场施加到薄膜晶体管410和420时，高电阻源极区414a、高电阻漏极区414b、高电阻源极区424a和高电阻漏极区424b用作缓冲区，由此不施加局部高电场，这可以导致晶体管的耐受电压的提高。
在图2A至图2E以及图3A至图3D例示的制造半导体装置的方法中，在与薄膜晶体管410和420相同的衬底上可以形成存储电容器，其具有使用栅极绝缘层402作为电介质的电容器布线和电容器电极(也称为电容器电极层)。通过在与各自像素对应的矩阵中布置薄膜晶体管420和存储电容器以形成像素部，并且在该像素部的外围处布置具有薄膜晶体管410的驱动电路，可以获得用于制造有源矩阵显示装置的衬底之一。在本说明书中，处于说明方便将这种衬底称为有源矩阵衬底。
注意，像素电极层427通过形成于平坦化绝缘层404中的接触孔441和形成于氧化物绝缘层416中的接触孔426电连接至电容器电极层。通过经由多个接触孔将下电极层和上电极层彼此电连接，即使当绝缘层变得厚时也可以容易地形成接触孔，由此可以抑制缺陷接触。注意，可以使用与源电极层409a和漏电极层409b相同的材料并在相同的步骤中形成电容器电极层。
此外，通过在与氧化物半导体层的沟道形成区413重叠的部分中设置导电层417，在用于检查薄膜晶体管的可靠性的偏压-温度应力测试(以下称为BT测试)中，可以减少BT测试前后的薄膜晶体管410的阈值电压的偏移量。导电层417可以具有与栅电极层411相同或不同的电位，并且可以用作栅电极层。导电层417可以处于GND状态、施加0V电位的状态、或浮置状态。
可以通过喷墨法形成用于形成导电层417和像素电极层427的抗蚀剂掩模。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
(第二实施例)
在本实施例中，图4A至图4C例示了第一热处理不同于第一实施例的第一热处理的实例。本实施例几乎与第一实施例相同，除了工艺与图2A至图2E以及图3A至图3D的工艺部分地不同之外。因此，由相同的附图标记表示相同的部分，并省略其详细描述。
图4A至图4C是例示两个薄膜晶体管的制造工艺的截面图。
首先，根据第一实施例中描述的制造工艺，在具有绝缘表面的衬底400上形成栅电极层411和421。
在栅电极层411和421上形成栅极绝缘层402。
接着，在栅极绝缘层402形成厚度大于等于2nm且小于等于200nm的氧化物半导体膜430(参见图4A)。注意，一直到此的工艺与第一实施例的工艺相同，并且图4A对应于图2A。
接着，在惰性气体气氛下或在减小的压力下使氧化物半导体膜430经受脱水或脱氢。用于脱水或脱氢的第一热处理的温度大于等于350℃且小于等于衬底应变点，优选大于等于400℃。这里，衬底被引入电炉(该电炉是热处理设备之一)，在氮气气氛下对氧化物半导体膜430进行热处理，于是在氧化物半导体膜430不被暴露到空气的情况下防止了水或氢进入氧化物半导体膜430。因而，氧化物半导体膜430被变为氧缺乏半导体膜。因此，氧化物半导体膜430的电阻减小，即，氧化物半导体膜430变为n型半导体膜(例如，n-型半导体膜)。之后，将高纯氧气、高纯N2O气体或超干空气(露点小于等于-40℃，优选小于等于-60℃)引入相同的炉并进行冷却。优选地，氧气或N2O气体中不包含水分、氢等。或者，优选地，引入热处理设备的氧气或N2O气体的纯度为6N(99.9999％)或更高，更优选为7N(99.99999％)或更高(即，氧气或N2O气体的杂质浓度优选为1ppm或更低，更优选为0.1ppm或更低)。
并且，在用于脱水或脱氢的第一热处理之后，可以在氧气气氛、N2O气体气氛或超干空气(露点小于等于-40℃，优选小于等于-60℃)气氛下，在200℃至400℃(优选200℃至300℃)下，进行热处理。
通过上述工艺，整个氧化物半导体膜430被置入氧过量状态以具有较高电阻，即，变为i型，由此形成氧化物半导体膜434(参见图4B)。作为结果，可以提高要在随后形成的薄膜晶体管的可靠性。
注意，在本实施例中，示出在形成氧化物半导体膜之后进行脱水或脱氢的实例；但是，对此没有限制。可以在将氧化物半导体膜处理成如第一实施例的岛状氧化物半导体层之后进行第一热处理。
氧化物半导体膜可以在惰性气体气氛下被脱水或脱氢并在惰性气体气氛下冷却，然后，可以通过光刻工艺形成抗蚀剂掩模。可以使用抗蚀剂掩模选择性蚀刻氧化物半导体膜434以形成氧化物半导体层，该氧化物半导体层是岛状氧化物半导体层。然后，可以在氧气气氛、N2O气体气氛或超干空气(露点小于等于-40℃，优选小于等于-60℃)气氛下，在大于等于200℃且小于等于400℃(优选大于等于200℃且小于等于300℃)下，进行热处理。
当于形成氧化物半导体膜434之前，在惰性气体气氛(氮、氦、氖、氩等)、氧气气氛或超干空气(露点小于等于-40℃，优选小于等于-60℃)气氛下(在大于等于400℃且小于衬底的应变点的温度下)进行热处理时，可以去除栅极绝缘层中包含的诸如氢和水的杂质。
接着，通过第二光刻工艺在氧化物半导体膜434上形成抗蚀剂掩模。使用该抗蚀剂掩模对氧化物半导体膜434进行选择性蚀刻，由此形成作为岛状氧化物半导体层的氧化物半导体层443和445。
去除抗蚀剂掩模。如第一实施例的图2C至图2E以及图3A至图3C例示的，形成与氧化物半导体层443接触的低电阻源极区408a和低电阻漏极区408b，并形成与氧化物半导体层443的上表面以及低电阻源极区408a和低电阻漏极区408b的外围和侧表面接触的氧化物绝缘层416。另一方面，在像素部，将作为透光导电层的源电极层409a和漏电极层409b形成为与氧化物半导体层445接触，并形成与氧化物半导体层445接触的氧化物绝缘层416。
接着，在惰性气体气氛或氧气气氛下进行第二热处理。第二热处理的条件可以与第一实施例描述的制造半导体装置的方法的第二热处理的条件相同。例如，第二热处理在氮气气氛下在250℃的温度下进行1小时。
低电阻源极区408a和低电阻漏极区408b被部分暴露，由此在氧化物绝缘层416中形成到达漏电极层409b的接触孔。并且，在氧化物绝缘层416上形成导电膜。选择性蚀刻该导电膜以形成与低电阻源极区408a接触的源电极层415a和与低电阻漏极区408b接触的漏电极层415b。接着，与氧化物绝缘层416接触地形成平坦化绝缘层404，在平坦化绝缘层404中形成到达漏电极层409b的接触孔，并在该接触孔和平坦化绝缘层404上形成透光导电膜。选择性蚀刻该透光导电膜以形成导电层417和电连接至漏电极层409b的像素电极层427(参见图4C)。
通过上述步骤，可以利用八个掩模在一个衬底上分别在驱动电路和像素部中单独地形成薄膜晶体管449和451，在薄膜晶体管449和451中的每一个中整个氧化物半导体层是i型的。驱动电路的薄膜晶体管449包括完全本征的氧化物半导体层443，且像素的薄膜晶体管451包括完全本征的氧化物半导体层445。
在与薄膜晶体管449和451相同的衬底上可以形成存储电容器，其具有使用栅极绝缘层402作为电介质的电容器布线和电容器电极。通过在与各自像素对应的矩阵中布置薄膜晶体管451和存储电容器以形成像素部，并且在该像素部的外围处布置具有薄膜晶体管449的驱动电路，可以获得用于制造有源矩阵显示装置的衬底之一。
此外，通过在与氧化物半导体层443的沟道形成区重叠的部分中设置导电层417，在BT测试中，可以减少BT测试前后的薄膜晶体管449的阈值电压的偏移量。导电层417可以具有与栅电极层411相同或不同的电位，并且可以用作栅电极层。导电层417可以处于GND状态、施加0V电位的状态、或浮置状态。
(第三实施例)
将参照图5A至图5C描述与第一实施例不同的制造半导体装置的方法。可以按与第一实施例相似的方式形成与第一实施例相同的部分或具有与第一实施例的部分相似的功能的部分，并省略其相应描述。
图5A至图5C是例示两个薄膜晶体管的制造工艺的截面图。
首先，以与第一实施例的图2A类似的方式，在具有绝缘表面的衬底400上形成栅电极层411和421，在栅电极层411和421上形成栅极绝缘层402，并在栅极绝缘层402上形成氧化物半导体膜430(参见图5A)。
接着，通过第二光刻工艺在氧化物半导体膜430上形成抗蚀剂掩模。使用该抗蚀剂掩模对氧化物半导体膜430进行选择性蚀刻，由此形成作为岛状氧化物半导体层的氧化物半导体层。
然后，去除抗蚀剂掩模，并以与第一实施例的图2B相似的方式进行第一热处理，由此使氧化物半导体层脱水或脱氢。脱水或脱氢的第一热处理的条件可以与第一实施例中描述的制造半导体装置的第一热处理的条件相同。这里，其上形成氧化物半导体层的衬底被引入电炉，该电炉是热处理设备之一。在氮气气氛下对氧化物半导体层进行热处理之后，氧化物半导体层不被暴露到空气并且防止了水和氢重新混入氧化物半导体层；因此获得氧化物半导体层431和氧化物半导体层432(参见图5B)。
接着，在氧化物半导体层431和432以及栅极绝缘层402上形成氧化物导电膜。因而，通过第三光刻工艺形成抗蚀剂掩模445a和抗蚀剂掩模445b。使用抗蚀剂掩模445a和445b选择性蚀刻该氧化物导电膜以形成低电阻源极区408a、低电阻漏极区408b以及源电极层409a和漏电极层409b(参见图5C)。作为氧化物导电膜的材料，可以使用与第一实施例的氧化物导电膜的材料相似的材料。
注意，在本蚀刻步骤中，优选适当地确定蚀刻条件以不蚀刻作为下层的氧化物半导体层431和氧化物半导体层432。例如，可以控制蚀刻时间。
此外，对于氧化物半导体层431和432的材料以及低电阻源极区408a、低电阻漏极区408b和源电极层409a和漏电极层409b的材料中的每一个，优选使用具有高蚀刻选择比的材料。例如，包含Sn的金属氧化物材料(例如，SnZnOx(x＞0)，SnGaZnOx(x＞0)等)可以用作氧化物半导体层的材料，基于Al-Zn-O的材料、基于Al-Zn-O-N的材料、基于Zn-O的材料等可以用作氧化物导电层的材料。上述包含锌氧化物作为其主要成分的材料可以使用例如碱性溶液进行蚀刻。当使用诸如基于Al-Zn-O的材料或基于Al-Zn-O-N的材料的含铝材料时，优选使用在去除用于蚀刻的抗蚀剂掩模时不去除氧化物导电层的方法去除抗蚀剂掩模。例如，通过采用干法蚀刻，可以去除抗蚀剂掩模而不去除氧化物导电层。
氧化物半导体层优选具有小于等于50nm的厚度以保持在非晶态下。例如，所完成的薄膜晶体管的平均厚度优选大于等于5nm且小于等于20nm。
以与第一实施例的图2E相似的方式，与氧化物半导体层431和432接触地形成氧化物绝缘层416；进行第二热处理使得与栅电极层411重叠的沟道形成区413变为i型，并且与栅电极层421重叠的沟道形成区423变为i型；以自对准方式形成与低电阻源极区408a重叠的高电阻源极区414a；以自对准方式形成与低电阻漏极区408b重叠的高电阻漏极区414b；以自对准方式形成与源电极层409a重叠的高电阻源极区424a；以及以自对准方式形成与漏电极层409b重叠的高电阻漏极区424b。第二热处理的条件可以与第一实施例中描述的制造半导体装置的方法的第二热处理的条件相同。
以与第一实施例的图3A相似的方式，进行第四光刻工艺，并形成抗蚀剂掩模。因而，通过蚀刻氧化物绝缘层416，形成暴露低电阻源极区408的一部分的区域418、暴露低电阻漏极区408b的一部分的区域419、和位于漏电极层409b上方的接触孔426。氧化物绝缘层416被设置为与氧化物半导体层431的一部分以及低电阻源极区408a和低电阻漏极区408b的外围和侧表面接触。
以与第一实施例的图3B相似的方式，在去除抗蚀剂掩模之后，至少在被暴露的低电阻源极区408a和低电阻漏极区408b、在接触孔426上、以及在氧化物绝缘层416上形成导电膜。进行第五光刻工艺以在该导电膜上形成抗蚀剂掩模438a和438b。选择性地进行蚀刻以形成源电极层415a和漏电极层415b。
以与第一实施例的图3C相似的方式，在去除抗蚀剂掩模438a和438b之后，在源电极层415a和漏电极层415b上以及在氧化物绝缘层416上形成平坦化绝缘层404。进行第六光刻工艺，并形成抗蚀剂掩模。蚀刻平坦化绝缘层404以形成到达漏电极层409b的接触孔441。
以与第一实施例的图3D相似的方式，在形成接触孔之后，形成透光导电膜。进行第七光刻工艺，并形成抗蚀剂掩模。因而，通过蚀刻去除多余部分以形成像素电极层427和导电层417。
通过上述步骤，可以利用七个掩模在一个衬底上分别在驱动电路和像素部中单独地形成薄膜晶体管410和420。此外，与第一实施例的制造工艺相比可以减少掩模的数目。驱动电路中的薄膜晶体管410包括氧化物半导体层412，氧化物半导体层412具有高电阻源极区414a、高电阻漏极区414b和沟道形成区413。像素中的薄膜晶体管420包括氧化物半导体层422，氧化物半导体层422具有高电阻源极区424a、高电阻漏极区424b和沟道形成区423。即使将高电场施加到薄膜晶体管410和420时，高电阻源极区414a、高电阻漏极区414b、高电阻源极区424a和高电阻漏极区424b用作缓冲区，由此不施加局部高电场，这可以导致晶体管的耐受电压的提高。
(第四实施例)
将参照图38A1、图38A2、图38B和图38C、图39A至图39E、以及图40A至图40D描述与第一实施例不同的半导体装置及制造该半导体装置的方法。图38B和图38C都是形成于一个衬底上的具有彼此不同的结构的两个薄膜晶体管的截面结构的实例。图38A1、图38A2、图38B和图38C中例示的薄膜晶体管460和薄膜晶体管470是底栅晶体管。
图38A1是设置于驱动电路中的薄膜晶体管460的平面图。图38A2是设置于像素中的薄膜晶体管470的平面图。图38B是例示沿图38A1的线G1-G2所取的截面结构和沿图38A2的线H1-H2所取的截面结构的截面图。图38C是例示沿图38A1的线G3-G4所取的截面结构和沿图38A2的线H3-H4所取的截面结构的截面图。
设置于驱动电路中的薄膜晶体管460在具有绝缘表面的衬底450上包括：栅电极层461；栅极绝缘层452；氧化物半导体层462，其至少包括沟道形成区463、高电阻源极区464a和高电阻漏极区464b；低电阻源极区446a；低电阻漏极区446b；源电极层465a；和漏电极层465b。此外，薄膜晶体管460设置有氧化物绝缘层466，氧化物绝缘层466与氧化物半导体层412以及低电阻源极区446a和低电阻漏极区446b的外围和侧表面接触，并与氧化物半导体层462的一部分接触。
注意，高电阻源极区464a以自对准的方式与低电阻源极区446a的下表面接触地形成。高电阻漏极区464b以自对准的方式与低电阻漏极区446b的下表面接触地形成。此外，沟道形成区463与氧化物绝缘层466接触，并且与高电阻源极区464a和高电阻漏极区464b相比用作高电阻区域(i型区域)。
源电极层465a与低电阻源极区446a接触，而漏电极层465b与低电阻漏极区446b接触。
当设置低电阻源极区446a和低电阻漏极区446b时，薄膜晶体管460与肖特基结相比在热量方面具有较高的工作稳定性。有意地设置载流子浓度都高于氧化物半导体层的载流子浓度的低电阻源极区和低电阻漏极区，由此形成欧姆接触。
优选使用金属材料作为源电极层465a和漏电极层465b，以减小薄膜晶体管460的布线的电阻。
在沟道形成区463上设置与沟道形成区463重叠的导电层467。导电层467电连接至栅电极层461以具有相同电位，由此可以从设置在栅电极层461与导电层467之间的氧化物半导体层462的上方和下方施加栅极电压。当栅电极层461和导电层467具有不同电位时，例如，当栅电极层461的电位或导电层467的电位是预定电位、GND电位或0V中的任一个时，可以控制TFT的电特性，例如阈值电压。换言之，栅电极层461和导电层467中的一个用作第一栅电极层，并且栅电极层461和导电层467中的另一个用作第二栅电极层，从而薄膜晶体管460可以用作具有四个端子的薄膜晶体管。
在导电层467、源电极层465a和漏电极层465b、以及氧化物绝缘层466之间设置平坦化绝缘层454。
设置于像素中的薄膜晶体管470在具有绝缘表面的衬底450上包括：栅电极层471；栅极绝缘层452；氧化物半导体层472，其至少包括沟道形成区473、高电阻源极区474a和高电阻漏极区474b；源电极层447a；和漏电极层447b。此外，薄膜晶体管420包括氧化物绝缘层416，氧化物绝缘层416与氧化物半导体层422接触。
注意，高电阻源极区474a以自对准的方式与源电极层447a的下表面接触地形成。高电阻漏极区474b以自对准的方式与漏电极层447b的下表面接触地形成。此外，沟道形成区473与氧化物绝缘层466接触，并且与高电阻源极区474a和高电阻漏极区474b相比用作高电阻区域(i型区域)。
注意，氧化物半导体层462形成在源电极层465a和漏电极层465b下方，并与源电极层465a和漏电极层465b部分地重叠。此外，氧化物半导体层462中间隔着栅极绝缘层452与栅电极层461重叠。换言之，氧化物半导体层462设置在栅电极层461的上方，其中栅极绝缘层452置于半导体层462与栅电极层461之间。此外，氧化物半导体层472形成在源电极层447a和漏电极层447b下方，并与源电极层447a和漏电极层447b部分地重叠。氧化物半导体层472中间隔着栅极绝缘层452与栅电极层471重叠。换言之，氧化物半导体层472设置在栅电极层471的上方，其中栅极绝缘层452置于氧化物半导体层472与栅电极层471之间。
为了实现具有高孔径比的显示装置，使用透光导电膜形成薄膜晶体管470的源电极层447a和漏电极层447b中每一个。
还使用透光导电膜形成薄膜晶体管470的栅电极层471。
在其中设置薄膜晶体管470的像素中，使用具有对可见光的透光性的导电膜形成像素电极层477、另一电极层(电容器电极层等)和布线层(电容器布线层等)，由此形成具有高孔径比的显示装置。不言而喻，栅极绝缘层452和氧化物绝缘层466优选使用具有对可见光的透光性的膜形成。
像素电极层477通过设置于氧化物绝缘层466中的开口和设置于平坦化绝缘层454中的开口与漏电极层447b接触。注意，设置于氧化物绝缘层466中的开口不是必须设置的。
注意，至少在形成氧化物半导体膜之后对氧化物半导体层462和472进行减少诸如水分的杂质的热处理(用于脱水或脱氢的热处理)。在用于脱水和脱氢的热处理以及缓冷之后，通过形成与氧化物半导体层等接触的氧化物绝缘层，降低了氧化物半导体层的载流子浓度，这导致薄膜晶体管460和470的电特性和可靠性的提高。
注意，在图38A1、图38A2、图38B和图38C例示的半导体装置中，作为一个例子，薄膜晶体管460的沟道长度与薄膜晶体管470的沟道长度相同；但是，本发明不限于此。例如，由于驱动电路中的薄膜晶体管要求比像素中的薄膜晶体管的更高工作速度，因此薄膜晶体管460的沟道长度可以比薄膜晶体管470的沟道长度小。在这种情况下，例如，薄膜晶体管460的沟道长度优选为约1μm至5μm，而薄膜晶体管470的沟道长度优选为约5μm至20μm。
如上所述，图38A1、图38A2、图38B和图38C例示的半导体装置包括位于一个衬底上的具有第一薄膜晶体管的驱动电路和具有第二薄膜晶体管的像素部。第二薄膜晶体管使用透光材料形成，且第一薄膜晶体管使用电阻比该透光材料低的材料形成。因此，可以提高像素部中的孔径比，并且可以提高驱动电路的工作速度。当在一个衬底上设置驱动电路和像素部时，可以减少将驱动电路和像素部彼此电连接的布线的数目，并且可以缩短该布线的总长度；因此，可以减小半导体装置的尺寸和成本。
对于图38A1、图38A2、图38B和图38C例示的半导体装置的驱动电路中的薄膜晶体管，低电阻源极区和低电阻漏极区被设置于源电极层和漏电极层与形成沟道形成区的氧化物半导体层之间。当设置低电阻源极区和低电阻漏极区时，可以提高外围电路(驱动电路)的频率特性。与金属电极层和氧化物半导体层之间的接触相比，金属电极层与低电阻源极区和低电阻漏极区之间的接触可以降低接触电阻。使用钼的电极层(例如钼层、铝层和钼层的叠层)具有与氧化物半导体层的高接触电阻，因为与钛相比，钼难以被氧化，并且从氧化物半导体层的提取氧的操作弱，钼层与氧化物半导体层之间的接触界面不变为n型。而当低电阻源极区和低电阻漏极区被置于氧化物半导体层与源电极层和漏电极层之间时，可以降低接触电阻，这可以改进外围电路(驱动电路)的频率特性。此外，当设置低电阻源极区和低电阻漏极区时，在蚀刻要用作低电阻源极区和低电阻漏极区的层时确定薄膜晶体管的沟道长度；因此，可以进一步缩短沟道长度。
在图38A1、图38A2、图38B和图38C例示的半导体装置中，第一薄膜晶体管的氧化物半导体层的端部延伸超过低电阻源极区和低电阻漏极区的端部，并且第二薄膜晶体管的氧化物半导体层的端部也延伸超过源电极层和漏电极层的端部。
图38A1、图38A2、图38B和图38C例示的半导体装置具有如下结构：氧化物绝缘层与氧化物半导体层的部分和氧化物导电层的外围和侧表面接触，其中该氧化物导电层与源电极层和漏电极层接触。在这种结构下，当在薄膜晶体管的外围具有由与栅电极层相同的层形成的布线中间隔着绝缘层与由与源电极层和漏电极层相同的层形成的布线相交的部分时，由与栅电极层相同的层形成的布线与由与源电极层和漏电极层相同的层形成的布线之间的间距可以被增大，因此可以减小寄生电容。
本实施例的晶体管可以具有图42例示的结构。图42例示的半导体装置与图38B例示的半导体装置的不同点如下：栅极绝缘层使用多个绝缘层的叠层形成；以及保护绝缘层设置于与半导体层接触的氧化物绝缘层上方。换言之，图42例示的半导体装置具有栅极绝缘层452a和栅极绝缘层452b的叠层，而不是图38B例示的栅极绝缘层452，以及具有位于图38B例示的氧化物绝缘层466上方的保护绝缘层453。与图38A1、图38A2、图38B和图38C例示的半导体装置的相应元件的描述相同的图42例示的半导体装置的其它元件的描述适当地采用图38A1、图38A2、图38B和图38C例示的半导体装置的描述，并在此省略。
例如，可应用于图38B和图38C例示的栅极绝缘层452的材料可以被用于栅极绝缘层452a和栅极绝缘层452b。例如，可以将氮化物绝缘层用于栅极绝缘层452a，以及可以将氧化物绝缘层用于栅极绝缘层452b。
优选地，保护绝缘层453与都设置在氧化物绝缘层466下方的栅极绝缘层452a或用作基膜的绝缘膜接触，由此防止靠近衬底侧表面的诸如水分、氢离子和OH-的杂质进入。特别地，将氮化硅膜用于都与氧化物绝缘层466接触的栅极绝缘层452a或用作基膜的绝缘膜是有效的。换言之，当将氮化硅层设置为围绕氧化物半导体层的下表面、上表面和侧表面时，提高了半导体装置的可靠性。
以下参照图39A至图39E以及图40A至图40D描述在一个衬底上制造薄膜晶体管460和470的工艺。
首先，在具有绝缘表面的衬底450上形成透光导电膜，然后通过第一光刻工艺在该导电膜上形成抗蚀剂掩模，以及使用该抗蚀剂掩模进行选择性蚀刻，由此形成栅电极层461和471。此外，在像素部中，通过相同的第一光刻工艺，使用与栅电极层461和471相同的材料形成电容器布线。在不仅像素部而且驱动电路要求电容时，为驱动电路也形成电容器布线。注意，抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，这导致制造成本的减少。
尽管对可用于具有绝缘表面的衬底450的衬底没有特别限制，但必要的是该衬底至少具有对随后进行的热处理的足够耐热性。例如，玻璃衬底等可以用作具有绝缘表面的衬底450。
作为玻璃衬底，在随后进行的热处理的温度高的情况下，可以使用应变点为730℃或更高的玻璃衬底。作为玻璃衬底的材料，例如，使用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃的玻璃材料。注意，通过包含比硼酸更大量的氧化钡(BaO)，玻璃衬底耐热且更实用。因此，优选地，使用BaO的量大于B2O3的量的包含BaO和B2O3的玻璃衬底。
注意，可以将由诸如陶瓷衬底、石英衬底或蓝宝石衬底的绝缘体形成的衬底用于衬底450，代替玻璃衬底。或者，可以将微晶玻璃等用于衬底450。
可以在衬底450与栅电极层461和471之间设置用作基膜的绝缘膜。该基膜具有防止杂质元素从衬底450扩散的功能，并且可以使用氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一种或更多种被形成为具有单层膜或叠层膜。
作为栅电极层461和471的材料，可以采用作为实例的具有对可见光的透光性的以下导电材料：基于In-Sn-Zn-O的导电金属氧化物、基于In-Al-Zn-O的导电金属氧化物、基于Sn-Ga-Zn-O的导电金属氧化物、基于Al-Ga-Zn-O的导电金属氧化物、基于Sn-Al-Zn-O的导电金属氧化物、基于In-Zn-O的导电金属氧化物、基于Sn-Zn-O的导电金属氧化物、基于Al-Zn-O的导电金属氧化物、基于In-Sn-O的导电金属氧化物、基于In-O的导电金属氧化物、基于Sn-O的导电金属氧化物或基于Zn-O的导电金属氧化物。栅电极层461和471的厚度都在大于等于50nm且小于等于300nm的范围内。对于栅电极层461和471所使用的导电膜的成膜方法，可以使用溅射法、真空蒸镀法(例如电子束蒸发法)、电弧放电离子镀法或喷射法。当使用溅射法时，使用包含大于等于2wt％且小于等于10wt％的SiO2的靶进行膜沉积，并且要形成的透光导电膜可以包括抑制结晶化的SiOx(x＞0)。因而，在随后的工艺中要执行的用于脱水或脱氢的热处理时可以抑制结晶化。
接着，去除抗蚀剂掩模，并在栅电极层461上形成栅极绝缘层452。
栅极绝缘层452可以利用等离子体CVD法、溅射法等形成为具有氧化硅层、氮化硅层、氮氧化硅层或氧氮化硅层的单层或叠层。例如，在形成氮氧化硅层的情况下，氮氧化硅层可以利用等离子体CVD法使用SiH4、氧气和氮气作为沉积气体形成。
栅极绝缘层452的厚度大于等于100nm且小于等于500nm。在使用叠层的情况下，例如，厚度大于等于5nm且小于等于300nm的第二栅极绝缘层堆叠在厚度大于等于50nm且小于等于200nm的第一栅极绝缘层上方。
在本实施例中，通过等离子体CVD法使用氮化硅层将栅极绝缘层452形成为厚度小于等于200nm。
然后，在栅极绝缘层452形成厚度大于等于2nm且小于等于200nm的氧化物半导体膜480(参见图39A)。即使在形成氧化物半导体膜480之后进行用于脱水或脱氢的热处理，氧化物半导体膜480的厚度优选为小于等于50nm，以保持随后要形成的氧化物半导体层处于非晶态。当氧化物半导体膜480的厚度小时，在形成氧化物半导体膜480之后进行热处理的情况下可以防止随后要形成的氧化物半导体层的结晶化。
注意，在通过溅射法形成氧化物半导体膜480之前，优选地，通过其中引入氩气并生成等离子体的反向溅射，去除附着到栅极绝缘层452的表面的灰尘。该反向溅射指的是不向靶侧施加电压地在氩气气氛中使用射频(RF)功率源来向衬底侧施加电压以围绕衬底产生等离子体从而使表面改性的方法。注意，可以使用氮气气氛、氦气气氛、氧气气氛等代替氩气气氛。
氧化物半导体膜480使用基于In-Ga-Zn-O的非单晶膜，基于In-Sn-Zn-O的氧化物半导体膜，基于In-Al-Zn-O的氧化物半导体膜，基于Sn-Ga-Zn-O的氧化物半导体膜，基于Al-Ga-Zn-O的氧化物半导体膜，基于Sn-Al-Zn-O的氧化物半导体膜，基于In-Zn-O的氧化物半导体膜，基于Sn-Zn-O的氧化物半导体膜，基于Al-Zn-O氧化物半导体膜，基于In-Sn-O的氧化物半导体膜，基于In-O的氧化物半导体膜，基于Sn-O的氧化物半导体膜，或基于Zn-O的氧化物半导体膜形成。在本实施例中，通过溅射法使用基于In-Ga-Zn-O的氧化物半导体靶形成氧化物半导体膜480。或者，可以在稀有气体(典型地为氩气)气氛、氧气气氛或包含稀有气体(典型地为氩气)和氧的气氛下通过溅射法形成氧化物半导体膜480。当采用溅射法时，使用包含大于等于2wt％且小于等于10wt％的SiO2的靶形成氧化物半导体膜480，并且氧化物半导体膜480可以包括抑制结晶化的SiOx(x＞0)。因而，在随后的工艺中要执行的用于脱水或脱氢的热处理时可以抑制氧化物半导体层的结晶化。
对氧化物半导体膜480进行脱水或脱氢。在大于等于400℃且小于衬底的应变点，例如，大于等于400℃且小于等于700℃，优选大于等于425℃且小于等于700℃的温度下，进行用于脱水或脱氢的第一热处理。注意，当该温度大于等于425℃且小于等于700℃时，热处理可以执行1小时或更短；而当该温度小于425℃时，热处理执行长于1小时。这里，其上形成氧化物半导体膜的衬底450被引入电炉，该电炉是热处理设备之一。在氮气气氛下对氧化物半导体膜进行热处理之后，氧化物半导体膜不被暴露到空气并且防止了水和氢重新混入氧化物半导体层；因此获得电阻减小的氧化物半导体层(参见图39B)。在本实施例中，从进行氧化物半导体膜480的脱水或脱氢的加热温度T到足够低以防止水或氢重新进入的温度，使用同一炉；特别地，在氮气气氛下进行缓冷直至温度变为比加热温度T低100℃或更多。对氮气气氛没有限制，并且可以在诸如氦、氖或氩的稀有气体气氛下进行脱水或脱氢。
注意，优选地，在第一热处理中，在氮气或稀有气体(诸如氦、氖或氩)中不包含水、氢等。或者，优选地，引入热处理设备的氮气或稀有气体(诸如氦、氖或氩)的纯度为6N(99.9999％)或更高，优选为7N(99.99999％)或更高；换言之，杂质浓度被设定为1ppm或更低，优选为0.1ppm或更低。
取决于第一热处理的条件或氧化物半导体膜480的材料，在某些情况下进行结晶化以形成微晶膜或多晶膜。
在形成氧化物半导体膜480之前，可以在惰性气体气氛(氮、氦、氖、氩等)或者在氧气气氛下(在大于等于400℃且小于衬底的应变点的温度下)进行热处理，由此可以去除栅极绝缘层452中包含的诸如氢和水的杂质。
接着，在氧化物半导体膜480上形成氧化物导电膜，并通过第二光刻工艺形成抗蚀剂掩模482a和抗蚀剂掩模482b。然后，使用抗蚀剂掩模482a和抗蚀剂掩模482b同时选择性蚀刻该氧化物导电膜和氧化物半导体膜480。形成作为岛状氧化物半导体层的氧化物半导体层462和472、以及氧化物导电层442和氧化物导电层444(参见图39C)。注意，用于抗蚀剂掩模482a和抗蚀剂掩模482b可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，因此可以减少制造成本。
对于氧化物导电膜的形成方法，采用溅射法、真空蒸镀法(电子束蒸发法等)、电弧放电离子镀法或喷射法。对于氧化物导电膜的材料，可以使用电阻高于氧化物半导体膜480且电阻低于源电极层465a和漏电极层465b的材料。例如，可以使用基于In-Sn-Zn-O的导电金属氧化物，基于In-Al-Zn-O的导电金属氧化物，基于Sn-Ga-Zn-O的导电金属氧化物，基于Al-Ga-Zn-O的导电金属氧化物，基于Sn-Al-Zn-O的导电金属氧化物，基于In-Zn-O的导电金属氧化物，基于Sn-Zn-O的导电金属氧化物，基于Al-Zn-O的导电金属氧化物，基于In-Sn-O的导电金属氧化物，基于In-O的导电金属氧化物，基于Sn-O的导电金属氧化物，或基于Zn-O的导电金属氧化物。氧化物导电膜的厚度适当地选择在大于等于50nm且小于等于300nm的范围内。当采用溅射法时，使用包含大于等于2wt％且小于等于10wt％的SiO2的靶进行膜沉积，并且透光导电膜可以包括抑制结晶化的SiOx(x＞0)。因而，可以抑制氧化物导电膜的结晶化。
使用包括In、Ga和Zn(In2O3∶Ga2O3∶ZnO 1∶1∶1[按摩尔比]，In∶Ga∶Zn＝1∶1∶0.5[按原子比])的氧化物半导体靶。氧化物半导体膜在以下条件下形成：衬底450与靶之间的距离为100mm，压力为0.2Pa，直流(DC)功率为0.5kW，以及气氛为氩气和氧气的混合气氛(氩气∶氧气＝30sccm∶20sccm，且氧气流率为40％)。注意，脉冲直流(DC)电源是优选的，因为灰尘可以减少并且膜厚可以均匀。基于In-Ga-Zn-O的非单晶膜被形成为具有5nm至200nm的厚度。在本实施例中，作为氧化物半导体膜，通过溅射法使用基于In-Ga-Zn-O的氧化物半导体靶形成厚度为20nm的基于In-Ga-Zn-O的非单晶膜。作为氧化物半导体靶材料，可以使用诸如In∶Ga∶ZnO＝1∶1∶1或In∶Ga∶ZnO＝1∶1∶4的靶材料。
注意，本实施例中的抗蚀剂掩模482a和482b都是具有凹部或凸部的抗蚀剂掩模。换言之，每个抗蚀剂掩模还可以被称为包括厚度不同的多个区域(这里是两个区域)的抗蚀剂掩模。对于抗蚀剂掩模482a和482b，将厚区域称为抗蚀剂掩模482a和482b的凸部，而将薄区域称为抗蚀剂掩模482a和482b的凹部。
在抗蚀剂掩模482a和482b中，凸部形成于其中源电极层和漏电极层在抗蚀剂掩模482a和482b中的每一个的下方形成的部分中，且凹部形成于其中沟道形成区随后在抗蚀剂掩模482a和482b中的每一个的下方形成的部分中。
抗蚀剂掩模482a和482b中的每一个可以使用多色调掩模形成。多色调掩模是能够利用多级光强曝光的掩模，典型地利用三级光强进行曝光以提供曝光区域、半曝光区域和未曝光区域。当使用多色调掩模时，一次曝光和显影工艺允许形成具有多种厚度(典型地，两种厚度)的抗蚀剂掩模。因此，利用多色调掩模，可以减少光掩模的数目。
通过使用多色调掩模进行曝光并显影，可以形成都包括具有不同厚度的区域的抗蚀剂掩模482a和482b。注意，不限制于此，抗蚀剂掩模482a和482b可以不使用多色调掩模地形成。
接下来，使抗蚀剂掩模482a和482b后退(缩小)以形成抗蚀剂掩模487a和抗蚀剂掩模487b。为了使抗蚀剂掩模后退(缩小)，可以进行使用氧等离子体的灰化等。使得抗蚀剂掩模后退(缩小)以部分地暴露氧化物半导体层462和472。
接着，使用抗蚀剂掩模487a和487b进行选择性蚀刻，由此形成低电阻源极区446a、低电阻漏极区446b以及源电极层447a和漏电极层447b(参见图39D)。
注意，如图39D所示，使用以使得抗蚀剂掩模482a和482b后退(缩小)的方式形成的抗蚀剂掩模487a和487b进行蚀刻，由此氧化物半导体层462的端部延伸超过低电阻源极区446a和低电阻漏极区446b的端部，而氧化物半导体层472的端部延伸超过源电极层447a和漏电极层447b的端部。
注意，可以适当地设置此时的蚀刻步骤的蚀刻条件以保留下氧化物半导体层462和下氧化物半导体层472。例如，可以控制蚀刻时间。
优选地，氧化物半导体层462和472以及氧化物导电层442和444使用具有高蚀刻选择比的材料形成。例如，包含Sn的金属氧化物材料(例如，SnZnOx(x＞0)，SnGaZnOx(x＞0)等)用作用于形成氧化物半导体层的材料，而基于Al-Zn-O的材料、基于Al-Zn-O-N的材料、基于Zn-O的材料等可以用作用于氧化物导电层的材料。上述包含锌氧化物作为其主要成分的材料可以使用例如碱性溶液进行蚀刻。在使用诸如基于Al-Zn-O的材料或基于Al-Zn-O-N的材料的含铝材料的情况下，优选使用在去除用于蚀刻的抗蚀剂掩模时不一起去除氧化物导电层的方法去除抗蚀剂掩模。例如，通过采用干法蚀刻，可以去除抗蚀剂掩模而不去除氧化物导电层。
接着，去除抗蚀剂掩模487a和487b，然后形成与氧化物半导体层462和472部分地接触的氧化物绝缘层466。
氧化物绝缘层466的厚度为至少1nm或更多，并且可以使用诸如溅射法的方法适当地形成氧化物绝缘层466，该方法是一种防止诸如水或氢的杂质进入氧化物绝缘层466的方法。在本实施例中，使用溅射法形成厚度为300nm的氧化硅膜作为氧化物绝缘层466。成膜中的衬底温度可以高于或等于室温且小于等于300℃，在本实施例中设定为100℃。氧化硅膜可以在稀有气体(典型地为氩气)气氛、氧气气氛或包括稀有气体(典型地为氩气)和氧的气氛下通过溅射法形成。氧化硅靶或硅靶可以用作靶。例如，可以在包含氧气和氮气的气氛下通过溅射法使用硅靶形成氧化硅膜。与氧化物半导体层462和472部分地接触的氧化物绝缘层466不包含诸如水分、氢离子和OH-的杂质，并且使用防止这些杂质从外部进入的无机绝缘膜形成。典型地，使用氧化硅膜、氧氮化硅膜、氧化铝膜、氮氧化铝膜等形成氧化物绝缘层466。使用掺杂有硼的硅靶材料形成氧化硅膜，并使用该氧化硅膜形成氧化物绝缘层466，由此可以抑制杂质(诸如水分、氢离子和OH-)的进入。
接着，在惰性气体气氛或氧气气氛下进行第二热处理(优选地在大于等于200℃且小于等于400℃的温度下，例如大于等于250℃且小于等于350℃)。例如，第二热处理在氮气气氛下在250℃的温度下进行1小时。当进行第二热处理时，加热与氧化物绝缘层466部分地接触的氧化物半导体层462和472。
通过上述工艺，减小氧化物半导体层462和472的电阻，并且使氧化物半导体层462和472的一部分选择性地处于氧过量状态。作为结果，与栅电极层461重叠的沟道形成区463为i型。与栅电极层471重叠的沟道形成区473为i型。在与低电阻源极区446a重叠的氧化物半导体层462的一部分中以自对准方式形成高电阻源极区464a。在低电阻漏极区446b重叠的氧化物半导体层462的一部分中以自对准方式形成高电阻漏极区464b。在与源电极层447a重叠的氧化物半导体层472的一部分中以自对准方式形成高电阻源极区474a。在与漏电极层447b重叠的氧化物半导体层472的一部分中以自对准方式形成高电阻漏极区474b(参见图39E)。
注意，通过在与低电阻源极区446a(和低电阻漏极区446b)重叠的氧化物半导体层462的部分中形成高电阻漏极区464b(或高电阻源极区464a)，可以提供驱动电路的可靠性。具体地，当形成高电阻漏极区464b时，晶体管可以具有电导率从漏电极层465b到高电阻漏极区464b和沟道形成区463逐渐改变的结构。因此，在漏电极层电连接至用于供应高功率源电位VDD的布线时使晶体管工作的情况下，高电阻漏极区用作缓冲区，由此即使在栅电极层461与漏电极层465b之间施加高电场时也不发生电场的局部集中，这导致晶体管的耐受电压的提高。
在与低电阻源极区446a(和低电阻漏极区446b)重叠的氧化物半导体层462中形成高电阻漏极区464b(或高电阻源极区464a)，由此可以减小驱动电路中的晶体管的泄漏电流。
注意，通过在与漏电极层447b(和源电极层447a)重叠的氧化物半导体层472的部分中形成高电阻漏极区474b(或高电阻源极区474a)，可以提高像素的可靠性。具体地，当形成高电阻漏极区474b时，晶体管可以具有电导率从漏电极层447b到高电阻漏极区474b和沟道形成区473逐渐改变的结构。因此，在漏电极层447b电连接至用于供应高功率源电位VDD的布线时工作的情况下，高电阻漏极区474b用作缓冲区，由此即使在栅电极层471与漏电极层447b之间施加高电场时也不发生电池的局部集中，这导致晶体管的耐受电压的提高。
当在与漏电极层447b(和源电极层447a)重叠的氧化物半导体层472中形成高电阻漏极区474b(或高电阻源极区474a)，可以减小像素中的晶体管的泄漏电流。
注意，在本实施例的半导体装置中，可以在氧化物绝缘层466上设置保护绝缘层。在本实施例中，当设置保护绝缘层时，通过RF溅射法形成氮化硅膜。RF溅射法具有生产率的优势；因而优选该方法作为保护绝缘层的成膜方法。例如，使用无机绝缘膜形成不包含诸如水分、氢离子和OH-的杂质的该保护绝缘层，该无机绝缘膜防止这些杂质从外部进入。可以使用氮化硅膜、氮化铝膜、氧氮化硅膜、氮氧化铝膜等形成保护绝缘层。不言而喻，保护绝缘层是透光绝缘层。
接着，进行第三光刻工艺，并形成抗蚀剂掩模。当蚀刻氧化物绝缘层466时，形成暴露低电阻源极区446a的一部分的区域428、暴露低电阻漏极区446b的一部分的区域429、和到达漏电极层447b的接触孔437，由此氧化物绝缘层466与氧化物半导体层462的上表面以及低电阻源极区446a和低电阻漏极区446b的外围和侧表面接触(参见图40A)。注意，这里的抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，因此可以减少制造成本。
接着，在去除抗蚀剂掩模之后，至少在被暴露的低电阻源极区446a、被暴露的低电阻漏极区446b以及在氧化物绝缘层466上形成导电膜。进行第四光刻工艺以在该导电膜上形成抗蚀剂掩模491a和491b，并选择性地蚀刻该导电膜，由此形成源电极层405a和漏电极层405b(参见图40B)。
作为用于形成源电极层405a和漏电极层405b的导电膜的材料，可以给出选自Al、Cr、Cu、Ta、Ti、Mo和W中的元素，包含这些元素中的任一种作为其成分的合金，包含这些元素中的任何元素组合的合金等。
作为导电膜，优选使用其中按顺序堆叠钛膜、铝膜和钛膜的三层叠膜；或者其中按顺序堆叠钼膜、铝膜和钼膜的三层叠膜。不言而喻，单层膜、双层膜、四或更多层膜可以被用于导电膜。当使用钛膜、铝膜和钛膜的堆叠导电膜作为导电膜时，可以通过使用氯气的干法蚀刻方法进行蚀刻。
接着，在氧化物绝缘层466上形成平坦化绝缘层454。作为平坦化绝缘层454，可以使用具有耐热性的有机材料，诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯树脂、聚酰胺或环氧树脂。除了这些有机材料之外，也可以使用低介电常数材料(低k材料)、硅氧烷基树脂、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等作为平坦化绝缘层454。注意，平坦化绝缘层454可以通过堆叠使用这些材料形成的多个绝缘膜来形成。
对形成平坦化绝缘层454的方法没有特别限制，并且取决于材料可以通过诸如溅射法、SOG法、旋涂、浸涂、喷涂或液滴排放法(例如，喷墨法、丝网印刷、胶版印刷等)的方法，或者诸如刮刀、辊涂机、幕涂机或刮刀涂布机的工具(装置)，形成平坦化绝缘层454。
然后，进行第五光刻工艺。形成抗蚀剂掩模，并蚀刻平坦化绝缘层454以形成到达漏电极层447b的接触孔494(参见图40C)。此外，通过该蚀刻形成到达栅电极层461和471的接触孔。用于形成到达漏电极层447b的接触孔的抗蚀剂掩模可以通过喷墨法形成。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模；因此可以减少制造成本。
接着，去除抗蚀剂掩模，然后形成透光导电膜。例如，通过溅射法、真空蒸镀法等沉积氧化铟(In2O3)、氧化铟-氧化锡合金(In2O3-SnO2，简写为ITO)等，由此形成该透光导电膜。作为该透光导电膜，可以使用含氮的基于Al-Zn-O的非单晶膜，即，基于Al-Zn-O-N的非单晶膜、基于Zn-O-N的非单晶膜和基于Sn-Zn-O-N的非单晶膜。注意，基于Al-Zn-O-N的非单晶膜中的锌的相对比例(原子百分比)小于等于47％(原子百分比)且大于基于Al-Zn-O-N的非单晶膜中的铝的相对比例(原子百分比)。基于Al-Zn-O-N的非单晶膜中的铝的相对比例(原子百分比)大于基于Al-Zn-O-N的非单晶膜中的氮的相对比例(原子百分比)。利用基于盐酸的溶液进行具有上述材料的膜的蚀刻处理。但是，由于在蚀刻ITO膜时特别趋向于产生残留物，因此可以使用氧化铟-氧化锌(In2O3-ZnO)合金以改进蚀刻加工性。
接着，进行第六光刻工艺，并形成抗蚀剂掩模。然后，通过蚀刻去除透光导电膜的多余部分并去除抗蚀剂掩模，由此形成像素电极层477和导电层467(参见图40D)。
通过上述工艺，可以利用六个掩模在一个衬底上分别在驱动电路和像素部中单独地形成薄膜晶体管460和470。驱动电路中的薄膜晶体管460包括氧化物半导体层462，氧化物半导体层462具有高电阻源极区464a、高电阻漏极区464b和沟道形成区463。像素中的薄膜晶体管470包括氧化物半导体层472，氧化物半导体层472具有高电阻源极区474a、高电阻漏极区474b和沟道形成区473。即使将高电场施加到薄膜晶体管460和470时，高电阻源极区464a、高电阻漏极区464b、高电阻源极区474a和高电阻漏极区474b用作缓冲区，由此不施加局部电场集中，并提高了晶体管的耐受电压。
通过图39A至图39E以及图40A至图40D例示的制造半导体装置的方法，栅极绝缘层452用作电介质，并且使用电容器布线和电容器电极形成的存储电容器也可以形成在与薄膜晶体管460和470相同的衬底上。通过在与各自像素对应的矩阵中布置薄膜晶体管470和存储电容器以形成像素部，并且在该像素部的外围处布置具有薄膜晶体管460的驱动电路，由此可以获得用于制造有源矩阵显示装置的衬底之一。
注意，像素电极层477通过形成于平坦化绝缘层454中的接触孔494和形成于氧化物绝缘层466中的接触孔437电连接至电容器电极层。注意，可以使用与源电极层447a和漏电极层447b相同的材料并在相同的步骤中形成电容器电极层。
此外，当在与氧化物半导体层462的沟道形成区463重叠的部分中设置导电层467时，在用于检查薄膜晶体管的可靠性的偏压-温度应力测试(以下称为BT测试)中，可以减少BT测试前后的薄膜晶体管460的阈值电压的偏移量。导电层467可以具有与栅电极层461相同或不同的电位，并且可以用作栅电极层。导电层467可以处于GND状态、施加0V电位的状态、或浮置状态。
可以通过喷墨法形成用于形成导电层467和像素电极层477的抗蚀剂掩模。当通过喷墨法形成抗蚀剂掩模时，不使用光掩模，可以减少制造成本。
(第五实施例)
在本实施例中，图41A至图41C例示了第一热处理不同于第四实施例的第一热处理的实例。由于本实施例中描述的工艺仅部分与图39A至图39E以及图40A至图40C的工艺不同，因此，在图41A至图41C中对与图39A至图39E以及图40A至图40C相同的部分使用相同的附图标记，并将省略相同部分的详细描述。
图41A至图41C是例示两个薄膜晶体管的制造工艺的截面图。
首先，根据第四实施例，在具有绝缘表面的衬底450上形成栅电极层461和471。
接着，在栅电极层461和471上形成栅极绝缘层452。
然后，在栅极绝缘层452形成厚度大于等于2nm且小于等于200nm的氧化物半导体膜480(参见图41A)。注意，一直到此阶段的工艺与第四实施例的工艺相同，并且图41A对应于图39A。
接着，在惰性气体气氛下或在减小的压力下使氧化物半导体膜480经受脱水或脱氢。用于脱水或脱氢的第一热处理的温度大于等于350℃且小于等于衬底应变点，优选大于等于400℃。这里，衬底被引入电炉(该电炉是热处理设备之一)，在氮气气氛下对氧化物半导体膜480进行热处理，于是在氧化物半导体膜480不被暴露到空气的情况下防止了水或氢进入氧化物半导体膜480。因而，氧化物半导体膜480被变为氧缺乏半导体膜。因此，氧化物半导体膜480的电阻减小，即，氧化物半导体膜480变为n型半导体膜(例如，n-型半导体膜)。之后，将高纯氧气、高纯N2O气体或超干空气(露点小于等于-40℃，优选小于等于-60℃)引入相同的炉并进行冷却。优选地，氧气或N2O气体中不包含水分、氢等。或者，优选地，引入热处理设备的氧气或N2O气体的纯度为6N(99.9999％)或更高，更优选为7N(99.99999％)或更高(即，氧气或N2O气体的杂质浓度优选为1ppm或更低，更优选为0.1ppm或更低)。
并且，在用于脱水或脱氢的第一热处理之后，可以在氧气气氛、N2O气体气氛或超干空气(露点小于等于-40℃，优选小于等于-60℃)气氛下，在200℃至400℃(优选200℃至300℃)下，进行热处理。
通过上述工艺，使得整个氧化物半导体层处于氧过量状态并增大电阻，即，具有i型，由此形成氧化物半导体膜496(参见图41B)。作为结果，可以提高要在随后形成的薄膜晶体管的可靠性。
氧化物半导体膜可以在惰性气体气氛下被脱水或脱氢，然后可以在惰性气体气氛下冷却。可以通过光刻工艺形成抗蚀剂掩模，并可以使用该抗蚀剂掩模选择性蚀刻氧化物半导体膜496。可以形成氧化物半导体层，该氧化物半导体层是岛状氧化物半导体层。然后，可以在氧气气氛、N2O气体气氛或超干空气(露点小于等于-40℃，优选小于等于-60℃)气氛下，在大于等于200℃且小于等于400℃(优选大于等于200℃且小于等于300℃)下，进行热处理。
或者，在形成氧化物半导体膜480之前，可以在惰性气体气氛(氮、氦、氖、氩等)、氧气气氛或超干空气(露点小于等于-40℃，优选小于等于-60℃)气氛下(在大于等于400℃且小于衬底的应变点的温度下)进行热处理，并可以去除栅极绝缘层中包含的诸如氢和水的杂质。
以与第四实施例的图39A至图39E以及图40A至图40C相似的方式，形成氧化物半导体层497和氧化物半导体层498。形成与氧化物半导体层497接触的低电阻源极区446a和低电阻漏极区446b。形成与氧化物半导体层497的部分以及低电阻源极区446a和低电阻漏极区446b的外围和侧表面接触的氧化物绝缘层466。另一方面，在像素部，将作为透光导电层的源电极层447a和漏电极层447b形成为与氧化物半导体层498接触。形成与氧化物半导体层498的部分接触的氧化物绝缘层466。
接着，在惰性气体气氛或氧气气氛下进行第二热处理(优选地在大于等于200℃且小于等于400℃的温度下，例如大于等于250℃且小于等于350℃)。第二热处理的条件可以与第四实施例描述的制造半导体装置的方法的第二热处理的条件相同。例如，第二热处理在氮气气氛下在250℃的温度下进行1小时。
接着，低电阻源极区446a和低电阻漏极区446b的部分被暴露，并在氧化物绝缘层466中形成到达漏电极层447b的接触孔。在氧化物绝缘层466上形成导电膜，并选择性蚀刻该导电膜以形成与低电阻源极区446a接触的源电极层465a和与低电阻漏极区446b接触的漏电极层465b。与氧化物绝缘层466接触地形成平坦化绝缘层454，并在平坦化绝缘层454中形成到达漏电极层447b的接触孔。在该接触孔和平坦化绝缘层454上形成透光导电膜。选择性蚀刻该透光导电膜以形成导电层467和电连接至漏电极层447b的像素电极层477(参见图41C)。
通过上述步骤，可以利用六个掩模在一个衬底上分别在驱动电路和像素部中单独地形成薄膜晶体管492和493，在薄膜晶体管492和493中的每一个具有完全本征的氧化物半导体层。驱动电路的薄膜晶体管492包括完全本征的氧化物半导体层497。像素的薄膜晶体管493包括完全本征的氧化物半导体层498。
栅极绝缘层452用作电介质，并且在与薄膜晶体管492和493相同的衬底上还可以形成使用电容器布线和电容器电极形成的存储电容器。在与各自像素对应的矩阵中布置薄膜晶体管493和存储电容器以形成像素部，并且在该像素部的外围处布置具有薄膜晶体管492的驱动电路，由此可以获得用于制造有源矩阵显示装置的衬底之一。
此外，当在与氧化物半导体层497的沟道形成区重叠的部分中设置导电层467时，在BT测试中，可以减少BT测试前后的薄膜晶体管492的阈值电压的偏移量。导电层467可以具有与栅电极层461相同或不同的电位，并且可以用作栅电极层。导电层467可以处于GND状态、施加0V电位的状态、或浮置状态。
(第六实施例)
将参照图43A1、图43A2、图43B和图43C以及图44A至图44C描述与第一实施例不同的半导体装置及制造该半导体装置的方法。
在图43A1、图43A2、图43B和图43C中例示的半导体装置的驱动电路中，与薄膜晶体管的源电极、漏电极和沟道形成区重叠的导电层的结构与图1A1、图1A2、图1B和图1C例示的半导体装置不同。因此，对于与图1A1、图1A2、图1B和图1C例示的半导体装置的相同部分，可以适当地采用图1A1、图1A2、图1B和图1C例示的半导体装置的描述，并在此省略。
图43A1是设置于驱动电路中的薄膜晶体管440的平面图。图43A2是设置于像素中的薄膜晶体管420的平面图。图43B是例示沿图43A1的线C5-C6所取的截面结构和沿图43A2的线D5-D6所取的截面结构的截面图。图43C是例示沿图43A1的线C7-C8所取的截面结构和沿图43A2的线D7-D8所取的截面结构的截面图。
以与图1A1、图1A2、图1B和图1C相似的方式，设置于驱动电路中的薄膜晶体管440在具有绝缘表面的衬底400上包括：栅电极层411；栅极绝缘层402；氧化物半导体层412，其至少包括沟道形成区413、高电阻源极区414a和高电阻漏极区414b；低电阻源极区408a；低电阻漏极区408b；以及源电极层405a和漏电极层405b。此外，薄膜晶体管440设置有氧化物绝缘层416，氧化物绝缘层416与低电阻源极区408a和低电阻漏极区408b的外围和侧表面接触，并与氧化物半导体层的一部分接触。
注意，高电阻源极区414a以自对准的方式与低电阻源极区408a的下表面接触地形成。高电阻漏极区414b以自对准的方式与低电阻漏极区408b的下表面接触地形成。此外，沟道形成区413与氧化物绝缘层416接触，并且与高电阻源极区414a和高电阻漏极区414b相比用作高电阻区域(i型区域)。
注意，图43A1、图43A2、图43B和图43C中例示的半导体装置在薄膜晶体管的氧化物半导体层中具有高电阻源极区和高电阻漏极区；但是，结构并不限于此，并且整个氧化物半导体层可以是没有高电阻源极区和高电阻漏极区的高电阻区域(i型区域)。
源电极层405a与低电阻源极区408a接触，而漏电极层405b与低电阻漏极区408b接触。
在图43A1、图43A2、图43B和图43C中例示的驱动电路中的沟道形成区413上，设置与沟道形成区413重叠的导电层405c。导电层405c电连接至栅电极层411以具有相同电位，由此可以从设置在栅电极层411与导电层405c之间的氧化物半导体层412的上方和下方施加栅极电压。当栅电极层411和导电层405c具有不同电位时，例如，栅电极层411的电位或导电层405c的电位是预定电位、GND电位或0V，可以控制TFT的电特性，例如阈值电压。
源电极层405a和漏电极层405b以及导电层405c可以使用相同材料形成，例如，优选使用金属材料。
在导电层405c、源电极层405a和漏电极层405b、以及氧化物绝缘层416之上为驱动电路设置平坦化绝缘层404。
设置于像素中的薄膜晶体管420的结构与图1A1、图1A2、图1B和图1C中例示的半导体装置的结构相同；因此，此处使用图1A1、图1A2、图1B和图1C中例示的半导体装置的描述，并省略描述。
注意，在图43A1、图43A2、图43B和图43C例示的半导体装置中，作为一个例子，薄膜晶体管440的沟道长度与薄膜晶体管420的沟道长度相同；但是，本发明不限于此。例如，由于驱动电路中的薄膜晶体管要求比像素部中的薄膜晶体管的更高工作速度，因此薄膜晶体管440的沟道长度可以比薄膜晶体管420的沟道长度小。此时，例如，薄膜晶体管440的沟道长度优选为约1μm至5μm，而薄膜晶体管420的沟道长度优选为约5μm至20μm。
如上所述，图43A1、图43A2、图43B和图43C例示的半导体装置包括位于一个衬底上的具有第一薄膜晶体管的驱动电路和具有第二薄膜晶体管的像素部。第二薄膜晶体管使用透光材料形成，且第一薄膜晶体管使用电阻比该透光材料低的材料形成。因此，可以提高像素部中的孔径比，并且可以提高驱动电路的工作速度。当在一个衬底上设置驱动电路和像素部时，可以减少将驱动电路和像素部彼此电连接的布线的数目，并且可以缩短该布线的总长度；因此，可以减小半导体装置的尺寸和成本。
图43A1、图43A2、图43B和图43C例示的半导体装置具有如下结构：氧化物绝缘层与氧化物半导体层的部分和氧化物导电层的外围和侧表面接触，其中该氧化物导电层与源电极层和漏电极层接触。在这种结构下，当在薄膜晶体管的外围具有由与栅电极层相同的层形成的布线中间隔着绝缘层与由与源电极层和漏电极层相同的层形成的布线相交的部分时，由与栅电极层相同的层形成的布线与由与源电极层和漏电极层相同的层形成的布线之间的间距可以被增大，因此可以减小寄生电容。
对于图43A1、图43A2、图43B和图43C例示的半导体装置的驱动电路中的薄膜晶体管，低电阻源极区和低电阻漏极区被设置于源电极层和漏电极层与形成沟道形成区的氧化物半导体层之间。当设置低电阻源极区和低电阻漏极区时，可以提高外围电路(驱动电路)的频率特性。与金属电极层和氧化物半导体层之间的接触相比，金属电极层与低电阻源极区和低电阻漏极区之间的接触可以降低接触电阻。使用钼的电极层(例如钼层、铝层和钼层的叠层)具有与氧化物半导体层的高接触电阻，因为与钛相比，钼难以被氧化，并且从氧化物半导体层的提取氧的操作弱，钼层与氧化物半导体层之间的接触界面不变为n型。而当低电阻源极区和低电阻漏极区被置于氧化物半导体层与源电极层和漏电极层之间时，可以降低接触电阻，这可以改进外围电路(驱动电路)的频率特性。此外，当设置低电阻源极区和低电阻漏极区时，在蚀刻要用作低电阻源极区和低电阻漏极区的层时确定薄膜晶体管的沟道长度(L)；因此，可以进一步缩短沟道长度。
对于图43A1、图43A2、图43B和图43C例示的半导体装置的驱动电路中的薄膜晶体管，可以设置中间隔着氧化物绝缘层与沟道形成区重叠的导电层，且该导电层使用与源电极层和漏电极层相同的材料形成；因此，可以控制薄膜晶体管的阈值电压。由于导电层使用与驱动电路中的薄膜晶体管的源电极层和漏电极层相同的材料形成，可以减小布线电阻。注意，导电层是与源电极层和漏电极层相同的层，因此，优选地，将导电层设置为不与源电极层和漏电极层接触。例如，中间隔着绝缘层在导电层上方设置另一导电层，该另一导电层通过设置于绝缘层中的接触孔电连接至该导电层，由此可以引导(lead)该导电层。
以与第一实施例相似的方式，本实施例的半导体装置具有薄膜晶体管，在该薄膜晶体管中设置两个栅极绝缘层，并在氧化物绝缘层上方设置保护绝缘层。
以下参照图44A至图44C描述在一个衬底上制造薄膜晶体管440和420的方法的实例。
首先，类似于第一实施例中描述的图2A至图2E和图3A，在衬底400上形成栅电极层411和421，并在栅电极层411和421上形成栅极绝缘层402。中间隔着栅极绝缘层402在栅电极层411上方形成氧化物半导体层412，并且中间隔着栅极绝缘层402在栅电极层421上方形成氧化物半导体层422。进行第一热处理，并进行氧化物半导体层412和氧化物半导体层422的脱水或脱氢。使用氧化物半导体层412上方的氧化物导电层形成低电阻源极区408a和低电阻漏极区408b。使用氧化物半导体层422上方的氧化物导电层形成源电极层409a和漏电极层409b。氧化物绝缘层416被形成为与氧化物半导体层412的部分接触，与低电阻源极区408a和低电阻漏极区408b的外围和侧表面接触，并与源电极层409a和漏电极层409b接触，以及进行第二热处理。去除氧化物绝缘层416的一部分，暴露低电阻源极区408a和低电阻漏极区408b的部分，并在氧化物绝缘层416中形成到达漏电极层409b的接触孔426。
在氧化物绝缘层416上方形成导电膜，并通过光刻工艺形成抗蚀剂掩模448a、抗蚀剂掩模448b和抗蚀剂掩模448c。使用抗蚀剂掩模448a、抗蚀剂掩模448b和抗蚀剂掩模448c进行蚀刻以形成源电极层405a、漏电极层405b和导电层405c(参见图44A)。
注意，对于此时的蚀刻步骤，优选地，不蚀刻低电阻源极区408a、低电阻漏极区408b、源电极层409a和漏电极层409b、氧化物半导体层412和氧化物半导体层422，并可以适当地设置蚀刻条件以不蚀刻低电阻源极区408a、低电阻漏极区408b、源电极层409a和漏电极层409b、氧化物半导体层412和氧化物半导体层422。例如，可以控制蚀刻时间。
优选地，使用具有高蚀刻选择比的材料作为用于形成氧化物半导体层412和422的材料以及作为用于形成低电阻源极区408a、低电阻漏极区408b以及源电极层409a和漏电极层409b的材料。例如，包含Sn的金属氧化物材料(例如，SnZnOx(x＞0)，SnGaZnOx(x＞0)等)可以用作用于形成氧化物半导体层的材料，基于Al-Zn-O的材料、基于Al-Zn-O-N的材料、基于Zn-O的材料等可以用作用于形成氧化物导电层的材料。上述包含锌氧化物作为其主要成分的材料可以使用例如碱性溶液进行蚀刻。在使用诸如基于Al-Zn-O的材料或基于Al-Zn-O-N的材料的含铝材料的情况下，优选使用在去除用于蚀刻的抗蚀剂掩模时不一起去除氧化物导电层的方法去除抗蚀剂掩模。例如，通过采用干法蚀刻，由此可以去除抗蚀剂掩模而不去除氧化物导电层。
接着，去除抗蚀剂掩模448a至448c，然后在源电极层405a和漏电极层405b、导电层405c以及氧化物绝缘层416上方形成平坦化绝缘层404。进行光刻工艺，并形成抗蚀剂掩模。蚀刻平坦化绝缘层404以形成到达漏电极层409b的接触孔441(参见图44B)。
接着，去除抗蚀剂掩模，然后形成透光导电膜。进行光刻工艺，并形成抗蚀剂掩模。通过蚀刻去除多余部分以形成像素电极层427(参见图44C)。
在图44A至图44C例示的本实施例的制造半导体装置的方法中，可以使用一个掩模形成低电阻源极区408a、低电阻漏极区408b、源电极层409a和漏电极层409b。
通过上述步骤，可以利用七个或八个掩模在一个衬底上分别在驱动电路和像素部中单独地形成薄膜晶体管440和420。驱动电路中的薄膜晶体管440包括氧化物半导体层412，氧化物半导体层412具有高电阻源极区414a、高电阻漏极区414b和沟道形成区413。像素中的薄膜晶体管420包括氧化物半导体层422，氧化物半导体层422具有高电阻源极区424a、高电阻漏极区424b和沟道形成区423。即使将高电场施加到薄膜晶体管440和420时，高电阻源极区414a、高电阻漏极区414b、高电阻源极区424a和高电阻漏极区424b用作缓冲区，由此不施加局部电场集中，并且提高晶体管的耐受电压。
在本实施例的制造半导体装置的方法中，在驱动电路的薄膜晶体管中，可以在与源电极层和漏电极层相同的步骤中形成与半导体层的沟道形成区重叠的导电层。因而，可以不增加制造步骤数目地形成半导体装置。
(第七实施例)
将参照图45A1、图45A2、图45B和图45C以及图46A至图46C描述与第六实施例不同的半导体装置及制造该半导体装置的方法。
在图45A1、图45A2、图45B和图45C中例示的半导体装置的驱动电路中，与薄膜晶体管的源电极、漏电极和沟道形成区重叠的导电层的结构与第四实施例的图38A1、图38A2、图38B和图38C例示的半导体装置不同。因此，对于与图38A1、图38A2、图38B和图38C例示的半导体装置的相同部分，可以适当地采用图38A1、图38A2、图38B和图38C例示的半导体装置的描述，并在此省略。
图45A1是设置于驱动电路中的薄膜晶体管490的平面图。图45A2是设置于像素中的薄膜晶体管470的平面图。图45B是例示沿图45A1的线G5-G6所取的截面结构和沿图45A2的线H5-H6所取的截面结构的截面图。图45C是例示沿图45A1的线G7-G8所取的截面结构和沿图45A2的线H7-H8所取的截面结构的截面图。
如在图38A1、图38A2、图38B和图38C中例示的，设置于驱动电路中的薄膜晶体管490在具有绝缘表面的衬底450上包括：栅电极层461；栅极绝缘层452；氧化物半导体层462，其至少包括沟道形成区463、高电阻源极区464a和高电阻漏极区464b；低电阻源极区446a；低电阻漏极区446b；源电极层495a和漏电极层495b。此外，薄膜晶体管490设置有保护绝缘层453，保护绝缘层453与低电阻源极区446a和低电阻漏极区446b的外围和侧表面接触，并与氧化物半导体层462的一部分接触。
高电阻源极区464a以自对准的方式与低电阻源极区446a的下表面接触地形成。高电阻漏极区464b以自对准的方式与低电阻漏极区446b的下表面接触地形成。此外，沟道形成区463与保护绝缘层453接触，并且与高电阻源极区464a和高电阻漏极区464b相比用作高电阻区域(i型区域)。
注意，图45A1、图45A2、图45B和图45C中例示的半导体装置在薄膜晶体管的氧化物半导体层中具有高电阻源极区和高电阻漏极区；但是，结构并不限于此，并且整个氧化物半导体层可以是没有高电阻源极区和高电阻漏极区的高电阻区域(i型区域)。
源电极层495a与低电阻源极区446a接触，而漏电极层495b与低电阻漏极区446b接触。
在图45A1、图45A2、图45B和图45C中例示的驱动电路中的沟道形成区463上，设置与沟道形成区463重叠的导电层495c。导电层495c电连接至栅电极层461以具有相同电位，由此可以从设置在栅电极层461与导电层495c之间的氧化物半导体层462的上方和下方施加栅极电压。当栅电极层461和导电层495c具有不同电位时，例如，栅电极层461的电位或导电层495c的电位是预定电位、GND电位或0V，可以控制TFT的电特性，例如阈值电压。
源电极层495a和漏电极层495b以及导电层495c可以使用相同材料形成，例如，优选使用金属材料。
在导电层495c、源电极层495a和漏电极层495b、以及氧化物绝缘层466之上为驱动电路设置平坦化绝缘层454。
图45A2是设置有像素中的薄膜晶体管470的平面图。薄膜晶体管470的结构与图38A1、图38A2、图38B和图38C中例示的半导体装置的结构相同；因此，此处使用图38A1、图38A2、图38B和图38C中例示的半导体装置的描述，并省略描述。
注意，在图45A1、图45A2、图45B和图45C例示的半导体装置中，作为一个例子，薄膜晶体管490的沟道长度与薄膜晶体管470的沟道长度相同；但是，本发明不限于此。例如，由于驱动电路中的薄膜晶体管要求比像素部中的薄膜晶体管的更高工作速度，因此薄膜晶体管490的沟道长度可以比薄膜晶体管470的沟道长度小。在这种情况下，例如，薄膜晶体管490的沟道长度优选为约1μm至5μm，而薄膜晶体管470的沟道长度优选为约5μm至20μm。
如上所述，图45A1、图45A2、图45B和图45C例示的半导体装置包括位于一个衬底上的具有第一薄膜晶体管的驱动电路和具有第二薄膜晶体管的像素部。第二薄膜晶体管使用透光材料形成，且第一薄膜晶体管使用电阻比该透光材料低的材料形成。因此，可以提高像素部中的孔径比，并且可以提高驱动电路的工作速度。当在一个衬底上设置驱动电路和像素部时，可以减少将驱动电路和像素部彼此电连接的布线的数目，并且可以缩短该布线的总长度；因此，可以减小半导体装置的尺寸和成本。
在图45A1、图45A2、图45B和图45C例示的半导体装置中，第一薄膜晶体管的氧化物半导体层的端部延伸超过低电阻源极区和低电阻漏极区的端部，并且第二薄膜晶体管的氧化物半导体层的端部延伸超过源电极层和漏电极层的端部。
对于图45A1、图45A2、图45B和图45C例示的半导体装置的驱动电路中的薄膜晶体管，低电阻源极区和低电阻漏极区被设置于源电极层和漏电极层与形成沟道形成区的氧化物半导体层之间。当设置低电阻源极区和低电阻漏极区时，可以提高外围电路(驱动电路)的频率特性。与金属电极层和氧化物半导体层之间的接触相比，金属电极层与低电阻源极区和低电阻漏极区之间的接触可以降低接触电阻。使用钼的电极层(例如钼层、铝层和钼层的叠层)具有与氧化物半导体层的高接触电阻，因为与钛相比，钼难以被氧化，并且从氧化物半导体层的提取氧的操作弱，钼层与氧化物半导体层之间的接触界面不变为n型。而当低电阻源极区和低电阻漏极区被置于氧化物半导体层与源电极层和漏电极层之间时，可以降低接触电阻，并可以改进外围电路(驱动电路)的频率特性。此外，当设置低电阻源极区和低电阻漏极区时，在蚀刻要用作低电阻源极区和低电阻漏极区的层时确定薄膜晶体管的沟道长度(L)；因此，可以进一步缩短沟道长度。
图45A1、图45A2、图45B和图45C例示的半导体装置具有如下结构：氧化物绝缘层与氧化物半导体层的部分和氧化物导电层的外围和侧表面接触，其中该氧化物导电层与源电极层和漏电极层接触。在这种结构下，当在薄膜晶体管的外围具有由与栅电极层相同的层形成的布线中间隔着绝缘层与由与源电极层和漏电极层相同的层形成的布线相交的部分时，由与栅电极层相同的层形成的布线与由与源电极层和漏电极层相同的层形成的布线之间的间距可以被增大，因此可以减小寄生电容。
对于图45A1、图45A2、图45B和图45C例示的半导体装置的驱动电路中的薄膜晶体管，可以设置中间隔着氧化物绝缘层与沟道形成区重叠的导电层，且该导电层使用与源电极层和漏电极层相同的材料形成；因此，可以控制薄膜晶体管的阈值电压。由于导电层使用与驱动电路中的薄膜晶体管的源电极层和漏电极层相同的材料形成，可以减小布线电阻。
以与第四实施例相似的方式，本实施例的半导体装置具有薄膜晶体管，在该薄膜晶体管中设置两个栅极绝缘层，并在氧化物绝缘层上方设置保护绝缘层。
以下参照图46A至图46C描述在一个衬底上制造薄膜晶体管490和470的方法的实例。
首先，类似于第四实施例的图39A至图39E和图40A，在衬底450上形成栅电极层461和471，并在栅电极层461和471上形成栅极绝缘层452。在栅极绝缘层452上方形成氧化物半导体膜480，并进行第一热处理。进行氧化物半导体膜的脱水或脱氢，由此获得氧化物半导体膜481。在氧化物半导体膜481上方形成氧化物导电膜，并使用多色调掩模形成抗蚀剂掩模482a和482b。使用抗蚀剂掩模482a和482b蚀刻氧化物半导体膜481和该氧化物导电膜，由此中间隔着栅极绝缘层452在栅电极层461上方形成氧化物半导体层462，并且中间隔着栅极绝缘层452在栅电极层471上方形成氧化物半导体层472。去除抗蚀剂掩模482a和482b，并使用氧化物半导体层462上方的氧化物导电层形成低电阻源极区446a和低电阻漏极区446b，使用氧化物半导体层472上方的氧化物导电层形成源电极层447a和漏电极层447b。氧化物绝缘层466被形成为与氧化物半导体层的部分接触，与低电阻源极区446a和低电阻漏极区446b的外围和侧表面接触，并与源电极层447a和漏电极层447b接触。进行第二热处理，并去除氧化物绝缘层466的一部分。暴露低电阻源极区446a和低电阻漏极区446b的部分，并在氧化物绝缘层466中形成到达漏电极层447b的接触孔437。
在氧化物绝缘层466上方形成导电膜，并通过光刻工艺形成抗蚀剂掩模455a、抗蚀剂掩模455b和抗蚀剂掩模455c。进行选择性蚀刻以形成源电极层495a、漏电极层495b和导电层495c(参见图46A)。
注意，对于此时的蚀刻步骤，优选地，不蚀刻作为下层的低电阻源极区446a和低电阻漏极区446b、源电极层447a和漏电极层447b、以及氧化物半导体层462和氧化物半导体层472，并可以适当地设置蚀刻条件以不蚀刻低电阻源极区446a、低电阻漏极区446b、源电极层447a和漏电极层447b、以及氧化物半导体层462和氧化物半导体层472。例如，可以控制蚀刻时间。
优选地，使用具有高蚀刻选择比的材料作为用于形成氧化物半导体层462和472的材料以及作为用于形成低电阻源极区446a、低电阻漏极区446b以及源电极层447a和漏电极层447b的材料。例如，包含Sn的金属氧化物材料(例如，SnZnOx或SnGaZnOx)可以用作用于形成氧化物半导体层的材料，基于Al-Zn-O的材料、基于Al-Zn-O-N的材料、基于Zn-O的材料等可以用作用于形成氧化物导电层的材料。上述包含锌氧化物作为其主要成分的材料可以使用例如碱性溶液进行蚀刻。在使用诸如基于Al-Zn-O的材料或基于Al-Zn-O-N的材料的含铝材料的情况下，优选使用在去除用于蚀刻的抗蚀剂掩模时不一起去除氧化物导电层的方法去除抗蚀剂掩模。例如，通过采用干法蚀刻，由此可以去除抗蚀剂掩模而不去除氧化物导电层。
接着，去除抗蚀剂掩模455a至455c，然后在源电极层495a和漏电极层495b、导电层495c以及氧化物绝缘层466上方形成平坦化绝缘层454。进行光刻工艺，并形成抗蚀剂掩模。蚀刻平坦化绝缘层454以形成到达漏电极层447b的接触孔494(参见图46B)。
接着，去除抗蚀剂掩模，然后形成透光导电膜。进行光刻工艺，并形成抗蚀剂掩模。通过蚀刻去除多余部分以形成像素电极层477。
通过上述工艺，可以利用六个掩模在一个衬底上分别在驱动电路和像素部中单独地形成薄膜晶体管490和470，并且与第六实施例描述的制造工艺相比可以减少掩模的数目。驱动电路中的薄膜晶体管490包括氧化物半导体层462，氧化物半导体层462具有高电阻源极区464a、高电阻漏极区464b和沟道形成区463。像素中的薄膜晶体管470包括氧化物半导体层472，氧化物半导体层472具有高电阻源极区474a、高电阻漏极区474b和沟道形成区473。即使将高电场施加到薄膜晶体管490和470时，高电阻源极区464a、高电阻漏极区464b、高电阻源极区474a和高电阻漏极区474b用作缓冲区，由此不施加局部电场集中，并且提高晶体管的耐受电压。
通过本实施例的制造半导体装置的方法，在驱动电路的薄膜晶体管中，可以在与源电极层和漏电极层相同的步骤中形成与半导体层的沟道形成区重叠的导电层。因而，可以不增加制造步骤数目地形成半导体装置。注意，本实施例可以与适当地与任意其它实施例组合。
(第八实施例)
在本实施例中，将描述使用第一实施例中描述的有源矩阵衬底制造有源矩阵液晶显示装置的实例。注意，本实施例还可以适用于在第二实施例至第七实施例的任一个中描述的任何有源矩阵衬底。
图7A例示有源矩阵衬底的截面结构的实例。
在第一实施例至第七实施例中描述了位于一个衬底上的驱动电路中的薄膜晶体管和像素部中的薄膜晶体管；在本实施例中，除了这些薄膜晶体管之外，还例示存储电容器的端子部和布线相交部、栅极布线和源极布线用于描述。电容器的端子部和布线相交部、栅极布线和源极布线可以在与第一实施例至第七实施例中任一个中的半导体装置的相同制造工艺中形成，并且可以不增加光掩模数目且不增加步骤数目地制造。此外，在用作像素部中的显示区域的部分中，所有的栅极布线、源极布线和电容器布线层使用透光导电膜形成，导致高的孔径比。并且，在不用作显示区域的部分中，可以将金属布线用于源极布线层，以降低布线电阻。注意，在本实施例中，描述了如下情况：图43A1、图43A2、图43B和图43C例示的薄膜晶体管440用作驱动电路中的薄膜晶体管的实例，并且：图43A1、图43A2、图43B和图43C例示的薄膜晶体管420用作像素部中的薄膜晶体管的实例；但是，对此没有特别限制。
在图7A中，薄膜晶体管210是设置于驱动电路中的薄膜晶体管，而电连接至像素电极层227的薄膜晶体管220是设置于像素部中的薄膜晶体管。
在本实施例中，形成于衬底200上的薄膜晶体管220具有与图43A1、图43A2、图43B和图43C的薄膜晶体管440相同的结构。
使用透光材料在与薄膜晶体管220的栅电极层相同的步骤中形成的电容器布线层230与电容器电极层231重叠，其中用作电介质的栅极绝缘层202位于电容器布线层230与电容器电极层231之间。因此，形成存储电容器。使用相同的透光材料在与薄膜晶体管220的源电极层或漏电极层相同的步骤中形成电容器电极层231。由于存储电容器具有与薄膜晶体管220一样好的透光性，因此可以增加孔径比。
存储电容器的透光性在增加孔径比上是重要的。特别是对于10英寸或更小的小液晶显示面板，例如，当通过增加栅极布线的数目减小像素尺寸以实现更高的显示图像的清晰度时，也可以实现高孔径比。并且，对于薄膜晶体管220和存储电容器的元件使用透光膜，使得即使在将一个像素分割成多个子像素以实现宽视角时，也可以实现高孔径比。即，即使当布置一组高密度薄膜晶体管时，也可以保持高的孔径比，并且显示区域可以具有足够的面积。例如，当一个像素包括两个至四个子像素和存储电容器时，存储电容器具有与薄膜晶体管一样好的透光性，由此可以增加孔径比。
注意，存储电容器设置于像素电极层227下方，且电容器电极层231电连接至像素电极层227。
尽管在本实施例中描述了存储电容器由电容器电极层231和电容器布线层230构成的实例，但是对存储电容器的结构没有特别限制。例如，存储电容器可以如下方式形成：没有电容器布线层；像素电极层与相邻像素中的栅极布线重叠，其中平坦化绝缘层、氧化物绝缘层和栅极绝缘层位于它们中间。
在图7A中，由于形成具有大电容的存储电容器，因此仅栅极绝缘层202设置于电容器布线与电容器电极之间。在栅极布线层232与其上形成的布线之间用栅极绝缘层202和氧化物绝缘层266设置布线相交部，以减小寄生电容。注意，优选地栅极绝缘层的厚度为小以增加存储电容；因此，在选择性蚀刻氧化物绝缘层266时可以使电容器布线上方的栅极绝缘层减薄。
按照像素密度设置多个栅极布线、源极布线和电容器布线层。在端子部中，设置多个具有与栅极布线相同的电位的端子电极、多个具有与源极布线相同的电位的端子电极、多个具有与电容器布线相同的电位的端子电极等。对每个端子电极的数目没有特别限制，可以由实践者适当地确定端子的数目。
在端子部，具有与栅极布线相同电位的端子电极可以使用与像素电极层227相同的透光材料形成。具有与栅极布线相同电位的端子电极通过到达栅极布线的接触孔电连接至栅极布线。使用与用于形成电连接薄膜晶体管220的漏电极层和像素电极层227的接触孔的相同光掩模，通过选择性蚀刻平坦化绝缘层204、氧化物绝缘层266和栅极绝缘层202，形成到达栅极布线的接触孔。
驱动电路中的薄膜晶体管210的栅电极层可以电连接至设置于氧化物半导体层上的导电层405c。在这种情况下，使用与用于形成电连接薄膜晶体管220的漏电极层和像素电极层227的接触孔的相同光掩模，通过选择性蚀刻平坦化绝缘层204、氧化物绝缘层266和栅极绝缘层202，形成一个接触孔。驱动电路中的薄膜晶体管210的导电层405c和栅电极层通过该接触孔彼此电连接。
具有与驱动电路中的端子电极层234相同电位的端子电极层235可以使用与像素电极层227相同的透光材料形成。端子电极层235通过到达端子电极层234的接触孔电连接至端子电极层234。端子电极层234是金属布线，在与薄膜晶体管210的源电极层相同的步骤中使用相同材料形成，并且具有与薄膜晶体管210的源电极层相同的电位。
具有与电容器布线层230相同电位的第三端子电极可以使用与像素电极层227相同的透光材料形成。并且，可以使用与用于形成将电容器电极层231电连接至像素电极层227的接触孔的光掩模相同的光掩模，在相同的步骤中，形成到达电容器布线层230的接触孔。
在制造有源矩阵液晶显示装置的情况下，在有源矩阵衬底与设置有对电极(counter electrode)(也称为对电极层)的对衬底之间，设置液晶层，并将有源矩阵衬底和对衬底彼此固定。在有源矩阵衬底上方设置电连接至设置于对衬底上的对电极的公共电极，并在端子部中设置电连接至该公共电极的第四端子电极。第四端子电极用于将公共电极设置成诸如GND或0V的固定电位。第四端子电极可以使用与像素电极层227相同的透光材料形成。
驱动电路中的薄膜晶体管210的栅电极层，或具有与驱动电路中的薄膜晶体管210的栅电极层和漏电极层相同电位的端子电极，或具有与漏电极层相同电位的端子电极，通过由蚀刻栅极绝缘层202设置的接触孔彼此电连接。例如，如图7A和图7B所例示的，电极272可以通过设置于栅极绝缘层202中的接触孔电连接至电极271。此时，可以去除氧化物绝缘层266的部分。因而，可以获得理想的接触，这导致接触电阻的减小。因此，可以减少开口的数目，这导致由驱动电路占据的面积减小。
在图7A和图7B中，描述了如下实例：驱动电路中的薄膜晶体管210的栅电极层，或具有与驱动电路中的薄膜晶体管210的栅电极层和漏电极层相同电位的端子电极，或具有与漏电极层相同电位的端子电极，通过设置于栅极绝缘层202中的接触孔彼此电连接；但是，对此没有特别限制。像素部中的薄膜晶体管220的栅电极层，或具有与该栅电极层和漏电极层相同电位的端子电极，或具有与漏电极层相同电位的端子电极，可以通过设置于栅极绝缘层202中的接触孔彼此电连接。
对薄膜晶体管220的源电极层和薄膜晶体管210的源电极层彼此电连接的结构没有特别限制；例如，在与像素电极层227相同的步骤中可以形成用于连接薄膜晶体管220的源电极层和薄膜晶体管210的源电极层的连接电极。并且，在不用作显示区域的部分中，薄膜晶体管220的源电极层和薄膜晶体管210的源电极层可以彼此接触且重叠。
注意，图7A例示驱动电路中的栅极布线层232的截面结构。由于在本实施例中描述10英寸或更小的小液晶显示面板，因此使用与薄膜晶体管220的栅电极层相同的透光材料形成驱动电路中的栅极布线层232。
当将相同的材料用于栅电极层、源电极层、漏电极层、像素电极层、另一电极层、和另一布线层时，可以使用公共溅射靶和公共制造设备，因此可以减少材料成本和用于蚀刻的蚀刻剂(或蚀刻气体)的成本。结果，可以减少制造成本。
当将感光树脂材料用于图7A的结构中的平坦化绝缘层204时，可以省略用于形成抗蚀剂掩模的步骤。
图7B例示与图7A的结构部分地不同的截面结构。图7B除了不设置平坦化绝缘层204之外与图7A相同；因此，用相同的附图标记代表与图7A相同的部分，并省略这些部分的详细描述。在图7B中，像素电极层227和导电层405c被形成为与氧化物绝缘层266接触，并且端子电极层235被形成于端子电极层234上。
在图7B的结构的情况下，可以省略用于形成平坦化绝缘层204的步骤。
(第九实施例)
在本实施例中，将描述栅极布线的一部分由金属布线制成以减小布线电阻的实例，因为在液晶显示面板的尺寸超过10英寸并达到60英寸甚至120英寸的情况下透光布线的电阻有可能成为一个问题。
注意，在图8A中，用相同的附图标记代表与图7A相同的部分，并省略这些部分的详细描述。注意，本实施例也可以适用于在第一实施例至第七实施例的任一个中描述的任何有源矩阵衬底。
图8A例示驱动电路的栅极布线的一部分由金属布线制成，并被形成为与透光布线接触的实例，该透光布线与薄膜晶体管210的栅电极层的材料相同。注意，由于形成金属布线，因此本实施例中的光掩模的数目大于第八实施例中的光掩模的数目。
首先，在衬底200上形成能够耐受用于脱水或脱氢的第一热处理的耐热导电材料膜(厚度为100nm至500nm)。
在本实施例中，形成370nm厚的钨膜和50nm厚的氮化钽膜。尽管这里使用氮化钽膜和钨膜的叠层作为导电膜，但是没有特别限制，并且导电膜可以使用以下材料形成：选自Ta、W、Ti、Mo、Al和Cu的元素；包含这些元素中的任一种作为其成分的合金，包含上述元素的组合的合金膜，或包含这些元素中的任一种作为其成分氮化物。耐热导电膜不限于包含上述元素的单层，而可以是两层或更多层的叠层。
在第一光刻工艺中，形成金属布线以形成第一金属布线层236和第二金属布线层237。优选地，使用感应耦合等离子体(ICP)蚀刻方法来蚀刻钨膜和氮化钽膜。通过适当地调整蚀刻条件(施加到线圈电极的电功率量、施加到衬底侧电极的电功率量、和衬底侧电极的温度)，通过ICP蚀刻方法可以将上述膜蚀刻成期望的锥形。使得第一金属布线层236和第二金属布线层237为锥形；因此，可以减少其上形成的透光导电膜的缺陷。
然后，在形成透光导电膜之后，在第二光刻工艺中形成栅极布线层238、薄膜晶体管210的栅电极层、和薄膜晶体管220的栅电极层。透光导电膜使用第一实施例中描述的具有对可见光的透光性的导电材料中的任一种形成。
注意，例如，依据透光导电膜的材料，如果在栅极布线层238与第一金属布线层236或第二金属布线层237之间具有界面，则可以使用随后的热处理等形成氧化物膜并可以增加接触电阻。为此，第二金属布线层237优选使用防止第一金属布线层236的氧化的金属氮化物膜形成。
接着，在与第一实施例至第七实施例中任一个相同的步骤中形成栅极绝缘层、氧化物半导体层等。根据第一实施例进行随后的步骤以形成有源矩阵衬底。
此外，在本实施例中，描述了在形成平坦化绝缘层204之后使用光掩模选择性去除端子部中的平坦化绝缘层的实例。优选地，平坦化绝缘层不被置于端子部中，使得端子部可以理想的方式连接至FPC。
在栅极布线层238与其上形成的布线之间用栅极绝缘层202和氧化物绝缘层266设置布线相交部，以减小寄生电容。注意，优选地栅极绝缘层的厚度为小以增加存储电容；因此，在选择性蚀刻氧化物绝缘层266时可以使电容器布线上方的栅极绝缘层减薄。
在图8A中，端子电极层235形成于端子电极层234上方。图8A例示了栅极布线层238与第二金属布线层237的部分重叠；或者，栅极布线层238可以完全覆盖第一金属布线层236和第二金属布线层237。换言之，第一金属布线层236和第二金属布线层237可以被称为用于减小栅极布线层238的电阻的辅助布线。
在端子部中，具有与栅极布线相同电位的第一端子电极层234形成于保护绝缘层203上方，并电连接至第二金属布线层237。使用金属布线还形成从端子部引导的布线。
此外，为了减少布线电阻，金属布线(即，第一金属布线层236和第二金属布线层237)可以用作在不作为显示区域的部分中的栅极布线层和电容器布线层的辅助布线。
驱动电路中的薄膜晶体管的栅电极层，或具有与驱动电路中的薄膜晶体管的栅电极层和漏电极层相同电位的端子电极，或具有与漏电极层相同电位的端子电极，通过由蚀刻栅极绝缘层202设置的接触孔彼此电连接。例如，如图8A和图8B所例示的，电极272可以通过设置于栅极绝缘层202中的接触孔电连接至金属布线层281和金属布线层282的叠层，金属布线层281和金属布线层282设置有栅极布线层283。此时，可以预先去除氧化物绝缘层266的部分。因而，可以获得理想的接触，这导致接触电阻的减小。因此，可以减少开口的数目，这导致由驱动电路占据的面积减小。
在图8A和图8B中，描述了如下实例：驱动电路中的薄膜晶体管的栅电极层，或具有与栅电极层和漏电极层相同电位的端子电极，或具有与漏电极层相同电位的端子电极，通过设置于栅极绝缘层202中的接触孔彼此电连接；但是，对此没有特别限制。像素部中的薄膜晶体管的栅电极层，或具有与该栅电极层和漏电极层相同电位的端子电极，或具有与漏电极层相同电位的端子电极，可以通过设置于栅极绝缘层202中的接触孔彼此电连接。
图8B例示与图8A的结构部分地不同的截面结构。图8B除了驱动电路中的薄膜晶体管的栅电极层的材料之外与图8A相同；因此，用相同的附图标记代表相同的部分，并省略这些部分的详细描述。
图8B例示了驱动电路中的薄膜晶体管的栅电极层由金属布线制成的实例。在驱动电路中，栅电极层的材料不限于透光材料。
在图8B中，驱动电路中薄膜晶体管240包括金属布线层242堆叠在金属布线层241上方的栅电极层。注意，金属布线层241可以使用与金属布线层236相同的材料在相同的步骤中形成。并且，金属布线层242可以使用与第二金属布线层237相同的材料在相同的步骤中形成。
在金属布线层241电连接至导电层405c的情况下，优选地将金属氮化物膜用于金属布线层242以防止第一金属布线层242的氧化。
在本实施例中，将金属布线用于一些布线，使得布线电阻减小；即使在液晶显示面板的尺寸超过10英寸并达到60英寸甚至120英寸时，也能够实现高清晰度的显示图像，并能够实现高孔径比。
(第十实施例)
在本实施例中，图9A和图9B都例示存储电容器的结构不同于第八实施例的实例。除了存储电容器的结构与图7A不同之外，图9A与图7A几乎相同。因此，用相同的附图标记代表相同部分，并省略详细描述。注意，图9A示出像素部中的薄膜晶体管220和存储电容器的截面结构。
图9A示出如下实例：存储电容器由像素电极层227和与像素电极层227重叠的电容器电极层231形成，使用氧化物绝缘层266、保护绝缘层203和平坦化绝缘层204作为电介质。由于电容器电极层231使用与像素部中的薄膜晶体管220的源电极层相似的透光材料和工艺形成，因此将电容器电极层231设置为不与薄膜晶体管220的源极布线层重叠。
在图9A例示的存储电容器中，一对电极和电介质具有透光性，因此存储电容器整体上具有透光性。
图9B是与图9A不同的存储电容器结构的实例。除了存储电容器的结构与图7A不同之外，图9B与图7A几乎相同。因此，用相同的附图标记代表相同部分，并省略详细描述。
图9B示出如下实例：存储电容器由电容器布线层230、与电容器布线层230重叠的氧化物半导体层251、和电容器电极层231形成。氧化物半导体层251被堆叠为在电容器电极层231下方与其接触，并用作存储电容器的电极中的一个。注意，在与薄膜晶体管220的源电极层或漏电极层相同的步骤中使用透光材料形成电容器电极层231。由于通过与薄膜晶体管220的栅电极层相同的工艺使用相同的透光材料形成电容器布线层230，因此电容器布线层230被设置为不与薄膜晶体管220的栅极布线层重叠。
此外，电容器电极层231电连接至像素电极层227。
在图9B例示的存储电容器中，一对电极和电介质具有透光性，因此存储电容器整体上具有透光性。
在图9A和图9B例示的存储电容器都具有透光性；因此即使在例如通过增加栅极布线的数目减小像素尺寸以实现更高清晰度的显示图像时，也可以获得足够的电容和高孔径比。
本实施例可以与适当地与任意其它实施例组合。
(第十一实施例)
在本实施例中，以下将描述在一个衬底上形成要设置在像素部中的半导体装置和驱动电路的至少一部分的实例。
根据第一实施例至第七实施例中的任一个形成要设置在像素部中的薄膜晶体管。并且，在第一实施例至第七实施例中的任一个中描述的薄膜晶体管是n沟道TFT。因此，驱动电路中可以使用n沟道TFT形成的驱动电路的部分被形成在与像素部中的薄膜晶体管相同的衬底上。
图14A例示有源矩阵显示装置的框图实例。在显示装置的衬底5300上方，设置像素部5301、第一扫描线驱动电路5302、第二扫描线驱动电路5303和信号线驱动电路5304。在像素部5301中，设置从信号线驱动电路5304延伸的多条信号线，并设置从第一扫描线驱动电路5302和第二扫描线驱动电路5303延伸的多条扫描线。注意，在扫描线和信号线彼此相交的各个区域中，将包括显示元件的像素设置在矩阵中。此外，显示装置中的衬底5300通过诸如柔性印刷电路(FPC)的连接部连接至定时控制电路5305(也称为控制器或控制器IC)。
在图14A中，第一扫描线驱动电路5302、第二扫描线驱动电路5303和信号线驱动电路5304设置在与像素部5301相同的衬底5300上。因而，减少了设置在外部的驱动电路等的元件的数目，由此可以实现成本减少。此外，在衬底5300的外部设置驱动电路的情况下，通过延伸布线可以减少连接部中的连接数目，由此可以实现可靠性的提高或产率的增加。
注意，作为实例，定时控制电路5305将第一扫描线驱动电路起动信号(GSP1)和第一扫描线驱动电路时钟信号(GCK1)供应到第一扫描线驱动电路5302。并且，作为实例，定时控制电路5305将第二扫描线驱动电路起动信号(GSP2)(也称为起动脉冲)和第二扫描线驱动电路时钟信号(GCK2)供应到第二扫描线驱动电路5303。作为实例，定时控制电路5305将信号线驱动电路起动信号(SSP)、信号线驱动电路时钟信号(SCK)、视频信号数据(DATA)(也简称为视频信号)和锁存信号(LAT)供应到信号线驱动电路5304。注意，每种时钟信号可以是周期不同的多个时钟信号，或者可以与反相时钟信号(CKB)一起供应。注意，可以省略第一扫描线驱动电路5302和第二扫描线驱动电路5303中的一个。
图14B示出如下结构：具有低驱动频率的电路(例如，第一扫描线驱动电路5302和第二扫描线驱动电路5303)形成于与像素部5301相同的衬底5300上，而信号线驱动电路5304形成于与像素部5301不同的衬底上。在这种结构的情况下，形成于衬底5300上的驱动电路可以使用与使用单晶半导体形成的晶体管相比场效应迁移率低的薄膜晶体管构成。因而，可以实现显示装置的尺寸增加、步骤数目的减少、成本减少、产率提高等。
此外，在第一实施例至第七实施例的任一个中描述的薄膜晶体管是n沟道TFT。在图15A和图15B中，作为实例，描述使用n沟道TFT形成的信号线驱动电路的结构和工作实例。
信号线驱动电路包括移位寄存器5601和开关电路5602。开关电路5602包括多个开关电路。开关电路5602_1至5602_N(N是2或更大的自然数)中的每一个包括多个薄膜晶体管5603_1至5603_k(k是2或更大的自然数)。将描述薄膜晶体管5603_1至5603_k是n沟道TFT的实例。
将使用开关电路5602_1作为实例来描述信号线驱动电路的连接关系。薄膜晶体管5603_1至5603_k的第一端子分别连接至布线5604_1至5604_k。薄膜晶体管5603_1至5603_k的第二端子分别连接至信号线S1至Sk。薄膜晶体管5603_1至5603_k的栅极连接至布线5605_1。
移位寄存器5601具有将H电平信号(也称为H信号或高电源电位电平)顺序输出到布线5605_1至5605_N以及顺序选择开关电路5602_1至5602_N的功能。
开关电路5602_1具有控制布线5604_1至5604_k与信号线S1至Sk之间的传导(第一端子与第二端子之间的传导)的功能，即控制是否将布线5604_1至5604_k的电位供应到信号线S1至Sk的功能。以这种方式，开关电路5602_1用作选择器。此外，薄膜晶体管5603_1至5603_k中的每一个具有控制布线5604_1至5604_k与信号线S1至Sk之间的传导的功能，即控制是否将布线5604_1至5604_k的电位供应到信号线S1至Sk的功能。以这种方式，薄膜晶体管5603_1至5603_k中的每一个用作开关。
注意，视频信号数据(DATA)被输入到布线5604_1至5604_k中的每一个。在许多情况下，视频信号数据(DATA)是对应于图像数据或图像信号的模拟信号。
接着，将参照图15B的时序图描述图15A中的信号线驱动电路的工作。图15B中示出信号Sout_1至Sout_N和信号Vdata_1至Vdata_k的实例。信号Sout_1至Sout_N是移位寄存器5601的输出信号的实例，信号Vdata_1至Vdata_k是被输入到布线5604_1至5604_k的信号的实例。注意，信号线驱动电路的一个工作周期对应于显示装置中的一个栅极选择周期。例如，一个栅极选择周期被分割成周期T1至TN。周期T1至TN是用于将视频信号数据(DATA)写入到属于选定的行的像素的周期。
注意，对于在本实施例的一些附图等中示出的一些元件，为了清楚起见将信号波形失真等放大。因此，本实施例不受这些附图中例示的这些比例的限制。
在周期T1至TN中，移位寄存器5601将H电平信号顺序输出到布线5605_1至5605_N。例如，在周期T1，移位寄存器5601将H电平信号输出到布线5605_1。于是，薄膜晶体管5603_1至5603_k被导通，由此使得布线5604_1至5604_k与信号线S1至Sk进入传导。在这种情况下，Data(S1)至Data(Sk)分别被输入布线5604_1至5604_k。Data(S1)至Data(Sk)分别通过薄膜晶体管5603_1至5603_k被输入到第一至第k列中的选定行中的像素。因此，在周期T1至TN，视频信号数据(DATA)被顺序写入到每k列的选定行中。
通过将视频信号数据(DATA)写入到每多个列的像素，可以减少视频信号数据(DATA)的数目或者布线的数目。因此，可以减少到外部电路的连接。通过即那个视频信号写入到每多个列的像素，可以延长写入时间，并可以防止视频信号的不足写入。
注意，作为移位寄存器5601和开关电路5602，可以使用包括在第一实施例至第七实施例的任一个中描述的薄膜晶体管的电路。在这种情况下，移位寄存器5601中包括的所有晶体管可以是n沟道晶体管，或者移位寄存器5601中包括的所有晶体管可以是p沟道晶体管。
将描述用作扫描线驱动电路和/或信号线驱动电路的一部分的移位寄存器的实例。
扫描线驱动电路包括移位寄存器。在一些情况下，扫描线驱动电路也可以包括电平移位器(level shifter)、缓冲器等。在扫描线驱动电路中，当时钟信号(CLK)和起动脉冲信号(SP)被输入到移位寄存器时，产生选择信号。所产生的选择信号由缓冲器缓冲并放大，并且结果导致的信号被供应到相应的扫描线。一条线的像素中的晶体管的栅电极被连接至扫描线。由于一条线的像素中的晶体管必须同时被导通，因此使用可以供应大电流的缓冲器。
将参照图16A至图16C以及图17A和图17B描述用作扫描线驱动电路和/或信号线驱动电路的一部分的移位寄存器的实例。
移位寄存器包括第一至第N脉冲输出电路10_1至10_N(N是大于等于3的自然数)(参见图16A)。来自第一布线11的第一时钟信号CK1、来自第二布线12的第二时钟信号CK2、来自第三布线13的第三时钟信号CK3和来自第四布线14的第四时钟信号CK4被供应到图16A所示的移位寄存器的第一至第N脉冲输出电路10_1至10_N。来自第五布线15的起动脉冲SP1(第一起动脉冲)被输入到第一脉冲输出电路10_1。来自前级10_(n-1)的脉冲输出电路的信号(称为前级信号OUT(n-1)(n是大于等于2且小于等于N的自然数))被输入到第二级或其后级10_n中的第n脉冲输出电路。来自第一脉冲输出电路10_1之后两级的第三脉冲输出电路10_3的信号被输入到第一脉冲输出电路10_1。以类似的方式，来自第n脉冲输出电路10_n之后两级的第(n+2)脉冲输出电路10_(n+2)的信号(称为下级信号OUT(n+2))被输入到第二级或其后级中的第n脉冲输出电路。因此，各个级中的脉冲输出电路输出第一输出信号(OUT(1)(SR)至OUT(N)(SR))和第二输出信号(OUT(1)至OUT(N))，第一输出信号(OUT(1)(SR)至OUT(N)(SR))要被输入到后级的脉冲输出电路和/或在前一级之前的级中的脉冲输出电路，第二输出信号(OUT(1)至OUT(N))要被输入到另一电路等。注意，如图16A所示，下级信号OUT(n+2)不被输入到移位寄存器的最后两级；因此，作为实例，将将第二起动脉冲SP2和第三起动脉冲SP3单独地输入到移位寄存器的最后两级。
注意，时钟信号(CK)是以规则间隔在H电平和L电平(称为L信号或低电源电位电平)之间震荡的信号。第一到第四时钟信号(CK1)至(CK4)被顺序延迟1/4周期。在本实施例中，利用第一到第四时钟信号(CK1)至(CK4)，进行脉冲输出电路的驱动的控制等。注意，根据时钟信号被输入的驱动电路，时钟信号也称为GCK或SCK；但是，使用CK作为时钟信号进行描述。
第一输入端子21、第二输入端子22和第三输入端子23被电连接至第一至第四布线11至14中的任一个。例如，在图16A中，第一脉冲输出电路10_1的第一输入端子21电连接至第一布线11，第一脉冲输出电路10_1的第二输入端子22电连接至第二布线12，第一脉冲输出电路10_1的第三输入端子23电连接至第三布线13。此外，第二脉冲输出电路10_2的第一输入端子21电连接至第二布线12，第二脉冲输出电路10_2的第二输入端子22电连接至第三布线13，第二脉冲输出电路10_2的第三输入端子23电连接至第四布线14。
第一至第N脉冲输出电路10_1至10_N中的每一个包括第一输入端子21、第二输入端子22、第三输入端子23、第四输入端子24、第五输入端子25、第一输出端子26和第二输出端子27(参见图16B)。在第一脉冲输出电路10_1中，第一时钟信号CK1被输入到第一输入端子21；第二时钟信号CK2被输入到第二输入端子22；第三时钟信号CK3被输入到第三输入端子23；起动脉冲被输入到第四输入端子24；下级信号OUT(3)被输入到第五输入端子25；第一输出信号OUT(1)(SR)被从第一输出端子26输出；第二输出信号OUT(1)被从第二输出端子27输出。
在第一至第N脉冲输出电路10_1至10_N中，除了具有三个端子的薄膜晶体管之外，可以使用上述实施例中描述的具有四个端子的薄膜晶体管(TFT)。注意，在本说明书中，当薄膜晶体管具有中间夹着半导体层的两个栅电极时，将半导体层下方的栅电极称为下栅电极，并将半导体层上方的栅电极称为上栅电极。
当将氧化物半导体用于薄膜晶体管中包括沟道形成区的半导体层时，取决于制造工艺阈值电压有时在正向或负向偏移。因此，将氧化物半导体用作包括沟道形成区的半导体层的薄膜晶体管优选地具有可以控制阈值电压的结构。通过在薄膜晶体管的沟道形成区的上方和下方设置其间具有栅极绝缘膜的栅电极，并控制上栅电极和/或下栅电极的电位，可以将具有四个端子的薄膜晶体管的阈值电压控制到期望值。
接着，将参照图16C描述脉冲输出电路的具体电路构造的实例。
第一脉冲输出电路10_1包括第一至第十三晶体管31至43。除了上述第一至第五输入端子21至25以及第一和第二输出端子26和27之外，从被供应第一高电源电位VDD的电源线51、被供应第二高电源电位VCC的电源线52、和被供应第三低电源电位VSS的电源线53，将信号或电源电位供应到第一至第十三晶体管31至43。这里，图16C中的各个电源线的电源电位的幅值关系如下：第一电源电位VDD大于等于第二电源电位VCC，且第二电源电位VCC大于等于第三电源电位VSS。尽管第一至第四时钟信号(CK1)至(CK4)是以规则间隔在H电平信号和L电平信号之间交替的信号，但是当时钟信号处于H电平时电位是VDD，而当时钟信号处于L电平时电位是VSS。注意，当电源线51的电位VDD被设定为高于电源线52的电位VCC时，可以不对工作产生不利影响地减少施加到晶体管栅电极的电位；因此，可以减少晶体管的阈值电压的偏移并且可以抑制退化。第一至第十三晶体管31至43中，优选地将具有四个端子的晶体管用作第一晶体管31和第六至第九晶体管36至39中的每一个。第一晶体管31和第六至第九晶体管36至39中的每一个工作以使得利用控制信号切换晶体管33的栅电极和晶体管40的栅电极的电位，并且因为对输入到栅电极的控制信号的响应快(导通状态电流的上升陡)，所以可以进一步减少脉冲输出电路的误操作。因此，使用具有四个端子的晶体管，可以控制阈值电压，并可以进一步减少脉冲输出电路的误操作。
注意，薄膜晶体管是具有至少栅极、漏极和源极的三个端子的元件。薄膜晶体管具有半导体区(也称为沟道形成区)，包括在与栅极重叠的区域中形成的沟道区。可以通过控制栅极的电位，控制通过沟道区在漏极和源极之间流动的电流。这里，由于薄膜晶体管的源极和漏极根据薄膜晶体管的结构、工作条件等而改变，所以难以限定哪个是源极或漏极。因此，在一些情况下，用作源极和漏极的区域不被称为源极和漏极。在这种情况下，例如，上述区域可以被称为第一端子和第二端子。
在图16C中，第一晶体管31的第一端子电连接至电源线51，第一晶体管31的第二端子电连接至第九晶体管39的第一端子，并且第一晶体管31的栅电极(第一栅电极和第二栅电极)电连接至第四输入端子24。第二晶体管32的第一端子电连接至电源线53，第二晶体管32的第二端子电连接至第九晶体管39的第一端子，并且第二晶体管32的栅电极电连接至第四晶体管34的栅电极。第三晶体管33的第一端子电连接至第一输入端子21，第三晶体管33的第二端子电连接至第一输出端子26。第四晶体管34的第一端子电连接至电源线53，第四晶体管34的第二端子电连接至第一输出端子26。第五晶体管35的第一端子电连接至电源线53，第五晶体管35的第二端子电连接至第二晶体管32的栅电极以及第四晶体管34的栅电极，并且第五晶体管35的栅电极电连接至第四输入端子24。第六晶体管36的第一端子电连接至电源线52，第六晶体管36的第二端子电连接至第二晶体管32的栅电极以及第四晶体管34的栅电极，并且第六晶体管36的栅电极(第一栅电极和第二栅电极)电连接至第五输入端子25。第七晶体管37的第一端子电连接至电源线52，第七晶体管37的第二端子电连接至第八晶体管38的第二端子，并且第七晶体管37的栅电极(第一栅电极和第二栅电极)电连接至第三输入端子23。第八晶体管38的第一端子电连接至第二晶体管32的栅电极以及第四晶体管34的栅电极，第八晶体管38的栅电极(第一栅电极和第二栅电极)电连接至第二输入端子22。第九晶体管39的第一端子电连接至第一晶体管31的第二端子以及第二晶体管32的第二端子，第九晶体管39的第二端子电连接至第三晶体管33的栅电极以及第十晶体管40的栅电极，并且第九晶体管39的栅电极(第一栅电极和第二栅电极)电连接至电源线52。第十晶体管40的第一端子电连接至第一输入端子21，第十晶体管40的第二端子电连接至第二输出端子27，并且第十晶体管40的栅电极电连接至第九晶体管39的第二端子。第十一晶体管41的第一端子电连接至电源线53，第十一晶体管41的第二端子电连接至第二输出端子27，并且第十一晶体管41的栅电极电连接至第二晶体管32的栅电极以及第四晶体管34的栅电极。第十二晶体管42的第一端子电连接至电源线53，第十二晶体管42的第二端子电连接至第二输出端子27，并且第十二晶体管42的栅电极(第一栅电极和第二栅电极)电连接至第七晶体管37的栅电极。第十三晶体管43的第一端子电连接至电源线53，第十三晶体管43的第二端子电连接至第一输出端子26，并且第十三晶体管43的栅电极(第一栅电极和第二栅电极)电连接至第七晶体管37的栅电极。
在图16C中，第三晶体管33的栅电极、第十晶体管40的栅电极和第九晶体管39的第二端子的连接点被称为节点A。此外，第二晶体管32的栅电极、第四晶体管34的栅电极、第五晶体管35的第二端子、第六晶体管36的第二端子、第八晶体管38的第一端子和第十一晶体管41的栅电极的连接点被称为节点B。
注意，在图16C和图17A中，可以附加地设置用于通过使节点A处于浮置态而进行自举操作(bootstrap operation)的电容器。此外，可以附加地设置具有电连接至节点B的一个电极以保持节点B的电位的电容器。
这里，图17B示出包括图17A所示的多个脉冲输出电路的移位寄存器的时序图。注意，当移位寄存器是扫描线驱动电路时，在图17B中，周期61是垂直回描周期，周期62是栅极选择周期。
注意，如图17A所示，通过设置栅电极被供应第二电源电位VCC的第九晶体管39，可以在自举操作前后获得以下所述的优点。
在没有栅电极被供应第二电源电位VCC的第九晶体管39的情况下，如果节点A的电位通过自举操作而上升，则第一晶体管31的作为第二端子的源极的电位增加到高于第一电源电位VDD的值。于是，第一晶体管的第一端子，即电源线51，开始用作其源极。因此，在第一晶体管31中，在栅极和源极之间以及在栅极和漏极之间施加大的偏压以及因此施加显著的应力，这可以导致晶体管的退化。通过设置栅电极被供应第二电源电位VCC的第九晶体管39，节点A的电位通过自举操作而上升，但同时，可以防止第一晶体管31的第二端子的电位增加。换言之，通过设置第九晶体管39，可以减少在第一晶体管31的栅极和源极之间施加的负偏压。因而，利用本实施例的电路构造，可以减少在第一晶体管31的栅极和源极之间施加的负偏压，由此可以进一步限制由于应力导致的第一晶体管31的退化。
注意，第九晶体管39被设置为通过其第一端子和第二端子连接在第一晶体管31的第二端子和第三晶体管33的栅极之间。当使用本实施例中所示的包括多个脉冲输出电路的移位寄存器时，在具有比扫描线驱动电路更多级的信号线驱动电路中，可以省略第九晶体管39，因此可以减少晶体管的数目。
当氧化物半导体被用作第一至第十三晶体管31至43的半导体层时，可以减小薄膜晶体管的截止电流，可以增加导通电流和场效应迁移率，并且可以减小退化程度；因此，可以减少电路中的误操作。使用氧化物半导体形成的晶体管的退化程度(其由将高电位施加至栅电极而引起)与使用非晶硅形成的晶体管的退化程度相比小。因此，即使当将第一电源电位VDD供应到被供应第二电源电位VCC的电源线时，也可以执行类似的操作，并且可以减少在电路中引导的电源线的数目，由此可以使得电路小型化。
注意，即使改变布线连接而使得通过第三输入端子23供应到第七晶体管37的栅电极(第一栅电极和第二栅电极)的时钟信号和通过第二输入端子22供应到第八晶体管38的栅电极(第一栅电极和第二栅电极)的时钟信号分别是通过第二输入端子22供应到第七晶体管37的栅电极(第一栅电极和第二栅电极)的时钟信号和通过第三输入端子23供应到第八晶体管38的栅电极(第一栅电极和第二栅电极)的时钟信号时，也可以获得类似的工作效果。注意，在图17A所示的移位寄存器中，在第七晶体管37和第八晶体管38都处于导通状态之后，第七晶体管37截止而第八晶体管38仍处于导通状态，然后第七晶体管仍截止而第八晶体管38截止。因此，由第二输入端子22和第三输入端子23的电位降低导致的节点B的电位的降低，因为第七晶体管37的栅电极的电位降低和第八晶体管38的栅电极的电位降低而发生两次。另一方面，在图17A所示的移位寄存器中，由第二输入端子22和第三输入端子23的电位降低导致的节点B的电位的降低，可以减少到一次，其在第八晶体管38的栅电极的单位降低时发生。节点B的电位的降低的数目可以通过以下方式减少：在第七晶体管37和第八晶体管38都处于导通状态之后，第七晶体管37仍处于导通状态而第八晶体管38截止，然后第七晶体管37截止而第八晶体管38仍截止。因此，该连接关系，即，从第三输入端子23到第七晶体管37的栅电极(第一栅电极和第二栅电极)供应时钟信号CK3并且从第二输入端子22到第八晶体管38的栅电极(第一栅电极和第二栅电极)供应时钟信号CK2，是优选的。这是因为可以减少节点B的电位的改变次数，由此可以降低噪声。
以这种方式，在第一输出端子26和第二输出端子27的电位保持在L电平的周期中，将H电平信号规则地供应到节点B；因此，可以抑制脉冲输出电路的误操作。
(第十二实施例)
当制造薄膜晶体管并用于像素部进而用于驱动电路时，可以制造具有显示功能的半导体装置(也称为显示装置)。并且，当在与像素部相同的衬底上形成使用薄膜晶体管的驱动电路的部分或全部时，可以获得面板上系统(system-on-panel)。
显示装置包括显示元件。作为显示元件，可以使用液晶元件(也称为液晶显示元件)或发光元件(也称为发光显示元件)。发光元件的种类包括由电流或电压控制其亮度的元件，具体地包括无机电致发光(EL)元件、有机EL元件等。并且，可以使用其对比度由电效应改变的显示介质，例如电子墨水。
此外，显示装置包括其中密封显示元件的面板，以及包括控制器的IC等安装于面板上的模块。显示装置还涉及单元衬底(element substrate)，其对应于在显示装置的制造工艺中完成显示元件之前的一个模式，并且单元衬底设置有用于将电流供应到多个像素中的每一个中的显示元件的装置。具体地，单元衬底可以处于仅形成显示元件的像素电极(也称为像素电极层)之后的状态，形成要用作像素电极的导电膜之后且在蚀刻该导电膜以形成像素电极之前的状态，或者任何其它状态。
注意，本说明书中的显示装置指的是图像显示装置、显示装置或光源(包括发光装置)。此外，显示装置的种类还包括以下模块：附接连接器的模块，所述连接器诸如是柔性印刷电路(FPC)、带自动接合(TAB)带或带载体封装(TCP)；在尖端处设置印刷线路板的具有TAB带或TCP的模块；和通过玻璃上芯片(COG)方法将集成电路(IC)直接安装在显示元件上的模块。
将参照图10A1、图10A2和图10B描述作为半导体装置的一个实施例的液晶显示面板的外观和截面。图10A1和图10A2都是薄膜晶体管4010和4011以及液晶元件4013被用密封剂4005密封在第一衬底4001和第二衬底4006之间的面板的平面图。图10B是沿图10A1和图10A2的线M-N所取的截面图。
密封剂4005被设置为围绕设置于第一衬底4001上方的像素部4002和扫描线驱动电路4004。第二衬底4006被设置于像素部4002和扫描线驱动电路4004上方。因此，通过第一衬底4001、密封剂4005和第二衬底4006，像素部4002和扫描线驱动电路4004与液晶层4008密封在一起。使用单独准备的衬底上的单晶半导体膜或多晶半导体膜形成的信号线驱动电路4003被安装于第一衬底4001上的与由密封剂4005围绕的区域不同的区域中。
注意，对单独形成的驱动电路的连接方法没有特别限制，可以使用COG方法、引线接合方法、TAB方法等。图10A1例示通过COG方法安装信号线驱动电路4003的实例，而图10A2例示通过TAB方法安装信号线驱动电路4003的实例。
设置于第一衬底4001上的像素部4002和扫描线驱动电路4004中的每一个包括多个薄膜晶体管。图10B例示包括在像素部4002中的薄膜晶体管4010和包括在扫描线驱动电路4004中的薄膜晶体管4011。氧化物绝缘层4041、保护绝缘层4020和绝缘层4021按顺序设置于薄膜晶体管4010和4011上。
作为薄膜晶体管4010和4011，可以采用在第一实施例至第七实施例的任一个中描述的包括氧化物半导体层的高可靠薄膜晶体管。作为用于驱动电路的薄膜晶体管4011的实例，可以给出在第一实施例至第七实施例中描述的薄膜晶体管410、440、449、460、490和492。作为用于像素的薄膜晶体管4010的实例，可以给出在第一实施例至第七实施例中描述的薄膜晶体管420、451、470和493。在本实施例中，薄膜晶体管4010和4011是n沟道薄膜晶体管。
在绝缘层4021上，在与用于驱动电路的薄膜晶体管4011的氧化物半导体层的沟道形成区重叠的部分中设置导电层4040。此外，通过在与氧化物半导体层的沟道形成区重叠的部分中设置导电层4040，可以减小BT测试前后薄膜晶体管4011的阈值电压的偏移量。导电层4040可以具有与薄膜晶体管4011的栅电极层的电位相同或不同的电位，并且可以用作第二栅电极层。导电层4040可以处于GND状态、施加0V电位的状态、或浮置状态。
包括在液晶元件4013中的像素电极层4030电连接至薄膜晶体管4010。在第二衬底4006上形成液晶元件4013的对电极层4031。像素电极层4030、对电极层4031和液晶层4008彼此重叠的部分对应于液晶元件4013。注意，像素电极层4030和对电极层4031分别设置有氧化物绝缘层4032和氧化物绝缘层4033，氧化物绝缘层4032和氧化物绝缘层4033中的每一个用作对准膜。液晶层4008夹在像素电极层4030和对电极层4031之间，液晶层4008与像素电极层4030和对电极层4031中间置有氧化物绝缘层4032和4033。
注意，由玻璃、陶瓷或塑料制成的透光衬底可以用于第一衬底4001和第二衬底4006。作为塑料，可以使用纤维玻璃增强塑料(FRP)板、聚氟乙烯(PVF)膜、聚酯膜或丙烯酸树脂膜。
设置通过选择性蚀刻绝缘膜获得的柱状间隔物4035，以控制像素电极层4030与对电极层4031之间的距离(单元间隙)。注意，球形间隔物可以用于间隔物4035。对电极层4031电连接至设置于与薄膜晶体管4010相同的衬底上的公共电位线。利用公共连接部，对电极层4031可以通过设置于这对衬底之间的导电粒子电连接至公共电位线。注意，导电粒子包含在密封剂4005中。
或者，可以使用显示蓝相(blue phase)的液晶，对准膜对于该液晶是多余的。蓝相是液晶相之一，其在增加胆甾相液晶的温度时在胆甾相就要变成各向同性相前产生。由于蓝相仅在窄温度范围内产生，所以包含5wt％或更多的手性剂的液晶组分被用于液晶层4008以增大温度范围。包括显示蓝相的液晶和手性剂的液晶组分具有1毫秒或更小的响应时间，具有光学各向同性，这使得不需要对准工艺，并具有小的视角依赖性。
本实施例的液晶显示装置还可以应用于透射型液晶显示装置或透射反射型液晶显示装置。
在本实施例中，将描述液晶显示装置的实例，其中偏振片设置于衬底的外表面上(观看者侧上)，并且用于显示元件的着色层(也称为滤色器)和电极层按顺序设置于衬底的内表面上；但是，偏振片可以设置于衬底的内表面上。偏振片和着色层的堆叠结构不被限制到本实施例所述的结构，而可以根据偏振片和着色层的材料或制造步骤的条件适当地设置。
在薄膜晶体管4011中，氧化物绝缘层4041被形成为与包括沟道形成区的半导体层接触。例如，可以使用与第一实施例中描述的氧化物绝缘层416类似的材料和方法形成氧化物绝缘层4041。这里，以类似于第一实施例的方式，使用溅射法形成氧化硅膜作为氧化物绝缘层4041。
此外，保护绝缘层4020形成于氧化物绝缘层4041上。保护绝缘层4020可以使用类似于在第一实施例中描述的保护绝缘层403的材料和方法形成。这里，使用PCVD方法形成氮化硅膜作为保护绝缘层4020。
为了降低薄膜晶体管的表面粗糙度，在保护绝缘层4020上形成绝缘层4021，作为平坦化绝缘膜。绝缘层4021可以使用类似于在第一实施例中描述的平坦化绝缘层404的材料和方法形成，并且可以使用具有耐热性的有机材料，诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯树脂、聚酰胺或环氧树脂。除了这些有机材料之外，还可以使用低介电常数材料(低k材料)、硅氧烷基树脂、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等。注意，绝缘层4021可以通过堆叠由这些材料形成的多个绝缘膜来形成。
对形成绝缘层4021的方法没有特别限制，并且取决于材料可以通过诸如溅射法、SOG法、旋涂、浸涂、喷涂或液滴排放法(例如，喷墨法、丝网印刷、胶版印刷等)的方法，或者诸如刮刀、辊涂机、幕涂机或刮刀涂布机的工具(装置)，形成绝缘层4021。绝缘层4021的烘焙步骤还用作半导体层的退火步骤，由此可以有效地制造半导体装置。
像素电极层4030和对电极层4031可以由透光导电材料制成，诸如含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡(以下称为ITO)、氧化铟锌或添加氧化硅的氧化铟锡。
包含导电高分子(也称为导电聚合物)的导电组分可以用于像素电极层4030和对电极层4031。由该导电组分制成的像素电极优选地具有10000欧姆/立方或更小的薄层电阻以及在550nm的波长下的70％或更大的透光率。此外，该导电组分中包含的导电高分子的电阻率优选为0.1Ω·cm或更小。
作为导电高分子，可以使用所谓的π电子共轭导电聚合物。例如，可以使用聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者两种以上的上述材料的共聚物。
此外，多种信号和电位被从FPC4018供应到单独地形成的信号线驱动电路4003、以及扫描线驱动电路4004或像素部4002。
由与包括在液晶元件4013中的像素电极层4030相同的导电膜形成连接端子电极4015，并由与薄膜晶体管4011的源电极层和漏电极层相同的导电膜形成端子电极4016。
连接端子电极4015通过各向异性导电膜4019电连接至包括在FPC4018中的端子。
注意，图10A1、图10A2和图10B例示信号线驱动电路4003被单独地形成并安装在第一衬底4001上的实例；但是，本实施例不被限制到该结构。扫描线驱动电路可以被单独地形成然后安装，或者仅信号线驱动电路的一部分或者扫描线驱动电路的一部分被单独地形成然后安装。
图19例示使用根据本说明书中公开的制造方法制造的TFT衬底2600形成的作为半导体装置的液晶显示模块的实例。
图19例示了液晶显示模块的实例，其中TFT衬底2600和对衬底2601用密封剂2602彼此接合，并且包括TFT等的像素部2603、包括液晶层的显示元件2604、和着色层2605设置于衬底之间以形成显示区域。着色层2605对于进行彩色显示是必要的。在RGB系统的情况下，为各个像素设置与红色、绿色和蓝色对应的相应着色层。在TFT衬底2600和对衬底2601外部设置偏振片2606和2607以及漫射板2613。光源包括冷阴极管2610和反射板2611。电路板2612通过柔性布线板2609连接至TFT衬底2600的布线电路部2608，并且包括诸如控制电路或电源电路的外部电路。偏振片和液晶层可以堆叠，它们之间置有延迟片。
对于液晶显示模块，可以使用TN(扭曲向列)模式、IPS(平面内切换)模式、FFS(边缘场开关)模式、MVA(多域垂直对准)模式、PVA(图案化垂直对准)模式、ASM(轴对称对准微单元)模式、OCB(光学补偿双折射)模式、FLC(铁电液晶)模式、AFLC(反铁电液晶)模式等。
通过上述工艺，可以制造作为半导体装置的高可靠液晶显示面板。
本实施例可以与其它实施例中描述的结构适当地组合。
(第十三实施例)
将描述电子纸张的实例作为本发明的实施例的半导体装置。
第一实施例至第七实施例的任一个中描述的薄膜晶体管可以用作电子纸张，在电子纸张中电子墨水由电连接至开关元件的元件驱动。电子纸张还被称为电泳显示装置(电泳显示器)，其优点在于具有与普通纸张相同水平的可读性，比其它显示装置的功耗低，且可以被制作得轻薄。
电泳显示器可以具有多种模式。电泳显示器包含多个分散在溶剂或溶质中的微囊体，每个微囊体包含带有正电荷的第一粒子和带有负电荷的第二粒子。通过对微囊体施加电场，微囊体中的粒子沿彼此相反的方向移动，并且仅显示聚集到一侧上的粒子的颜色。注意，第一粒子和第二粒子分别包含色素，且在没有电场的情况下不移动。并且，第一粒子和第二粒子具有不同的颜色(其可以是无色的)。
因此，电泳显示器是一种利用所谓的介电泳效应的显示器，通过该介电泳效应，具有高介电常数的物质向高电场区域移动。电泳显示装置不需要使用液晶显示装置中所需的偏振片和对衬底，由此可以减小电泳显示装置的厚度和重量。
上述微囊体分散于溶剂中的溶液被称为电子墨水。该电子墨水可以被印刷到玻璃、塑料、布、纸张等的表面上。此外，利用滤色器或具有色素的粒子，也可以实现彩色显示。
另外，如果将多个上述微囊体适当地排列在有源矩阵衬底上以被置于两个电极之间，则可以完成有源矩阵显示装置，并且可以通过向微囊体施加电场进行显示。例如，可以使用通过在第一实施例至第七实施例的任一个中描述的薄膜晶体管获得的有源矩阵衬底。
注意，微囊体中的第一粒子和第二粒子都可以由选自导电材料、绝缘材料、半导体材料、磁性材料、液晶材料、铁电材料、电致发光材料、电致变色材料和磁泳材料中的单种材料形成，或者由这些材料中的任何材料的复合材料形成。
图18例示作为半导体装置的一个实例的有源矩阵电子纸张。薄膜晶体管581可以类似于第一实施例中描述的薄膜晶体管的方式制造，其是包括氧化物半导体层的高可靠薄膜晶体管。在第二实施例至第七实施例的任一个中描述的薄膜晶体管也可以用作薄膜晶体管581。
图18中的电子纸张是使用扭曲球显示系统的显示装置的实例。扭曲球显示系统指的是如下方法：将颜色分别是黑和白的球状粒子排列在作为用于显示元件的电极层的第一电极层和第二电极层之间，并在第一电极层和第二电极层之间产生电位差以控制球状粒子和取向，由此进行显示。
形成于衬底580上的薄膜晶体管581是具有底栅结构的薄膜晶体管，并且覆盖有绝缘层583和584，绝缘层583和584与半导体层接触。薄膜晶体管581的源电极层或漏电极层通过形成于绝缘层583和584以及绝缘层585中的开口与第一电极层接触，由此将薄膜晶体管581电连接至第一电极层587。在形成于衬底596上的第一电极层587和第二电极层588之间，设置球状粒子589，每个球状粒子589具有黑色区域509a、白色区域509b以及围绕黑色区域和白色区域的腔594，该腔填充有液体。围绕球状粒子589的空间填充有诸如树脂的填充剂595。第一电极层587对应于像素电极，第二电极层588对应于公共电极。第二电极层588电连接至设置于与薄膜晶体管581相同的衬底上的公共电位线。利用公共连接部，第二电极层588可以通过设置于一对衬底之间的导电粒子电连接至公共电位线。
替代扭曲球，也可以使用电泳元件。使用直径约为10μm至200μm的微囊体，其中封装透明液体、带正电荷的白色微粒和带负电荷的黑色微粒。在设置于第一电极层和第二电极层之间的微囊体中，当在第一电极层和第二电极层之间施加电场时，白色微粒和黑色微粒沿彼此相反的方向移动，由此可以显示白色或黑色。使用这种原理的显示元件是电泳显示元件，通常称为电子纸张。电泳显示元件具有比液晶显示元件高的反射率，因此无需辅助光，功耗低，且可以在昏暗的场所识别显示部。此外，即使不将电力施加到显示部，也可以保持已经显示的图像。因而，即使具有显示功能的半导体装置(其可以简称为显示装置或设置有显示装置的半导体装置)远离电波源，也可以保存所显示的图像。
通过上述工艺，可以制造作为半导体装置的高可靠电子纸张。
本实施例可以与其它实施例中描述的结构适当地组合而实施。
(第十四实施例)
将描述发光显示装置的实例作为半导体装置。作为显示装置中包括的显示元件，这里描述利用电致发光的发光元件。利用电致发光的发光元件根据发光材料是有机化合物还是无机化合物来分类。通常，将前者称为有机EL元件，而将后者称为无机EL元件。
在有机EL元件中，通过向发光元件施加电压，将电子和空穴从一对电极单独地注入含发光有机化合物的层中，并流动电流。然后，载流子(电子和空穴)复合，由此激发发光有机化合物。发光有机化合物从激发态返回基态，由此发光。在这种机制的情况下，将这种发光元件称为电流激发发光元件。
无机EL元件根据其元件结构被分类成分散型无机EL元件和薄膜无机EL元件。分散型无机EL元件具有发光材料的粒子分散到粘合剂中的发光层，并且其发光机制是利用施主能级和受主能级的施主-受主复合型发光。无机EL元件具有如下结构：发光层夹在电介质层之间，电介质层又夹在电极之间；并且无机EL元件的发光机制是利用金属离子的内壳电子跃迁的定域化型发光。注意，这里使用有机EL元件作为发光元件进行描述。
图12例示作为半导体装置的实例的像素结构的实例，其可以由数字时间灰度方法驱动。
将描述可以由数字时间灰度方法驱动的像素的结构和工作。这里描述的实例中一个像素包括使用沟道形成区中的氧化物半导体层的两个n沟道晶体管。
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404和电容器6403。开关晶体管6401的栅电极连接至扫描线6406，开关晶体管6401的第一电极(源电极和漏电极层中的一个)连接至信号线6405，开关晶体管6401的第二电极(源电极和漏电极层中的另一个)连接至驱动晶体管6402的栅电极。驱动晶体管6402的栅电极通过电容器6403连接至电源线6407，驱动晶体管6402的第一电极连接至电源线6407，驱动晶体管6402的第二电极连接至发光元件6404的第一电极(像素电极)。发光元件6404的第二电极对应于公共电极6408。公共电极6408电连接至形成于一个衬底上的公共电位线。
注意，发光元件6404的第二电极(公共电极6408)被设定成低电源电位。当以被设定到电源线6407的高电源电位为基准时，该低电源电位小于被供应到电源线6407的高电源电位。例如，可以给出GND和0V作为低电源电位。高电源电位和低电源电位之间的电位差被施加到发光元件6404，使得电流流经发光元件6404，由此发光元件6404发光。因此，设定各个电位以使得高电源电位和低电源电位之间的电位差大于等于发光元件6404的正向阈值电压。
当使用驱动晶体管6402的栅极电容作为电容器6403的替代物时，可以省略电容器6403。驱动晶体管6402的栅极电容可以形成于沟道形成区和栅电极之间。
这里，在使用电压输入电压驱动方法的情况下，将视频信号输入到驱动晶体管6402的栅电极，并使得驱动晶体管6402充分地导通或截止。也就是说，驱动晶体管6402在线性区域中工作，因此将高于电源线6407的电压的电压施加到驱动晶体管6402的栅电极。注意，将大于等于(电源线电压+驱动晶体管6402的Vth)的电压施加到信号线6405。
在使用模拟灰度方法替代数字时间灰度方法的情况下，通过以不同的方式输入信号可以采用与图12相同的像素结构。
在使用模拟灰度方法的情况下，将大于等于(发光元件6404的正向电压+驱动晶体管6402的Vth)的电压施加到驱动晶体管6402的栅电极。发光元件6404的正向电压指的是获得期望亮度的电压，并至少包括正向阈值电压。通过输入视频信号以使能驱动晶体管6402工作在饱和区域中，可以将电流供应到发光元件6404。为了使驱动晶体管6402可以工作在饱和区域中，电源线6407的电位高于驱动晶体管6402的电位。由于视频信号是模拟信号，所以按照视频信号的电流在发光元件6404中流动，并且可以进行模拟灰度方法。
注意，像素结构不限于图12所示的结构。例如，图12例示的像素可以进一步包括开关、电阻器、电容器、晶体管、逻辑电路等。
接着，将参照图13A至图13C描述发光元件的结构。这里，将以n沟道驱动TFT为例描述像素的截面结构。用于图13A至图13C例示的半导体装置的驱动TFT 7001、驱动TFT 7011和驱动TFT 7021可以类似于在第一实施例至第七实施例的任一个中描述的薄膜晶体管的方式制造，并且是分别包括氧化物半导体层的高可靠薄膜晶体管。
每个薄膜晶体管和每个发光元件形成于一个衬底上。为了提取从发光元件发出的光，阳极和阴极中的至少一个可以透光。发光元件可以具有：顶发射结构，其中通过与衬底相反的表面提取光；底发射结构，其中通过衬底侧上的表面提取光；或双发射结构，其中通过与衬底相反的表面和衬底侧上的表面提取光。图12中例示的像素结构可以适用于具有这些发射结构中的任一种的发光元件。
将参照图13A描述具有底发射结构的发光元件。
图13A是在TFT 7011是n型且光从发光元件7012到阴极7013侧发射的情况下的像素的截面图。在图13A中，发光元件7012的阴极7013形成于电连接至TFT 7011的透光导电膜7017上方，并且发光层7014和阳极7015按顺序堆叠在阴极7013上方。注意，透光导电膜7017通过形成于氧化物绝缘层7031、绝缘层7032和保护绝缘层7035中的接触孔电连接至TFT 7011的漏电极层。
作为透光导电膜7017，可以使用透光导电膜，诸如含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡(以下称为ITO)、氧化铟锌或添加氧化硅的氧化铟锡的膜。
阴极7013可以使用多种材料形成，并且优选使用具有低功函数的材料，例如，诸如Li或Cs的碱金属，诸如Mg、Ca或Sr的碱土金属，包含任何这些元素的合金(Mg:Ag、Al:Li等)，诸如Yb或Er的稀土金属等。在图13A中，阴极7013的厚度大致是透光的厚度(优选地，约5nm到30nm)。例如，厚度为20nm的铝膜用作阴极7013。
注意，透光导电膜和铝膜可以被堆叠并选择性蚀刻以形成透光导电膜7017和阴极7013；在这种情况下，透光导电膜7017和阴极7013可以使用相同的掩模进行蚀刻。
阴极7013的外围部分覆盖有隔壁7019。隔壁7019使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成，所述有机树脂膜诸如是聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂。特别优选地，隔壁7019使用感光树脂材料形成以在阴极7013上方具有开口，由此将该开口的侧壁形成为具有连续曲率的斜面。在将感光树脂材料用于隔壁7019的情况下，可以省略形成抗蚀剂掩模的步骤。
形成于阴极7013和隔壁7019上方的发光层7014可以被形成为单层或堆叠的多层。当发光层7014形成为多层时，通过在阴极7013上按顺序堆叠电子注入层、电子输送层、发光层、空穴输送层和空穴注入层形成发光层7014。注意，不是必须设置所有的这些层。
堆叠顺序不限于上述堆叠顺序，而可以在阴极7013上按顺序堆叠空穴注入层、空穴输送层、发光层、电子输送层和电子注入层。但是，当比较功耗时，由于功耗低，所以优选在阴极7013上按顺序堆叠电子注入层、电子输送层、发光层、空穴输送层和空穴注入层。
作为形成于发光层7014上方的阳极7015，可以采用多种材料，并且优选使用例如具有高功函数的材料，诸如氮化钛、ZrN、Ti、W、Ni、Pt或Cr；或者透光导电材料，诸如ITO、IZO(氧化铟氧化锌)或ZnO。作为阳极7015上方的遮光膜7016，使用例如遮光的金属、反射光的金属等。在本实施例中，将ITO膜用于阳极7015，将Ti膜用于遮光膜7016。
发光元件7012对应于发光层7014夹在阴极7013与阳极7015之间的区域。在图13A例示的元件结构的情况下，从发光元件7012到阴极7013侧发射光，如箭头所示。
注意，图13A中例示如下实例：将透光导电膜用作栅电极层，从发光元件7012发射的光通过滤色器层7033和TFT 7011的栅电极层和源电极层，并发射光。将透光导电膜用作TFT 7011的栅电极层和源电极层，可以提高孔径比。
通过液滴排放法(例如，喷墨法、印刷法)、利用光刻技术的蚀刻法等，形成滤色器层7033。
滤色器层7033覆盖有外涂层7034，并且还覆盖有保护绝缘层7035。注意，图13中例示厚度薄的的外涂层7034；但是，外涂层7034具有用于平坦化具有由于滤色器层7033导致的不均匀度的表面的功能。
在与隔壁7019重叠的部分中设置接触孔，该接触孔形成于氧化物绝缘层7031、绝缘层7032和保护绝缘层7035中，并且该接触孔到达漏电极层。在图13A中，到达漏电极层的接触孔与隔壁7019彼此重叠，由此可以提高孔径比。
接着，将参照图13B描述具有双发射结构的发光元件。
在图13B中，发光元件7022的阴极7023形成于电连接至TFT 7021的透光导电膜7027上方，并且发光层7024和阳极7025按顺序堆叠在阴极7023上方。注意，透光导电膜7027通过形成于氧化物绝缘层7041、绝缘层7042和保护绝缘层7045中的接触孔电连接至TFT 7021的漏电极层。
作为透光导电膜7027，可以使用含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡(以下称为ITO)、氧化铟锌或添加氧化硅的氧化铟锡的透光导电膜等。
阴极7023可以由多种材料形成，只要它们具有低功函数即可。例如，优选诸如Li或Cs的碱金属；诸如Mg、Ca或Sr的碱土金属；包含任何这些元素的合金(Mg:Ag、Al:Li等)；诸如Yb或Er的稀土金属等。在本实施例中，阴极7023的厚度被形成为可以透光的厚度(优选地，约5nm到30nm)。例如，厚度为20nm的铝膜用作阴极7023。
注意，透光导电膜和铝膜可以被堆叠然后选择性蚀刻，由此可以形成透光导电膜7027和阴极7023；在这种情况下，优选地，可以使用相同的掩模进行蚀刻。
阴极7023的外围覆盖有隔壁7029。隔壁7029使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成，所述有机树脂膜诸如是聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂。特别优选地，隔壁7029使用感光材料形成以在阴极7023上方具有开口，由此将该开口的侧壁形成为具有连续曲率的斜面。在将感光树脂材料用于隔壁7029的情况下，可以省略形成抗蚀剂掩模的步骤。
形成于阴极7023和隔壁7029上方的发光层7024可以被形成为单层或堆叠的多层。当发光层7024形成为多层时，通过在阴极7023上按顺序堆叠电子注入层、电子输送层、发光层、空穴输送层和空穴注入层形成发光层7024。注意，不是必须设置所有的这些层。
堆叠顺序不限于上述堆叠顺序，而可以在阴极7023上按顺序堆叠空穴注入层、空穴输送层、发光层、电子输送层和电子注入层。但是，当比较功耗时，由于功耗低，所以优选在阴极7023上按顺序堆叠电子注入层、电子输送层、发光层、空穴输送层和空穴注入层。
作为形成于发光层7024上方的阳极7025，可以采用多种材料，并且优选使用例如具有高功函数的材料，例如ITO、IZO、ZnO等的透光导电材料。在本实施例中，将包含氧化硅的ITO膜用于阳极7025。
发光元件7022对应于发光层7024夹在阴极7023与阳极7025之间的区域。在图13B例示的元件结构的情况下，从发光元件7022到阳极7025侧和阴极7023侧二者发射光，如箭头所示。
注意，图13B中例示如下实例：将透光导电膜用作栅电极层，从发光元件7022发射的光通过滤色器层7043和TFT 7021的栅电极层和源电极层，并发射光。当将透光导电膜用作TFT 7021的栅电极层和源电极层时，阳极7025侧的孔径比可以与阴极7023侧的孔径比大致相同。
通过液滴排放法(例如，喷墨法、印刷法)、利用光刻技术的蚀刻法等，形成滤色器层7043。
滤色器层7043覆盖有外涂层7044，并且还覆盖有保护绝缘层7045。
在与隔壁7029重叠的部分中设置接触孔，该接触孔形成于氧化物绝缘层7041、绝缘层7042和保护绝缘层7045中，并且该接触孔到达漏电极层。到达漏电极层的接触孔与隔壁7029彼此重叠，由此阳极7025侧的孔径比可以与阴极7023侧的孔径比大致相同。
在与隔壁7029重叠的部分中设置接触孔，该接触孔形成于保护绝缘层7045和绝缘层7042中，并且该接触孔到达透光导电膜7027。
注意，当使用具有双发射结构的发光元件并在两个显示表面上进行全色显示时，来自阳极7025的光不通过滤色器层7043；因此，优选地在阳极7025上设置密封衬底，该密封衬底设置有另一滤色器层。
接着，参照图13C描述具有顶发射结构的发光元件。
图13C是在TFT 7001是n型且光从发光元件7002到阳极7005侧发射的情况下的像素的截面图。在图13C中，形成电连接至TFT 7001的发光元件7002的阴极7003，并且发光层7004和阳极7005按顺序堆叠在阴极7003上方。
阴极7003可以使用多种导电材料形成，只要它们具有低功函数即可。例如，优选诸如Li或Cs的碱金属；诸如Mg、Ca或Sr的碱土金属；包含任何这些元素的合金(Mg:Ag、Al:Li等)；诸如Yb或Er的稀土金属等。
阴极7003的外围部分覆盖有隔壁7009。隔壁7009使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成，所述有机树脂膜诸如是聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂。特别优选地，隔壁7009使用感光材料形成以在阴极7003上方具有开口，由此将该开口的侧壁形成为具有连续曲率的斜面。在将感光树脂材料用于隔壁7009的情况下，可以省略形成抗蚀剂掩模的步骤。
形成于阴极7003和隔壁7009上方的发光层7004可以被形成为单层或堆叠的多层。当发光层7004形成为多层时，通过在阴极7003上按顺序堆叠电子注入层、电子输送层、发光层、空穴输送层和空穴注入层形成发光层7004。注意，不是必须设置所有的这些层。
堆叠顺序不限于上述堆叠顺序，而可以在阴极7003上按顺序堆叠空穴注入层、空穴输送层、发光层、电子输送层和电子注入层。在按顺序堆叠这些层的情况下，阴极7003用作阳极。
在图13C中，在叠层膜上方按顺序堆叠空穴注入层、空穴输送层、发光层、电子输送层和电子注入层，在该叠层膜中按顺序堆叠Ti膜、Al膜和Ti膜，因此，形成Mg:Ag合金薄膜和ITO的叠层。
但是，当比较功耗时，由于功耗低，所以优选在阴极7003上按顺序堆叠电子注入层、电子输送层、发光层、空穴输送层和空穴注入层。
阳极7005使用透光导电材料形成，例如，可以使用含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡、氧化铟锌或添加氧化硅的氧化铟锡等的透光导电膜。
发光元件7002对应于发光层7004夹在阴极7003与阳极7005之间的区域。在图13C例示的元件结构的情况下，从发光元件7002到阳极7005侧发射光，如箭头所示。
在图13C中。例示将薄膜晶体管460用作TFT 7001的实例；但是，没有特别限制，而可以使用另一薄膜晶体管。当使用另一薄膜晶体管作为TFT 7001时，阴极7003与漏电极层彼此电连接以彼此接触。
在图13C中，TFT 7001的漏电极层电连接至阴极7003，在它们中间置有氧化物绝缘层7051。平坦化绝缘层7053使用诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯树脂、聚酰胺或环氧树脂的树脂材料形成。除了这些树脂材料之外，也可以使用低介电常数材料(低k材料)、硅氧烷基树脂、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等。注意，平坦化绝缘层7053可以通过堆叠由这些材料形成的多个绝缘膜来形成。对形成平坦化绝缘层7053的方法没有特别限制，并且取决于材料可以通过诸如溅射法、SOG法、旋涂、浸涂、喷涂或液滴排放法(例如，喷墨法、丝网印刷、胶版印刷等)的方法，或者诸如刮刀、辊涂机、幕涂机或刮刀涂布机的工具(装置)，形成平坦化绝缘层7053。
设置隔壁7009以将阴极7003和相邻像素的阴极隔离。隔壁7009使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成，所述有机树脂膜诸如是聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂。特别优选地，隔壁7009使用感光材料形成以在阴极7003上方具有开口，由此将该开口的侧壁形成为具有连续曲率的斜面。在将感光树脂材料用于隔壁7009的情况下，可以省略形成抗蚀剂掩模的步骤。
在图13C的结构中，当进行全色显示时，例如，将发光元件7002用作绿色发光元件，将相邻发光元件中的一个用作红色发光元件，并且将相邻发光元件中的另一个用作蓝色发光元件。或者，可以使用四种发光元件制造能够全色显示的发光显示装置，这四种发光元件包括白色发光元件以及上述三种发光元件。
在图13C的结构中，可以如下方式制造制造能够全色显示的发光显示装置：布置的全部多个发光元件是白色发光元件，并且在发光元件7002上布置具有滤色器等的密封衬底。呈现诸如白色的单色的材料被形成并与滤色器或色彩转换层组合，由此可以进行全色显示。
不言而喻，也可以进行单色光的显示。例如，可以利用白光发射形成发光系统，或者可以利用单色光发射形成区域色(area-color)发光装置。
必要时，可以设置诸如包括环形偏振片的偏振膜的光学膜。
尽管这里描述了有机EL元件作为发光元件，但是，也可以设置无机EL元件作为发光元件。
注意，描述了控制发光元件的驱动的薄膜晶体管(驱动TFT)电连接至发光元件的实例；但是，可以采用用于电流控制的TFT连接在驱动TFT和发光元件之间的结构。
当结构不设置发光元件和隔壁时，本发明的一个实施例可以应用于液晶显示装置。将在图47中描述液晶显示装置的情况。
描述n型TFT 7071的情况。在图47中，设置电连接至TFT 7071的透光导电膜7067，并且透光导电膜7067通过形成于氧化物绝缘层7061、保护绝缘层7062、滤色器层7063、外涂层7064和保护绝缘层7065中的接触孔电连接至TFT 7071的漏电极层。
作为透光导电膜7067，例如，可以使用透光导电膜，诸如含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡(以下称为ITO)、氧化铟锌或添加氧化硅的氧化铟锡的膜。
注意，图47中例示使用透光导电膜作为栅电极层的实例，并且从背光等发射的光通过滤色器层7063，并发射光。因而，使用透光导电膜作为TFT 7071的栅极和源电极层，并且可以提高孔径比。
通过液滴排放法(例如，喷墨法、印刷法)、利用光刻技术的蚀刻法等，形成滤色器层7063。
滤色器层7033覆盖有外涂层7064，并且还覆盖有保护绝缘层7065。注意，图47中例示厚度薄的的外涂层7064；但是，外涂层7064具有用于平坦化具有由于滤色器层7063导致的不均匀度的表面的功能。
液晶层设置于透光导电膜7067上的结构可以应用于液晶显示装置。
接着，将参照图11A和图11B描述作为半导体装置的一个实施例的发光显示面板(也称为发光面板)的外观和截面。图11A是面板的平面图，在该面板中薄膜晶体管和发光元件被用密封剂密封在第一衬底和第二衬底之间。图11B是沿图11A的线H-I所取的截面。
密封剂4505被设置为围绕设置于第一衬底4501上的像素部4502、信号线驱动电路4503a、信号线驱动电路4503b、扫描线驱动电路4504a和扫描线驱动电路4504b。此外，第二衬底4506设置于像素部4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b上。因而，通过第一衬底4501、密封剂4505和第二衬底4506，用填充剂4507将像素部4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b密封在一起。优选地，用保护膜(诸如接合膜或紫外可固化树脂膜)或者具有高气密性和小脱气作用的覆盖材料如此封装(密封)显示装置，使得该显示装置不暴露于外部空气。
形成于第一衬底4501上的像素部4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b中的每一个包括多个薄膜晶体管，并且在图11B作为实例例示包括在像素部4502中的薄膜晶体管4510和包括在信号线驱动电路4503a中的薄膜晶体管4509。
作为薄膜晶体管4509和4510，可以采用在第一实施例至第七实施例的任一个中描述的包括氧化物半导体层的高可靠薄膜晶体管。作为用于驱动电路的薄膜晶体管4509，可以使用薄膜晶体管410、440、449、460、490或492。作为用于像素的薄膜晶体管4510，例如，可以使用在第一实施例至第七实施例的任一个中描述的薄膜晶体管420、451、470和493中的任一个。在本实施例中，薄膜晶体管4509和4510是n沟道薄膜晶体管。
在绝缘层4544上，在与用于驱动电路的薄膜晶体管4509的氧化物半导体层的沟道形成区重叠的部分中设置导电层4540。当在与氧化物半导体层的沟道形成区重叠的部分中设置导电层4540时，可以减小BT测试前后薄膜晶体管4509的阈值电压的偏移量。导电层4540可以具有与薄膜晶体管4509的栅电极层的电位相同或不同的电位，并且可以用作第二栅电极层。导电层4540的电位可以是GND、0V或处于浮置状态。
在薄膜晶体管4509中，将氧化物绝缘层4541形成为保护绝缘膜以与包括沟道形成区的半导体层接触。氧化物绝缘层4541可以使用类似于在第一实施例中描述的氧化物绝缘层416的材料和方法形成。此外，为了降低薄膜晶体管的表面粗糙度，薄膜晶体管覆盖有用作平坦化绝缘膜的绝缘层4544。这里，利用第一实施例，通过溅射法形成氧化硅膜作为氧化物绝缘层4541。
保护绝缘层4543形成于氧化物绝缘层4541上。保护绝缘层4543可以使用类似于在第一实施例中描述的保护绝缘层403的材料和方法形成。这里，通过PCVD方法形成氮化硅膜作为保护绝缘层4543。
此外，形成绝缘层4544作为平坦化绝缘膜。绝缘层4544可以使用类似于在第一实施例中描述的平坦化绝缘层404的材料和方法形成。这里，将丙烯酸树脂用于绝缘层4544。
作为包括在发光元件4511中的像素电极的第一电极层4517电连接至薄膜晶体管4510的源电极层或漏电极层。注意，发光元件4511的结构不限于叠层结构，该叠层结构包括第一电极层4517、电致发光层4512和第二电极层4513。可以根据从发光元件4511提取光的方向等适当地改变发光元件4511的结构。
使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成隔壁4520。特别优选地，隔壁4520使用感光材料形成以在第一电极层4517上方具有开口，由此将该开口的侧壁形成为具有连续曲率的斜面。
电致发光层4512可以形成为单层或堆叠的多层。
注意，保护膜可以形成于第二电极层4513和隔壁4520上以防止氧、氢、水分、二氧化碳等进入发光元件4511。作为该保护膜，可以形成氮化硅膜、氧氮化硅膜、DLC膜等。
从FPC 4518a和FPC 4518b将多种信号和电位供应到信号线驱动电路4503a和4503b、扫描线驱动电路4504a和4504b或像素部4502。
由与包括在发光元件4511中的第一电极层4517相同的导电膜形成连接端子电极4515，并由与包括在薄膜晶体管4510中的源电极层和漏电极层相同的导电膜形成端子电极4516。
连接端子电极4515通过各向异性导电膜4519电连接至FPC 4518a的端子。
位于从发光元件4511提取光的方向上的衬底需要具有透光性。在这种情况下，使用诸如玻璃板、塑料板、聚酯膜或丙烯酸树脂膜的透光材料作为该衬底。
作为填充剂4507，除了诸如氮气或氩气的惰性气体之外，可以使用紫外可固化树脂或热固树脂。例如，可以使用聚氯乙烯(PVC)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、聚乙烯醇缩丁醛(PVB)或乙烯-乙酸乙烯酯共聚物(EVA)。
必要时，可以在发光元件4511的发光表面上适当地设置光学膜，诸如偏振片、环形偏振片(包括椭圆形偏振片)、延迟片(四分之一波片或半波片)或滤色器。此外，可以为偏振片或环形偏振片设置抗反射膜。例如，可以进行抗眩光处理，由此可以通过表面上的凸部和凹部将反射光漫射，从而减少眩光。
信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b可以被安装在单独地准备的衬底上，作为使用单晶半导体膜或多晶半导体膜形成的驱动电路。或者，可以单独地形成和安装仅信号线驱动电路或其部分，或者仅扫描线驱动电路或其部分。本实施例不限于图11A和图11B例示的结构。
通过上述工艺，可以制造作为半导体装置的高可靠发光显示装置(显示面板)。
本实施例可以与其它实施例中描述的结构适当组合地实施。
(第十五实施例)
本说明书公开的半导体装置可以应用于电子纸张。电子纸张可以用于多种领域中的电子装置，只有它们可以显示数据即可。例如，电子纸张可以应用于电子书阅读器(电子书)、海报、诸如火车的车辆中的广告或诸如信用卡的各种卡的显示。电子装置的实例在图20中例示。
图20例示电子书阅读器的实例。例如，电子书阅读器2700包括两个壳体，壳体2701和客体2703。用铰链2711组合壳体2701和壳体2703，由此可以利用铰链2711作为轴打开和闭合电子书阅读器2700。利用这种结构，电子书阅读器2700可以象纸质书一样工作。
显示部2705和显示部2707分别被结合在壳体2701和壳体2703中。显示部2705和显示部2707可以显示一个图像或不同的图像。在显示部2705和显示部2707显示不同的图像的情况下，例如，文本可以显示在右侧的显示部(图20的显示部2705)上，而图形可以显示在左侧的显示部(图20的显示部2707)上。
图20例示壳体2701设置有操作部等的实例。例如，壳体2701设置有电源开关2721、操作键2723、扬声器2725等。利用操作键2723可以翻页。注意，可以在与壳体的显示部相同的表面上设置键盘、定位装置等。此外，可以在壳体的背表面或侧表面上设置外部连接端子(耳机端子、USB端子、可以连接至诸如交流适配器和USB线缆的各种线缆的端子等)、记录介质插入部分等。并且，电子书阅读器2700可以具有电子辞典的功能。
电子书阅读器2700可以具有能够无线发送和接收数据的构造。通过无线通信，可以从电子书服务器购买和下载期望的书籍数据等。
(第十六实施例)
本说明书公开的半导体装置可以应用于多种电子装置(包括娱乐机)。电子装置的实例包括电视机(也称为电视或电视接收机)、计算机等的监视器、诸如数字照相机或数字摄像机的相机、数字相框、蜂窝电话(也称为移动电话或移动电话机)、便携式游戏机、便携式信息终端、音频再现装置、大尺寸游戏机(例如弹球机)等。
图21A例示电视机的实例。在电视机9600中，显示部9603被结合到壳体9601中。图像可以显示在显示部9603上。这里，壳体9601由台座9605支撑。
可以用壳体9601的操作开关或单独的遥控器9610操作电视机9600。可以用遥控器9610的操作键9609控制频道和音量，从而可以控制在显示部9603上显示的图像。此外，遥控器9610可以设置有显示部9607，用于显示从遥控器9610输出的数据。
注意，电视机9600设置有接收器、调制解调器等。利用接收器，可以接收普通电视广播。此外，当电视机9600经由调制解调器通过有线或无线连接被连接至通信网络时，可以进行单向(从发送器到接收器)或双向(在发送器和接收器之间、在接收器之间等)数据通信。
图21B例示数字相框的实例。例如，在数字相框9700中，显示部9703结合到壳体9701中。各种图像可以显示在显示部9703上。例如，显示部9703可以显示由数字照相机等拍摄的图像的数据以用作普通相框。
注意，数字相框9700设置有操作部、外部连接部(USB端口、可以连接至诸如USB线缆的各种线路的端口等)、记录介质插入部等。它们可以设置在与显示部相同的表面上，但是对于数字相框9700的设计，优选将它们设置在侧表面或背表面上。例如，将存储由数字照相机拍摄的图像数据的存储器插入数字相框9700的记录介质插入部中，由此可以下载图像数据并在显示部9703上显示。
数字相框9700可以具有能够无线发送和接收数据的构造。通过无线通信，可以下载期望的图像数据来显示。
图22A例示便携式娱乐机，其包括两个壳体：壳体9881和壳体9891。壳体9881和9891与连接部9893连接以被打开和闭合。显示部9882和显示部9883分别结合到壳体9881和壳体9891中。此外，图22A例示的便携式娱乐机包括扬声器部9884、记录介质插入部9886、LED灯9890、输入装置(操作键9885、连接端子9887、传感器9888(具有测量力、位移、位置、速度、加速度、角速度、转动频率、距离、光、液体、磁、温度、化学物质、声、时间、硬度、电场、电流、电压、电功率、辐射、流速、湿度、梯度、振荡、气味或红外线的功能的传感器)或传声器9889)等。不言而喻，便携式娱乐机的结构不限于上述结构，而可以采用至少设置有本说明书公开的半导体装置的其它结构。便携式娱乐机可以适当地包括其它附属设备。图22A例示的便携式娱乐机具有读取存储在记录介质中的程序或数据以将其显示在显示部上的功能，以及通过无线通信与另一便携式娱乐机共享信息的功能。图22A例示的便携式娱乐机可以具有多种功能，不限于上述功能。
图22B例示作为大尺寸娱乐机的自动贩卖机的实例。在自动贩卖机9900中，显示部9903被结合到壳体9901中。此外，自动贩卖机9900包括诸如开始杆或停止开关的操作装置、币槽、扬声器等。不言而喻，自动贩卖机9900的结构不限于上述结构，而可以采用至少设置有本说明书公开的半导体装置的其它结构。自动贩卖机9900可以适当地包括其它附属设备。
图23A是例示便携式计算机的实例的透视图。
在图23A的便携式计算机中，通过将连接顶壳体9301和底壳体9302的铰链单元闭合，可以使具有显示部9303的顶壳体9301与具有键盘9304的底壳体9302彼此重叠。图23A的便携式计算机可以便于携带，并在使用用于输入的键盘的情况下，打开铰链单元，并且用户可以看着显示部9303进行输入。
除了键盘9304之外，底壳体9302包括定位装置9306，利用其可以进行输入。此外，当显示部9303是触控输入面板时，可以通过触摸显示部的一部分进行输入。底壳体9302包括诸如CPU或硬盘的算法功能部。此外，底壳体9302包括外表连接端口9305，在其中插入另一装置，诸如符合USB通信标准的通信线缆。
包括显示部9307的顶壳体9301可以具有大显示屏，并且可以通过将显示部9307向顶壳体9301的内部滑动将显示部9307保持在其中。此外，用户可以调整可以被保持在顶壳体9301中的显示部9307的屏幕取向。当可以被保持在顶壳体9301中的显示部9307是触控输入面板时，可以通过触摸可以被保持在顶壳体9301中的显示部9307的一部分进行输入。
显示部9303或可以被保持在顶壳体9301中的显示部9307使用液晶显示面板、诸如有机发光元件或无机发光元件的发光显示面板的图像显示装置等形成。
此外，图23A的便携式计算机可以设置有接收器等并且可以接收电视广播以在显示部9303或显示部9307上显示图像。在将连接顶壳体9301和底壳体9302的铰链单元保持闭合时，当通过滑动显示部9307暴露显示部9307的整个屏幕时，用户可以观看电视广播。在这种情况下，不打开铰链单元，并且不在显示部9303上进行显示。此外，仅进行用于显示电视广播的电路的启动。因此，可以消耗最少的电力，这对电池容量有限的便携式计算机而言是有用的。
图23B是例示用户可以像腕表一样戴在腕上的蜂窝电话的实例的透视图。该蜂窝电话形成有：包括通信装置和电池的主体，该通信装置至少包括电话功能；带部9204，其使得主体能够被戴在腕上；调整部9205，用于调整带部对于腕固定的定置；显示部9201；扬声器9207；和传声器9208。
此外，主体包括操作开关9203。例如，除了用作用于接通电源的开关、用于转换显示的开关、用于指示开始取图像的开关等之外，操作开关9203用作用于当按下开关时启动因特网程序的开关，并且可以被使用以对应于每个功能。
通过用手指或输入笔触摸显示部9201，对操作开关9203进行操作，或将语音输入到传声器9208中，操作对该蜂窝电话的输入。注意，图23B中例示了在显示部9201上显示的被显示按钮9202。可以通过用手等触摸被显示按钮9202进行输入。
此外，主体包括相机部9206，相机部9206包括图像拾取装置，该图像拾取装置具有将通过相机镜头形成的物象转化成电子图像信号的功能。注意，不是必须设置相机部。
图23B例示的蜂窝电话设置有电视广播接收器等，并且可以通过接收电视广播在显示部9201上显示图像。此外，图23B例示的蜂窝电话设置有诸如存储器的存储器装置等，并且可以讲电视广播记录在存储器中。图23B例示的蜂窝电话可以具有诸如GPS的收集位置信息的功能。
液晶显示面板、诸如有机发光元件或无机发光元件的发光显示面板等的图像显示装置用作显示部9201。图23B例示的蜂窝电话是紧凑和轻量的，并且图23B例示的蜂窝电话的电池容量有限。因此，优选地使用可以用低功耗驱动的面板作为显示部9201的显示装置。
注意，图23B例示戴在腕上的电子装置；但是，本实施例不限于此，只要采用便携形状皆可。
(第十七实施例)
本实施例将参照图24、图25、图26、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36和图37，描述包括在第一实施例至第七实施例中描述的任何薄膜晶体管的显示装置的实例作为半导体装置的一个实施例。在本实施例中，将参照图24、图25、图26、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36和图37，描述使用液晶元件作为显示元件的液晶显示装置。第一实施例至第七实施例中描述的任何薄膜晶体管可以应用于图24、图25、图26、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36和图37例示的液晶显示装置所用的TFT 628和TFT 629，TFT 628和TFT629可以类似于第一实施例至第七实施例中描述的任何薄膜晶体管的方式制造，并且具有高电特性和高可靠性。TFT 628和TFT 629中的每一个包括氧化物半导体作为沟道形成区。在图24、图25、图26、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36和图37中解释将图4A例示的薄膜晶体管用作薄膜晶体管的实例的情况，但是情况并不限于此。
首先，描述垂直对准(VA)液晶显示装置。VA显示装置具有一种形式，其中液晶显示面板的液晶分子的对准受控。VA液晶显示装置具有当不施加电压时液晶分子垂直于面板表面的形式。特别地，在本实施例中，设计成将像素分割成若干区域(子像素)，由此分子在相应区域中在不同方向对准。这被称为域增(domain multiplication)或多域设计。在以下的说明中，描述具有多域设计的液晶显示装置。
图25和图26分别例示像素电极好对电极。图25是设置有像素电极的衬底的一侧的平面图。图24例示沿途25的线E-F所取的截面结构。图26是设置有对电极的衬底的一侧的平面图。以下，参照这些附图进行描述。
图24例示以下状态：设置有TFT 628、电连接至TFT 628的像素电极层624和存储电容器部630的衬底600与设置有对电极层640等的对衬底601重叠，并且在衬底600与对衬底601之间注入液晶。
对衬底601设置有着色膜636和对电极层640，并且对电极层640设置有凸部644。对准膜648形成于像素电极层624上。类似地，对电极层640和凸部644也设置有对准膜646。液晶层650形成于衬底600与对衬底601之间。
尽管这里将柱状间隔物用作间隔物，但是可以分散珠形间隔物。此外，间隔物也可以在设置于衬底600上的像素电极层624上方形成。
TFT 628、电连接至TFT 628的像素电极层624和存储电容器部630形成于衬底600上方。像素电极层624通过接触孔623电连接至TFT 628以及布线618a和布线618b，接触孔623穿过覆盖存储电容器部630的绝缘膜620，穿过覆盖绝缘膜620的绝缘膜696，并且穿过覆盖绝缘膜696的绝缘膜622。第一实施例到第七实施例中描述的任何薄膜晶体管可以适当地用作TFT 628。存储电容器部630包括：第一电容器布线604，其在形成TFT 628的栅极布线602的同时形成；栅极绝缘膜606；以及在形成布线616的同时形成的第二电容器布线617a和第二电容器布线617b。
通过重叠像素电极层624、液晶层650和对电极层640，形成液晶元件。
例如，使用在第一实施例至第七实施例中描述的任何材料形成像素电极层624。像素电极层624设置有狭缝625。狭缝625具有控制液晶的对准的功能。
图25例示的TFT 629、电连接至TFT 629的像素电极层626和存储电容器部631可分别以类似于TFT 628、像素电极层624和存储电容器部630的方式形成。TFT 628和TFT 629都连接至布线616。该液晶显示面板的像素包括像素电极层624和626。像素电极层624和626中的每一个位于子像素中。
图26例示对衬底侧上的平面结构。对电极层640优选使用类似于像素电极层624的材料形成。对电极层640设置有用于控制液晶的对准的凸部644。注意，在图26中，像素电极层624和626由虚线指示，并且对电极层640与像素电极层624和626彼此重叠。
图27例示该像素结构的等效电路。TFT 628和TFT 629都连接至栅极布线602和布线616。在这种情况下，当电容器布线604和电容器布线605的电位彼此不同时，液晶元件651和液晶元件652的操作可以改变。也就是说，通过个别控制电容器布线604和605的电位，精确控制液晶的对准，并增大视角。
当将电压施加到设置有狭缝625的像素电极层624时，在狭缝625附近产生电场失真(倾斜电场)。狭缝625和对衬底601侧上的凸部644以接合的方式交替布置，从而有效地产生倾斜电场以控制液晶的对准，由此液晶的对准方向根据位置而改变。也就是说，通过域增，增大了液晶显示面板的视角。
接着，参照图28、图29、图30和图31描述与上述装置不同的另一VA液晶显示装置。
图28和图29中的每一个例示VA液晶显示面板的像素结构。图29是衬底600的平面图。图28例示沿图29的线Y-Z所取的截面结构。以下参照这些附图进行描述。
在本像素结构中，一个像素中包括多个像素电极，并且每个像素电极连接至相应的TFT。每个TFT由不同的栅极信号确定。也就是说，该结构是在多域像素中个别地控制供应到每个像素电极的信号的结构。
通过穿过绝缘膜620、绝缘膜621和绝缘膜622的接触孔623，像素电极层624通过布线618连接至TFT 628。通过穿过绝缘膜620、绝缘膜621和绝缘膜622的接触孔627，像素电极层626通过布线619连接至TFT629。TFT 628的栅极布线602与TFT 629的栅极布线603分离，从而可以给予不同的栅极信号。相对照地，用作数据线的布线616为TFT 628和629所共用。作为TFT 628和629中的每一个，可以适当地使用第一实施例至第七实施例中描述的薄膜晶体管中的任一个。注意，第一栅极绝缘膜606a和第二栅极绝缘膜606b形成于栅极布线602、栅极布线603和电容器布线690上方。
像素电极层624和626具有不同的形状并且由狭缝625分离。像素电极层626形成为围绕扩展成V形的像素电极层624的外侧。通过TFT 628和629使得施加在像素电极层624和626之间的电压改变以控制液晶的对准。图31例示该像素结构的等效电路。TFT 628连接至栅极布线602。TFT 629连接至栅极布线603。TFT 628和TFT 629都连接至布线616。当将不同的栅极信号施加到栅极布线602和603时，可以改变TFT 628和TFT 629的操作定时。液晶元件651和652的操作可以改变。也就是说，TFT 628和TFT 629的操作被个别地控制，由此精确控制液晶元件651和652的液晶的操作，并可以增大视角。
对衬底601设置有着色膜636和对电极层640。并且，在着色膜636与对电极层640之间形成平坦化膜637以防止液晶的对准无序。图30例示对衬底侧上的平面结构。在对电极层640中形成狭缝641，其在不同像素间共用。狭缝641与像素电极层624和626侧上的狭缝625以接合的方式交替布置；因此，有效地产生倾斜电场，并可以控制液晶的对准。因而，液晶的对准方向可以根据位置而改变，并且增大了视角。注意，在图30中，形成于衬底600上的像素电极层624和626由虚线指示，并且对电极层640与像素电极层624和626彼此重叠。
第一液晶元件通过重叠像素电极层624、液晶层650和对电极层640形成。第二液晶元件通过重叠像素电极层626、液晶层650和对电极层640形成。图28、图29、图30、图31和图32例示的显示面板的像素结构是多域结构，其中第一液晶元件和第二液晶元件被包括在一个像素中。
接着，描述水平电场液晶显示装置。水平电场模式是一种将电场水平地施加到单元中的液晶分子以驱动液晶显示灰度的模式。通过这种方法，可以将视角增加到约180度。以下，描述采用水平电场模式的液晶显示装置。
图32例示了如下状态：设置有电极层607、TFT 628和电连接至TFT 628的像素电极层624的衬底600与对衬底601重叠，并在衬底600与对衬底601之间注入液晶。对衬底601设置有着色膜636、平坦化膜637等。注意，在对衬底601侧不设置对电极层。液晶层650形成在衬底600与对衬底601之间，对准膜646和648置于它们中间。
在衬底600上方形成电极层607、电连接至电极层607的电容器布线604、和TFT 628，TFT 628是在第一实施例至第七实施例的任一个中描述的薄膜晶体管。电容器布线604可以使用类似于TFT 628的栅极布线602的材料形成。作为TFT 628，可以使用在第一实施例至第七实施例的任一个中描述的薄膜晶体管。电极层607可以使用类似于在第一实施例至第七实施例的任一个中描述的像素电极层的材料形成。电极层607形成为大致分隔成像素形状的形状。注意，栅极绝缘膜606形成于电极层607和电容器布线604上方。
TFT 628的布线616和618形成于栅极绝缘膜606上方。布线616用作在一个方向延伸的数据线(通过其在液晶显示面板中传输视频信号)，并用作TFT 628的源电极和漏电极中的一个。布线618用作源电极和漏电极中的另一个，并电连接至第二像素电极层624。
绝缘膜620形成于布线616和618上方。绝缘膜696形成于绝缘膜620上方。在绝缘膜696上方，形成通过形成于绝缘膜620和696中的接触孔623电连接至布线618的像素电极层624。像素电极层624使用类似于在第一实施例至第七实施例的任一个中描述的像素电极层的材料形成。
以这种方式，在衬底600上形成TFT 628和电连接至TFT 628的像素电极层624。注意，在电极层607和像素电极层624之间形成存储电容器。
图33是例示像素电极的结构的平面图。图32例示沿图33的线O-P所取的截面结构。像素电极层624设置有狭缝625。狭缝625用于控制液晶的对准。在这种情况下，在电极层607和像素电极层624之间产生电场。形成于电极层607与像素电极层624之间的栅极绝缘膜606的厚度是50nm至200nm，这与厚度为2μm至10μm的液晶层相比足够薄。因而，产生(在水平方向)基本平行于衬底600的电场。液晶的对准由电场控制。使用大致平行于衬底的电场使得液晶分子水平地转动。在这种情况下，由于在任何状态下液晶分子平行于衬底，因此对比度等受视角改变的影响较小，并且可以增大视角。此外，由于电极层607和像素电极层624是透光电极，可以增加孔径比。
接着，描述水平电场液晶显示装置的另一实例。
图34和图35都例示IPS液晶显示装置的像素结构。图35是平面图。图34例示沿图35的线V-W所取的截面结构。以下，参照这些附图进行描述。
图34例示如下状态：设置有TFT 628和电连接至TFT 628的像素电极层624的衬底600与对衬底601重叠，并在衬底600与对衬底601之间注入液晶。对衬底601设置有着色膜636、平坦化膜637等。在对衬底601侧不设置对电极层。液晶层650形成在衬底600与对衬底601之间，对准膜646和648置于它们中间。
在衬底600上方形成公共电位线609和在第一实施例至第七实施例的任一个中描述的TFT 628。公共电位线609可以在形成TFT 628的栅极布线602的同时形成。作为第一像素电极的像素电极层624形成为大致分隔成像素形状的形状。作为TFT 628，可以使用在第一实施例至第七实施例的任一个中描述的薄膜晶体管。
TFT 628的布线616和618形成于栅极绝缘膜606上方。布线616用作在一个方向延伸的数据线(通过其在液晶显示面板中传输视频信号)，并用作TFT 628的源电极和漏电极中的一个。布线618用作源电极和漏电极中的另一个，并电连接至像素电极层624。
绝缘膜620形成于布线616和618上方。绝缘膜696形成于绝缘膜620上方。在绝缘膜696上方，形成通过形成于绝缘膜620和696中的接触孔623电连接至布线618的像素电极层624。像素电极层624使用类似于在第一实施例至第七实施例的任一个中描述的像素电极层的材料形成。注意，如图35所例示的，形成像素电极层624以用梳状电极产生水平电场，该梳状电极在形成公共电位线609的同时形成。并且，形成像素电极层624以使得像素电极层624的梳齿部与在形成公共电位线609的同时形成的梳状电极交替地接合。
液晶的对准由在施加到像素电极层624的单位与公共电位线609的电位之间产生的电场控制。使用大致平行于衬底的电场使液晶分子水平地转动。在这种情况下，由于在任何状态下液晶分子平行于衬底，因此对比度等受视角改变的影响较小，并且可以增大视角。
以这种方式，在衬底600上形成TFT 628和电连接至TFT 628的像素电极层624。使用公共电位线609、电容器电极615和设置于它们之间的栅极绝缘膜606形成存储电容器。电容器电极615和像素电极层624通过接触孔633连接。
接下来，描述TN液晶显示装置的模式。
图36和图37都例示TN液晶显示装置的像素结构。图37是平面图。图36例示沿图37的线K-L所取的截面结构。以下，参照这些附图进行描述。
像素电极层624通过布线618和形成于绝缘膜620和696中的接触孔623连接至TFT 628。用作数据线的布线616连接至TFT 628。作为TFT628，可以使用在第一实施例至第七实施例中描述的任一个TFT。
像素电极层624使用类似于在第一实施例至第七实施例的任一个中描述的像素电极层的材料形成。电容器布线604可以在形成TFT 628的栅极布线602的同时形成。栅极绝缘膜606形成于栅极布线602和电容器布线604上方。使用电容器布线604、电容器电极615和在电容器布线604与电容器电极615之间的栅极绝缘膜606形成存储电容器。电容器电极615通过接触孔633连接至像素电极层624。
对衬底601设置有着色膜636和对电极层640。平坦化膜637形成于着色膜636和对电极层640之间以防止液晶的对准无序。液晶层650形成于像素电极层624与对电极层640之间，对准膜648和646置于它们中间。
通过重叠像素电极层624、液晶层650和对电极层640形成液晶元件。
着色膜636可以设置于衬底600侧上。此外，偏振片附接到衬底600的一个表面，该表面与其上形成薄膜晶体管的表面相反。并且，偏振片附接到对衬底601的一个表面，该表面与其上形成对电极层640的表面相反。
通过上述工艺，可以形成作为显示装置的液晶显示装置。本实施例的液晶显示装置具有高孔径比。
本申请基于2009年8月7日向日本专利局提交的日本专利申请2009-185300，这里通过援引加入该日本申请的全部内容。
Claims (22)
1.一种半导体装置，包括：
位于绝缘表面上方的驱动电路和像素，该驱动电路包括第一薄膜晶体管，该像素包括第二薄膜晶体管，
第一薄膜晶体管包括：
位于所述绝缘表面上方的第一栅电极层；
位于第一栅电极层上方的栅极绝缘层；
位于第一栅电极层上方的第一氧化物半导体层，第一氧化物半导体层包括第一沟道形成区，其中所述栅极绝缘层在第一栅电极层与第一氧化物半导体层之间；
位于第一氧化物半导体层上方的第一氧化物导电层和第二氧化物导电层；
氧化物绝缘层，该氧化物绝缘层与第一沟道形成区接触，并且与第一氧化物导电层和第二氧化物导电层的外围和侧表面接触；
第一源电极层，与第一氧化物导电层接触；以及
第一漏电极层，与第二氧化物导电层接触；并且
第二薄膜晶体管包括：
位于所述绝缘表面上方的第二栅电极层；
位于第二栅电极层上方的第二氧化物半导体层，第二氧化物半导体层包括第二沟道形成区，其中所述栅极绝缘层在第二栅电极层与第二氧化物半导体层之间；以及
位于第二氧化物半导体层上方的第二源电极层和第二漏电极层，
其中第二栅电极层、第二氧化物半导体层、第二源电极层和第二漏电极层都具有透光性。
2.按照权利要求1所述的半导体装置，还包括：
位于第一源电极层、第一漏电极层、第二源电极层和第二漏电极层上方的平坦化绝缘层；以及
位于所述平坦化绝缘层上方的像素电极层，
其中所述像素电极层通过所述平坦化绝缘层的接触孔与所述第二漏电极层直接接触。
3.按照权利要求1所述的半导体装置，其中第一源电极层和第一漏电极层都包括选自Al、Cr、Cu、Ta、Ti、Mo和W中的一种元素作为主要成分的导电层，或这些元素中的任意元素组合的叠层。
4.按照权利要求1所述的半导体装置，其中第二源电极层和第二漏电极层都包括氧化铟、氧化铟-氧化锡合金、氧化铟-氧化锌合金或氧化锌。
5.按照权利要求1所述的半导体装置，还包括位于所述绝缘表面上方的电容器部，
其中所述电容器部包括电容器布线层和与所述电容器布线层重叠的电容器电极层，并且
其中所述电容器布线层和所述电容器电极层都具有透光性。
6.按照权利要求1所述的半导体装置，还包括：
位于第一源电极层、第一漏电极层、第二源电极层和第二漏电极层上方的平坦化绝缘层；以及
位于第一沟道形成区上方的导电层，其中所述平坦化绝缘层在所述导电层与第一沟道形成区之间。
7.按照权利要求1所述的半导体装置，其中第一氧化物导电层和第二氧化物导电层包括与第二源电极层和第二漏电极层的材料相同的材料。
8.按照权利要求1所述的半导体装置，还包括在所述氧化物绝缘层与第一源电极层和第一漏电极层中的每一个之间的保护层。
9.按照权利要求1所述的半导体装置，其中第一氧化物导电层和第二氧化物导电层中的每一个覆盖第一氧化物半导体层的端部。
10.按照权利要求1所述的半导体装置，
其中第一氧化物半导体层包括第一高电阻源极区和第一高电阻漏极区，
其中第一沟道形成区设置于第一高电阻源极区和第一高电阻漏极区之间，并且
其中第一高电阻源极区和第一高电阻漏极区中的每一个具有比第一沟道形成区低的电阻。
11.一种半导体装置，包括：
位于绝缘表面上方的驱动电路和像素，该驱动电路包括第一薄膜晶体管，该像素包括第二薄膜晶体管，
第一薄膜晶体管包括：
位于所述绝缘表面上方的第一栅电极层；
位于第一栅电极层上方的栅极绝缘层；
位于第一栅电极层上方的第一氧化物半导体层，第一氧化物半导体层包括第一沟道形成区，其中所述栅极绝缘层在第一栅电极层与第一氧化物半导体层之间；
位于第一氧化物半导体层上方的第一氧化物导电层和第二氧化物导电层；
氧化物绝缘层，该氧化物绝缘层与第一沟道形成区接触，并且覆盖第一氧化物导电层的端部和第二氧化物导电层的端部；
第一源电极层，位于所述氧化物绝缘层上方，并与第一氧化物导电层接触；以及
第一漏电极层，位于所述氧化物绝缘层上方，并与第二氧化物导电层接触；并且
第二薄膜晶体管包括：
位于所述绝缘表面上方的第二栅电极层；
位于第二栅电极层上方的第二氧化物半导体层，第二氧化物半导体层包括第二沟道形成区，其中所述栅极绝缘层在第二栅电极层与第二氧化物半导体层之间；以及
位于第二氧化物半导体层上方的第二源电极层和第二漏电极层，
其中第二栅电极层、第二氧化物半导体层、第二源电极层和第二漏电极层都具有透光性。
12.按照权利要求11所述的半导体装置，还包括：
位于第一源电极层、第一漏电极层、第二源电极层和第二漏电极层上方的平坦化绝缘层；以及
位于所述平坦化绝缘层上方的像素电极层，
其中所述像素电极层通过所述平坦化绝缘层的接触孔与所述第二漏电极层直接接触。
13.按照权利要求11所述的半导体装置，其中第一源电极层和第一漏电极层都包括选自Al、Cr、Cu、Ta、Ti、Mo和W中的一种元素作为主要成分的导电层，或这些元素中的任意元素组合的叠层。
14.按照权利要求11所述的半导体装置，其中第二源电极层和第二漏电极层都包括氧化铟、氧化铟-氧化锡合金、氧化铟-氧化锌合金或氧化锌。
15.按照权利要求11所述的半导体装置，还包括位于所述绝缘表面上方的电容器部，
其中所述电容器部包括电容器布线层和与所述电容器布线层重叠的电容器电极层，并且
其中所述电容器布线层和所述电容器电极层都具有透光性。
16.按照权利要求11所述的半导体装置，还包括：
位于第一源电极层、第一漏电极层、第二源电极层和第二漏电极层上方的平坦化绝缘层；以及
位于第一沟道形成区上方的导电层，其中所述平坦化绝缘层在所述导电层与第一沟道形成区之间。
17.按照权利要求11所述的半导体装置，其中第一氧化物导电层和第二氧化物导电层包括与第二源电极层和第二漏电极层的材料相同的材料。
18.按照权利要求11所述的半导体装置，还包括在所述氧化物绝缘层与第一源电极层和第一漏电极层中的每一个之间的保护层。
19.按照权利要求11所述的半导体装置，其中第一氧化物导电层和第二氧化物导电层中的每一个覆盖第一氧化物半导体层的端部。
20.按照权利要求11所述的半导体装置，
其中第一氧化物半导体层包括第一高电阻源极区和第一高电阻漏极区，
其中第一沟道形成区设置于第一高电阻源极区和第一高电阻漏极区之间，并且
其中第一高电阻源极区和第一高电阻漏极区中的每一个具有比第一沟道形成区低的电阻。
21.一种制造半导体装置的方法，包括以下步骤：
在绝缘表面上方形成第一栅电极层和第二栅电极层；
在第一栅电极层和第二栅电极层上方形成栅极绝缘层；
在第一栅电极层上方形成第一氧化物半导体层，并在第二栅电极层上方形成第二氧化物半导体层，其中所述栅极绝缘层在第一栅电极层与第一氧化物半导体层之间，所述栅极绝缘层在第二栅电极层与第二氧化物半导体层之间；
对第一氧化物半导体层和第二氧化物半导体层进行热处理以减小第一氧化物半导体层和第二氧化物半导体层中的氢浓度；
在进行热处理之后，在第一氧化物半导体层上方形成第一氧化物导电层和第二氧化物导电层，并在第二氧化物半导体层上形成第二源电极层和第二漏电极层；
在第一氧化物导电层和第二氧化物导电层上方形成氧化物绝缘层，使得所述氧化物绝缘层与位于第一氧化物导电层与第二氧化物导电层之间的第一氧化物半导体层的一部分接触，并暴露第一氧化物导电层的一部分和第二氧化物导电层的一部分；以及
形成在第一氧化物导电层上方的第一源电极层，和在第二氧化物导电层上方的第一漏电极层。
22.按照权利要求21所述的制造半导体装置的方法，其中使用多色调掩模形成抗蚀剂掩模，从而通过使用该抗蚀剂掩模进行蚀刻，形成第一氧化物半导体层、第二氧化物半导体层、第一氧化物导电层、第二氧化物导电层、第二源电极层和第二漏电极层。
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510351815.9A Pending CN104882473A (zh) | 2009-08-07 | 2010-08-06 | 半导体装置及制造半导体装置的方法 |
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| Country | Link |
|---|---|
| US (2) | US8629441B2 (zh) |
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| CN (2) | CN101997007B (zh) |
| TW (3) | TWI528527B (zh) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103840010A (zh) * | 2012-11-21 | 2014-06-04 | 元太科技工业股份有限公司 | 薄膜晶体管与其制造方法及具有其的阵列基板和显示装置 |
| CN103918025A (zh) * | 2011-11-11 | 2014-07-09 | 株式会社半导体能源研究所 | 信号线驱动电路以及液晶显示装置 |
| CN104201175A (zh) * | 2014-09-03 | 2014-12-10 | 东南大学 | 一种基于薄膜晶体管的反相器 |
| CN105765662A (zh) * | 2013-11-25 | 2016-07-13 | 夏普株式会社 | 半导体装置及其写入方法 |
| US9449996B2 (en) | 2012-08-03 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9455280B2 (en) | 2012-09-13 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9478535B2 (en) | 2012-08-31 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor film |
| CN106910779A (zh) * | 2017-04-06 | 2017-06-30 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制备方法和显示装置 |
| CN108987433A (zh) * | 2017-05-31 | 2018-12-11 | 三国电子有限会社 | 显示装置 |
| CN110079772A (zh) * | 2011-11-29 | 2019-08-02 | 株式会社半导体能源研究所 | 溅射靶材的制造方法及半导体装置的制造方法 |
| JP2020074383A (ja) * | 2012-07-12 | 2020-05-14 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| CN111403425A (zh) * | 2020-03-31 | 2020-07-10 | 成都中电熊猫显示科技有限公司 | 阵列基板及其制作方法、显示面板 |
| CN111725242A (zh) * | 2020-06-30 | 2020-09-29 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| US11929439B2 (en) | 2018-09-26 | 2024-03-12 | Mikuni Electron Corporation | Transistor, method of manufacturing transistor, and display device using the same |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5663214B2 (ja) * | 2009-07-03 | 2015-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR102251729B1 (ko) | 2009-07-31 | 2021-05-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스 및 그 형성 방법 |
| JP5663231B2 (ja) * | 2009-08-07 | 2015-02-04 | 株式会社半導体エネルギー研究所 | 発光装置 |
| TWI528527B (zh) * | 2009-08-07 | 2016-04-01 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置之製造方法 |
| EP2284891B1 (en) | 2009-08-07 | 2019-07-24 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device and manufacturing method thereof |
| TWI596741B (zh) * | 2009-08-07 | 2017-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
| US8115883B2 (en) | 2009-08-27 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| WO2011027702A1 (en) * | 2009-09-04 | 2011-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| WO2011027664A1 (en) * | 2009-09-04 | 2011-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
| WO2011027701A1 (en) * | 2009-09-04 | 2011-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| CN112242173A (zh) * | 2009-10-09 | 2021-01-19 | 株式会社半导体能源研究所 | 半导体器件 |
| WO2011043162A1 (en) | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| JP5687885B2 (ja) * | 2010-11-25 | 2015-03-25 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタおよび表示装置用電極基板の製造方法 |
| JP5977523B2 (ja) | 2011-01-12 | 2016-08-24 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| TWI535032B (zh) | 2011-01-12 | 2016-05-21 | 半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
| US8536571B2 (en) | 2011-01-12 | 2013-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US9082860B2 (en) * | 2011-03-31 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8922464B2 (en) * | 2011-05-11 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and driving method thereof |
| US9385238B2 (en) * | 2011-07-08 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Transistor using oxide semiconductor |
| KR20130043063A (ko) * | 2011-10-19 | 2013-04-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| JP6142359B2 (ja) | 2011-11-16 | 2017-06-07 | 株式会社Ｊｏｌｅｄ | 表示パネルの製造方法および表示パネル |
| WO2013111725A1 (ja) * | 2012-01-26 | 2013-08-01 | シャープ株式会社 | 半導体装置およびその製造方法 |
| KR101945237B1 (ko) * | 2012-06-01 | 2019-02-08 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| DE102013216824A1 (de) | 2012-08-28 | 2014-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung |
| JP6204145B2 (ja) | 2012-10-23 | 2017-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2014065343A1 (en) | 2012-10-24 | 2014-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI605593B (zh) | 2012-11-15 | 2017-11-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| KR20220145922A (ko) | 2012-12-25 | 2022-10-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9905585B2 (en) | 2012-12-25 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising capacitor |
| TWI611566B (zh) * | 2013-02-25 | 2018-01-11 | 半導體能源研究所股份有限公司 | 顯示裝置和電子裝置 |
| JP2014178559A (ja) * | 2013-03-15 | 2014-09-25 | Pixtronix Inc | 表示装置 |
| US9231002B2 (en) | 2013-05-03 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| KR102522133B1 (ko) * | 2013-06-27 | 2023-04-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP6367655B2 (ja) * | 2013-09-13 | 2018-08-01 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP6537264B2 (ja) * | 2013-12-12 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102280777B1 (ko) * | 2013-12-20 | 2021-07-23 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| TWI658597B (zh) * | 2014-02-07 | 2019-05-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| JP2015188062A (ja) * | 2014-02-07 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016029719A (ja) * | 2014-07-17 | 2016-03-03 | 出光興産株式会社 | 薄膜トランジスタ |
| US9640228B2 (en) * | 2014-12-12 | 2017-05-02 | Globalfoundries Inc. | CMOS device with reading circuit |
| KR102653836B1 (ko) * | 2015-03-03 | 2024-04-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치 |
| JP6705663B2 (ja) * | 2015-03-06 | 2020-06-03 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| CN104952887A (zh) * | 2015-06-26 | 2015-09-30 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| KR102583770B1 (ko) | 2016-09-12 | 2023-10-06 | 삼성디스플레이 주식회사 | 메모리 트랜지스터 및 이를 갖는 표시장치 |
| JP2018124458A (ja) * | 2017-02-01 | 2018-08-09 | パナソニック液晶ディスプレイ株式会社 | 液晶バックライト装置及び表示装置 |
| KR102343573B1 (ko) * | 2017-05-26 | 2021-12-28 | 삼성디스플레이 주식회사 | 플렉서블 디스플레이 장치 |
| KR102402945B1 (ko) | 2017-08-31 | 2022-05-30 | 마이크론 테크놀로지, 인크 | 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법 |
| CN111095567A (zh) | 2017-08-31 | 2020-05-01 | 美光科技公司 | 半导体装置、混合晶体管和相关方法 |
| KR102374754B1 (ko) * | 2017-09-27 | 2022-03-15 | 엘지디스플레이 주식회사 | 터치 구조물을 포함하는 디스플레이 장치 |
| KR102443127B1 (ko) * | 2017-12-20 | 2022-09-13 | 엘지디스플레이 주식회사 | 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치 |
| WO2019139736A1 (en) * | 2018-01-11 | 2019-07-18 | Cymer, Llc | Electrode for a discharge chamber |
| KR102523400B1 (ko) * | 2018-08-07 | 2023-04-20 | 삼성디스플레이 주식회사 | 표시 장치 |
| JP7346017B2 (ja) | 2018-09-18 | 2023-09-19 | キヤノンメディカルシステムズ株式会社 | 磁気共鳴イメージング装置及び静磁場磁石ユニット |
| TWI690747B (zh) * | 2018-12-05 | 2020-04-11 | 友達光電股份有限公司 | 畫素陣列基板 |
| JP7444436B2 (ja) | 2020-02-05 | 2024-03-06 | 三国電子有限会社 | 液晶表示装置 |
| WO2023282299A1 (ja) | 2021-07-09 | 2023-01-12 | Ａｇｃ株式会社 | リフレクトアレイおよび無線通信用装置 |
| CN115188831B (zh) | 2022-09-09 | 2022-12-23 | 惠科股份有限公司 | 薄膜晶体管结构、显示面板以及显示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010030323A1 (en) * | 2000-03-29 | 2001-10-18 | Sony Corporation | Thin film semiconductor apparatus and method for driving the same |
| CN1941299A (zh) * | 2005-09-29 | 2007-04-04 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| CN101063758A (zh) * | 2006-04-28 | 2007-10-31 | 株式会社日立显示器 | 图像显示装置及其制造方法 |
| CN101283388A (zh) * | 2005-10-05 | 2008-10-08 | 出光兴产株式会社 | Tft基板及tft基板的制造方法 |
| WO2008149873A1 (en) * | 2007-05-31 | 2008-12-11 | Canon Kabushiki Kaisha | Manufacturing method of thin film transistor using oxide semiconductor |
Family Cites Families (160)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH04313729A (ja) * | 1991-04-09 | 1992-11-05 | Mitsubishi Electric Corp | 液晶表示装置 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| WO1997006554A2 (en) | 1995-08-03 | 1997-02-20 | Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP3716580B2 (ja) | 1997-02-27 | 2005-11-16 | セイコーエプソン株式会社 | 液晶装置及びその製造方法、並びに投写型表示装置 |
| JPH11191626A (ja) * | 1997-12-26 | 1999-07-13 | Matsushita Electric Ind Co Ltd | 液晶表示装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP2001324725A (ja) * | 2000-05-12 | 2001-11-22 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| JP4083379B2 (ja) | 2000-11-09 | 2008-04-30 | シャープ株式会社 | 液晶表示装置及びその製造方法 |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3868735B2 (ja) | 2000-11-30 | 2007-01-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2002175053A (ja) * | 2000-12-07 | 2002-06-21 | Sony Corp | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
| US6780652B2 (en) * | 2001-03-15 | 2004-08-24 | Micron Technology, Inc. | Self-aligned MRAM contact and method of fabrication |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP2003029293A (ja) | 2001-07-13 | 2003-01-29 | Minolta Co Ltd | 積層型表示装置及びその製造方法 |
| KR100776768B1 (ko) | 2001-07-21 | 2007-11-16 | 삼성전자주식회사 | 액정표시패널용 기판 및 그 제조방법 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| KR100796795B1 (ko) | 2001-10-22 | 2008-01-22 | 삼성전자주식회사 | 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| JP3600229B2 (ja) * | 2001-10-31 | 2004-12-15 | 株式会社半導体エネルギー研究所 | 電界効果型トランジスタの製造方法 |
| US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| US6433609B1 (en) * | 2001-11-19 | 2002-08-13 | International Business Machines Corporation | Double-gate low power SOI active clamp network for single power supply and multiple power supply applications |
| JP2003179069A (ja) * | 2001-12-12 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法 |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| JP2003258226A (ja) | 2002-02-27 | 2003-09-12 | Canon Inc | 放射線検出装置及びその製造方法 |
| JP2003273361A (ja) * | 2002-03-15 | 2003-09-26 | Sharp Corp | 半導体装置およびその製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| JP4723787B2 (ja) * | 2002-07-09 | 2011-07-13 | シャープ株式会社 | 電界効果型トランジスタ、その製造方法及び画像表示装置 |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP2004235180A (ja) * | 2003-01-28 | 2004-08-19 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| JP4578826B2 (ja) | 2004-02-26 | 2010-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| CN102867855B (zh) | 2004-03-12 | 2015-07-15 | 独立行政法人科学技术振兴机构 | 薄膜晶体管及其制造方法 |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| CA2585071A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| CN102945857B (zh) | 2004-11-10 | 2015-06-03 | 佳能株式会社 | 无定形氧化物和场效应晶体管 |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| WO2006051994A2 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Light-emitting device |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US20060118869A1 (en) * | 2004-12-03 | 2006-06-08 | Je-Hsiung Lan | Thin-film transistors and processes for forming the same |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI390735B (zh) | 2005-01-28 | 2013-03-21 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP2006229081A (ja) * | 2005-02-18 | 2006-08-31 | Sony Corp | 半導体装置およびその製造方法 |
| JP2006245031A (ja) * | 2005-02-28 | 2006-09-14 | Casio Comput Co Ltd | 薄膜トランジスタパネル |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| KR100729043B1 (ko) | 2005-09-14 | 2007-06-14 | 삼성에스디아이 주식회사 | 투명 박막 트랜지스터 및 그의 제조방법 |
| JP5078246B2 (ja) | 2005-09-29 | 2012-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| JP5064747B2 (ja) | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法 |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| JP5129473B2 (ja) | 2005-11-15 | 2013-01-30 | 富士フイルム株式会社 | 放射線検出器 |
| WO2007058329A1 (en) | 2005-11-15 | 2007-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7745798B2 (en) | 2005-11-15 | 2010-06-29 | Fujifilm Corporation | Dual-phosphor flat panel radiation detector |
| JP5250929B2 (ja) * | 2005-11-30 | 2013-07-31 | 凸版印刷株式会社 | トランジスタおよびその製造方法 |
| KR100732849B1 (ko) | 2005-12-21 | 2007-06-27 | 삼성에스디아이 주식회사 | 유기 발광 표시장치 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| JP5000290B2 (ja) * | 2006-01-31 | 2012-08-15 | 出光興産株式会社 | Ｔｆｔ基板及びｔｆｔ基板の製造方法 |
| EP1981085A4 (en) | 2006-01-31 | 2009-11-25 | Idemitsu Kosan Co | TFT SUBSTRATE, REFLECTIVE TFT SUBSTRATE, AND METHOD OF MANUFACTURING THE SAME |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| JP2007220818A (ja) | 2006-02-15 | 2007-08-30 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタ及びその製法 |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| JP5135709B2 (ja) * | 2006-04-28 | 2013-02-06 | 凸版印刷株式会社 | 薄膜トランジスタ及びその製造方法 |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP4948896B2 (ja) | 2006-05-16 | 2012-06-06 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP4277874B2 (ja) * | 2006-05-23 | 2009-06-10 | エプソンイメージングデバイス株式会社 | 電気光学装置の製造方法 |
| EP2025004A1 (en) * | 2006-06-02 | 2009-02-18 | Kochi Industrial Promotion Center | Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4932415B2 (ja) * | 2006-09-29 | 2012-05-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2008112136A (ja) | 2006-10-04 | 2008-05-15 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| JP2008129314A (ja) * | 2006-11-21 | 2008-06-05 | Hitachi Displays Ltd | 画像表示装置およびその製造方法 |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| JP2008145768A (ja) * | 2006-12-11 | 2008-06-26 | Sharp Corp | アクティブマトリクス基板 |
| US20080157081A1 (en) * | 2006-12-28 | 2008-07-03 | Samsung Electronics Co., Ltd. | Organic light emitting device and method for manufacturing the same |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) * | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
| JP2009194351A (ja) * | 2007-04-27 | 2009-08-27 | Canon Inc | 薄膜トランジスタおよびその製造方法 |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| JP5138276B2 (ja) * | 2007-05-31 | 2013-02-06 | 株式会社ジャパンディスプレイイースト | 表示装置の製造方法 |
| WO2009034953A1 (ja) | 2007-09-10 | 2009-03-19 | Idemitsu Kosan Co., Ltd. | 薄膜トランジスタ |
| JP5354999B2 (ja) | 2007-09-26 | 2013-11-27 | キヤノン株式会社 | 電界効果型トランジスタの製造方法 |
| JP5357493B2 (ja) | 2007-10-23 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2009130180A (ja) | 2007-11-26 | 2009-06-11 | Sony Corp | 電子機器の製造方法および電子機器 |
| JP5430846B2 (ja) * | 2007-12-03 | 2014-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5377940B2 (ja) * | 2007-12-03 | 2013-12-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5213422B2 (ja) | 2007-12-04 | 2013-06-19 | キヤノン株式会社 | 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置 |
| US8384077B2 (en) | 2007-12-13 | 2013-02-26 | Idemitsu Kosan Co., Ltd | Field effect transistor using oxide semicondutor and method for manufacturing the same |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| KR100936874B1 (ko) | 2007-12-18 | 2010-01-14 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법 |
| US20100289997A1 (en) | 2008-01-21 | 2010-11-18 | Nec Corporation | Display device |
| JP5264197B2 (ja) * | 2008-01-23 | 2013-08-14 | キヤノン株式会社 | 薄膜トランジスタ |
| JP5540517B2 (ja) | 2008-02-22 | 2014-07-02 | 凸版印刷株式会社 | 画像表示装置 |
| JP2009211009A (ja) * | 2008-03-06 | 2009-09-17 | Hitachi Displays Ltd | 液晶表示装置 |
| JP2009265271A (ja) | 2008-04-23 | 2009-11-12 | Nippon Shokubai Co Ltd | 電気光学表示装置 |
| US9041202B2 (en) | 2008-05-16 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP2009135530A (ja) | 2009-03-13 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び電子機器 |
| TWI528527B (zh) * | 2009-08-07 | 2016-04-01 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置之製造方法 |
| JP5624955B2 (ja) * | 2011-07-21 | 2014-11-12 | オリンパスメディカルシステムズ株式会社 | 内視鏡装置 |
-
2010
- 2010-07-26 TW TW099124555A patent/TWI528527B/zh active
- 2010-07-26 TW TW106103316A patent/TWI604594B/zh active
- 2010-07-26 TW TW105100939A patent/TWI582951B/zh active
- 2010-08-02 US US12/848,389 patent/US8629441B2/en active Active
- 2010-08-02 KR KR1020100074596A patent/KR101770548B1/ko active IP Right Grant
- 2010-08-04 JP JP2010175003A patent/JP2011054949A/ja not_active Withdrawn
- 2010-08-06 CN CN201010248886.3A patent/CN101997007B/zh active Active
- 2010-08-06 CN CN201510351815.9A patent/CN104882473A/zh active Pending
-
2013
- 2013-03-21 JP JP2013057511A patent/JP2013168659A/ja not_active Withdrawn
- 2013-12-05 US US14/097,749 patent/US9202851B2/en active Active
-
2014
- 2014-12-22 JP JP2014258373A patent/JP5965470B2/ja active Active
-
2015
- 2015-02-12 JP JP2015025013A patent/JP5750198B2/ja active Active
-
2016
- 2016-07-01 JP JP2016131315A patent/JP6267748B2/ja not_active Expired - Fee Related
-
2017
- 2017-12-22 JP JP2017245939A patent/JP2018098510A/ja not_active Withdrawn
-
2019
- 2019-11-05 JP JP2019200556A patent/JP7023264B2/ja active Active
-
2021
- 2021-03-09 JP JP2021037208A patent/JP7129510B2/ja active Active
-
2022
- 2022-02-08 JP JP2022017856A patent/JP7297955B2/ja active Active
- 2022-08-22 JP JP2022131516A patent/JP7469402B2/ja active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010030323A1 (en) * | 2000-03-29 | 2001-10-18 | Sony Corporation | Thin film semiconductor apparatus and method for driving the same |
| CN1941299A (zh) * | 2005-09-29 | 2007-04-04 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| CN101283388A (zh) * | 2005-10-05 | 2008-10-08 | 出光兴产株式会社 | Tft基板及tft基板的制造方法 |
| CN101063758A (zh) * | 2006-04-28 | 2007-10-31 | 株式会社日立显示器 | 图像显示装置及其制造方法 |
| WO2008149873A1 (en) * | 2007-05-31 | 2008-12-11 | Canon Kabushiki Kaisha | Manufacturing method of thin film transistor using oxide semiconductor |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103918025A (zh) * | 2011-11-11 | 2014-07-09 | 株式会社半导体能源研究所 | 信号线驱动电路以及液晶显示装置 |
| CN110079772A (zh) * | 2011-11-29 | 2019-08-02 | 株式会社半导体能源研究所 | 溅射靶材的制造方法及半导体装置的制造方法 |
| JP2020074383A (ja) * | 2012-07-12 | 2020-05-14 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US9941309B2 (en) | 2012-08-03 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9449996B2 (en) | 2012-08-03 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10217776B2 (en) | 2012-08-31 | 2019-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising first metal oxide film and second metal oxide film |
| US9478535B2 (en) | 2012-08-31 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor film |
| CN111477634A (zh) * | 2012-09-13 | 2020-07-31 | 株式会社半导体能源研究所 | 半导体装置 |
| US10446584B2 (en) | 2012-09-13 | 2019-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN111477634B (zh) * | 2012-09-13 | 2023-11-14 | 株式会社半导体能源研究所 | 半导体装置 |
| US9806099B2 (en) | 2012-09-13 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10700099B2 (en) | 2012-09-13 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10236305B2 (en) | 2012-09-13 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9455280B2 (en) | 2012-09-13 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN103840010B (zh) * | 2012-11-21 | 2017-04-12 | 元太科技工业股份有限公司 | 薄膜晶体管与其制造方法及具有其的阵列基板和显示装置 |
| CN103840010A (zh) * | 2012-11-21 | 2014-06-04 | 元太科技工业股份有限公司 | 薄膜晶体管与其制造方法及具有其的阵列基板和显示装置 |
| CN105765662B (zh) * | 2013-11-25 | 2018-07-06 | 夏普株式会社 | 半导体装置及其写入方法 |
| CN105765662A (zh) * | 2013-11-25 | 2016-07-13 | 夏普株式会社 | 半导体装置及其写入方法 |
| CN104201175A (zh) * | 2014-09-03 | 2014-12-10 | 东南大学 | 一种基于薄膜晶体管的反相器 |
| CN104201175B (zh) * | 2014-09-03 | 2017-02-15 | 东南大学 | 一种基于薄膜晶体管的反相器 |
| CN106910779A (zh) * | 2017-04-06 | 2017-06-30 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制备方法和显示装置 |
| CN108987433A (zh) * | 2017-05-31 | 2018-12-11 | 三国电子有限会社 | 显示装置 |
| US11937458B2 (en) | 2017-05-31 | 2024-03-19 | Mikuni Electron Corporation | Display device and method for manufacturing the same |
| CN108987433B (zh) * | 2017-05-31 | 2024-04-09 | 三国电子有限会社 | 显示装置 |
| US11929439B2 (en) | 2018-09-26 | 2024-03-12 | Mikuni Electron Corporation | Transistor, method of manufacturing transistor, and display device using the same |
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