CN111403425A - 阵列基板及其制作方法、显示面板 - Google Patents

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Abstract

本发明提供一种阵列基板及其制作方法、显示面板。本发明提供的阵列基板，包括基板以及依次形成在基板上的栅极、覆盖栅极和基板的栅绝缘层、半导体层、分别覆盖在半导体层两侧的源极和漏极，和覆盖在栅绝缘层、源极和漏极以及半导体层上的钝化层；钝化层上覆盖有第一氧化硅层，漏极上方的钝化层和第一氧化硅层开设有过孔，第一氧化硅层上以及过孔内的漏极上覆盖有透明导电层；其中，第一氧化硅层用于消耗钝化层中的氢离子。本发明提供的阵列基板的透过率较高，显示面板的显示效果较好。

Description

阵列基板及其制作方法、显示面板
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板及其制作方法、显示面板。
背景技术
液晶显示器的质量主要取决于液晶面板，液晶面板决定液晶显示器的亮度、对比度、色彩和可视角度等性能参数，其中，液晶面板的透过率会影响液晶显示器的显示效果，液晶面板质量、技术的高低关系到液晶显示器整体显示性能。
液晶面板通常包括相对设置的阵列基板、彩膜基板以及阵列基板和彩膜基板之间的液晶分子，其中，阵列基板包括基板、在基板上沉积的栅极、覆盖栅极和基板的栅绝缘层、栅绝缘层上沉积的半导体层以及在半导体层上形成源/漏极，通常在源/漏极上方还覆盖有钝化层，透明电极层形成在钝化层上方，通过在钝化层上刻蚀过孔，使透明电极层通过过孔与漏极连接。其中，透明电极层通常为氧化铟锡ITO层，钝化层通常为SiNx层，且SiNx层主要由SiH4和NH3反应形成SiNx：H，其中含有游离态或悬空键的H离子。
然而，在ITO层形成的过程中或其他高温工艺过程中，SiNx层中多余的H离子会吸收ITO层中的O原子，使原本透明的ITO(In2O3/Sn2O3)被还原成灰褐色的亚氧化物(InO/SnO)，这会降低阵列基板的透过率。
发明内容
本发明提供一种阵列基板及其制作方法、显示面板，阵列基板的透过率较高，显示面板的显示效果较好。
第一方面，本发明提供一种阵列基板，包括基板以及依次形成在基板上的栅极、覆盖栅极和基板的栅绝缘层、半导体层、分别覆盖在半导体层两侧的源极和漏极，和覆盖在栅绝缘层、源极和漏极以及半导体层上的钝化层；钝化层上覆盖有第一氧化硅层，漏极上方的钝化层和第一氧化硅层开设有过孔，第一氧化硅层上以及过孔内的漏极上覆盖有透明导电层；其中，第一氧化硅层用于消耗钝化层中的氢离子。
在一种可能的实施方式中，第一氧化硅层为富氧的氧化硅层。
在一种可能的实施方式中，第一氧化硅层的厚度为100-300埃。
在一种可能的实施方式中，钝化层为氮化硅层，透明导电层为氧化铟锡层。
在一种可能的实施方式中，半导体层为金属氧化物半导体层，且半导体层和钝化层之间设置有至少一层氧化硅层，至少一层氧化硅层覆盖源极、半导体层和漏极；其中，至少一层氧化硅层至少包括第二氧化硅层。
在一种可能的实施方式中，至少一层氧化硅层还包括第三氧化硅层，第三氧化硅层形成在第二氧化硅层和钝化层之间；其中，第三氧化硅层的密度大于第二氧化硅层的密度。
在一种可能的实施方式中，第二氧化硅层的厚度为2000-2500埃，第三氧化硅层的厚度为100-150埃。
在一种可能的实施方式中，半导体层为铟镓锌氧化物层。
第二方面，本发明提供一种阵列基板的制作方法，包括如下步骤：
在基板上依次形成栅极、栅绝缘层、半导体层、源极和漏极以及钝化层；
在钝化层上形成第一氧化硅层，并在第一氧化硅层上形成连通至漏极的过孔；
在第一氧化硅层上形成透明导电层，透明导电层通过过孔与漏极接触；
其中，钝化层中含有游离态或悬空键的氢离子，透明导电层含有氧化物。
在一种可能的实施方式中，在形成钝化层之前，还包括：
在半导体层上形成第二氧化硅层，第二氧化硅层覆盖源极和漏极。
在一种可能的实施方式中，在形成钝化层之前，还包括：
在第二氧化硅层上形成第三氧化硅层；其中，第三氧化硅层的密度大于第二氧化硅层的密度。
第三方面，本发明提供一种显示面板，包括如上所述的阵列基板。
本发明提供一种阵列基板及其制作方法、显示面板，阵列基板包括基板、栅极、栅绝缘层、半导体层、源极、漏极、钝化层和透明导电层，栅极形成在基板上，栅绝缘层覆盖基板和栅极，半导体层形成在栅绝缘层上，源极和漏极分别形成在半导体层的两侧并覆盖半导体层的局部区域，钝化层形成在栅绝缘层上且其覆盖半导体层、源极和漏极，透明导电层形成在钝化层上，透明导电层通过过孔与漏极接触；其中，透明导电层中含有氧化物，钝化层中含有游离态或悬空键的氢离子；在透明导电层形成的过程中或高温工艺过程中，为了防止钝化层中的氢离子吸收透明导电层中的氧原子，防止由此造成透明导电层的透明度降低，而降低透明导电层的光透过率，通过在钝化层上形成第一氧化硅层，使第一氧化硅层位于钝化层和透明导电层之间，第一氧化硅层可阻碍钝化层中的氢离子扩散至透明导电层，以此降低钝化层对透明导电层的光透过率的影响，保证阵列基板的透过率，提高显示面板的显示效果。
附图说明
为了更清楚地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一种阵列基板的结构示意图；
图2为图1中的阵列基板形成脱氧层的结构示意图；
图3为本发明实施例一提供的一种阵列基板的结构示意图；
图4为本发明实施例一提供的第二种阵列基板的结构示意图；
图5为本发明实施例一提供的第三种阵列基板的结构示意图；
图6为本发明实施例二提供的阵列基板的制作方法的流程示意图；
图7为本发明实施例二提供的形成源极和漏极之后的阵列基板的结构示意图；
图8为本发明实施例二提供的形成第二氧化硅层之后的阵列基板的结构示意图；
图9为本发明实施例二提供的形成第三氧化硅层之后的阵列基板的结构示意图；
图10为本发明实施例二提供的形成钝化层之后的阵列基板的结构示意图；
图11为本发明实施例二提供的形成第一氧化硅层之后的阵列基板的结构示意图；
图12为本发明实施例二提供的形成过孔的阵列基板的结构示意图；
图13为本发明实施例二提供的形成透明导电层的阵列基板的结构示意图。
附图标记：
100、1-阵列基板；110、11-基板；120、12-栅极；130、13-栅绝缘层；141-半导体层；142-源极；143-漏极；150、15-钝化层；160、16-透明导电层；170、17-过孔；180-脱氧层；191-第一氧化硅层；192-第二氧化硅层；193-第三氧化硅层。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为现有技术中一种阵列基板的结构示意图；图2为图1中的阵列基板形成脱氧层的结构示意图。如图1所示，现有技术中的阵列基板100，在基板110上依次形成栅极120、栅绝缘层130、半导体层141、源极142和漏极143以及钝化层150，透明导电层160直接形成在钝化层150上，钝化层150用于保护阵列基板100整体，防止外界气体与杂质渗入阵列基板100内，钝化层150上形成有连通至漏极143的过孔170，透明导电层160通过过孔170与漏极143接触。
在具体应用中，钝化层150通常为SiNx层，SiNx层可以由SiH4与NH3通过化学气相沉积反应形成，SiH4和NH3反应会形成SiNx：H，其中含有游离态或者悬空键的H离子，这些H离子不与其他原子键合，单独存在或者偏离正常位置，其在一定条件下，会发生移动。
透明导电层160，示例性的，可以为氧化铟锡(Indium Tin Oxide，ITO)层，ITO的化学式为In2O3-SnO2。SiNx层中游离态或悬空键的多余的H离子，在ITO层成形这样的高温工艺过程，会加速这些H离子的移动和扩散，这些H离子或扩散到ITO层中，并且H离子会和In2O3-SnO2发生还原反应，吸收ITO中的O原子，使原本透明的In2O3-SnO2被还原成亚氧化物InO-SnO。
如图2所示，部分ITO被还原形成In2O3-SnO2后，会在ITO层中形成脱氧层180，该脱氧层180即为亚氧化铟锡化合物InO-SnO，且由于InO-SnO为灰褐色的化合物，因而形成的脱氧层180即为灰褐色，这样会降低透明导电层160的整体透过率，降低阵列基板100的透过率，从而会影响显示面板的灰度，影响显示面板的显示效果。
因此，本实施例提供一种阵列基板及其制作方法、显示面板，以减小阵列基板中钝化层对透明导电层的透过率的影响，提高阵列基板的透过率，提高显示面板的显示效果。
实施例一
图3为本发明实施例一提供的一种阵列基板的结构示意图；图4为本发明实施例一提供的第二种阵列基板的结构示意图；图5为本发明实施例一提供的第三种阵列基板的结构示意图。
如图3至图5所示，本实施例提供一种阵列基板1，该阵列基板1包括基板11以及依次形成在基板11上的栅极12、覆盖栅极12和基板11的栅绝缘层13、半导体层141、分别覆盖在半导体层141两侧的源极142和漏极143，和覆盖在栅绝缘层13、源极142和漏极143以及半导体层141上的钝化层15；钝化层15上覆盖有第一氧化硅层191，漏极143上方的钝化层15和第一氧化硅层191开设有过孔17，第一氧化硅层191上以及过孔17内的漏极143上覆盖有透明导电层16；其中，第一氧化硅层191用于消耗钝化层15中的氢离子。
如图3所示，本实施例提供的阵列基板1，包括基板11、栅极12、栅绝缘层13、半导体层141、源极142和漏极143、钝化层15和透明导电层16，其中，基板11例如可以为透明的玻璃基板，栅极12直接形成在基板11上，栅极12的具体形成过程可以为：首先在基板11上通过物理气相沉积形成栅极金属层，栅极金属层为整个金属层，再通过光刻工艺形成符合要求的栅极图形，以此形成所需的栅极12。
然后在基板11上沉积栅绝缘层13，栅绝缘层13用于对栅极12进行保护，以将栅极12和沉积在其上方的半导体层141、源极142和漏极143等分隔开，保证阵列基板1的性能；具体的，栅绝缘层13可以由SiNx和SiOx这样的多层结构形成，示例性的，SiNx和SiOx的厚度比可以为5:1。在一些其他实施例中，栅绝缘层13也可以由其他化合物形成，本实施例对此不作限制。
栅绝缘层13形成后，再在其上形成半导体层141，可以理解的是，对于阵列基板1中阵列排列的多个像素中的一个像素来说，半导体层141可以覆盖像素的局部区域，而像素中的大部分区域都是透明的。然后在半导体层141的上形成源极142和漏极143，源极142和漏极143分别覆盖半导体层141的两侧区域，也就是说，源极142和漏极143之间具有间隔，源极142、半导体层141和漏极143共同形成像素中的薄膜晶体管结构。
在半导体层141上形成源极142和漏极143的具体过程中，源极142和漏极143可以同时形成，首先是在半导体层141上形成源/漏极金属层，再通过光刻工艺形成源极142和漏极143。
形成半导体层141、源极142和漏极143后，即形成薄膜晶体管后，之后是在薄膜晶体管结构上形成钝化层15，钝化层15可以覆盖整个基板11，钝化层15用于保护阵列基板1，防止外界气体和杂质等渗入阵列基板1。
钝化层15形成后，可以在钝化层15上通过光刻工艺形成过孔17，过孔17对应漏极143所在的部位，且过孔17延伸至漏极143，然后在钝化层15上沉积形成透明导电层16，透明导电层16位于过孔17内的部位与漏极143接触，以此通过过孔17导通漏极143和透明导电层16，从而根据薄膜晶体管的状态控制液晶分子的偏转。
其中，钝化层15中含有游离态或悬空键的氢离子，而透明导电层16中含有氧化物，在透明导电层16的成形过程中，钝化层15中游离态或悬空键的氢离子被激发，这些氢离子会扩散至透明导电层16，并与透明导电层16的氧化物中的氧原子结合，与透明导电层16的氧化物发生还原反应，形成亚氧化物，并在透明导电层16中形成如前所述的脱氧层。该脱氧层会降低透明导电层16的光透过率。
在具体应用中，钝化层15例如可以为SiNx层，透明导电层16例如可以为ITO层，此处不再赘述。另外，以SiNx为例，SiNx表示该化合物由Si和N形成，而对于Si和N两者的比例并不加以限制，即对“x”的具体数值没有限制，同样的，对于SiOx等一些其他化合物中的“x”等的具体数值同样不加以限制。
本实施例中，提及到的沉积某化合物层，可以是通过化学气相沉积来沉积该化合物层，示例性的，化学气相沉积可以为等离子体化学气相沉积，此处及下文均不再赘述。
因此，如图3至图5所示，本实施例中，在钝化层15和透明导电层16之间还可以形成有第一氧化硅层191，即在阵列基板1的制作过程中，沉积钝化层15之后，可以在钝化层15上再沉积一层第一氧化硅层191，在第一氧化硅层191上形成连通至漏极143的过孔17，之后再在第一氧化硅层191上沉积透明导电层16。
通过在钝化层15上设置第一氧化硅层191，第一氧化硅层191位于钝化层15和透明电极层之间，其中，第一氧化硅层191为SiOx层，第一氧化硅层191能够阻碍钝化层15中游离态或悬空键的多余的H离子扩散至透明导电层16，从而可以防止H离子与透明导电层16中的O原子结合，防止H离子与透明导电层16中的氧化物，例如与In2O3-SnO2发生还原反应，避免在透明导电层16中形成亚氧化物的脱氧层，以保证透明导电层16的光透过率。
具体的，在透明电极层与钝化层15之间设置第一氧化硅层191，钝化层15中多余的H离子在像透明导电层16扩散的过程中，首先会进入第一氧化硅层191，H离子会和第一氧化硅层191的SiOx中的O原子结合。从而第一氧化硅层191会吸收多余的H离子，从而可以防止H离子扩散至第一氧化硅层191上方的透明导电层16，避免H离子对透明导电层16的光透过率造成影响。
需要说明的是，由于透明导电层16需要通过过孔17与漏极143接触，在钝化层15上设置第一氧化硅层191之后，过孔17从第一氧化硅层191向下形成，需要对第一氧化硅层191和钝化层15进行刻蚀以形成过孔17，以钝化层15为SiNx为例，第一氧化层为SiOx，SiNx层的蚀刻速率比SiOx层的蚀刻速率快，通常SiNx的蚀刻速率与SiOx的蚀刻速率的比值在1.5:1-2.5:1之间，这样在刻蚀SiOx层和SiNx层的过程中，容易造成SiNx层的边缘被过度刻蚀，这样不利于透明导电层16在过孔17内的搭接，透明导电层16容易在过孔17内的对应SiNx层的部位形成断层。
为了避免透明导电层16在过孔17内产生断层的现象，在一种具体实施方式中，第一氧化硅层191可以为富氧的氧化硅层。通过将第一氧化硅层191设置为富氧的SiOx层，一方面，第一氧化硅层191中O的含量较多，这样第一氧化硅层191中的O原子含量比较充足，O原子可以充分的和钝化层15中扩散至第一氧化硅层191中的H离子结合，从而可以保证第一氧化层将钝化层15扩散来的H离子吸收完全。
另一方面，将第一氧化硅层191设置为富氧的SiOx层，可以减小第一氧化硅层191的厚度，较薄的第一氧化硅层191中含有的O原子即可将H离子吸收完全，且较薄的第一氧化硅层191便于刻蚀，在刻蚀第一氧化硅层191和钝化层15的过程中，可以避免钝化层15刻蚀过度，避免透明导电层16在过孔17内产生断层现象，确保透明导电层16对薄膜晶体管的控制。
具体的，第一氧化硅层191的厚度可以为100-300埃。第一氧化硅层191为富氧的SiOx层，将第一氧化硅层191的厚度控制在100-300埃之间，第一氧化硅层191中可以对钝化层15中扩散的H离子有较好的吸收，并且第一氧化硅层191的厚度较薄，便于对第一氧化硅层191进行刻蚀，可以避免透明导电层16在过孔17内产生断层现象，保证阵列基板1的工作性能。
示例性的，第一氧化硅层191的厚度可以为100埃、150埃、200埃、250埃或300埃等，本实施例对此不作具体限制。
钝化层15中多余的H离子除了向上扩散与透明导电层16中的O原子结合之外，钝化层15中多余的H离子也会向下扩散。半导体层141可以为金属氧化物层，钝化层15中的H离子若向下扩散至半导体层141，也会对半导体层141造成影响，会影响半导体层141的性能。
如图4所示，为了避免钝化层15中多余的H离子向下扩散对半导体层141造成影响，本实施例中，半导体层141和钝化层15之间可以设置有至少一层氧化硅层，至少一层氧化硅层可以覆盖源极142、半导体层141和漏极143；其中，至少一层氧化硅层至少包括第二氧化硅层192。
通过在半导体层141和钝化层15之间设置氧化硅层，即在半导体层141上沉积氧化硅层，氧化硅层可以覆盖整个基板11。对于半导体层141、源极142和漏极143形成的薄膜晶体管来说，半导体层141覆盖源极142和漏极143以及源极142和漏极143之间的半导体。半导体层141和钝化层15之间的氧化硅层可以阻碍钝化层15中多余的H离子向半导体层141扩散。
其中，若钝化层15中多余的H离子扩散至由金属氧化物形成的半导体层141中，H离子会和半导体层141中的O原子结合，这样会使得半导体层141趋向于导体化，失去半导体特性，因而会影响半导体层141、源极142和漏极143形成薄膜晶体管的性能。
因此，本实施例中，通过在半导体层141与钝化层15之间设置氧化硅层，通SiOx层吸收H离子，避免H离子扩散至半导体层141而将半导体层141导体化。具体的，如图5所示，半导体层141与钝化层15之间的氧化硅层包括至少一层，至少一层氧化硅层中至少包括第二氧化硅层192，在具体应用中，区别于钝化层15与透明导电层16之间的第一氧化硅层191，第二氧化硅层192可以为非富氧的氧化硅层。
需要说明的是，由于H离子和半导体层141中的O原子结合会将半导体层141导体化，是半导体层141失去半导体特性，因而对半导体层141影响较为严重。因此，本实施例中，半导体层141与钝化层15之间的第二氧化硅层192可以具有足够的厚度，这样可以保证第二氧化硅层192中含有较多的O原子，保证第二氧化硅层192对扩散的H离子吸收充分，避免H离子扩散至半导体层141，保障半导体层141的半导体特性，保证半导体层141、源极142和漏极143形成的薄膜晶体管的工作性能。
具体的，第二氧化硅层192的厚度可以在2000-2500埃之间，例如，第二氧化硅层192的厚度为2000埃、2100埃、2200埃、2300埃、2400埃或2500埃等。
如图5所示，为了进一步确保钝化层15中多余的H离子完全不会扩散至半导体层141，在一种可能的实施方式中，半导体层141与钝化成之间设置的氧化硅层还可以包括第三氧化硅层193，第三氧化硅层193可以形成在第二氧化硅层192和钝化层15之间。
通过在第二氧化硅层192上再设置一层第三氧化硅层193，第三氧化硅层193位于第二氧化硅层192和钝化层15之间，钝化层15中多余的H离子向半导体层141扩散时，首先会扩散至第三氧化硅层193，第三氧化硅层193会吸收部分或全部的H离子，剩余H离子继续向第二氧化硅层192扩散，第二氧化硅层192可以完全吸收剩余的H离子。因此，通过设置第二氧化硅层192和第三氧化硅层193两层氧化硅层，可以保证半导体层141与钝化层15之间的氧化硅层将扩散的H离子吸收完全，避免H离子扩散至半导体层141，保证半导体层141的半导体特性。
本实施例中，第三氧化硅层193的密度可以大于第二氧化硅层192的密度，可以采用较低的速率成形第三氧化硅层193，以使第三氧化硅层193成形为致密性的氧化硅层，这样第三氧化硅层193中的含氧量较多，可以将第三氧化硅层193设置为较薄的氧化硅层，进而可以降低阵列基板1的整体厚度，并且可以保证第三氧化硅层193和第二氧化硅层192将扩散的H离子吸收完全。
另外，由于第三氧化硅层193的密度和第二氧化硅层192的密度不同，这样第三氧化硅层193和第二氧化硅层192之间的界面也可以阻碍H离子由第三氧化硅层193向第二氧化硅层192扩散，使第三氧化硅层193吸收更多的H离子。
对于第三氧化硅层193为密度较大的氧化硅层，且第三氧化硅层193的厚度较薄的情况，具体的，第三氧化硅层193的厚度可以在100-150埃之间。示例性的，第三氧化硅层193的厚度可以为100埃、110埃、120埃、130埃、140埃或150埃等，本实施例不作具体限制。
本实施例中，由金属氧化物形成的半导体层141具体可以为铟镓锌氧化物层。铟镓锌氧化物(indium gallium zinc oxide，IGZO)，半导体层141采用IGZO形成，IGZO可以使液晶面板的功耗接近OLED屏幕，厚度也较薄，且分辨率可以达到全高清乃至超高清级别程度。因此，本实施例中半导体层141为IGZO层。
通过在IGZO层与钝化层15之间设置第二氧化硅层192和第三氧化硅层193，利用第二氧化硅层192和第三氧化硅层193吸收钝化层15中扩散的H离子，以避免H离子捕获IGZO中的O原子，保证IGZO层的半导体特性。
本实施例提供的阵列基板包括基板、栅极、栅绝缘层、半导体层、源极、漏极、钝化层和透明导电层，栅极形成在基板上，栅绝缘层覆盖基板和栅极，半导体层形成在栅绝缘层上，源极和漏极分别形成在半导体层的两侧并覆盖半导体层的局部区域，钝化层形成在栅绝缘层上且其覆盖半导体层、源极和漏极，透明导电层形成在钝化层上，透明导电层通过过孔与漏极接触；其中，透明导电层中含有氧化物，钝化层中含有游离态或悬空键的氢离子；在透明导电层形成的过程中或高温工艺过程中，为了防止钝化层中的氢离子吸收透明导电层中的氧原子，防止由此造成透明导电层的透明度降低，而降低透明导电层的光透过率，通过在钝化层上形成第一氧化硅层，使第一氧化硅层位于钝化层和透明导电层之间，第一氧化硅层可阻碍钝化层中的氢离子扩散至透明导电层，以此降低钝化层对透明导电层的光透过率的影响，保证阵列基板的透过率，提高显示面板的显示效果。
实施例二
图6为本发明实施例二提供的阵列基板的制作方法的流程示意图；图7为本发明实施例二提供的形成源极和漏极之后的阵列基板的结构示意图；图8为本发明实施例二提供的形成第二氧化硅层之后的阵列基板的结构示意图；图9为本发明实施例二提供的形成第三氧化硅层之后的阵列基板的结构示意图；图10为本发明实施例二提供的形成钝化层之后的阵列基板的结构示意图；图11为本发明实施例二提供的形成第一氧化硅层之后的阵列基板的结构示意图；图12为本发明实施例二提供的形成过孔的阵列基板的结构示意图；图13为本发明实施例二提供的形成透明导电层的阵列基板的结构示意图。
如图6至图13所示，本实施例提供一种阵列基板1的制作方法，本实施例的阵列基板1的制作方法用于制作实施例一所述的阵列基板1，该制作方法包括如下步骤：
S1、在基板11上依次形成栅极12、栅绝缘层13、半导体层141、源极142和漏极143。如图7所示，首先在基板11上沉积形成栅极金属层，栅极金属层经过光刻工艺形成图形化的栅极12，然后在基板11上沉积形成栅绝缘层13，栅绝缘层13覆盖栅极12；之后在栅绝缘层13上沉积形成半导体层141，在半导体层141上沉积形成源/漏极金属层，源/漏极金属层经过光刻工艺后形成覆盖半导体层141两侧的源极142和漏极143。
S2、在半导体层141上形成第二氧化硅层192，第二氧化硅层192覆盖源极142和漏极143。如图8所示，形成半导体层141、源极142和漏极143后，在半导体层141上沉积第二氧化硅层192，第二氧化硅层192覆盖源极142、漏极143、源极142与漏极143之间的半导体层141以及栅绝缘层13。
S3、在第二氧化硅层192上形成第三氧化硅层193。如图9所示，在第二氧化硅层192沉积完成后，在第二氧化硅层192上沉积形成第三氧化硅层193。其中，第三氧化硅层193通过相对较低的速率进行沉积，以形成比第二氧化硅层192密度大的致密性的第三氧化硅层193。
S4、在第三氧化硅层193上形成钝化层15。如图10所示，第三氧化硅层193沉积完成后，在第三氧化硅层193上沉积形成钝化层15，钝化层15覆盖第三氧化硅层193。
S5、在钝化层15上形成第一氧化硅层191，并在第一氧化硅层191上形成连通至漏极143的过孔17。如图11和图12所示，钝化层15沉积完成后，在钝化层15上沉积第一氧化硅层191，第一氧化硅层191覆盖钝化层15；第一氧化硅层191沉积完成后，通过光刻工艺在第一氧化硅层191上形成连通至漏极143的过孔17。
S6、在第一氧化硅层191上形成透明导电层16，透明导电层16通过过孔17与漏极143接触。如图13所示，第一氧化硅层191沉积完成并形成过孔17后，在第一氧化硅层191上沉积形成透明导电层16，透明导电层16通过过孔17与漏极143接触，以使透明导电层16控制半导体层141、源极142和漏极143共同形成的薄膜晶体管的工作状态。
需要说明的是，本实施例中，可以在半导体层141上直接形成钝化层15，然后在钝化层上形成第一氧化硅层191；或者，可以在半导体层141上形成第二氧化硅层192之后，在第二氧化硅层192上形成钝化层15，在钝化层15上形成第一氧化硅层191；或者，可以在半导体层141上依次形成第二氧化硅层193和第三氧化硅层193之后，在第三氧化硅层193上形成钝化层15，在钝化层15上形成第一氧化硅层191。
本实施例提供的阵列基板的制作方法，在基板上依次形成栅极、栅绝缘层、半导体层、源极和漏极之后，在半导体层上依次沉积形成第二氧化硅层和第三氧化硅层，第二氧化硅层覆盖源极、漏极、半导体层及栅绝缘层，之后在第三氧化硅层上依次沉积形成钝化层和第一氧化硅层，在第一氧化硅层上形成连通至漏极的过孔，再在第一氧化硅层上沉积形成与漏极接触的透明导电层。其中，通过在半导体层和钝化层之间形成第二氧化硅层和第三氧化硅层，可以防止钝化层中多余的氢离子扩散至半导体层，以保持半导体层的半导体特性；通过在钝化层和透明导电层之间形成第一氧化硅层，可以防止钝化层中多余的氢离子扩散至透明导电层，以避免对透明导电层的光透过率造成影响，提高阵列基板的透过率。
实施例三
本实施例提供一种显示面板，该显示面板包括实施例一所述的阵列基板1，另外，显示面板还包括与阵列基板1相对设置的彩膜基板，阵列基板1和彩膜基板之间夹设有液晶分子层，通过在阵列基板1和彩膜基板之间施加电场，电场中的电压可以控制液晶分子层内的液晶分子的排列状况，从而达到遮光和透光的目的，以使显示面板显示图像。
其中，阵列基板1的结构、功能以及工作原理在实施例一中进行了详细的介绍，此处不再赘述。
本实施例提供的显示面板，包括相对设置的阵列基板和彩膜基板以及两者之间夹设的液晶分子层，阵列基板包括基板、栅极、栅绝缘层、半导体层、源极、漏极、钝化层和透明导电层，栅极形成在基板上，栅绝缘层覆盖基板和栅极，半导体层形成在栅绝缘层上，源极和漏极分别形成在半导体层的两侧并覆盖半导体层的局部区域，钝化层形成在栅绝缘层上且其覆盖半导体层、源极和漏极，透明导电层形成在钝化层上，透明导电层通过过孔与漏极接触；其透明导电层中含有氧化物，钝化层中海油游离态或悬空键的氢离子；通过在钝化层上形成第一氧化硅层，使第一氧化硅层位于钝化层和透明导电层之间，第一氧化硅层可阻碍钝化层中的氢离子扩散至透明导电层，以此降低钝化层对透明导电层的光透过率的影响，保证阵列基板的透过率，提高显示面板的显示效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种阵列基板，其特征在于，包括基板以及依次形成在所述基板上的栅极、覆盖所述栅极和所述基板的栅绝缘层、半导体层、分别覆盖在所述半导体层两侧的源极和漏极，和覆盖在所述栅绝缘层、源极和漏极以及半导体层上的钝化层；所述钝化层上覆盖有第一氧化硅层，所述漏极上方的所述钝化层和所述第一氧化硅层开设有过孔，在所述第一氧化硅层上以及所述过孔内的所述漏极上覆盖有透明导电层；其中，所述第一氧化硅层用于消耗所述钝化层中的氢离子。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一氧化硅层为富氧的氧化硅层。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一氧化硅层的厚度为100-300埃。
4.根据权利要求1所述的阵列基板，其特征在于，所述钝化层为氮化硅层，所述透明导电层为氧化铟锡层。
5.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述半导体层为金属氧化物半导体层，且所述半导体层和所述钝化层之间设置有至少一层氧化硅层，所述至少一层氧化硅层覆盖所述源极、所述半导体层和所述漏极；其中，所述至少一层氧化硅层至少包括第二氧化硅层。
6.根据权利要求5所述的阵列基板，其特征在于，所述至少一层氧化硅层还包括第三氧化硅层，所述第三氧化硅层形成在所述第二氧化硅层和所述钝化层之间；其中，所述第三氧化硅层的密度大于所述第二氧化硅层的密度。
7.根据权利要求6所述的阵列基板，其特征在于，所述第二氧化硅层的厚度为2000-2500埃，所述第三氧化硅层的厚度为100-150埃。
8.根据权利要求5所述的阵列基板，其特征在于，所述半导体层为铟镓锌氧化物层。
9.一种阵列基板的制作方法，其特征在于，包括如下步骤：
在基板上依次形成栅极、栅绝缘层、半导体层、源极和漏极以及钝化层；
在所述钝化层上形成第一氧化硅层，并在所述第一氧化硅层上形成连通至所述漏极的过孔；
在所述第一氧化硅层上形成透明导电层，所述透明导电层通过所述过孔与所述漏极接触；
其中，所述钝化层中含有游离态或悬空键的氢离子，所述透明导电层含有氧化物。
10.根据权利要求9所述的阵列基板的制作方法，其特征在于，在形成所述钝化层之前，还包括：
在所述半导体层上形成第二氧化硅层，所述第二氧化硅层覆盖所述源极和所述漏极。
11.根据权利要求10所述的阵列基板的制作方法，其特征在于，在形成所述钝化层之前，还包括：
在所述第二氧化硅层上形成第三氧化硅层；其中，所述第三氧化硅层的密度大于所述第二氧化硅层的密度。
12.一种显示面板，其特征在于，包括权利要求1-8任一项所述的阵列基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023060640A1 (zh) * 2021-10-12 2023-04-20 Tcl华星光电技术有限公司 阵列基板及其制备方法、液晶显示面板
WO2024007389A1 (zh) * 2022-07-04 2024-01-11 Tcl华星光电技术有限公司 显示面板及其制作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293876A (ja) * 1996-04-26 1997-11-11 Canon Inc 半導体素子基板およびその製造法、該基板を用いた半導体装置
US20100032679A1 (en) * 2008-08-05 2010-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN101997007A (zh) * 2009-08-07 2011-03-30 株式会社半导体能源研究所 半导体装置及制造半导体装置的方法
US20110101335A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110284854A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120032173A1 (en) * 2010-08-03 2012-02-09 Canon Kabushiki Kaisha Top gate thin film transistor and display apparatus including the same
US20140117359A1 (en) * 2012-10-26 2014-05-01 Boe Technology Group Co., Ltd. Array substrate and method for manufacturing the same and display device
CN104508808A (zh) * 2012-07-27 2015-04-08 夏普株式会社 半导体装置及其制造方法
CN104867944A (zh) * 2015-05-08 2015-08-26 深圳市华星光电技术有限公司 阵列基板结构及其制作方法
CN107516647A (zh) * 2017-08-18 2017-12-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293876A (ja) * 1996-04-26 1997-11-11 Canon Inc 半導体素子基板およびその製造法、該基板を用いた半導体装置
US20100032679A1 (en) * 2008-08-05 2010-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN101997007A (zh) * 2009-08-07 2011-03-30 株式会社半导体能源研究所 半导体装置及制造半导体装置的方法
US20110101335A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110284854A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120032173A1 (en) * 2010-08-03 2012-02-09 Canon Kabushiki Kaisha Top gate thin film transistor and display apparatus including the same
CN104508808A (zh) * 2012-07-27 2015-04-08 夏普株式会社 半导体装置及其制造方法
US20140117359A1 (en) * 2012-10-26 2014-05-01 Boe Technology Group Co., Ltd. Array substrate and method for manufacturing the same and display device
CN104867944A (zh) * 2015-05-08 2015-08-26 深圳市华星光电技术有限公司 阵列基板结构及其制作方法
CN107516647A (zh) * 2017-08-18 2017-12-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023060640A1 (zh) * 2021-10-12 2023-04-20 Tcl华星光电技术有限公司 阵列基板及其制备方法、液晶显示面板
WO2024007389A1 (zh) * 2022-07-04 2024-01-11 Tcl华星光电技术有限公司 显示面板及其制作方法

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