KR102269460B1 - 반도체 장치 - Google Patents

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요시유키 고바야시
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다이고 이토
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Abstract

큰 전류가 흐를 수 있는 반도체 장치를 제공하는 것. 높은 구동 전압으로 안정되게 구동될 수 있는 반도체 장치를 제공하는 것. 반도체 장치는 반도체층과, 반도체층과 전기적으로 접속되고, 반도체층과 중첩되는 영역에서 서로 이격되는 제1 전극 및 제2 전극과, 반도체층을 사이에 두고 있는 제1 게이트 전극 및 제2 게이트 전극과, 반도체층과 제1 게이트 전극과의 사이의 제1 게이트 절연층과, 반도체층과 제2 게이트 전극과의 사이의 제2 게이트 절연층을 포함한다. 제1 게이트 전극은 제1 전극의 일부, 반도체층 및 제2 전극의 일부와 중첩된다. 제2 게이트 전극은 반도체층 및 제1 전극의 일부와 중첩하고, 제2 전극과는 중첩되지 않는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
또한, 본 명세서 등에 있어서, 반도체 장치는, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자; 파워 디바이스; 파워 디바이스를 각각 갖는 집적 회로, 전원 회로 또는 전력 변환 회로; 반도체 회로; 연산 장치; 메모리 장치; 촬상 장치; 전기 광학 장치; 발전 장치(예를 들면, 박막 태양 전지 및 유기 박막 태양 전지); 및 전자 기기는 반도체 장치를 포함할 수 있다.
본 발명의 한 실시 형태는, 상기의 기술 분야에 한정되지 않는다는 점에 유의해야 한다. 본 명세서 등에서 개시하는 발명의 한 실시 형태 기술 분야는, 물건, 방법 또는, 제조 방법에 관한 것이다. 또한, 본 발명의 한 실시 형태는, 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 보다 구체적으로, 본 명세서에서 개시하는 본 발명의 한 실시 형태 기술 분야의 예로서는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 저장 장치, 그것들의 구동 방법, 및 그들의 제조 방법을 들 수 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 해당 트랜지스터는 집적 회로(IC)나 화상 표시 장치(간단히 표시 장치라고도 표기함) 등의 전자 디바이스에 넓게 응용되어 있다. 트랜지스터에 사용 가능한 반도체 박막으로서, 실리콘계 반도체 재료가 널리 알려져 있지만, 대안의 재료로서 산화물 반도체가 주목받고 있다.
또한, 파워 디바이스로서 사용되는 반도체 장치로서는, 실리콘을 사용하여 제조되는 파워 디바이스가 널리 유통되고 있다. 그러나, 실리콘을 사용한 파워 디바이스의 성능은 한계에 가까워지고 있어, 한층 더 고성능화를 실현하는 것이 곤란해지고 있다.
실리콘은 밴드 갭이 작기 때문에, 실리콘을 포함하는 파워 디바이스의 동작 범위는 고온에서 한계가 있다. 이로 인해, 최근에는 밴드 갭이 넓은 SiC 또는 GaN을 포함하는 파워 디바이스의 개발이 진행되고 있다.
대전력에 적합한 파워 디바이스로서 사용되는 반도체 장치에 산화물 반도체를 사용하는 것이 개시되어 있다(특허문헌 1 및 2 참조).
일본 특허 공개 제2011-91382호 일본 특허 공개 제2011-172217호
파워 디바이스 등의 대전력에 적합한 반도체 장치에 사용되는 트랜지스터에서 대전류가 흐르는 것이 바람직하다. 또한, 높은 구동 전압에 대한 내성을 확보하는 것이 바람직하다. 또한, 고온에서도 정상 동작이 실행될 수 있는 것이 바람직하다.
트랜지스터를 포함하는 반도체 장치의 소비 전력을 저감하기 위해서는, 트랜지스터의 역치 전압을 적정한 값으로 제어하는 것이 바람직하다.
본 발명의 한 실시 형태는, 큰 전류가 흐를 수 있는 반도체 장치를 제공하는 것을 그 목적으로 한다. 높은 구동 전압에서 안정되게 구동할 수 있는 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 고온 동작이 가능한 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 역치 전압의 제어가 용이한 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 소비 전력이 저감된 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 신뢰성이 높은 반도체 장치를 제공하는 것을 또 다른 목적으로 한다.
이들의 목적의 설명은, 다른 목적의 존재를 방해하는 것이 아니라는 점에 유의해야 한다. 본 발명의 한 실시 형태에서는, 이들의 모든 목적을 해결할 필요는 없다. 기타 다른 목적들은, 명세서, 도면, 청구항 등의 설명으로부터, 명확해지며 유추될 수 있다.
본 발명의 한 실시 형태는, 반도체층과, 반도체층과 전기적으로 접속되고, 반도체층과 중첩되는 영역에서 서로 이격되는 제1 전극 및 제2 전극과, 반도체층을 사이에 두고 있는 제1 게이트 전극 및 제2 게이트 전극과, 반도체층과 제1 게이트 전극과의 사이의 제1 게이트 절연층과, 반도체층과 제2 게이트 전극과의 사이의 제2 게이트 절연층을 포함하는 반도체 장치이다. 제1 게이트 전극은, 제1 전극의 일부, 반도체층 및 제2 전극의 일부와 중첩하여 제공되고, 제2 게이트 전극은, 반도체층 및 제1 전극의 일부와 중첩되고, 제2 전극과는 중첩되지 않도록 제공된다.
상기 구성에 있어서, 제1 전극은, 소스 전극으로서 기능하고, 제2 전극은, 드레인 전극으로서 기능하는 것이 바람직하다. 대안적으로, 제1 전극은, 드레인 전극으로서 기능하고, 제2 전극은, 소스 전극으로서 기능하는 것이 바람직하다.
또한, 상기 제2 게이트 전극에는, 제1 전극에 인가된 전위보다도 낮은 전위가 인가되는 것이 바람직하다.
상기 구성에 있어서, 제3 게이트 전극이 더 포함되고, 제3 게이트 전극은, 제2 게이트 절연층을 사이에 두고 반도체층 및 제2 전극의 일부와 중첩되고, 제1 전극과는 중첩되지 않도록 제공되고, 제2 게이트 전극과 제3 게이트 전극은, 반도체층과 중첩되는 영역에서 서로 이격되는 것이 바람직하다.
또한, 상기 제1 게이트 전극은 제3 게이트 전극에 전기적으로 접속되는 것이 바람직하다.
또한, 상기 반도체층은 섬 형상을 갖고, 제2 전극은 반도체층과 중첩되는 개구를 갖는 링 형상을 갖고, 제1 전극은 개구의 내측에 제공되는 것이 바람직하다. 대안적으로, 반도체층은 섬 형상을 갖고, 제1 전극은 반도체층과 중첩되는 개구를 갖는 링 형상을 갖고, 제2 전극은 개구의 내측에 제공되는 것이 바람직하다.
또한, 상기 반도체층은, 산화물 반도체를 포함하는 것이 바람직하다. 이때, 제2 게이트 절연층을 사이에 두고 반도체층의 반대측에 산화물층이 제공되고, 산화물층은 화학양론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 것이 바람직하다.
또한, 상기 반도체층과 제2 게이트 절연층과의 사이에 제1 산화물층과, 반도체층과 제1 게이트 절연층과의 사이에 제2 산화물층을 더 제공하는 것이 바람직하다. 여기서, 제1 산화물층 및 제2 산화물층 각각은, 반도체층에 함유된 금속 원소를 1종 이상 함유하는 것이 보다 바람직하다.
본 발명의 다른 실시 형태는, 반도체층과, 반도체층과 전기적으로 접속되고, 반도체층과 중첩되는 영역에서 서로 이격되는 소스 전극 및 드레인 전극과, 반도체층을 사이에 두고 있는 제1 게이트 전극 및 제2 게이트 전극과, 반도체층과 제1 게이트 전극과의 사이의 제1 게이트 절연층과, 반도체층과 제2 게이트 전극과의 사이의 제2 게이트 절연층을 포함하는 반도체 장치이다. 제1 게이트 전극은, 소스 전극의 일부, 반도체층 및 드레인 전극의 일부와 중첩하여 제공되고, 제2 게이트 전극은, 반도체층 및 소스 전극의 일부와 중첩되고, 드레인 전극과는 중첩되지 않도록 제공된다.
본 발명의 다른 실시 형태는, 반도체층과, 반도체층과 전기적으로 접속되고, 반도체층과 중첩되는 영역에서 서로 이격되는 소스 전극 및 드레인 전극과, 반도체층을 사이에 두고 있는 제1 게이트 전극 및 제2 게이트 전극과, 반도체층과 제1 게이트 전극과의 사이의 제1 게이트 절연층과, 반도체층과 제2 게이트 전극과의 사이의 제2 게이트 절연층을 포함하는 반도체 장치이다. 제1 게이트 전극은, 소스 전극의 일부, 반도체층 및 드레인 전극의 일부와 중첩하여 제공된다. 제2 게이트 전극은, 반도체층 및 드레인 전극의 일부와 중첩되고, 소스 전극과는 중첩되지 않고, 상면측으로부터 볼 때 소스 전극의 드레인 전극측의 단부가 제2 게이트 전극의 소스 전극측의 단부로부터 이격되도록 제공되어 있다.
본 발명에 따르면, 큰 전류가 흐를 수 있는 반도체 장치를 제공할 수 있다. 또한, 높은 구동 전압에서 안정되게 구동할 수 있는 반도체 장치를 제공할 수 있다. 또한, 고온 동작이 가능한 반도체 장치를 제공할 수 있다. 또한, 역치 전압의 제어가 용이한 반도체 장치를 제공할 수 있다. 또한, 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1의 (a) 내지 (c) 각각은 실시 형태의 반도체 장치의 구성예를 도시하고;
도 2의 (a) 및 (b) 각각은 실시 형태의 반도체 장치의 구성예를 도시하고;
도 3의 (a) 내지 (d) 각각은 실시 형태의 계산에 사용한 구조 모델을 도시하고;
도 4의 (a) 및 (b) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 5의 (a) 및 (b) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 6의 (a) 내지 (c) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 7은 실시 형태의 밴드 구조의 계산 결과를 도시하고;
도 8의 (a) 및 (b) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 9의 (a) 내지 (d) 각각은 실시 형태의 계산에 사용한 구조 모델을 도시하고;
도 10의 (a) 및 (b) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 11의 (a) 및 (b) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 12의 (a) 내지 (d) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 13의 (a) 내지 (d) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 14의 (a) 내지 (d) 각각은 실시 형태의 트랜지스터 특성의 계산 결과를 도시하고;
도 15의 (a) 내지 (c)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 16의 (a) 내지 (c) 각각은 실시 형태의 반도체 장치의 구성예를 도시하고;
도 17의 (a) 내지 (e)는 실시 형태의 반도체 장치의 제조 방법의 예를 도시하고;
도 18의 (a) 및 (b)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 19의 (a) 및 (b)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 20의 (a) 및 (b)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 21의 (a) 및 (b)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 22의 (a) 및 (b)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 23의 (a) 및 (b)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 24의 (a) 및 (b)는 실시 형태의 반도체 장치의 구성예를 도시하고;
도 25의 (a) 및 (b) 각각은 실시 형태의 전력 변환 회로의 구성예를 도시하고;
도 26은 실시 형태의 전력 변환 회로의 구성예를 도시하고;
도 27은 실시 형태의 전원 회로의 구성예를 도시하고;
도 28은 실시 형태의 전원 회로의 구성예를 도시하고;
도 29의 (a) 및 (b) 각각은 실시 형태의 버퍼 회로의 구성예를 도시하고;
도 30은 실시 형태의 메모리 장치의 회로도이고;
도 31의 (a) 내지 (c)는 실시 형태의 표시 패널의 구성을 도시하고;
도 32의 (a) 내지 (d) 각각은 실시 형태의 전자 기기를 도시하고;
도 33의 (a) 내지 (d) 각각은 실시 형태의 전자 기기의 외관도이고;
도 34의 (a) 내지 (c)는 산화물 반도체의 고분해능 단면 TEM 상 및 국소적인 푸리에 변환 상이다.
도 35의 (a) 및 (b)는 산화물 반도체 막의 나노 빔 전자 회절 패턴을 도시하고 도 35의 (c) 및 (d)는 투과 전자 회절 측정 장치의 일례를 도시하고;
도 36은 전자 빔 조사에 의한 결정부의 변화를 도시하고;
도 37의 (a)는 투과 전자 회절 측정에 의한 구조 해석의 일례를 도시하고 도 37의 (b) 및 (c)는 고분해능 평면 TEM 상을 도시한다.
실시 형태에 대해서는, 도면을 참조하여 상세하게 설명한다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위로부터 일탈하지 않고 다양하게 변경 및 수정될 수 있다는 것이 본 분야의 숙련자들이라면 용이하게 이해할 수 있다는 점에 유의해야 한다. 따라서, 본 발명은 이하의 실시 형태의 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 유사한 기능을 갖는 부분들은 상이한 도면들에서 동일한 참조 번호로 표시되고, 그러한 부분들의 설명은 반복되지 않는다는 점에 유의해야 한다. 또한, 유사한 기능을 갖는 부분들에는 동일한 해치 패턴이 적용되고, 그 부분들은 특히 참조 번호로 표시되지 않는 경우가 있다.
본 명세서에서 설명된 각 도면에 있어서, 각 구성의 사이즈, 층 두께 또는 영역은, 명료화를 위해 과장되는 경우가 있다는 점에 유의해야 한다. 따라서, 본 발명의 실시 형태들은 그러한 스케일에 한정되지 않는다.
본 명세서 등에 있어서의 "제1", "제2" 등의 서수사는, 구성 요소 간의 혼동을 피하기 위하여 사용되는 것이며, 수적으로 한정하는 것이 아니라는 점에 유의해야 한다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에 있어서의 트랜지스터는, 절연 게이트 전계 효과 트랜지스터(IGFET: Insulated-Gate Field Effect Transistor) 및 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
(실시 형태1)
본 실시 형태에서는, 본 발명의 한 실시 형태의 반도체 장치의 구성예는 도면을 참조하여 설명된다. 여기에서는, 트랜지스터가 반도체 장치의 일례로서 설명된다.
[구성예 1]
도 1의 (a) 내지 (c)는 본 발명의 한 실시 형태의 트랜지스터 구성예에 있어서의 대표적인 구성 요소들 간의 위치 관계를 각각 설명하기 위한 채널 길이 방향의 단면 개략도이다.
도 1의 (a)에 나타내는 트랜지스터는, 반도체층(102)과, 반도체층(102)과 전기적으로 접속되는 제1 전극(103a) 및 제2 전극(103b)과, 절연층(104)을 사이에 두고 반도체층(102)과 중첩되는 제1 게이트 전극(105a)과, 반도체층(102)을 사이에 두고 제1 게이트 전극(105a)과 대향하여 제공되고, 절연층(106)을 사이에 두고 반도체층(102)의 일부와 중첩되는 제2 게이트 전극(105b)을 포함한다.
도 1의 (a)에 있어서, 제1 게이트 전극(105a)은 제2 게이트 전극(105b) 상방에 위치하지만; 수직 방향의 위치 관계는 이에 제한되지 않는다.
반도체층(102)에 있어서, 채널이 형성되는 영역은, 실리콘 등의 반도체를 포함하지만; 그 영역은 실리콘보다도 더 큰 밴드 갭을 갖는 반도체를 포함하는 것이 바람직하다. 반도체층(102)은 산화물 반도체를 포함하는 것이 바람직하다.
예를 들어, 반도체층(102)은 상기 산화물 반도체로서 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 보다 바람직하게는, 반도체층(102)은 In-M-Zn계 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)로 표기되는 산화물을 포함한다.
실리콘보다도 더 큰 밴드 갭을 갖는 산화물 반도체는 채널이 형성되는 반도체층(102)에 사용됨으로써, 고온에서도 트랜지스터의 전기 특성 변동이 극도로 작을 수 있다. 즉, 반도체층(102)에 산화물 반도체를 사용함으로써, 고온에서 안정적으로 동작이 가능한 트랜지스터가 얻어질 수 있다.
또한, 실리콘보다도 더 큰 밴드 갭을 갖는 산화물 반도체가 반도체층(102)에 적용됨으로써, 핫 캐리어 열화에 대한 내성이 증가될 수 있고, 높은 드레인 내압이 트랜지스터에 주어질 수 있다. 그로 인해, 높은 구동 전압에서 안정적으로 구동되는 트랜지스터가 얻어질 수 있다.
여기서, 핫 캐리어 열화는, 고속으로 가속된 전자가 채널 내의 드레인 근방에서 게이트 절연층 내에 주입되어서 고정 전하가 되는 것이나, 게이트 절연층과 산화물 반도체 간의 계면에서의 트랩 준위가 형성되는 것 등에 의해 야기되는, 트랜지스터 특성의 열화, 예를 들면 임계 전압의 변동이나 게이트 누설을 의미하는 것이다. 핫 캐리어 열화의 요인으로서는, 예를 들면 채널-핫-일렉트론 주입(CHE 주입)과 드레인-애벌란치-핫-캐리어 주입(DAHC 주입)이 있다.
실리콘의 밴드 갭은 좁기 때문에, 애벌란치 항복에 의해 애벌란치 같이 전자가 발생하기 쉽고, 게이트 절연층의 장벽을 넘어갈 수 있을 만큼 고속으로 가속되는 전자들의 수가 증가한다. 그러나, 본 실시 형태에서의 산화물 반도체는, 밴드 갭이 넓기 때문에, 애벌란치 항복이 발생하기 어렵고, 실리콘보다도 핫 캐리어 열화의 내성이 높다.
이와 같이, 트랜지스터는 높은 드레인 내압을 갖는다고 말할 수 있다. 그로 인해, 그러한 트랜지스터는 절연 게이트 전계 효과 트랜지스터(IGFET) 등의 파워 디바이스에 적합하다.
제1 전극(103a)은 트랜지스터의 소스 전극으로서 기능한다. 제2 전극(103b)은 트랜지스터의 드레인 전극으로서 기능한다.
여기서, 제1 게이트 전극(105a)은 제1 전극(103a)의 단부와 제2 전극(103b)의 단부 사이의 반도체층(102)과 중첩되게 제공되어 있다.
한편, 제2 게이트 전극(105b)은 제1 전극(103a) 측의 반도체층(102)의 일부와 중첩되게 제공되어 있다. 바꾸어 말하면, 제2 전극(103b) 측의 반도체층(102)은, 제2 게이트 전극(105b)과 중첩되지 않는 영역(오프셋 영역이라고도 함)을 갖는다.
여기서, 도 1의 (a)에 도시한 바와 같이, 제1 전극(103a)과 제2 전극(103b) 간의 간격을 채널 길이 L로 하고, 채널 길이 방향에 있어서 반도체층(102)과 제2 게이트 전극(105b)이 서로 중첩되는 영역의 길이를 오버랩 길이 Lov로 한다.
채널 길이 L에 대한 오버랩 길이 Lov의 길이의 비(즉, Lov/L)는 0 이상 1 미만, 바람직하게는 0 이상 0.5 이하, 보다 바람직하게는 0 이상 0.25 이하로 된다. 실제로, 그 비는 ±10%의 범위 내에서 변동한다.
제1 게이트 전극(105a)에는, 트랜지스터의 온 상태를 제어하는 전위를 인가할 수 있다. 예를 들어, 트랜지스터를 온 상태로 하는 전위 또는 트랜지스터를 오프 상태로 하는 전위가 인가된다. 이러한 전위를 인가함으로써, 트랜지스터의 스위칭 동작을 실현할 수 있다.
제2 게이트 전극(105b)에는, 트랜지스터의 역치 전압을 제어하기 위한 전위를 인가할 수 있다. 바람직하게는, 소스 전극으로서 기능하는 제1 전극(103a)에 인가되는 전위보다도 낮은 전위를 인가한다. 이러한 전위를 인가함으로써, 트랜지스터의 역치 전압을 플러스 방향으로 시프트시킬 수 있다. 특히, 제2 게이트 전극(105b)에 적절한 전위를 인가함으로써, 노멀리-오프(normally-off) 트랜지스터 특성을 얻을 수 있다.
이와 같은 구성의 트랜지스터의 각 게이트 전극에 상술한 바와 같은 전위를 인가함으로써, 트랜지스터의 역치 전압을 제어할 수 있다. 나아가, 트랜지스터의 전계 효과 이동도를 향상시켜, 온 상태에 있어서의 소스와 드레인 간의 전류(온 전류라고도 함)를 증대시킬 수 있다. 또한, 드레인 근방에 있어서의 전계 집중을 완화할 수 있고, 소스와 드레인 간의 내압(드레인 내압이라고도 함)을 향상시킬 수 있다.
도 1의 (b)에 나타내는 트랜지스터는, 제3 게이트 전극(105c)이 포함된다는 점에서 도 1의 (a)에 나타낸 트랜지스터와는 상이하다. 제3 게이트 전극(105c)은 제2 전극(103b) 측의 반도체층(102)의 일부와 중첩되게 제공되어 있다. 바꾸어 말하면, 반도체층(102)은, 제3 게이트 전극(105c) 및 제2 게이트 전극(105b)과 중첩되지 않는 영역(오프셋 영역이라고도 함)을 갖는다.
여기서, 도 1의 (b)에 도시한 바와 같이, 제1 게이트 전극(105a)과 반도체층(102)을 사이에 두고 반대측에는 제2 게이트 전극(105b)과 제3 게이트 전극(105c)의 2개의 게이트 전극이 제공되어 있다. 따라서, 각각의 게이트 전극과 반도체층(102) 간의 오버랩 길이들을 서로 구별하기 위해서, 제1 전극(103a)과 제2 전극(103b)과의 사이의 영역에서, 반도체층(102)과 제2 게이트 전극(105b) 간의 오버랩 길이를 Lov1로 하고, 반도체층(102)과 제3 게이트 전극(105c) 간의 오버랩 길이를 Lov2로 한다.
채널 길이 L에 대한 제3 게이트 전극(105c) 간의 오버랩 길이 Lov2의 길이의 비(즉, Lov2/L)는 0 이상 0.75 이하, 바람직하게는 0 이상 0.5 이하이다. 이때, 제2 게이트 전극(105b)과 제3 게이트 전극(105c)이 서로 중첩되지 않도록, 제2 게이트 전극(105b)과 제3 게이트 전극(105c) 간의 거리를, 0보다 크고 L 이하, 바람직하게는 L/8 이상 L 이하로 설정된다. 실제로, 그 비는 ±10%의 범위 내에서 변동한다.
여기서, 제3 게이트 전극(105c)과 반도체층(102) 간의 오버랩 길이 Lov2를, 제2 게이트 전극(105b)과 반도체층(102) 간의 오버랩 길이 Lov1 이상으로 하면, 전계 효과 이동도를 향상시키는 효과가 높아지는 것이 바람직하다.
여기서, 제3 게이트 전극(105c)에는, 트랜지스터의 온 상태를 제어하는 전위를 인가하는 것이 바람직하다. 특히, 제1 게이트 전극(105a)에 입력되는 전위와 동일 전위를 인가하는 것이 바람직하다. 이때, 도시하지 않은 배선, 플러그 등을 통해, 제3 게이트 전극(105c)은 제1 게이트 전극(105a)에 전기적으로 접속될 수 있다. 이러한 구성으로 인해, 제1 게이트 전극(105a)과 제3 게이트 전극(105c)에 전위를 공급하는 배선을 공통화하여, 회로 구성을 단순화할 수 있다.
제3 게이트 전극(105c)에 인가되는 전위는 상기 전위에 한정되지 않고, 절연층(106)의 두께 및 재료를 고려하여, 제1 게이트 전극(105a)에 인가되는 전위보다도 높거나 낮은 전위일 수 있다는 점에 유의해야 한다. 또한, 제1 게이트 전극(105a)에 입력되는 신호(전위 레벨이 시간 변화하는 신호)와는 전위의 상승이나 강하의 타이밍이 다른 신호를 제3 게이트 전극(105c)에 입력할 수 있다.
이러한 구동 방법을 사용함으로써, 트랜지스터의 전계 효과 이동도를 더욱 향상시켜, 온 전류를 증가시킬 수 있다.
도 1의 (c)에 나타내는 트랜지스터에서는, 제3 게이트 전극(105c)을 제2 게이트 전극(105b)보다도 반도체층(102)으로부터 좀 더 이격되게 배치한다.
제3 게이트 전극(105c)은 절연층(106), 절연층(108) 및 절연층(109)을 사이에 두고 반도체층(102)의 일부와 중첩되게 제공되어 있다.
도 1의 (c)에서는, 제2 게이트 전극(105b)과 제3 게이트 전극(105c)이 서로 중첩되지 않지만; 제3 게이트 전극(105c)은 제2 게이트 전극(105b)의 일부와 중첩되게 제공될 수 있다.
또한, 여기서는 제3 게이트 전극(105c)을 제2 게이트 전극(105b)보다도 반도체층(102)으로부터 좀 더 이격되게 배치하지만; 제2 게이트 전극(105b)을 제3 게이트 전극(105c)보다도 반도체층(102)으로부터 좀 더 이격되게 배치할 수 있다.
이와 같이, 본 발명의 한 실시 형태의 트랜지스터는, 큰 드레인 전류와 높은 드레인 내압을 둘 다 얻을 수 있는데, 이는 대전력에 적합한 반도체 장치에 적절하게 사용할 수 있다. 또한, 반도체층에 실리콘보다도 밴드 갭이 넓은 반도체 재료를 적용함으로써, 고온에서도 안정된 동작이 수행될 수 있다. 특히, 본 발명의 한 실시 형태의 트랜지스터에서, 큰 전류가 흐를 수 있어, 구동 시의 자기 발열이 현저해질 경우가 있다. 대전력에 적합한 반도체 장치에서는, 다른 소자로부터의 발열 때문에 사용 환경의 고온이 되어버리는 경우가 있다. 그러나, 본 발명의 한 실시 형태의 트랜지스터는, 이러한 고온 환경에서도 안정된 전기 특성을 유지할 수 있고, 해당 트랜지스터를 고온 환경에서 사용하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 한 실시 형태의 트랜지스터는 높은 드레인 내압과 높은 전계 효과 이동도를 실현할 수 있는데, 이는 채널 길이와 채널 폭을 작게 할 수 있고, 소자의 점유 면적을 저감할 수 있게 한다. 따라서, 트랜지스터는 바람직하게는 고집적화 및 소자의 미세화가 필요한 디바이스에 적절하게 적용될 수 있다. 예를 들어, 복수의 화소를 포함하는 화상 표시 장치에서는, 고해상도 화소가 달성될 수 있다. 또한, 고집적화가 필요한 메모리 장치나 연산 장치 등의 IC에도 적절하게 적용될 수 있다.
이상은 트랜지스터의 구성예 1에 관한 설명이다.
[구성예 2]
이하에서는, 상기 구성예 1와는 다른 구성예에 대하여 설명한다. 구성예 1에서 설명된 것과 유사한 부분에 대해서는 설명을 하지 않는 경우가 있다.
도 2의 (a) 및 (b)는 본 발명의 한 실시 형태의 트랜지스터 구성예에 있어서의 대표적인 구성 요소들 간의 위치 관계를 각각 설명하기 위한 채널 길이 방향의 단면 개략도이다.
도 2의 (a)에 나타내는 트랜지스터는, 반도체층(102)과, 반도체층(102)에 전기적으로 접속되는 제1 전극(103a) 및 제2 전극(103b)과, 절연층(104)을 사이에 두고 반도체층(102)과 중첩되는 제1 게이트 전극(105a)과, 반도체층(102)을 사이에 두고 제1 게이트 전극(105a)과 대향하여 제공되고, 절연층(106)을 사이에 두고 반도체층(102)의 일부와 중첩되는 제2 게이트 전극(105b)을 포함한다.
도 2의 (a)에 있어서, 제1 게이트 전극(105a)을 제2 게이트 전극(105b)보다도 상방에 배치하지만; 수직 방향의 위치 관계는 이에 제한되지 않는다.
제1 전극(103a)은 트랜지스터의 소스 전극으로서 기능한다. 제2 전극(103b)은 트랜지스터의 드레인 전극으로서 기능한다.
여기서, 제1 게이트 전극(105a)은 제1 전극(103a)의 단부와 제2 전극(103b)의 단부 사이의 반도체층(102)과 중첩되게 제공되어 있다.
한편, 제2 게이트 전극(105b)은 제2 전극(103b) 측의 반도체층(102)의 일부와 중첩되게 제공되어 있다. 바꾸어 말하면, 제1 전극(103a) 측의 반도체층(102)은, 제2 게이트 전극(105b)과 중첩되지 않는 영역(오프셋 영역이라고도 함)을 갖는다.
구체적으로는, 제2 게이트 전극(105b)은 제2 전극(103b)의 일부 및 반도체층(102)의 일부와 중첩되고, 제1 전극(103a)과는 중첩하지 않는다. 상면측으로부터 볼 때 제2 게이트 전극(105b)은 제2 전극(103b) 측의 제1 전극(103a)의 단부가 제1 전극(103a) 측의 제2 게이트 전극(105b)의 단부로부터 이격되도록 제공되어 있다.
여기서, 도 2의 (a)에 도시한 바와 같이, 제1 전극(103a)과 제2 전극(103b) 간의 간격을 채널 길이 L로 하고, 채널 길이 방향에 있어서 반도체층(102)과 제2 게이트 전극(105b)이 중첩되는 영역의 길이를 오버랩 길이 Lov로 한다.
채널 길이 L에 대한 오버랩 길이 Lov의 비(즉, Lov/L)는 0 이상 1 미만, 바람직하게는 0 이상 0.5 이하, 보다 바람직하게는 0 이상 0.25 이하, 더욱 바람직하게는 0 이상 0.1 이하이다. 실제로, 그 비는 ±10%의 범위 내에서 변동한다.
이러한 전위를 인가하는 제2 게이트 전극(105b)은 드레인 전극으로서 기능하는 제2 전극(103b) 측에 배치되어, 오프셋 영역을 만든다. 이 경우, 오프셋 영역이 제공되지 않은 경우에 비해, 역치 전압의 시프트량은 동등할 수 있고, 트랜지스터의 전계 효과 이동도가 향상될 수 있으며, 온 전류는 증대될 수 있다.
제2 게이트 전극(105b)에 인가하는 전위를 일정하게 한 경우, 오버랩 길이 Lov가 길수록 역치 전압의 시프트량이 커진다. 오버랩 길이 Lov가 0에 접근할수록, 전계 효과 이동도가 향상되고, 온 전류가 증대될 수 있다. 온 전류의 관점에서는, 오버랩 길이 Lov는 0에 가까울수록 바람직하지만; 오버랩 길이 Lov는 트랜지스터의 구동 전압 및 역치 전압의 바람직한 시프트량을 고려하여 적절히 설정되는 것이 바람직하다.
여기서, 제2 게이트 전극(105b)에는, 소스 전극으로서 기능하는 제1 전극(103a)에 인가되는 전위보다도 높은 전위를 인가할 수 있다. 이러한 전위를 인가함으로써, 트랜지스터의 역치 전압을 마이너스 방향으로 시프트시킬 수 있다.
대안적으로, 제2 게이트 전극(105b)에는, 트랜지스터의 온 상태를 제어하는 전위를 인가할 수 있다. 예를 들어, 제1 게이트 전극(105a)에 인가되는 전위와 동일 전위를 인가하는 것이 바람직하다. 이때, 도시하지 않은 배선, 플러그 등을 통해, 제2 게이트 전극(105b)은 제1 게이트 전극(105a)에 전기적으로 접속된다. 이러한 구성으로 인해, 제1 게이트 전극(105a)과 제2 게이트 전극(105b)에 전위를 공급하는 배선을 공통화하여, 회로 구성을 단순화할 수 있다.
제2 게이트 전극(105b)에 인가되는 트랜지스터의 온 상태를 제어하는 전위는 상기 전위에 한정되지 않고, 절연층(106)의 두께 및 전기적 특성을 고려하여, 제1 게이트 전극(105a)에 인가되는 전위보다도 높거나 낮은 전위일 수 있다는 점에 유의해야 한다. 또한, 제1 게이트 전극(105a)에 입력되는 신호(전위 레벨이 시간 변화하는 신호)와는 전위의 상승이나 강하의 타이밍이 다른 신호를 제2 게이트 전극(105b)에 입력할 수 있다.
제2 게이트 전극(105b)에 이러한 전위를 인가함으로써, 반도체층(102)에 형성되는 채널 영역이 확대됨으로써, 트랜지스터의 전계 효과 이동도를 향상시켜, 온 전류를 증대시킬 수 있게 한다.
도 2의 (b)에 나타내는 트랜지스터는, 제2 게이트 전극(105b)과 반도체층(102) 간의 오버랩 길이 Lov가 0이라는 점에서 도 2의 (a)에 나타낸 트랜지스터와는 다르다. 제2 게이트 전극(105b)은 반도체층(102) 측의 단부가 상면으로부터 보아서 제2 전극(103b)의 단부와 개략적으로 일치하도록 제공되어 있다.
오버랩 길이 Lov가 0인 경우에도, 제2 게이트 전극(105b)이 생성하는 전계는, 제2 전극(103b)으로부터 반도체층(102)까지의 영역에 경사 방향으로 인가되고; 따라서 상기와 동등한 효과를 얻을 수 있다.
이와 같이, 제2 게이트 전극에 적절한 전위를 인가함으로써, 본 발명의 한 실시 형태의 트랜지스터는, 노멀리-오프 특성을 가질 수 있다. 또한 반도체층에 산화물 반도체를 사용함으로써, 오프 상태에 있어서의 누설 전류(오프 전류라고도 함)를 극도로 작게 할 수 있다. 따라서, 본 발명의 한 실시 형태의 트랜지스터를 포함하는 반도체 장치의 소비 전력을 저감하는 것이 가능하게 된다.
또한, 본 발명의 한 실시 형태의 트랜지스터는, 반도체층에 실리콘을 사용한 경우보다도 드레인 내압이 더 우수하고, 따라서 높은 드레인 내압이 요구되는 디바이스에 적절하게 사용할 수 있다. 또한, 본 발명의 한 실시 형태의 트랜지스터의 역치 전압은 용이하게 제어 가능하고, 역치 전압을 시프트시켜, 트랜지스터가 노멀리-오프의 특성을 갖더라도 높은 드레인 전류를 트랜지스터에 흘릴 수 있으므로; 본 발명의 한 실시 형태의 트랜지스터는 고효율 및 저소비 전력이 요구되는 디바이스에 적절하게 사용할 수 있다. 예를 들어, 전원 회로, DC-DC 컨버터 및 인버터 등의 전력 변환 회로, 신호의 송수신에 관한 송신 회로 또는 수신 회로, 전력을 수전하는 수전 회로 등에 적절하게 사용할 수 있다.
또한, 반도체층에 실리콘보다도 밴드 갭이 넓은 반도체 재료를 적용함으로써, 고온에서도 안정된 동작이 수행될 수 있다. 특히, 본 발명의 한 실시 형태의 트랜지스터에서, 큰 전류가 흐를 수 있어, 구동 시에 자기 발열이 현저해지는 경우가 있다. 대전력에 적합한 반도체 장치에서는, 다른 소자로부터의 발열 때문에 사용 환경의 온도가 고온이 되어버리는 경우가 있다. 그러나, 본 발명의 한 실시 형태의 트랜지스터는, 이러한 고온 환경에서도 안정된 전기 특성을 유지할 수 있고, 해당 트랜지스터를 고온 환경에서 사용하는 반도체 장치의 신뢰성을 높일 수 있다.
또한, 본 발명의 한 실시 형태의 트랜지스터는 높은 드레인 내압과 높은 전계 효과 이동도를 실현할 수 있는데, 이는 채널 길이와 채널 폭을 작게 하는 것이 가능하고, 소자의 점유 면적을 축소할 수 있게 한다. 따라서, 트랜지스터는 고집적화나 소자의 미세화가 필요한 디바이스에 적절하게 적용될 수 있다. 예를 들어, 복수의 화소를 포함하는 화상 표시 장치에서는, 고해상도 화소가 달성될 수 있다. 또한, 트랜지스터는 고집적화가 요망되는 메모리 장치나 연산 장치 등의 IC에도 적절하게 적용될 수 있다.
이상은 구성예 2에 관한 설명이다.
또한, 구성예 1 및 2에 있어서, 제1 전극(103a)과 제2 전극(103b) 중 어느 하나는 소스 전극으로서의 기능하고, 다른 하나는 드레인 전극으로서의 기능할 수 있다. 트랜지스터의 구동 방법에 따라서는, 기능들이 서로 교체되는 경우도 있다.
[계산 검증 1]
이하에서는, 구성예 1로 예시한 트랜지스터의 구성에 있어서, 트랜지스터의 전기 특성에 끼치는 각 게이트 전극의 배치의 영향에 대한 검증 결과를 도시한다.
<계산 모델>
먼저, 계산에 사용한 트랜지스터의 모델을 도 3의 (a) 내지 (d)에 나타내었다.
도 3의 (a)에 나타내는 트랜지스터는, 반도체층(OS) 상에 제1 게이트 절연층(GI1)을 갖고, 제1 게이트 절연층(GI1) 상에 제1 게이트 전극(GE1)을 갖는다. 반도체층(OS) 상에는, 소스 전극(Source) 및 드레인 전극(Drain)이 이격하여 배치되어 있다. 소스 전극(Source) 및 드레인 전극(Drain)과 중첩하는 반도체층(OS)의 영역에는, 도너 밀도가 높은 영역(n+)이 형성되어 있다. 반도체층(OS)의 하방에는 제2 게이트 절연층(GI2)이 배치되고, 제2 게이트 절연층(GI2)의 하방에는, 반도체층(OS)의 일부 및 소스 전극(Source)과 중첩하는 제2 게이트 전극(GE2)이 배치되어 있다. 즉, 제2 게이트 전극(GE2)은 소스 전극(Source) 측에만 배치되어 있다. 여기서, 소스 전극(Source)과 드레인 전극(Drain) 간의 거리를 채널 길이 L로 하고, 소스 전극(Source)과 드레인 전극(Drain)의 사이에서 제2 게이트 전극(GE2)과 반도체층(OS)이 중첩하는 영역의 길이를 Lov로 한다.
도 3의 (b)에 나타내는 트랜지스터는, 제2 게이트 전극(GE2)이 반도체층(OS)의 일부 및 드레인 전극(Drain)과 중첩하여 배치되어 있다는 점에서 도 3의 (a)에서의 트랜지스터와는 상이하다. 즉, 제2 게이트 전극(GE2)은 드레인 전극(Drain) 측에만 배치되어 있다. 여기에서는, 도 3의 (a)에서와 마찬가지로, 소스 전극(Source)과 드레인 전극(Drain) 사이에서 제2 게이트 전극(GE2)과 반도체층(OS)이 중첩하는 영역의 길이를 Lov로 한다.
도 3의 (c)에 나타내는 트랜지스터는, 제2 게이트 전극(GE2)이 소스 전극(Source), 드레인 전극(Drain), 및 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩하여 배치되어 있는 점에서 도 3의 (a)에서의 트랜지스터와는 상이하다. 도 3의 (c)에서는, 제2 게이트 전극(GE2)이 소스 전극(Source)의 일부, 드레인 전극(Drain)의 일부 및 그 사이의 영역에 위치하는 반도체층(OS)과 중첩하는 경우를, "전체(In Whole)"라고 표기하고 있다는 점에 유의해야 한다. 여기에서, 제2 게이트 전극(GE2)과 반도체층(OS)이 서로 중첩하는 영역의 길이인 Lov는 채널 길이 L과 동등하다.
도 3의 (d)에 나타내는 트랜지스터는, 반도체층(OS)의 일부 및 드레인 전극(Drain)과 중첩하는 제3 게이트 전극(GE3)을 더 포함한다는 점에서 도 3의 (a)에서의 트랜지스터와는 상이하다. 제3 게이트 전극(GE3)은 도시하지 않은 영역에서 제1 게이트 전극(GE1)에 전기적으로 접속되고, 동일 전위가 양쪽 전극들에 인가된다. 이와 같이, 반도체층을 사이에 두고 있는 2개의 게이트 전극에 동일 전위를 인가하는 구동 방법을 듀얼-게이트 구동(dual-gate driving)이라고 칭한다. 여기서, 도 3의 (d)에 나타내는 트랜지스터의 소스 전극(Source)과 드레인 전극(Drain) 간의 영역에서, 제2 게이트 전극(GE2)과 반도체층(OS)이 중첩하는 영역의 길이를 Lov1로 하고, 제3 게이트 전극(GE3)과 반도체층(OS)이 중첩하는 영역의 길이를 Lov2로 한다.
계산 모델을 사용하는 계산은, 반도체층에 사용하는 반도체가 산화물 반도체인 것으로 상정하고 행하였다. 계산에 있어서, 디바이스 시뮬레이션 소프트웨어 센타우루스(시놉시스사에서 제조)을 사용하였다.
계산에 사용한 조건을 표 1에 나타내었다.
계산 조건
구조적 파라미터 채널 길이(L)
채널 폭(W)		 0.5 ㎛
1.0 ㎛
게이트 절연층(GI1, GI2) 비유전율 두께 4.1
20 nm
산화물 반도체층(OS) 전자 친화도
Eg
비유전율

도너 밀도
도너 밀도(SD 아래)
전자 이동도

홀 이동도
Nc
Nv
두께		 4.6 eV
3.2 eV
15
6.6E-09 cm-3
5.0E+18 cm-3
15.0 cm2/Vs
0.01 cm2/Vs
5.0E+18 cm-3
5.0E+18 cm-3
15.0 nm
게이트 전극(GE1) 일 함수
인가 전압		 5.0 eV
-3.0 ~ 3.0 V
게이트 전극(GE2, GE3) 일 함수
두께
인가 전압		 5.0 eV
100 nm
-1.0 V
소스, 드레인 일 함수
인가 전압(Source)
인가 전압(Drain)		 4.6 eV
0.0 V
0.1, 3.0 V
<제2 게이트 전극의 위치 의존성>
먼저, 도 3의 (a) 내지 3c에 도시한 바와 같이, 제2 게이트 전극(GE2)의 위치를 바꾸어서 트랜지스터의 특성을 비교한 결과를 도 4의 (a) 및 (b)에 도시한다.
도 4의 (a)는 소스-드레인간 전압(이하, 드레인 전압 Vd라고 칭함)을 0.1 V로 했을 때 게이트-소스간 전압(이하, 게이트 전압 Vg라고 칭함)과 소스-드레인간 전류(이하, 드레인 전류 Id라고 칭함)와의 관계(이러한 관계는 Vg-Id 특성이라고도 함)와, 전계 효과 이동도의 계산 결과를 각각 도시한다. 도 4의 (b)는 드레인 전압 Vd를 3.0 V로 했을 때의 결과를 도시한다. 도 4의 (a) 및 (b)에서, 소스측에 제2 게이트 전극(GE2)을 배치한 모델(도 3의 (a))의 결과에 대해서는 실선으로, 드레인측에 제2 게이트 전극(GE2)을 배치한 모델(도 3의 (b))의 결과에 대해서는 점선으로, 그리고 소스 전극측으로부터 드레인 전극측까지의 영역에 제2 게이트 전극(GE2)을 배치한 모델(도 3의 (c))의 결과에 대해서는 파선으로 각각 도시하고 있다. 여기서, 제2 게이트 전극(GE2)을 소스측 또는 드레인측에 배치한2개의 모델의 계산에서, Lov는 L/4로 설정된다.
여기서, 도 4의 (a)은 드레인 전압이 충분히 작은 조건하에서의 결과를 도시하는데, 이는 선형 영역에서의 트랜지스터 특성에 상당한다. 한편, 도 4의 (b)는 드레인 전압이 충분히 큰 조건하에서의 결과를 도시하는데, 이는 포화 영역에서의 트랜지스터 특성에 상당한다.
도 4의 (a) 및 (b)에 도시된 바와 같이, 제2 게이트 전극(GE2)을 소스측 또는 드레인측 중 어느 하나에 배치한 경우에도, 충분히 역치 전압을 플러스 방향으로 시프트시키는 것이 가능하다. 또한, 제2 게이트 전극(GE2)을 어느 한 측(소스측 또는 드레인측)에 배치한 경우에는, 소스 전극과 드레인 전극 사이의 반도체층(OS)과 중첩하여 배치한 경우에 비해, 전계 효과 이동도가 향상된다. 특히, 소스측에 제2 게이트 전극(GE2)을 배치한 경우에는, 제2 게이트 전극(GE2)을 드레인측에 배치한 경우보다도 전계 효과 이동도가 더 높다. 이러한 경향은, 선형 영역에 비해 포화 영역에서 더 현저하다.
<제2 게이트 전극의 오버랩 길이 의존성>
계속해서, 제2 게이트 전극(GE2)을 소스측에 배치한 모델(도 3의 (a))에 있어서, Lov를 바꾸어서 트랜지스터 특성을 비교한 결과를 도 5의 (a) 및 (b)와 도 6의 (a) 내지 (c)에 도시한다.
도 5의 (a)는 선형 영역(드레인 전압 Vd는 0.1 V)에서의 계산 결과를 도시하고, 도 5의 (b)는 포화 영역(드레인 전압 Vd는 3.0 V)에서의 계산 결과를 도시한다.
여기에서, Lov를 0, L/4, L/2 및 L로 했을 경우에 대하여 계산을 행하였다. Lov가 0인 조건은, 제2 게이트 전극(GE2)의 단부가 소스 전극(Source)의 단부와 일치하는 경우에 상당한다. 비교로서, 제2 게이트 전극(GE2)을 제공하지 않은 경우(GE2 없음)에 대해서도 계산을 행하였다.
도 6의 (a)는 도 5의 (a) 및 (b)에 나타내는 각 특성으로부터 계산한, 각 조건하에서의 역치 전압을 도시한다. 도 6의 (b)는 각 조건에 있어서의 전계 효과 이동도의 최대값을 도시한다. 도 6의 (c)는 각 조건에 있어서의 드레인 전류 Id의 값을 도시한다. 여기서, 드레인 전류 Id는, 각 조건에서의 모델을 용이하게 비교하기 위해서, 포화 영역(Vd=3.0 V)에서의 조건하에서 게이트 전압 Vg를 역치 전압보다도 1.5 V 높은 전압으로 했을 때의 드레인 전류 Id를 도시하고 있다.
도 6의 (a)에 도시된 바와 같이, 역치 전압은, 제2 게이트 전극(GE2)을 제공함으로써 플러스 방향으로 시프트될 수 있다. 또한, Lov가 클수록, 역치 전압의 시프트량이 커지는 경향이 있다. Lov가 0인 경우, 즉 제2 게이트 전극(GE2)이 반도체층(OS)과 중첩하지 않는 경우에도, 제2 게이트 전극(GE2)에 의해 역치 전압을 플러스 방향으로 시프트시킬 수 있다.
도 6의 (b)에 도시된 바와 같이, 전계 효과 이동도는 Lov에 의존한다. 구체적으로는, Lov가 L/2 이하인 경우에, 제2 게이트 전극(GE2)을 제공하지 않은 경우에 비하여, 전계 효과 이동도가 향상될 수 있다. 도 6의 (b)에 도시된 조건하에서, 최대 전계 효과 이동도가 Lov가 L/4인 조건하에서 얻어지고, 포화 영역에서는 Lov가 0인 조건 및 "GE2 없음"의 조건의 이러한 순서대로 점진적으로 전계 효과 이동도가 낮아지고, 선형 영역에서는 Lov가 L/2인 조건 및 Lov가 0인 조건의 이러한 순서대로 점진적으로 전계 효과 이동도가 낮아진다. 따라서, 제2 게이트 전극(GE2)을 제공하는 경우, 적어도 Lov가 0 내지 L/2의 경우에는, 제2 게이트 전극(GE2)을 제공하지 않은 경우에 비하여 전계 효과 이동도가 높아진다. 또한, Lov가 0 내지 L/2, 특히 Lov가 L/4의 근방인 경우에, 최대 전계 효과 이동도가 얻어질 수 있다.
도 6의 (c)에 나타내는 드레인 전류 Id는, 도 6의 (b)에 나타낸 전계 효과 이동도의 결과를 반영하고, 도 6의 (c)에 나타낸 조건 중에서, Lov가 L/4인 조건은 최대값을 제공한다.
이와 같이, 역치 전압을 제어하기 위한 전위가 인가되는 제2 게이트 전극을, 트랜지스터의 소스측의 반도체층과 중첩하도록 제공하고, 드레인측에는 제2 게이트 전극과 중첩하지 않는 영역을 제공함으로써, 트랜지스터의 역치 전압을 제어하고, 전계 효과 이동도를 향상시켜, 높은 온 전류를 흘릴 수 있게 한다.
<밴드 구조>
계속해서, 제2 게이트 전극(GE2)의 위치를 바꿈으로써 얻어진 밴드 구조를 비교한 결과를 도 7에 나타내었다. 도 7은 소스와 드레인 간의 영역에서의 반도체층(OS)의 가전자대 밴드의 밴드 구조를 도시하고 있다. 여기에서, 최대 전계 효과 이동도가 얻어지는 게이트 전압 Vg(Lov가 0인 경우에는 Vg가 0.66V이고, Lov가 L/4인 경우에는 Vg가 1.74V이고, Lov가 L/2인 경우에는 Vg가 2.16V이고, Lov가 L인 경우에는 Vg가 1.98V임)을 인가했을 때 포화 영역(Vd=3.0 V)에서 변경된 조건하에서의 밴드 구조를 서로 비교한다.
도 7은, 소스측에 제2 게이트 전극(GE2)을 배치한 모델(도 3의 (a))에 있어서, Lov의 길이가 0, L/4, L/2, 및 L일 때 가전자대 밴드의 밴드 구조를 도시하고 있다.
여기서, 드레인의 근방에서, 소스측에 제2 게이트 전극(GE2)을 배치한 임의의 조건에서도, 제2 게이트 전극(GE2)을 소스 전극과 드레인 전극 사이의 반도체층(OS)과 중첩하여 배치한 경우에 비해, 밴드의 기울기가 완만해진다. 이것은 드레인 근방의 전계 집중이 완화되고 드레인 내압이 향상되는 것을 나타낸다.
이상과 같이, 역치 전압을 제어하기 위한 전위가 인가되는 제2 게이트 전극을, 트랜지스터의 소스측의 반도체층과 중첩하도록 제공하고, 드레인측에는 제2 게이트 전극과 중첩하지 않는 반도체층의 영역을 제공함으로써, 트랜지스터의 역치 전압을 제어할 수 있고, 전계 효과 이동도가 향상될 수 있으며, 드레인 내압이 향상될 수 있다.
<듀얼-게이트 구동>
그 다음, 도 3의 (a)에 나타낸 소스측에 제2 게이트 전극(GE2)을 배치한 모델을, 도 3의 (d)에 나타낸 드레인측에 제3 게이트 전극(GE3)을 배치한 모델과 비교한다. 상술한 바와 같이, 도 3의 (d)에 나타내는 트랜지스터에서, 제3 게이트 전극(GE3)은 제1 게이트 전극(GE1)에 전기적으로 접속되고, 트랜지스터는 동일 전위가 양쪽 전극에 인가되도록 작동한다(듀얼-게이트 구동).
여기에서, 도 3의 (a)에 나타낸 트랜지스터의 모델에 있어서 Lov가 L/4로 설정되고, 도 3의 (d)에 나타낸 트랜지스터의 모델에 있어서 Lov1가 L/4로 설정되고, Lov2가 L/2로 설정되도록 계산을 행하였다.
도 8의 (a) 및 (b)는 게이트 전압 Vg에 대한 드레인 전류 Id 및 전계 효과 이동도의 계산 결과를 도시한다. 도 8a는 선형 영역(드레인 전압 Vd는 0.1 V)에 있어서의 계산 결과를 도시하고, 도 8b는 포화 영역(드레인 전압 Vd는 3.0 V)에 있어서의 계산 결과를 도시한다.
도 8의 (a) 및 (b)에 도시된 바와 같이, 드레인측에 제3 게이트 전극(GE3)을 배치하고, 듀얼-게이트 구동을 행함으로써, 선형 영역과 포화 영역 양쪽에서 전계 효과 이동도가 향상되는 경향이 있다.
이상과 같이, 상기의 구성 외에, 트랜지스터의 온/오프 동작을 제어하기 위한 전위가 인가되는 제3 게이트 전극을, 트랜지스터의 드레인측에 반도체층과 중첩하도록 그리고 제2 게이트 전극과 이격하도록 제공함으로써, 트랜지스터의 온 전류가 더 향상될 수 있다.
여기서, 제3 게이트 전극(GE3)과 반도체층(OS)의 오버랩 길이 Lov2는, 예를 들어 0 이상 0.75L 이하, 바람직하게는 0 이상 0.5L 이하로 설정될 수 있다. 또한, 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3) 간의 거리는, 예를 들어 0보다 크고 L 이하, 바람직하게는 L/8 이상 L 이하로 설정될 수 있다. Lov1 및 Lov2가 이것에 한정되지 않고, 바람직한 트랜지스터의 전기 특성 및 트랜지스터의 제조 프로세스에서의 피처 사이즈를 고려하여 적절하게 설정된다는 점에 유의해야 한다.
여기서, 제3 게이트 전극(GE3)과 반도체층(OS)의 오버랩 길이 Lov2가, 제2 게이트 전극(GE2)과 반도체층(OS)의 오버랩 길이 Lov1 이상일 때, 전계 효과 이동도가 향상되는데, 이는 바람직하다.
이상은 계산에 의한 검증 1에 관한 설명이다.
[계산 검증 2]
이하에서는, 구성예 2에서 예시된 트랜지스터의 구성에 있어서, 트랜지스터의 전기 특성에 끼치는 각 게이트 전극의 배치의 영향에 대한 검증 결과를 이하에 도시한다.
<계산 모델>
먼저, 계산에 사용한 트랜지스터의 모델을 도 9의 (a) 내지 (d)에 도시한다.
도 9의 (a)에 나타내는 트랜지스터는, 반도체층(OS) 상에 제1 게이트 절연층(GI1)을 포함하고, 제1 게이트 절연층(GI1) 상에 제1 게이트 전극(GE1)을 포함한다. 반도체층(OS) 상에는, 소스 전극(Source) 및 드레인 전극(Drain)은 이격하여 배치되어 있다. 소스 전극(Source) 및 드레인 전극(Drain)과 중첩하는 반도체층(OS)의 영역에서는, 도너 밀도가 높은 영역(n+)이 형성되어 있다. 반도체층(OS)의 하방에는 제2 게이트 절연층(GI2)이 배치되고, 제2 게이트 절연층(GI2)의 하방에는, 반도체층(OS)의 일부 및 드레인 전극(Drain)과 중첩하는 제2 게이트 전극(GE2)이 배치되어 있다. 즉, 제2 게이트 전극(GE2)은 드레인 전극(Drain) 측에만 배치되어 있다. 여기서, 소스 전극(Source)과 드레인 전극(Drain) 간의 거리를 채널 길이 L로 하고, 제2 게이트 전극(GE2)과 반도체층(OS)이 소스 전극(Source)과 드레인 전극(Drain) 사이에서 서로 중첩하는 영역의 길이를 오버랩 길이 Lov로 한다.
계산 조건을 표 2에 나타낸다.
계산 조건
구조적 파라미터 채널 길이(L)
채널 폭(W)		 1.0, 2.0, 5.0, 10.0 ㎛
1.0 ㎛
게이트 절연층(GI1) 비유전율 두께 4.1
20 nm
게이트 절연층(GI2) 비유전율 두께 4.1
300 nm
산화물 반도체층(OS) 전자 친화도
Eg
비유전율

도너 밀도
도너 밀도(SD 아래)
전자 이동도
홀 이동도

Nc
Nv
두께		 4.6 eV
3.2 eV
15
6.6E-09 cm-3
5.0E+18 cm-3
15.0 cm2/Vs
0.01 cm2/Vs
5.0E+18 cm-3
5.0E+18 cm-3
15.0 nm
게이트 전극(GE1) 일 함수
인가 전압		 5.0 eV
-3.0 ~ 3.0 V
게이트 전극(GE2) 일 함수
두께
인가 전압		 5.0 eV
100 nm
-15.0 V
소스, 드레인 일 함수
인가 전압(Source)
인가 전압(Drain)		 4.6 eV
0.0 V
0.1, 3.0 V
또한, 도 9의 (b)에 나타내는 트랜지스터는, 도 9의 (a)에 나타내는 트랜지스터와는, 제2 게이트 전극(GE2)과 반도체층(OS)이 서로 중첩하는 영역의 길이(오버랩 길이) Lov가 채널 길이 L에 상당한다는 점에서 상이하다.
도 9의 (c)에 나타내는 트랜지스터는, 도 9의 (a)에 나타내는 트랜지스터와는, 제2 게이트 전극(GE2)이 소스 전극(Source), 드레인 전극(Drain), 및 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)에 중첩하여 배치되어 있다는 점에서 상이하다. 도 9의 (c)에서는, 상기와 마찬가지로, 제2 게이트 전극(GE2)이 소스 전극(Source)의 일부, 드레인 전극(Drain)의 일부, 및 그 사이의 영역에 위치한 반도체층(OS)과 중첩하는 경우를, "전체(In Whole)"라고 표기하고 있다는 점에 유의해야 한다. 여기에서는, 제2 게이트 전극(GE2)과 반도체층(OS)이 서로 중첩하는 길이 Lov는 채널 길이 L과 동등해진다.
도 9d에 나타내는 트랜지스터는, 도 9의 (a)에 나타내는 트랜지스터와는, 제2 게이트 전극(GE2)이 제공되지 않는다는 점에서 상이하다.
<제2 게이트 전극의 오버랩 길이 의존성>
도 9의 (a) 내지 (d)에 나타낸 모델에 따라, 제2 게이트 전극(GE2)과 반도체층(OS)의 오버랩 길이 Lov(이하, 간단히 Lov라고도 표기함)의 길이를 변경하여 트랜지스터 특성을 계산하였다. 계산은, L이 1.0 ㎛, 2.0 ㎛, 5.0 ㎛, 및 10 ㎛로 설정되는 4개의 조건하에서 행해진다. Lov는, 0 내지 L로 설정되고, 계산은 L/4의 증분마다 행해진다. 또한, 제2 게이트 전극(GE2)을 소스 전극 및 드레인 전극과 중첩시켜서 제공한 모델(도 9의 (c)) 및 제2 게이트 전극(GE2)을 제공하지 않는 모델(도 9d)에 대해서도 계산을 행한다.
도 10의 (a) 및 (b) 및 도 11의 (a) 및 (b)는, 일례로서 채널 길이 L이 10 ㎛인 조건에 있어서의 계산 결과를 도시한다.
도 10의 (a)는 채널 길이 L이 10 ㎛인 트랜지스터에 있어서, 드레인 전압 Vd가 0.1 V일 때 게이트 전압 Vg와 드레인 전류 Id 간의 관계(이 관계는 Vg-Id 특성이라고도 함)의 계산 결과를 도시한다. 도 10의 (b)는 도 10의 (a)의 Vg-Id 특성으로부터 추정된, 게이트 전압 Vg와 전계 효과 이동도 간의 관계를 도시한다. 도 11의 (a) 및 (b)는 드레인 전압을 3.0 V로 했을 때의 계산 결과를 도시한다. 도면들에서, 일점쇄선은 제2 게이트 전극(GE2)을 소스 전극 및 드레인 전극과 중첩시켜서 제공한 모델(도 9의 (c), "전체")의 결과를 나타내고, 파선은 제2 게이트 전극(GE2)을 제공하지 않는 모델(도 9d, "GE2 없음")의 결과를 나타낸다.
여기에서, Id-Vg 특성과 전계 효과 이동도를 도시하는 도 10의 (a) 및 (b) 및 도 11의 (a) 및 (b)에서, Lov가 L인 조건하에서의 곡선은, 제2 게이트 전극(GE2)을 소스 전극(Source), 드레인 전극(Drain), 및 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩하여 배치한 조건하에서의 곡선이 거의 일치하고 있고; 따라서 이들 곡선들은 함께 도시된다.
여기서, 도 10의 (a) 및 (b)는 드레인 전압이 충분히 작은 조건하에서의 결과를 도시하고, 선형 영역에서의 트랜지스터 특성에 상당한다. 한편, 도 11의 (a) 및 (b)는 드레인 전압이 충분히 큰 조건하에서의 결과를 도시하고, 포화 영역에서의 트랜지스터 특성에 상당한다.
도 12의 (a) 내지 (d) 및 도 13의 (a) 내지 (d) 각각은, 채널 길이 L마다 추정된, 각 Lov[㎛] 조건과 트랜지스터의 각종 특성 간의 관계를 도시한다. 도 12의 (a) 내지 (d) 각각은, 드레인 전압을 0.1 V로 했을 때 얻어진 결과를 도시하고, 도 13의 (a) 내지 (d) 각각은, 드레인 전압을 3.0 V로 했을 때 얻어진 결과를 도시한다.
도 12의 (a) 및 도 13의 (a) 각각은, 각 Lov 조건하에서의 역치 전압 값을 도시한다. 도 12의 (b) 및 도 13의 (b) 각각은, 각 Lov 조건하에서의 전계 효과 이동도의 최대값을 도시한다. 도 12c 및 도 13c 각각은, 각 Lov 조건하에서의 드레인 전류 Id의 값을 도시한다. 여기서, 각 조건하에서 모델들을 용이하게 비교하기 위해서, 드레인 전류 Id는, 게이트 전압 Vg를 역치 전압보다도 1.5 V 높은 전압으로 했을 때의 드레인 전류 Id를 도시하고 있다. 다른 채널 길이의 상이한 조건들 간의 결과를 용이하게 비교하기 위해서, 도 12d 및 도 13의 (d) 각각은, 제2 게이트 전극(GE2)을 소스 전극(Source), 드레인 전극(Drain), 및 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩하여 배치한 조건하에서 드레인 전류 Id(Id(전체))를 100％로 간주했을 때의 각 조건에 있어서의 드레인 전류 Id의 비율을 도시하고 있다.
도 10의 (a) 및 (b), 도 11의 (a) 및 (b), 도 12의 (a) 내지 (d), 및 도 13의 (a) 내지 (d)는, 제2 게이트 전극(GE2)과 반도체층(OS)의 오버랩 길이 Lov가 클수록, 역치 전압을 플러스 방향으로 시프트시킬 수 있다는 것을 도시한다. Lov가 0인 경우에도, 역치 전압은 제2 게이트 전극(GE2)을 제공하지 않는 조건에 비하여 플러스 방향으로 시프트된다. 역치 전압은 Lov가 L/4일 때 거의 포화되고, Lov가 커짐에 따라 완만하게 상승하는 경향이 있다.
또한, 전계 효과 이동도 및 드레인 전류 Id는, Lov가 0에 접근할수록 증가 하는 경향이 있다. 드레인 전압 Vd가 작은(선형 영역의) 조건하에서, 최대 전계 효과 이동도는 Lov가 0일 때 얻어진다. 한편, 드레인 전압 Vd가 큰(포화 영역의) 조건하에서, Lov가 L/4일 때 최대 전계 효과 이동도가 얻어진다. 최대 드레인 전류 Id는, 드레인 전압 Vd에 관계없이, Lov가 L/4일 때 얻어진다. 도 13의 (d)에 도시된 바와 같이, 채널 길이가 긴 조건(L가 5 ㎛ 또는 10 ㎛)하에서는, 포화 영역에서 증가되는 드레인 전류 Id의 비율은 다른 조건하에서보다 높다.
이와 같이, 제2 게이트 전극(GE2)과 반도체층(OS)이 서로 중첩하지 않는 작은 영역(오프셋 영역)을 소스측에 제공하더라도, 제2 게이트 전극(GE2)을 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩해서 배치한 경우에 비하여, 전계 효과 이동도 및 드레인 전류를 향상시킬 수 있다.
또한, 제2 게이트 전극(GE2)을 드레인 전극(Drain) 측에 배치한 경우, 제2 게이트 전극(GE2)과 반도체층(OS)의 오버랩 길이 Lov를, 0보다도 크게 함으로써, 제2 게이트 전극(GE2)을 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩해서 배치한 경우와 유사한 방식으로 역치 전압을 시프트시킬 수 있다. 오버랩 길이 Lov가 0에 접근할수록, 전계 효과 이동도 및 드레인 전류 Id가 증가할 수 있다.
<오버랩 길이 의존성의 상세 평가>
계속해서, 오버랩 길이 Lov의 조건을 보다 미세하게 설정하고, 트랜지스터의 전기 특성 Lov 의존성을 더 상세하게 평가하였다. 구체적으로는, 채널 길이 L에 대하여 L×1/20의 증분마다 계산을 행하였다. 여기에서, L은 10 ㎛로 설정되고, Vd는 3.0 V로 설정된다.
도 14의 (a) 내지 (d) 각각은, 트랜지스터의 각종 특성과 Lov 간의 관계의 계산 결과를 도시한다. 도 14의 (a)는 각 Lov 조건하에서의 역치 전압 값을 나타내고, 도 14의 (b)는 각 Lov 조건하에서의 전계 효과 이동도의 최대값을 나타내고, 도 14의 (c)는 각 Lov 조건하에서의 드레인 전류 Id의 값을 도시한다. 도 14의 (d)는, 제2 게이트 전극(GE2)을 소스 전극(Source), 드레인 전극(Drain), 및 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩하여 배치한 조건하에서 드레인 전류 Id(Id(전체))를 100％로 간주했을 때의 각 조건하에서의 드레인 전류 Id의 비율을 도시한다.
도 14의 (a)에 도시된 바와 같이, 역치 전압의 시프트량에는, Lov가 0인 경우의 조건과 Lov가 L/20인 조건 사이에서 큰 차가 있고, Lov가 L/20보다도 커지는 것에 따라서 역치 전압이 완만하게 상승한다. 이러한 조건하에서는, 역치 전압이 Lov가 L×2/20인 조건에서 거의 포화되는 경향이 있다.
도 14의 (b) 내지 (d)에 도시된 바와 같이, 전계 효과 이동도 및 드레인 전류 Id는, Lov가 0에 접근할수록 증대하고, Lov가 0에 달하면 감소하는 경향이 있다. 이들 결과로부터, Lov가 0 내지 L/20, 특히 Lov가 0에 근접할 때, 최대 전계 효과 이동도 및 최대 드레인 전류 Id가 얻어진다. 소스 전극(Source) 측에 작은 오프셋 영역을 제공한 경우(예를 들어, Lov가 L×19/20)에도, 제2 게이트 전극(GE2)을 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩해서 배치한 경우(Lov가 "전체"임)에 비해, 전계 효과 이동도와 드레인 전류 Id가 증가할 수 있다.
이상의 결과로부터, 반도체층(OS) 측의 제2 게이트 전극(GE2)의 단부가 드레인 전극(Drain)의 단부로부터 약간 돌출되면, 소스 전극(Source)의 단부와 드레인 전극(Drain)의 단부 사이의 반도체층(OS)과 중첩해서 제2 게이트 전극(GE2)을 배치한 경우와 유사한 방식으로 역치 전압을 시프트시킬 수 있다는 것을 알 수 있다. 또한, 반도체층(OS) 측의 제2 게이트 전극(GE2)의 단부가 드레인 전극(Drain)의 단부로부터 돌출되고 드레인 전극(Drain)의 단부에 가까우면, 전계 효과 이동도 및 드레인 전류 Id를 높이는 효과가 향상된다.
이상은 계산 검증 2에 관한 설명이다.
본 실시 형태의 적어도 일부는 본 명세서에 설명된 임의의 실시 형태와 적절히 조합하여 구현될 수 있다.
본 실시 형태는 본 명세서에 설명된 임의의 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 한 실시 형태의 반도체 장치의 보다 구체적인 구성예와, 그의 제조 방법 예에 대하여 도면을 참조하여 설명한다. 여기에서는, 반도체 장치의 일례로서, 트랜지스터에 대하여 설명한다. 또한, 상기 설명한 것과 유사한 부분들에 대해서는 설명하지 않는 경우가 있다.
[구성예]
도 15의 (a)는 본 구성예에서 나타내는 트랜지스터(100)의 상면 개략도이다. 도 15의 (b)는 도 15의 (a)의 절단선 A-B에 있어서의 단면 개략도를 도시하고, 도 15의 (c)는 도 15의 (a)의 절단선 C-D에 있어서의 단면 개략도를 도시한다. 도 15의 (a)에서는 명료화 때문에 일부의 구성 요소를 명시하지 않고 있다.
기판(101) 상에 제공된 트랜지스터(100)는, 섬 형상의 반도체층(102)과, 각각 반도체층(102)에 전기적으로 접속되는 제1 전극(103a) 및 제2 전극(103b)과, 각각 반도체층(102)과 중첩되는 제1 게이트 전극(105a) 및 제2 게이트 전극(105b)과, 제1 게이트 전극(105a)과 반도체층(102)과의 사이의 절연층(104)과, 제2 게이트 전극(105b)과 반도체층(102)과의 사이의 절연층(106)을 포함한다. 또한, 절연층(106), 제1 전극(103a), 제2 전극(103b), 제1 게이트 전극(105a) 등을 덮는 절연층(107)이 제공되어 있다.
제1 전극(103a)은 트랜지스터(100)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 제2 전극(103b)은 트랜지스터(100)의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다.
여기서, 도 15의 (a) 및 (b)에 도시한 바와 같이, 반도체층(102)과 중첩되는 부분에 있어서의 제1 전극(103a)과 제2 전극(103b) 간의 거리를 트랜지스터(100)의 채널 길이 L로 한다.
제1 전극(103a)과 제2 전극(103b) 사이에 개재된 영역에서, 반도체층(102)을 덮도록 제1 게이트 전극(105a)이 제공되어 있다. 또한, 제1 게이트 전극(105a)은 제1 전극(103a)의 일부 및 제2 전극(103b)의 일부와 중첩되게 제공되어 있다.
제2 게이트 전극(105b)은 제1 전극(103a)과 제2 전극(103b) 사이에 개재된 영역에서, 제1 전극(103a) 측의 반도체층(102)의 일부와 중첩되게 제공되어 있다.
여기서, 도 15의 (a) 및 (b)에 도시한 바와 같이, 반도체층(102)과 중첩되는 영역에서 제1 전극(103a)의 단부와 제2 게이트 전극(105b)의 단부 간의 거리를 오버랩 길이 Lov로 한다. 이때, 오버랩 길이 Lov가 적어도 채널 길이 L보다도 작아지도록, 제2 게이트 전극(105b)이 제공되어 있다. 따라서, 제2 전극(103b) 측의 반도체층(102)에는, 제2 게이트 전극(105b)과 중첩되지 않는 영역(오프셋 영역)이 제공되어 있다.
또한, 제2 게이트 전극(105b)의 측면과 접하여 절연층(108)이 제공되어 있다. 또한 제2 게이트 전극(105b)과 절연층(108)의 상면들이 평탄화되어, 이들 높이들이 개략적으로 서로 일치하는 것이 바람직하다. 적어도 반도체층(102)의 하부를 평탄화함으로써, 반도체층(102)이 두께 및 품질의 균일성이 높아져서, 트랜지스터(100)의 전기 특성의 안정성 및 변동이 개선될 수 있다.
절연층(108)은 가열에 의해 산소를 방출하는 막을 포함하는 것이 바람직하다. 예를 들어, 산소 과잉 영역을 갖는 절연막이 포함된다. 산소 과잉 영역을 갖는 절연막은, 예를 들어 화학양론적 조성에서의 산소보다도 더 높은 비율로 산소를 포함하는 산화 절연막인 것이 바람직하다. 이러한 산화 절연막은, 가열에 의해 산소의 일부가 방출된다.
트랜지스터(100)에서, 반도체층(102)이 제2 게이트 전극(105b)과 중첩하지 않는 영역을 가지므로; 트랜지스터(100)의 제조 공정에서의 열처리에 의해, 절연층(108)로부터 방출된 산소가 절연층(106)을 통해 반도체층(102)에 공급되어, 반도체층(102) 내의 산소 결손이 보충 및 저감될 수 있다.
도 15의 (c)에 도시한 바와 같이, 트랜지스터(100)의 채널 폭 방향으로의 단면에 있어서, 반도체층(102)은 제1 게이트 전극(105a)과 제2 게이트 전극(105b)에 둘러 싸여진다. 제1 게이트 전극(105a)은 반도체층(102)의 상면뿐만 아니라, 채널 폭 방향으로의 단부도 덮도록 제공되어 있다. 이러한 구조로 인해, 제1 게이트 전극(105a)로부터의 전계가 반도체층(102)에 대하여 세로 방향뿐만 아니라 가로 방향으로도 인가되고; 따라서 반도체층(102)에 채널이 형성되는 영역이 확대되고, 트랜지스터(100)의 온 전류가 더욱 증대될 수 있다.
[구성 요소]
이하에서는, 트랜지스터(100)의 각 구성 요소에 대하여 설명한다.
<반도체층>
반도체층(102)으로서 산화물 반도체를 사용하는 경우, 인듐 및 아연 중 적어도 하나를 포함하는 산화물 반도체를 사용하는 것이 바람직하다. 대표적으로는, In-Ga-Zn계 금속 산화물 등을 들 수 있다. 실리콘보다도 밴드 갭이 넓게, 그리고 캐리어 밀도가 작은 산화물 반도체를 사용하는 것이, 오프 상태의 누설 전류를 억제할 수 있기 때문에 바람직하다.
반도체층(102)은 산화물 반도체 막의 단층 또는 조성이 다른 산화물 반도체 막의 적층일 수 있다.
예를 들어, 2개의 산화물 반도체 막이 적층되고 이들 산화물 반도체 막 중 제1 게이트 전극(105a)에 가까운 산화물 반도체 막은 그의 전도대의 하단부에서의 에너지가 하층의 다른 산화물 반도체 막보다도 높은 재료를 포함한다. 대안적으로, 3개의 산화물 반도체 막이 적층되고, 이들 3개의 반도체 막 중 중간 층에 있는 산화물 반도체 막은 그의 전도대의 하단부에서의 에너지가 다른 산화물 반도체 막보다 낮은 재료를 포함한다. 이러한 구조로 인해, 하단부 전도대에서의 에너지가 가장 낮은 산화물 반도체 막에 주로 채널이 형성된다.
산화물 반도체 막에 In-M-Zn 산화물을 사용한 경우, 막 내의 M에 대한 In의 원자수비의 비율이 커질수록, 전도대 하단부에서의 에너지가 더 저감될 수 있다. Zn의 비율이 커질수록, 결정 구조의 안정성이 더 높아질 수 있다. M의 비율이 커질수록, 산화물 반도체 막으로부터의 산소의 방출이 억제될 수 있다.
주로 채널이 형성되고 주된 전류 경로로서 기능하는 산화물 반도체 막에 접하도록, 그리고 동일한 구성 원소를 포함하도록 산화물 반도체 막이 제공되고; 따라서 막의 계면 준위의 생성이 억제되어, 트랜지스터의 전기 특성에 있어서의 신뢰성이 향상될 수 있다. 또한, 주로 채널이 형성되는 산화물 반도체 막과 접하여 제공되는 산화물 반도체 막에는, M의 원자수비가 큰 재료를 사용하여, 주로 채널이 형성되는 산화물 반도체 막 내의 산소 결손을 저감할 수 있다.
반도체층(102)에 사용할 수 있는 산화물 반도체의 바람직한 모드와 그의 형성 방법에 대한 상세는 하기의 실시 형태에서 설명된다는 점에 유의해야 한다.
산화물 반도체 이외의 반도체로서, 실리콘의 이외에, 탄화 실리콘, 질화 갈륨 또는 다이아몬드 등의 실리콘보다도 밴드 갭이 큰 반도체를 사용할 수 있다.
이하에서는 특별히 언급하지 않는 한, 반도체층(102)에 산화물 반도체를 사용한 경우에 대하여 설명한다.
<기판>
재료가 적어도 공정 중에 열에 견딜 수 있는 정도의 내열성을 갖는 한, 기판(101)의 재질 등의 특성에 특별한 제한은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 또는 이트리아-안정화 지르코니아(YSZ) 기판은, 기판(101)으로서 사용될 수 있다. 대안적으로, 실리콘, 탄화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 만들어진 화합물 반도체 기판, SOI 기판 등이 기판(101)으로서 사용될 수 있다.
또한, 각종 반도체 기판 또는 SOI 기판 위에 반도체 소자가 제공되는 구성 요소는 기판(101)으로서 사용될 수 있다. 이 경우, 기판(101) 위에는 층간 절연 층을 사이에 두고 트랜지스터(100)를 형성한다. 이 경우 트랜지스터(100)는, 층간 절연층 내에 매립된 접속 전극에 의해, 제1 게이트 전극(105a), 제2 게이트 전극(105b), 제1 전극(103a), 및 제2 전극(103b) 중 적어도 하나가, 상기 반도체 소자에 전기적으로 접속되는 구성을 가질 수 있다. 반도체 소자 위에 층간 절연 층을 사이에 두고 트랜지스터(100)를 형성하는 것은, 트랜지스터(100) 및 반도체 소자가 동일 평면 위에 형성되는 경우에 비하여 점유 면적을 축소할 수 있게 한다.
<게이트 전극>
제1 게이트 전극(105a) 및 제2 게이트 전극(105b)은, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 금속; 또는 이들 임의의 금속을 성분으로서 포함하는 합금; 이들 임의의 금속을 조합하여 포함하는 합금 등을 사용하여 형성될 수 있다. 또한, 망간 및 지르코늄으로부터 선택된 하나 이상의 금속이 사용될 수 있다. 대안적으로, 인 등의 불순물 원소로 도핑된 다결정 실리콘으로 대표되는 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용할 수 있다. 또한, 제1 게이트 전극(105a) 및 제2 게이트 전극(105b)은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄 막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄 막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막, 알루미늄막 및 티타늄막이 이 순서대로 적층되는 3층 구조 등이 주어질 수 있다. 대안적으로, 알루미늄과, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 금속을 포함하는 합금막; 또는 이 합금막의 질화막이 사용될 수 있다.
또한, 제1 게이트 전극(105a) 및 제2 게이트 전극(105b)은 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성의 도전성 재료를 사용하여 형성될 수도 있다. 또한, 상기 투광성의 도전성 재료와 상기 금속을 사용하여 형성된 적층 구조를 가질 수도 있다.
또한, 제1 게이트 전극(105a)과 절연층(104)의 사이 또는 제2 게이트 전극(105b)과 절연층(106)의 사이에는, In-Ga-Zn계 산질화물 반도체 막, In-Sn계 산질화물 반도체 막, In-Ga계 산질화물 반도체 막, In-Zn계 산질화물 반도체 막, Sn계 산질화물 반도체 막, In계 산질화물 반도체 막, 금속 질화막(InN, ZnN 등) 등이 제공될 수 있다. 이들 막은 각각 5 eV 이상, 바람직하게는 5.5 eV 이상의 일함수를 갖는데, 이는 산화물 반도체의 전자 친화력보다도 크다. 따라서, 산화물 반도체를 포함하는 트랜지스터의 역치 전압을 플러스 방향으로 시프트할 수 있고, 소위 노멀리-오프 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산질화물 반도체 막으로서는, 적어도 반도체층(102)보다 높은 질소 농도를 갖는 In-Ga-Zn계 산질화물 반도체 막, 구체적으로는 7 원자％ 이상의 질소 농도를 갖는 In-Ga-Zn계 산질화물 반도체 막을 사용한다.
<게이트 절연층>
절연층(104 및 106)들 각각은 게이트 절연층으로서 기능한다.
절연층(104 및 106)들은 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, Ga-Zn계 금속 산화물, 질화 실리콘 등에서 하나 이상을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
또한, 절연층(104 및 106)들은, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성될 수 있다.
특정한 재료를 게이트 절연층에 사용하면, 특정한 조건에서 게이트 절연층에 전자가 포획되어, 역치 전압을 증대시킬 수 있다. 예를 들어, 산화 실리콘과 산화 하프늄의 적층막과 같이, 게이트 절연층의 일부는 산화 하프늄, 산화 알루미늄, 및 산화 탄탈 등, 많은 전자 포획 준위를 갖는 재료를 사용하고, 게이트 전극의 전위가 소스 전극 또는 드레인 전극의 전위보다 더 높은 상태가, 1초 이상, 대표적으로는 1분 이상 더 높은 온도(반도체 장치의 동작 온도 또는 저장 온도보다도 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하의 온도)에서 유지된다. 따라서, 전자는 반도체층으로부터 게이트 전극으로 이동하고, 일부 전자는 전자 포획 준위에 의해 포획된다.
이렇게 전자 포획 준위에 의해 필요한 양의 전자가 포획되는 트랜지스터에서, 역치 전압은 플러스 방향으로 시프트된다. 게이트 전극의 전압 제어에 의해, 전자의 포획 양을 제어할 수 있고, 따라서 역치 전압을 제어할 수 있다. 또한, 전자를 포획하게 하는 처리는, 트랜지스터의 제조 과정에서 행해질 수 있다.
예를 들어, 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 배선 메탈의 형성 후, 또는 전공정 처리(웨이퍼 처리) 후, 또는, 웨이퍼 다이싱 단계 후, 패키징, 등의 후에, 공장 출하전의 임의의 단계에서 처리가 행해지는 것이 바람직하다. 모든 경우에도, 트랜지스터는 그 후에 125℃ 이상의 온도에서 1시간 이상 노출되지 않는 것이 바람직하다.
<제1 전극 및 제2 전극>
제1 전극(103a) 및 제2 전극(103b)은 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈륨 및 텅스텐 등 임의의 금속들, 또는 이들 금속을 주성분으로 하는 합금을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리- 마그네슘-알루미늄 합금 막 위에 구리막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화 티타늄 막, 알루미늄막 또는 구리막, 및 티타늄막 또는 질화 티타늄 막을 이 순서대로 적층하는 3층 구조, 몰리브덴 막 또는 질화 몰리브덴 막, 알루미늄막 또는 구리막, 및 몰리브덴 막 또는 질화 몰리브덴 막을 이 순서대로 적층하는 3층 구조 등이 주어질 수 있다. 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용할 수 있다는 점에 유의해야 한다.
<절연층>
절연층(106) 및 절연층(108) 각각은 반도체층(102)에 산소를 공급하는 기능 이외에, 기판(101)에 함유되는 불순물이 확산하는 것을 방지하는 기능을 가질 수 있다.
절연층(106) 및 절연층(108) 각각은 화학양론적 조성에서의 산소보다도 많은 비율로 산소를 포함하는 산화물 절연막을 사용하여 형성되는 것이 바람직하다. 화학양론적 조성에서의 산소보다도 많은 비율로 산소를 포함하는 산화물 절연막으로부터 가열에 의해 일부의 산소가 방출된다. 화학양론적 조성에서의 산소보다도 많은 비율로 산소를 포함하는 산화물 절연막은, 열 탈착 분광학(TDS: Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다. 상기 TDS 분석 시에 있어서의 기판 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다는 점에 유의해야 한다.
이러한 산화 절연막을 절연층(106 및 108)에 사용함으로써, 제조 공정 중의 가열 처리 등을 통해 반도체층(102)에 산소를 공급하는데, 이는 반도체층(102) 내의 산소 결손을 저감할 수 있다.
절연층(107)에 대해서는, 상대적으로 산소에 불침투성인 재료를 사용할 수 있다. 또한, 절연층(107)이 상대적으로 수소나 물에 불침투성인 것이 바람직하다. 절연층(107)에 사용할 수 있는, 상대적으로 산소에 불침투성인 재료로서는, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 또는 산화질화 하프늄 등의 절연 재료를 사용할 수 있다. 특히, 산소, 수소 및 물에 불침투성인 재료가 사용될 수 있다. 절연층(107)에 이러한 재료를 사용함으로써, 절연층(106 및 108)으로부터 방출된 산소의 외부에의 확산과, 외부로부터 반도체층(102) 등에의 수소, 물 등의 침입을 둘 다 억제할 수 있다.
절연층(107)의 하층에, 절연층(106)과 마찬가지의 방식으로 산소를 방출하는 층을 제공할 수 있다는 점에 유의해야 한다. 절연층(107) 위에 배선 등의 구성 요소를 제공하는 경우, 절연층(107) 위에는 평탄화층으로서 기능하는 절연 층을 제공할 수 있다.
이상은 각 구성 요소에 관한 설명이다.
[변형예]
이하에서는, 트랜지스터(100)의 구성과는 부분적으로 다른 트랜지스터의 구성예에 대하여 설명한다. 이미 설명된 부분에 대한 설명은 생략하고, 다른 부분에 대해서는 상세하게 설명한다는 점에 유의해야 한다. 구성 요소의 위치나 형상이 상기 예에서와는 다른 경우에도, 그의 기능이 상기 예에서와 동일한 기능을 갖는 한 동일한 참조 번호를 사용하고, 그 상세한 설명을 생략하는 경우가 있다.
<변형예 1>
도 16의 (a)는 이하에서 예로서 설명된 트랜지스터의 단면 개략도이다. 상면 개략도에 대해서는 도 15의 (a)를 원용할 수 있다는 점에 유의해야 한다. 도 16의 (a)에 나타내는 트랜지스터는 절연층(104)의 형상에 있어서 트랜지스터(100)와는 상이하다. 구체적으로는, 절연층(104)의 일부가 절연층(106)과 접하고, 절연층(104)의 일부는 제1 전극(103a) 및 제2 전극(103b)의 상면을 덮는다.
이러한 구성으로 인해, 게이트 전극(105a)의 가공 시에 절연층(104)이 에칭 스토퍼로서 기능할 수 있어, 에칭 공정에서 제1 전극(103a) 및 제2 전극(103b)의 의도 하지 않는 박막화를 억제할 수 있다.
<변형예 2>
본 발명의 한 실시 형태의 반도체 장치는, 산화물 반도체층과, 상기 산화물 반도체층과 중첩되는 절연층과의 사이에, 산화물 반도체층을 구성하는 금속 원소 중 적어도 하나의 금속 원소를 구성 원소로서 포함하는 산화물층을 포함하는 것이 바람직하다. 이에 의해, 산화물 반도체층과, 상기 산화물 반도체층과 중첩되는 절연층과의 계면에 트랩 준위가 형성되는 것을 억제할 수 있다.
즉, 본 발명의 한 실시 형태는, 적어도 채널 형성 영역에서의 상면 또는 저면, 또는 그들 양쪽이, 산화물 반도체층와의 계면에서의 계면 준위의 형성을 방지하는 배리어막으로서 기능하는 산화물층에 접하는 구성을 갖는 것이 바람직하다. 이러한 구성으로 인해, 산화물 반도체층에 있어서 캐리어의 생성 요인이 되는 산소 결손의 생성 및 불순물의 혼입을 억제할 수 있다. 따라서, 고순도 진성화 산화물 반도체층이 얻어질 수 있다. 고순도 진성화 산화물 반도체층을 얻는 것은 산화물 반도체층을 진성 또는 실질적으로 진성의 산화물 반도체층이 되도록 순도화 또는 실질적으로 순도화하는 것을 말한다. 이에 의해, 해당 산화물 반도체층을 포함하는 트랜지스터의 전기 특성 변동을 억제할 수 있고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 명세서 등에 있어서, 산화물 반도체층이 실질적으로 진성이라고 할 경우, 산화물 반도체층의 캐리어 밀도는, 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만이라는 점에 유의해야 한다. 고순도 진성화 산화물 반도체층으로 인해, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
보다 구체적으로는, 예를 들어 이하의 구성이 채택될 수 있다.
도 16의 (b)는, 이하에서 예로서 설명된 트랜지스터의 단면 개략도이다. 상면 개략도에 대해서는 도 15의 (a)를 원용할 수 있다는 점에 유의해야 한다. 도 16의 (b)에 나타내는 트랜지스터는, 주로 제1 산화물층(121) 및 제2 산화물층(122)이 포함된다는 점에서 상기 변형예 1에서의 트랜지스터와는 상이하다.
제1 산화물층(121)은 절연층(106)과 반도체층(102)의 사이에 제공되어 있다.
제2 산화물층(122)은 반도체층(102)과 절연층(104)의 사이에 제공되어 있다. 보다 구체적으로는, 제2 산화물층(122)의 상면이 제1 전극(103a) 및 제2 전극(103b)의 하면 및 절연층(104)의 하면에 접하여 있다.
제1 산화물층(121) 및 제2 산화물층(122) 각각은 반도체층(102) 내에도 포함되는 하나 이상의 금속 원소를 포함하는 산화물을 포함한다.
반도체층(102)과 제1 산화물층(121) 간의 경계 및 반도체층(102)과 제2 산화물층(122) 간의 경계가 불명료한 경우가 있다는 점에 유의해야 한다.
예를 들어, 제1 산화물층(121) 및 제2 산화물층(122)은 In 또는 Ga를 포함하고; 대표적으로는, 반도체층(102)보다도 전도대 최소의 에너지 준위가 진공 준위에 더 가까운 In-Ga계 산화물, In-Zn계 산화물, 또는 In-M-Zn계 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf) 등의 재료를 사용한다. 대표적으로는, 제1 산화물층(121) 또는 제2 산화물층(122)의 전도대 최소의 에너지와, 반도체층(102)의 전도대 최소의 에너지와의 차이는, 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상 및 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하인 것이 바람직하다.
반도체층(102)이 사이에 개재되어 있는 제1 산화물층(121) 및 제2 산화물층(122)에, 반도체층(102)의 것보다 많은 Ga(안정제 기능을 하는) 함유량을 갖는 산화물을 사용하는데, 이 경우 반도체층(102)으로부터의 산소의 방출을 억제할 수 있다.
예를 들어, 반도체층(102)에, In:Ga:Zn의 원자수비가 1:1:1 또는 3:1:2인 In-Ga-Zn계 산화물을 사용한 경우, 제1 산화물층(121) 또는 제2 산화물층(122)에는, In:Ga:Zn의 원자수비가 1:3:2, 1:3:4, 1:3:6, 1:6:4, 1:6:8, 1:6:10 또는 1:9:6인 In-Ga-Zn계 산화물을 사용할 수 있다. 반도체층(102), 제1 산화물층(121) 및 제2 산화물층(122) 각각의 원자수비는, 오차로서 임의의 상기 원자수비의 ±20%의 범위 내에서 변동할 수 있다는 점에 유의해야 한다. 제1 산화물층(121)과 제2 산화물층(122)에 대해서는, 조성이 동일한 재료 또는 조성이 다른 재료를 사용할 수 있다.
또한, 반도체층(102)에 In-M-Zn계 산화물을 사용한 경우, 반도체층(102)으로서 기능하는 반도체 막을 성막하기 위한 타깃에는, 다음의 조건들을 만족하는 원자수비로 금속 원소를 함유하는 산화물을 사용하는 것이 바람직하다. 타깃 내의 금속 원자의 원자수비가 In:M:Zn=x1:y1:z1로 주어지면, x1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이다. z1/y1이 6 이하이면, 후술하는 CAAC-OS 막이 쉽게 형성된다는 점에 유의해야 한다. 타깃 내의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:1:1, In:M:Zn=3:1:2, 등이 있다.
제1 산화물층(121) 및 제2 산화물층(122)에 In-M-Zn계 산화물을 사용한 경우, 제1 산화물층(121) 및 제2 산화물층(122)으로서 기능하는 산화물 막을 성막하기 위한 타깃에는, 다음의 원자수비로 금속 원소를 함유하는 산화물을 사용하는 것이 바람직하다. 타깃 내의 금속 원자의 원자수비가 In:M:Zn=x2:y2:z2로 주어지면, x2/y2는 x1/y1 미만이고, z2/y2는 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 것이 바람직하다. z2/y2가 6 이하이면, 후술하는 CAAC-OS 막이 용이하게 형성된다는 점에 유의해야 한다. 타깃 내의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
제1 산화물층(121) 및 제2 산화물층(122)에, 반도체층(102)의 것보다 전도대 최소의 에너지 준위가 진공 준위에 더 가까운 재료를 사용함으로써, 반도체층(102)에 주로 채널이 형성되어, 반도체층(102)이 주요 전류 경로로서 기능한다. 이와 같이, 채널이 형성되는 반도체층(102)을, 동일한 금속 원소를 포함하는 제1 산화물층(121)과 제2 산화물층(122) 사이에 개재하면, 이들 층 사이의 계면 준위의 생성이 억제되어, 트랜지스터의 전기 특성에 있어서의 신뢰성이 향상된다.
이것에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(예를 들면, 전계 효과 이동도 및 역치 전압)에 따라서 적절한 조성의 재료가 사용될 수 있다는 점에 유의해야 한다. 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 반도체층(102), 제1 산화물층(121) 및 제2 산화물층(122) 각각의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.
여기서, 반도체층(102)의 두께는, 제1 산화물층(121)보다도 두꺼운 것이 바람직하다. 반도체층(102)이 두꺼울수록, 트랜지스터의 온 전류를 높일 수 있다. 제1 산화물층(121)의 두께는 반도체층(102)과의 계면에서의 계면 준위의 생성이 억제되는 한 적절하게 설정될 수 있다. 예를 들어, 반도체층(102)의 두께는, 제1 산화물층(121)의 두께보다 크고, 바람직하게는 제1 산화물층(121)의 두께보다 2배 이상, 보다 바람직하게는 4배 이상, 보다 바람직하게는 6배 이상이다. 트랜지스터의 온 전류를 높일 필요가 없을 경우에는 상기를 적용하지 않고, 제1 산화물층(121)의 두께가 반도체층(102)의 두께 이상일 수도 있다는 점에 유의해야 한다.
제2 산화물층(122)의 두께는 제1 산화물층(121)과 마찬가지로, 반도체층(102)과의 계면에서의 계면 준위의 생성이 억제되는 한 적절하게 설정될 수 있다. 예를 들어, 제2 산화물층(122)의 두께는 제1 산화물층(121)과 동등한 또는 그 이하의 두께로 설정될 수 있다. 두꺼운 제2 산화물층(122)은 제1 게이트 전극(105a)에 의한 전계가 반도체층(102)에까지 연장되기 어렵게 만들기 때문에, 제2 산화물층(122)은 작은 두께를 갖는 것이 바람직하다. 예를 들어, 제2 산화물층(122)은 반도체층(102)의 두께보다도 더 얇을 수 있다. 제2 산화물층(122)의 두께는 이것에 한정되지 않고, 절연층(104)의 내압 등을 고려하여 트랜지스터의 구동 전압에 따라서 적절히 설정될 수 있다.
여기서, 반도체층(102)이 다른 구성 원소(예를 들어, 산화 실리콘막을 포함하는 절연층)를 포함하는 절연층과 접하는 경우, 이들 2개의 층들의 계면에 계면 준위가 형성되는 경우가 있고, 해당 계면 준위는 채널을 형성한다. 이러한 경우, 역치 전압이 다른 제2 트랜지스터가 출현되어, 트랜지스터의 외관상 역치 전압이 변동한다. 그러나, 본 구성의 트랜지스터에 있어서, 반도체층(102)을 구성하는 금속 원소를 일종 이상 포함하는 제1 산화물층(121)이 제공되는데, 이는 제1 산화물층(121)과 반도체층(102)과의 계면에 계면 준위가 형성되기 어렵게 한다. 따라서, 제1 산화물층(121)의 제공은, 역치 전압 등, 트랜지스터의 전기 특성의 변화 및 변동을 저감할 수 있게 한다.
절연층(104)과 반도체층(102)과의 계면에 채널이 형성되는 경우, 해당 계면에서 계면 산란이 일어나고, 트랜지스터의 전계 효과 이동도가 저하된다. 그러나, 본 구성의 트랜지스터에 있어서, 제2 산화물층(122)이 반도체층(102)을 구성하는 금속 원소를 일종 이상 포함하기 때문에, 반도체층(102)과 제2 산화물층(122)과의 계면에서는 캐리어의 산란이 일어나기 어렵고, 따라서 트랜지스터의 전계 효과 이동도가 높아질 수 있다.
<변형예 3>
도 16의 (c)는 이하에 예로서 설명된 트랜지스터의 단면 개략도이다. 상면 개략도에 대해서는 도 15의 (a)를 원용할 수 있다는 점에 유의해야 한다. 도 16의 (c)의 트랜지스터는, 주로 제2 산화물층(122)의 형상에 있어서, 상기 변형예 2에서의 트랜지스터와는 상이하다.
제2 산화물층(122)의 하면은 제1 전극(103a) 및 제2 전극(103b)의 상면에 접하여 있다. 또한, 제1 전극(103a) 및 제2 전극(103b)이 제공되어 있지 않은 영역에서, 제2 산화물층(122)은 반도체층(102)의 상면에 접하여 있다.
도 16의 (c)에 나타내는 구성에서는, 제2 산화물층(122) 및 절연층(104)의 상면 형상이, 제1 게이트 전극(105a)의 상면 형상과 개략적으로 일치하도록, 제2 산화물층(122), 절연층(104), 및 제1 게이트 전극(105a)은 동일한 포토마스크를 사용하여 처리된다.
본 명세서 등에 있어서, "(2개 이상의 층들의) 상면 형상이 개략적으로 동일함"이란, 적층된 2개 이상의 층들의 윤곽이 적어도 부분적으로 서로 중첩되는 것을 의미한다. 예를 들어, 그러한 표현에 의해 나타내진 것은 동일한 마스크 패턴을 사용하여 처리되거나 부분적으로 동일한 마스크 패턴을 사용하여 처리된 상층과 하층을 포함한다. 그러나, 일부 경우에는, 그러한 상층과 하층의 윤곽이 서로 완전히 중첩되지 않고; 예를 들어, 상층의 에지는 하층의 에지보다 내/외측에 있을 수 있다. "(2개 이상의 층들의) 상면 형상이 개략적으로 동일함"이란 표현은, 그러한 경우들에 적용할 수 있다.
이러한 구성으로 인해, 제1 전극(103a) 및 제2 전극(103b) 각각과, 채널이 형성되는 반도체층(102)과의 접촉 면적을 증대시킬 수 있어, 그 접촉 저항이 저감될 수 있다. 그 결과, 트랜지스터의 온 전류가 증대될 수 있다.
이상은 변형예에 관한 설명이다.
[제조 방법의 예]
이하에서는, 도 15의 (a) 내지 (c)에 도시한 트랜지스터(100)의 제조 방법의 일례에 대해서, 도면을 참조하여 설명한다. 도 17의 (a) 내지 (e)는 트랜지스터(100)를 제조하기 위한 방법에서의 단계를 각각 설명하는 단면 개략도이다.
<제2 게이트 전극의 형성>
먼저, 기판(101) 위에 도전막을 성막한다. 포토리소그래피법 등을 사용하여 도전막 위에 레지스트 마스크를 형성하고, 도전막의 불필요한 부분을 에칭에 의해 제거한 다음, 레지스트 마스크를 제거한다. 이러한 방식으로, 제2 게이트 전극(105b)을 형성할 수 있다.
도전막은, 예를 들어 스퍼터링법, 증착법, 화학 증착법(CVD: Chemical Vapor Deposition) 등에 의해 성막될 수 있다.
도전막의 성막 전에, 기판(101) 위에는 배리어층으로서 기능하는 절연층을 형성할 수 있다.
실시 형태 1에서 예시된, 제3 게이트 전극(105c)이 제공되는 구성의 경우에, 제3 게이트 전극(105c)은 제2 게이트 전극(105b)과 동일한 공정에서 동시에 형성될 수 있다. 제2 게이트 전극(105b)과 제3 게이트 전극(105c)은 다른 공정에서 별개로 형성될 수 있다. 예를 들어, 제2 게이트 전극(105b) 또는 제3 게이트 전극(105c)은 절연층(108) 아래에 형성될 수 있다.
레지스트 마스크를 형성에 사용하는 광으로서는, i선(365nm의 파장)의 광, g선(436nm의 파장)의 광, h선(405nm의 파장), 또는 이들 i선, g선 및 h선을 혼합시킨 광을 사용할 수 있다. 대안적으로, 자외선, KrF 레이저광 또는 ArF 레이저광 등을 사용할 수도 있다. 또한, 액침 노광 기술에 의해 노광을 행할 수 있다. 또한, 노광에 사용하는 광으로서, 극자외광(EUV: Extreme Ultra-Violet)이나 X선을 사용할 수 있다. 노광에 사용하는 광 대신에, 전자 빔을 사용할 수도 있다. 극 자외광(EUV), X선 또는 전자 빔을 사용하는 것은, 매우 미세한 가공이 가능하게 되기 때문에 바람직하다. 전자 빔 등의 빔을 주사함으로써 노광을 행하는 경우에는, 포토마스크는 불필요하다.
그 다음, 절연막을 성막한다. 해당 절연막은 제2 게이트 전극(105b)보다도 두껍게 형성하는 것이 바람직하다. 계속해서, 제2 게이트 전극(105b)의 상면이 노출되도록, 해당 절연막에 대하여 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 사용하여 평탄화 처리를 행함으로써, 절연층(108)을 형성할 수 있다(도 17의 (a)).
절연층(108)이 될 절연막은, 스퍼터링법, CVD법, 분자 빔 에피택시(MBE: Molecular Beam Epitaxy)법, 원자 층 증착(ALD: Atomic Layer Deposition)법, 펄스 레이저 증착(PLD: Pulsed Laser Deposition)법 등을 사용하여 형성될 수 있다.
절연층(108)에 산소를 과잉으로 함유시키기 위해서는, 예를 들어 산소 분위기 하에서 절연층(108)이 될 절연막을 성막할 수 있다. 대안적으로, 성막된 절연막에 산소를 도입하는 방식으로 절연막에 산소를 과잉으로 함유시킬 수 있다. 양쪽의 방법을 조합할 수도 있다.
예를 들어, 성막된 절연막에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)을 도입하여, 산소를 과잉으로 함유하는 영역을 형성한다. 산소는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 주입법, 플라즈마 처리 등에 의해 도입될 수 있다.
산소를 도입하는 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소를 도입하는 처리에 있어서, 산소를 포함하는 가스에 희가스 등의 희석 가스를 포함시킬 수 있다.
여기에서는, 절연막 형성 이전에 제2 게이트 전극(105b)을 형성하는 방법을 설명했지만; 절연층(108)이 될 절연막을, 제2 게이트 전극(105b)의 형성 이전에 형성할 수 있다. 그 경우에, 기판(101) 위에 해당 절연막을 성막하고, 포토리소그래피법 등에 의해 레지스트 마스크를 형성하고, 절연막의 불필요한 부분을 에칭에 의해 제거하고, 제2 게이트 전극(105b)이 제공되는 위치에 오목부를 형성한다. 그 후, 해당 오목부를 매립하도록 도전막을 성막하고, 절연막의 상면이 노출되도록 평탄화 처리를 행함으로써, 절연층(108)과 제2 게이트 전극(105b)을 형성할 수 있다.
<절연층의 형성>
계속해서, 절연층(106)을 형성한다. 절연층(106)은 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다.
절연층(106)은 상기 절연층(108)과 마찬가지의 방법으로 산소를 과잉으로 함유시키는 것이 바람직하다.
<반도체층의 형성>
계속해서, 절연층(106) 위에 반도체 막을 성막한다. 포토리소그래피법 등을 사용하여 반도체 막 위에 레지스트 마스크를 형성하고, 반도체 막의 불필요한 부분을 에칭에 의해 제거한 다음, 레지스트 마스크를 제거한다. 따라서, 섬 형상의 반도체층(102)을 형성할 수 있다(도 17의 (b)).
반도체 막은, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등에 의해 형성될 수 있다. 대안적으로, 졸겔법, 스프레이법, 또는 미스트법 등, 액상의 재료를 사용한 박막 형성 기술을 사용할 수도 있다. 반도체 막은, 스퍼터링법에 의해 형성되는 것이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 특히, 성막 시에 발생하는 티끌을 저감할 수 있고 막 두께도 균일할 수 있기 때문에, DC 스퍼터링법을 사용하는 것이 바람직하다.
반도체 막의 성막 후, 가열 처리를 행할 수 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로, 불활성 가스 분위기, 산화성 가스를 10 ppm 이상 포함하는 분위기 또는 감압 상태에서 행해질 수 있다. 또한, 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 방출한 산소를 보충하기 위하여 산화성 가스를 10 ppm 이상 포함하는 분위기에서 다른 가열 처리를 행하는 방식으로 행할 수 있다. 가열 처리에 의해, 절연층(108)이나 절연층(106)으로부터 반도체 막(또는 반도체층(102))에 산소가 공급되는데, 이는 반도체층(102)에 포함되는 산화물 반도체 내의 산소 결손을 저감할 수 있게 한다. 가열 처리는, 반도체 막을 성막한 직후에 행해질 수 있거나, 반도체 막을 섬 형상의 반도체층(102)으로 처리한 후에 행할 수 있다.
레지스트 마스크가 되는 레지스트막을 형성하기 전에, 피가공막(이 경우, 반도체 막)과 레지스트막 간의 밀착성을 개선하는 기능을 갖는 유기 수지막을 형성할 수 있다. 해당 유기 수지막은, 스핀 코트법 등의 방법에 의해 막 아래에 단차를 피복하도록 형성될 수 있고, 따라서 해당 유기 수지막 위의 레지스트 마스크의 두께의 변동을 저감할 수 있다. 특히, 미세한 가공을 행하는 경우에는, 해당 유기 수지막에는, 노광을 위한 광의 반사를 방지하는 기능을 갖는 막으로서 기능하는 재료를 사용하는 것이 바람직하다. 이러한 기능을 갖는 유기 수지막의 예로서는, 저면 반사 방지 코팅(BARC: Bottom Anti-Reflection Coating) 막이 있다. 해당 유기 수지막은, 레지스트 마스크의 제거와 동시에 또는 레지스트 마스크를 제거한 후에 제거할 수 있다.
반도체 막을 에칭하기 위해 사용된 마스크로서, 무기 막 또는 금속막으로부터 이루어지는 하드 마스크를 사용할 수 있다. 예를 들어, 반도체 막 위에 무기 막 또는 금속막을 성막하고, 해당 무기 막 또는 금속막을, 레지스트 마스크를 사용해서 에칭하여 섬 형상으로 가공해서, 하드 마스크를 형성한다. 그 후, 하드 마스크를 마스크로 사용하여 반도체 막을 에칭하고, 하드 마스크를 제거함으로써, 섬 형상의 반도체층을 형성할 수 있다. 특히 미세한 가공을 행하는 경우에는, 하드 마스크를 사용함으로써 레지스트의 사이드-에칭에 따른 패턴 폭의 축소 등을 억제하고, 안정된 형상을 얻을 수 있으므로; 트랜지스터(100)의 전기 특성 변동을 저감할 수 있다.
<제1 전극 및 제2 전극의 형성>
계속해서, 절연층(106) 및 반도체층(102) 위에 도전막을 성막한다. 포토리소그래피법 등을 사용하여 도전막 위에 레지스트 마스크를 형성하고, 도전막의 불필요한 부분을 에칭에 의해 제거한 다음, 레지스트 마스크를 제거한다. 이러한 방식으로, 제1 전극(103a) 및 제2 전극(103b)를 형성할 수 있다(도 17의 (c)).
도전막은, 스퍼터링법, 증착법, CVD법 등에 의해 성막할 수 있다.
여기서, 일부 경우에는, 도전막의 에칭시에, 반도체층(102)의 상부 일부가 에칭되어, 제1 전극(103a) 및 제2 전극(103b)이 반도체층(102)과 중첩되지 않는 부분의 두께를 저감한다. 이러한 이유로, 반도체층(102)으로서 기능하는 반도체 막은, 에칭되는 두께를 고려하여 미리 두껍게 형성해 두는 것이 바람직하다.
<게이트 절연층 및 제1 게이트 전극의 형성>
계속해서, 반도체층(102), 제1 전극(103a), 제2 전극(103b) 및 절연층(106) 위에 절연막을 성막한다. 또한, 해당 절연막 위에 도전막을 성막한다.
해당 절연막은 후에 절연층(104)으로서 기능한다. 해당 절연막은, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 해당 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하는 것은, 피복성을 향상시킬 수 있기 때문에 바람직하다.
해당 도전막은, 후에 제1 게이트 전극(105a)으로서 기능한다. 해당 도전막은, 예를 들어 스퍼터링법, 증착법, CVD법 등에 의해 성막할 수 있다.
계속해서, 포토리소그래피법 등을 이용하여 도전막 위에 레지스트 마스크를 형성한다. 그 후, 도전막과 절연막의 불필요한 부분을 이 순서대로 제거한다. 그 후, 레지스트 마스크를 제거함으로써, 제1 게이트 전극(105a) 및 절연층(104)을 형성할 수 있다(도 17의 (d)).
대안적으로, 도전막을 에칭하여 제1 게이트 전극(105a)을 형성한 후에 레지스트 마스크를 제거한 다음, 제1 게이트 전극(105a)을 하드 마스크로서 사용하여 절연층(104)을 가공 처리할 수 있다.
<절연층의 형성>
계속해서, 제1 전극(103a), 제2 전극(103b), 제1 게이트 전극(105a), 절연층(104), 및 절연층(106) 위에 절연층(107)을 형성한다(도 17e).
절연층(107)은 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 절연층(107)을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하는 것은, 피복성이 양호할 수 있기 때문에 바람직하다.
이상의 단계들을 통해, 트랜지스터(100)를 형성할 수 있다.
<가열 처리>
절연층(107)의 형성 후, 가열 처리를 행할 수 있다. 가열 처리에 의해, 절연층(106), 절연층(108), 및 절연층(107)으로부터 반도체층(102)에 산소를 공급할 수 있어, 반도체층(102) 내의 산소 결손을 저감할 수 있다. 이때, 절연층(106), 절연층(108) 및 반도체층(102)으로부터 방출되는 산소가 효과적으로 절연층(107) 내에 갇히고, 해당 산소의 외부로의 방출이 억제된다. 그 때문에, 절연층(106)이나 절연층(108)로부터 방출되고 반도체층(102)에 공급될 수 있는 산소의 양을 증대시킬 수 있어, 반도체층(102) 내의 산소 결손을 효과적으로 저감할 수 있다.
이상은 트랜지스터(100)의 제조 방법예에 관한 설명이다.
본 실시 형태의 적어도 일부는 본 명세서에 설명된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 2에서 예시한 트랜지스터(100)와는 구성의 일부가 다른 트랜지스터의 구성예에 대해서, 도면을 참조하여 설명한다. 이미 설명된 부분에 대한 설명은 생략하고, 다른 부분들에 대해서는 상세하게 설명한다는 점에 유의해야 한다. 구성 요소의 위치나 형상이 상기 예에서와는 다른 경우에도, 구성 요소가 상기 예에서와 동일한 기능을 갖는 한 동일한 참조 번호를 사용하고, 그 상세한 설명을 생략할 경우가 있다.
[구성예 1]
도 18의 (a)는 본 구성예에서 나타내는 트랜지스터(200)의 상면 개략도이다. 도 18의 (b)는 도 18의 (a)의 선 E-F를 따라 절취된 단면 개략도이다.
트랜지스터(200)는, 실시 형태 2에서 예시한 트랜지스터(100)와는, 반도체층(102), 제1 전극(103a), 제2 전극(103b), 절연층(104), 제1 게이트 전극(105a), 제2 게이트 전극(105b)의 상면 형상에서, 그리고 절연층(107) 위의 배선(111a) 및 배선(111b)이 더 제공된다는 점에서 주로 상이하다.
섬 형상의 반도체층(102)은 원형의 상면을 갖고 있다. 제2 전극(103b)은 반도체층(102)과 중첩되는 영역에 개구를 갖는 환상형의 상면을 갖고 있다. 제1 전극(103a)은 제2 전극(103b)의 개구의 내측에 위치한다. 제2 게이트 전극(105b)은 제1 전극(103a)의 적어도 일부 및 반도체층(102)의 일부와 중첩하도록 원형의 상면을 갖고, 제2 게이트 전극(105b)의 일부가 상면으로부터 볼 때 제2 전극(103b)의 외측으로 인출된다. 제1 게이트 전극(105a)은 제1 전극(103a)의 일부, 제2 전극(103b)의 일부 및 반도체층(102)의 일부와 중첩하도록 환상형의 상면을 갖고, 제1 게이트 전극(105a)의 일부가 상면으로부터 볼 때 제2 전극(103b)의 외측으로 인출된다. 제1 게이트 전극(105a)은 제1 전극(103a)과 중첩하는 영역에는 개구를 갖는다. 제1 전극(103a)은 해당 제1 게이트 전극(105a)의 개구와 중첩되는 영역에 제공된 절연층(107)의 개구를 통해 배선(111a)에 전기적으로 접속된다. 제2 전극(103b)은, 제2 전극(103b)의 상부에 제공된 절연층(107)의 개구를 통해 배선(111b)에 전기적으로 접속된다.
이상과 같이, 제1 전극(103a)을 둘러싸도록 제2 전극(103b)을 제공함으로써, 이들 전극들을 평행하게 배치한 경우에 비하여, 트랜지스터(200)의 점유 면적에 대한 채널 폭을 크게 취할 수 있다. 따라서, 보다 큰 드레인 전류를 얻을 수 있다. 이와 같은 구성은, 대전력에 적합한 파워 디바이스에 사용되는 것이 바람직할 수 있다.
또한, 반도체층(102) 및 제1 전극(103a) 각각은 원형 상면을 갖고, 제2 전극(103b)은 반도체층(102) 및 제1 전극(103a)을 둘러싸도록 환상형 상면을 가짐으로써, 원주 방향으로 채널 길이 L이 일정할 수 있다. 반도체층(102)의 상면 형상은 이것에 한정되지 않고, 정사각형 및 직사각형을 포함하는 다각형, 타원형, 또는 코너부가 둥근 다각형일 수 있다. 이때, 제1 전극(103a)과 제2 전극(103b) 간의 거리(채널 길이 L)이 일정해지도록, 제1 전극(103a)과 제2 전극(103b)의 형상 및 위치를 설정할 수 있다.
[구성예 2]
도 19의 (a)는 본 구성예에서 나타내는 트랜지스터(210)의 상면 개략도이다. 도 19의 (b)는 도 19의 (a)의 선 G-H를 따라 절취한 단면 개략도이다.
트랜지스터(210)는 상기 구성예 1에 있어서의 트랜지스터(200)와는, 제1 전극(103a)과 제2 전극(103b)의 기능이 서로 교체되어 있다는 점, 그리고 제2 게이트 전극(105b)의 위치 및 상면 형상에 있어서 주로 상이하다.
제2 게이트 전극(105b)은 환상형 상면을 갖고, 제2 게이트 전극(105b)의 내측의 단부가 반도체층(102)과 중첩하고, 그 외측의 단부가 제1 전극(103a)과 중첩한다.
이와 같은 구성에 있어서도, 트랜지스터(210)의 점유 면적에 대한 채널 폭을 크게 취할 수 있어, 보다 큰 드레인 전류를 얻을 수 있다.
[구성예 3]
도 20의 (a)는 본 구성예에서 나타내는 트랜지스터(220)의 상면 개략도이다. 도 20의 (b)는 도 20의 (a)의 선 I-J를 따라 절취한 단면 개략도이다.
트랜지스터(220)는 상기 구성예 1에 있어서의 트랜지스터(200)와는, 제1 게이트 전극(105a)이 반도체층(102)의 하측(기판(101)측)에 위치하고, 제2 게이트 전극(105b)이 반도체층(102)의 위에 위치하고 있다는 점에서 주로 상이하다.
제1 게이트 전극(105a)은 제1 게이트 전극(105a)과 반도체층(102) 사이에 절연층(106)을 사이에 두고 반도체층(102)보다도 기판(101) 측에 더 가깝게 제공되어 있다. 제1 게이트 전극(105a)은 반도체층(102)보다도 반경이 큰 원형상의 상면을 갖고, 제1 전극(103a), 반도체층(102), 및 제2 전극(103b)의 일부와 중첩하게 제공된다. 즉, 채널 길이 방향에 있어서, 제1 게이트 전극(105a)은 반도체층(102)보다도 길다.
제2 게이트 전극(105b)은 절연층(104) 위에 제공되고, 제1 전극(103a) 위에 개구를 갖는 환상형 상면을 갖는다. 제2 게이트 전극(105b)의 내측의 단부가 제1 전극(103a)과 중첩하고, 그 외측의 단부가 반도체층(102)과 중첩한다.
여기서, 도 20의 (b)에 도시한 바와 같이, 제2 게이트 전극(105b)으로 덮여 있지 않은 반도체층(102)의 상면은 절연층(104)으로 덮여 있는 것이 바람직하다. 반도체층(102) 위에 절연층(104)을 남김으로써, 절연층(107)의 성막 공정에서의 반도체층(102)에의 손상을 억제할 수 있다.
제2 게이트 전극(105b)으로 덮여 있지 않은 반도체층(102)의 영역에서는, 제조 공정에서 가열 처리에 의해 절연층(107)로부터 방출되는 산소는, 절연층(104)을 통해 반도체층(102)의 채널 형성 영역에 공급될 수 있다. 따라서, 반도체층(102) 내의 산소 결손이 저감되어, 트랜지스터(220)의 신뢰성을 향상시킬 수 있다.
도 21의 (a) 및 (b)에 도시한 바와 같이, 환상의 제2 게이트 전극(105b)은 제2 게이트 전극(105b)의 내측의 단부가 반도체층(102)과 중첩하고, 그 외측의 단부가 제2 전극(103b)과 중첩하게 제공될 수 있다는 점에 유의해야 한다.
[구성예 4]
도 22의 (a)는 본 구성예에서 나타내는 트랜지스터(230)의 상면 개략도이다. 도 22의 (b)는 도 22의 (a)의 선 K-L을 따라 절취한 단면 개략도이다.
트랜지스터(230)는 상기 구성예 3에 있어서의 트랜지스터(220)와는, 제3 게이트 전극(105c), 배선(112b) 및 배선(112c)이 포함된다는 점에서 주로 상이하다.
제3 게이트 전극(105c)은 절연층(104) 위에 제공되고, 반도체층(102) 위에 개구를 갖는 환상형 상면을 갖는다. 제3 게이트 전극(105c)의 내측의 단부가 반도체층(102)과 중첩하고, 그 외측의 단부가 제2 전극(103b)과 중첩한다. 제2 게이트 전극(105b) 및 제1 전극(103a)은 제3 게이트 전극(105c)의 개구의 내측에 제공되어 있다.
여기서, 트랜지스터(230)에서, 트랜지스터(220)에서와 같이, 제2 게이트 전극(105b) 및 제3 게이트 전극(105c)으로 덮여 있지 않은 영역에서의 반도체층(102)의 상면은 절연층(104)으로 덮여 있는 것이 바람직하다. 제2 게이트 전극(105b) 및 제3 게이트 전극(105c)으로 덮여 있지 않은 반도체층(102)의 영역에서는, 제조 공정에서 가열 처리에 의해 절연층(107)로부터 방출되는 산소는, 절연층(104)을 통해 반도체층(102)의 채널 형성 영역에 공급되어, 트랜지스터(230)의 신뢰성을 향상시킬 수 있다.
배선(112b) 및 배선(112c)은 배선(111a) 및 배선(111b)과 마찬가지로, 절연층(107) 위에 제공되어 있다. 배선(112b)은 절연층(107)에 제공된 개구를 통해 제2 게이트 전극(105b)에 전기적으로 접속되어 있다. 또한, 배선(112c)은 절연층(107)에 제공된 개구를 통해 제3 게이트 전극(105c)에 전기적으로 접속되어 있다.
도 22의 (a) 및 (b)에서는, 외측으로 인출된 제1 게이트 전극(105a)의 일부가, 배선(112c)과 중첩해서 제공되고, 절연층(107), 절연층(104) 및 절연층(106)에 제공된 개구를 통해 배선(112c)과 제1 게이트 전극(105a)이 서로 전기적으로 접속되어 있다. 따라서, 배선(112c)을 통해 제1 게이트 전극(105a)과 제3 게이트 전극(105c)이 서로 전기적으로 접속되어 있다. 이러한 구성으로 인해, 제1 게이트 전극(105a)과 제3 게이트 전극(105c)에 동일한 전위(신호)를 입력할 수 있다.
여기에서, 배선(112c)은 제1 게이트 전극(105a)이 접하여 있지만; 본 발명은 이것에 한정되지 않고, 절연층(104) 및 절연층(106)에 제공된 개구를 통해 제3 게이트 전극(105c)은 제1 게이트 전극(105a)과 접하여 있을 수 있다. 대안적으로, 제1 전극(103a) 및 제2 전극(103b)과 동일한 도전막을 가공하여 얻어진 배선이나, 제2 게이트 전극(105b) 및 제3 게이트 전극(105c)과 동일한 도전막을 가공하여 얻어진 배선을 통해, 제1 게이트 전극(105a)은 제3 게이트 전극(105c)에 전기적으로 접속될 수 있다.
여기에서, 반도체층(102)의 상면에 접하여 있고 상면으로부터 볼 때 트랜지스터의 내측에 제공되는 전극은 소스 전극으로서 기능하는 제1 전극(103a)이고, 트랜지스터의 외측에 제공되는 전극은 드레인 전극으로서 기능하는 제2 전극(103b)이지만; 이들 전극에 입력되는 전위를 교체함으로써, 그 기능들이 서로 교체될 수 있다는 점에 유의해야 한다. 이 경우, 제3 게이트 전극(105c)과 제2 게이트 전극(105b)에 입력되는 전위를 서로 교체함으로써, 이들의 기능을 서로 교체할 수도 있다.
[구성예 5]
도 23의 (a)는 본 구성예에서 나타내는 트랜지스터(240)의 상면 개략도이다. 도 23의 (b)는 도 23의 (a)의 선 M-N을 따라 절취한 단면 개략도이다.
트랜지스터(240)는 상기 구성예 1에 있어서의 트랜지스터(200)와는, 제1 전극(103a), 제2 전극(103b) 및 제2 게이트 전극(105b)의 상면 형상에 있어서, 그리고 배선(111a 및 111b)들이 포함되지 않는다는 점에서 주로 상이하다.
제1 전극(103a)의 일부는 상면으로부터 볼 때 반도체층(102)의 단부 위를 가로질러 외측에까지 연장되게 제공되어 있다. 제2 전극(103b)은 반도체층(102) 위의 제2 전극(103b)과 제1 전극(103a)과의 거리가 대략 일정해지도록 제공되어 있다. 반도체층(102)의 단부 일부에 있어서 제1 전극(103a)과 제2 전극(103b)이 서로 이격되어 있고; 따라서, 반도체층(102)의 단부 일부는 제1 전극(103a)과 제2 전극(103b)으로 덮여 있지 않다.
제2 게이트 전극(105b)은 반도체층(102)과 중첩되는 영역에서 제2 게이트 전극(105b)과 제2 전극(103b)과의 거리가 대략 일정해지도록 상면 형상을 갖고 있다. 또한 제2 게이트 전극(105b)의 단부와 제1 전극(103a)의 단부와의 사이의 거리도 대략 일정하다.
이와 같이, 배선(111a), 배선(111b) 등이 제공되지 않는 구성으로 인해, 공정을 간략화할 수 있다. 또한, 배선이나 전극의 접속부를 저감시킬 수 있고; 따라서, 해당 접속부에 있어서의 접촉 저항의 부작용을 저감할 수 있다. 특히, 대전류가 흐르는 경우에는, 접촉 저항에 기인하여 접촉부가 고온이 되어, 단선될 우려도 있기 때문에, 이런 식으로 배선 수를 저감하는 것이 바람직하다.
도 23의 (b)에 도시한 바와 같이, 제1 전극(103a) 및 제2 전극(103b)으로 덮여 있지 않은 반도체층(102)의 단부는, 제1 게이트 전극(105a)으로 덮여 있다. 해당 영역에서, 제1 게이트 전극(105a)로부터의 전계가 반도체층(102)에 대하여 세로 방향뿐만 아니라 가로 방향으로도 인가되고; 따라서, 반도체층(102)에 채널 형성되는 영역이 증대하고, 트랜지스터(240)의 온 전류를 더욱 증대시킬 수 있다.
여기에서, 소스 전극으로서 기능하는 제1 전극(103a)을 내측에 배치하고, 드레인 전극으로서 기능하는 제2 전극(103b)을 외측에 배치하지만; 이들의 기능을 서로 교체할 수 있다. 그 경우, 제2 게이트 전극(105b)을 제2 전극(103b) 및 반도체층(102)의 일부와 중첩하도록 배치할 수 있다. 구성이 구성예 4에서의 것과 조합되면, 제2 게이트 전극(105b)과 제3 게이트 전극(105c)을 포함할 수도 있다.
도 24의 (a) 및 (b)에 도시한 바와 같이, 적어도 반도체층(102)과 중첩되는 영역에서, 제2 게이트 전극(105b)은 제2 게이트 전극(105b)의 단부와 제2 전극(103b)과의 거리가 대략 일정해지도록 제공될 수 있다.
이상은 각 구성예에 관한 설명이다.
본 실시 형태에서 예시한 트랜지스터들 각각은, 점유 면적에 대한 채널 폭이 크게 될 수 있는 구성을 갖는다. 따라서, 트랜지스터들 각각은, 보다 큰 드레인 전류를 얻는 것이 가능하고, 대전력에 적합한 파워 디바이스에 사용되는 것이 바람직하다.
본 실시 형태는, 본 명세서에 기재된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 한 실시 형태의 반도체 장치의 반도체층에 적절하게 사용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체는, 3.0 eV 이상의 넓은 에너지 갭을 갖는다. 산화물 반도체를 적절한 조건에서 가공하고, 산화물 반도체의 캐리어 밀도를 충분히 저감하여 얻어진 산화물 반도체 막을 포함하는 트랜지스터에 있어서는, 오프 상태에서의 소스와 드레인 간의 누설 전류(오프 전류)를, 실리콘을 포함하는 종래의 트랜지스터보다 매우 낮게 할 수 있다.
적용 가능한 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 또한, 해당 산화물 반도체를 사용하는 트랜지스터의 전기 특성 변동을 저감시키기 위한 안정제로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y), 및 란타노이드(예를 들어, 세륨(Ce), 네오디뮴(Nd), 또는 가돌리늄(Gd) 등)로부터 선택된 하나 이상이 포함되는 것이 바람직하다.
예를 들어, 산화물 반도체로서는, 다음 중 임의의 것을 사용할 수 있다: 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물.
여기서, "In-Ga-Zn계 산화물"이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물을 의미하며, In:Ga:Zn의 비율에 대한 특별한 제한은 없다. In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 금속 원소를 포함할 수 있다.
대안적으로, 산화물 반도체로서는, InMO3(ZnO)m(m>0이 만족되며, m은 정수가 아님)으로 표기되는 재료를 사용될 수 있다. M은 Ga, Fe, Mn 및 Co로부터 선택된 하나 이상의 금속 원소, 또는 상기의 안정제로서의 원소를 나타낸다는 점에 유의해야 한다. 대안적으로, 산화물 반도체로서는, 화학식 In2SnO5(ZnO)n(n>0, n은 정수)으로 표기되는 재료를 사용할 수 있다.
예를 들어, In:Ga:Zn = 1:1:1, 1:3:2, 1:3:4, 1:3:6, 3:1:2 또는 2:1:3의 원자수비의 In-Ga-Zn계 산화물이나 상기 조성의 근방의 산화물을 사용할 수 있다.
산화물 반도체 막이 수소를 다량으로 포함하면, 수소와 산화물 반도체가 서로 결합함으로써, 수소의 일부가 도너로서의 역할을 하고, 캐리어인 전자의 발생을 야기한다는 점에 유의해야 한다. 그 결과로서, 트랜지스터의 역치 전압이 마이너스 방향으로 시프트해버린다. 그로 인해, 산화물 반도체 막의 형성 후에, 탈수화 처리(탈수소화 처리)을 행하여 산화물 반도체 막으로부터, 수소, 또는 수분을 제거하여 불순물이 최대한 포함되지 않도록 고순도화하는 것이 바람직하다.
탈수화 처리(탈수소화 처리)에 의해, 산화물 반도체 막 내의 산소도 감소해버리는 경우도 있다는 점에 유의해야 한다. 따라서, 탈수화 처리(탈수소화 처리)에 의해 증가한 산소 결손을 보충하기 위하여 산소를 산화물 반도체 막에 첨가하는 것이 바람직하다. 본 명세서 등에 있어서, 산화물 반도체 막에 산소를 공급하는 것은, 산소 첨가 처리로 표현될 수 있고, 또는 산화물 반도체 막의 산소 함유량을 화학양론적 조성보다도 초과되게 하는 처리는 과산소화 처리로 표현될 수 있다.
이와 같이, 탈수화 처리(탈수소화 처리)에 의해, 수소 또는 수분이 산화물 반도체 막으로부터 제거되고, 산소 첨가 처리에 의해 산소 결손을 보충함으로써, 산화물 반도체 막이 i형(진성) 산화물 반도체 막 또는 i형 산화물 반도체(실질적으로 i형 산화물 반도체)에 매우 가까운 산화물 반도체 막일 수 있다. "실질적으로 진성"이란, 산화물 반도체 막이 도너에서 유래되는 캐리어를 매우 적게(제로 근처) 포함하고, 그 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 또는 1×1013/cm3 이하라는 점에 유의해야 한다.
이러한 방식으로, i형 또는 실질적으로 i형인 산화물 반도체 막을 포함하는 트랜지스터는, 매우 우수한 오프 전류 특성을 가질 수 있다. 예를 들어, 산화물 반도체 막을 포함하는 트랜지스터가 실온(25℃)에서 오프 상태일 때의 드레인 전류는, 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하; 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더욱 바람직하게는 1×10-21A 이하일 수 있다. 트랜지스터의 오프 상태는, ｎ채널형의 트랜지스터에서 게이트 전압이 역치 전압보다도 충분히 작은 상태를 말한다. 구체적으로는, 게이트 전압이 역치 전압보다도 1V 이상, 2V 이상 또는 3V 이상 작으면, 트랜지스터는 오프 상태로 된다.
이하에서는, 산화물 반도체 막의 구조에 대하여 설명한다.
산화물 반도체 막은, 단결정 산화물 반도체 막과 비단결정 산화물 반도체 막으로 크게 구별된다. 비단결정 산화물 반도체 막은 c-축 배향된 결정 산화물 반도체 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체 막, 미결정 산화물 반도체 막, 비정질 산화물 반도체 막 등에서 임의의 것을 포함한다.
우선은, CAAC-OS 막에 대하여 설명한다.
본 명세서에 있어서, "평행"이란 용어는, 2개의 직선 간에 형성된 각도가 -10° 이상 10° 이하인 것을 나타내고, 그에 따라서 -5° 이상 5° 이하의 경우도 포함한다. 또한, "수직"이란 용어는, 2개의 직선 간에 형성된 각도가 80° 이상 100° 이하인 것을 나타내고, 그에 따라서 85° 이상 95° 이하인 경우도 포함한다.
본 명세서에 있어서, 삼방정계 및 능면정계는 육방정계에 포함된다.
CAAC-OS 막은, c-축 배향된 복수의 결정부를 갖는 산화물 반도체 막이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 CAAC-OS 막의 명시야 상(bright-field image) 및 회절 패턴의 복합 해석 상(고분해능 TEM 상이라고도 말함)을 관측할 때 복수의 결정부를 확인할 수 있다. 그러나, 고분해능 TEM 상에서도 결정부 간의 경계, 즉 결정립계(grain boundary)를 명확히 관측할 수 없다. 그로 인해, CAAC-OS 막에서, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
시료면과 대략 평행한 방향으로부터, CAAC-OS 막의 단면 고분해능 TEM 상을 관측하면, 결정부에 있어서, 층상으로 배열된 금속 원자가 보인다. 각각의 금속 원자 층은, CAAC-OS 막이 형성되는 면(이후, CAAC-OS 막이 형성되는 면을 피형성면이라고도 함) 또는 CAAC-OS 막의 상면을 반영한 형상을 가지며, CAAC-OS 막의 피형성면 또는 상면과 평행하게 배열된다.
시료면과 개략적으로 수직인 방향으로부터, CAAC-OS 막의 평면 고분해능 TEM 상을 관측하면, 결정부에 있어서, 삼각 형상 또는 육각형 형상으로 배열된 금속 원자가 보인다. 그러나, 다른 결정부 간에서 금속 원자의 배열의 규칙성은 없다.
도 34의 (a)는 CAAC-OS 막의 단면 고분해능 TEM 상이다. 도 34의 (b)는 도 34의 (a)의 상을 확대하여 얻은 단면의 고분해능 TEM 상이다. 도 34의 (b)에서, 이해를 용이하게 하기 위하여 원자 배열을 강조 표시하고 있다.
도 34의 (c)는 도 34의 (a)에서 A와 O 사이 및 O와 A' 사이에서 원으로 둘러싸인 영역(직경 약 4nm)의 국소적인 푸리에 변환 상이다. 도 34의 (c)에서 보여지는 바와 같이, 각 영역에서c-축 배향성을 관측할 수 있다. A와 O 사이의 c-축의 방향이 O와 A' 사이의 것과는 다른데, 이는 A와 O 사이의 영역에서의 그레인이 O와 A' 사이에서의 것과 다르다는 것을 나타낸다. 또한, A와 O 사이에서의 c-축의 각도가 예를 들면, 14.3°로부터, 16.6°, 26.4°로 조금씩 연속적으로 변화하고 있다. 마찬가지로, O와 A' 사이의 c-축의 각도는 -18.3°로부터, -17.6°, -15.9°로 조금씩 연속적으로 변화하고 있다.
CAAC-OS 막의 전자 회절 패턴에 있어서, 배향 특성을 갖는 스폿(휘점)이 관측된다는 점에 유의해야 한다. 예를 들어, CAAC-OS 막의 상면에 대하여 예를 들어 1nm 이상 30nm 이하의 직경을 갖는 전자선을 갖는 전자 회절(그러한 전자 회절을 나노 빔 전자 회절이라고도 함)을 행하면, 스폿이 관측된다(도 35a 참조).
단면의 고분해능 TEM 상 및 평면의 고분해능 TEM 상으로부터, CAAC-OS 막의 결정부에서의 배향 특성을 알 수 있다.
CAAC-OS 막에 포함되는 대부분의 결정부 각각은, 1변이 100nm 미만인 입방체 내에 수용된다. 따라서, CAAC-OS 막에 포함되는 결정부는, 1변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체 내에 수용될 수 있다. CAAC-OS 막에 포함되는 복수의 결정부가 서로 연결되면, 하나의 큰 결정 영역을 형성할 수 있다는 점에 유의해야 한다. 예를 들어, 평면의 고분해능 TEM 상에서 2500 nm2 이상, 5 ㎛2 이상, 또는 1000 ㎛2 이상의 면적을 갖는 결정 영역이 관측될 수 있다.
CAAC-OS 막에 대해서는 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS 막이 아웃-오브-플레인(out-of-plane)법에 의해 해석되면, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이러한 피크는 InGaZnO4 결정의 (009)면으로부터 유도되는데, 이는 CAAC-OS 막의 결정이 c-축 배향성을 갖고, c-축이 CAAC-OS 막의 피형성면 또는 상면에 개략적으로 수직인 방향으로 배열됨을 나타낸다.
CAAC-OS 막이 c-축에 개략적으로 수직인 방향으로 X선이 입사하는 인-플레인(in-plane)법에 의해 해석되면, 2θ가 56° 근방일 때 피크가 자주 나타난다. 이러한 피크는, InGaZnO4 결정의 (110)면으로부터 유도된다. 2θ를 56° 근방에 고정한 채 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키는 조건하에서 분석(φ 스캔)을 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체 막이면, 피크가 6개 나타난다. 6개의 피크는 (110) 면에 등가인 결정면으로부터 유도된다. 이에 비해, 시료가 CAAC-OS 막이면, 피크가 명료하게 관측되지 않는다.
상기의 결과는, c-축 배향성을 갖는 CAAC-OS 막에서, a축 및 b축의 방향들이 결정부들 사이에서 다르지만, c-축이 피형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 정렬됨을 의미한다. 따라서, 단면 고분해능 TEM 상에서 관측된 층상으로 배열된 각각의 금속 원자 층은, 결정의 a-b면에 평행한 면이다.
결정부는 CAAC-OS 막의 성막과 동시에 형성되거나 또는 가열 처리 등의 결정화 처리를 통해 형성된다는 점에 유의해야 한다. 상술한 바와 같이, 결정의 c-축은, 피형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어, CAAC-OS 막의 형상이 에칭 등에 의해 변하면, c-축은 CAAC-OS 막의 피형성면의 법선 벡터 또는 상면의 법선 벡터에 평행할 필요는 없다.
또한, CAAC-OS 막에 있어서, c-축 배향된 결정부의 분포는 균일하지 않아도 된다. 예를 들어, CAAC-OS 막의 결정부로 이어지는 결정 성장이 막의 상면 근방으로부터 발생하면, 상면 근방의 c-축 배향된 결정부의 비율이 피형성면 근방에서의 것보다도 높아질 수 있다. 또한, 불순물이 CAAC-OS 막에 첨가되면, 불순물이 첨가된 영역은 변질되고, CAAC-OS 막의 c-축 배향된 결정부의 비율이 영역마다 다를 수 있다.
InGaZnO4 결정을 갖는 CAAC-OS 막이 아웃-오브-플레인 법에 의해 해석되면, 2θ의 피크가 31° 근방의 2θ의 피크 이외에, 36° 근방에서도 관측될 수 있다는 점에 유의해야 한다. 36° 근방에서의 2θ의 피크는, CAAC-OS 막의 일부에, c-축 배향성을 갖지 않은 결정이 포함되는 것을 나타낸다. 2θ의 피크가 31° 근방에 나타나고, 2θ의 피크가 36° 근방에서는 나타나지 않는 것이 바람직하다.
CAAC-OS 막은, 불순물 농도가 낮은 산화물 반도체 막이다. 불순물은, 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의 산화물 반도체 막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체 막에 포함된 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체 막으로부터 산소를 빼앗는 것에 의해 산화물 반도체 막의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크므로, 산화물 반도체 막 내부에 포함되는 경우, 산화물 반도체 막의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 산화물 반도체 막에 포함되는 불순물이, 캐리어 트랩이나 캐리어 발생원으로서의 역할을 할 수 있다는 점에 유의해야 한다.
CAAC-OS 막은, 결함 준위의 밀도가 낮은 산화물 반도체 막이다. 산화물 반도체 막 내의 산소 결손은, 캐리어 트랩으로서의 역할을 하거나, 수소가 내부에 포획될 때 캐리어 발생원으로서의 역할을 할 수 있다.
불순물 농도가 낮고 결함 준위의 밀도가 낮은(산소 결손이 적은) 상태는 "고순도 진성" 또는 "실질적으로 고순도 진성" 상태라고 칭한다. 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체 막은, 캐리어 발생원이 적으므로, 캐리어 밀도가 낮을 수 있다. 따라서, 산화물 반도체 막을 포함하는 트랜지스터는 거의 드물게 마이너스 역치 전압을 갖는다(거의 드물게 노멀리 온이 된다). 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체 막은 캐리어 트랩이 적다. 그로 인해, 산화물 반도체 막을 포함하는 트랜지스터는, 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체 막의 캐리어 트랩에 포획된 전하는, 방출되는데 시간이 오래 걸리고, 따라서 고정 전하와 같이 행동할 수 있다. 그로 인해, 불순물 농도가 높고 결함 준위의 밀도가 높은 산화물 반도체 막을 포함하는 트랜지스터는, 전기 특성이 불안정할 수 있다.
CAAC-OS 막을 트랜지스터에 사용함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기 특성의 변동이 작다.
이어서, 미결정 산화물 반도체 막에 대하여 설명한다.
미결정 산화물 반도체 막의 고분해능 TEM 상에 있어서, 결정부가 명확히 관측되는 영역과, 결정부가 관측되지 않는 영역이 존재한다. 대부분의 경우에, 미결정 산화물 반도체 막에서의 결정부 사이즈는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 1nm 이상 10nm 이하의 사이즈, 또는 1nm 이상 3nm 이하의 사이즈의 미결정은 특히 나노 결정(nc)이라고 한다. 나노 결정을 갖는 산화물 반도체 막은 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 칭한다. nc-OS 막의 고분해능 TEM 상에 있어서, 결정립계는 명확하게 관측될 수 없는 경우가 있다.
nc-OS 막에서, 미소한 영역(예를 들어, 1nm 이상 10nm 이하 사이즈의 영역, 특히 1nm 이상 3nm 이하 사이즈의 영역)은 주기적 원자 배열을 갖는다. nc-OS 막에서 다른 결정부들 간에는 결정 방위의 규칙성이 존재하지 않는다. 그로 인해, 막 전체에서의 배향성이 관측되지 않는다. 따라서, nc-OS 막은, 분석 방법에 따라서는, 비정질 산화물 반도체 막과 구별될 수 없는 경우도 있다. 예를 들어, nc-OS 막에 대하여 결정부보다도 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 아웃-오브-플레인 법에 의해 구조 해석을 행하면, 결정면을 나타내는 피크가 보이지 않는다. 또한, 할로 패턴은, 결정부의 직경보다도 큰 프로브 직경(예를 들어, 50nm 이상)의 전자선을 사용하여 얻어진 nc-OS 막의 선택 영역 전자 회절 패턴에서 보여진다. 한편, 결정부의 직경에 가깝거나 그보다 작은 프로브 직경의 전자선을 사용하여 얻어진 nc-OS 막의 나노 빔 전자 회절 패턴에서 스폿이 관측된다. nc-OS 막의 나노 빔 전자 회절 패턴에서, 원(링) 패턴의 휘도가 높은 영역이 관측될 수 있다. 또한, nc-OS 막의 나노 빔 전자 회절 패턴에서, 복수의 원주 분산된 스폿들이 관측될 수 있다(도 35의 (b) 참조).
nc-OS 막은 비정질 산화물 반도체 막에 비해 규칙성이 높은 산화물 반도체 막이다. 그로 인해, nc-OS 막은 비정질 산화물 반도체 막보다도 결함 준위 밀도가 낮아진다. 그러나, nc-OS 막에서 다른 결정부들 간에서는 결정 방위의 규칙성이 보이지 않고; 따라서 nc-OS 막은 CAAC-OS 막에 비해 결함 준위 밀도가 높아진다.
이어서, 비정질 산화물 반도체 막에 대하여 설명한다.
비정질 산화물 반도체 막은 원자 배열이 불규칙하고, 결정부를 갖지 않는다. 예를 들어, 비정질 산화물 반도체 막은 석영에서와 같은 특정 상태를 갖지 않는다.
비정질 산화물 반도체 막의 고분해능 TEM 상에 있어서, 결정부는 확인할 수 없다.
비정질 산화물 반도체 막에 대하여 XRD 장치를 사용하여 아웃-오브-플레인 법에 의한 구조 해석을 행하면, 결정면을 나타내는 피크가 보이지 않는다. 비정질 산화물 반도체 막의 전자 회절 패턴에서 할로 패턴이 관측된다. 또한, 비정질 산화물 반도체 막의 나노 빔 전자 회절 패턴에서 스폿이 관측되지 않고, 할로 패턴이 관측된다.
산화물 반도체 막은, nc-OS 막과 비정질 산화물 반도체 막과의 사이의 물리적 특성을 갖는 구조를 가질 수 있다는 점에 유의해야 한다. 그러한 구조를 갖는 산화물 반도체 막은, 특히 비정질형 산화물 반도체(amorphous-like OS: amorphous-like Oxide Semiconductor)막이라고 칭한다.
비정질형 OS 막의 고분해능 TEM 상에 있어서, 보이드가 관측될 수 있다. 또한, 고분해능 TEM 상에 있어서, 명확하게 결정부를 관측할 수 있는 영역과, 결정부를 관측할 수 없는 영역이 존재한다. 비정질형 OS 막에 있어서, TEM 관측에 사용된 미량의 전자선에 의한 결정화가 일어나고, 결정부의 성장이 발견되는 경우가 있다. 한편, 양질의 nc-OS 막에서, TEM 관측에 사용된 미량의 전자선에 의한 결정화는 거의 관측되지 않는다.
비정질형 OS 막 및 nc-OS 막의 결정부의 사이즈는 고분해능 TEM 상을 사용하여 계측될 수 있다는 점에 유의해야 한다. 예를 들어, InGaZnO4 결정은, In-O층들 사이에 2개의 Ga-Zn-O층들을 갖는 층 구조를 갖는다. InGaZnO4 결정의 단위 셀은, 3개의 In-O층들과 6개의 Ga-Zn-O층들의 9개의 층들이 c-축 방향으로의 층 상으로 되어 있는 구조를 갖는다. 따라서, 이들 근접하는 층 간의 간격은, (009)면의 격자 간격(d 값이라고도 함)과 동일하다. 그 값은 결정 구조 해석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬의 간격이 0.28nm 내지 0.30nm인 각각의 격자 줄무늬가 InGaZnO4 결정의 a-b면에 대응한다고 간주되어, 고분해능 TEM 상에 있어서의 격자 줄무늬에 포커싱된다. 격자 줄무늬가 관측되는 영역에서의 최대 길이를 비정질형 OS 막 및 nc-OS 막의 결정부의 사이즈로 한다. 사이즈가 0.8nm 이상인 결정부가 선택적으로 평가된다는 점에 유의해야 한다.
도 36은 고분해능 TEM 상을 이용하여 비정질형 OS 막 및 nc-OS 막의 결정부(20- 40 포인트)의 평균 사이즈 변화의 실험 결과를 도시한다. 도 36에서와 같이, 비정질형 OS 막의 결정부 사이즈는, 전자 조사의 총량의 증가에 따라 증가한다. 구체적으로는, TEM 관측 초기에 있어서는 1.2nm 정도의 결정부가, 4.2×108e-/nm2의 전자 조사의 총량에서는 2.6nm 정도의 사이즈까지 성장한다. 한편, 양질의nc-OS 막에서의 결정부 사이즈, 전자 조사 개시부터 4.2×108e-/nm2의 전자 조사의 총량까지의 범위에서, 전자 조사량과 상관없이 변화가 거의 보이지 않는다.
또한, 도 36에서, 비정질형 OS 막 및 nc-OS 막에서의 결정부 사이즈의 변화의 선형 근사와, 0e-/nm2의 전자 조사의 총량까지의 외부 삽입에 의해, 결정부의 평균의 사이즈가 양의 값인 것을 알 수 있다. 이는, TEM 관측 전부터 결정부가 비정질형 OS 막 및 nc-OS 막에 존재한다는 것을 의미한다.
산화물 반도체 막은, 예를 들어 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, 및 CAAC-OS 막 중에서 2종 이상을 포함하는 적층막일 수 있다는 점에 유의해야 한다.
산화물 반도체 막이 복수의 구조를 갖는 경우, 그 구조들은 나노 빔 전자 회절을 사용하여 해석 될 수 있다.
도 35의 (c)는, 전자총실(10)과, 전자총실(10) 아래의 광학계(12)와, 광학계(12) 아래의 시료 실(14)과, 시료 실(14) 아래의 광학계(16)와, 광학계(16) 아래의 관측 실(20)과, 관측 실(20)에 설치된 카메라(18)와, 관측 실(20) 아래의 필름 실(22)을 포함하는 투과 전자 회절 측정 장치를 도시한다. 카메라(18)은 관측 실(20) 내부를 향하여 제공된다. 필름 실(22)은 반드시 제공되지는 않는다는 점에 유의해야 한다.
도 35의 (d)는 도 35의 (c)에 나타낸 투과 전자 회절 측정 장치의 내부 구조를 도시한다. 투과 전자 회절 측정 장치에서는, 전자총실(10)에 제공된 전자총으로부터 방출된 전자가 광학계(12)를 통해 시료 실(14)에 배치된 물질(28)에 조사된다. 물질(28)을 통과한 전자는 광학계(16)를 통해 관측 실(20) 내에 제공된 형광판(32)에 입사한다. 입사한 전자의 강도에 따른 패턴이 형광판(32)에 드러나게 되어, 투과 전자 회절 패턴을 측정할 수 있다.
카메라(18)는 형광판(32)을 향하여 세팅되어 있어, 형광판(32)에 나타난 패턴을 촬영할 수 있다. 카메라(18)의 렌즈 중앙 및 형광판(32)의 중앙을 통과하는 직선과, 형광판(32)의 상면에 의해 형성된 각도는, 예를 들어 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하이다. 해당 각도가 감소할수록, 카메라(18)로 촬영된 투과 전자 회절 패턴의 왜곡이 커진다. 미리 해당 각도가 얻어지면, 얻어진 투과 전자 회절 패턴의 왜곡을 보정할 수 있다는 점에 유의해야 한다. 카메라(18)를 필름 실(22)에 제공할 수 있다는 점에 유의해야 한다. 예를 들어, 카메라(18)는 필름 실(22)에 세팅되어, 전자(24)의 입사 방향과 대향하게 된다. 이 경우, 왜곡이 적은 투과 전자 회절 패턴을 형광판(32)의 이면으로부터 촬영할 수 있다.
시료 실(14)에는 시료인 물질(28)을 고정하기 위한 홀더가 제공되어 있다. 물질(28)을 통과하는 전자는 홀더를 투과한다. 또한, 홀더는 예를 들어 물질(28)을 x-축, y-축, z-축 등을 따라 이동시키는 기능을 가질 수 있다. 홀더의 이동 기능은, 예를 들어 1nm 내지 10nm, 5nm 내지 50nm, 10nm 내지 100nm, 50nm 내지 500nm, 및 100nm 내지 1㎛의 범위에서 물질을 이동시키는 정밀도를 가질 수 있다. 이들 범위는, 물질(28)의 구조에 따라 최적화될 수 있다.
이어서, 상술한 투과 전자 회절 측정 장치에 의한 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 35의 (d)에 도시한 바와 같이, 물질에 있어서의 나노 빔인 전자(24)의 조사 위치를 변경(스캔)함으로써 물질의 구조의 변화가 관측될 수 있다. 이때, 물질(28)이 CAAC-OS 막이면, 도 35a에 도시된 회절 패턴이 관측될 수 있다. 물질(28)이 nc-OS 막이면, 도 35의 (b)에 도시된 회절 패턴이 관측될 수 있다.
물질(28)이 CAAC-OS 막이더라도, 부분적으로 nc-OS 막 등과 마찬가지인 회절 패턴이 관측될 수 있다. 따라서, CAAC-OS 막이 양호한지의 여부는, 미리 결정된 영역에서 CAAC-OS 막의 회절 패턴이 관측되는 영역의 비율(CAAC의 비율이라고도 함)에 의해 결정될 수 있다. 양질의 CAAC-OS 막인 경우에, 예를 들어, CAAC의 비율은, 50% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상, 보다 바람직하게는 95％ 이상이다. CAAC-OS 막과 다른 회절 패턴이 관측되는 영역은 비-CAAC의 비율이라고 한다.
예를 들어, 성막 직후("스퍼터링됨(as-sputtered)"로 표기) 얻어진 CAAC-OS 막을 포함하는 시료의 상면 및 산소를 함유하는 분위기에 있어서의 450℃ 가열 처리 후의 CAAC-OS 막을 포함하는 시료의 상면을 스캔함으로써 투과 전자 회절 패턴이 얻어졌다. 여기에서는, 5nm/초의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 얻어진 회절 패턴을 0.5초 마다 정지 화상으로 변환하는 방식으로 CAAC의 비율을 얻었다. 전자선으로서는, 프로브 직경이 1nm인 나노 빔을 사용하였다는 점에 유의해야 한다. 상기 측정은 6개의 시료에 대해 행해졌다. CAAC의 비율은 6개의 시료의 평균값을 사용하여 계산되었다.
도 37의 (a)는 각 시료에 있어서의 CAAC의 비율을 도시한다. 성막 직후 얻어진 CAAC-OS 막의 CAAC의 비율은 75.7%(비-CAAC의 비율은 24.3%)이었다. 450℃ 가열 처리된 CAAC-OS 막의 CAAC의 비율은 85.3%(비-CAAC의 비율은 14.7%)이었다. 이들 결과는 성막 직후에 얻어진 것에 비하여, 450℃ 가열 처리 후 얻어진 CAAC의 비율이 높은 것을 보여준다. 즉, 높은 온도(예를 들어, 400℃ 이상)에서의 가열 처리는, 비-CAAC의 비율을 감소시킨다(CAAC의 비율을 증가시킨다). 또한, 상기 결과들은 가열 처리의 온도가 500℃ 미만인 경우에도 CAAC-OS 막이 높은 CAAC의 비율을 가질 수 있다는 것을 나타낸다.
여기서, CAAC-OS 막과는 다른 회절 패턴의 대부분은 nc-OS 막과 마찬가지인 회절 패턴이다. 또한, 측정 영역에서 비정질 산화물 반도체 막은, 관측될 수 없었다. 상기 결과들은 가열 처리에 의해 nc-OS 막과 마찬가지의 구조를 갖는 영역이, 인접 영역의 구조의 영향을 받아서 재배열되어, 그 영역이 CAAC화되는 것을 시사한다.
도 37의 (b) 및 도 37의 (c)는 각각 성막 직후에 얻어진 CAAC-OS 막 및 450℃ 가열 처리된 CAAC-OS 막의 평면 고분해능 TEM 상이다. 도 37의 (b) 및 도 37의 (c)를 비교함으로써, 450℃ 가열 처리된 CAAC-OS 막이, 막질이 더 균질한 것을 보여준다. 즉, 높은 온도에서의 가열 처리는, CAAC-OS 막의 막질을 향상시킨다.
이러한 측정 방법을 사용하면, 복수의 구조를 갖는 산화물 반도체 막의 구조가 해석될 수 있는 경우가 있다.
본 실시 형태는, 본 명세서에 기재된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 5)
본 실시 형태에서, 본 발명의 한 실시 형태인 반도체 장치의 일례로서, 상기 실시 형태에서 설명한 트랜지스터를 각각 포함하는 인버터 및 컨버터 등의 전력 변환 회로의 구성예에 대하여 설명한다.
[DC-DC 컨버터]
도 25의 (a)에 나타내는 DC-DC 컨버터(501)는 초퍼 회로를 사용하는 강압형의 DC-DC 컨버터의 일례이다. DC-DC 컨버터(501)는 용량 소자(502), 트랜지스터(503), 제어 회로(504), 다이오드(505), 코일(506) 및 용량 소자(507)를 포함한다.
DC-DC 컨버터(501)는 제어 회로(504)에 의한 트랜지스터(503)의 스위칭 동작에 의해 동작한다. DC-DC 컨버터(501)에 의해, 입력 단자 IN1과 IN2에 인가된 입력 전압 V1은, 출력 단자 OUT1과 OUT2로부터 강압된 V2로서 부하(508)에 출력될 수 있다. DC-DC 컨버터(501)에 포함된 트랜지스터(503)에는 상기 실시 형태에서 예시한 반도체 장치를 사용할 수 있다. 그로 인해, 스위칭 동작에 의해 DC-DC 컨버터(501)를 통해 큰 출력 전류를 흘릴 수 있고, 오프 전류를 저감할 수 있다. 따라서, DC-DC 컨버터는 적은 전력을 소비하고, 고속으로 동작할 수 있다.
도 25의 (a)에서는 비절연형의 전력 변환 회로의 일례로서 초퍼 회로를 사용하는 강압형의 DC-DC 컨버터를 나타냈지만, 초퍼 회로를 사용하는 승압형의 DC-DC 컨버터 또는 초퍼 회로를 사용하는 승압/강압형의 DC-DC 컨버터에 포함된 트랜지스터에도 상기 실시 형태에서 예시한 반도체 장치를 사용할 수 있다. 그로 인해, 스위칭 동작에 의해 큰 출력 전류를 DC-DC 컨버터를 통해 흘릴 수 있고, 오프 전류를 저감할 수 있다. 따라서, DC-DC 컨버터는 적은 전력을 소비하고, 고속으로 동작할 수 있다.
계속하여, 도 25의 (b)에 나타내는 DC-DC 컨버터(511)는 절연형의 전력 변환 회로인 플라이-백 컨버터의 일례이다. DC-DC 컨버터(511)는 용량 소자(512), 트랜지스터(513), 제어 회로(514), 일차 코일 및 이차 코일을 포함하는 변압기(515), 다이오드(516), 및 용량 소자(517)를 포함한다.
도 25의 (b)에 나타내는 DC-DC 컨버터(511)는 제어 회로(514)에 의한 트랜지스터(513)의 스위칭 동작에 의해 동작한다. DC-DC 컨버터(511)에 의해, 입력 단자 IN1과 IN2에 인가된 입력 전압 V1은 출력 단자 OUT1과 OUT2로부터 승압 또는 강압된 전압 V2로서 부하(518)에 출력될 수 있다. DC-DC 컨버터(511)에 포함된 트랜지스터(513)에는 상기 실시 형태에서 예시한 반도체 장치를 사용할 수 있다. 그로 인해, 스위칭 동작에 의해 큰 출력 전류를 DC-DC 컨버터(511)를 통해 흘릴 수 있고, 오프 전류를 저감할 수 있다. 따라서, DC-DC 컨버터는 적은 전력을 소비하고, 고속으로 동작할 수 있다.
포워드형의 DC-DC 컨버터에 포함된 트랜지스터에도 상기 실시 형태에서 예시한 반도체 장치를 사용할 수 있다.
[인버터]
도 26에 나타내는 인버터(601)는 풀-브리지형 인버터의 일례이다. 인버터(601)는 트랜지스터(602), 트랜지스터(603), 트랜지스터(604), 트랜지스터(605) 및 제어 회로(606)를 포함한다.
도 26에 나타내는 인버터(601)는 제어 회로(606)에 의한 트랜지스터(602 내지 605)의 스위칭 동작에 의해 동작한다. 입력 단자 IN1과 IN2에 인가된 직류 전압 V1은 출력 단자 OUT1과 OUT2로부터 교류 전압 V2로서 출력될 수 있다. 인버터(601)에 포함된 트랜지스터(602 내지 605)에는 상기 실시 형태에서 예시한 반도체 장치를 사용할 수 있다. 그로 인해, 스위칭 동작에 의해 인버터(601)를 통해 큰 출력 전류를 흘릴 수 있고, 오프 전류를 저감할 수 있다. 따라서, 인버터는 적은 전력을 소비하고, 고속으로 동작할 수 있다.
도 25의 (a) 및 (b) 및 도 26에 도시한 회로에 상기 실시 형태에서 예시한 트랜지스터를 사용하는 경우, 저전위측에 소스 전극(제1 전극)이 전기적으로 접속되고, 고전위측에 드레인 전극(제2 전극)이 전기적으로 접속된다. 또한, 제어 회로에 의해 제1 게이트 전극(및 제3 게이트 전극)의 전위를 제어할 수 있고, 예로서 상술한 전위, 예를 들면 소스 전극에 인가된 전위보다도 낮은 전위는 도시하지 않은 배선을 통해 제2 게이트 전극에 입력될 수 있다.
본 실시 형태는 본 명세서에 기재된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 6)
본 실시 형태에서, 본 발명의 한 실시 형태의 반도체 장치의 일례로서, 상기 실시 형태에서 예시한 트랜지스터를 포함하는 전원 회로의 구성예에 대하여 설명한다.
도 27은 본 발명의 한 실시 형태의 전원 회로(400)의 구성예를 도시한다. 도 27에 나타내는 전원 회로(400)는 제어 회로(413), 파워 스위치(401), 파워 스위치(402), 및 전압 조정기(403)를 포함한다.
전원 회로(400)에는 전원(416)으로부터 전압이 공급된다. 파워 스위치(401 및 402) 각각은 전압 조정기(403)에의 상기 전압의 입력을 제어하는 기능을 갖는다.
전원(416)으로부터 출력된 전압이 교류 전압일 경우, 도 27에 도시한 바와 같이, 전압 조정기(403)에의 제1 전위의 입력을 제어하는 파워 스위치(401)와, 전압 조정기(403)에의 제2 전위의 입력을 제어하는 파워 스위치(402)가 전원 회로(400)에 제공된다는 점에 유의해야 한다. 전원(416)으로부터 출력되는 전압이 직류 전압일 경우, 도 27에 도시한 바와 같이, 전압 조정기(403)에의 제1 전위의 입력을 제어하는 파워 스위치(401)와, 전압 조정기(403)에의 제2 전위의 입력을 제어하는 파워 스위치(402)가 전원 회로(400)에 제공될 수 있고; 대안적으로는, 제2 전위는 접지 전위일 수 있고, 전압 조정기(403)에의 제2 전위의 입력을 제어하는 파워 스위치(402)가 제거될 수 있으며, 전압 조정기(403)에의 제1 전위의 입력을 제어하는 파워 스위치(401)가 전원 회로(400)에 제공될 수 있다.
본 발명의 한 실시 형태에서, 파워 스위치(401 및 402)의 각각으로서, 내압성이 높은 트랜지스터를 사용한다. 예를 들어, 상기 트랜지스터에는 상기 실시 형태에서 예시한 임의의 트랜지스터를 사용할 수 있다.
파워 스위치(401 및 402)에는, 상기 결정 구조를 갖는 산화물 반도체 막을 사용하면, 높은 출력 전류를 파워 스위치(401 및 402)를 통해 흘릴 수 있고, 파워 스위치(401 및 402) 각각은 높은 내압을 가질 수 있다.
파워 스위치(401 또는 402)로서 활성층에 상기 반도체 재료를 포함하는 전계 효과 트랜지스터의 사용은 탄화 규소나 질화 갈륨을 활성층에 포함하는 전계 효과 트랜지스터에 비해, 파워 스위치(401 또는 402)의 고속 스위칭을 달성할 수 있게 한다. 따라서, 스위칭에 기인하는 전력 손실을 작게 할 수 있다.
전압 조정기(403)는 파워 스위치(401 및 402)를 통해 전원(416)으로부터 입력된 전압을 조정하는 기능을 갖는다. 구체적으로, 전압 조정기(403)에 있어서의 전압 조정은, 교류 전압을 직류 전압으로 변환하는 것, 전압 레벨을 변경하는 것, 전압의 레벨을 평활화하는 것들 중 임의의 하나 이상의 변환을 의미한다.
전압 조정기(403)에 있어서 조정된 전압은 부하(417)와 제어 회로(413)에 인가된다.
또한, 도 27에 나타내는 전원 회로(400)는 축전 장치(404), 보조 전원(405), 전압 발생 회로(406), 트랜지스터(407 내지 410), 및 용량 소자(414 및 415)를 포함한다.
축전 장치(404)는 전압 조정기(403)로부터 공급된 전력을 일시적으로 축적하는 기능을 갖는다. 구체적으로, 축전 장치(404)는 전압 조정기(403)로부터 인가된 전압을 사용하여 전력을 축적할 수 있는 캐패시터 또는 이차 전지 등의 축전부를 포함한다.
보조 전원(405)은 제어 회로(413)의 동작을 위해 축전 장치(404)로부터 출력된 전력의 부족을 보충하는 기능을 갖는다. 보조 전원(405)으로서, 일차 전지 등을 사용할 수 있다.
전압 발생 회로(406)는 축전 장치(404) 또는 보조 전원(405)으로부터 출력되는 전압을 사용하여, 파워 스위치(401 및 402)의 스위칭을 제어하기 위한 전압을 생성하는 기능을 갖는다. 구체적으로, 전압 발생 회로(406)는 파워 스위치(401 및 402)를 온으로 하기 위한 전압을 생성하는 기능과, 파워 스위치(401 및 402)를 오프로 하기 위한 전압을 생성하는 기능을 갖는다.
무선 신호 입력 회로(411)는 트랜지스터(407 내지 410)의 스위칭을 따라서 파워 스위치(401 및 402)를 제어하는 기능을 갖는다.
구체적으로, 무선 신호 입력 회로(411)는 파워 스위치(401 및 402)의 동작 상태를 제어하기 위해 외부로부터 주어진 무선 신호에 중첩한 명령을 전기 신호로 변환하는 입력부와, 상기 전기 신호에 포함된 명령을 디코딩하고 트랜지스터(407 내지 410)의 스위칭을 상기 명령을 따라서 제어하기 위한 신호를 생성하는 신호 처리기를 포함한다.
트랜지스터(407 내지 410)는 무선 신호 입력 회로(411)에서 생성된 신호에 따라 스위칭을 행한다. 구체적으로, 트랜지스터(408 및 410)가 온일 때, 전압 발생 회로(406)에 생성된, 파워 스위치(401 및 402)를 온으로 하기 위한 전압이, 파워 스위치(401 및 402)에 인가된다. 트랜지스터(408 및 410)가 오프일 때, 파워 스위치(401 및 402)에는, 파워 스위치(401 및 402)를 온으로 하기 위한 상기 전압이 연속적으로 인가된다. 또한, 트랜지스터(407 및 409)가 온일 때, 전압 발생 회로(406)에 생성된, 파워 스위치(401 및 402)를 오프로 하기 위한 전압이, 파워 스위치(401 및 402)에 인가된다. 트랜지스터(408 및 410)가 오프일 때, 파워 스위치(401 및 402)에는, 파워 스위치(401 및 402)를 오프로 하기 위한 상기 전압이 연속적으로 인가된다.
본 발명의 한 실시 형태에서, 상기 전압이 파워 스위치(401 및 402)에 연속적으로 인가되도록, 트랜지스터(407 내지 410) 각각으로서, 오프 전류가 현저하게 작은 트랜지스터를 사용한다. 이러한 구성으로 인해, 전압 발생 회로(406)에 있어서 파워 스위치(401 및 402)의 동작 상태를 결정하기 위한 전압의 생성이 중지되더라도, 파워 스위치(401 및 402)의 동작 상태를 유지할 수 있다. 따라서, 전압 발생 회로(406)에 있어서의 소비 전력을 감소시켜, 전원 회로(400)에 있어서의 소비 전력을 감소시킬 수 있다.
트랜지스터(407 내지 410)에 백 게이트를 제공하고, 백 게이트에 전위를 인가함으로써, 트랜지스터(407 내지 410)의 역치 전압을 제어할 수 있다는 점에 유의해야 한다.
밴드 갭이 실리콘의 2배 이상인 와이드 갭 반도체를 활성층에 포함하는 트랜지스터는, 오프 전류가 현저하게 작으므로, 해당 트랜지스터를 트랜지스터(407 내지 410) 각각으로서 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체 등을 상기 와이드 갭 반도체로서 사용할 수 있다.
전자 공여체(도너)로서의 역할을 하는 수분 또는 수소 등의 불순물의 저감에 의해 그리고 산소 결손의 저감에 의해 얻어진 고순도화된 산화물 반도체(순도화된 OS)는 진성(i형) 반도체 또는 실질적으로 i형 반도체라는 점에 유의해야 한다. 그로 인해, 수분 또는 수소 등의 불순물 농도의 충분한 저감에 의해 그리고 산소 결손의 저감에 의해 고순도화된 산화물 반도체 막을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 따라서, 고순도화된 산화물 반도체 막을 포함하는 트랜지스터를, 트랜지스터(407 내지 410) 각각으로서 사용함으로써 전압 발생 회로(406)에 있어서의 소비 전력을 저감시켜, 전원 회로(400)의 소비 전력을 저감하는 효과를 높일 수 있다.
고순도화된 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터의 낮은 오프 전류를, 다양한 실험에 의해 증명할 수 있다. 예를 들어, 소자는 채널 폭이 1×106 ㎛이고 채널 길이가 10 ㎛이더라도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1V 내지 10V인 범위에서, 오프 전류는, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 트랜지스터의 채널 폭에서 규격화된 오프 전류는, 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 서로 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 해당 트랜지스터에 의해 제어하는 회로를 사용하여, 오프 전류를 측정하였다. 해당 측정에서는, 상기 트랜지스터의 채널 형성 영역에 고순도화된 산화물 반도체 막을 사용하고, 용량 소자의 단위 시간당의 전하량의 변화로부터 해당 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 간의 전압이 3V인 경우에, 몇십 yA/㎛의 낮은 오프 전류가 얻어지는 것을 알았다. 따라서, 고순도화된 산화물 반도체 막을 채널 형성 영역에 사용하는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘을 사용하는 트랜지스터에 비해 현저하게 작다.
산화물 반도체 중에서, 탄화 실리콘 또는 질화 갈륨과는 달리, In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은, 스퍼터링이나 습식 공정에 의해 전기적 특성이 우수한 트랜지스터를 형성할 수 있기 때문에, 양산성이 우수한 이점을 갖는다. 또한, 탄화 실리콘 또는 질화 갈륨과는 달리, 상기 In-Ga-Zn계 산화물은 실온에서도 성막이 가능하고; 따라서, 유리 기판 위에 또는 실리콘을 사용하는 집적 회로 위에 전기적 특성이 우수한 트랜지스터를 형성할 수 있다. 또한, 대형 기판을 사용할 수 있다.
용량 소자(414)는 트랜지스터(407 및 408)가 오프일 때, 파워 스위치(401)에 인가된 전압을 유지하는 기능을 갖는다. 용량 소자(415)는 트랜지스터(409 및 410)가 오프일 때, 파워 스위치(402)에 인가된 전압을 유지하는 기능을 갖는다. 용량 소자(414 및 415) 각각의 한 쌍의 전극들 중 한쪽은, 무선 신호 입력 회로(411)에 접속된다. 도 28에 도시한 바와 같이, 용량 소자(414 및 415)가 제공되지 않아도 된다는 점에 유의해야 한다.
파워 스위치(401 및 402)가 온일 때, 전압은 전원(416)으로부터 전압 조정기(403)에 공급된다. 또한, 상기 전압에 의해, 축전 장치(404)에는 전력이 축적된다.
파워 스위치(401 및 402)가 오프일 때, 전원(416)으로부터 전압 조정기(403)에의 전압의 공급이 중지된다. 따라서, 축전 장치(404)에 전력이 공급되지 않지만, 상술한 바와 같이, 본 발명의 한 실시 형태에서는, 축전 장치(404) 또는 보조 전원(405)에 축적되어 있는 전력을 사용하여, 제어 회로(413)을 동작시킬 수 있다. 즉, 본 발명의 한 실시 형태에 관한 전원 회로(400)에서는, 제어 회로(413)에 의해 파워 스위치(401 및 402)의 동작 상태를 제어하면서, 전압 조정기(403)에의 전압의 공급을 중지할 수 있다. 전압 조정기(403)에의 전압의 공급을 중지함으로써, 부하(417)에 전압이 공급되지 않을 때에, 전압 조정기(403)의 용량의 충방전에 의해 전력 소비를 방지할 수 있다. 따라서, 전원 회로(400)의 소비 전력을 저감할 수 있다.
도 27 및 도 28에 예시한 회로에 상기 실시 형태에서 예시한 트랜지스터를 사용하는 경우, 저전위측에 소스 전극(제1 전극)을 전기적으로 접속하고, 고전위측에는 드레인 전극(제2 전극)을 전기적으로 접속한다. 또한, 제어 회로에 의해 제1 게이트 전극(및 제3 게이트 전극)의 전위를 제어할 수 있고, 예로서 상술한 전위, 예를 들면 소스 전극에 인가된 전위보다도 낮은 전위는, 도시하지 않은 배선을 통해 제2 게이트 전극에 입력될 수 있다.
본 실시 형태는, 본 명세서에 기재된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 7)
본 실시 형태에서는, 본 발명의 한 실시 형태의 트랜지스터를 포함하는 버퍼 회로의 구성에 대하여 설명한다.
본 발명의 한 실시 형태의 트랜지스터는 파워 스위치의 게이트에 전압을 공급하기 위한 버퍼 회로에 사용될 수 있다.
도 29의 (a)는 본 발명의 한 실시 형태의 버퍼 회로(701)를 포함하는 회로를 도시한다.
버퍼 회로(701)에는 구동 회로(702)와 파워 스위치(721)가 전기적으로 접속되어 있다. 버퍼 회로(701)에는 전원(715)으로부터의 정의 전위와, 전원(716)으로부터의 부의 전위가 인가되어 있다.
구동 회로(702)는 파워 스위치(721)의 온/오프 동작을 제어하기 위한 신호를 출력한다. 구동 회로(702)로부터 출력된 신호는 버퍼 회로(701)를 통해 파워 스위치(721)의 게이트에 입력된다.
파워 스위치(721)에 있어서는, 상기 실시 형태에서 예시한 임의의 트랜지스터, 또는 반도체로서 실리콘, 탄화 실리콘, 질화 갈륨 등을 사용하는 파워 트랜지스터를 사용할 수 있다. 그 다음, 파워 스위치(721)가 n채널형의 트랜지스터인 경우에 대하여 하기에 설명하지만; 파워 스위치(721)가 p채널형의 트랜지스터일 수 있다.
버퍼 회로(701)는 트랜지스터(711), 트랜지스터(712) 및 인버터(713)를 포함한다.
트랜지스터(711)의 소스와 드레인 중 하나가 전원(715)의 고전위 출력 단자에 전기적으로 접속되고, 소스와 드레인 중 다른 하나는 트랜지스터(712)의 소스와 드레인 중 하나 및 파워 스위치(721)의 게이트에 전기적으로 접속되고, 트랜지스터(711)의 게이트가 인버터(713)의 출력 단자에 전기적으로 접속된다. 트랜지스터(712)의 소스와 드레인 중 다른 하나는 전원(716)의 저전위 출력 단자에 전기적으로 접속된다. 구동 회로(702)의 출력부는 인버터(713)의 입력 단자 및 트랜지스터(712)의 게이트에 전기적으로 접속된다.
구동 회로(702)으로부터는, 하이 레벨 전위 또는 로우 레벨 전위가 출력된다. 여기서, 하이 레벨 전위는 적어도 트랜지스터(712)를 온 상태로 하는 전위이며, 로우 레벨 전위는 적어도 트랜지스터(712)를 오프 상태로 하는 전위이다.
구동 회로(702)로부터 하이 레벨 전위가 입력되면, 인버터(713)를 통해 트랜지스터(711)의 게이트에 로우 레벨 전위가 입력되어, 트랜지스터(711)가 오프 상태로 된다. 동시에, 트랜지스터(712)의 게이트에 하이 레벨 전위가 입력되어, 트랜지스터(712)가 온 상태로 된다. 따라서, 파워 스위치(721)의 게이트에는 전원(716)으로부터 부의 전위가 입력되어, 파워 스위치(721)가 오프 상태로 된다.
한편, 구동 회로(702)로부터 로우 레벨 전위가 입력되면, 인버터(713)를 통해 트랜지스터(711)의 게이트에 하이 레벨 전위가 입력되어, 트랜지스터(711)가 온 상태로 된다. 동시에, 트랜지스터(712)의 게이트에 로우 레벨 전위가 입력되어, 트랜지스터(712)가 오프 상태로 된다. 따라서, 파워 스위치(721)의 게이트에는 전원(715)으로부터 정의 전위가 입력되어, 파워 스위치(721)가 온 상태로 된다.
상술한 바와 같이, 구동 회로(702)로부터 하이 레벨 전위 또는 로우 레벨 전위를 갖는 펄스 신호가 출력됨으로써, 파워 스위치(721)의 온/오프 동작을 제어할 수 있다. 파워 스위치(721)를 제어하는 방법으로서는, 펄스폭 변조(PWM: Pulse Width Modulation) 방법, 펄스 주파수 변조(PFM: Pulse Frequency Modulation) 방법 등을 사용할 수 있다.
여기서, 트랜지스터(711 및 712) 각각에는, 상기 실시 형태에서 예시한 임의의 트랜지스터를 사용할 수 있다. 따라서, 파워 스위치(721)는 높은 전위에서 구동될 수 있다. 또한, 이들 트랜지스터들은 고온에서 안정되게 동작할 수 있고; 따라서, 이들 트랜지스터들이 고온 환경에서도 안정되게 파워 스위치의 동작을 제어할 수 있고, 많은 양의 열을 생성하는 파워 스위치(721)의 근방에 배치될 수도 있다. 트랜지스터(711 및 712)의 스위칭 동작에 의해, 큰 출력 전류를 흘릴 수 있고, 오프 전류를 저감할 수 있다. 따라서, 저전력을 소비하고 고속으로 동작할 수 있는 버퍼 회로가 얻어질 수 있다.
도 29의 (a) 및 (b)에서, 부의 전위를 출력하는 전원(716)이 제공되지만; 전원(716) 없이 트랜지스터(712)의 소스와 드레인 중 다른 하나에 접지 전위(또는 기준 전위)가 입력될 수 있다.
대안적으로, 인버터(713)는 트랜지스터(711) 대신에 트랜지스터(712)에 전기적으로 접속될 수 있다. 이 경우, 상기 동작에 있어서, 상기 전위와는 반전된 전위가 버퍼 회로(701)로부터 출력된다.
여기서, 파워 스위치(721) 대신에, 바이폴라 파워 트랜지스터, 절연 게이트 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor), 사이리스터, 게이트 턴오프 사이리스터(GTO), 트라이액, 또는 금속 반도체 전계 효과 트랜지스터(MESFET: Metal Semiconductor Field Effect Transistor) 등의 파워 디바이스를 사용할 수 있다.
이때, 구동 회로(702)의 출력 신호는 상기 신호에 한정되지 않고, 각각의 소자의 구동을 제어하는데 적합한 신호를 사용할 수 있다.
도 29의 (b)에서, 파워 스위치(721) 대신에 IGBT(722)가 제공된다.
도 29의 (a) 및 (b)에 예시한 회로에 상기 실시 형태에서 예시한 트랜지스터를 사용하는 경우, 저전위측에는 소스 전극(제1 전극)이 전기적으로 접속되고, 고전위측에는 드레인 전극(제2 전극)이 전기적으로 접속된다. 또한, 제어 회로에 의해 제1 게이트 전극(및 제3 게이트 전극)의 전위를 제어할 수 있으며, 예로서 상술한 전위, 예를 들어 소스 전극에 인가된 전위보다도 낮은 전위는 도시하지 않은 배선을 통해 제2 게이트 전극에 입력될 수 있다.
본 실시 형태는 본 명세서에 기재된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 8)
본 실시 형태에서는, 본 발명의 한 실시 형태에 따른 산화물 반도체가 제공되어 있는 트랜지스터를 포함하고, 전력이 공급되지 않더라도 저장 데이터를 보유할 수 있고, 기입 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를, 도면을 참조하여 설명한다.
도 30은 반도체 장치의 회로도이다.
도 30에 나타내는 반도체 장치는, 제1 반도체 재료를 포함하는 트랜지스터(3200), 제2 반도체 재료를 포함하는 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 트랜지스터(3300)로서는, 상술한 실시 형태에서 설명한 트랜지스터를 사용할 수 있다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 상이한 대역 갭을 갖는 재료인 것이 바람직하다. 예를 들어, 산화물 반도체 이외의 반도체 재료(예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소)를 제1 반도체 재료로서 사용할 수 있고, 상술한 실시 형태에서 설명한 산화물 반도체를 제2 반도체 재료로서 사용할 수 있다. 예를 들어, 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 사용하는 트랜지스터는, 고속 동작이 용이하다. 산화물 반도체를 포함하는 트랜지스터는, 오프 전류가 낮다.
트랜지스터(3300)는 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이러한 트랜지스터로 인해 장기간에 걸쳐 저장 데이터가 유지될 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치가 제공될 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 30에서, 제1 배선(3001)은 트랜지스터(3200)의 소스 전극에 전기적으로 접속된다. 제2 배선(3002)은 트랜지스터(3200)의 드레인 전극에 전기적으로 접속된다. 제3 배선(3003)은 트랜지스터(3300)의 소스 전극과 드레인 전극 중 하나에 전기적으로 접속된다. 제4 배선(3004)은 트랜지스터(3300)의 게이트 전극에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극 및 트랜지스터(3300)의 소스 전극과 드레인 전극 중 다른 하나는 용량 소자(3400)의 한쪽 전극에 전기적으로 접속된다. 제5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속된다.
도 30에 나타내는 반도체 장치는 트랜지스터(3200)의 게이트 전극의 전위가 유지될 수 있는 특징을 이용하고, 따라서 다음과 같이 데이터의 기입, 유지, 및 판독을 가능하게 한다.
데이터의 기입 및 유지에 대하여 설명한다. 먼저, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 온 상태로 되는 전위로 설정해서, 트랜지스터(3300)를 온 상태로 한다. 이에 의해, 제3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 용량 소자(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극에는 미리 결정된 전하가 인가된다(기입). 여기에서는, 2개의 다른 전위 레벨 중 어느 하나를 공급하기 위한 전하(이하, 로우 레벨 전하, 하이 레벨 전하라고 함)가 주어진다. 그 후, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 오프 상태로 되는 전위로 설정해서, 트랜지스터(3300)를 오프 상태로 한다. 따라서, 트랜지스터(3200)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음으로, 데이터의 판독에 대하여 설명한다. 제1 배선(3001)에 미리 결정된 전위(정 전위)를 공급하면서, 제5 배선(3005)에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라, 제2 배선(3002)의 전위가 다르다. 이는 일반적으로, 트랜지스터(3200)가 ｎ채널형 트랜지스터이면, 트랜지스터(3200)의 게이트 전극에 하이 레벨 전하가 인가되어 있는 경우의 외관 역치 전압 Vth _H는, 트랜지스터(3200)의 게이트 전극에 로우 레벨 전하가 인가되어 있는 경우의 외관 역치 전압 Vth _L보다 낮아지기 때문이다. 여기서, 외관의 역치 전압이란, 트랜지스터(3200)를 "온 상태"로 하기 위해 필요한 제5 배선(3005)의 전위를 말한다. 따라서, 제5 배선(3005)의 전위를 Vth _H와 Vth _L의 사이의 전위 V0로 설정함으로써, 트랜지스터(3200)의 게이트 전극에 인가된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서 하이 레벨 전하가 인가되는 경우에는, 제5 배선(3005)의 전위가 V0(>Vth _H)이면, 트랜지스터(3200)는 온 상태가 된다. 기입에 있어서 로우 레벨 전하가 인가되는 경우에는, 제5 배선(3005)의 전위가 V0(<Vth _L)이더라도, 트랜지스터(3200)는 오프 상태로 남는다. 이로 인해, 제2 배선(3002)의 전위를 판별함으로써, 게이트 전극에 저장된 데이터가 판독될 수 있다.
메모리 셀을 어레이 형상으로 하여 사용하는 경우, 원하는 메모리 셀의 데이터만을 판독할 필요가 있다는 점에 유의해야 한다. 이렇게 데이터를 판독하지 않을 경우에는, 게이트 전극의 상태에 관계 없이 트랜지스터(3200)가 오프 상태가 되는 전위, 즉, Vth _H보다 작은 전위를 제5 배선(3005)에 인가할 수 있다. 대안적으로, 게이트 전극의 상태에 관계 없이 트랜지스터(3200)가 온 상태가 되는 전위, 즉, Vth _L보다 큰 전위를 제5 배선(3005)에 인가할 수 있다.
본 실시 형태에 나타내는 반도체 장치에, 산화물 반도체를 사용하여 형성된 채널 형성 영역을 갖고 오프 전류가 매우 작은 트랜지스터를 사용하면, 반도체 장치는 매우 장기간에 걸쳐 데이터를 저장할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나 리프레시 동작의 빈도가 매우 낮을 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(전위가 고정되는 것이 바람직하다는 점에 유의)이더라도, 장기간에 걸쳐 저장 데이터를 유지하는 것이 가능하다.
또한, 본 실시 형태에 나타내는 반도체 장치에서는, 데이터의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 달리, 플로팅 게이트에의 전자의 주입이나 플로팅 게이트로부터의 전자의 인발을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제는 전혀 발생하지 않는다. 즉, 본 발명의 한 실시 형태에 따른 반도체 장치는, 종래의 불휘발성 메모리에서 문제가 되고 있는 기입 가능 횟수에 제한은 없고, 그 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태 및 오프 상태에 따라 데이터가 기입됨으로써, 고속의 동작이 용이하게 실현될 수 있다.
도 30에 예시한 회로에 상기 실시 형태에서 예시한 트랜지스터를 사용하는 경우, 저전위측에는 소스 전극(제1 전극)이 전기적으로 접속되고, 고전위측에는 드레인 전극(제2 전극)이 전기적으로 접속된다. 또한, 제어 회로 등에 의해 제1 게이트 전극(및 제3 게이트 전극)의 전위를 제어할 수 있고, 예로서 상술한 전위, 예를 들면 소스 전극에 인가된 전위보다도 낮은 전위는, 도시하지 않은 배선을 통해 제2 게이트 전극에 입력될 수 있다.
본 실시 형태는 본 명세서에 기재된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 9)
본 실시 형태에서는, 본 발명의 한 실시 형태의 표시 패널의 구성예에 대하여 설명한다.
[구성예]
도 31의 (a)는 본 발명의 한 실시 형태의 표시 패널의 상면도이다. 도 31의 (b)는 본 발명의 한 실시 형태의 표시 패널의 화소에 액정 소자를 사용하는 경우에 사용할 수 있는 화소 회로를 도시한다. 도 31의 (c)는 본 발명의 한 실시 형태의 표시 패널의 화소에 유기 EL 소자를 사용하는 경우에 사용할 수 있는 화소 회로를 도시한다.
화소부 내의 트랜지스터는, 상기 실시 형태를 따라 형성될 수 있다. 또한, 해당 트랜지스터는 n채널형 트랜지스터로서 용이하게 형성될 수 있으므로, n채널형 트랜지스터를 사용하여 형성될 수 있는 구동 회로의 일부는 화소부의 트랜지스터와 동일 기판 위에 형성될 수 있다. 이러한 방식으로 화소부 또는 구동 회로에 상기 실시 형태에 나타내는 임의의 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 31의 (a)는 액티브 매트릭스형 표시 장치의 블록도 일례를 도시한다. 표시 장치의 기판(900) 위에는, 화소부(901), 제1 주사선 구동 회로(902), 제2 주사선 구동 회로(903), 및 신호선 구동 회로(904)가 제공된다. 화소부(901)에는, 복수의 신호선이 신호선 구동 회로(904)로부터 연장하여 배치되고, 복수의 주사선이 제1 주사선 구동 회로(902) 및 제2 주사선 구동 회로(903)로부터 연장하여 배치되어 있다. 주사선과 신호선이 서로 교차하는 각 영역에는, 표시 소자를 갖는 화소가 매트릭스 형상으로 제공된다는 점에 유의해야 한다. 표시 장치의 기판(900)은 플렉서블 인쇄 회로(FPC: Flexible Printed Circuit) 등의 접속부를 통해 타이밍 제어 회로(컨트롤러 또는 컨트롤러 IC라고도 함)에 접속되어 있다.
도 31의 (a)에서, 제1 주사선 구동 회로(902), 제2 주사선 구동 회로(903), 및 신호선 구동 회로(904)는 화소부(901)와 동일한 기판(900) 위에 형성된다. 그로 인해, 외부에 제공된, 구동 회로 등의 부품의 수가 줄어들어, 비용의 저감을 달성할 수 있다. 또한, 기판(900) 외부에 구동 회로를 제공한 경우, 배선을 연장시킬 필요가 있고, 배선들의 접속 수가 증가한다. 기판(900) 위에 구동 회로를 제공한 경우, 배선들의 접속 수를 저감시킬 수 있다. 따라서, 신뢰성의 향상, 또는 수율의 향상을 달성할 수 있다.
<액정 패널>
도 31의 (b)는 화소의 회로 구성의 일례를 도시한다. 여기에서는, VA 액정 표시 패널의 화소에 사용할 수 있는 화소 회로를 도시한다.
이러한 화소 회로는, 하나의 화소가 복수의 화소 전극층을 갖는 구성에 사용될 수 있다. 화소 전극층은 상이한 트랜지스터에 접속되고, 트랜지스터는 상이한 게이트 신호로 구동될 수 있다. 이에 의해, 멀티 도메인 화소의 개개 화소 전극층에 인가된 신호를, 독립적으로 제어할 수 있다.
트랜지스터(916)의 게이트 배선(912)과 트랜지스터(917)의 게이트 배선(913)은, 상이한 게이트 신호를 인가할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극(914)은 트랜지스터(916 및 917)에 의해 공유된다. 트랜지스터(916 및 917) 각각으로서는 상기 실시 형태에서 설명한 트랜지스터를 적절히 사용할 수 있다. 이에 의해, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(916)에 전기적으로 접속된 제1 화소 전극층과, 트랜지스터(917)에 전기적으로 접속된 제2 화소 전극층의 형상에 대하여 설명한다. 제1 화소 전극층과 제2 화소 전극층은, 슬릿에 의해 분리되어 있다. 제1 화소 전극층은 V자 형상을 갖고, 제2 화소 전극층은 제1 화소 전극층을 둘러싸도록 제공된다.
트랜지스터(916)의 게이트 전극은 게이트 배선(912)에 접속되고, 트랜지스터(917)의 게이트 전극은 게이트 배선(913)에 접속되어 있다. 게이트 배선(912)과 게이트 배선(913)에 상이한 게이트 신호를 인가하면, 트랜지스터(916) 및 트랜지스터(917)의 동작 타이밍이 다를 수 있다. 그 결과, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(910), 유전체로서 기능하는 게이트 절연막, 및 제1 화소 전극층 또는 제2 화소 전극층에 전기적으로 접속된 용량 전극을 사용하여 저장 용량 소자를 형성할 수 있다.
멀티 도메인 화소는 제1 액정 소자(918)와 제2 액정 소자(919)를 포함한다. 제1 액정 소자(918)는 제1 화소 전극층, 대향 전극층, 및 그 사이의 액정층을 포함한다. 제2 액정 소자(919)는 제2 화소 전극층, 대향 전극층, 및 그 사이의 액정층을 포함한다.
본 발명의 화소 회로는 도 31의 (b)에 도시된 것에 한정되지 않는다는 점에 유의해야 한다. 예를 들어, 도 31의 (b)에 나타내는 화소에는 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 논리 회로 등을 추가할 수 있다.
<유기 EL 패널>
도 31의 (c)는 화소의 회로 구성의 다른 일례를 도시한다. 여기에서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 도시한다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극 한쪽으로부터 전자가, 한 쌍의 전극 다른 쪽으로부터 정공이 발광성의 유기 화합물을 함유하는 층으로 주입되고; 따라서, 전류가 흐른다. 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태로 된다. 발광성의 유기 화합물이 여기 상태로부터 기저 상태로 복귀됨으로써, 발광한다. 이러한 메커니즘으로 인해, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 칭해진다.
도 31의 (c)는 적용 가능한 화소 회로의 일례를 나타낸다. 여기에서, 하나의 화소는 2개의 n채널형의 트랜지스터를 포함한다. 본 발명의 한 실시 형태의 금속 산화물 막이, n채널형의 트랜지스터의 채널 형성 영역에 사용될 수 있다는 점에 유의해야 한다. 또한, 해당 화소 회로에는, 디지털 시간 계조 구동을 채택할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채택하는 화소 동작에 대하여 설명한다.
화소(920)는 스위칭용 트랜지스터(921), 구동용 트랜지스터(922), 발광 소자(924) 및 용량 소자(923)를 갖고 있다. 스위칭용 트랜지스터(921)의 게이트 전극층이 주사선(926)에 접속되고, 스위칭용 트랜지스터(921)의 제1 전극(소스 전극층 및 드레인 전극층 중 한쪽)이 신호선(925)에 접속되고, 스위칭용 트랜지스터(921)의 제2 전극(소스 전극층 및 드레인 전극층 중 다른 쪽)이 구동용 트랜지스터(922)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(922)의 게이트 전극층이 용량 소자(923)을 통해 전원선(927)에 접속되고, 구동용 트랜지스터(922)의 제1 전극이 전원선(927)에 접속되고, 구동용 트랜지스터(922)의 제2 전극이 발광 소자(924)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(924)의 제2 전극은 공통 전극(928)에 상당한다. 공통 전극(928)은 동일 기판 위에 제공된 공통 전위 선에 전기적으로 접속된다.
스위칭용 트랜지스터(921) 및 구동용 트랜지스터(922)로서는, 상기 실시 형태에서 설명된 트랜지스터를 적절히 사용할 수 있다. 이에 의해, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(924)의 제2 전극(공통 전극(928))의 전위는 저전원 전위로 설정된다. 저전원 전위는, 전원선(927)에 공급된 고전원 전위보다 낮은 전위이하는 점에 유의해야 한다. 예를 들어, 저전원 전위는 GND, 0V 등일 수 있다. 발광 소자(924)의 순방향 역치 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그의 전위차를 발광 소자(924)에 인가함으로써, 발광 소자(924)에 전류를 흘려서, 발광되게 한다. 발광 소자(924)의 순방향 전압은, 원하는 휘도가 얻어지는 전압을 나타내고, 적어도 순방향 역치 전압을 포함한다.
용량 소자(923)의 대용으로서 구동용 트랜지스터(922)의 게이트 용량을 사용할 수 있어, 용량 소자(923)를 생략할 수 있다는 점에 유의해야 한다. 구동용 트랜지스터(922)의 게이트 용량은, 채널 형성 영역과 게이트 전극층 사이에 형성될 수 있다.
이어서, 구동용 트랜지스터(922)에 입력된 신호에 대하여 설명한다. 전압-입력 전압 구동 방법의 경우, 구동용 트랜지스터(922)를 온 또는 오프시키기 위한 비디오 신호를, 실패없이 구동용 트랜지스터(922)에 입력한다. 구동용 트랜지스터(922)를 선형 영역에서 동작시키기 위해서, 전원선(927)의 전압보다도 높은 전압을 구동용 트랜지스터(922)의 게이트 전극층에 인가한다. 신호선(925)에는, 전원선 전압과 구동용 트랜지스터(922)의 역치 전압 Vth과의 합인 전압 이상의 전압을 인가한다는 점에 유의해야 한다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(922)의 게이트 전극층에는 발광 소자(924)의 순방향 전압과 구동용 트랜지스터(922)의 역치 전압 Vth과의 합인 전압 이상의 전압을 인가한다. 구동용 트랜지스터(922)이 포화 영역에서 동작되게 하는 비디오 신호를 입력하여, 발광 소자(924)에 전류를 공급한다. 구동용 트랜지스터(922)를 포화 영역에서 동작시키기 위해서, 전원선(927)의 전위를, 구동용 트랜지스터(922)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호가 사용되면, 비디오 신호에 따라 발광 소자(924)에 전류를 공급할 수 있고, 아날로그 계조 구동을 행할 수 있다.
본 발명의 화소 회로의 구성은, 도 31의 (c)에 도시된 구성에 한정되지 않는다는 점에 유의해야 한다. 예를 들어, 도 31의 (c)에 나타낸 화소 회로에는 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 논리 회로 등을 추가할 수 있다.
도 31의 (a) 내지 (c)에 예시한 회로에 상기 실시 형태에서 예시한 트랜지스터를 사용하는 경우, 저전위측에 소스 전극(제1 전극)이 전기적으로 접속되고, 고전위측에는 드레인 전극(제2 전극)이 전기적으로 접속된다. 또한, 제어 회로 등에 의해 제1 게이트 전극(및 제3 게이트 전극)의 전위를 제어할 수 있고, 예로서 상술한 전위, 예를 들어, 소스 전극에 인가된 전위보다도 낮은 전위를, 도시하지 않은 배선을 통해 제2 게이트 전극에 입력할 수 있다.
본 실시 형태는, 본 명세서에 기재된 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 10)
본 발명의 한 실시 형태의 반도체 장치(전력 변환 회로, 전원 회로, 및 버퍼 회로를 포함함)는 장치에의 전력의 공급을 제어하기에 적합하고, 특히 큰 전력이 필요로 하는 장치에 사용하는 것이 바람직하다. 예를 들어, 반도체 장치는 모터 등의 전력에 의해 그의 구동이 제어되는 구동부가 제공된 장치 및 전력에 의해 가열 또는 냉각을 제어하는 장치에 적절하게 사용할 수 있다.
본 발명의 한 실시 형태의 반도체 장치를 사용할 수 있는 전자 기기는, 표시 장치, 퍼스널 컴퓨터, 저장 매체가 제공된 화상 재생 장치(대표적으로는, 디지털 다기능 디스크(DVD: Digital Versatile Disc) 등의 저장 매체의 내용을 재생하고, 재생된 화상을 표시하기 위한 디스플레이를 갖는 장치), 등일 수 있다. 또한, 본 발명의 한 실시 형태의 반도체 장치를 사용할 수 있는 전자 기기로서는, 휴대 전화, 게임기(휴대형 게임기 포함), 휴대형 정보 단말기, e-북 리더, 비디오 카메라와 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들면, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 선풍기, 드라이어, 에어 컨디셔너(air conditioner) 등의 공조 시스템, 엘리베이터와 에스컬레이터 등의 승강 장치, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, 전동 재봉틀, 전동 공구, 반도체 시험 장치, 등을 들 수 있다. 본 발명의 한 실시 형태의 반도체 장치는, 전기 모터에 의해 추진되는 이동체에 사용될 수 있다. 상기 이동체는, 자동차(오토바이 또는 삼륜 이상의 보통 자동차), 전기 자전거를 포함하는 전동 어시스트 자전거, 항공기, 선박, 철도 차량 등이다. 또한, 반도체 장치는, 예를 들어, 식품, 가전 제품, 상기 이동체, 철강, 반도체 장치, 토목, 건축, 건설 등의 모든 분야에서 사용되는 산업용 로봇의 구동을 제어하기 위해 사용될 수 있다.
이들 전자 기기의 구체예를 도 32의 (a) 내지 (d)에 나타내었다.
도 32의 (a)는 전자 레인지(1400)를 나타내는데, 이는 하우징(1401), 피처리물을 적재하기 위한 처리실(1402), 표시부(1403), 입력 장치(예를 들면, 조작 패널)(1404), 및 하우징(1401) 내에 제공된 고주파 발생기로부터 발생된 전자파를 처리실(1402)에 공급하는 조사부(1405)를 포함한다.
본 발명의 한 실시 형태의 반도체 장치는, 예를 들어 고주파 발생기에의 전력의 공급을 제어하는 전원 회로에 사용할 수 있다.
도 32의 (b)는 세탁기(1410)를 나타내는데, 이는 하우징(1411), 하우징(1411) 내에 제공된 세탁조를 개폐시키는 개폐부(1412), 입력 장치(예를 들면, 조작 패널)(1413), 및 세탁조의 급수구(1414)를 포함한다.
본 발명의 한 실시 형태의 반도체 장치는, 예를 들어 세탁조의 회전을 제어하는 모터에의 전력 공급을 제어하는 회로에 사용할 수 있다.
도 32의 (c)는 전기 냉동 냉장고의 일례이다. 도 32의 (c)에 나타내는 전자 기기는, 하우징(1451), 냉장실용 도어(1452), 및 냉동실용 도어(1453)를 포함한다.
도 32의 (c)에 나타내는 전자 기기에서, 하우징(1451)의 내부에 본 발명의 한 실시 형태인 반도체 장치가 제공된다. 상기 구성으로 인해, 예를 들어 하우징(1451) 내부의 온도에 따라서 또는 냉장실용 도어(1452) 및 냉동실용 도어(1453)의 개폐에 따라, 하우징(1451) 내의 반도체 장치에 대한 전원 전압의 공급을 제어할 수 있다.
도 32의 (d)는 에어 컨디셔너(airconditioner)의 일례이다. 도 32의 (d)에 나타내는 전자 기기는, 실내기(1460) 및 실외기(1464)를 포함한다.
실내기(1460)는 하우징(1461)과 송풍구(1462)를 포함한다.
도 32의 (d)에 나타내는 전자 기기에서, 하우징(1461)의 내부에 본 발명의 한 실시 형태인 반도체 장치를 제공한다. 상기 구성으로 인해, 예를 들어 리모트 컨트롤러로부터의 신호에 따라서 또는 실내의 온도나 습도에 따라, 하우징(1461) 내의 반도체 장치에 대한 전원 전압의 공급을 제어할 수 있다.
본 발명의 한 실시 형태의 반도체 장치는, 예를 들어 실외기(1464)에 포함된 팬의 회전을 제어하는 모터에의 전력의 공급을 제어하는 회로에 사용할 수 있다.
도 32의 (d)에는 실내기와 실외기를 포함하는 스플릿형 에어 컨디셔너를 예시하고 있고; 대안적으로, 실내기의 기능과 실외기의 기능을 1개의 하우징에 통합하는 에어 컨디셔너일 수 있다.
본 실시 형태는 본 명세서에 기재하는 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
(실시 형태 11)
본 실시 형태에서는, 본 발명의 한 실시 형태의 반도체 장치를 각각 포함하는 전자 기기의 구성예에 대하여 설명한다.
도 33의 (a) 내지 (d)는 본 발명의 한 실시 형태의 반도체 장치를 각각 포함하는 전자 기기의 외관 도이다.
전자 기기의 예로서는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대형 정보 단말기, 음향 재생 장치, 파칭코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 33의 (a)는 휴대형 정보 단말기를 나타내는데, 이는 본체(1001), 하우징(1002), 표시부(1003a), 표시부(1003b) 등을 포함한다. 표시부(1003b)는 터치 패널을 포함한다. 표시부(1003b)에 표시되는 키보드 버튼(1004)을 접촉함으로써 화면 조작이 실행될 수 있고, 문자가 입력될 수 있다. 물론, 표시부(1003a)는 터치 패널로서 기능할 수 있다. 상기 실시 형태에서 나타낸 임의의 트랜지스터를 스위칭 소자로서 사용하여 액정 패널이나 유기 발광 패널을 제조하여 표시부(1003a 또는 1003b)에 사용함으로써, 신뢰성이 높은 휴대형 정보 단말기를 제공할 수 있다.
도 33의 (a)에 나타내는 휴대형 정보 단말기는, 여러 가지 데이터(예를 들면, 정지 화상, 동화상, 및 텍스트 화상)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 데이터를 조작 또는 편집하는 기능, 여러가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 저장 매체 삽입부 등을 제공할 수 있다.
도 33의 (a)에 나타내는 휴대형 정보 단말기는, 무선으로 데이터를 송수신할 수 있다. 무선 통신을 통해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고 다운로드할 수 있다.
도 33의 (b)는 휴대 음악 플레이어를 나타내며, 이는 본체(1021)에 표시부(1023), 휴대 음악 플레이어가 귀에 착용될 수 있게 하는 고정부(1022), 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025), 등을 포함한다. 상기 실시 형태에서 나타낸 임의의 트랜지스터를 스위칭 소자로서 사용하여 액정 패널이나 유기 발광 패널을 제조하여 표시부(1023)에 사용함으로써, 보다 신뢰성이 높은 휴대 음악 플레이어를 제공할 수 있다.
또한, 도 33의 (b)에 나타내는 휴대 음악 플레이어가 안테나, 마이크 기능, 또는 무선 기능을 갖고, 휴대 전화와 함께 사용되면, 사용자는 승용차 등을 운전하면서 핸즈 프리 방식으로 무선으로 전화 통화할 수 있다.
도 33의 (c)는 휴대 전화를 나타내는데, 이는 하우징(1030) 및 하우징(1031)의 2개의 하우징을 포함한다. 하우징(1031)은 표시 패널(1032), 스피커(1033), 마이크(1034), 포인팅 디바이스(1036), 카메라용 렌즈(1037), 외부 접속 단자(1038), 등을 포함하고 있다. 하우징(1030)에는 휴대 전화를 충전하기 위한 태양 전지 셀(1040), 외부 메모리 슬롯(1041) 등이 제공된다. 또한, 안테나가 하우징(1031) 내부에 내장되어 있다. 상기 실시 형태에서 설명한 임의의 트랜지스터를 표시 패널(1032)에 사용함으로써, 신뢰성이 높은 휴대 전화를 제공할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 포함한다. 화상으로 표시되어 있는 복수의 조작 키(1035)를 도 33의 (c)에서 점선으로 표시하고 있다. 태양 전지 셀(1040)로부터 출력되는 전압을 각 회로에 충분히 높아지게 승압하기 위한 승압 회로도 포함된다는 점에 유의해야 한다.
예를 들어, 승압 회로 등의 전원 회로에 사용되는 파워 트랜지스터도 상기 실시 형태에서 설명하는 임의의 트랜지스터를 사용할 수 있다.
표시 패널(1032)에서는, 적용 모드에 따라서 표시의 방향이 적절히 변한다. 또한, 휴대 전화에는 표시 패널(1032)과 동일면 위에 카메라용 렌즈(1037)가 제공되기 때문에, 비디오 폰으로서 사용될 수 있다. 스피커(1033) 및 마이크(1034)는 음성 통화뿐만 아니라, 비디오폰 전화, 녹음, 및 사운드 재생 등에 사용될 수 있다. 또한, 하우징(1030 및 1031)은 슬라이딩에 의해, 도 33의 (c)에서와 같이 전개되어 있는 상태로부터 서로 중첩되는 상태로 시프트될 수 있다. 따라서, 휴대 전화의 사이즈가 축소될 수 있는데, 이는 휴대 전화를 휴대하기 적합하게 할 수 있다.
외부 접속 단자(1038)는 AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속될 수 있으므로, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 저장 매체를 삽입함으로써, 대량의 데이터가 저장 및 이동될 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등을 제공할 수 있다.
도 33의 (d)는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(1050)에서, 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 화상을 표시할 수 있다. 또한, 하우징(1051)을 지지하기 위한 스탠드(1055)에 CPU가 내장되어 있다. 상기 실시 형태에서 설명하는 임의의 트랜지스터를 표시부(1053) 및 CPU에 사용함으로써, 텔레비전 장치(1050)가 신뢰성이 높아질 수 있다.
텔레비전 장치(1050)는 하우징(1051)의 조작 스위치나, 별도의 리모콘 컨트롤러에 의해 조작될 수 있다. 또한, 리모콘 컨트롤러에는, 해당 리모콘 컨트롤러로부터 출력된 데이터를 표시하기 위한 표시부를 제공할 수 있다.
텔레비전 장치(1050)에는 수신기, 모뎀 등이 제공된다는 점에 유의해야 한다. 수신기를 사용함으로써, 텔레비전 장치(1050)는 일반의 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전 장치(1050)가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속됨으로써, 일방향(송신자에게서 수신자로) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리)의 정보 통신을 행할 수 있다.
또한, 텔레비전 장치(1050)에는, 외부 접속 단자(1054), 저장 매체 기록 재생부(1052), 및 외부 메모리 슬롯이 제공된다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블에 접속될 수 있으므로, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 디스크 저장 매체가 저장 매체 기록 재생부(1052) 내에 삽입되어, 저장 매체에 저장된 데이터의 판독 및 저장 매체에의 기입이 행해질 수 있다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터로서 저장된 화상, 비디오 등을 표시부(1053)에 표시할 수 있다.
또한, 상기 실시 형태에서 설명하는 트랜지스터의 오프 누설 전류가 매우 작은 경우에, 해당 트랜지스터를 외부 메모리(1056)이나 CPU에 사용하면, 텔레비전 장치(1050)는 신뢰성이 높아져서 소비 전력이 충분히 저감할 수 있다.
본 실시 형태는, 본 명세서에 기재하는 임의의 다른 실시 형태와 적절히 조합하여 구현될 수 있다.
본 출원은, 2013년 6월 27일에 일본 특허청에 출원된 일본 특허 출원 번호 제2013-134865호와, 2013년 7월 29일에 일본 특허청에 출원된 일본 특허 출원 번호 제2013-156551호에 기초하고, 그 전체 내용은 본 명세서에서 참조로서 원용된다.
100: 트랜지스터
101: 기판
102: 반도체층
103: 전극
103a: 전극
103b: 전극
104: 절연층
105: 게이트 전극
105a: 게이트 전극
105b: 게이트 전극
105c: 게이트 전극
106: 절연층
107: 절연층
108: 절연층
109: 절연층
111a: 배선
111b: 배선
112b: 배선
112c: 배선
200: 트랜지스터
210: 트랜지스터
220: 트랜지스터
230: 트랜지스터
240: 트랜지스터
400: 전원 회로
401: 파워 스위치
402: 파워 스위치
403: 전압 조정기
404: 축전 장치
405: 보조 전원
406: 전압 발생 회로
407: 트랜지스터
408: 트랜지스터
409: 트랜지스터
410: 트랜지스터
411: 무선 신호 입력 회로
413: 제어 회로
414: 용량 소자
415: 용량 소자
416: 전원
417: 부하
501: DC-DC 컨버터
502: 용량 소자
503: 트랜지스터
504: 제어 회로
505: 다이오드
506: 코일
507: 용량 소자
508: 부하
511: DC-DC 컨버터
512: 용량 소자
513: 트랜지스터
514: 제어 회로
515: 변압기
516: 다이오드
517: 용량 소자
518: 부하
601: 인버터
602: 트랜지스터
603: 트랜지스터
604: 트랜지스터
605: 트랜지스터
606: 제어 회로
701: 버퍼 회로
702: 구동 회로
711: 트랜지스터
712: 트랜지스터
713: 인버터
715: 전원
716: 전원
721: 파워 스위치
722: IGBT
900: 기판
901: 화소부
902: 주사선 구동 회로
903: 주사선 구동 회로
904: 신호선 구동 회로
910: 용량 배선
912: 게이트 배선
913: 게이트 배선
914: 드레인 전극층
916: 트랜지스터
917: 트랜지스터
918: 액정 소자
919: 액정 소자
920: 화소
921: 스위칭용 트랜지스터
922: 구동용 트랜지스터
923: 용량 소자
924: 발광 소자
925: 신호선
926: 주사선
927: 전원선
928: 공통 전극
1001: 본체
1002: 하우징
1003a: 표시부
1003b: 표시부
1004: 키보드 버튼
1021: 본체
1022: 고정부
1023: 표시부
1024: 조작 버튼
1025: 외부 메모리 슬롯
1030: 하우징
1031: 하우징
1032: 표시 패널
1033: 스피커
1034: 마이크
1035: 조작 키
1036: 포인팅 디바이스
1037: 카메라용 렌즈
1038: 외부 접속 단자
1040: 태양 전지 셀
1041: 외부 메모리 슬롯
1050: 텔레비전 장치
1051: 하우징
1052: 저장 매체 기록 재생부
1053: 표시부
1054: 외부 접속 단자
1055: 스탠드
1056: 외부 메모리
1400: 전자레인지
1401: 하우징
1402: 처리실
1403: 표시부
1404: 입력 장치
1405: 조사부
1410: 세탁기
1411: 하우징
1412: 개폐부
1413: 입력 장치
1414: 급수구
1451: 하우징
1452: 냉장실용 도어
1453: 냉동실용 도어
1460: 실내기
1461: 하우징
1462: 송풍구
1464: 실외기
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자

Claims (20)

  1. 반도체 장치로서,
    반도체층;
    상기 반도체층에 전기적으로 접속된 제1 전극 및 제2 전극;
    상기 반도체층을 사이에 두고 있는 제1 게이트 절연층 및 제2 게이트 절연층;
    상기 제1 전극, 상기 반도체층 및 상기 제2 전극과 중첩되는 제1 게이트 전극으로서, 상기 제1 게이트 절연층은 상기 제1 게이트 전극과 상기 제1 전극, 상기 제1 게이트 전극과 상기 반도체층, 및 상기 제1 게이트 전극과 상기 제2 전극과의 사이에 위치하는, 상기 제1 게이트 전극; 및
    상기 반도체층 및 상기 제1 전극과 중첩되는 제2 게이트 전극으로서, 상기 제2 게이트 절연층은 상기 제2 게이트 전극과 상기 반도체층, 및 상기 제2 게이트 전극과 상기 제1 전극과의 사이에 위치하는, 상기 제2 게이트 전극을 포함하고,
    상기 제2 게이트 전극은 상기 제2 전극과 중첩되지 않고,
    상기 제1 게이트 전극의 길이가 채널 길이 방향으로 상기 반도체층의 길이보다 더 길고,
    상기 제2 게이트 전극의 제1 단부는 상기 반도체층의 하나의 단부를 넘어 연장되고, 상기 제2 게이트 전극의 제2 단부는 상기 반도체층의 다른 하나의 단부를 넘어 연장되지 않는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 장치로서,
    반도체층;
    상기 반도체층에 전기적으로 접속된 제1 전극 및 제2 전극;
    상기 반도체층을 사이에 두고 있는 제1 게이트 절연층 및 제2 게이트 절연층;
    상기 제1 전극, 상기 반도체층 및 상기 제2 전극과 중첩되는 제1 게이트 전극으로서, 상기 제1 게이트 절연층은 상기 제1 게이트 전극과 상기 제1 전극, 상기 제1 게이트 전극과 상기 반도체층, 및 상기 제1 게이트 전극과 상기 제2 전극과의 사이에 위치하는, 상기 제1 게이트 전극;
    상기 반도체층 및 상기 제1 전극과 중첩되는 제2 게이트 전극으로서, 상기 제2 게이트 절연층은 상기 제2 게이트 전극과 상기 반도체층, 및 상기 제2 게이트 전극과 상기 제1 전극과의 사이에 위치하는, 상기 제2 게이트 전극; 및
    상기 제2 게이트 절연층을 사이에 두고 상기 제2 전극과 중첩되는 제3 게이트 전극을 포함하고,
    상기 제2 게이트 전극은 상기 제2 전극과 중첩되지 않고,
    상기 제2 게이트 전극의 단부는 상기 반도체층의 제1 단부를 넘어 연장되고,
    상기 제3 게이트 전극의 단부는 상기 반도체층의 제2 단부를 넘어 연장되는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 게이트 전극과 상기 제3 게이트 전극은 상기 반도체층과 중첩되는 영역에서 서로 이격되는, 반도체 장치.
  11. 제9항에 있어서,
    상기 제2 게이트 전극과 상기 제3 게이트 전극 사이에 절연층을 더 포함하는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 게이트 전극은 상기 제3 게이트 전극과 중첩되는, 반도체 장치.
  13. 제9항에 있어서,
    상기 제1 게이트 전극은 상기 제3 게이트 전극에 전기적으로 접속되는, 반도체 장치.
  14. 제1항 또는 제9항에 있어서,
    상기 제1 전극은 드레인 전극이고,
    상기 제2 전극은 소스 전극인, 반도체 장치.
  15. 제1항 또는 제9항에 있어서,
    상기 제1 전극은 소스 전극이고,
    상기 제2 전극은 드레인 전극인, 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 게이트 전극은 상기 소스 전극에 인가된 전위보다 더 낮은 전위를 수신하기 위해 전기적으로 접속되는, 반도체 장치.
  17. 삭제
  18. 제1항 또는 제9항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 게이트 절연층을 사이에 두고 상기 반도체층의 반대측에 산화물층을 더 포함하고,
    상기 산화물층은 화학양론적 조성에서의 산소보다도 높은 비율로 산소를 함유하는, 반도체 장치.
  20. 제18항에 있어서,
    상기 반도체층과 상기 제2 게이트 절연층과의 사이의 제1 산화물층; 및
    상기 반도체층과 상기 제1 게이트 절연층과의 사이의 제2 산화물층을 더 포함하고,
    상기 제1 산화물층 및 상기 제2 산화물층 각각은 상기 반도체층에 함유된 금속 원소를 1종 이상 포함하는, 반도체 장치.
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