JP6408784B2 - 半導体装置 - Google Patents

Description

本発明の一態様は、半導体装置に関する。

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置の一態様である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。

また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

半導体装置を構成する薄膜を所望の形状に加工する際、その加工精度が半導体装置の電気特性に影響を及ぼす。例えばトランジスタの場合、ソースとドレインの距離などは、トランジスタの電気的特性に大きく影響を及ぼすため、高い精度での加工が要求される。しかしながら、加工する薄膜の形状が微細であるほど、高精度に加工することが困難となる。

本発明の一態様は、微細化に適した半導体装置を提供することを課題の一とする。

または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気的特性を付与することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、絶縁表面上に島状の半導体層と、半導体層の側面に接し、且つ上面の一部と重なる一対の電極と、半導体層と電極との間に位置し、半導体層の上面の一部及び電極の下面の一部と接する酸化物層と、半導体層と重なるゲート電極と、半導体層とゲート電極との間にゲート絶縁層と、を有する半導体装置である。また半導体層は、酸化物半導体を含み、一対の電極は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、ＭｏまたはＷを含む。

また、上記半導体層及び上記酸化物層は、それぞれＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含み、酸化物層は、含有するＩｎに対する元素Ｍの割合が、半導体層よりも高いことが好ましい。

または、上記酸化物層は、含有する元素Ｍの割合がＩｎに対して３倍以上であることが好ましい。

または、上記酸化物層は、酸化ガリウム、Ｇａ−Ｚｎ酸化物、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、または酸化ハフニウムのうち、いずれかを含むことが好ましい。

また、上記半導体層は、結晶部を有することが好ましい。

なお、本明細書等において特に説明の無い限り、ある化合物に含有する特定元素の割合は、原子数比で表すこととする。また、原子数比の値は誤差としてプラスマイナス２０％の変動を含む。

本発明の一態様によれば、微細化に適した半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、酸化物半導体を用いた半導体装置に良好な電気的特性を付与することができる。

実施の形態に係る、半導体装置。 実施の形態に係る、半導体装置。 実施の形態に係る、半導体装置。 実施の形態に係る、半導体装置。 実施の形態に係る、半導体装置の作製方法を説明する図。 実施の形態に係る、半導体装置。 実施の形態に係る、半導体装置の断面図および回路図。 実施の形態に係る、半導体装置の回路図。 実施の形態に係る、半導体装置のブロック図。 実施の形態に係る、記憶装置を説明する回路図。 実施の形態に係る、電子機器。 実施例に係る、シート抵抗の測定結果。 実施例に係る、シート抵抗の測定結果。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の例として、トランジスタの構成例と、その作製方法例について、図面を参照して説明する。

［構成例］
図１（Ａ）に、本構成例で例示するトランジスタ１００の上面概略図を示す。また、図１（Ｂ）、（Ｃ）はそれぞれ、図１（Ａ）中に示す切断線Ａ−Ｂ、Ｃ−Ｄにおける断面概略図である。なお、図１（Ａ）では、明瞭化のため一部の構成要素を明示していない。

トランジスタ１００は基板１０１上に設けられ、島状の半導体層１０２と、半導体層１０２の側面に接し、且つ上面の一部と重なる一対の電極１０４と、半導体層１０２と電極１０４との間に位置し、半導体層１０２の上面の一部及び電極１０４の下面の一部と接する一対の酸化物層１０３と、半導体層１０２と重なるゲート電極１０６と、半導体層１０２とゲート電極１０６との間にゲート絶縁層１０５と、を有する。

また、半導体層１０２は、一対の電極１０４と接する側面の近傍に低抵抗領域１１１を有する。なお、半導体層１０２における低抵抗領域１１１とそれ以外の領域との境界は明確ではない場合があるため、これらの境界を破線で示している。

また、基板１０１上には絶縁層１０７が設けられ、絶縁層１０７上に半導体層１０２が設けられている。また、ゲート絶縁層１０５及びゲート電極１０６を覆って絶縁層１０８が設けられている。

一対の電極１０４のうち、一方がトランジスタ１００のソース電極として、他方がドレイン電極として機能する。

半導体層１０２は、酸化物半導体を含む。少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。

酸化物層１０３は、少なくとも金属酸化物または半導体酸化物を含む。好ましくは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。または、酸化物層１０３は、酸化ガリウム又はＧａ−Ｚｎ酸化物を含む。

酸化物層１０３は、酸素を透過しにくい材料または酸素が脱離しにくい材料を用いることができる。ここで、酸化物層１０３に用いる材料は、半導体特性を示す材料であることが好ましいが、絶縁体であってもよく、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムなどを含む材料であってもよい。

酸化物層１０３にＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、酸化物中に含有するＩｎの割合に対してＭの割合が高い材料を用いることが好ましい。例えば、Ｉｎに対して元素Ｍを３倍以上、好ましくは５倍以上、より好ましくは８倍以上高い原子数比で含む酸化物を用いる。

また、半導体層１０２と酸化物層１０３の両方に、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、酸化物層１０３は半導体層１０２に比べて、含有する元素Ｍの割合が高い材料を用いることが好ましい。例えば、酸化物層１０３として、半導体層１０２よりも元素Ｍを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。

電極１０４は、少なくとも半導体層１０２と接する部分において、酸素と結合しやすい導電材料を含む。このような導電材料として、例えばＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。またはこれら導電材料の窒化物を用いてもよい。なお、融点の比較的高いＷやＴｉを含む材料を用いると、トランジスタ１００の作製工程における温度の上限を高めることができることができるため好ましい。なお、酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。

このような導電材料と酸化物半導体とを接触させると、酸化物半導体中の酸素の一部が導電材料側に取り込まれる。さらにこれらを接触させた状態で加熱することでより多くの酸素が導電材料側に取り込まれる。このような酸素の移動により、半導体層１０２における電極１０４と接触した界面近傍の領域に酸素欠損が生じ、ｎ型化した領域（低抵抗領域１１１）が形成される。なお、低抵抗領域１１１はトランジスタ１００のソースまたはドレインとして作用させることができる。

図２は、図１（Ｂ）中の破線で示した領域を拡大した図である。半導体層１０２の上面において、半導体層１０２と電極１０４との間に酸化物層１０３が設けられ、半導体層１０２と電極１０４とが直接的に接しない構成となっている。したがって、図２中の矢印で示すように、半導体層１０２に形成される低抵抗領域１１１は、電極１０４と接する半導体層１０２の側面から内側に向かって形成される。

ここで、酸化物層１０３として上述のような元素Ｍを多く含有するＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合では、含有する元素ＭはＩｎよりも酸素と強く結合するため、電極１０４と接触した状態で加熱しても酸素の移動が起こりにくい。また、酸化ガリウム、Ｇａ−Ｚｎ酸化物などを用いた場合でも、ガリウムには同様の性質がある。すなわち、酸化物層１０３を介して半導体層１０２から電極１０４側へ酸素が移動することを抑制することができる。

また、半導体層１０２の上部に接して形成される酸化物層１０３に、半導体層１０２と同一の構成元素を一種以上含む層とすることで、これらの界面に界面準位が形成されにくくなる。その結果、トランジスタのしきい値電圧などの電気的特性のばらつきや変動が抑制され、信頼性の高いトランジスタを実現できる。

ここで、低抵抗領域１１１が半導体層１０２の側面から内側にかけて広がる距離（すなわち、低抵抗領域１１１の幅）は、半導体層１０２の材料、電極１０４の材料、電極１０４を形成した後の加熱条件などにより制御することができる。

例えば、半導体層１０２として原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−Ｚｎ系酸化物を用い、電極１０４としてタングステン（Ｗ）を用い、窒素雰囲気下で４００度、１時間の熱処理を施すことで、これらの界面から約２０ｎｍ程度の範囲に低抵抗領域１１１を形成することができる。

また、酸化物層１０３は、低抵抗領域１１１に対してシート抵抗で５倍以上、好ましくは１０倍以上、より好ましくは５０倍以上、高抵抗であるとよい。酸化物層１０３に対して低抵抗領域１１１が十分に低抵抗であると、酸化物層１０３はソースまたはドレインとして機能せず、主として低抵抗領域１１１をソースまたはドレインとして機能させることができる。その結果、トランジスタ１００の実効的なチャネル長は低抵抗領域１１１の間隔で決定される構成とすることができる。なお、酸化物層１０３の材料によっては酸化物層１０３がソースまたはドレインとして機能する場合もある。このような場合であっても、酸化物層１０３を介して半導体層１０２から電極１０４側へ酸素が移動することを抑制することができる。

ここで、トランジスタのチャネル長について説明する。チャネル長は、トランジスタのソース、ドレイン間の距離を意味する場合が多い。

図３に、酸化物層１０３を設けない場合のトランジスタの断面概略図を示す。半導体層１０２中には低抵抗領域１１１が形成されている。半導体層１０２の上面が電極１０４と接しているため、半導体層１０２の電極１０４と重なる領域に渡って低抵抗領域１１１が形成されている。さらに、半導体層１０２中には、その上層の電極１０４の端部よりも内側の領域（電極１０４と重ならない領域）にまで低抵抗領域１１１が広がっている。その結果、一対の電極１０４間の距離Ｌよりも、半導体層１０２中の一対の低抵抗領域１１１間の距離Ｌ_ｅｆｆの方が短くなる。ここでＬ_ｅｆｆはトランジスタの実効的なチャネル長に相当する。

このような構成の場合、電極１０４の端部の形状のばらつきや、電極１０４の加工時に生じる半導体層１０２の薄膜化の度合いなどの影響により、半導体層１０２中の低抵抗領域１１１の広がる深さ（距離）は変化するため、これを制御することは困難である場合がある。したがって、トランジスタの実効的なチャネル長Ｌ_ｅｆｆのばらつきを低減することは難しく、微細なトランジスタであるほどその電気的特性にばらつきが生じてしまう場合がある。

さらに、このような構成では、トランジスタの微細化に伴い、一対の電極１０４間の距離Ｌを極めて短くすると、半導体層１０２中の一対の低抵抗領域１１１が重なり、ソースとドレインとが電気的にショートしてしまい、トランジスタ特性が得られなくなるといった問題が生じる場合がある。

しかしながら、図１に示したトランジスタ１００では、低抵抗領域１１１の横方向の広がりの度合いは、電極１０４や半導体層１０２の形状に依存しないため、そのばらつきを低減できる。したがって、トランジスタ１００はより微細化に適した構成といえる。

ここで、トランジスタの実効的なチャネル長Ｌ_ｅｆｆは、島状の半導体層１０２のチャネル方向の幅を異ならせることでも制御することができる。

図４（Ａ）乃至（Ｃ）に示す３つの断面概略図は、それぞれ半導体層１０２のチャネル長方向の幅のみを異ならせた場合のトランジスタ１００の構成例である。

図４（Ａ）は、実効的なチャネル長Ｌ_ｅｆｆが一対の電極１０４の間隔と同等になるように、半導体層１０２のチャネル長方向の幅Ｌ_ｓを設定した場合について示している。

図４（Ｂ）は、実効的なチャネル長Ｌ_ｅｆｆが一対の電極１０４の間隔よりも短くなるように、図４（Ａ）に示す構成よりもＬ_ｓを短くした場合について示している。このようにトランジスタ１００は、実効的なチャネル長Ｌ_ｅｆｆを安定して短くできるため、ソースとドレインとが電気的にショートすることなく、オン電流が高められたトランジスタを実現できる。

図４（Ｃ）は、実効的なチャネル長Ｌ_ｅｆｆが一対の電極１０４の間隔よりも長くなるように、図４（Ａ）に示す構成よりもＬ_ｓを長くした場合について示している。このような構成とすることで、半導体層１０２中の低抵抗領域１１１ではない領域に、ゲートの電界が掛からない（またはチャネル形成領域よりも掛かりにくい）オフセット領域をばらつきなく安定して形成できる。その結果トランジスタのソース−ドレイン耐圧を向上させることができ、信頼性の高いトランジスタを実現できる。

このように、トランジスタ１００の半導体層１０２のチャネル長方向の幅Ｌを異ならせることにより、安定して実効的なチャネル長Ｌ_ｅｆｆを所望の長さに形成することができる。

実効的なチャネル長Ｌ_ｅｆｆは半導体層１０２のチャネル長方向の幅Ｌ_ｓで決定されるため、例えば一対の電極１０４を微細に加工する際に電極１０４間の距離にばらつきが生じても、トランジスタの電気特性にはほとんど影響しないといえる。

なお、低抵抗領域１１１は、半導体層１０２から電極１０４に酸素が移動し、半導体層１０２中に形成される酸素欠損に由来する。半導体層１０２中の酸素欠損の密度は、これらの界面に近いほど高くなる。したがって、これらの界面に近いほど低抵抗となり、当該界面から離れるほど連続的に高抵抗となるような、導電性の分布を有している場合がある。したがって、半導体層１０２中において低抵抗領域１１１とそうでない領域との境界は明瞭でないことが多い。

［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。

〔半導体層〕
半導体層１０２に含まれる酸化物半導体として、シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いると、オフ状態におけるリーク電流を抑制できるため好ましい。

また、半導体層１０２に用いる半導体の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部または全部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタの特性の劣化が抑制されるため好ましい。

なお、半導体層１０２に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。

〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、ＹＳＺ（イットリア安定化ジルコニア）基板等を、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板等を適用することも可能である。

また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を形成する。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタ１００のゲート電極１０６、一対の電極１０４の少なくとも一つが、上記半導体素子と電気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を設けることにより、トランジスタ１００を付加することによる面積の増大を抑制することができる。

また、基板１０１として、プラスチックなどの可撓性基板を用い、該可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０１とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上層にトランジスタの一部あるいは全部を形成した後、基板１０１より分離し、他の基板に転載するのに用いることができる。その結果、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。

〔ゲート電極〕
ゲート電極１０６は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれかまたは両方の金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０６は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。

また、ゲート電極１０６は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。

また、ゲート電極１０６とゲート絶縁層１０５との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。

〔ゲート絶縁層〕
ゲート絶縁層１０５は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。

また、ゲート絶縁層１０５として、ハフニウムシリケート（ＨｆＳｉＯ_ｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。

〔一対の電極〕
一対の電極１０４は、少なくとも半導体層１０２に接する部分において、上述したような酸素と結合しやすい導電材料を用いればよく、その上層に異なる導電材料を有する積層構造としてもよい。例えば、ニッケル、イットリウム、ジルコニウム、銀などの導電材料、またはその窒化物、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。または、上述したような酸素と結合しやすい導電材料を積層して用いることもできる。

例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。

〔絶縁層〕
絶縁層１０７は、基板１０１に含有される不純物が拡散することを防ぐバリア層として機能する。

また絶縁層１０７及び絶縁層１０８の少なくとも一方は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物絶縁膜である。

このような絶縁膜を絶縁層１０７または絶縁層１０８に用いることで、作製工程中の加熱処理により半導体層１０２に酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。特に半導体層１０２に接する層（例えば絶縁層１０７）に、このような絶縁膜を適用することが好ましい。

例えば、絶縁層１０７または絶縁層１０８としては、酸化シリコン、酸化窒化シリコン等を用いることができる。

また、絶縁層１０８の下層に、酸素を透過する酸化物膜を設けてもよい。

酸素を透過する酸化物膜としては、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。

または、絶縁層１０８に、酸素、水素、水等のブロッキング効果を有する絶縁膜を用いてもよい。絶縁層１０８を設けることで、半導体層１０２からの酸素の外部への拡散と、外部から半導体層１０２への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

なお、絶縁層１０８を積層構造とし、加熱により一部の酸素が脱離する絶縁膜と、酸素、水素、水等のブロッキング効果を有する絶縁膜を積層して用いてもよい。絶縁層１０８を積層して設けることにより、ブロッキング効果がより高められ、またトランジスタ１００の上部の平坦性を高めることができる。

絶縁層１０７または絶縁層１０８として酸化シリコン膜または酸化窒化シリコン膜をプラズマＣＶＤ法により形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素などがある。

例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ^２以上０．５Ｗ／ｃｍ^２以下、さらに好ましくは０．２５Ｗ／ｃｍ^２以上０．３５Ｗ／ｃｍ^２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。

成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、酸化物絶縁膜中における酸素含有量が化学量論比よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。

絶縁層１０８として窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体、酸化性気体、及び窒素を含む気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。窒素を含む気体としては、窒素、アンモニア等がある。

以上がトランジスタ１００の構成例についての説明である。

［作製方法例］
以下では、図１に例示したトランジスタ１００の作製方法の一例について、図面を参照して説明する。図５は、以下で例示する作製方法例での各工程における断面概略図である。

〔絶縁層の形成〕
まず、基板１０１上に絶縁層１０７を形成する。

絶縁層１０７は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法等で形成する。

絶縁層１０７に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて絶縁層１０７の成膜を行えばよい。または、成膜後の絶縁層１０７に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の絶縁層１０７に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

酸素を導入する処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素を導入する処理において、酸素を含むガスに希ガスなどの希釈ガスを含ませてもよい。

〔半導体膜、酸化物膜の成膜〕
続いて、絶縁層１０７上に半導体膜１２２、酸化物膜１２３を成膜する（図５（Ａ））。

半導体膜１２２及び酸化物膜１２３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。または、ゾルゲル法や、スプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。半導体膜１２２の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。

半導体膜１２２の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、絶縁層１０７から半導体膜１２２（または半導体層１０２）に酸素が供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は半導体膜１２２を成膜した後のどの段階で行ってもよく、半導体膜１２２の加工前に行ってもよいし、半導体膜１２２を加工して半導体層１０２を形成した後に行ってもよい。

酸化物膜１２３の成膜は、半導体膜１２２を成膜した後、その表面を大気に触れさせることなく連続的に行うことが好ましい。これらを連続して成膜することで、半導体層１０２と酸化物層１０３との界面準位を低減することができる。

〔半導体層、酸化物層の形成〕
続いて、フォトリソグラフィ法等を用いて酸化物膜１２３上にレジストマスクを形成し、酸化物膜１２３及び半導体膜１２２の不要な部分をエッチングにより除去する。その後、レジストマスクを除去することにより、島状の半導体層１０２及び島状の酸化物層１３３の積層体を形成する（図５（Ｂ））。

ここで、レジストマスクの形成における露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。

〔一対の電極の形成〕
続いて、絶縁層１０７及び酸化物層１３３上に、半導体層１０２の側面と接するように導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成する。続いて、導電膜及び酸化物層１３３の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、一対の電極１０４と、電極１０４と半導体層１０２の間に挟持された酸化物層１０３を形成する（図５（Ｃ））。

導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜する。

ここで、図５（Ｃ）に示すように、導電膜及び酸化物層１３３のエッチングの際に半導体層１０２の上部の一部がエッチングされ、一対の電極１０４と重ならない部分が薄膜化することがある。したがって、半導体層１０２となる半導体膜の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。

なお、ここではレジストマスクをエッチングマスクとして、酸化物層１３３のエッチングする方法を示したが、導電膜をエッチングした後にレジストマスクを除去し、一対の電極１０４をエッチングマスクとして酸化物層１３３をエッチングしてもよい。

ここで、図５（Ｃ）に示すように、導電膜の成膜後に導電膜と半導体層１０２の端部が接触することにより、半導体層１０２の端部の一部に低抵抗領域１２１が形成されていてもよい。この時点で形成される低抵抗領域１２１は、チャネル長方向への広がりはそれほど大きくなく（例えば数ｎｍ程度）、導電膜または電極１０４と半導体層１０２との界面近傍に形成される。

〔ゲート絶縁層の形成〕
続いて、半導体層１０２、酸化物層１０３、絶縁層１０７、一対の電極１０４上にゲート絶縁層１０５を形成する。

ゲート絶縁層１０５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ゲート絶縁層１０５をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。

また、ゲート絶縁層１０５の形成後、ゲート絶縁層１０５に対して上述の酸素を導入する処理を行ってもよい。ゲート絶縁層１０５に酸素を導入し、過剰に酸素を含有させることで、後の加熱処理によって半導体層１０２に酸素を供給することができる。

〔ゲート電極の形成〕
続いて、ゲート絶縁層１０５上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、ゲート電極１０６を形成することができる（図５（Ｄ））。

ゲート電極１０６となる導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。

〔絶縁層の形成〕
続いて、ゲート絶縁層１０５及びゲート電極１０６上に絶縁層１０８を形成する。

絶縁層１０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０８をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。

〔加熱処理〕
続いて、加熱処理を行う。加熱処理により、電極１０４と接する半導体層１０２の端部において、半導体層１０２から酸素の一部が電極１０４に移動し、半導体層１０２の端部からチャネル長方向に向かって酸素欠損が形成され、その結果半導体層１０２中に低抵抗領域１１１が形成される（図５（Ｅ））。

加熱処理の温度、時間、圧力、雰囲気などの条件により、半導体層１０２中に形成される低抵抗領域１１１のチャネル長方向の幅や導電性の分布などを制御することができる。加熱処理としては、上述の条件の範囲で行えばよい。

また、当該加熱処理により、絶縁層１０７（またはゲート絶縁層１０５や絶縁層１０８）から放出した酸素が半導体層１０２に供給され、半導体層１０２の少なくともチャネルが形成される領域の酸素欠損を低減することができる。

なお、ここでは絶縁層１０８を形成した後に加熱処理を行うこととしたが、一対の電極１０４となる導電膜の成膜後のいずれの段階であっても、加熱処理により低抵抗領域１１１を形成することができる。しかし、加熱処理により半導体層１０２から酸素が外部に脱離し、チャネルが形成される領域にまで酸素欠損が形成されてしまうことを抑制するため、少なくともゲート絶縁層１０５の形成後、好ましくは絶縁層１０８の形成後に加熱処理を行うことが好ましい。

ゲート絶縁層１０５の形成後に加熱処理を行う場合、ゲート絶縁層１０５に含まれる水、水素等の不純物を脱離（脱水化または脱水素化）させることができる。

以上の工程により、トランジスタ１００を作製することができる。

［変形例］
以下では、上記構成例で例示したトランジスタ１００とは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。

〔変形例１〕
図６（Ａ）に、以下で例示するトランジスタ１５０の断面概略図を示す。トランジスタ１５０は主に、ゲート電極１０６が半導体層１０２よりも基板１０１側に位置する点で、トランジスタ１００と相違している。トランジスタ１５０は、いわゆるボトムゲート型のトランジスタである。

トランジスタ１５０は、絶縁層１０７上にゲート電極１０６と、ゲート電極１０６を覆うゲート絶縁層１０５と、ゲート絶縁層１０５上に低抵抗領域１１１を有する半導体層１０２と、半導体層１０２の上面に接する一対の酸化物層１０３と、酸化物層１０３の上面、及び半導体層１０２の側面に接する一対の電極１０４と、を有する。また一対の電極１０４、半導体層１０２上に絶縁層１０８が設けられている。

〔変形例２〕
図６（Ｂ）に、以下で例示するトランジスタ１６０の断面概略図を示す。トランジスタ１６０は主に、２つのゲート電極（第１のゲート電極１０６ａ、第２のゲート電極１０６ｂ）を有している点で、トランジスタ１００及びトランジスタ１５０と相違している。

トランジスタ１６０は、絶縁層１０７上に第１のゲート電極１０６ａと、第１のゲート電極１０６ａを覆う第１のゲート絶縁層１０５ａと、第１のゲート絶縁層１０５ａ上に低抵抗領域１１１を有する半導体層１０２と、半導体層１０２の上面に接する一対の酸化物層１０３と、酸化物層１０３の上面、及び半導体層１０２の側面に接する一対の電極１０４と、一対の電極１０４及び半導体層１０２上に第２のゲート絶縁層１０５ｂと、第２のゲート絶縁層１０５ｂ上に半導体層１０２と重なる第２のゲート電極１０６ｂと、を有する。また、第２のゲート絶縁層１０５ｂ及び第２のゲート電極１０６ｂ上に絶縁層１０８が設けられている。

ここで、第１のゲート絶縁層１０５ａと第２のゲート絶縁層１０５ｂとは、その材料として同一の材料を用い、厚さを同程度とすることが好ましい。

第１のゲート電極１０６ａと第２のゲート電極１０６ｂには、異なる電位を与えてもよいし、これらを電気的に接続して同一の電位を入力してもよい。一方に定電位を与えることにより、他方の電極にこれとは異なる電位を与えて動作させたときのトランジスタ１６０のしきい値電圧を変化させることができる。

〔変形例３〕
図６（Ｃ）に、以下で例示するトランジスタ１７０の断面概略図を示す。トランジスタ１７０は主に、半導体層１０２の上下にそれぞれ酸化物層を備える点でトランジスタ１００と相違している。

トランジスタ１７０は、絶縁層１０７上に酸化物層１７１と、酸化物層１７１上に低抵抗領域１１１を有する半導体層１０２と、半導体層１０２の上面に接する一対の酸化物層１０３と、酸化物層１０３の上面、及び半導体層１０２の側面に接する一対の電極１０４と、一対の電極１０４及び半導体層１０２上に酸化物層１７２と、酸化物層１７２上にゲート絶縁層１０５と、ゲート絶縁層１０５上にゲート電極１０６と、を有する。また一対の電極１０４及びゲート電極１０６上に絶縁層１０８が設けられている。

酸化物層１７１と酸化物層１７２は、それぞれ半導体層１０２と同一の構成元素を一種以上含む。

なお、半導体層１０２と酸化物層１７１の境界、及び半導体層１０２と酸化物層１７２の境界は不明瞭である場合がある。

例えば、酸化物層１７１及び酸化物層１７２は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、酸化物層１７１または酸化物層１７２の伝導帯の下端のエネルギーと、半導体層１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。

半導体層１０２を挟むように設けられる酸化物層１７１及び酸化物層１７２に、半導体層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体層１０２からの酸素の放出を抑制することができる。

したがって、酸化物層１７１及び酸化物層１７２から電極１０４への酸素の移動が抑制され、これらの内部に低抵抗領域がほとんど形成されない。したがって、酸化物層１７１及び酸化物層１７２を設ける構成としても、トランジスタ１７０の実効的なチャネル長は半導体層１０２のチャネル長方向の幅によって制御することができる。

半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、酸化物層１７１または酸化物層１７２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層１０２、酸化物層１７１及び酸化物層１７２の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、酸化物層１７１と酸化物層１７２は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。

また、酸化物層１７１及び酸化物層１７２に、半導体層１０２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャネルが形成される半導体層１０２を、同じ構成元素を含む酸化物層１７１及び酸化物層１７２で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。

なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層１０２、酸化物層１７１、酸化物層１７２のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

また、トランジスタ１７０において、酸化物層１７２及びゲート絶縁層１０５の端部が、ゲート電極１０６の端部と略一致するように、同一のフォトマスクを用いて加工されている。また絶縁層１０８が酸化物層１７２及びゲート絶縁層１０５の側面に接して設けられている。このような構成とすることで、酸化物層１７２及びゲート絶縁層１０５の端部を介して半導体層１０２から酸素が脱離することが抑制できる。

以上が変形例についての説明である。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に好適に用いることのできる酸化物半導体について説明する。

酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。

適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、さらに好ましくは１×１０^−２４Ａ以下、または８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、さらに好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物が添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図７（Ａ）に半導体装置の断面図、図７（Ｂ）に半導体装置の回路図をそれぞれ示す。

図７（Ａ）および図７（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１で説明したトランジスタを用いることができる。図７（Ａ）ではトランジスタ１００を用いた例を示している。

また、容量素子３４００は、一方の電極をトランジスタ３３００のソース電極またはドレイン電極、他方の電極をトランジスタ３３００のゲート電極、誘電体をトランジスタ３３００のゲート絶縁層と同じ材料を用いる構造とすることで、トランジスタ３３００と同時に形成することができる。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのは言うまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図７（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けられており、トランジスタ３２００を覆うように絶縁層３１５０が設けられている。なお、素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。

例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００は高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。

絶縁層３１５０上にはトランジスタ３３００が設けられ、そのソース電極またはドレイン電極の一方は延在して、容量素子３４００の一方の電極として作用する。また、当該電極は、接続配線３３５０を介してトランジスタ３２００のゲート電極と電気的に接続される。

図７（Ａ）に示すトランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

また、トランジスタ３３００と重畳するように絶縁層３１５０を介して電極３２５０が設けられている。当該電極を第２のゲート電極として適切な電位を供給することで、トランジスタ３３００のしきい値電圧を制御することができる。また、トランジスタ３３００の長期信頼性を高めることができる。また、当該電極をトランジスタ３３００のゲート電極と同電位として動作させることでオン電流を増加させることができる。なお、電極３２５０を設けない構成とすることもできる。

図７（Ａ）に示すように、トランジスタ３２００を形成する基板上にトランジスタ３３００および容量素子３４００を形成することができるため、半導体装置の集積度を高めることができる。

図７（Ａ）に対応する回路構成の一例を図７（Ｂ）に示す。

図７（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の他方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。なお、電極３２５０に相当する要素は図示していない。

図７（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる半導体装置の説明を行う。

図８は、半導体装置の回路構成の一例である。当該半導体装置において、第１の配線４５００とトランジスタ４３００のソース電極とは電気的に接続され、第２の配線４６００とトランジスタ４３００の第１のゲート電極とは電気的に接続され、トランジスタ４３００のドレイン電極と容量素子４４００の一方の端子とは電気的に接続されている。なお、当該半導体装置に含まれるトランジスタ４３００としては、実施の形態１で説明したトランジスタを用いることができる。なお、第１の配線４５００はビット線、第２の配線４６００はワード線としての機能を有することができる。

当該半導体装置（メモリセル４２５０）は、図７に示すトランジスタ３３００および容量素子３４００と同様の接続形態とすることができる。したがって、容量素子４４００は、実施の形態３で説明した容量素子３４００と同様に、トランジスタ４３００の作製工程にて同時に作製することができる。

次に、図８に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、第２の配線４６００にトランジスタ４３００がオン状態となる電位供給し、トランジスタ４３００をオン状態とする。これにより、第１の配線４５００の電位が、容量素子４４００の一方の端子に与えられる（書き込み）。その後、第２の配線４６００の電位を、トランジスタ４３００がオフ状態となる電位として、トランジスタ４３００をオフ状態とすることにより、容量素子４４００の一方の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ４３００は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４３００をオフ状態とすることで、容量素子４４００の第１の端子の電位（あるいは、容量素子４４００に蓄積された電荷）を極めて長時間にわたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ４３００がオン状態となると、浮遊状態である第１の配線４５００と容量素子４４００とが導通し、第１の配線４５００と容量素子４４００の間で電荷が再分配される。その結果、第１の配線４５００の電位が変化する。第１の配線４５００の電位の変化量は、容量素子４４００の第１の端子の電位（あるいは容量素子４４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子４４００の第１の端子の電位をＶ、容量素子４４００の容量をＣ、第１の配線４５００が有する容量成分をＣＢ、電荷が再分配される前の第１の配線４５００の電位をＶＢ０とすると、電荷が再分配された後の第１の配線４５００の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第１の配線４５００の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配線４５００の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第１の配線４５００の電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図８に示す半導体装置（メモリセル４２５０）は、トランジスタ４３００のオフ電流が極めて小さいという特徴から、容量素子４４００に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

図８に示したメモリセル４２５０は、メモリセル４２５０を駆動させるための駆動回路が形成された基板を積層することが好ましい。メモリセル４２５０と駆動回路を積層することで、半導体装置の小型化を図ることができる。なお、積層するメモリセル４２５０および駆動回路の数は限定しない。

駆動回路に含まれるトランジスタは、トランジスタ４３００とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジスタよりも高速動作が可能であり、メモリセル４２５０の駆動回路の構成に用いることが適している。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図９は、実施の形態１で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図１０は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図１０では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。

なお、図１０では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図１０におけるトランジスタ７０９は、実施の形態１で説明したトランジスタを用いることができる。また、実施の形態３で説明したように第２ゲート（第２のゲート電極）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。

また、図１０において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図１０における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

（実施の形態６）
本実施の形態では、実施の形態１で説明したトランジスタ、実施の形態３、４で説明した記憶装置、または実施の形態５で説明したＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）を用いることのできる電子機器の例について説明する。

実施の形態１で説明したトランジスタ、実施の形態３、４で説明した記憶装置、または実施の形態５で説明したＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１１に示す。

図１１（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電子機器の一例である。

また、図１１（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１１（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。

また、図１１（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１１（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１１（Ｂ）には、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

本実施例では、酸化物半導体膜の上層に導電膜を成膜した試料を作製し、加熱処理の有無による酸化物半導体の導電性の変化について調べた結果について説明する。

［試料の作製］
まず、ガラス基板上にスパッタリング法により厚さ約３００ｎｍの酸化シリコン膜を成膜した。続いて、酸化シリコン膜上に酸化物半導体膜として、スパッタリング法により厚さ約５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物（以下ＩＧＺＯという）膜を成膜した。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩＧＺＯをスパッタリングターゲットとし、Ａｒ：Ｏ_２＝２：１（流量比）を成膜ガスとして用いてＤＣスパッタリング法で成膜した。続いて、ＩＧＺＯ膜上に導電膜として、厚さ約５０ｎｍのタングステン膜をスパッタリング法により成膜した。タングステン膜は、金属タングステンをスパッタリングターゲットとし、Ａｒを成膜ガスとして用いてＤＣスパッタリング法により成膜した。

続いて、ガラス基板を分断し、一方の基板に対して窒素雰囲気下で４００℃、一時間の加熱処理を施した。他方の基板は加熱処理を行わなかった。

続いて、両方の基板について、タングステン膜をエッチングにより除去した。タングステン膜のエッチングは、塩素、フッ化炭素及び酸素をエッチングガスとして用いたドライエッチングにより行った。

このようにして、導電膜の形成後に加熱処理を行った試料１と、加熱処理を行わない試料２をそれぞれ作製した。

［シート抵抗の測定］
続いて、それぞれの試料について、シート抵抗の測定と、ＩＧＺＯ膜のエッチングを交互に繰り返して行い、エッチング深さに対するＩＧＺＯ膜のシート抵抗を測定した。ＩＧＺＯ膜のエッチングには、過酸化水素水とアンモニアの混合水溶液を用いた。また、ＩＧＺＯ膜のエッチング深さは、エッチングの前後における分光エリプソメトリーを用いて測定した残膜の厚さから求めた。

［測定結果］
図１２（Ａ）に、加熱処理を行った試料１と加熱処理を行わない試料２における、エッチング深さに対するシート抵抗の測定結果を示す。なお、シート抵抗の測定に用いた装置の測定上限は６×１０^６Ω／□であり、これ以上の値は測定できていない。したがって図中には、測定限界を超えた値を示した点については、白抜きのシンボルで示している。

図１２に示すように、加熱処理を行わない試料２では非常に高抵抗な値を示している。一方、加熱処理を行った試料１では、ＩＧＺＯ膜の表面から約２０ｎｍの深さまで低抵抗化していることが確認できた。

縦軸のみ対数軸とした図１２（Ａ）に対し、縦軸及び横軸を共に対数軸としたグラフを図１２（Ｂ）に示す。ここで、ある膜が厚さ方向に対して均一な導電性を示す場合、シート抵抗の値は膜厚の一次関数となるため、このような両対数軸で表記した場合には直線に沿った点の集合となる。図１２（Ｂ）では、試料２におけるプロットが直線的な配列を示していることから、加熱を行わない場合では膜の厚さ方向に均一な導電性を示すことが分かる。一方、加熱を行った試料１ではプロットが直線的に配列していないことから、ＩＧＺＯ膜の表面から深さ方向にかけて連続的に導電性が低下するような導電性の分布を有していることが示唆される。

以上のことから、酸化物半導体を有する半導体膜に接して導電膜を形成し、加熱処理を行うことで、半導体膜に低抵抗領域を形成できることが確認できた。

また、半導体膜中に形成される低抵抗領域には、導電膜との接触面から離れるほど導電性が低下するような、導電性の分布が形成されうることが確認できた。

本実施例では、組成の異なる酸化物半導体膜について、実施例１で例示した方法により膜の導電性を調べた結果について説明する。

［試料の作製］
まず、ガラス基板上に半導体膜として、スパッタリング法を用いて厚さ約５０ｎｍのＩＧＺＯ膜を成膜した。ここで、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩＧＺＯ、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩＧＺＯ、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４（原子数比）のＩＧＺＯ、及びＩｎ：Ｇａ：Ｚｎ＝１：９：６（原子数比）のＩＧＺＯの４種類のスパッタリングターゲットを用いて、それぞれ異なる基板にＩＧＺＯ膜を成膜した。また、ＩＧＺＯ膜の成膜は、Ａｒ：Ｏ_２＝２：１（流量比）を成膜ガスとして用いてＤＣスパッタリング法で成膜した。続いて、ＩＧＺＯ膜上に導電膜として、厚さ約１００ｎｍのタングステン膜をスパッタリング法により成膜した。タングステン膜は、金属タングステンをスパッタリングターゲットとし、Ａｒを成膜ガスとして用いてＤＣスパッタリング法により成膜した。

続いて、組成の異なるＩＧＺＯ膜が成膜されたそれぞれの基板に対し、窒素雰囲気下で４００℃、一時間の加熱処理を施した。

続いて、それぞれの基板について、タングステン膜をエッチングにより除去した。エッチングは実施例１と同様の条件で行った。

このようにして、スパッタリングターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩＧＺＯを用いた試料３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩＧＺＯを用いた試料４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４（原子数比）のＩＧＺＯを用いた試料５、及びＩｎ：Ｇａ：Ｚｎ＝１：９：６（原子数比）を用いた試料６の、４種類の試料を作製した。

［シート抵抗の測定］
続いて、それぞれの試料について、実施例１と同様の方法により、エッチング深さに対する酸化物半導体膜のシート抵抗を測定した。

［測定結果］
図１３（Ａ）に、それぞれの試料におけるエッチング深さに対するシート抵抗の測定結果を示す。

図１３（Ａ）に示すように、Ｉｎに対するＧａの含有量が少ないほど、より低抵抗化しやすいことが分かった。さらに表面から深い領域にまで低抵抗領域が広がっていることが分かった。なお、図示しないが、試料３乃至試料５のいずれのプロットも、両対数軸を用いたときに直線的な傾向を示さないことから、表面から遠いほど高抵抗となるような、深さ方向の導電性の分布を有していることが分かった。

図１３（Ｂ）に、図１３（Ａ）中のＩＧＺＯ膜のエッチング深さが０ｎｍのときのシート抵抗の値を、ＩＧＺＯ膜中のＩｎに対するＧａの含有量（原子数比）に対してプロットしたグラフを示す。図１３（Ｂ）より、Ｉｎに対してＧａの含有量が増加するにつれ、シート抵抗の値は指数関数的に増大することが分かる。より具体的には、試料３（Ｇａ／Ｉｎ＝１）を基準として、Ｉｎに対するＧａの含有量が３倍でシート抵抗値が１０倍以上増大する結果となった。

以上のことから、実施の形態１等で例示した酸化物層に、半導体層よりもＩｎに対するＧａの含有量が多い材料、好ましくは３倍以上高い材料を好適に用いることができることが確認できた。特に半導体層よりもＩｎに対するＧａの含有量が３倍以上である酸化物層とした場合、酸化物層の抵抗値を半導体層よりもシート抵抗で一桁以上と、十分に高抵抗なものとすることができる。

１００ トランジスタ
１０１ 基板
１０２ 半導体層
１０３ 酸化物層
１０４ 電極
１０５ ゲート絶縁層
１０５ａ ゲート絶縁層
１０５ｂ ゲート絶縁層
１０６ ゲート電極
１０６ａ ゲート電極
１０６ｂ ゲート電極
１０７ 絶縁層
１０８ 絶縁層
１１１ 低抵抗領域
１２１ 低抵抗領域
１２２ 半導体膜
１２３ 酸化物膜
１３３ 酸化物層
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１７１ 酸化物層
１７２ 酸化物層
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３１００ 素子分離絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２５０ 電極
３３００ トランジスタ
３３５０ 接続配線
３４００ 容量素子
４２５０ メモリセル
４３００ トランジスタ
４４００ 容量素子
４５００ 配線
４６００ 配線
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (5)

1. 半導体層と、
   前記半導体層上の第１の酸化物層及び第２の酸化物層と、
   前記第１の酸化物層上の第１の電極と、
   前記第２の酸化物層上の第２の電極と、
   前記半導体層上、前記第１の電極上、かつ、前記第２の電極上のゲート絶縁層と、
   前記ゲート絶縁層上のゲート電極と、を有し、
   前記第１の電極は前記半導体層の側面と接し、
   前記第２の電極は前記半導体層の側面と接し、
   前記半導体層は、前記第１の酸化物層と前記第２の酸化物層との間において前記ゲート絶縁層と接する領域を有し、
   前記半導体層、前記第１の酸化物層、及び前記第２の酸化物層は、Ｉｎ、Ｇａ、及びＺｎを含み、
   前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎに対するＧａの割合が前記半導体層よりも高い半導体装置。
2. 前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎに対するＧａの割合が３倍以上である請求項１に記載の半導体装置。
3. 第１の酸化物層と、
   前記第１の酸化物層上の半導体層と、
   前記半導体層上の第２の酸化物層及び第３の酸化物層と、
   前記第２の酸化物層上の第１の電極と、
   前記第３の酸化物層上の第２の電極と、
   前記半導体層上、前記第１の電極上、かつ、前記第２の電極上の第４の酸化物層と、
   前記第４の酸化物層上のゲート絶縁層と、
   前記ゲート絶縁層上のゲート電極と、を有し、
   前記第１の電極は前記第１の酸化物層の側面と、前記半導体層の側面と、前記第２の酸化物層の側面と接し、
   前記第２の電極は前記第１の酸化物層の側面と、前記半導体層の側面と、前記第３の酸化物層の側面と接し、
   前記半導体層は、前記第２の酸化物層と前記第３の酸化物層との間において前記第４の酸化物層と接する領域を有し、
   前記半導体層、前記第２の酸化物層、及び前記第３の酸化物層は、Ｉｎ、Ｇａ、及びＺｎを含み、
   前記第２の酸化物層及び前記第３の酸化物層は、Ｉｎに対するＧａの割合が前記半導体層よりも高い半導体装置。
4. 前記第１の酸化物層及び前記第４の酸化物層は、Ｉｎ、Ｇａ、及びＺｎを含み、
   前記第１の酸化物層及び前記第４の酸化物層は、Ｇａの割合が前記半導体層よりも高い請求項３に記載の半導体装置。
5. 前記第２の酸化物層及び前記第３の酸化物層は、Ｉｎに対するＧａの割合が３倍以上である請求項３または請求項４に記載の半導体装置。

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