JP2015046576A - 半導体装置 - Google Patents

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Abstract

【課題】大きな電流を流すことのできる半導体装置を提供すること。または、高い駆動電圧で安定して駆動する半導体装置を提供すること。【解決手段】半導体層と、半導体層と電気的に接続し、半導体層と重なる領域で離間する第１の電極及び第２の電極と、半導体層を挟んで設けられる第１のゲート電極及び第２のゲート電極と、半導体層と第１のゲート電極との間に第１のゲート絶縁層と、半導体層と第２のゲート電極との間に第２のゲート絶縁層と、を有する半導体装置とする。また、第１のゲート電極は、第１の電極の一部、半導体層、及び第２の電極の一部と重畳して設けられ、第２のゲート電極は、第１の電極の一部及び半導体層と重畳し、且つ、第２の電極とは重畳しないように設けられる。【選択図】図１

Description

本発明は、半導体装置に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、パワーデバイス、パワーデバイスを有する集積回路、電源回路または電力変換回路のほか、半導体回路、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、パワーデバイスとして用いられる半導体装置には、シリコンを用いて作製されるパワーデバイスが広く流通している。しかし、シリコンを用いたパワーデバイスの性能は限界に近づいており、さらなる高性能化を実現することが困難となってきている。
また、シリコンはバンドギャップが小さいため、これを用いたパワーデバイスは、高温での動作範囲に限界がある。このため、近年ではバンドギャップの広いＳｉＣやＧａＮを用いたパワーデバイスの開発が進められている。
また、大電力向けのパワーデバイスとして用いられる半導体装置に酸化物半導体を用いることが開示されている（特許文献１、２）
特開２０１１−９１３８２号公報 特開２０１１−１７２２１７号公報
パワーデバイスなどの大電力向けの半導体装置に適用されるトランジスタは、大電流を流すことが望まれる。また、高い駆動電圧に対する耐性を確保することが望まれる。また、高温であっても正常動作が可能であることが望まれる。
また、トランジスタを含む半導体装置の消費電力を低減するためには、トランジスタのしきい値電圧を適正な値に制御することが望まれる。
本発明の一態様は、大きな電流を流すことのできる半導体装置を提供することを課題の一とする。または、高い駆動電圧で安定して駆動する半導体装置を提供することを課題の一とする。または、高温動作が可能な半導体装置を提供することを課題の一とする。または、しきい値電圧の制御が容易な半導体装置を提供することを課題の一とする。または、消費電力が低減された半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、半導体層と、半導体層と電気的に接続し、半導体層と重なる領域で離間する第１の電極及び第２の電極と、半導体層を挟んで設けられる第１のゲート電極及び第２のゲート電極と、半導体層と第１のゲート電極との間に第１のゲート絶縁層と、半導体層と第２のゲート電極との間に第２のゲート絶縁層と、を有する半導体装置である。また第１のゲート電極は、第１の電極の一部、半導体層、及び第２の電極の一部と重畳して設けられ、第２のゲート電極は、第１の電極の一部及び半導体層と重畳し、且つ、第２の電極とは重畳しないように設けられる。
また、上記において、第１の電極は、ソース電極としての機能を有し、第２の電極は、ドレイン電極としての機能を有することが好ましい。または、第１の電極は、ドレイン電極としての機能を有し、第２の電極は、ソース電極としての機能を有することが好ましい。
また、上記第２のゲート電極には、第１の電極よりも低い電位が与えられることが好ましい。
また、上記半導体装置において、第３のゲート電極をさらに有し、第３のゲート電極は、第２のゲート絶縁層を介して第２の電極の一部及び半導体層と重畳し、且つ第１の電極とは重畳しないように設けられ、第２のゲート電極と第３のゲート電極とは半導体層と重なる領域で離間する構成とすることが好ましい。
また、上記第１のゲート電極と第３のゲート電極とは電気的に接続されていることが好ましい。
また、上記半導体層は島状の形状を有し、第２の電極は、半導体層と重なる開口を有する環状の形状を有し、第１の電極は、開口の内側に設けられていることが好ましい。または、半導体層は島状の形状を有し、第１の電極は、半導体層と重なる開口を有する環状の形状を有し、第２の電極は、開口の内側に設けられていることが好ましい。
また、上記半導体層は、酸化物半導体を含むことが好ましい。このとき、第２のゲート絶縁層を挟んで半導体層とは反対側に、酸化物層を有し、酸化物層は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を含むことが好ましい。
また、上記半導体層と第２のゲート絶縁層との間に第１の酸化物層と、半導体層と第１のゲート絶縁層との間に第２の酸化物層と、をさらに有することが好ましい。ここで、第１の酸化物層及び第２の酸化物層は、半導体層と同一の金属元素を一種以上含むことがより好ましい。
また、本発明の一態様は、半導体層と、半導体層と電気的に接続し、半導体層と重なる領域で離間するソース電極及びドレイン電極と、半導体層を挟んで設けられる第１のゲート電極及び第２のゲート電極と、半導体層と第１のゲート電極との間に第１のゲート絶縁層と、半導体層と第２のゲート電極との間に第２のゲート絶縁層と、を有する半導体装置である。また、第１のゲート電極は、ソース電極の一部、半導体層、及びドレイン電極の一部と重畳して設けられ、第２のゲート電極は、ソース電極の一部及び半導体層と重畳し、且つ、ドレイン電極とは重畳しないように設けられる。
また、本発明の一態様は、半導体層と、半導体層と電気的に接続し、半導体層と重なる領域で離間するソース電極及びドレイン電極と、半導体層を挟んで設けられる第１のゲート電極及び第２のゲート電極と、半導体層と第１のゲート電極との間に第１のゲート絶縁層と、半導体層と第２のゲート電極との間に第２のゲート絶縁層と、を有する半導体装置である。また、第１のゲート電極は、ソース電極の一部、半導体層、及びドレイン電極の一部と重畳して設けられる。さらに、第２のゲート電極は、ドレイン電極の一部及び半導体層の一部と重畳し、且つ、ソース電極とは重畳せず、且つ、上面側から見てソース電極のドレイン電極側の端部と第２のゲート電極のソース電極側の端部とが離間するように設けられている。
本発明によれば、大きな電流を流すことのできる半導体装置を提供できる。または、高い駆動電圧で安定して駆動する半導体装置を提供できる。または、高温動作が可能な半導体装置を提供できる。または、消費電力が低減された半導体装置を提供できる。または、しきい値電圧の制御が容易な半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。
実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、計算に用いた構造モデル。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、バンド構造の計算結果。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、計算に用いた構造モデル。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、トランジスタ特性の計算結果。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、電力変換回路の構成例。 実施の形態に係る、電力変換回路の構成例。 実施の形態に係る、電源回路の構成例。 実施の形態に係る、電源回路の構成例。 実施の形態に係る、バッファ回路の構成例。 実施の形態に係る、記憶装置を説明する回路図。 実施の形態に係る、表示パネルの構成を説明する図。 実施の形態に係る、電子機器。 実施の形態に係る、電子機器の外観図を説明する図。 酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 電子照射による結晶部の変化を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例について図面を参照して説明する。ここでは半導体装置の一例として、トランジスタについて説明する。
［構成例１］
図１は、本発明の一態様のトランジスタの構成例における代表的な構成要素の位置関係を説明するためのチャネル長方向の断面概略図である。
図１（Ａ）に示すトランジスタは、半導体層１０２と、半導体層１０２とそれぞれ電気的に接続する第１の電極１０３ａ及び第２の電極１０３ｂと、絶縁層１０４を介して半導体層１０２と重なる第１のゲート電極１０５ａと、半導体層１０２を挟んで第１のゲート電極１０５ａと対向して設けられ、絶縁層１０６を介して半導体層１０２の一部と重なる第２のゲート電極１０５ｂと、を有する。
なお、図１（Ａ）において、第１のゲート電極１０５ａを第２のゲート電極１０５ｂよりも上方に配置するように示しているが、上下の位置関係は問わない。
半導体層１０２は、チャネルが形成される領域において、シリコンなどの半導体を含んで構成されうるが、シリコンよりもバンドギャップの大きな半導体を含むことが好ましい。好適には、半導体層１０２は酸化物半導体を含んで構成される。
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
シリコンよりもバンドギャップの大きな酸化物半導体をチャネルが形成される半導体層１０２に適用することにより、高温であってもトランジスタの電気特性の変動を極めて小さいものとすることができる。したがって、半導体層１０２に酸化物半導体を適用することで、高温で安定した動作が可能なトランジスタを実現できる。
さらに、半導体層１０２にシリコンよりもバンドギャップの大きな酸化物半導体を用いることにより、ホットキャリア劣化に対する耐性が高められ、トランジスタに高いドレイン耐圧を付与することができる。そのため、高い駆動電圧で安定して駆動するトランジスタを実現できる。
ここで、ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁層中に注入されて固定電荷となることや、ゲート絶縁層界面にトラップ準位を形成することなどにより、しきい電圧の変動やゲートリーク等のトランジスタ特性の劣化が生じることである。ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
シリコンはバンドギャップが狭いため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁層の障壁を越えられるほど高速に加速される電子数が増加する。しかしながら、本実施の形態で示す酸化物半導体は、バンドギャップが広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。
このように、トランジスタは高いドレイン耐圧を有すると言える。それゆえ、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスに好適である。
第１の電極１０３ａは、トランジスタのソース電極として機能する。また、第２の電極１０３ｂは、トランジスタのドレイン電極として機能する。
ここで、第１のゲート電極１０５ａは、第１の電極１０３ａの端部から第２の電極１０３ｂの端部の間の半導体層１０２と重なるように設けられている。
一方、第２のゲート電極１０５ｂは、第１の電極１０３ａの側の半導体層１０２の一部と重なるように設けられている。言い換えると、半導体層１０２の第２の電極１０３ｂ側には、第２のゲート電極１０５ｂと重ならない領域（オフセット領域ともよぶ）が設けられている。
ここで、図１（Ａ）に示すように、第１の電極１０３ａと第２の電極１０３ｂの間隔をチャネル長Ｌ、チャネル長方向における半導体層１０２と第２のゲート電極１０５ｂとが重なる領域の長さをオーバーラップ長Ｌｏｖと呼ぶこととする。
チャネル長Ｌに対するオーバーラップ長Ｌｏｖの長さの比（すなわちＬｏｖ／Ｌ）は、０以上１未満、好ましくは０以上０．５以下、より好ましくは０以上０．２５以下とすればよい。なお実際にはばらつきとしてプラスマイナス１０％の変動を含むものとする。
第１のゲート電極１０５ａには、トランジスタのオン状態を制御する電位を与えることができる。例えば、トランジスタをオン状態とする電位、またはトランジスタをオフ状態とする電位が与えられる。このような電位を与えることにより、トランジスタのスイッチング動作を実現できる。
第２のゲート電極１０５ｂには、トランジスタのしきい値電圧を制御するための電位を与えることができる。好ましくは、ソース電極として機能する第１の電極１０３ａに与えられる電位よりも低い電位を与える。このような電位を与えることにより、トランジスタのしきい値電圧をプラスシフトさせることができる。特に、第２のゲート電極１０５ｂに適切な電位を与えることにより、ノーマリーオフのトランジスタ特性を得ることができる。
このような構成のトランジスタの各ゲート電極に上述のような電位を与えることにより、トランジスタのしきい値電圧を制御することができる。さらには、トランジスタの電界効果移動度を向上させ、オン状態におけるソース−ドレイン間の電流（オン電流ともよぶ）を増大させることができる。さらには、ドレイン近傍における電界集中を緩和することができ、ソース−ドレイン間の耐圧（ドレイン耐圧ともいう）を向上させることができる。
図１（Ｂ）に示すトランジスタは、図１（Ａ）に示したトランジスタと比較して、第３のゲート電極１０５ｃを有する点で相違している。第３のゲート電極１０５ｃは、第２の電極１０３ｂの側の半導体層１０２の一部と重なるように設けられている。言い換えると、半導体層１０２には、第３のゲート電極１０５ｃ及び第２のゲート電極１０５ｂと重ならない領域（オフセット領域ともよぶ）が設けられている。
ここで、図１（Ｂ）に示すように、第１のゲート電極１０５ａと半導体層１０２を挟んで反対側には第２のゲート電極１０５ｂと第３のゲート電極１０５ｃの２つのゲート電極が設けられている。したがって、各々のゲート電極と半導体層１０２とのオーバーラップ長を区別するため、第１の電極１０３ａと第２の電極１０３ｂとの間の領域における、半導体層１０２と第２のゲート電極１０５ｂとのオーバーラップ長をＬｏｖ１、半導体層１０２と第３のゲート電極１０５ｃとのオーバーラップ長をＬｏｖ２と表記する。
チャネル長Ｌに対する第３のゲート電極１０５ｃのオーバーラップ長Ｌｏｖ２の長さの比（すなわちＬｏｖ２／Ｌ）は、０以上０．７５以下、好ましくは０以上０．５以下とすればよい。またこのとき、第２のゲート電極１０５ｂと第３のゲート電極１０５ｃとが重ならないように、これらの間の距離を、例えば０より大きくＬ以下、好ましくはＬ／８以上Ｌ以下に設定すればよい。なお実際にはばらつきとしてプラスマイナス１０％の変動を含むものとする。
ここで、第３のゲート電極１０５ｃと半導体層１０２とのオーバーラップ長Ｌｏｖ２を、第２のゲート電極１０５ｂと半導体層１０２とのオーバーラップ長Ｌｏｖ１以上とすると、電界効果移動度を向上させる効果が高まるため好ましい。
ここで、第３のゲート電極１０５ｃとして、トランジスタのオン状態を制御する電位を与えることが好ましい。特に、第１のゲート電極１０５ａに入力される電位と同電位を与えることが好ましい。このとき、図示しない配線やプラグなどにより、第３のゲート電極１０５ｃを第１のゲート電極１０５ａと電気的に接続する構成とすればよい。このような構成とすることで、第１のゲート電極１０５ａと第３のゲート電極１０５ｃに電位を供給する配線を共通化し、回路構成を単純化することができる。
なお、第３のゲート電極１０５ｃに入力する電位は上記に限られず、絶縁層１０６の厚さや材料などを考慮し、第１のゲート電極１０５ａに入力する電位よりも高い電位、またはこれよりも低い電位であってもよい。また、第１のゲート電極１０５ａに入力される信号（電位レベルが時間変化する信号）に対し、電位の立ち上がりや立ち下りのタイミングがずれた信号を第３のゲート電極１０５ｃに入力してもよい。
このような駆動方法を用いることにより、トランジスタの電界効果移動度をさらに向上させ、オン電流をより高めることができる。
図１（Ｃ）に示すトランジスタは、第３のゲート電極１０５ｃを、第２のゲート電極１０５ｂよりも半導体層１０２から離れた位置に配置した場合を示している。
第３のゲート電極１０５ｃは、絶縁層１０６、絶縁層１０８及び絶縁層１０９を介して半導体層１０２の一部と重畳するように配置されている。
図１（Ｃ）では第２のゲート電極１０５ｂと第３のゲート電極１０５ｃとが重ならないように配置する構成を示したが、第３のゲート電極１０５ｃを第２のゲート電極１０５ｂの一部と重畳させて配置する構成としてもよい。
また、ここでは第３のゲート電極１０５ｃを第２のゲート電極１０５ｂよりも半導体層１０２から離れた位置に配置する構成としたが、反対に第２のゲート電極１０５ｂを第３のゲート電極１０５ｃよりも半導体層１０２から離れた位置に配置する構成としてもよい。
このように、本発明の一態様のトランジスタは、大きなドレイン電流と高いドレイン耐圧を同時に実現することが可能であるため、大電力向けの半導体装置に好適に適用することができる。また、半導体層にシリコンよりもバンドギャップの広い半導体材料を用いることで、高温であっても安定して動作が可能となる。特に本発明の一態様のトランジスタは大きな電流を流すことが可能であり、駆動時の自己発熱が顕著になる場合がある。また大電力向けの半導体装置では、他の素子からの発熱により使用環境が高温になってしまう場合もある。しかしながら本発明の一態様のトランジスタは、このような高温環境であっても安定した電気特性を維持することができ、該トランジスタを適用した半導体装置の高温環境における信頼性を高めることができる。
また、本発明の一態様のトランジスタは高いドレイン耐圧と高い電界効果移動度を実現できるため、チャネル長とチャネル幅を小さくすることが可能であり、素子の占有面積を低減することができる。したがって、高集積化や素子の微細化が求められるデバイスにも好適に用いることができる。例えば、複数の画素を含む画像表示装置では、画素の高精細化を可能とする。また高集積化が望まれるメモリデバイスや演算装置などのＩＣにも好適に用いることができる。
以上がトランジスタの構成例１についての説明である。
［構成例２］
以下では、上記構成例１とは異なる構成例について説明する。なお、構成例１と重複する部分については説明を省略する場合がある。
図２は、本発明の一態様のトランジスタの構成例における代表的な構成要素の位置関係を説明するためのチャネル長方向の断面概略図である。
図２（Ａ）に示すトランジスタは、半導体層１０２と、半導体層１０２とそれぞれ電気的に接続する第１の電極１０３ａ及び第２の電極１０３ｂと、絶縁層１０４を介して半導体層１０２と重なる第１のゲート電極１０５ａと、半導体層１０２を挟んで第１のゲート電極１０５ａと対向して設けられ、絶縁層１０６を介して半導体層１０２の一部と重なる第２のゲート電極１０５ｂと、を有する。
なお、図２（Ａ）において、第１のゲート電極１０５ａを第２のゲート電極１０５ｂよりも上方に配置するように示しているが、その上下の位置関係は問わない。
第１の電極１０３ａは、トランジスタのソース電極として機能する。また、第２の電極１０３ｂは、トランジスタのドレイン電極として機能する。
ここで、第１のゲート電極１０５ａは、第１の電極１０３ａの端部から第２の電極１０３ｂの端部に渡って、半導体層１０２と重なるように設けられている。
一方、第２のゲート電極１０５ｂは、第２の電極１０３ｂ側の半導体層１０２の一部と重なるように設けられている。言い換えると、半導体層１０２の第１の電極１０３ａ側には、第２のゲート電極１０５ｂと重ならない領域（オフセット領域ともよぶ）が設けられている。
具体的には、第２のゲート電極１０５ｂは、第２の電極１０３ｂの一部及び半導体層１０２の一部と重畳し、且つ、第１の電極１０３ａとは重畳せず、且つ、上面側から見て第１の電極１０３ａの第２の電極１０３ｂ側の端部と、第２のゲート電極１０５ｂの第１の電極１０３ａ側の端部とが離間するように設けられている。
ここで、図２（Ａ）に示すように、第１の電極１０３ａと第２の電極１０３ｂの間隔をチャネル長Ｌ、チャネル長方向における半導体層１０２と第２のゲート電極１０５ｂとが重なる領域の長さをオーバーラップ長Ｌｏｖと呼ぶこととする。
チャネル長Ｌに対するオーバーラップ長Ｌｏｖの比（すなわちＬｏｖ／Ｌ）は、０以上１未満、好ましくは０以上０．５以下、より好ましくは０以上０．２５以下、さらに好ましくは０以上０．１以下とすればよい。なお実際にはばらつきとしてプラスマイナス１０％の変動を含むものとする。
このような電位を与える第２のゲート電極１０５ｂを、ドレイン電極として機能する第２の電極１０３ｂ側にオフセットさせて配置することにより、オフセット領域を有さない場合に比べ、しきい値電圧のシフト量を同等なものとするばかりでなく、トランジスタの電界効果移動度を向上させ、オン電流を増大させることが可能となる。
第２のゲート電極１０５ｂに与える電位を一定とした場合、オーバーラップ長Ｌｏｖが長いほどしきい値電圧のシフト量が大きくなる。一方、オーバーラップ長Ｌｏｖが０に近づくほど、電界効果移動度が高まり、オン電流を増大させることができる。オーバーラップ長Ｌｏｖは、オン電流の観点からは０に近いほど好ましいが、トランジスタの駆動電圧や所望のしきい値電圧のシフト量などを考慮して適宜設定すればよい。
ここで、第２のゲート電極１０５ｂに、ソース電極として機能する第１の電極１０３ａに与えられる電位よりも高い電位を与えることもできる。このような電位を与えることにより、トランジスタのしきい値電圧をマイナスシフトさせることができる。
または、第２のゲート電極１０５ｂには、トランジスタのオン状態を制御する電位を与えることもできる。例えば、第１のゲート電極１０５ａに入力される電位と同電位を与えることが好ましい。このとき、図示しない配線やプラグなどにより、第２のゲート電極１０５ｂを第１のゲート電極１０５ａと電気的に接続する構成とすればよい。このような構成とすることで、第１のゲート電極１０５ａと第２のゲート電極１０５ｂに電位を供給する配線を共通化し、回路構成を単純化することができる。
なお、第２のゲート電極１０５ｂに入力するトランジスタのオン状態を制御する電位は上記に限られず、絶縁層１０６の厚さや電気的特性などを考慮し、第１のゲート電極１０５ａに入力する電位よりも高い電位、またはこれよりも低い電位であってもよい。また、第１のゲート電極１０５ａに入力される信号（電位レベルが時間変化する信号）に対し、電位の立ち上がりや立下りのタイミングがずれた信号を第２のゲート電極１０５ｂに入力してもよい。
第２のゲート電極１０５ｂにこのような電位を与えることにより、半導体層１０２に形成されるチャネル領域が拡大し、トランジスタの電界効果移動度を向上させ、オン電流を高めることができる。
図２（Ｂ）に示すトランジスタは、図２（Ａ）に示したトランジスタと比較して、第２のゲート電極１０５ｂと半導体層１０２のオーバーラップ長Ｌｏｖが０である場合を示している。第２のゲート電極１０５ｂは半導体層１０２側の端部が、第２の電極１０３ｂの端部と上面から見て概略一致するように設けられている。
このようにオーバーラップ長Ｌｏｖが０である場合であっても、第２のゲート電極１０５ｂが生成する電界は、第２の電極１０３ｂから半導体層１０２の領域に向かって斜め方向にかかるため、上記と同等の効果を得ることができる。
このように、本発明の一態様のトランジスタは、第２のゲート電極に適切な電位を与えることで、ノーマリーオフの電気特性を付与することが可能となる。さらに半導体層として酸化物半導体を用いることで、オフ状態におけるリーク電流（オフ電流ともよぶ）を極めて小さいものとすることができる。したがって、本発明の一態様のトランジスタを備える半導体装置の消費電力を低減することが可能となる。
また、本発明の一態様のトランジスタは、半導体層にシリコンを用いた場合よりもドレイン耐圧に優れるため、高いドレイン耐圧が要求されるデバイスに好適に用いることができる。さらに、本発明の一態様のトランジスタはしきい値電圧を容易に制御可能で、且つしきい値電圧をシフトさせ、ノーマリーオフの特性とした場合であっても高いドレイン電流を流すことができるため、高効率で且つ低消費電力駆動が要求されるデバイスに好適に用いることができる。例えば電源回路、ＤＣＤＣコンバータやインバータなどの電力変換回路、信号の送受信に係る送信回路または受信回路、電力を受電する受電回路などに好適に用いることができる。
また、半導体層にシリコンよりもバンドギャップの広い半導体材料を用いることで、高温であっても安定して動作が可能となる。特に本発明の一態様のトランジスタは大きな電流を流すことが可能であり、駆動時の自己発熱が顕著になる場合がある。また大電力向けの半導体装置では、他の素子からの発熱により使用環境が高温になってしまう場合もある。しかしながら本発明の一態様のトランジスタは、このような高温環境であっても安定した電気特性を維持することができ、該トランジスタを適用した半導体装置の高温環境における信頼性を高めることができる。
また、本発明の一態様のトランジスタは高いドレイン耐圧と高い電界効果移動度を実現できるため、チャネル長とチャネル幅を小さくすることが可能であり、素子の占有面積を縮小することができる。したがって、高集積化や素子の微細化が求められるデバイスにも好適に用いることができる。例えば、複数の画素を含む画像表示装置では、画素の高精細化を可能とする。また高集積化が望まれるメモリデバイスや演算装置などのＩＣにも好適に用いることができる。
以上が構成例２についての説明である。
なお、構成例１及び構成例２において、第１の電極１０３ａと第２の電極１０３ｂは、一方がソース電極としての機能を有し、他方がドレイン電極としての機能を有する構成とすることができる。このとき、トランジスタの駆動方法によっては、機能が入れ替わる場合もある。
［計算による検証１］
以下では、構成例１で例示したトランジスタの構成において、各ゲート電極の配置の違いがトランジスタの電気特性に与える影響について検証した結果を示す。
〔計算モデル〕
まず、計算に用いたトランジスタのモデルを図３（Ａ）乃至（Ｄ）にそれぞれに示す。
図３（Ａ）に示すトランジスタは、半導体層（ＯＳ）上に第１のゲート絶縁層（ＧＩ１）を有し、第１のゲート絶縁層（ＧＩ１）上に第１のゲート電極（ＧＥ１）を有する。また半導体層（ＯＳ）上にはソース電極（Ｓｏｕｒｃｅ）及びドレイン電極（Ｄｒａｉｎ）が離間して配置されている。半導体層（ＯＳ）のソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）と重畳する領域には、ドナー密度の高い領域（ｎ＋）が形成されている。半導体層（ＯＳ）の下方には第２のゲート絶縁層（ＧＩ２）が配置され、第２のゲート絶縁層（ＧＩ２）よりも下方に、半導体層（ＯＳ）の一部とソース電極（Ｓｏｕｒｃｅ）に重畳する第２のゲート電極（ＧＥ２）が配置されている。すなわち、第２のゲート電極（ＧＥ２）は、ソース電極（Ｓｏｕｒｃｅ）側にのみ配置されている。ここで、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の距離をチャネル長Ｌ、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の間の領域における第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さをＬｏｖとする。
また、図３（Ｂ）に示すトランジスタは、図３（Ａ）と比較して、第２のゲート電極（ＧＥ２）が半導体層（ＯＳ）の一部とドレイン電極（Ｄｒａｉｎ）に重畳して配置されている点で相違している。すなわち、第２のゲート電極（ＧＥ２）は、ドレイン電極（Ｄｒａｉｎ）側にのみ配置されている。ここでは、図３（Ａ）と同様に、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の間の領域における第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さをＬｏｖとする。
また、図３（Ｃ）に示すトランジスタは、図３（Ａ）と比較して、第２のゲート電極（ＧＥ２）がソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）、及びソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）に重畳して配置されている点で相違している。なお、図３（Ｃ）ではソース電極（Ｓｏｕｒｃｅ）の一部、ドレイン電極（Ｄｒａｉｎ）の一部、及びその間の領域に位置する半導体層（ＯＳ）に第２のゲート電極（ＧＥ２）が重畳する態様を、「全体」と表記している。ここでは、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さＬｏｖはチャネル長Ｌと等しくなる。
また、図３（Ｄ）に示すトランジスタは、図３（Ａ）と比較して、半導体層（ＯＳ）の一部とドレイン電極（Ｄｒａｉｎ）に重畳する第３のゲート電極（ＧＥ３）をさらに有する点で相違している。第３のゲート電極（ＧＥ３）は、第１のゲート電極（ＧＥ１）と図示しない領域で電気的に接続され、これと同電位が与えられる。このように、半導体層を挟んで設けられる２つのゲート電極に同電位を与える駆動方法をＤｕａｌ Ｇａｔｅ駆動と呼ぶ。ここで、図３（Ｄ）に示すトランジスタでは、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の間の領域における、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さをＬｏｖ１、第３のゲート電極（ＧＥ３）と半導体層（ＯＳ）とが重畳する長さをＬｏｖ２として表記する。
また本計算モデルでは、半導体層に用いる半導体として酸化物半導体を想定し、計算を行った。なお、計算にはデバイスシミュレーションソフト Ｓｅｎｔａｕｒｕｓ（ｓｙｎｏｐｓｙｓ社製）を用いた。
計算に用いた条件を表１に示す。
〔第２のゲート電極の位置依存性〕
まず、図３（Ａ）乃至（Ｃ）に示すように、第２のゲート電極（ＧＥ２）の位置を変えてトランジスタの特性を比較した結果を図４に示す。
図４（Ａ）は、ソース−ドレイン間電圧（以下、ドレイン電圧Ｖｄと呼ぶ）を０．１Ｖとしたときのゲート−ソース間電圧（以下、ゲート電圧Ｖｇと呼ぶ）に対するソース−ドレイン間電流（以下、ドレイン電流Ｉｄと呼ぶ）の関係（Ｖｇ−Ｉｄ特性ともいう）と、電界効果移動度の計算結果をそれぞれプロットした図である。また、図４（Ｂ）は同様に、ドレイン電圧Ｖｄを３．０Ｖとしたときの図である。なお、図中、ソース側に第２のゲート電極（ＧＥ２）を配置したモデル（図３（Ａ））については実線で、ドレイン側に配置したモデル（図３（Ｂ））については点線で、ソース電極からドレイン電極にかけて配置したモデル（図３（Ｃ））については破線でそれぞれ示している。ここで、第２のゲート電極（ＧＥ２）をソース側またはドレイン側に配置した２つのモデルについてはＬｏｖをそれぞれＬ／４として計算を行った。
ここで、図４（Ａ）はドレイン電圧が十分に小さい条件の結果であり、線形領域におけるトランジスタの電気特性に相当する。一方、図４（Ｂ）はドレイン電圧が十分に大きい条件の結果であり、飽和領域におけるトランジスタの電気特性に相当する。
図４（Ａ）、（Ｂ）より、第２のゲート電極（ＧＥ２）をソース側またはドレイン側のいずれかに寄せて配置した場合であっても、十分にしきい値電圧をプラス方向にシフトさせることが可能であることがわかる。さらに、第２のゲート電極（ＧＥ２）をソース電極からドレイン電極の間の半導体層（ＯＳ）に重畳して配置した場合よりも、片側（ソース側またはドレイン側）に配置した場合の方が、電界効果移動度が向上することがわかる。特に、ソース側に第２のゲート電極（ＧＥ２）を配置した場合の方が、ドレイン側に配置した場合よりも電界効果移動度がより高くなることが確認できた。またこの傾向は、線形領域よりも飽和領域の方がより顕著であった。
〔第２のゲート電極のオーバーラップ長依存性〕
続いて、第２のゲート電極（ＧＥ２）をソース側に配置したモデル（図３（Ａ））において、Ｌｏｖを変えてトランジスタの特性を比較した結果を図５及び図６に示す。
図５（Ａ）は線形領域（ドレイン電圧Ｖｄ＝０．１Ｖ）としたときの計算結果であり、図５（Ｂ）は飽和領域（ドレイン電圧Ｖｄ＝３．０Ｖ）としたときの計算結果である。
ここでは、Ｌｏｖを０、Ｌ／４、Ｌ／２、及びＬとした場合について計算を行った。ここで、「Ｌｏｖ＝０」の条件は、第２のゲート電極（ＧＥ２）の端部がソース電極（Ｓｏｕｒｃｅ）の端部と一致している場合に相当する。また比較として、第２のゲート電極（ＧＥ２）を設けない場合（ＧＥ２なし）についても計算を行った。
図６（Ａ）に、図５（Ａ）、（Ｂ）に示す各特性から算出した、各条件に対するしきい値電圧の値を示す。また図６（Ｂ）には、各条件における電界効果移動度の最大値を示す。また、図６（Ｃ）には、各条件に対するドレイン電流Ｉｄの値を示す。ここで、ドレイン電流Ｉｄは、各条件での比較を容易にするために、飽和領域（Ｖｄ＝３．０Ｖ）の条件において、ゲート電圧Ｖｇをしきい値電圧よりも１．５Ｖ高い電圧としたときのドレイン電流Ｉｄを示している。
図６（Ａ）より、しきい値電圧は、第２のゲート電極（ＧＥ２）を設けることによりプラス方向にシフトさせることができることが確認できた。また、Ｌｏｖが大きいほど、しきい値電圧のシフト量は大きくなる傾向が見られた。また、Ｌｏｖ＝０とした場合、すなわち半導体層（ＯＳ）と重畳しない場合であっても、第２のゲート電極（ＧＥ２）によりトランジスタのしきい値電圧をプラス方向にシフトさせることが可能であることが確認できた。
図６（Ｂ）より、電界効果移動度はＬｏｖに依存することが確認できた。具体的にはＬｏｖをＬ／２以下とすることで、第２のゲート電極（ＧＥ２）を設けない場合に比べて、電界効果移動度が向上することが分かった。今回検討した条件の中では、電界効果移動度が最大であったのはＬｏｖ＝Ｌ／４の条件であり、次いで、飽和領域においてはＬｏｖ＝０の条件、ＧＥ２なしの条件の順で、線形領域においては、Ｌｏｖ＝Ｌ／２の条件、Ｌｏｖ＝０の条件の順で電界効果移動度が低下した。したがって第２のゲート電極（ＧＥ２）を設ける場合、少なくともＬｏｖが０からＬ／２の間では、第２のゲート電極（ＧＥ）を設けない場合に比べて電界効果移動度が高くなることがわかる。さらに、Ｌｏｖが０からＬ／２の間、特にＬｏｖがＬ／４の近傍に、電界効果移動度が最大となる条件が存在することが推察される。
図６（Ｃ）に示すドレイン電流Ｉｄは、図６（Ｂ）に示した電界効果移動度の結果をよく反映し、今回検討した条件のなかでは、Ｌｏｖ＝Ｌ／４の条件で最も高い値をとることが分かった。
このように、しきい値電圧を制御するための電位が与えられる第２のゲート電極を、トランジスタの半導体層のソース側に重畳するように設け、ドレイン側には当該第２のゲート電極と重畳しない領域を設けることにより、トランジスタのしきい値電圧を制御しつつ、電界効果移動度を向上させ、高いオン電流を流すことが可能となる。
〔バンド構造〕
続いて、第２のゲート電極（ＧＥ２）の位置を変えたときのバンド構造を比較した結果を図７に示す。図７は、ソース−ドレイン間の領域における半導体層（ＯＳ）の価電子帯のバンド構造を示している。ここでは飽和領域（Ｖｄ＝３．０Ｖ）で且つ、電界効果移動度が最も高くなるゲート電圧Ｖｇ（Ｌｏｖ＝０ではＶｇ＝０．６６Ｖ、Ｌｏｖ＝Ｌ／４ではＶｇ＝１．７４Ｖ、Ｌｏｖ＝Ｌ／２ではＶｇ＝２．１６Ｖ、Ｌｏｖ＝ＬではＶｇ＝１．９８Ｖ）を印加したときのバンド構造を、それぞれの条件について比較している。
図７には、ソース側に第２のゲート電極（ＧＥ２）を配置したモデル（図３（Ａ））において、Ｌｏｖの長さをそれぞれ０、Ｌ／４、Ｌ／２、Ｌとしたときの、価電子帯のバンド構造を示している。
ここで、ドレイン近傍に着目すると、第２のゲート電極（ＧＥ２）をソース電極からドレイン電極の間の半導体層（ＯＳ）に重畳して配置した場合に比べ、ソース側に第２のゲート電極（ＧＥ２）を配置したいずれの条件でも、バンドの傾きが緩やかとなっている。このことはドレイン近傍の電界集中が緩和されることを示し、ドレイン耐圧が向上することを示唆している。
以上から、しきい値電圧を制御するための電位が与えられる第２のゲート電極を、トランジスタの半導体層のソース側に重畳するように設け、ドレイン側には当該第２のゲート電極と重畳しない領域を設けることにより、上述したトランジスタのしきい値電圧の制御の容易性、電界効果移動度の向上に加え、ドレイン耐圧の向上といった効果を同時に実現できることが確認できた。
〔Ｄｕａｌ Ｇａｔｅ駆動〕
続いて、図３（Ａ）に示したソース側に第２のゲート電極（ＧＥ２）を配置したモデルと、図３（Ｄ）に示したドレイン側に配置した第３のゲート電極（ＧＥ３）をさらに加えたモデルとを比較した。上述のように、図３（Ｄ）に示すトランジスタは、第３のゲート電極（ＧＥ３）が第１のゲート電極（ＧＥ１）と電気的に接続され、これらが常に同電位となるように駆動するものである（Ｄｕａｌ Ｇａｔｅ駆動）。
ここでは、図３（Ａ）に示したトランジスタのモデルにおいてＬｏｖ＝Ｌ／４とし、図３（Ｄ）に示したトランジスタのモデルにおいてＬｏｖ１＝Ｌ／４、Ｌｏｖ２＝Ｌ／２として計算を行った。
図８（Ａ）、（Ｂ）にゲート電圧Ｖｇに対するドレイン電流Ｉｄ及び電界効果移動度の計算結果を示す。図８（Ａ）は線形領域（ドレイン電圧Ｖｄ＝０．１Ｖ）における計算結果であり、図８（Ｂ）は飽和領域（ドレイン電圧Ｖｄ＝３．０Ｖ）における計算結果である。
図８（Ａ）、（Ｂ）より、ドレイン側に第３のゲート電極（ＧＥ３）を配置し、Ｄｕａｌ Ｇａｔｅ駆動を行うことにより、線形領域、飽和領域のいずれについても電界効果移動度が向上する傾向がみられた。
以上から、上記の構成に加え、トランジスタのオン、オフ動作を制御するための電位が与えられる第３のゲート電極を、トランジスタの半導体層のドレイン側に重畳するように、上記第２のゲート電極と離間して設けることにより、トランジスタのオン電流のさらなる向上が実現されることが確認できた。
ここで、第３のゲート電極（ＧＥ３）と、半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖ２は、例えば０以上０．７５Ｌ以下、好ましくは０以上０．５Ｌ以下に設定すればよい。また第２のゲート電極（ＧＥ２）と第３のゲート電極（ＧＥ３）との間の距離は、例えば０より大きくＬ以下、好ましくはＬ／８以上Ｌ以下に設定すればよい。なお、これに限られず、所望するトランジスタの電気特性や、トランジスタの作製プロセスに係る最小加工寸法などに応じて、Ｌｏｖ１及びＬｏｖ２の値を適宜設定すればよい。
ここで、第３のゲート電極（ＧＥ３）と半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖ２を、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖ１以上とすると、電界効果移動度を向上させる効果が高まるため好ましい。
以上が計算による検証１についての説明である。
［計算による検証２］
以下では、構成例２で例示したトランジスタの構成において、各ゲート電極の配置の違いがトランジスタの電気特性に与える影響について検証した結果を示す。
〔計算モデル〕
まず、計算に用いたトランジスタのモデルを図９（Ａ）乃至（Ｄ）にそれぞれ示す。
図９（Ａ）に示すトランジスタは、半導体層（ＯＳ）上に第１のゲート絶縁層（ＧＩ１）を有し、第１のゲート絶縁層（ＧＩ１）上に第１のゲート電極（ＧＥ１）を有する。また半導体層（ＯＳ）上にはソース電極（Ｓｏｕｒｃｅ）及びドレイン電極（Ｄｒａｉｎ）が離間して配置されている。半導体層（ＯＳ）のソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）と重畳する領域には、ドナー密度の高い領域（ｎ＋）が形成されている。半導体層（ＯＳ）の下方には第２のゲート絶縁層（ＧＩ２）が配置され、第２のゲート絶縁層（ＧＩ２）よりも下方に、半導体層（ＯＳ）の一部とドレイン電極（Ｄｒａｉｎ）に重畳する第２のゲート電極（ＧＥ２）が配置されている。すなわち、第２のゲート電極（ＧＥ２）は、ドレイン電極（Ｄｒａｉｎ）側にのみ配置されている。ここで、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の間の距離をチャネル長Ｌ、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の間の領域における第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さをオーバーラップ長Ｌｏｖとする。
計算に用いた条件を表２に示す。
また、図９（Ｂ）に示すトランジスタは、図９（Ａ）と比較して、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さ（オーバーラップ長）Ｌｏｖとチャネル長Ｌとが一致している点で相違している。
また、図９（Ｃ）に示すトランジスタは、図９（Ａ）と比較して、第２のゲート電極（ＧＥ２）がソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）及びソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）に重畳して配置されている点で相違している。ここでは、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さＬｏｖはチャネル長Ｌと等しくなる。なお、図９（Ｃ）では上記と同様にソース電極（Ｓｏｕｒｃｅ）の一部、ドレイン電極（Ｄｒａｉｎ）の一部、及びその間の領域に位置する半導体層（ＯＳ）に第２のゲート電極（ＧＥ２）が重畳する態様を、「全体」と表記している。
また、図９（Ｄ）に示すトランジスタは、図９（Ａ）と比較して、第２のゲート電極（ＧＥ２）を有していない点で相違している。
〔第２のゲート電極のオーバーラップ長依存性〕
図９（Ａ）乃至（Ｄ）に示したモデルに対応して、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖ（以下、単にＬｏｖとも表記する）の長さを変えてトランジスタ特性を算出した。計算は、Ｌ長を１．０μｍ、２．０μｍ、５．０μｍ、１０μｍの４条件で行った。Ｌｏｖの条件は、０からＬまでＬ／４ごとに計算を行った。さらに、第２のゲート電極（ＧＥ２）をソース電極及びドレイン電極と重畳させて設けたモデル（図９（Ｃ））、及び第２のゲート電極（ＧＥ２）を配置しないモデル（図９（Ｄ））についても計算を行った。
計算結果の一例として、図１０及び図１１に、チャネル長Ｌが１０μｍの条件における計算結果を示す。
図１０（Ａ）は、チャネル長Ｌが１０μｍのトランジスタにおける、ドレイン電圧Ｖｄを０．１Ｖとしたときのゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係（Ｖｇ−Ｉｄ特性ともいう）の計算結果である。また、図１０（Ｂ）は、図１０（Ａ）のＶｇ−Ｉｄ特性から見積もった、ゲート電圧Ｖｇに対する電界効果移動度の関係を示している。図１１（Ａ）、（Ｂ）は、ドレイン電圧を３．０Ｖとしたときの計算結果である。なお、図中、第２のゲート電極（ＧＥ２）をソース電極及びドレイン電極と重畳させて設けたモデル（図９（Ｃ）、全体）については一点鎖線で、また第２のゲート電極（ＧＥ２）を配置しないモデル（図９（Ｄ）、ＧＥ２なし）については破線で、それぞれ示している。
なお、図１０及び図１１に示すＩｄ−Ｖｇ特性と電界効果移動度は、Ｌｏｖ＝Ｌの条件と、第２のゲート電極（ＧＥ２）をソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）及びソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）と重ねて配置した条件とでは、これらの曲線がほぼ一致しているため重ねて表示されている。
ここで、図１０はドレイン電圧が十分に小さい条件の結果であり、線形領域におけるトランジスタの電気特性に相当する。一方、図１１はドレイン電圧が十分に大きい条件の結果であり、飽和領域におけるトランジスタの電気特性に相当する。
図１２及び図１３に、チャネル長Ｌ［μｍ］ごとに算出した、各Ｌｏｖ条件に対するトランジスタの各種特性の関係を示す。図１２はドレイン電圧を０．１Ｖとしたときの結果であり、図１３はドレイン電圧を３．０Ｖとしたときの結果である。
図１２（Ａ）、図１３（Ａ）には、各Ｌｏｖ条件に対するしきい値電圧の値を示す。また図１２（Ｂ）、図１３（Ｂ）には、各Ｌｏｖ条件における電界効果移動度の最大値を示す。また、図１２（Ｃ）、図１３（Ｃ）には、各Ｌｏｖ条件に対するドレイン電流Ｉｄの値を示す。ここで、ドレイン電流Ｉｄは、各条件での比較を容易にするために、ゲート電圧Ｖｇをしきい値電圧よりも１．５Ｖ高い電圧としたときのドレイン電流Ｉｄを示している。また、図１２（Ｄ）、図１３（Ｄ）には、異なるチャネル長の条件間での比較を容易にするため、第２のゲート電極（ＧＥ２）をソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）及びソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）と重ねて配置した条件でのドレイン電流Ｉｄ（Ｉｄ（全体））を１００％としたときの、各Ｌｏｖ条件におけるドレイン電流Ｉｄの比を示している。
図１０乃至図１３より、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖが大きいほど、しきい値電圧をプラスシフトさせることができることが確認できた。しきい値電圧は、Ｌｏｖ＝０とした場合でも第２のゲート電極（ＧＥ２）を設けない条件に比べてプラスシフトしている。またＬｏｖ＝Ｌ／４でほぼ飽和し、それよりもＬｏｖが大きいほど緩やかに上昇する傾向がみられた。
また、電界効果移動度及びドレイン電流Ｉｄは、Ｌｏｖが０に近づくほど増加する傾向があることが確認できた。電界効果移動度はドレイン電圧Ｖｄが小さい（線形領域の）条件では、Ｌｏｖが０の条件で最大であった。一方、ドレイン電圧Ｖｄが大きい（飽和領域の）条件では、ＬｏｖがＬ／４の条件で電界効果移動度は最大であった。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄによらず、ＬｏｖがＬ／４の条件が最大であった。また図１３（Ｄ）より、チャネル長が長い条件（Ｌ＝５μｍ、１０μｍ）の条件では、他に比べて飽和領域におけるドレイン電流Ｉｄの向上する割合が高い傾向があることが確認できた。
このように、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳しない領域（オフセット領域）をソース側にわずかでも設けることにより、第２のゲート電極（ＧＥ２）をソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）と重ねて配置した場合に比べて、電界効果移動度及びドレイン電流を向上させることができることが確認できた。
さらに、第２のゲート電極（ＧＥ２）をドレイン電極（Ｄｒａｉｎ）側に配置した場合、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖを、０よりも大きくすることにより、第２のゲート電極（ＧＥ２）をソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）と重ねて配置した場合と同等にしきい値電圧をシフトさせることができる。さらに、オーバーラップ長Ｌｏｖが０に近づくほど、電界効果移動度及びドレイン電流Ｉｄをより高めることができることが確認できた。
〔オーバーラップ長依存性の詳細評価〕
続いて、オーバーラップ長Ｌｏｖの条件をより細かく設定し、トランジスタの電気特性のＬｏｖ依存性をより詳細に調査した。具体的には、Ｌｏｖの条件を、チャネル長Ｌに対してＬ×１／２０ごとに計算を行った。なお、ここではＬ＝１０μｍ、Ｖｄ＝３．０Ｖとして計算を行った。
図１４に、トランジスタの各種特性とＬｏｖとの関係についての計算結果を示す。図１４（Ａ）には各Ｌｏｖ条件に対するしきい値電圧の値を示し、図１４（Ｂ）には各Ｌｏｖ条件に対する電界効果移動度の最大値を示し、図１４（Ｃ）には各Ｌｏｖ条件に対するドレイン電流Ｉｄの値を示す。また図１４（Ｄ）には、第２のゲート電極（ＧＥ２）をソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）及びソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）に配置した条件でのドレイン電流Ｉｄ（Ｉｄ（全体））を１００％としたときの、各Ｌｏｖ条件におけるドレイン電流Ｉｄの比を示している。
図１４（Ａ）より、しきい値電圧のシフト量には、Ｌｏｖ＝０とＬｏｖ＝Ｌ／２０の２つの条件の間で大きな差がみられ、Ｌｏｖ＝Ｌ／２０よりもＬｏｖが大きくなるにしたがって緩やかに上昇する傾向がみられている。また、本条件では、Ｌｏｖ＝Ｌ×２／２０の条件でほぼしきい値電圧が飽和する傾向がみられた。
また、図１４（Ｂ）（Ｃ）（Ｄ）より、電界効果移動度及びドレイン電流Ｉｄは、Ｌｏｖが０に近づくほど増大し、Ｌｏｖが０に達するとこれらが減少する傾向がみられている。この結果から、Ｌｏｖ＝Ｌ／２０の条件とＬｏｖ＝０の条件の間、特にＬｏｖ＝０の条件の近傍に、電界効果移動度及びドレイン電流Ｉｄが最大となる条件が存在していることが推察される。また、第２のゲート電極（ＧＥ２）をソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）と重ねて配置した場合（Ｌｏｖ＝全体）と比較し、ソース電極（Ｓｏｕｒｃｅ）側にオフセット領域をわずかでも設けた場合（例えばＬｏｖ＝Ｌ×１９／２０）であっても、電界効果移動度とドレイン電流Ｉｄが共に増加することが確認できた。
以上の結果から、半導体層（ＯＳ）側の第２のゲート電極（ＧＥ２）の端部がドレイン電極（Ｄｒａｉｎ）の端部よりもわずかでも突出すれば、ソース電極（Ｓｏｕｒｃｅ）の端部からドレイン電極（Ｄｒａｉｎ）の端部にかけて位置する半導体層（ＯＳ）と重ねて第２のゲート電極（ＧＥ２）を配置した場合と同等に、しきい値電圧をシフトさせる機能をもたせることが可能であることが確認できた。さらに、半導体層（ＯＳ）側の第２のゲート電極（ＧＥ２）の端部が、ドレイン電極（Ｄｒａｉｎ）の端部よりも突出し、且つ、ドレイン電極（Ｄｒａｉｎ）の端部に近いほど、電界効果移動度及びドレイン電流Ｉｄを高める効果が高いことが確認できた。
以上が計算による検証２についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置のより具体的な構成例と、その作製方法例について図面を参照して説明する。ここでは半導体装置の一例として、トランジスタについて説明する。なお、上記と重複する部分については説明を省略する場合がある。
［構成例］
図１５（Ａ）に、本構成例で示すトランジスタ１００の上面概略図を示す。また、図１５（Ｂ）、図１５（Ｃ）はそれぞれ図１５（Ａ）中の切断線Ａ−Ｂ、Ｃ−Ｄにおける断面概略図を示す。なお、図１５（Ａ）では明瞭化のため一部の構成要素を明示していない。
トランジスタ１００は、基板１０１上に設けられ、島状の半導体層１０２と、それぞれ半導体層１０２に電気的に接続される第１の電極１０３ａ及び第２の電極１０３ｂと、それぞれ半導体層１０２と重なる第１のゲート電極１０５ａ及び第２のゲート電極１０５ｂと、第１のゲート電極１０５ａと半導体層１０２との間に絶縁層１０４と、第２のゲート電極１０５ｂと半導体層１０２との間に絶縁層１０６と、を有する。また、絶縁層１０６、第１の電極１０３ａ、第２の電極１０３ｂ、第１のゲート電極１０５ａ等を覆う絶縁層１０７が設けられている。
第１の電極１０３ａは、トランジスタ１００のソース電極またはドレイン電極の一方として機能する。また、第２の電極１０３ｂは、トランジスタ１００のソース電極またはドレイン電極の他方として機能する。
ここで、図１５（Ａ）、（Ｂ）に示すように、半導体層１０２と重なる部分における第１の電極１０３ａと第２の電極１０３ｂとの距離をトランジスタ１００のチャネル長Ｌとする。
第１の電極１０３ａと第２の電極１０３ｂに挟まれた領域において、半導体層１０２を覆うように第１のゲート電極１０５ａが設けられている。また、第１のゲート電極１０５ａは、第１の電極１０３ａの一部、及び第２の電極１０３ｂの一部と重なるように設けられている。
一方、第２のゲート電極１０５ｂは、第１の電極１０３ａと第２の電極１０３ｂに挟まれた領域において、半導体層１０２の第１の電極１０３ａ側の一部と重なるように設けられている。
ここで、図１５（Ａ）、（Ｂ）に示すように、半導体層１０２と重なる領域において、第１の電極１０３ａの端部から、第２のゲート電極１０５ｂの端部までの距離をオーバーラップ長Ｌｏｖとする。このとき、オーバーラップ長Ｌｏｖが少なくともチャネル長Ｌよりも小さくなるように、第２のゲート電極１０５ｂが設けられている。したがって、半導体層１０２の第２の電極１０３ｂ側には、第２のゲート電極１０５ｂと重ならない領域（オフセット領域）が設けられている。
また、第２のゲート電極１０５ｂの側面に接して絶縁層１０８が設けられている。また第２のゲート電極１０５ｂと絶縁層１０８は、その上面が平坦化され、これらの高さが概略一致していることが好ましい。少なくとも半導体層１０２の下部を平坦化することで、半導体層１０２の厚さや膜質の均一性が高まり、トランジスタ１００の電気特性の安定性やばらつきを改善することができる。
また、絶縁層１０８は加熱により酸素を放出する膜を含むことが好ましい。例えば、酸素過剰領域を有する絶縁膜を含む構成とすればよい。酸素過剰領域を有する絶縁膜としては、例えば化学量論的組成を満たす酸素よりも多く酸素を含む酸化絶縁膜を用いることが好ましい。このような酸化絶縁膜は、加熱により一部の酸素が脱離する。
トランジスタ１００は、半導体層１０２が第２のゲート電極１０５ｂと重畳しない領域を有する構成であるため、トランジスタ１００の作製工程における熱処理により、絶縁層１０８から放出された酸素が絶縁層１０６を介して半導体層１０２に供給され、半導体層１０２内の酸素欠損を補填し、半導体層１０２中の酸素欠損を低減することが可能となる。
ここで、図１５（Ｃ）に示すように、トランジスタ１００のチャネル幅方向の断面において、半導体層１０２が第１のゲート電極１０５ａと第２のゲート電極１０５ｂに囲われた形状となっている。また、第１のゲート電極１０５ａは、半導体層１０２の上面だけでなく、チャネル幅方向の端部も覆うように設けられている。このような構成とすることで、第１のゲート電極１０５ａからの電界が半導体層１０２に対して縦方向だけでなく横方向からもかかるため、半導体層１０２のチャネルの形成される領域が拡大し、トランジスタ１００のオン電流をさらに増大させることができる。
［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。
〔半導体層〕
半導体層１０２に酸化物半導体を用いる場合、インジウム、亜鉛のうち少なくとも一つを含む酸化物半導体を用いることが好ましい。代表的には、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物などが挙げられる。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いるとオフ状態におけるリーク電流を抑制できるため好ましい。
半導体層１０２は、酸化物半導体膜を単層で用いてもよいし、組成の異なる酸化物半導体膜を積層して用いてもよい。
例えば、酸化物半導体膜を２層積層した構成とし、第１のゲート電極１０５ａ側に近い酸化物半導体膜に、その伝導帯の下端のエネルギーが下層の酸化物半導体膜よりも高い材料を用いる。または、酸化物半導体膜を３層以上積層した構成とし、内側に設けられる酸化物半導体膜に、その伝導帯の下端のエネルギーが他に比べて低い材料を用いる。このような構成とすることで、伝導帯の下端のエネルギーが最も低い酸化物半導体膜に主としてチャネルが形成される。
酸化物半導体膜にＩｎ−Ｍ−Ｚｎ酸化物を適用した場合、膜中のＭの原子数比に対するＩｎの原子数比の割合が大きいほど、伝導帯の下端のエネルギーを低いものとすることができる。またＺｎの割合が大きいほど、結晶構造の安定性が高まる。また、Ｍの割合が大きいほど、酸化物半導体膜からの酸素の放出を抑制できる。
主としてチャネルが形成され、主な電流経路となる酸化物半導体膜に接して、同じ構成元素を含む酸化物半導体膜を設けることで、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。さらに、主としてチャネルが形成される酸化物半導体膜に対して、これに接して設けられる酸化物半導体膜には、Ｍの原子数比が大きい材料を用いると、主としてチャネルが形成される酸化物半導体膜中の酸素欠損を低減することができる。
なお、半導体層１０２に適用することのできる酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
また、酸化物半導体以外の半導体としてシリコンのほか、炭化シリコン、窒化ガリウム、またはダイヤモンドなどのシリコンよりもバンドギャップの大きな半導体を用いることもできる。
以下では特に断りのない限り、半導体層１０２に酸化物半導体を適用した場合について説明する。
〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程にかかる熱に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。
また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を形成する。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタ１００の第１のゲート電極１０５ａ、第２のゲート電極１０５ｂ、第１の電極１０３ａ、第２の電極１０３ｂなどの電極のうち少なくとも一つが、上記半導体素子と電気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を設けることにより、これらを同一平面上に形成した場合に比べて占有面積を縮小することができる。
〔ゲート電極〕
第１のゲート電極１０５ａ、第２のゲート電極１０５ｂは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、第１のゲート電極１０５ａ、第２のゲート電極１０５ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
また、第１のゲート電極１０５ａ、第２のゲート電極１０５ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、第１のゲート電極１０５ａと絶縁層１０４の間、または第２のゲート電極１０５ｂと絶縁層１０６の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
〔ゲート絶縁層〕
絶縁層１０４及び絶縁層１０６は、ゲート絶縁層として機能する。
絶縁層１０４及び絶縁層１０６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、絶縁層１０４および絶縁層１０６として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
なお、特定の材料をゲート絶縁層に用いると、特定の条件でゲート絶縁層に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁層の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
〔第１の電極、第２の電極〕
第１の電極１０３ａ及び第２の電極１０３ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
〔絶縁層〕
絶縁層１０６及び絶縁層１０８は、半導体層１０２に酸素を供給する機能を有するほか、基板１０１に含有される不純物が拡散することを防ぐ機能を有していてもよい。
絶縁層１０６及び絶縁層１０８は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
このような絶縁膜を絶縁層１０６及び絶縁層１０８に用いることで、作製工程中の加熱処理などにより半導体層１０２に酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。
絶縁層１０７は、酸素を透過しにくい材料を用いることができる。また、水素や水を透過しにくい性質を持たせることが好ましい。絶縁層１０７に用いることのできる、酸素を透過しにくい材料としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の絶縁材料を用いることができる。特に上述の材料は、酸素、水素、水が透過しない材料である。絶縁層１０７としてこのような材料を用いることで、絶縁層１０６及び絶縁層１０８から放出される酸素の外部への拡散と、外部から半導体層１０２等への水素、水等の侵入を同時に抑制することができる。
なお、絶縁層１０７の下層に、絶縁層１０６と同様の酸素を放出する層を設けてもよい。また、絶縁層１０７よりも上層に配線などの構造物を設ける場合には、絶縁層１０７上に平坦化層として機能する絶縁層を設けてもよい。
以上が各構成要素についての説明である。
［変形例］
以下では、上記トランジスタ１００とは構成の一部の異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点について詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能が同等である場合には同一の符号を付し、説明を省略する場合がある。
〔変形例１〕
図１６（Ａ）に以下で例示するトランジスタの断面概略図を示す。なお、上面概略図については図１５（Ａ）を援用できる。図１６（Ａ）に示すトランジスタは、上記トランジスタ１００と比較して絶縁層１０４の形状が異なる点で相違している。具体的には、絶縁層１０４の一部が絶縁層１０６と接し、且つ第１の電極１０３ａ及び第２の電極１０３ｂの上面を覆って設けられている。
このような構成とすることで、ゲート電極１０５ａの加工時に絶縁層１０４をエッチングストッパとして機能させることができ、第１の電極１０３ａ及び第２の電極１０３ｂの当該エッチング工程における意図しない薄膜化を抑制できる。
〔変形例２〕
本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができる。
すなわち、本発明の一態様は、酸化物半導体層の少なくともチャネル形成領域における上面または底面、もしくはその両方が、酸化物半導体層の界面準位形成防止のためのバリア膜として機能する酸化物層に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体層中及び界面においてキャリアの生成要因となる酸素欠損の生成及び不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
より具体的には、例えば以下の構成とすることができる。
図１６（Ｂ）に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図については図１５（Ａ）を援用できる。図１６（Ｂ）に示すトランジスタは、主に第１の酸化物層１２１及び第２の酸化物層１２２を有している点で上記変形例１で示したトランジスタと相違している。
第１の酸化物層１２１は、絶縁層１０６と半導体層１０２の間に設けられている。
第２の酸化物層１２２は、半導体層１０２と絶縁層１０４の間に設けられている。より具体的には、第２の酸化物層１２２は、その上面が第１の電極１０３ａ及び第２の電極１０３ｂの下面、及び絶縁層１０４の下面に接して設けられている。
第１の酸化物層１２１及び第２の酸化物層１２２は、それぞれ半導体層１０２と同一の金属元素を一種以上含む酸化物を含む。
なお、半導体層１０２と第１の酸化物層１２１の境界、及び半導体層１０２と第２の酸化物層１２２の境界は不明瞭である場合がある。
例えば、第１の酸化物層１２１および第２の酸化物層１２２は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、第１の酸化物層１２１または第２の酸化物層１２２の伝導帯の下端のエネルギーと、半導体層１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
半導体層１０２を挟むように設けられる第１の酸化物層１２１及び第２の酸化物層１２２に、半導体層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体層１０２からの酸素の放出を抑制することができる。
半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１２１または第２の酸化物層１２２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体層１０２、第１の酸化物層１２１および第２の酸化物層１２２の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、第１の酸化物層１２１と第２の酸化物層１２２は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２となる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
また、第１の酸化物層１２１、第２の酸化物層１２２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１２１、第２の酸化物層１２２となる酸化物膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
また、第１の酸化物層１２１および第２の酸化物層１２２に、半導体層１０２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャネルが形成される半導体層１０２を、同じ金属元素を含む第１の酸化物層１２１および第２の酸化物層１２２で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層１０２、第１の酸化物層１２１、第２の酸化物層１２２のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
ここで、半導体層１０２の厚さは、少なくとも第１の酸化物層１２１よりも厚く形成することが好ましい。半導体層１０２が厚いほど、トランジスタのオン電流を高めることができる。また、第１の酸化物層１２１は、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体層１０２の厚さは、第１の酸化物層１２１の厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りではなく、第１の酸化物層１２１の厚さを半導体層１０２の厚さ以上としてもよい。
また、第２の酸化物層１２２も第１の酸化物層１２１と同様に、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物層１２１と同等またはそれ以下の厚さとすればよい。第２の酸化物層１２２が厚いと、第１のゲート電極１０５ａによる電界が半導体層１０２に届きにくくなる恐れがあるため、第２の酸化物層１２２は薄く形成することが好ましい。例えば、半導体層１０２の厚さよりも薄くすればよい。なおこれに限られず、第２の酸化物層１２２の厚さは絶縁層１０４の耐圧などを考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
ここで、例えば半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を含む絶縁層など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含んで第１の酸化物層１２１を有しているため、第１の酸化物層１２１と半導体層１０２との界面に界面準位を形成しにくくなる。よって第１の酸化物層１２１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
また、絶縁層１０４と半導体層１０２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低下する。しかしながら、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含んで第２の酸化物層１２２を有しているため、半導体層１０２と第２の酸化物層１２２との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
〔変形例３〕
図１６（Ｃ）に以下で例示するトランジスタの断面概略図を示す。なお、上面概略図については図１５（Ａ）を援用できる。図１６（Ｃ）に示すトランジスタは、主に第２の酸化物層１２２の形状が異なる点で、上記変形例２で示したトランジスタと相違している。
第２の酸化物層１２２は、その下面が第１の電極１０３ａ及び第２の電極１０３ｂのそれぞれの上面に接して設けられている。さらに、第１の電極１０３ａ及び第２の電極１０３ｂが設けられていない領域において、半導体層１０２の上面に接して設けられている。
図１６（Ｃ）に示す構成では、第２の酸化物層１２２及び絶縁層１０４の上面形状が、第１のゲート電極１０５ａの上面形状と概略一致するように、同一のフォトマスクを用いて加工されている。
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
このような構成とすることで、第１の電極１０３ａ及び第２の電極１０３ｂと、チャネルが形成される半導体層１０２との接触面積を増大させることができ、これらの接触抵抗を低減することができる。その結果、トランジスタのオン電流を増大させることができる。
以上が変形例についての説明である。
［作製方法例］
以下では、図１５に示したトランジスタ１００の作製方法の一例について、図面を参照して説明する。図１７は、トランジスタ１００の作製工程にかかる各段階における断面概略図である。
〔第２のゲート電極の形成〕
まず、基板１０１上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、レジストマスクを除去することにより、第２のゲート電極１０５ｂを形成することができる。
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜することができる。
なお、導電膜の成膜前に、基板１０１上にバリア層として機能する絶縁層を形成しておいてもよい。
また、実施の形態１で例示した第３のゲート電極１０５ｃを設ける構成とする場合には、第２のゲート電極１０５ｂと同一の工程で同時に形成することができる。なお、第２のゲート電極１０５ｂと第３のゲート電極１０５ｃを異なる工程により別々に形成してもよい。例えば第２のゲート電極１０５ｂまたは第３のゲート電極１０５ｃを絶縁層１０８よりも下側に形成してもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
続いて、絶縁膜を成膜する。該絶縁膜は第２のゲート電極１０５ｂよりも厚く形成することが好ましい。続いて、第２のゲート電極１０５ｂの上面が露出するように、該絶縁膜に対してＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化処理を行うことにより、絶縁層１０８を形成することができる（図１７（Ａ））。
絶縁層１０８となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。
絶縁層１０８に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて絶縁層１０８となる絶縁膜の成膜を行えばよい。または、成膜後の絶縁膜に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素を導入する処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素を導入する処理において、酸素を含むガスに希ガスなどの希釈ガスを含ませてもよい。
なお、ここでは、第２のゲート電極１０５ｂを先に形成する方法を説明したが、絶縁層１０８となる絶縁膜を先に成膜してもよい。その場合は、基板１０１上に該絶縁膜を成膜し、フォトリソグラフィ法等によりレジストマスクを形成し、絶縁膜の不要な部分をエッチングにより除去して、第２のゲート電極１０５ｂが設けられる位置に凹部を形成する。その後、当該凹部を埋めるように導電膜を成膜し、絶縁膜の上面が露出するように平坦化処理を行うことで、絶縁層１０８と第２のゲート電極１０５ｂを形成することができる。
〔絶縁層の形成〕
続いて、絶縁層１０６を形成する。絶縁層１０６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
絶縁層１０６は、上記絶縁層１０８と同様の方法により酸素を過剰に含有させることが好ましい。
〔半導体層の形成〕
続いて、絶縁層１０６上に半導体膜を成膜する。その後フォトリソグラフィ法等を用いて半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体層１０２を形成することができる（図１７（Ｂ））。
半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等を用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いることが好ましい。
半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、絶縁層１０８や絶縁層１０６から半導体膜（または半導体層１０２）に酸素が供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層１０２を形成した後に行ってもよい。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜（ここでは半導体膜）とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。また当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
半導体膜をエッチングするマスクとして、無機膜または金属膜からなるハードマスクを用いてもよい。例えば、半導体膜上に無機膜または金属膜を成膜し、当該無機膜または金属膜を、レジストマスクを用いてエッチングして島状に加工しハードマスクを形成する。その後、ハードマスクをマスクとして半導体膜をエッチングし、ハードマスクを除去することにより島状の半導体層を形成すればよい。特に微細な加工を行う場合には、ハードマスクを用いることで、レジストのサイドエッチに伴うパターン幅の縮小などを抑制し、安定した形状に加工できるため、トランジスタ１００の電気特性のばらつきを低減できる。
〔第１の電極及び第２の電極の形成〕
続いて、絶縁層１０６及び半導体層１０２上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、第１の電極１０３ａ及び第２の電極１０３ｂを形成することができる（図１７（Ｃ））。
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
ここで、導電膜のエッチングの際に、半導体層１０２の上部の一部がエッチングされ、第１の電極１０３ａ及び第２の電極１０３ｂと重ならない部分が薄膜化することがある。したがって、半導体層１０２となる半導体膜の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
〔ゲート絶縁層、第１のゲート電極の形成〕
続いて、半導体層１０２、第１の電極１０３ａ、第２の電極１０３ｂ、絶縁層１０６上に絶縁膜を成膜する。さらに、該絶縁膜上に導電膜を成膜する。
該絶縁膜は後に絶縁層１０４となる絶縁膜である。該絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。
該導電膜は、後に第１のゲート電極１０５ａとなる導電膜である。該導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
続いて、フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成する。その後、導電膜と絶縁膜の不要な部分を順にエッチングにより除去する。その後レジストマスクを除去することにより、第１のゲート電極１０５ａ及び絶縁層１０４を形成することができる（図１７（Ｄ））。
なお、導電膜をエッチングして第１のゲート電極１０５ａを形成した後にレジストマスクを除去し、第１のゲート電極１０５ａをハードマスクとして用いて絶縁層１０４の加工を行ってもよい。
〔絶縁層の形成〕
続いて、第１の電極１０３ａ、第２の電極１０３ｂ、第１のゲート電極１０５ａ、絶縁層１０４、絶縁層１０６上に絶縁層１０７を形成する（図１７（Ｅ））。
絶縁層１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。
以上の工程により、トランジスタ１００を形成することができる。
〔加熱処理〕
絶縁層１０７の形成後、加熱処理を行ってもよい。加熱処理により、絶縁層１０６及び絶縁層１０８や、絶縁層１０７から半導体層１０２に対して酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。またこのとき、絶縁層１０７よりも内側に絶縁層１０６及び絶縁層１０８ならびに半導体層１０２から放出される酸素が効果的に閉じ込められ、当該酸素の外部への放出が抑制される。そのため絶縁層１０６や絶縁層１０８から放出され、半導体層１０２に供給しうる酸素の量を増大させることができ、半導体層１０２中の酸素欠損を効果的に低減することができる。
以上がトランジスタ１００の作製方法例についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、実施の形態２で例示したトランジスタ１００とは構成の一部が異なるトランジスタの構成例について、図面を参照して説明する。なお、上記と重複する部分については説明を省略し、相違点について詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能が同等である場合には同一の符号を付し、説明を省略する場合がある。
［構成例１］
図１８（Ａ）は、本構成例で示すトランジスタ２００の上面概略図である。また図１８（Ｂ）は、図１８（Ａ）中の切断線Ｅ−Ｆにおける断面概略図である。
トランジスタ２００は、実施の形態２で例示したトランジスタ１００と比較し、半導体層１０２、第１の電極１０３ａ、第２の電極１０３ｂ、絶縁層１０４、第１のゲート電極１０５ａ、第２のゲート電極１０５ｂの上面形状が異なる点、並びに絶縁層１０７上に設けられた配線１１１ａ及び配線１１１ｂを新たに有している点で主に相違している。
島状の半導体層１０２は、円形の上面形状を有している。また第２の電極１０３ｂは、半導体層１０２と重なる領域に開口を有する環状の上面形状を有している。また、第１の電極１０３ａは、第２の電極１０３ｂの開口の内側に位置するように設けられている。第２のゲート電極１０５ｂは、第１の電極１０３ａの少なくとも一部及び半導体層１０２の一部と重畳するように、円形の上面形状を有し、その一部が上面から見て第２の電極１０３ｂよりも外側に引き出されている。また、第１のゲート電極１０５ａは、第１の電極１０３ａの一部、第２の電極１０３ｂの一部、及び半導体層１０２の一部と重畳するように環状の上面形状を有し、その一部が上面から見て第２の電極１０３ｂよりも外側に引き出されている。また、第１のゲート電極１０５ａの第１の電極１０３ａと重畳する領域には開口が形成されている。第１の電極１０３ａは、当該第１のゲート電極１０５ａの開口と重なる位置に設けられた絶縁層１０７の開口を介して配線１１１ａと電気的に接続されている。また第２の電極１０３ｂは、その上部に設けられた絶縁層１０７の開口を介して配線１１１ｂと電気的に接続されている。
このように、第１の電極１０３ａを囲うように第２の電極１０３ｂを設けることで、これらを平行に配置した場合に比べて、トランジスタ２００の占有面積に対するチャネル幅を大きくとることができる。したがって、より大きなドレイン電流を得ることが可能となる。このような構成は、大電力向けのパワーデバイスに好適に適用することができる。
また、半導体層１０２及び第１の電極１０３ａの上面形状を円形とし、第２の電極１０３ｂの上面形状をこれらを囲う環状の形状とすることで、円周方向にわたってチャネル長Ｌを一定にすることが可能となる。なお、半導体層１０２の上面形状はこれに限られず、正方形や長方形を含む多角形、楕円形、または角部が丸みを帯びた多角形などとすることができる。このとき、第１の電極１０３ａと第２の電極１０３ｂとの距離（チャネル長Ｌ）が一定となるように、これらの形状や配置を設定すればよい。
［構成例２］
図１９（Ａ）は、本構成例で示すトランジスタ２１０の上面概略図である。また図１９（Ｂ）は、図１９（Ａ）中の切断線Ｇ−Ｈにおける断面概略図である。
トランジスタ２１０は、上記構成例１におけるトランジスタ２００と比較して、第１の電極１０３ａと第２の電極１０３ｂの機能が入れ替わっている点、ならびに第２のゲート電極１０５ｂの位置及び上面形状が異なる点で主に相違している。
第２のゲート電極１０５ｂは環状の上面形状を有し、その内側の端部が半導体層１０２に重畳し、外側の端部が第１の電極１０３ａと重畳するように設けられている。
このような構成においても、トランジスタ２１０の占有面積に対するチャネル幅を大きくとることができ、より大きなドレイン電流を得ることが可能となる。
［構成例３］
図２０（Ａ）は、本構成例で示すトランジスタ２２０の上面概略図である。また図２０（Ｂ）は、図２０（Ａ）中の切断線Ｉ−Ｊにおける断面概略図である。
トランジスタ２２０は、上記構成例１におけるトランジスタ２００と比較して、第１のゲート電極１０５ａが半導体層１０２よりも下側（基板１０１側）に位置し、第２のゲート電極１０５ｂが半導体層１０２よりも上側に位置している点で主に相違している。
第１のゲート電極１０５ａは、絶縁層１０６を介して半導体層１０２よりも基板１０１側に設けられている。また第１のゲート電極１０５ａは半導体層１０２よりも半径の大きい円状の上面形状を有し、第１の電極１０３ａ、半導体層１０２、及び第２の電極１０３ｂの一部と重畳するように設けられている。すなわち、チャネル長方向において、第１のゲート電極１０５ａは、半導体層１０２よりも長い。
また、第２のゲート電極１０５ｂは、絶縁層１０４上に設けられ、第１の電極１０３ａ上に開口を有する環状の上面形状を有する。また第２のゲート電極１０５ｂは内側の端部が第１の電極１０３ａと重畳し、外側の端部が半導体層１０２と重畳する。
ここで図２０（Ｂ）に示すように、第２のゲート電極１０５ｂに覆われていない半導体層１０２の上面を絶縁層１０４で覆う構成とすることが好ましい。半導体層１０２上に絶縁層１０４を残すことにより、絶縁層１０７の成膜工程における半導体層１０２へのダメージを抑制することができる。
また、半導体層１０２の第２のゲート電極１０５ｂに覆われていない領域では、作製工程に係る加熱処理によって絶縁層１０７から放出される酸素を、絶縁層１０４を介して半導体層１０２のチャネル形成領域に供給することが可能となる。したがって、半導体層１０２中の酸素欠損が低減され、トランジスタ２２０の信頼性を向上させることができる。
なお、図２１に示すように、環状の第２のゲート電極１０５ｂを、その内側の端部が半導体層１０２と重畳し、外側の端部が第２の電極１０３ｂと重畳するように設けてもよい。
［構成例４］
図２２（Ａ）は、本構成例で示すトランジスタ２３０の上面概略図である。また図２２（Ｂ）は、図２２（Ａ）中の切断線Ｋ−Ｌにおける断面概略図である。
トランジスタ２３０は、上記構成例３におけるトランジスタ２２０と比較して、第３のゲート電極１０５ｃ、配線１１２ｂ、及び配線１１２ｃを有する点で、主に相違している。
第３のゲート電極１０５ｃは、絶縁層１０４上に設けられ、半導体層１０２上に開口を有する環状の上面形状を有する。また、第３のゲート電極１０５ｃは、内側の端部が半導体層１０２と重畳し、外側の端部が第２の電極１０３ｂと重畳する。また、第２のゲート電極１０５ｂ及び第１の電極１０３ａは、第３のゲート電極１０５ｃの開口の内側に配置されている。
ここで、トランジスタ２３０は上記トランジスタ２２０と同様、第２のゲート電極１０５ｂ及び第３のゲート電極１０５ｃに覆われていない領域における半導体層１０２の上面を絶縁層１０４で覆う構成とすることが好ましい。また、半導体層１０２の第２のゲート電極１０５ｂ及び第３のゲート電極１０５ｃに覆われていない領域では、作製工程に係る加熱処理によって絶縁層１０７から放出される酸素を、絶縁層１０４を介して半導体層１０２のチャネル形成領域に供給することが可能となり、トランジスタ２３０の信頼性を向上させることができる。
配線１１２ｂ及び配線１１２ｃは、配線１１１ａや配線１１１ｂと同様、絶縁層１０７上に設けられている。配線１１２ｂは絶縁層１０７に設けられた開口を介して、第２のゲート電極１０５ｂと電気的に接続されている。また、配線１１２ｃは絶縁層１０７に設けられた開口を介して、第３のゲート電極１０５ｃと電気的に接続されている。
また、図２２（Ａ）、（Ｂ）では、第１のゲート電極１０５ａの外側に引き出された一部が、配線１１２ｃと重ねて設けられ、絶縁層１０７、絶縁層１０４及び絶縁層１０６に設けられた開口を介して、配線１１２ｃと第１のゲート電極１０５ａが電気的に接続されている。したがって、配線１１２ｃを介して第１のゲート電極１０５ａと第３のゲート電極１０５ｃとが電気的に接続されている。このような構成とすることで、上述したように第１のゲート電極１０５ａと第３のゲート電極１０５ｃに同一の電位（信号）を入力することができる。
なお、ここでは配線１１２ｃと第１のゲート電極１０５ａが接する構成としたが、これに限られず、絶縁層１０４及び絶縁層１０６に設けられた開口を介して第３のゲート電極１０５ｃと第１のゲート電極１０５ａとが接する構成としてもよい。また、第１の電極１０３ａ及び第２の電極１０３ｂと同一の導電膜を加工して得られた配線や、第２のゲート電極１０５ｂ及び第３のゲート電極１０５ｃと同一の導電膜を加工して得られた配線を介して、第１のゲート電極１０５ａと第３のゲート電極１０５ｃを電気的に接続する構成としてもよい。
なお、ここでは半導体層１０２の上面に接し、上面からみて内側に設けられる電極をソース電極として機能する第１の電極１０３ａとし、外側に設けられる電極をドレイン電極として機能する第２の電極１０３ｂとして説明したが、これらに入力する電位を入れ替えることにより、それぞれの機能を入れ替えることが可能となる。その場合、第３のゲート電極１０５ｃと第２のゲート電極１０５ｂに入力する電位を入れ替えることで、これらの機能を入れ替えればよい。
［構成例５］
図２３（Ａ）は、本構成例で示すトランジスタ２４０の上面概略図である。また図２３（Ｂ）は、図２３（Ａ）中の切断線Ｍ−Ｎにおける断面概略図である。
トランジスタ２４０は、上記構成例１におけるトランジスタ２００と比較して、第１の電極１０３ａ、第２の電極１０３ｂ、及び第２のゲート電極１０５ｂの上面形状が異なる点、並びに配線１１１ａ、配線１１１ｂを有していない点で主に相違している。
第１の電極１０３ａは、上面から見てその一部が半導体層１０２の端部を乗り越えて外側にまで延在するように設けられている。また第２の電極１０３ｂは、半導体層１０２上において、第１の電極１０３ａとの距離が略一定となるように設けられている。また半導体層１０２の端部の一部において第１の電極１０３ａと第２の電極１０３ｂが離間して設けられているため、半導体層１０２の一部の端部は、これらに覆われない領域を有している。
また、第２のゲート電極１０５ｂは、少なくとも半導体層１０２と重なる領域において第２の電極１０３ｂとの距離が略一定となるような上面形状を有している。また第２のゲート電極１０５ｂの端部と、第１の電極１０３ａの端部との距離も略一定となるように設けられている。
このように、配線１１１ａや配線１１１ｂ等を設けない構成とすることで、工程を簡略化することができる。さらに、配線や電極の接続部を減らすことができるため、当該接続部における接触抵抗の影響を低減できる。特に大電流を流す場合には、接触抵抗に起因して接触部が高温となってしまい、断線してしまう恐れもあるため、このように配線数を低減することが好ましい。
また、図２３（Ｂ）に示すように、第１の電極１０３ａ及び第２の電極１０３ｂに覆われていない半導体層１０２の端部を、第１のゲート電極１０５ａが覆うように設けられている。そのため、当該領域において第１のゲート電極１０５ａからの電界が半導体層１０２に対して縦方向だけでなく横方向からもかかるため、半導体層１０２のチャネルの形成される領域が増大し、トランジスタ２４０のオン電流をさらに増大させることができる。
なお、ここではソース電極として機能する第１の電極１０３ａを内側に配置し、ドレイン電極として機能する第２の電極１０３ｂを外側に配置する構成としたが、これらの機能を入れ替えてもよい。その場合、第２のゲート電極１０５ｂを第２の電極１０３ｂ及び半導体層１０２の一部と重畳するように配置すればよい。構成例４との組み合わせにより、第２のゲート電極１０５ｂと第３のゲート電極１０５ｃとを備える構成とすることもできる。
なお、図２４に示すように、第２のゲート電極１０５ｂが、少なくとも半導体層１０２と重なる領域において、第２のゲート電極１０５ｂの端部と、第２の電極１０３ｂの距離も略一定となるように設けられた構成としてもよい。
以上が各構成例についての説明である。
本実施の形態で例示したトランジスタは、いずれもトランジスタの占有面積に対するチャネル幅を大きくとれる構成である。したがって、より大きなドレイン電流を得ることが可能であり、大電力向けのパワーデバイスに好適に用いることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図３４（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図３４（Ｂ）は、図３４（Ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図３４（Ｃ）は、図３４（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図３４（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図３５（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図３５（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域における最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
図３６は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図３６より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
また、図３６に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図３５（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図３５（Ｄ）に、図３５（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図３５（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図３５（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図３５（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図３７（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図３７（Ｂ）および図３７（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図３７（Ｂ）と図３７（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備するインバータ及びコンバータ等の電力変換回路の構成例について説明する。
［ＤＣＤＣコンバータ］
図２５（Ａ）に示すＤＣＤＣコンバータ５０１は、一例としてチョッパー回路を用いた、降圧型のＤＣＤＣコンバータである。ＤＣＤＣコンバータ５０１は、容量素子５０２、トランジスタ５０３、制御回路５０４、ダイオード５０５、コイル５０６及び容量素子５０７を有する。
ＤＣＤＣコンバータ５０１は、制御回路５０４によるトランジスタ５０３のスイッチング動作により動作する。ＤＣＤＣコンバータ５０１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より降圧されたＶ２として負荷５０８に出力できる。ＤＣＤＣコンバータ５０１が具備するトランジスタ５０３には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。
図２５（Ａ）では非絶縁型の電力変換回路の一例としてチョッパー回路を用いた降圧型のＤＣＤＣコンバータを示したが、他にもチョッパー回路を用いた昇圧型のＤＣＤＣコンバータ、チョッパー回路を用いた昇圧降圧型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。
次いで図２５（Ｂ）に示すＤＣＤＣコンバータ５１１は、一例として絶縁型の電力変換回路であるフライバックコンバータの回路構成例を示す。ＤＣＤＣコンバータ５１１は、容量素子５１２、トランジスタ５１３、制御回路５１４、一次コイル及び二次コイルを具備する変圧器５１５、ダイオード５１６及び容量素子５１７を有する。
図２５（Ｂ）に示すＤＣＤＣコンバータ５１１は、制御回路５１４によるトランジスタ５１３のスイッチング動作により動作する。ＤＣＤＣコンバータ５１１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より昇圧または降圧されたＶ２として負荷５１８に出力できる。ＤＣＤＣコンバータ５１１が具備するトランジスタ５１３には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。
なお、フォワード型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示した半導体装置を適用することができる。
［インバータ］
図２６に示すインバータ６０１は、一例としてフルブリッジ型のインバータである。インバータ６０１は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、及び制御回路６０６を有する。
図２６に示すインバータ６０１は、制御回路６０６によるトランジスタ６０２乃至６０５のスイッチング動作により動作する。入力端子ＩＮ１とＩＮ２に印加される直流電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より交流電圧Ｖ２として出力することができる。インバータ６０１が具備するトランジスタ６０２乃至６０５には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作により大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なインバータとすることができる。
図２５及び図２６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備する電源回路の構成例について説明する。
図２７に、本発明の一態様に係る電源回路４００の構成を、一例として示す。図２７に示す電源回路４００は、制御回路４１３と、パワースイッチ４０１と、パワースイッチ４０２と、電圧調整部４０３と、を有する。
電源回路４００には、電源４１６から電圧が供給されており、パワースイッチ４０１及びパワースイッチ４０２は、電圧調整部４０３への上記電圧の入力を制御する機能を有する。
なお、電源４１６から出力される電圧が交流電圧である場合、図２７に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設ける。電源４１６から出力される電圧が直流電圧である場合、図２７に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設けてもよいし、或いは、第２電位を接地電位とし、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２を設けずに、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１を電源回路４００に設けてもよい。
そして、本発明の一態様では、パワースイッチ４０１及びパワースイッチ４０２として、耐圧性の高いトランジスタを用いる。例えば上記トランジスタとして、上記実施の形態で例示したトランジスタを用いることができる。
パワースイッチ４０１及びパワースイッチ４０２として、上記結晶構造を有する酸化物半導体膜を用いることにより、高い出力電流を流すことが可能で、且つ耐圧を高めることができる。
上記半導体材料を活性層に用いた電界効果トランジスタを、パワースイッチ４０１またはパワースイッチ４０２に用いることで、炭化珪素や窒化ガリウムなどを活性層に用いた電界効果トランジスタよりも、パワースイッチ４０１またはパワースイッチ４０２のスイッチングを高速にすることができ、それにより、スイッチングに起因する電力損失を小さく抑えることができる。
電圧調整部４０３は、パワースイッチ４０１及びパワースイッチ４０２を介して電源４１６から電圧が入力されると、当該電圧の調整を行う機能を有する。具体的に、電圧調整部４０３における電圧の調整とは、交流電圧を直流電圧に変換すること、電圧の高さを変えること、電圧の高さを平滑化すること、のいずれか一つまたは複数を含む。
電圧調整部４０３において調整された電圧は、負荷４１７と制御回路４１３に与えられる。
また、図２７に示す電源回路４００では、蓄電装置４０４と、補助電源４０５と、電圧発生回路４０６と、トランジスタ４０７乃至トランジスタ４１０と、容量素子４１４と、容量素子４１５とを有する。
蓄電装置４０４は、電圧調整部４０３から与えられた電力を、一時的に蓄える機能を有する。具体的に蓄電装置４０４は、電圧調整部４０３から与えられた電圧を用いて、電力を蓄えることができるキャパシタ、二次電池などの蓄電部を有する。
補助電源４０５は、蓄電装置４０４から出力が可能な電力が不足しているときに、制御回路４１３の動作に要する電力を、補う機能を有する。補助電源４０５として、一次電池などを用いることができる。
電圧発生回路４０６は、蓄電装置４０４または補助電源４０５から出力される電圧を用いて、パワースイッチ４０１及びパワースイッチ４０２のスイッチングを制御するための電圧を、生成する機能を有する。具体的に電圧発生回路４０６は、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧を生成する機能と、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧を生成する機能とを有する。
無線信号入力回路４１１は、トランジスタ４０７乃至トランジスタ４１０のスイッチングに従ってパワースイッチ４０１及びパワースイッチ４０２を制御する機能を有する。
具体的に、無線信号入力回路４１１は、外部から与えられる、パワースイッチ４０１及びパワースイッチ４０２の動作状態を制御するための無線信号に重畳した命令を電気信号に変換する入力部と、上記電気信号に含まれる命令をデコードし、トランジスタ４０７乃至トランジスタ４１０のスイッチングを、上記命令に従って制御するための信号を生成する信号処理部と、を有する。
トランジスタ４０７乃至トランジスタ４１０は、無線信号入力回路４１１において生成された信号に従って、スイッチングを行う。具体的に、トランジスタ４０８及びトランジスタ４１０がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオンにするための上記電圧が与えられた状態が、維持される。また、トランジスタ４０７及びトランジスタ４０９がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオフにするための上記電圧が与えられた状態が、維持される。
そして、本発明の一態様では、上記電圧がパワースイッチ４０１及びパワースイッチ４０２に与えられた状態を維持するために、トランジスタ４０７乃至トランジスタ４１０に、オフ電流の著しく小さいトランジスタを用いる。上記構成により、電圧発生回路４０６において、パワースイッチ４０１及びパワースイッチ４０２の動作状態を定めるための電圧の生成を停止しても、パワースイッチ４０１及びパワースイッチ４０２の動作状態を維持することができる。よって、電圧発生回路４０６における消費電力を削減し、延いては電源回路４００における消費電力を小さく抑えることができる。
なお、トランジスタ４０７乃至トランジスタ４１０にバックゲートを設け、バックゲートに電位を与えることにより、トランジスタ４０７乃至トランジスタ４１０の閾値電圧を制御してもよい。
バンドギャップがシリコンの２倍以上であるワイドギャップ半導体を活性層に用いたトランジスタは、オフ電流が著しく小さいので、トランジスタ４０７乃至トランジスタ４１０に用いるのに好適である。上記ワイドギャップ半導体として、例えば、酸化物半導体などを用いることができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を小さくすることができる。よって、高純度化された酸化物半導体膜を用いたトランジスタを、トランジスタ４０７乃至トランジスタ４１０に用いることで、電圧発生回路４０６における消費電力を削減し、電源回路４００における消費電力を小さく抑える効果を高めることができる。
具体的に、高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
また、酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコンまたは窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
容量素子４１４は、トランジスタ４０７及びトランジスタ４０８がオフであるとき、パワースイッチ４０１に与えられている電圧を、保持する機能を有する。また、容量素子４１５は、トランジスタ４０９及びトランジスタ４１０がオフであるとき、パワースイッチ４０２に与えられている電圧を、保持する機能を有する。容量素子４１４及び４１５の一対の電極の一方は、無線信号入力回路４１１に接続される。なお、図２８に示すように、容量素子４１４及び４１５を設けなくてもよい。
そして、パワースイッチ４０１及びパワースイッチ４０２がオンであるとき、電源４１６から電圧調整部４０３への電圧の供給が行われる。そして、上記電圧により、蓄電装置４０４には電力が蓄積される。
また、パワースイッチ４０１及びパワースイッチ４０２がオフであるとき、電源４１６から電圧調整部４０３への電圧の供給が停止する。よって、蓄電装置４０４への電力の供給は行われないが、本発明の一態様では、上述したように、蓄電装置４０４または補助電源４０５に蓄えられている電力を用いて、制御回路４１３を動作させることができる。すなわち、本発明の一態様に係る電源回路４００では、制御回路４１３によるパワースイッチ４０１及びパワースイッチ４０２の動作状態の制御を行いつつ、電圧調整部４０３への電圧の供給を停止することができる。そして、電圧調整部４０３への電圧の供給を停止することで、負荷４１７への電圧の供給が行われないときに、電圧調整部４０３が有する容量の充放電により電力が消費されるのを防ぐことができ、それにより、電源回路４００の消費電力を小さく抑えることができる。
図２７及び図２８で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを含むバッファ回路の構成について説明する。
本発明の一態様のトランジスタは、パワースイッチのゲートに電圧を供給するためのバッファ回路に適用することができる。
図２９（Ａ）に本発明の一態様のバッファ回路７０１を含む回路を示す。
バッファ回路７０１には、駆動回路７０２と、パワースイッチ７２１が電気的に接続されている。またバッファ回路７０１には電源７１５から正の電位が、電源７１６から負の電位が、それぞれ与えられている。
駆動回路７０２は、パワースイッチ７２１のオン、オフ動作を制御するための信号を出力する回路である。駆動回路７０２から出力された信号は、バッファ回路７０１を介してパワースイッチ７２１のゲートに入力される。
パワースイッチ７２１は、上記実施の形態で例示したトランジスタを適用することもできるし、半導体としてシリコン、炭化シリコン、窒化ガリウムなどを適用したパワートランジスタを用いてもよい。ここで以下では、パワースイッチ７２１がｎチャネル型のトランジスタである場合について説明するが、ｐチャネル型のトランジスタであってもよい。
バッファ回路７０１は、トランジスタ７１１、トランジスタ７１２、及びインバータ７１３を有する。
トランジスタ７１１は、ソースまたはドレインの一方が電源７１５の高電位出力端子に電気的に接続され、ソースまたはドレインの他方がトランジスタ７１２のソースまたはドレインの一方、及びパワースイッチ７２１のゲートに電気的に接続され、ゲートがインバータ７１３の出力端子に電気的に接続される。トランジスタ７１２は、ソースまたはドレインの他方が電源７１６の低電位出力端子に電気的に接続される。駆動回路７０２の出力部は、インバータ７１３の入力端子、及びトランジスタ７１２のゲートに電気的に接続される。
駆動回路７０２からは、ハイレベル電位またはローレベル電位が出力される。ここでハイレベル電位は少なくともトランジスタ７１２をオン状態とする電位であり、ローレベル電位は少なくともトランジスタ７１２をオフ状態とする電位である。
駆動回路７０２からハイレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにローレベル電位が入力され、トランジスタ７１１がオフ状態となる。同時に、トランジスタ７１２のゲートにハイレベル電位が入力され、トランジスタ７１２がオン状態となる。したがって、パワースイッチ７２１のゲートには電源７１６から負の電位が入力され、パワースイッチ７２１がオフ状態となる。
一方、駆動回路７０２からローレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにハイレベル電位が入力され、トランジスタ７１１がオン状態となる。同時に、トランジスタ７１２のゲートにローレベル電位が入力され、トランジスタ７１２がオフ状態となる。したがって、パワースイッチ７２１のゲートには電源７１５から正の電位が入力され、パワースイッチ７２１はオン状態となる。
このように、駆動回路７０２からハイレベル電位またはローレベル電位をとるパルス信号が出力されることで、パワースイッチ７２１のオン、オフを制御することができる。パワースイッチ７２１を制御する制御方式としては、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式や、パルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）方式などの制御方式を用いることができる。
ここで、トランジスタ７１１及びトランジスタ７１２に、上記実施の形態で例示したトランジスタを適用することができる。したがって、パワースイッチ７２１を高い電位で駆動させることができる。さらに、高温で安定した動作が可能であるため、高温環境下であっても安定してパワースイッチの動作を制御することができ、発熱の大きなパワースイッチ７２１の近傍に配置することもできる。また、トランジスタ７１１及びトランジスタ７１２のスイッチング動作により大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なバッファとすることができる。
なお、図２９では負の電位を出力する電源７１６を設ける構成としたが、電源７１６を設けずにトランジスタ７１２のソースまたはドレインの他方に接地電位（または基準電位）が入力される構成としてもよい。
また、インバータ７１３をトランジスタ７１１ではなくトランジスタ７１２に電気的に接続する構成としてもよい。その場合、上記動作において、バッファ回路７０１からは上記とは反転した電位が出力される。
ここで、パワースイッチ７２１に換えて、バイポーラパワートランジスタ、または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、トライアック、またはＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスを用いることもできる。
このとき、駆動回路７０２の出力信号は上記に限られず、それぞれの素子の駆動を制御するために適した信号を用いればよい。
図２９（Ｂ）には、パワースイッチ７２１に換えてＩＧＢＴ７２２を設けた場合について示している。
図２９で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、本発明の一態様である酸化物半導体を備えるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図３０に半導体装置の回路図を示す。
図３０に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を先の実施の形態で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図３０において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図３０に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
図３０で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図３１（Ａ）は、本発明の一態様の表示パネルの上面図であり、図３１（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図３１（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図３１（Ａ）に示す。表示装置の基板９００上には、画素部９０１、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号線駆動回路９０４を有する。画素部９０１には、複数の信号線が信号線駆動回路９０４から延伸して配置され、複数の走査線が第１の走査線駆動回路９０２、及び第２の走査線駆動回路９０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板９００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図３１（Ａ）では、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号線駆動回路９０４は、画素部９０１と同じ基板９００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板９００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板９００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図３１（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ９１６のゲート配線９１２と、トランジスタ９１７のゲート配線９１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層９１４は、トランジスタ９１６とトランジスタ９１７で共通に用いられている。トランジスタ９１６とトランジスタ９１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ９１６と電気的に接続する第１の画素電極層と、トランジスタ９１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ９１６のゲート電極はゲート配線９１２と接続され、トランジスタ９１７のゲート電極はゲート配線９１３と接続されている。ゲート配線９１２とゲート配線９１３に異なるゲート信号を与えてトランジスタ９１６とトランジスタ９１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線９１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子９１８と第２の液晶素子９１９を備える。第１の液晶素子９１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子９１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図３１（Ｂ）に示す画素回路は、これに限定されない。例えば、図３１（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図３１（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図３１（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素９２０は、スイッチング用トランジスタ９２１、駆動用トランジスタ９２２、発光素子９２４及び容量素子９２３を有している。スイッチング用トランジスタ９２１は、ゲート電極層が走査線９２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線９２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ９２２のゲート電極層に接続されている。駆動用トランジスタ９２２は、ゲート電極層が容量素子９２３を介して電源線９２７に接続され、第１電極が電源線９２７に接続され、第２電極が発光素子９２４の第１電極（画素電極）に接続されている。発光素子９２４の第２電極は共通電極９２８に相当する。共通電極９２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ９２１および駆動用トランジスタ９２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子９２４の第２電極（共通電極９２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線９２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子９２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子９２４に印加することにより、発光素子９２４に電流を流して発光させる。なお、発光素子９２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子９２３は駆動用トランジスタ９２２のゲート容量を代用することにより省略できる。駆動用トランジスタ９２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ９２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ９２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ９２２に入力する。なお、駆動用トランジスタ９２２を線形領域で動作させるために、電源線９２７の電圧よりも高い電圧を駆動用トランジスタ９２２のゲート電極層にかける。また、信号線９２５には、電源線電圧に駆動用トランジスタ９２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ９２２のゲート電極層に発光素子９２４の順方向電圧に駆動用トランジスタ９２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ９２２が飽和領域で動作するようにビデオ信号を入力し、発光素子９２４に電流を流す。また、駆動用トランジスタ９２２を飽和領域で動作させるために、電源線９２７の電位を、駆動用トランジスタ９２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子９２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３１（Ｃ）に示す画素構成に限定されない。例えば、図３１（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
図３１で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１０）
本発明の一態様に係る半導体装置（電力変換回路、電源回路、バッファ回路などを含む）は、機器への電力の供給を制御するのに適しており、特に大きな電力が必要な機器に好適に用いることができる。例えば、モーターなどの電力によりその駆動が制御される駆動部を備える機器や、電力により加熱または冷却を制御する機器などに好適に用いることができる。
本発明の一態様に係る半導体装置を用いることのできる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などがある。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、扇風機、ドライヤー、エアコンディショナーなどの空調設備、エレベータやエスカレータなどの昇降設備、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、電動ミシン、電動工具、半導体試験装置、などが挙げられる。また、本発明の一態様に係る半導体装置は、電力を用いて電動機により推進する移動体に用いられていてもよい。上記移動体には、自動車（自動二輪車、三輪以上の普通自動車）、電動アシスト自転車を含む原動機付自転車、航空機、船舶、鉄道車両などが、その範疇に含まれる。また、食品、家電製品、上記移動体、鉄鋼、半導体機器、土木、建築、建設などのあらゆる分野で用いられる産業用ロボットの駆動の制御に用いることもできる。
以下では、電子機器の具体例を図３２に示す。
図３２（Ａ）は電子レンジ１４００であり、筐体１４０１と、被処理物を載置するための処理室１４０２と、表示部１４０３と、操作盤などの入力装置１４０４と、筐体１４０１の内部に設置されている高周波発生装置から発生した電磁波を、処理室１４０２に供給する照射部１４０５とを、有する。
本発明の一態様に係る半導体装置は、例えば、高周波発生装置への電力の供給を制御する電源回路に用いることができる。
図３２（Ｂ）は洗濯機１４１０であり、筐体１４１１と、筐体１４１１内に設けられた洗濯槽の入り口を、開閉させる開閉部１４１２と、操作盤などの入力装置１４１３と、洗濯槽の給水口１４１４とを、有する。
本発明の一態様に係る半導体装置は、例えば、洗濯槽の回転を制御するモーターへの電力の供給を制御する回路に用いることができる。
図３２（Ｃ）は、電気冷凍冷蔵庫の一例である。図３２（Ｃ）に示す電子機器は、筐体１４５１と、冷蔵室用扉１４５２と、冷凍室用扉１４５３と、を備える。
図３２（Ｃ）に示す電子機器は、筐体１４５１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、筐体１４５１内部の温度に応じて、または冷蔵室用扉１４５２及び冷凍室用扉１４５３の開閉に従って、筐体１４５１内の半導体装置に対する電源電圧の供給を制御できる。
図３２（Ｄ）は、エアコンディショナーの一例である。図３２（Ｄ）に示す電子機器は、室内機１４６０及び室外機１４６４により構成される。
室内機１４６０は、筐体１４６１と、送風口１４６２と、を備える。
図３２（Ｄ）に示す電子機器は、筐体１４６１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、または室内の温度や湿度に応じて、筐体１４６１内の半導体装置に対する電源電圧の供給を制御できる。
また、本発明の一態様の半導体装置は、室外機１４６４が有するファンの回転を制御するモーターへの電力の供給を制御する回路にも用いることができる。
なお、図３２（Ｄ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１１）
本実施の形態では、本発明の一態様の半導体装置が適用された電子機器の構成例について説明する。
図３３は、本発明の一態様の半導体装置を含む電子機器の外観図である。
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図３３（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、信頼性の高い携帯型の情報端末とすることができる。
図３３（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図３３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図３３（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、より信頼性の高い携帯音楽プレイヤーとすることができる。
さらに、図３３（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図３３（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。上記実施の形態で説明するトランジスタを表示パネル１０３２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル１０３２はタッチパネルを備えており、図３３（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
例えば、昇圧回路などの電源回路に用いられるパワートランジスタも上記実施の形態で説明するトランジスタを適用することができる。
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図３３（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図３３（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、筐体１０５１を支持するスタンド１０５５にＣＰＵが内蔵されている。上記実施の形態で説明するトランジスタを表示部１０５３およびＣＰＵに適用することにより、信頼性の高いテレビジョン装置１０５０とすることができる。
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
また、上記実施の形態で説明するトランジスタのオフリーク電流が極めて小さい場合は、当該トランジスタを外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００ トランジスタ
１０１ 基板
１０２ 半導体層
１０３ 電極
１０３ａ 電極
１０３ｂ 電極
１０４ 絶縁層
１０５ ゲート電極
１０５ａ ゲート電極
１０５ｂ ゲート電極
１０５ｃ ゲート電極
１０６ 絶縁層
１０７ 絶縁層
１０８ 絶縁層
１０９ 絶縁層
１１１ａ 配線
１１１ｂ 配線
１１２ｂ 配線
１１２ｃ 配線
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２４０ トランジスタ
４００ 電源回路
４０１ パワースイッチ
４０２ パワースイッチ
４０３ 電圧調整部
４０４ 蓄電装置
４０５ 補助電源
４０６ 電圧発生回路
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ 無線信号入力回路
４１３ 制御回路
４１４ 容量素子
４１５ 容量素子
４１６ 電源
４１７ 負荷
５０１ ＤＣＤＣコンバータ
５０２ 容量素子
５０３ トランジスタ
５０４ 制御回路
５０５ ダイオード
５０６ コイル
５０７ 容量素子
５０８ 負荷
５１１ ＤＣＤＣコンバータ
５１２ 容量素子
５１３ トランジスタ
５１４ 制御回路
５１５ 変圧器
５１６ ダイオード
５１７ 容量素子
５１８ 負荷
６０１ インバータ
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ トランジスタ
６０６ 制御回路
７０１ バッファ回路
７０２ 駆動回路
７１１ トランジスタ
７１２ トランジスタ
７１３ インバータ
７１５ 電源
７１６ 電源
７２１ パワースイッチ
７２２ ＩＧＢＴ
９００ 基板
９０１ 画素部
９０２ 走査線駆動回路
９０３ 走査線駆動回路
９０４ 信号線駆動回路
９１０ 容量配線
９１２ ゲート配線
９１３ ゲート配線
９１４ ドレイン電極層
９１６ トランジスタ
９１７ トランジスタ
９１８ 液晶素子
９１９ 液晶素子
９２０ 画素
９２１ スイッチング用トランジスタ
９２２ 駆動用トランジスタ
９２３ 容量素子
９２４ 発光素子
９２５ 信号線
９２６ 走査線
９２７ 電源線
９２８ 共通電極
１００１ 本体
１００２ 筐体
１００３ａ 表示部
１００３ｂ 表示部
１００４ キーボードボタン
１０２１ 本体
１０２２ 固定部
１０２３ 表示部
１０２４ 操作ボタン
１０２５ 外部メモリスロット
１０３０ 筐体
１０３１ 筐体
１０３２ 表示パネル
１０３３ スピーカー
１０３４ マイクロフォン
１０３５ 操作キー
１０３６ ポインティングデバイス
１０３７ カメラ用レンズ
１０３８ 外部接続端子
１０４０ 太陽電池セル
１０４１ 外部メモリスロット
１０５０ テレビジョン装置
１０５１ 筐体
１０５２ 記憶媒体再生録画部
１０５３ 表示部
１０５４ 外部接続端子
１０５５ スタンド
１０５６ 外部メモリ
１４００ 電子レンジ
１４０１ 筐体
１４０２ 処理室
１４０３ 表示部
１４０４ 入力装置
１４０５ 照射部
１４１０ 洗濯機
１４１１ 筐体
１４１２ 開閉部
１４１３ 入力装置
１４１４ 給水口
１４５１ 筐体
１４５２ 冷蔵室用扉
１４５３ 冷凍室用扉
１４６０ 室内機
１４６１ 筐体
１４６２ 送風口
１４６４ 室外機
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子

Claims (11)

  1. 半導体層と、
    前記半導体層と電気的に接続し、前記半導体層と重なる領域で離間する第１の電極及び第２の電極と、
    前記半導体層を挟んで設けられる第１のゲート電極及び第２のゲート電極と、
    前記半導体層と前記第１のゲート電極との間に第１のゲート絶縁層と、
    前記半導体層と前記第２のゲート電極との間に第２のゲート絶縁層と、を有し、
    前記第１のゲート電極は、前記第１の電極の一部、前記半導体層、及び前記第２の電極の一部と重畳して設けられ、
    前記第２のゲート電極は、前記第１の電極の一部及び半導体層と重畳し、且つ、前記第２の電極とは重畳しないように設けられた、
    半導体装置。
  2. 前記第１の電極は、ソース電極としての機能を有し、
    前記第２の電極は、ドレイン電極としての機能を有する、
    請求項１に記載の、半導体装置。
  3. 前記第２のゲート電極には、前記第１の電極よりも低い電位が与えられた、
    請求項２に記載の、半導体装置。
  4. 第３のゲート電極をさらに有し、
    前記第３のゲート電極は、前記第２のゲート絶縁層を介して前記第２の電極の一部及び前記半導体層と重畳し、且つ前記第１の電極とは重畳しないように設けられ、
    前記第２のゲート電極と前記第３のゲート電極とは前記半導体層と重なる領域で離間する、
    請求項２または請求項３に記載の、半導体装置。
  5. 前記第１のゲート電極と前記第３のゲート電極とは電気的に接続された、
    請求項４に記載の、半導体装置。
  6. 前記第１の電極は、ドレイン電極としての機能を有し、
    前記第２の電極は、ソース電極としての機能を有する、
    請求項１に記載の、半導体装置。
  7. 前記半導体層は島状の形状を有し、
    前記第２の電極は、前記半導体層と重なる開口を有する環状の形状を有し、
    前記第１の電極は、前記開口の内側に設けられた、
    請求項１乃至請求項６のいずれか一に記載の、半導体装置。
  8. 前記半導体層は島状の形状を有し、
    前記第１の電極は、前記半導体層と重なる開口を有する環状の形状を有し、
    前記第２の電極は、前記開口の内側に設けられた、
    請求項１乃至請求項６のいずれか一に記載の、半導体装置。
  9. 前記半導体層は、酸化物半導体を含む、
    請求項１乃至請求項８のいずれか一に記載の、半導体装置。
  10. 前記第２のゲート絶縁層を挟んで前記半導体層とは反対側に、酸化物層を有し、
    前記酸化物層は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を含む、
    請求項９に記載の、半導体装置。
  11. 前記半導体層と前記第２のゲート絶縁層との間に第１の酸化物層と、
    前記半導体層と前記第１のゲート絶縁層との間に第２の酸化物層と、をさらに有し、
    前記第１の酸化物層及び前記第２の酸化物層は、前記半導体層と同一の金属元素を一種以上含む、
    請求項９または請求項１０に記載の、半導体装置。
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