JP6148734B2 - 表示パネル及びそれを備えた表示装置 - Google Patents

Description

本発明は、表示パネル及びそれを備えた表示装置に関し、特に、ゲートドライバの配置に関する。

従来より、アクティブマトリクス基板の隣接する２つの辺にゲートドライバとソースドライバとが形成された表示パネルが知られている。特表２００４−５３８５１１号公報には、データ信号が供給される列アドレス導体を駆動する行駆動回路と、行選択信号が供給される行アドレス導体を駆動する列駆動回路とを、画素エレメントアレイの１辺に設ける技術が開示されている。特表２００４−５３８５１１号公報では、このように構成することで、画素エレメントアレイ等を保持する支持体における、画素エレメントアレイの周辺領域が、これら駆動回路によって制限されないようにしている。

上記した特表２００４−５３８５１１号公報のように、ゲートドライバとソースドライバとをアクティブマトリクス基板の１辺の側に設けることで、他の３辺について狭額縁化することが可能となる。しかしながら、上記した特許文献１ではゲート線を引き回す距離が従来と比べて長くなり、ゲート線の負荷が大きくなる。その結果、ゲート線に与えられる電位がなまり、ゲート線を高速に駆動することが困難となる。本出願人は、ゲート線を選択又は非選択の状態に切り替える駆動回路を表示領域内に設けたアクティブマトリクス基板を発明し、出願（特願２０１２−２３８８０５）を行った。表示領域内に駆動回路を設けることにより、ゲート線のなまりが低減されるとともに、狭額縁化が図られる。しかしながら、表示領域内に駆動回路を設けることによって、駆動回路が設けられた画素の開口率は、駆動回路が設けられていない画素よりも小さくなり、表示領域において画素の開口率に差が生じる。その結果、表示領域において輝度差が生じ、表示ムラが発生する。

本発明は、ゲート線を選択又は非選択の状態に切り替える駆動回路を表示領域内に設けた場合であっても、表示領域における表示ムラの発生を軽減する技術を提供することを目的とする。

第１の発明に係る表示パネルは、複数のゲート線と複数のソース線とを含む配線を備えたアクティブマトリクス基板と、アクティブマトリクス基板と、対向基板とを備えた表示パネルであって、前記アクティブマトリクス基板は、表示領域内において、前記ゲート線ごとに設けられ、当該ゲート線を選択又は非選択の状態に切り替える駆動回路を備え、前記駆動回路が設けられた設置領域と前記駆動回路が設けられていない非設置領域との間の輝度差が小さくなるように、前記非設置領域における開口率を段階的に変化させる開口率調整部材を前記非設置領域に備える。

第２の発明は、第１の発明において、前記開口率調整部材は、調整用配線であり、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記非設置領域に前記調整用配線が設けられる。

第３の発明は、第２の発明において、前記調整用配線は、前記配線のうちのいずれかの配線と同じ部材で構成され、当該配線が前記アクティブマトリクス基板に形成される過程で同時に形成される。

第４の発明は、前記対向基板は、ブラックマトリクスを備え、前記開口率調整部材は、前記ブラックマトリクスであり、前記ブラックマトリクスは、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記対向基板に形成されている、前記対向基板に形成されている、

第５の発明は、第１から第４の発明において、前記対向基板は、さらに、カラーフィルタを備え、前記表示領域は、複数の色のサブ画素を含む画素を備え、前記駆動回路は、前記設置領域において、前記複数の色のうちの一の色に対応するサブ画素に配置され、前記駆動回路が設けられている前記サブ画素は、当該サブ画素を含む前記画素における他のサブ画素よりも大きく構成され、前記非設置領域における画素のサブ画素は略同等の大きさに構成されている。

第６の発明に係る表示装置は、第１から第５のいずれかの発明の表示パネルと、前記表示パネルのアクティブマトリクス基板の側から、前記設置領域と前記非設置領域の間の輝度差が小さくなるように光を照射する照射部と、を備える。

本発明の構成によれば、ゲート線を選択又は非選択の状態に切り替える駆動回路を表示領域内に設けた場合であっても、表示領域における表示ムラの発生を軽減することができる。

図１は、第１実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図１に示される表示パネルの概略構成を示す模式図である。 図３は、図１に示される対向基板の概略構成を示す断面図である。 図４Ａは、図２に示されるアクティブマトリクス基板の概略構成を示す模式図である。 図４Ｂは、図２に示されるアクティブマトリクス基板の概略構成を示す模式図である。 図５は、図４Ｂに示されるゲートドライバの等価回路の一例を示す図である。 図６Ａは、図４Ｂに示されるゲートドライバの表示領域内の配置例を示す模式図である。 図６Ｂは、図４Ｂに示されるゲートドライバの表示領域内の配置例を示す模式図である。 図６Ｃは、図４Ｂに示されるゲートドライバの表示領域内の配置例を示す模式図である。 図７は、図６Ｂに示したＴＦＴ−Ａが形成されている画素領域を拡大した平面図である。 図８Ａは、図７におけるＴＦＴ−ＰＩＸの部分をＩ−Ｉ線で切断した断面の模式図である。 図８Ｂは、図７におけるコンタクト部ＣＨ１をＩＩ−ＩＩ線で切断した断面の模式図である。 図８Ｃは、図７におけるＴＦＴ−Ａの部分をＩＩＩ−ＩＩＩ線で切断した断面の模式図である。 図８Ｄは、図７におけるコンタクト部ＣＨ２をＩＶ−ＩＶ線で切断した断面の模式図である。 図９Ａは、図６Ｂに示した画素領域２０４Ｒを拡大した平面図である。 図９Ｂは、図６Ｂに示した画素領域２０５Ｒを拡大した平面図である。 図９Ｃは、図６Ａに示した画素領域２０３Ｒを拡大した平面図である。 図９Ｄは、図６Ｃに示した画素領域２０５Ｂを拡大した平面図である。 図９Ｅは、図６Ｂに示した画素領域２０３Ｂを拡大した平面図である。 図９Ｆは、図６Ａに示した画素領域２０１Ｂ及び２０２Ｒを拡大した平面図である。 図１０は、図５に示されるゲートドライバがゲート線を走査する際のタイミングチャートである。 図１１は、図４Ｂに示されるアクティブマトリクス基板の概略構成を簡略した模式図である。 図１２は、図１１に示されるアクティブマトリクス基板の一部を拡大した模式図である。 図１３は、ゲートドライバ設置領域とゲートドライバ非設置領域の開口率の変化を表す図である。 図１４は、ゲートドライバ設置領域とゲートドライバ非設置領域の開口率の差と調整領域の幅との関係を示す図である。 図１５Ａは、図１２に示される領域Ｓ１及びＳ５の画素領域を例示した図である。 図１５Ｂは、図１２に示される領域Ｓ２及びＳ４の画素領域を例示した図である。 図１５Ｃは、図１２に示される領域Ｓ３の画素領域を例示した図である。 図１６は、第２実施形態におけるゲートドライバ非設置領域の一部の画素領域の遮光領域を説明する図である。 図１７Ａは、第２実施形態における図１２に示す領域Ｓ１及びＳ５の画素領域を例示した図である。 図１７Ｂは、第２実施形態における図１２に示す領域Ｓ２及びＳ４の画素領域を例示した図である。 図１８は、第３実施形態におけるアクティブマトリクス基板の概略構成を示す模式図である。 図１９は、第３実施形態におけるバックライトの構成を示す模式図である。 図２０は、図１９に示されるバックライトの表示領域における輝度変化を表す図である。 図２１は、第３実施形態におけるゲートドライバ設置領域とゲートドライバ非設置領域の開口率の差と調整領域の幅との関係を示す図である。

本発明の一実施形態に係る表示パネルは、複数のゲート線と複数のソース線とを含む配線を備えたアクティブマトリクス基板と、アクティブマトリクス基板と、対向基板とを備えた表示パネルであって、前記アクティブマトリクス基板は、表示領域内において、前記ゲート線ごとに設けられ、当該ゲート線を選択又は非選択の状態に切り替える駆動回路を備え、前記駆動回路が設けられた設置領域と前記駆動回路が設けられていない非設置領域との間の輝度差が小さくなるように、前記非設置領域における開口率を段階的に変化させる開口率調整部材を前記非設置領域に備える（第１の構成）。

第１の構成によれば、表示領域内に設けられた駆動回路によって、複数のゲート線の各々は選択状態又は非選択状態に切り替えられる。表示領域において、駆動回路の設置領域と非設置領域とでは開口率に差が生じる。非設置領域は、設置領域と非設置領域との間の輝度差が小さくなるように、開口率を段階的に変化させる開口率調整部材を備える。従って、表示領域内に駆動回路を設ける場合において、非設置領域に開口率調整部材を備えていない場合と比べ、表示領域における開口率の差による輝度差が軽減され、表示ムラを軽減することができる。

第２の構成は、第１の構成において、前記開口率調整部材は、調整用配線であり、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記非設置領域に前記調整用配線が設けられる、こととしてもよい。

第２の構成によれば、非設置領域において設置領域に近づくほど開口率が小さくなるように調整用配線が設けられるので、設置領域と非設置領域との間の輝度差が急激に変化せず、表示ムラを軽減することができる。

第３の構成は、第２の構成において、前記調整用配線は、前記配線のうちのいずれかの配線と同じ部材で構成され、当該配線が前記アクティブマトリクス基板に形成される過程で同時に形成される、こととしてもよい。

第３の構成によれば、調整用配線は、アクティブマトリクス基板上のいずれかの配線が形成される過程で同時に形成される。そのため、調整用配線を設けるための工程を増やすことなく、アクティブマトリクス基板を製造することができる。

第４の構成は、第１の構成において、前記対向基板は、ブラックマトリクスを備え、前記開口率調整部材は、前記ブラックマトリクスであり、前記ブラックマトリクスは、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記対向基板に形成されている、前記対向基板に形成されている、こととしてもよい。

第４の構成によれば、非設置領域において設置領域に近づくほど開口率が小さくなるように、ブラックマトリクスが対向基板に形成される。すなわち、非設置領域において設置領域に近づくほどブラックマトリクスによって遮光される領域が大きくなる。そのため、設置領域と非設置領域との間の輝度差が急激に変化せず、表示ムラを軽減することができる。

第５の構成は、第１から第４のいずれかの構成において、前記対向基板は、さらに、カラーフィルタを備え、前記表示領域は、複数の色のサブ画素を含む画素を備え、前記駆動回路は、前記設置領域において、前記複数の色のうちの一の色に対応するサブ画素に配置され、前記駆動回路が設けられている前記サブ画素は、当該サブ画素を含む前記画素における他のサブ画素よりも大きく構成され、前記非設置領域における画素のサブ画素は略同等の大きさに構成されている、こととしてもよい。

第５の構成によれば、設置領域において、駆動回路が配置されるサブ画素は、他の色のサブ画素よりも大きく構成される。また、非設置領域における各サブ画素は略同等の大きさに構成される。駆動回路が設けられるサブ画素を他のサブ画素よりも大きく構成することにより、他のサブ画素と同等の大きさに構成する場合と比べ、駆動回路が設けられるサブ画素の開口率を大きくすることができる。また、非設置領域と設置領域との輝度差が小さくなるように、非設置領域の開口率が段階的に変化する構成であるので、駆動回路の設置領域と非設置領域との開口率の差が小さくなり、設置領域と非設置領域との間の輝度差を小さくすることができる。また、サブ画素のサイズが小さい場合であっても、設置領域における１色のサブ画素のサイズを他のサブ画素よりも大きく構成することにより、駆動回路を配置することができる。

本発明の一実施形態に係る表示装置は、第１から第５のいずれかの構成の表示パネルと、前記表示パネルのアクティブマトリクス基板の側から、前記設置領域と前記非設置領域の間の輝度差が小さくなるように光を照射する照射部と、を備える（第６の構成）。

第６の構成によれば、駆動回路の設置領域と非設置領域の間の輝度差が小さくなるように、非設置領域に開口率を段階的に変化させる開口率調整部材が設けられるとともに、照射部から光が照射される。これにより、設置領域と非設置領域との間の輝度差がより低減されるので、表示面の輝度が均一化され、表示ムラをより軽減することができる。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

＜第１実施形態＞
（液晶表示装置の構成）
図１は、本実施形態に係る液晶表示装置の概略構成を示す模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、電源５、及びバックライトユニット６を有する。表示パネル２は、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、表示パネル２に形成されている後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、表示制御回路４、及びバックライトユニット６と電気的に接続されており、各々に電源電圧信号を供給する。

バックライトユニット６は、光源を有するバックライトと、バックライトを駆動するためのインバータ（いずれも図示略）とを含む。バックライトは、例えば、エッジライト型バックライトである。バックライトは、表示パネル２の下方に設けられ、表示領域におけるバックライトの輝度が略均一となるように、所定の輝度で光を照射する。

図２は、図１に示す表示パネル２の概略構成を示す模式図である。図２に示すように、表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。また、表示パネル２は、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側に、偏光板２１ａ，２１ｂを有する。

図３は、図２に示す対向基板２０ｂの断面を表す模式図である。図３に示すように、対向基板２０ｂは、ガラス基板１０の上に、後述するアクティブマトリクス基板２０ａの画素領域の開口部以外の領域を遮光するブラックマトリクスＢＭが形成されている。ブラックマトリクスＢＭの上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ１０１が形成されている。カラーフィルタ１０１の上に、オーバーコート層１０２が形成され、オーバーコート層１０２の上に、ＩＴＯ等の透明導電膜で構成された共通電極１０３が形成されている。

次に、アクティブマトリクス基板２０ａの構成について説明する。図４Ａは、アクティブマトリクス基板２０ａの概略構成を示す上面図である。アクティブマトリクス基板２０ａにおいて、ｘ軸方向の一端から他端まで複数のゲート線１３Ｇ（１３Ｇ（１）〜１３Ｇ（ｎ））が一定の間隔で略平行に形成されている。以下、ゲート線１３Ｇ（１）〜１３Ｇ（ｎ）を区別しないときは、ゲート線１３Ｇと称する。また、アクティブマトリクス基板２０ａには、ゲート線１３Ｇ群と交差するように複数のソース線１５Ｓが形成されている。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域は、対向基板２０ｂにおけるカラーフィルタ１０１のＲＧＢのいずれかの色に対応するサブ画素領域である。１つの画素は、ＲＧＢのサブ画素領域によって構成されている。

図４Ｂは、図４Ａに示すアクティブマトリクス基板２０ａにおけるソース線１５Ｓの図示を省略し、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図４Ｂに示すように、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の側の表示領域外には、端子部１２ｇが形成されている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。端子部１２ｇは、表示制御回路４及び電源５から出力される制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号（ＣＫＡ、ＣＫＢ）及び電源電圧信号等の信号は、配線１５Ｌ１を介し、ゲートドライバ群１１Ａ、１１Ｂ、１１Ｃ、１１Ｄに供給される。

ゲートドライバ群１１Ａ、１１Ｂ、１１Ｃ、１１Ｄは、各々、表示領域における同じ列に設けられたゲートドライバを含む。以下、これらゲートドライバ群のゲートドライバを区別しないときはゲートドライバ１１と称する。この例では、１つのゲート線１３Ｇには、４つのゲートドライバ１１が接続されている。ゲートドライバ１１は、ゲート線１３Ｇの間に設けられている。ゲートドライバ１１は、同じ列に配置されている他のゲートドライバ１１と配線１５Ｌ１を介して接続されている。ゲートドライバ１１は、端子部１２ｇから供給される信号を、配線１５Ｌ１を介して受け取る。そして、接続されているゲート線１３Ｇに、選択状態又は非選択状態の一方を示す電圧信号を出力するとともに、次段のゲート線１３Ｇにその電圧信号を出力する。以下の説明において、選択状態と非選択状態のそれぞれに対応する電圧信号を走査信号と呼ぶことがある。また、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。

同一のゲート線１３Ｇに接続されているゲートドライバ１１は同期しており、これらゲートドライバ１１から出力される走査信号によって１本のゲート線１３Ｇが同時に駆動される。本実施形態では、１本のゲート線１３Ｇに対し、複数のゲートドライバ１１が略等間隔にゲート線１３Ｇに接続されている。

また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の側の表示領域外には、ソースドライバ３とソース線１５Ｓ（図３参照）とを接続する端子部１２ｓが形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、ソース線１５Ｓにデータ信号を出力する。

次に、ゲートドライバ１１の構成について説明する。図５は、ゲート線１３Ｇ（ｎ−１）とゲート線１３Ｇ（ｎ−２）の間に配置され、ゲート線１３Ｇ（ｎ−１）を駆動するゲートドライバ１１の等価回路の一例を示す図である。図５に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ−Ａ〜ＴＦＴ-Ｊと、キャパシタＣｂｓｔと、端子１１１〜１２０と、ローレベルの電源電圧信号が入力される端子群とを有する。

端子１１１、１１２は、前段のゲート線１３Ｇ（ｎ−２）を介してセット信号（Ｓ）を受け取る。なお、ゲート線１３Ｇ（１）に接続されているゲートドライバ１１の端子１１１、１１２は、表示制御回路４から出力されるゲートスタートパルス信号（Ｓ）を受け取る。端子１１３〜１１５は、表示制御回路４から出力されるリセット信号（ＣＬＲ）を受け取る。端子１１６、１１７は、入力されるクロック信号（ＣＫＡ）を受け取る。端子１１８、１１９は、入力されるクロック信号（ＣＫＢ）を受け取る。端子１２０は、セット信号（ＯＵＴ）を後段のゲート線１３Ｇに出力する。

クロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図１０参照）。図５は、ゲート線１３Ｇ（ｎ−１）を駆動するゲートドライバ１１を例示しているが、ゲート線１３Ｇ（ｎ）を駆動する後段のゲートドライバ１１の場合、端子１１６、１１７は、クロック信号（ＣＫＢ）を受け取り、そのゲートドライバ１１の端子１１８、１１９は、クロック信号（ＣＫＡ）を受け取る。つまり、各ゲートドライバ１１の端子１１６及び１１７と端子１１８及び１１９は、隣接する行のゲートドライバ１１が受け取るクロック信号と逆位相のクロック信号を受け取る。

図５において、ＴＦＴ−Ｂのソース端子と、ＴＦＴ-Ａのドレイン端子と、ＴＦＴ−Ｃのソース端子と、ＴＦＴ−Ｆのゲート端子とが接続されている配線をｎｅｔＡと称する。また、ＴＦＴ−Ｃのゲート端子と、ＴＦＴ−Ｇのソース端子と、ＴＦＴ−Ｈのドレイン端子と、ＴＦＴ−Ｉのソース端子と、ＴＦＴ−Ｊのソース端子とが接続されている配線をｎｅｔＢと称する。

ＴＦＴ−Ａは、２つのＴＦＴ（Ａ１，Ａ２）を直列に接続して構成されている。ＴＦＴ−Ａの各ゲート端子は端子１１３と接続され、Ａ１のドレイン端子はｎｅｔＡと接続され、Ａ２のソース端子は電源電圧端子ＶＳＳに接続されている。

ＴＦＴ−Ｂは、２つのＴＦＴ（Ｂ１，Ｂ２）を直列に接続して構成されている。ＴＦＴ−Ｂの各ゲート端子とＢ１のドレイン端子は端子１１１と接続され（ダイオード接続）、Ｂ２のソース端子はｎｅｔＡに接続されている。

ＴＦＴ−Ｃは、２つのＴＦＴ（Ｃ１，Ｃ２）を直列に接続して構成されている。ＴＦＴ−Ｃの各ゲート端子はｎｅｔＢと接続され、Ｃ１のドレイン端子はｎｅｔＡと接続され、Ｃ２のソース端子は電源電圧端子ＶＳＳに接続されている。

キャパシタＣｂｓｔは、一方の電極がｎｅｔＡと接続され、他方の電極が端子１２０と接続されている。

ＴＦＴ−Ｄは、ゲート端子が端子１１８と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。

ＴＦＴ−Ｅは、ゲート端子が端子１１４と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。

ＴＦＴ−Ｆは、ゲート端子がｎｅｔＡと接続され、ドレイン端子は端子１１６と接続され、ソース端子が出力端子１２０と接続されている。

ＴＦＴ−Ｇは、２つのＴＦＴ（Ｇ１，Ｇ２）を直列に接続して構成されている。ＴＦＴ−Ｇの各ゲート端子とＧ１のドレイン端子は端子１１９と接続され（ダイオード接続）、Ｇ２のソース端子はｎｅｔＢに接続されている。

ＴＦＴ−Ｈは、ゲート端子が端子１１７と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。

ＴＦＴ−Ｉは、ゲート端子が端子１１５と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。

ＴＦＴ−Ｊは、ゲート端子が端子１１２と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。

（ゲートドライバの全体レイアウト）
次に、表示領域におけるゲートドライバ１１の各素子の配置について説明する。図６Ａ〜図６Ｃは、ゲート線１３Ｇ（ｎ）とゲート線１３Ｇ（ｎ−１）の間と、ゲート線１３Ｇ（ｎ−１）とゲート線１３Ｇ（ｎ−２）の間に配置されている１つのゲートドライバ１１の配置例を示す図である。図６Ａ〜図６Ｃでは、便宜上、ゲート線１３Ｇ（ｎ）とゲート線１３Ｇ（ｎ−１）の間の画素領域２１１Ｒ〜２１７Ｂと、ゲート線１３Ｇ（ｎ−１）とゲート線１３Ｇ（ｎ−２）の間の画素領域２０１Ｒ〜２０７Ｂとが分離されて記載されているが、実際はゲート線１３Ｇ（ｎ−１）において重ね合わされ、上下の画素領域は連続している。なお、画素領域を示す符号に含まれるＲ、Ｇ、Ｂは、対向基板２０ｂに形成されているカラーフィルタ１０１の色を示している。

図６Ａ〜図６Ｃに示すように、画素領域２１１Ｒ〜２１７Ｂ（以下、上段画素領域と称する）と画素領域２０１Ｒ〜２０７Ｂ（以下、下段画素領域と称する）には、ソース線１５Ｓとゲート線１３Ｇとが交差する近傍において、画像を表示するためのＴＦＴ（以下、ＴＦＴ−ＰＩＸと称する）が形成されている。

また、上段画素領域と下段画素領域において、１つのゲートドライバ１１を構成する素子（ＴＦＴ−Ａ〜ＴＦＴ−Ｊ、キャパシタｃｂｓｔ）が分散して配置されている。これら画素領域のうち、クロック信号（ＣＫＡ，ＣＫＢ）、リセット信号（ＣＬＲ）、電源電圧信号のいずれかの信号を受け取るスイッチング素子（ＴＦＴ−Ａ，Ｃ〜Ｆ，Ｈ〜Ｊ，Ｃｂｓｔ）が配置される画素領域には、これら信号を供給するための配線１５Ｌ１が形成されている。配線１５Ｌ１は、ソース線１５Ｓと略平行となるように上段画素領域及び下段画素領域にわたって形成されている。また、上段画素領域と下段画素領域において、ｎｅｔＡ及びｎｅｔＢの配線１３Ｎが形成されている。配線１３Ｎは、上段画素領域及び下段画素領域において、ゲート線１３Ｇと略平行となるように、ｎｅｔＡ及びｎｅｔＢに接続される素子（ＴＦＴ−Ａ〜Ｃ，Ｆ，Ｇ〜Ｊ，Ｃｂｓｔ）が配置される画素領域にわたって形成されている。

なお、本実施形態では、ゲートドライバ１１のうち、ＴＦＴ−Ｄ、ＴＦＴ−Ｆ、ＴＦＴ−Ｈ、及びＴＦＴ−Ｇのそれぞれに供給されるクロック信号が、隣接する行のゲートドライバ１１のこれらＴＦＴのそれぞれに供給されるクロック信号と逆位相となるように配置される。つまり、ＴＦＴ−Ｄ、ＴＦＴ−Ｆ、ＴＦＴ−Ｈ、及びＴＦＴ−Ｇは、隣接する行のこれらＴＦＴが形成される画素領域と水平方向にずれた画素領域に配置される。

具体的には、図６Ａに示すように、上段画素領域のＴＦＴ−Ｄは、画素領域２１１Ｒと２１１Ｇに形成されているのに対し、下段画素領域のＴＦＴ−Ｄは、画素領域２０１Ｂと２０２Ｒとに形成されている。上段画素領域のＴＦＴ−Ｆは、画素領域２１３Ｇに形成されているのに対し、下段画素領域のＴＦＴ−Ｆは、画素領域２０３Ｒに形成されている。また、図６Ｃに示すように、上段画素領域のＴＦＴ−Ｈは、画素領域２１５Ｇ及び２１５Ｂに形成されているのに対し、下段画素領域のＴＦＴ−Ｈは、画素領域２０６Ｒ及び２０６Ｇに形成されている。上段画素領域のＴＦＴ−Ｇは、画素領域２１６Ｇに形成されているのに対し、下段画素領域のＴＦＴ−Ｇは、画素領域２０５Ｂに形成されている。このように構成することで、上段画素領域のＴＦＴ−Ｄにはクロック信号（ＣＫＡ）が供給され、下段画素領域のＴＦＴ−Ｄには、クロック信号（ＣＫＡ）とは逆位相となるクロック信号（ＣＫＢ）が供給される。ＴＦＴ−Ｆ、ＴＦＴ−Ｈ、ＴＦＴについても、図６Ａ及び図６Ｃに示すように上段画素領域と下段画素領域とで逆位相のクロック信号（ＣＫＡ又はＣＫＢ）が供給される。

また、上段画素領域のＴＦＴ−Ｂ及びＴＦＴ−Ｊは、ゲート線１３Ｇ（ｎ−１）のと接続され、下段画素領域のＴＦＴ−Ｂ及びＴＦＴ−Ｊは、ゲート線１３Ｇ（ｎ−２）と接続されている。また、上段画素領域のＴＦＴ−Ｄ及びＴＦＴ−Ｆは、ゲート線１３Ｇ（ｎ）と接続され、下段画素領域のＴＦＴ−Ｄ及びＴＦＴ−Ｆは、ゲート線１３Ｇ（ｎ−１）と接続されている。下段画素領域に配置されたゲートドライバ１１は、ゲート線１３Ｇ（ｎ−２）を介してセット信号（Ｓ）を受け取り、ゲート線１３Ｇ（ｎ）にセット信号（Ｓ）を出力してゲート線１３Ｇ（ｎ−１）を駆動する。上段画素領域に配置されたゲートドライバ１１は、ゲート線１３Ｇ（ｎ−１）を介してセット信号（Ｓ）を受け取り、ゲート線１３Ｇ（ｎ＋１）にセット信号（Ｓ）を出力してゲート線１３Ｇ（ｎ）を駆動する。

次に、ゲートドライバ１１を構成する各素子の具体的な接続方法について説明する。図７は、図６Ｂに示したＴＦＴ−Ａが形成されている画素領域２０４Ｇ及び２０４Ｂの部分を拡大した平面図である。ＴＦＴ−ＡとＴＦＴ−Ｈ、Ｉ、Ｊは、２つの画素領域を用いて構成され、接続方法が共通しているため、ＴＦＴ−Ａを用いて説明を行う。なお、図７において、二点鎖線で示す領域ＢＭは、対向基板２０ｂのブラックマトリクスＢＭによって遮光される領域（以下、遮光領域ＢＭ）である。遮光領域ＢＭは、ゲート線１３Ｇ、ゲートドライバ１１を構成する各素子、及びソース線１５Ｓが形成されている領域を含む。

図７に示すように、ゲート線１３Ｇとソース線１５Ｓとが交差する近傍には、画像表示用のＴＦＴ−ＰＩＸが形成されている。ＴＦＴ−ＰＩＸと画素電極１７とはコンタクト部ＣＨ１において接続されている。また、画素領域には、ソース線１５Ｓと略平行であり、ゲート線１３Ｇと交差するように配線１５Ｌ１が形成されている。画素領域２０４Ｇにおける配線１５Ｌ１には電源電圧信号（ＶＳＳ）が供給され、画素領域２０４Ｂにおける配線１５Ｌ１にはリセット信号（ＣＬＲ）が供給される。

図７に示すように、ＴＦＴ−Ａのゲート端子１３ｇは、画素領域２０４Ｂから画素領域２０４Ｇにわたって形成されている。画素領域２０４Ｇ及び２０４Ｂには、ソース線１５Ｓ及び配線１５Ｌ１と交差し、ゲート線１３Ｇと略平行に配線１３Ｎが形成されている。配線１３Ｎは、上述したｎｅｔＡ及びｎｅｔＢの配線である。ＴＦＴ−Ａは、画素領域２０４Ｂのコンタクト部ＣＨ２において配線１５Ｌ１と接続され、画素領域２０４Ｇのコンタクト部ＣＨ２において配線１３Ｎと接続されている。また、本実施形態では、画素電極１７と、ＴＦＴ−Ａと配線１３Ｎ及び１５Ｌ１との間にはシールド層１６が形成されている。

ここで、図７におけるＴＦＴ−ＰＩＸの部分をＩ−Ｉ線で切断した断面図を図８Ａに示し、コンタクト部ＣＨ１をＩＩ−ＩＩ線で切断した断面図を図８Ｂに示す。また、図７におけるＴＦＴ−Ａの部分をＩＩＩ−ＩＩＩ線で切断した断面図を図８Ｃに示し、コンタクト部ＣＨ２をＩＶ‐ＩＶ線で切断した断面図を図８Ｄに示す。

図８Ａ、８Ｃ、及び８Ｄに示すように、基板２０上にゲート配線層１３が形成されることで、ゲート線１３Ｇと、ＴＦＴ−Ａのゲート端子１３ｇと、配線１３Ｎとが同時に形成される。図８Ａ及び図８Ｃに示すように、ゲート配線層１３の上層において、ＴＦＴ−ＰＩＸが形成される部分とＴＦＴ−Ａが形成される部分には、ゲート絶縁膜２１を介して、酸化物半導体からなる半導体層１４が形成されている。また、半導体層１４が形成された基板２０上には、半導体層１４の上部で離間するようにソース配線層１５が形成されている。ソース配線層１５の形成によって、図８Ａ〜図８Ｃに示すように、ソース線１５ＳとＴＦＴ−ＰＩＸのソース−ドレイン端子１５ＳＤと、ＴＦＴ−Ａのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と、配線１５Ｌ１とが同時に形成される。

図８Ｄに示すように、画素領域２０４Ｂのコンタクト部ＣＨ２においては、ゲート層１３の表面まで貫通するコンタクトホールＨ２がゲート絶縁膜２１に形成されている。ソース配線層１５（１５Ｌ１）は、コンタクトホールＨ２においてゲート配線層１３（１３ｇ）と接するようにゲート絶縁膜２１上に形成されている。これにより、画素領域２０４Ｂのコンタクト部ＣＨ２において、ＴＦＴ−Ａのゲート端子１３ｇと配線１５Ｌ１とが接続される。また、画素領域２０４Ｇのコンタクト部ＣＨ２においても同様に、ソース配線層１５で構成されたＴＦＴ−ＡのＡ１側のドレイン端子１５ｓｄ１と、ゲート配線層１３で構成された配線１３Ｎとが接続される。これにより、ＴＦＴ−Ａは、ｎｅｔＡと接続され、配線１５Ｌ１を介してリセット信号（ＣＬＲ）が供給される。

また、図８Ａ〜図８Ｄに示すように、ソース配線層１５の上層には、ソース配線層１５を覆うように保護層２２と保護層２３とが積層されている。保護層２２は、例えばＳｉＯ２等の無機絶縁膜で構成されている。保護層２３は、例えばポジ型の感光性樹脂膜等の有機絶縁膜で構成されている。さらに、図８Ａ〜図８Ｄに示すように、保護層２３の上層にはシールド層１６が形成されている。シールド層１６は、例えばＩＴＯ等の透明導電膜で構成されている。そして、シールド層１６の上層には、例えばＳｉＯ２などの無機絶縁膜で構成されている層間絶縁層２４が形成されている。層間絶縁層２４の上層には、図８Ｃ及び図８Ｄに示すように、ＩＴＯ等の透明導電膜からなる画素電極１７が形成されている。

図８Ｂに示すように、コンタクト部ＣＨ１においては、ＴＦＴ−ＰＩＸのドレイン端子１５Ｄの上部において、層間絶縁層２４とシールド層１６と保護層２２、２３とを貫通するコンタクトホールＨ１が形成されている。画素電極１７は、コンタクトホールＨ１においてドレイン端子１５Ｄと接するように層間絶縁層２４の上層に形成されている。シールド層１６の形成によって、画素電極１７とシールド層１６との間に容量Ｃｓが形成され、容量Ｃｓによって画素電極１７の電位が安定化される。

このように、ＴＦＴ−Ａと、ＴＦＴ−Ａと接続される配線１３Ｎ及び配線１５Ｌ１とが２つの画素領域にわたって形成されることで、１つの画素領域に形成する場合と比べて開口率の低下が抑制される。また、画素電極１７とＴＦＴ−Ａと配線１３Ｎ及び配線１５Ｌ１との間にシールド層１６が形成されているため、ＴＦＴ−Ａ等と画素電極１７との間の干渉が低減される。

（ＴＦＴ−Ｂ）
次に、ＴＦＴ−Ｂの接続方法について説明する。図９Ａは、図６Ｂに示した画素領域２０４Ｒを拡大した平面図である。図９Ａに示すように、画素領域２０４Ｒには、上述した画素領域２０４Ｇと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ソース配線層１５によって、ＴＦＴ−Ｂのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）が形成されている。ゲート配線層１３の形成によって、ＴＦＴ−Ｂのゲート端子１３ｇと、ゲート線１３Ｇ（ｎ−２）及び配線１３Ｎが同時に形成されている。

Ｂ１側のドレイン端子１５ｓｄ１は、ゲート線１３Ｇ（ｎ−２）及び配線１３Ｎと交差するように形成されている。コンタクト部ＣＨ３及びＣＨ４には、上述のコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するためのコンタクトホールＨ２がゲート絶縁膜２１に形成されている。

ドレイン端子１５ｓｄ１は、コンタクト部ＣＨ３において、ゲート線１３Ｇ（ｎ−２）と接続され、コンタクト部ＣＨ４において、ゲート端子１３ｇと接続されている。また、Ｂ２側のソース端子１５ｓｄ２は、コンタクト部ＣＨ２において配線１３Ｎと接続されている。これにより、ＴＦＴ−Ｂは、ｎｅｔＡに接続され、ゲート線１３Ｇ（ｎ−２）を介してセット信号（Ｓ）を受け取る。

（ＴＦＴ−Ｃ）
次に、ＴＦＴ−Ｃの接続方法について説明する。図９Ｂは、図６Ｂに示した画素領域２０５Ｒを拡大した平面図である。図９Ｂに示すように、画素領域２０５Ｒには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、ＴＦＴ−Ｃのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎ（１３Ｎａ，１３Ｎｂ）とが同時に形成される。ソース配線層１５の形成により、ＴＦＴ−Ｃのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが同時に形成される。コンタクト部ＣＨ２において、Ｃ１側のドレイン端子１５ｓｄ１と配線１３Ｎａは接続されている。ＴＦＴ−Ｃは、配線１３ＮａによりｎｅｔＡと接続され、配線１３ＮｂによりｎｅｔＢと接続される。また、ＴＦＴ−Ｃは、配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）が供給される。

（ＴＦＴ−Ｆ）
次に、ＴＦＴ−Ｆの接続方法について説明する。図９Ｃは、図６Ａに示した画素領域２０３Ｒを拡大した平面図である。図９Ｃに示すように、画素領域２０３Ｒには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、ＴＦＴ−Ｃのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎとが同時に形成される。ソース配線層１５の形成により、ＴＦＴ−Ｆのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが同時に形成される。

コンタクト部ＣＨ５には、上述したコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するコンタクトホールＨ２が形成されている。コンタクト部ＣＨ５において、ＴＦＴ−Ｆのソース端子１５ｓとゲート線１３Ｇ（ｎ−１）とが接続され、ＴＦＴ−Ｆのゲート端子はｎｅｔＡと接続される。ＴＦＴ−Ｆのドレイン端子は、配線１５Ｌ１を介してクロック信号（ＣＫＡ）が供給される。また、ＴＦＴ−Ｆは、コンタクト部ＣＨ５を介してゲート線１３Ｇ（ｎ−１）に走査信号を出力する。

（ＴＦＴ−Ｇ）
次に、ＴＦＴ−Ｇの接続方法について説明する。図９Ｄは、図６Ｃに示した画素領域２０５Ｂを拡大した平面図である。図９Ｄに示すように、画素領域２０５Ｂには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、ＴＦＴ−Ｇのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎが形成される。ソース配線層１５の形成により、ＴＦＴ−Ｇのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが形成される。コンタクト部ＣＨ２において、ＴＦＴ−ＧのＧ２側のソース端子１５ｓｄ２は配線１３Ｎと接続されている。また、ＴＦＴ−Ｇのゲート端子１３ｇは、コンタクト部ＣＨ４において、Ｇ１側のドレイン端子１５ｓｄ１及び配線１５Ｌ１と接続されている。これにより、ＴＦＴ−Ｇは、ｎｅｔＢと接続され、配線１５Ｌ１を介してクロック信号（ＣＫＢ）が供給される。

（Ｃｂｓｔ）
次に、キャパシタＣｂｓｔの接続方法について説明する。図９Ｅは、図６Ｂに示した画素領域２０３Ｂを拡大した平面図である。画素領域２０３Ｂには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、キャパシタＣｂｓｔを構成する一方の電極１３ｃと、ゲート線１３Ｇ及び配線１３Ｎとが形成される。ソース配線層１５の形成により、キャパシタＣｂｓｔの他方の電極１５ｃと、接続部１５Ｌｃと、配線１５Ｌ２とが形成される。図９Ｅに示すように、接続部１５Ｌｃは、配線１３Ｎと略同じ幅を有し、電極１５ｃからコンタクト部ＣＨ２まで延伸されて形成され、コンタクト部ＣＨ２において配線１３Ｎと接続されている。また、配線１５Ｌ２は、接続部１５Ｌｃのコンタクト部ＣＨ２側の端部からコンタクト部ＣＨ１の近傍まで延伸されて形成されている。本実施形態では、配線１５Ｌ２を形成することにより、キャパシタＣｂｓｔが形成される画素領域の開口率と、他の素子が形成されている画素領域との開口率を合わせるようにしている。コンタクト部ＣＨ２において、電極１５ｃは接続部１５Ｌｃによって配線１３Ｎと接続されている。これにより、キャパシタＣｂｓｔは、ｎｅｔＡと接続される。

（ＴＦＴ−Ｄ，Ｅ）
次に、ＴＦＴ−Ｄ及びＴＦＴ−Ｅの接続方法について説明する。ＴＦＴ−ＤとＴＦＴ−Ｅは、上述したＴＦＴ−Ａと同様、隣接する２つの画素領域にわたってゲート端子１３ｇが形成され、一方の画素領域に形成された配線１５Ｌ１とゲート端子１３ｇが接続されている。ＴＦＴ−Ｄ及びＴＦＴ−Ｅは、ゲート端子に供給される信号がリセット信号（ＣＬＲ）であるかクロック信号（ＣＫＡ）であるかの違いであるため、以下、ＴＦＴ−Ｄの接続方法について説明する。

図９Ｆは、図６Ａに示した画素領域２０１Ｂ及び２０２Ｒを拡大した平面図である。画素領域２０１Ｂ及び２０２Ｒは、上述した画素領域２０４Ｇ及び２０４Ｂと同様、ソース配線層１５により、ＴＦＴ−Ｄのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが形成されている。ドレイン端子１５ｄは、画素領域２０１Ｒにおけるコンタクト部ＣＨ５において、ゲート線１３Ｇ（ｎ−１）と接続されている。ＴＦＴ−Ｄは、画素領域２０１Ｂ及び２０２Ｒにおける配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）、クロック信号（ＣＫＡ）が供給され、コンタクト部ＣＨ５を介してゲート線１３Ｇ（ｎ−１）を駆動し、ゲート線１３Ｇ（ｎ）にセット信号を出力する。

以上が、ゲートドライバ１１の構成と、ゲートドライバ１１を構成する各素子の接続例である。なお、ＴＦＴ−Ｂ〜ＴＦＴ−Ｅ、ＴＦＴ−Ｆ、ＴＦＴ−Ｇ、キャパシタＣｂｓｔ、ＴＦＴ−Ｄが形成される画素領域において説明を省略したが、ＴＦＴ−Ａが形成される画素領域と同様、これら画素領域についてもソース配線層１５の上層に、保護層２２及び２３、シールド層１６、層間絶縁膜２４、画素電極１７が積層されている。

（ゲートドライバ１１の動作）
次に、図５及び図１０を参照しつつ、１つのゲートドライバ１１の動作について説明する。図１０は、ゲートドライバ１１がゲート線１３Ｇを走査する際のタイミングチャートである。図１０において、ｔ３からｔ４の期間は、ゲート線１３Ｇ（ｎ）が選択されている期間である。表示制御回路４から供給される、一水平走査期間毎に位相が反転するクロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）とが端子１１６〜１１９を介してゲートドライバ１１に入力される。また、図１０では図示を省略しているが、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号（ＣＬＲ）が表示制御回路４から端子１１３〜１１５を介してゲートドライバ１１に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ、ｎｅｔＢ、ゲート線１３ＧはＬ（Low）レベルに遷移する。

図１０の時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）が端子１１６、１１７に入力され、Ｈレベルのクロック信号（ＣＫＢ）が端子１１８、１１９に入力される。これにより、ＴＦＴ−Ｇがオン状態となり、ＴＦＴ−Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。また、ＴＦＴ−ＣとＴＦＴ−Ｄがオン状態となり、ＴＦＴ−Ｆがオフ状態となるためｎｅｔＡはＬレベルの電源電圧（ＶＳＳ）に充電され、端子１２０からＬレベルの電位が出力される。

次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ−Ｇがオフ状態となり、ＴＦＴ−Ｈがオン状態となるため、ｎｅｔＢはＬレベルに充電される。そして、ＴＦＴ−ＣとＴＦＴ−Ｄがオフ状態となるためｎｅｔＡの電位はＬレベルに維持され、端子１２０からＬレベルの電位が出力される。

時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ゲート線１３Ｇ（ｎ−１）を介してセット信号（Ｓ）が端子１１１、１１２に入力される。これにより、ＴＦＴ−Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ−Ｊがオン状態となり、ＴＦＴ−Ｇがオン状態、ＴＦＴ−Ｈがオフ状態となるためｎｅｔＢがＬレベルに維持された状態となる。ＴＦＴ−ＣとＴＦＴ−Ｆはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ−Ｄはオン状態となっているため、端子１２０からＬレベルの電位が出力される。

時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ−Ｆがオン状態となり、ＴＦＴ−Ｄがオフ状態となる。ｎｅｔＡと端子１２０の間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ−Ｆの端子１１６の電位の上昇に伴って、ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電される。この間、ＴＦＴ−ＧとＴＦＴ−Ｊがオフ状態、ＴＦＴ−Ｈがオン状態となるため、ｎｅｔＢの電位はＬレベルで維持される。ＴＦＴ−Ｃはオフ状態であるためｎｅｔＡの電位は下がらず、クロック信号（ＣＫＡ）のＨレベルの電位が端子１２０から出力される。これにより、端子１２０と接続されているゲート線１３Ｇ（ｎ）はＨレベルに充電され、選択された状態となる。

時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ−Ｇがオン状態となり、ＴＦＴ−Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。これによりＴＦＴ−Ｃはオン状態となりｎｅｔＡはＬレベルに充電される。この間、ＴＦＴ−Ｄがオン状態、ＴＦＴ−Ｆがオフ状態となるため、端子１２０からＬレベルの電位が出力され、ゲート線１３Ｇ（ｎ）はＬレベルに充電される。

このように、ゲートドライバ１１の端子１２０からセット信号（Ｓ）がゲート線１３Ｇに出力されることにより、そのゲート線１３が選択された状態となる。液晶表示装置１は、ゲート線１３Ｇに接続されているゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によってソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。

次に、アクティブマトリクス基板２０ａにおいて、ゲートドライバ１１が設けられていない画素領域（以下、ゲートドライバ非設置領域と称する）について説明する。図１１は、図４Ｂに示すアクティブマトリクス基板２０ａを簡略化した模式図である。図１１における破線枠２００は、表示領域と表示領域外との境界を示している。

上述したように、一のゲートドライバ１１は、同じ行の複数の画素に亘って形成されている。図６Ａ〜６Ｃに示すように、ゲートドライバ群における各ゲートドライバ１１のゲートドライバ設置領域は、ｘ軸方向の幅が同等である。一のゲートドライバ１１を構成する素子、及び素子に制御信号が供給される配線１５Ｌ１が配置されている画素領域を、ゲートドライバ設置領域と称する。

図１１の例において、ゲートドライバ群１１Ａのゲートドライバ設置領域と、ゲートドライバ群１１Ｂのゲートドライバ設置領域との間は一定の距離Ｌだけ離れている。同様に、ゲートドライバ群１１Ｂのゲートドライバ設置領域と、ゲートドライバ群１１Ｃのゲートドライバ設置領域との間、ゲートドライバ群１１Ｃのゲートドライバ設置領域と、ゲートドライバ群１１Ｄのゲートドライバ設置領域との間も一定の距離Ｌだけ離れている。なお、この例では、ゲートドライバ設置領域間の距離は一定である例を示したが、ゲートドライバ設置領域間の距離は一定でなくてもよい。

図１２は、図１１に示すゲートドライバ群１１Ｂとゲートドライバ群１１Ｃが配置されている部分を拡大した図である。ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間の領域は、ゲートドライバ非設置領域である。ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃのゲートドライバ設置領域には、ゲートドライバ１１を構成する素子及び配線１５Ｌ１が設けられているため、ゲートドライバ設置領域の開口率は、ゲートドライバ非設置領域よりも低くなっている。ゲートドライバ設置領域とゲートドライバ非設置領域の間の開口率の差が大きいと、人の目に分かる輝度差が生じ、表示ムラとなる。

本実施形態では、ゲートドライバ設置領域とゲートドライバ非設置領域の間の輝度差が視認されにくくするため、ゲートドライバ非設置領域の開口率が段階的に変化するように、ゲートドライバ非設置領域の開口率を調整する。具体的には、ゲートドライバ設置領域とゲートドライバ非設置領域における開口率の差に応じて、ゲートドライバ非設置領域における一部の画素領域（以下、調整領域）に、開口率を調整するための調整用配線（開口率調整部材）を設ける。

図１３は、ゲートドライバ非設置領域の開口率の調整を行った場合のゲートドライバ非設置領域における開口率の変化を表す図である。図１３に示すように、ゲートドライバ非設置領域における調整領域の開口率の変化の傾き（開口率の一次微分）は、調整領域の略中間位置Ｐ０において最大となっている。また、ゲートドライバ設置領域近傍Ｐ１と、ゲートドライバ非設置領域において開口率の調整を行わない領域（以下、無調整領域）近傍Ｐ２において、開口率の変化の傾きは最小となる。開口率の変化の傾きは、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差、及び調整領域の幅に応じて定められる。

図１４は、開口率の差と調整領域の幅との関係を示す図である。図１４において、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差が、例えば、１０％である場合には、調整領域の幅は６０ｍｍ程度が望ましく、２０％である場合には１１０ｍｍ程度が望ましい。つまり、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差が大きくなるほど、調整領域の幅が大きくなるように構成されることが望ましい。

図１２の例では、ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間のゲートドライバ非設置領域において、領域Ｓ１及びＳ２と領域Ｓ４及びＳ５を各々調整領域とし、領域Ｓ３を無調整領域として開口率を調整する場合について説明する。

図１５Ａは、図１２に示す領域Ｓ１及びＳ５における一部の画素領域を例示した模式図である。図１５Ａにおいて遮光領域ＢＭの図示は省略されている。図１５Ａに例示するように、領域Ｓ１及びＳ５の画素領域には、ソース線１５Ｓに略平行な調整用配線１５Ｌ３が形成されている。調整用配線１５Ｌ３は、配線１５Ｌ１と同様、ソース配線層１５が形成される過程で同時に形成される。配線１５Ｌ３は、画素領域のｘ軸方向の幅の略中心に位置し、上下（ｙ軸方向）の画素領域に跨って形成されている。画素領域において、調整用配線１５Ｌ３は、画素領域におけるｙ軸方向の幅ｌｙ１の長さを有する。従って、領域Ｓ１及びＳ５における画素領域は、調整用配線１５Ｌ３によって、調整用配線１５Ｌ３を設けない場合より開口率が低下する。

図１５Ｂは、図１２に示す領域Ｓ２及びＳ４における一部の画素領域を例示した模式図である。図１５Ｂにおいて遮光領域ＢＭの図示は省略されている。図１５Ｂに例示するように、領域Ｓ２及びＳ４の画素領域には、ソース線１５Ｓに略平行な調整用配線１５Ｌ４が形成されている。調整用配線１５Ｌ４は、調整用配線１５Ｌ３と同様、ソース配線層１５が形成される過程で同時に形成される。調整用配線１５Ｌ４は、調整用配線１５Ｌ３と同様、各画素領域のｘ軸方向の幅の略中心に位置し、上下（ｙ軸方向）の画素領域に跨るように形成されているが、その長さはＬｙ２であり、調整用配線１５Ｌ３より短い。調整用配線１５Ｌ４と調整用配線１５Ｌ３は、ｘ軸方向の幅が略同等である。従って、領域Ｓ２及びＳ４における画素領域は、調整用配線１５Ｌ４により、調整用配線１５Ｌ４を設けない場合と比べて開口率が低下するが、領域Ｓ１及びＳ５よりも開口率は高くなる。

なお、本実施形態では、調整用配線１５Ｌ３と調整用配線１５Ｌ４のｘ軸方向の幅が略同等であり、ｙ軸方向の長さが異なっている例であるが、図１３に示す開口率となるように調整用配線１５Ｌ３，１５Ｌ４の幅と長さが設定されていれば、これに限らない。

図１５Ｃは、図１２に示す領域Ｓ３における一部の画素領域を例示した模式図である。図１５Ｃにおいて遮光領域ＢＭの図示は省略されている。図１５Ｃに例示するように、領域Ｓ３の画素領域には調整用配線は設けられていない。従って、表示領域において、領域Ｓ３における画素領域の開口率は、表示領域において最大（Ｋｍａｘ）となる。

図１２の例では、ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間のゲートドライバ非設置領域における開口率の調整について説明したが、図１１において、ゲートドライバ群１１Ａとゲートドライバ群１１Ｂの間のゲートドライバ非設置領域と、ゲートドライバ群１１Ｃとゲートドライバ群１１Ｄの間のゲートドライバ非設置領域は、上記と同様に調整用配線１５Ｌ３，１５Ｌ４が各々設けられる。また、図１１において、ゲートドライバ群１１Ａのゲートドライバ設置領域と表示領域外との境界２００の間、ゲートドライバ群１１Ｄのゲートドライバ設置領域と表示領域外との境界２００の間におけるゲートドライバ非設置領域においても、図１３に示す開口率の変化を表す曲線に基づいて、調整用配線が設けられる。

図１２の例では、便宜上、領域Ｓ１及びＳ２と領域Ｓ４及びＳ５に調整用配線を設け、ゲートドライバ非設置領域において開口率が３段階に変化する例を説明したが、図１３に示した調整領域における開口率の変化となるように、ゲートドライバ非設置領域における調整領域を分割し、分割した領域毎に画素領域における調整用配線が占める割合を設定すればよい。要は、ゲートドライバ非設置領域の開口率が、ゲートドライバ設置領域に近づくほど滑らかにゲートドライバ設置領域の開口率に変化するように、ゲートドライバ非設置領域の一部に調整用配線が設けられていればよい。

このように、アクティブマトリクス基板２０ａにおいて、ゲートドライバ非設置領域の一部の画素領域に、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差に応じた割合で調整用配線を設けることにより、ゲートドライバ設置領域とゲートドライバ非設置領域との間で開口率が急激に変化せず、表示領域における輝度差を小さくすることができる。その結果、調整用配線を設けない場合と比べ、ゲートドライバ１１を表示領域内に配置したことによる表示ムラを低減することができる。

なお、上記の例では、ゲートドライバ非設置領域の一部の画素領域に、ソース配線層１５からなる調整用配線１５Ｌ３，１５Ｌ４を設ける例であったが、調整用配線は、ゲート配線層１３で構成されていてもよい。要は、調整用配線は、アクティブマトリクス基板２０ａに形成される配線のうち、光を透過させない配線を用いて構成されていればよい。

＜第２実施形態＞
上述した第１実施形態では、ゲートドライバ非設置領域に、ゲートドライバ非設置領域とゲートドライバ設置領域との間の開口率の差に応じた割合で調整用配線を設ける例について説明した。本実施形態では、対向基板２０ｂのブラックマトリクスＢＭ（開口率調整部材）によって、ゲートドライバ非設置領域の画素領域の開口率を調整する例について説明する。以下、上述した図１２を例にして、本実施形態における開口率の調整について説明する。

上述した図７及び図９Ａ〜９Ｆに示すように、ゲートドライバ設置領域における各画素領域は、遮光領域ＢＭによって遮光される。図７及び図９Ａ〜９Ｆにおいて、遮光領域ＢＭは、ゲート線１３Ｇ、ソース線１５Ｓ、配線１５Ｌ１の一部を除くゲートドライバ１１を構成する素子、及びＴＦＴ−ＰＩＸを含む。一方、ゲートドライバ非設置領域における画素領域は、ゲートドライバ１１を構成する素子及び配線１５Ｌ１が設けられていない。そのため、ゲートドライバ非設置領域において開口率を調整しない場合、対向基板２０ｂにおいて、ブラックマトリクスＢＭは、ゲートドライバ非設置領域の画素領域が、図１６に示す遮光領域ＢＭ０によって遮光されるように形成される。図１６に示すように、ゲートドライバ非設置領域の遮光領域ＢＭ０は、ゲート線１３Ｇ、ソース線１５Ｓ、及びＴＦＴ−ＰＩＸを含み、ゲートドライバ設置領域の画素領域よりも開口部Ｓ０が大きい。つまり、ゲートドライバ非設置領域は、ゲートドライバ１１が設けられていない上、遮光領域ＢＭ０が占める割合がゲートドライバ設置領域よりも小さくなるため、ゲートドライバ設置領域よりも開口率が大きくなる。その結果、表示領域において、ゲートドライバ設置領域とゲートドライバ非設置領域との間に輝度差が生じ、表示ムラが生じる。

本実施形態では、ゲートドライバ設置領域とゲートドライバ非設置領域の間の輝度差が視認されにくくするため、ゲートドライバ非設置領域において開口率が段階的に変化するように、ゲートドライバ非設置領域の画素領域における遮光領域ＢＭが占める割合を調整する。つまり、ゲートドライバ非設置領域の開口率の変化が、上述した図１３に示す曲線で表す開口率の変化となるように、ゲートドライバ非設置領域の画素領域を遮光領域ＢＭが占める割合を変える。

図１７Ａは、図１２に示す領域Ｓ１及びＳ５における一部の画素領域を例示した模式図である。領域Ｓ１及びＳ５の画素領域は、対向基板２０ｂに形成されたブラックマトリクスにより、遮光領域ＢＭ１で遮光される。遮光領域ＢＭ１は、図１６に示す遮光領域ＢＭ０よりも、画素領域においてｘ軸方向に±Δｌｘ１、ｙ軸方向に±Δｌｙ１だけ内側の範囲まで及ぶ。つまり、領域Ｓ１及びＳ５の画素領域の開口部Ｓ１は、図１６に示す画素領域の開口部Ｓ０と比べて斜線部分だけ小さくなり、開口率が低下する。

図１７Ｂは、図１２に示す領域Ｓ２及びＳ４における一部の画素領域を例示した模式図である。領域Ｓ２及びＳ４の画素領域は、対向基板２０ｂに形成されたブラックマトリクスにより、遮光領域ＢＭ２で遮光される。遮光領域ＢＭ２は、図１６に示す遮光領域ＢＭ０よりも、画素領域においてｘ軸方向に±Δｌｘ２（Δｌｘ１＞Δｌｘ２）、ｙ軸方向に±Δｌｙ２（Δｌｙ１＞Δｌｙ２）だけ内側の範囲まで及ぶ。つまり、領域Ｓ２及びＳ４の画素領域の開口部Ｓ２（Ｓ２＜Ｓ１）は、図１６に示す画素領域の開口部Ｓ０と比べて斜線部分だけ小さくなるが、領域Ｓ１及びＳ５の画素領域の開口部Ｓ１よりも大きい。よって、領域Ｓ２及びＳ４の画素領域は、図１６に示す画素領域よりも開口率は低下するが、領域Ｓ１及びＳ５の画素領域よりも開口率は高くなる。

図１２に示す領域Ｓ３の画素領域は、対向基板２０ｂに形成されたブラックマトリクスにより、図１６に示す遮光領域ＢＭ０で遮光される。従って、領域Ｓ３の画素領域の開口率は、表示領域において最大（Ｋｍａｘ）となる。

上記の例では、ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間のゲートドライバ非設置領域における開口率の調整について説明したが、図１１に示すゲートドライバ群１１Ａとゲートドライバ群１１Ｂの間のゲートドライバ非設置領域と、ゲートドライバ群１１Ｃとゲートドライバ群１１Ｄの間のゲートドライバ非設置領域は、上記と同様に、対向基板２０ｂに形成されたブラックマトリクスによる遮光領域を有する。また、図１１において、ゲートドライバ群１１Ａと境界２００（表示領域と表示領域外との境界）の間のゲートドライバ非設置領域と、ゲートドライバ群１１Ｄと境界２００の間におけるゲートドライバ非設置領域においても、対向基板２０ｂに形成されたブラックマトリクスにより、図１３に示す開口率の変化を表す曲線に基づく遮光領域を有する。

なお、上記の例では、便宜上、ゲートドライバ非設置領域における開口率を３段階に変化させたが、図１３に示した調整領域における開口率の変化となるように、ゲートドライバ非設置領域において調整領域を分割し、分割した領域毎に画素領域における遮光領域ＢＭが占める割合を設定すればよい。要は、ゲートドライバ非設置領域の開口率が、ゲートドライバ設置領域に近づくほど滑らかにゲートドライバ設置領域の開口率に変化するように、ゲートドライバ非設置領域の遮光領域ＢＭが設けられていればよい。

上述した第２実施形態では、ゲートドライバ設置領域に近づくほど遮光領域が大きくなるように、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差に応じた割合でゲートドライバ非設置領域をブラックマトリクスによって遮光する。これにより、表示領域においてゲートドライバ設置領域とゲートドライバ非設置領域との間の輝度差が小さくなり、ゲートドライバ非設置領域の遮光領域ＢＭを調整しない場合と比べ、表示ムラを低減することができる。

＜第３実施形態＞
上述した第１実施形態及び第２実施形態では、表示領域におけるバックライトの輝度が略一定となるように光を照射する例であったが、本実施形態では、表示領域における開口率の差に応じて、バックライトの輝度を表示領域において変化させる例について説明する。

なお、上述した第１実施形態及び第２実施形態では、表示領域内に、ゲートドライバ群１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが設けられている例であったが、本実施形態では、説明の便宜上、図１８に示すように、表示領域内にゲートドライバ群１１Ａ，１１Ｄが設けられているものとして説明する。また、図１８において、ゲートドライバ群１１Ａのゲートドライバ設置領域とゲートドライバ群１１Ｄのゲートドライバ設置領域との間のゲートドライバ非設置領域Ｓ２０は、上述した第１実施形態又は第２実施形態と同様、ゲートドライバ設置領域とゲートドライバ非設置領域との輝度差が小さくなるように、ゲートドライバ非設置領域Ｓ２０における開口率を段階的に変化させる開口率調整用部材が設けられている。すなわち、ゲートドライバ非設置領域において、ゲートドライバ設置領域に近づくほど開口率が小さくなるように調整用配線又は遮光領域ＢＭ（図示略）が設けられているものとする。

図１９は、本実施形態におけるバックライトユニット６のバックライトの概略構成を示す模式図である。図１９（ａ）は、バックライトの上面図であり、図１９（ｂ）は、図１９（ａ）におけるＡ−Ａ’線でバックライトを切断した断面図である。

図１９（ａ）に示すように、バックライト６０は、導光板６１と、導光板６１の側面に設けられたＬＥＤ（Light Emitting Diode）６２ａ，６２ｂと、必要に応じて導光板６１の上部に設けられる拡散シート（図示略）を有する。導光板６１には、ＬＥＤ６２ａ，６２ｂの光を拡散するための散乱体６３が複数設けられている。図１９（ｂ）に示すように、散乱体６３は、半球形状を有する。導光板６１において、図１８に示す領域Ｓ２１，Ｓ２２に対応する領域は、領域Ｓ２３に対応する領域よりも散乱体６３の密度が高くなるように散乱体６３が配置されている。つまり、散乱体６３は、表示領域において、開口率が低い領域に近づくほど輝度が高くなり、開口率が高い領域に近づくほど輝度が小さくなるように分布される。なお、この例では、散乱体６３が設けられる例を示したが、導光板６１に、光を拡散するための例えば楔形の凹凸が設けられていてもよい。また、輝度を調整するために、透過率が段階的に変化するように黒色等でグラデーションがつけられた網点フィルムを用いてもよい。要するに、表示面の輝度が均一化されるように、アクティブマトリクス基板２０ａにおいて、ゲートドライバ設置領域に対しては、バックライト６０から照射する光量をゲートドライバ非設置領域に対する光量よりも大きくし、ゲートドライバ非設置領域に対しては、バックライト６０から照射する光量をゲートドライバ設置領域に対する光量よりも小さくなるように、アクティブマトリクス基板２０ａに照射される光量が調整されていればよい。

これにより、表示領域におけるバックライト６０の輝度は、図２０に示すように変化する。つまり、領域Ｓ２０におけるバックライト６０の輝度は略一定であり、ゲートドライバ群１１Ａとゲートドライバ群１１Ｄが各々配置される領域Ｓ３１と領域Ｓ３２におけるバックライト６０の輝度は、境界２００（図１８，１９参照）近傍において最大となり、領域Ｓ２０に近づくほど小さくなり、領域Ｓ２０におけるバックライト６０の輝度に収束する。

上述した第１実施形態及び第２実施形態では、バックライト６０の輝度が表示領域において略一定である。そのため、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差による表示面の輝度差が人の目に分からないようにするためには、図１３に示した開口率の差に応じた調整領域の幅が必要となる。これに対し、本実施形態のように、表示領域における開口率の変化（差）に応じて、表示領域におけるバックライト６０の輝度分布を変化させることで、第１実施形態及び第２実施形態と比較して、開口率の差によって生じる表示面の輝度差が低減されるので、表示面の輝度が均一化され、表示ムラを低減することができる。また、ゲートドライバ設置領域とゲートドライバ非設置領域との表示面の輝度差が小さくなることによって、調整領域の幅を第１実施形態及び第２実施形態よりも小さくすることができる。

図２１は、表示領域における輝度を変化させた場合の開口率の差と調整領域の幅との関係を示す図である。図２０における実線Ａは、開口率の差に応じた理想的な調整領域の幅を示し、実線Ｂは、開口率の差に応じた調整領域の幅の最小値を示している。なお、図２１における破線は、表示領域における輝度が略一定である場合、つまり、図１４に示した開口率の差と調整領域の幅との関係を示している。

図２１の実線Ａ，Ｂで示すように、開口率の差が１０％の場合の調整領域の幅は、５ｍｍ以下であり、開口率の差が２０％の場合の調整領域の幅は、３０ｍｍ以下となっている。実線Ａ，Ｂで示すように、表示領域における開口率の変化に応じて輝度を変化させる場合には、バックライト６０の輝度が略一定である場合と比べて調整領域の幅が小さい。そのため、表示領域においてバックライト６０の輝度が略一定である場合と比べ、一のゲート線１３Ｇを駆動するゲートドライバ１１の数を増やすことができ、１つのゲートドライバ１１がゲート線１３Ｇを駆動する負荷を軽減することができる。

＜変形例＞
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。

（１）上述した第１実施形態から第３実施形態において、ＲＧＢのうちの１色に対応する画素領域に、ゲートドライバ１１を構成する各素子が設けられるように構成してもよい。また、この場合において、ゲートドライバ１１を構成する素子が設けられるサブ画素領域のｘ軸方向の幅を、当該サブ画素領域を含む画素における他のサブ画素領域よりも大きく構成し、ゲートドライバ非設置領域における各サブ画素領域のｘ軸方向の幅は略同等の大きさに構成してもよい。ゲートドライバ設置領域において、ゲートドライバ１１が設けられるサブ画素領域を他のサブ画素領域よりも大きく構成することにより、ゲートドライバ１１が設けられるサブ画素領域の開口率を大きくすることができる。その結果、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差が小さくなり、表示領域においてゲートドライバ設置領域とゲートドライバ非設置領域との輝度差を小さくすることができる。また、サブ画素領域のサイズが小さい場合であっても、ゲートドライバ設置領域における１色のサブ画素領域のサイズを他のサブ画素領域よりも大きく構成することにより、ゲートドライバ１１をサブ画素領域内に配置することができる。

（２）上述した第１実施形態では、ゲートドライバ１１を構成するスイッチング素子の半導体層１４は、酸化物半導体で構成されている例について説明したが、半導体層１４としては、ポリシリコンやアモルファスシリコン等で構成してもよい。

（３）上述した第１実施形態では、アクティブマトリクス基板２０ａの基板２０上にはゲート線１３Ｇ、ソース線１５Ｓ、ゲートドライバ１１、ゲートドライバ１１に対する制御信号等が入力される端子部１２ｇ、ソース線１５Ｓに対するデータ信号等が入力される端子部１２ｓが形成される例について説明したが、これら以外にソースドライバ３及び表示制御回路４が形成されていてもよい。

本発明は、液晶ディスプレイ等の表示装置に利用することができる。

Claims (4)

1. 複数のゲート線と複数のソース線とを備えたアクティブマトリクス基板と、対向基板とを備えた表示パネルであって、
   前記アクティブマトリクス基板は、
   表示領域の一部の画素において、前記ゲート線ごとに設けられ、当該ゲート線を選択又は非選択の状態に切り替える駆動回路を備え、
   前記駆動回路が設けられていない画素の開口率が、前記駆動回路が設けられた画素に近づくほど、当該画素の開口率に近づくように、前記駆動回路が設けられていない画素の開口率を段階的に小さくなるように調整する部材として、前記駆動回路が設けられていない画素に配置された配線、又は、前記駆動回路が設けられていない画素に対して配置されたブラックマトリクスを備える、表示パネル。
2. 前記配線は、ゲート線又はソース線と同じ材料で構成され、当該ゲート線又はソース線が前記アクティブマトリクス基板に形成される過程で同時に形成される、請求項１に記載の表示パネル。
3. 前記対向基板は、さらに、複数の色のカラーフィルタを備え、
   前記画素は、前記複数の色に対応するサブ画素を含み、
   前記駆動回路は、前記複数の色のうちの一の色に対応するサブ画素に配置され、
   前記駆動回路が設けられている前記サブ画素は、当該サブ画素を含む前記画素における他のサブ画素よりも大きく構成され、前記駆動回路が配置されていない画素におけるサブ画素は略同等の大きさに構成されている、請求項１又は２に記載の表示パネル。
4. 請求項１から３のいずれか一項に記載の表示パネルと、
   前記駆動回路が配置された画素と前記駆動回路が配置されていない画素の間の輝度差が小さくなるように、前記表示パネルのアクティブマトリクス基板の側から光を照射する照射部と、
   を備える、表示装置。

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