WO2015045710A1 - 表示パネル及びそれを備えた表示装置 - Google Patents

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WO2015045710A1
WO2015045710A1 PCT/JP2014/072277 JP2014072277W WO2015045710A1 WO 2015045710 A1 WO2015045710 A1 WO 2015045710A1 JP 2014072277 W JP2014072277 W JP 2014072277W WO 2015045710 A1 WO2015045710 A1 WO 2015045710A1
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tft
pixel
gate
region
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PCT/JP2014/072277
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吉田　秀史
耕平 田中
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シャープ株式会社
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Definitions

  • the present invention relates to a display panel and a display device including the same, and more particularly to the arrangement of gate drivers.
  • Japanese Patent Application Publication No. 2004-538511 discloses a row driving circuit for driving a column address conductor to which a data signal is supplied and a column driving circuit for driving a row address conductor to which a row selection signal is supplied. A technique provided on one side is disclosed. In Japanese Patent Laid-Open No. 2004-538511, such a configuration prevents the peripheral area of the pixel element array from being limited by these drive circuits in the support that holds the pixel element array and the like.
  • the rounding of the gate line is reduced and the frame is narrowed.
  • the aperture ratio of the pixel provided with the driver circuit becomes smaller than that of the pixel not provided with the driver circuit, and a difference occurs in the aperture ratio of the pixel in the display region. As a result, a luminance difference occurs in the display area, and display unevenness occurs.
  • An object of the present invention is to provide a technique for reducing the occurrence of display unevenness in a display area even when a drive circuit for switching a gate line to a selected or non-selected state is provided in the display area.
  • a display panel is a display panel including an active matrix substrate having wiring including a plurality of gate lines and a plurality of source lines, an active matrix substrate, and a counter substrate, wherein
  • the matrix substrate is provided for each of the gate lines in the display area, and includes a drive circuit for switching the gate line to a selected or non-selected state, and an installation area in which the drive circuit is provided and the drive circuit are provided.
  • the non-installation area is provided with an aperture ratio adjusting member that changes the aperture ratio in the non-installation area in a stepwise manner so that the luminance difference from the non-installation area is small.
  • the aperture ratio adjusting member is an adjustment wiring, and the aperture ratio decreases in the non-installation area so that the aperture ratio decreases as the installation area approaches the non-installation area. Adjustment wiring is provided.
  • the adjustment wiring is formed of the same member as any one of the wirings, and is formed at the same time as the wiring is formed on the active matrix substrate.
  • the counter substrate includes a black matrix
  • the aperture ratio adjusting member is the black matrix
  • the black matrix has a smaller aperture ratio as it approaches the installation area in the non-installation area. Formed on the counter substrate, formed on the counter substrate,
  • the counter substrate further includes a color filter
  • the display area includes a pixel including a plurality of sub-pixels
  • the driving circuit includes In the installation region, the sub-pixel disposed in a sub-pixel corresponding to one of the plurality of colors and provided with the driving circuit is more than the other sub-pixels in the pixel including the sub-pixel.
  • the sub-pixels of the pixels in the non-installation area are configured to have substantially the same size.
  • a display device according to any one of the first to fifth aspects, and a difference in luminance between the installation region and the non-installation region from the active matrix substrate side of the display panel.
  • the configuration of the present invention it is possible to reduce the occurrence of display unevenness in the display area even when a drive circuit that switches the gate line to a selected or non-selected state is provided in the display area.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the display panel shown in FIG.
  • FIG. 3 is a cross-sectional view showing a schematic configuration of the counter substrate shown in FIG.
  • FIG. 4A is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG. 4B is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 5 is a diagram showing an example of an equivalent circuit of the gate driver shown in FIG. 4B.
  • FIG. 6A is a schematic diagram illustrating an arrangement example in the display area of the gate driver illustrated in FIG. 4B.
  • FIG. 6B is a schematic diagram illustrating an arrangement example in the display area of the gate driver illustrated in FIG. 4B.
  • FIG. 6C is a schematic diagram illustrating an arrangement example in the display area of the gate driver illustrated in FIG. 4B.
  • FIG. 7 is an enlarged plan view of the pixel region where the TFT-A shown in FIG. 6B is formed.
  • FIG. 8A is a schematic view of a cross section of the TFT-PIX portion in FIG. 7 taken along the line II.
  • FIG. 8B is a schematic view of a cross section of the contact portion CH1 in FIG. 7 cut along the line II-II.
  • FIG. 8C is a schematic cross-sectional view of the TFT-A portion in FIG. 7 cut along the line III-III.
  • FIG. 8D is a schematic view of a cross section of the contact portion CH2 in FIG. 7 cut along line IV-IV.
  • FIG. 9A is an enlarged plan view of the pixel region 204R shown in FIG. 6B.
  • FIG. 9B is an enlarged plan view of the pixel region 205R shown in FIG. 6B.
  • FIG. 9C is an enlarged plan view of the pixel region 203R shown in FIG. 6A.
  • FIG. 9D is an enlarged plan view of the pixel region 205B shown in FIG. 6C.
  • FIG. 9E is an enlarged plan view of the pixel region 203B shown in FIG. 6B.
  • FIG. 9F is an enlarged plan view of the pixel regions 201B and 202R shown in FIG. 6A.
  • FIG. 10 is a timing chart when the gate driver shown in FIG. 5 scans the gate line.
  • FIG. 11 is a schematic diagram showing a simplified schematic configuration of the active matrix substrate shown in FIG. 4B.
  • FIG. 12 is an enlarged schematic view of a part of the active matrix substrate shown in FIG.
  • FIG. 13 is a diagram illustrating a change in the aperture ratio between the gate driver installation region and the gate driver non-installation region.
  • FIG. 14 is a diagram illustrating the relationship between the difference in aperture ratio between the gate driver installation region and the gate driver non-installation region and the width of the adjustment region.
  • FIG. 15A is a diagram illustrating pixel areas of the areas S1 and S5 shown in FIG.
  • FIG. 15B is a diagram illustrating pixel areas of the areas S2 and S4 shown in FIG.
  • FIG. 15A is a diagram illustrating pixel areas of the areas S1 and S5 shown in FIG.
  • FIG. 15B is a diagram illustrating pixel areas of the areas S2 and S4 shown
  • FIG. 15C is a diagram illustrating a pixel region of the region S3 illustrated in FIG.
  • FIG. 16 is a diagram for explaining a light shielding region of a part of the pixel region of the gate driver non-installation region in the second embodiment.
  • FIG. 17A is a diagram illustrating pixel regions of the regions S1 and S5 illustrated in FIG. 12 in the second embodiment.
  • FIG. 17B is a diagram illustrating pixel areas of the areas S2 and S4 illustrated in FIG. 12 in the second embodiment.
  • FIG. 18 is a schematic diagram showing a schematic configuration of an active matrix substrate in the third embodiment.
  • FIG. 19 is a schematic diagram illustrating a configuration of a backlight according to the third embodiment.
  • FIG. 20 is a diagram showing a luminance change in the display area of the backlight shown in FIG.
  • FIG. 21 is a diagram illustrating the relationship between the difference in aperture ratio between the gate driver installation region and the gate driver non-installation region and the width of the adjustment region in the third embodiment.
  • a display panel is a display panel including an active matrix substrate including a wiring including a plurality of gate lines and a plurality of source lines, an active matrix substrate, and a counter substrate.
  • the active matrix substrate is provided for each of the gate lines in the display area, and includes a drive circuit that switches the gate line to a selected or non-selected state.
  • the installation area in which the drive circuit is provided and the drive circuit include An opening ratio adjusting member that changes the opening ratio in the non-installation area in a stepwise manner is provided in the non-installation area so that the luminance difference from the non-installation area not provided is small (first configuration).
  • each of the plurality of gate lines is switched to the selected state or the non-selected state by the driving circuit provided in the display region.
  • the non-installation area includes an aperture ratio adjusting member that changes the aperture ratio in a stepwise manner so that a luminance difference between the installation area and the non-installation area becomes small. Therefore, in the case where the drive circuit is provided in the display area, the luminance difference due to the difference in the aperture ratio in the display area is reduced and the display unevenness can be reduced as compared to the case where the aperture ratio adjusting member is not provided in the non-installation area. it can.
  • a second configuration is the first configuration according to the first configuration, wherein the aperture ratio adjusting member is an adjustment wiring, and the aperture ratio decreases in the non-installation area so as to approach the installation area in the non-installation area. Adjustment wiring may be provided.
  • the adjustment wiring is provided so that the aperture ratio decreases as the distance from the installation area approaches the installation area, the luminance difference between the installation area and the non-installation area does not change abruptly. , Display unevenness can be reduced.
  • the adjustment wiring is formed of the same member as any of the wirings, and is formed at the same time as the wiring is formed on the active matrix substrate. It may be that.
  • the adjustment wiring is simultaneously formed in the process of forming any wiring on the active matrix substrate. Therefore, the active matrix substrate can be manufactured without increasing the number of steps for providing the adjustment wiring.
  • the counter substrate includes a black matrix
  • the aperture ratio adjusting member is the black matrix
  • the black matrix approaches the installation region in the non-installation region. It is good also as being formed in the said opposing substrate formed in the said opposing substrate so that an aperture ratio may become so small.
  • the black matrix is formed on the counter substrate so that the aperture ratio decreases as it approaches the installation area in the non-installation area.
  • the closer to the installation area in the non-installation area the larger the area shielded by the black matrix. Therefore, the luminance difference between the installation area and the non-installation area does not change abruptly, and display unevenness can be reduced.
  • the counter substrate further includes a color filter
  • the display region includes a pixel including a plurality of sub-pixels
  • the driving circuit Is arranged in a sub-pixel corresponding to one of the plurality of colors in the installation area, and the sub-pixel provided with the driving circuit is another sub-pixel in the pixel including the sub-pixel. It may be configured to be larger than the pixel, and the sub-pixels of the pixel in the non-installation area may be configured to have substantially the same size.
  • the sub-pixel in which the drive circuit is arranged is configured to be larger than the sub-pixels of other colors.
  • each sub-pixel in the non-installation area is configured to have substantially the same size.
  • the drive circuit can be arranged by configuring the size of one color sub-pixel in the installation region to be larger than that of the other sub-pixels.
  • a display device includes a display panel having any one of the first to fifth configurations, and a luminance between the installation region and the non-installation region from the active matrix substrate side of the display panel. And an irradiating unit that irradiates light so as to reduce the difference (sixth configuration).
  • the aperture ratio adjusting member that changes the aperture ratio in stages is provided in the non-installation area so that the luminance difference between the installation area and the non-installation area of the drive circuit is small, and the irradiation is performed. Light is emitted from the part.
  • region is reduced more, the brightness
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, a power supply 5, and a backlight unit 6.
  • the display panel 2 is electrically connected to a source driver 3 formed on a flexible substrate.
  • the display control circuit 4 is electrically connected to the display panel 2, the source driver 3, and the power source 5.
  • the display control circuit 4 outputs control signals to the source driver 3 and a drive circuit (hereinafter referred to as a gate driver) formed on the display panel 2.
  • a gate driver a drive circuit formed on the display panel 2.
  • the control signal includes a reset signal (CLR) for displaying an image on the display panel 2, a clock signal (CKA, CKB), a data signal, and the like.
  • the power supply 5 is electrically connected to the display panel 2, the source driver 3, the display control circuit 4, and the backlight unit 6, and supplies a power supply voltage signal to each.
  • the backlight unit 6 includes a backlight having a light source and an inverter (none of which is shown) for driving the backlight.
  • the backlight is, for example, an edge light type backlight.
  • the backlight is provided below the display panel 2 and irradiates light with a predetermined luminance so that the luminance of the backlight in the display area becomes substantially uniform.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the display panel 2 shown in FIG.
  • the display panel 2 includes an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • the display panel 2 includes polarizing plates 21a and 21b on the lower surface side of the active matrix substrate 20a and the upper surface side of the counter substrate 20b.
  • FIG. 3 is a schematic diagram showing a cross section of the counter substrate 20b shown in FIG.
  • the counter substrate 20b is formed on the glass substrate 10 with a black matrix BM that shields light from areas other than the openings of the pixel area of the active matrix substrate 20a described later.
  • a black matrix BM that shields light from areas other than the openings of the pixel area of the active matrix substrate 20a described later.
  • On the black matrix BM three color filters 101 of red (R), green (G), and blue (B) are formed.
  • An overcoat layer 102 is formed on the color filter 101, and a common electrode 103 made of a transparent conductive film such as ITO is formed on the overcoat layer 102.
  • FIG. 4A is a top view showing a schematic configuration of the active matrix substrate 20a.
  • a plurality of gate lines 13G 13G (1) to 13G (n)
  • gate lines 13G 13G (1) to 13G (n)
  • a plurality of source lines 15S are formed so as to intersect with the gate line 13G group.
  • a region surrounded by the gate line 13G and the source line 15S is a sub-pixel region corresponding to one of RGB colors of the color filter 101 in the counter substrate 20b.
  • One pixel is composed of RGB sub-pixel regions.
  • FIG. 4B is a top view showing a schematic configuration of each part connected to the active matrix substrate 20a, omitting the illustration of the source line 15S in the active matrix substrate 20a shown in FIG. 4A.
  • a terminal portion 12g is formed outside the display area on the side where the source driver 3 is provided.
  • the terminal portion 12g is connected to the display control circuit 4 and the power source 5.
  • the terminal unit 12g receives signals such as control signals (CKA, CKB) and power supply voltage signals output from the display control circuit 4 and the power supply 5.
  • Signals such as control signals (CKA, CKB) and power supply voltage signals input to the terminal portion 12g are supplied to the gate driver groups 11A, 11B, 11C, 11D through the wiring 15L1.
  • the gate driver groups 11A, 11B, 11C, and 11D each include gate drivers provided in the same column in the display area.
  • gate drivers 11 when the gate drivers of these gate driver groups are not distinguished, they are referred to as gate drivers 11.
  • four gate drivers 11 are connected to one gate line 13G.
  • the gate driver 11 is provided between the gate lines 13G.
  • the gate driver 11 is connected to another gate driver 11 arranged in the same column via a wiring 15L1.
  • the gate driver 11 receives a signal supplied from the terminal portion 12g via the wiring 15L1.
  • a voltage signal indicating one of the selected state and the non-selected state is output to the connected gate line 13G, and the voltage signal is output to the next-stage gate line 13G.
  • a voltage signal corresponding to each of a selected state and a non-selected state may be referred to as a scanning signal.
  • the state in which the gate line 13G is selected is referred to as driving of the gate line 13G.
  • the gate drivers 11 connected to the same gate line 13G are synchronized, and one gate line 13G is simultaneously driven by a scanning signal output from these gate drivers 11.
  • a plurality of gate drivers 11 are connected to the gate line 13G at substantially equal intervals with respect to one gate line 13G.
  • a terminal portion 12s for connecting the source driver 3 and the source line 15S is formed outside the display area on the side where the source driver 3 is provided. .
  • the source driver 3 outputs a data signal to the source line 15S according to the control signal input from the display control circuit 4.
  • FIG. 5 is a diagram showing an example of an equivalent circuit of the gate driver 11 disposed between the gate line 13G (n ⁇ 1) and the gate line 13G (n ⁇ 2) and driving the gate line 13G (n ⁇ 1). is there.
  • the gate driver 11 includes TFT-A to TFT-J configured with thin film transistors (TFTs) as switching elements, a capacitor Cbst, terminals 111 to 120, and a low-level power source. And a terminal group to which a voltage signal is input.
  • TFTs thin film transistors
  • the terminals 111 and 112 receive the set signal (S) via the previous gate line 13G (n-2).
  • the terminals 111 and 112 of the gate driver 11 connected to the gate line 13G (1) receive the gate start pulse signal (S) output from the display control circuit 4.
  • Terminals 113 to 115 receive a reset signal (CLR) output from the display control circuit 4.
  • the terminals 116 and 117 receive an input clock signal (CKA).
  • the terminals 118 and 119 receive an input clock signal (CKB).
  • the terminal 120 outputs a set signal (OUT) to the subsequent gate line 13G.
  • the clock signal (CKA) and the clock signal (CKB) are two-phase clock signals whose phases are inverted every horizontal scanning period (see FIG. 10).
  • FIG. 5 illustrates the gate driver 11 that drives the gate line 13G (n ⁇ 1).
  • the terminals 116 and 117 are clock signals.
  • (CKB) is received, and the terminals 118 and 119 of the gate driver 11 receive the clock signal (CKA). That is, the terminals 116 and 117 and the terminals 118 and 119 of each gate driver 11 receive a clock signal having a phase opposite to that of the clock signal received by the gate driver 11 in the adjacent row.
  • a wiring in which the source terminal of TFT-B, the drain terminal of TFT-A, the source terminal of TFT-C, and the gate terminal of TFT-F are connected is referred to as netA.
  • a wiring connecting the gate terminal of the TFT-C, the source terminal of the TFT-G, the drain terminal of the TFT-H, the source terminal of the TFT-I, and the source terminal of the TFT-J is denoted by netB. Called.
  • TFT-A is configured by connecting two TFTs (A1, A2) in series. Each gate terminal of the TFT-A is connected to the terminal 113, the drain terminal of A1 is connected to netA, and the source terminal of A2 is connected to the power supply voltage terminal VSS.
  • TFT-B is configured by connecting two TFTs (B1, B2) in series. Each gate terminal of TFT-B and the drain terminal of B1 are connected to terminal 111 (diode connection), and the source terminal of B2 is connected to netA.
  • TFT-C is configured by connecting two TFTs (C1, C2) in series. Each gate terminal of the TFT-C is connected to netB, the drain terminal of C1 is connected to netA, and the source terminal of C2 is connected to the power supply voltage terminal VSS.
  • the capacitor Cbst has one electrode connected to the netA and the other electrode connected to the terminal 120.
  • the TFT-D has a gate terminal connected to the terminal 118, a drain terminal connected to the terminal 120, and a source terminal connected to the power supply voltage terminal VSS.
  • the TFT-E has a gate terminal connected to the terminal 114, a drain terminal connected to the terminal 120, and a source terminal connected to the power supply voltage terminal VSS.
  • the TFT-F has a gate terminal connected to the netA, a drain terminal connected to the terminal 116, and a source terminal connected to the output terminal 120.
  • TFT-G is configured by connecting two TFTs (G1, G2) in series. Each gate terminal of TFT-G and the drain terminal of G1 are connected to terminal 119 (diode connection), and the source terminal of G2 is connected to netB.
  • TFT-H has a gate terminal connected to terminal 117, a drain terminal connected to netB, and a source terminal connected to power supply voltage terminal VSS.
  • TFT-I has a gate terminal connected to terminal 115, a drain terminal connected to netB, and a source terminal connected to power supply voltage terminal VSS.
  • the TFT-J has a gate terminal connected to the terminal 112, a drain terminal connected to the netB, and a source terminal connected to the power supply voltage terminal VSS.
  • FIG. 6A to 6C are arranged between the gate line 13G (n) and the gate line 13G (n-1) and between the gate line 13G (n-1) and the gate line 13G (n-2).
  • 2 is a diagram illustrating an arrangement example of one gate driver 11.
  • FIG. 6A to 6C for convenience, the pixel regions 211R to 217B between the gate line 13G (n) and the gate line 13G (n-1), the gate line 13G (n-1), and the gate line 13G (n-2).
  • the pixel regions 201R to 207B are separated from each other, but are actually overlapped on the gate line 13G (n-1), and the upper and lower pixel regions are continuous. Note that R, G, and B included in the reference numerals indicating the pixel regions indicate the colors of the color filter 101 formed on the counter substrate 20b.
  • pixel regions 211R to 217B (hereinafter referred to as upper pixel regions) and pixel regions 201R to 207B (hereinafter referred to as lower pixel regions) include source lines 15S and gate lines 13G.
  • a TFT for displaying an image (hereinafter referred to as TFT-PIX) is formed in the vicinity where the two intersect.
  • elements (TFT-A to TFT-J, capacitor cbst) constituting one gate driver 11 are arranged in a distributed manner.
  • switching elements (TFT-A, C to F, H to J, Cbst) for receiving any one of a clock signal (CKA, CKB), a reset signal (CLR), and a power supply voltage signal are arranged.
  • Wiring 15L1 for supplying these signals is formed in the pixel region.
  • the wiring 15L1 is formed over the upper pixel region and the lower pixel region so as to be substantially parallel to the source line 15S.
  • netA and netB wirings 13N are formed in the upper pixel region and the lower pixel region.
  • elements TFT-A to C, F, G to J, Cbst connected to netA and netB are arranged so as to be substantially parallel to the gate line 13G in the upper pixel region and the lower pixel region. Formed over the pixel region.
  • the clock signals supplied to the TFT-D, TFT-F, TFT-H, and TFT-G are supplied to the TFTs of the gate drivers 11 in adjacent rows. They are arranged so as to be opposite in phase to the clock signals supplied to each. That is, TFT-D, TFT-F, TFT-H, and TFT-G are arranged in a pixel region that is shifted in the horizontal direction from the pixel region in which these TFTs in adjacent rows are formed.
  • the TFT-D in the upper pixel area is formed in the pixel areas 211R and 211G, whereas the TFT-D in the lower pixel area has the pixel areas 201B and 202R. Is formed.
  • the TFT-F in the upper pixel region is formed in the pixel region 213G, while the TFT-F in the lower pixel region is formed in the pixel region 203R.
  • the upper pixel area TFT-H is formed in the pixel areas 215G and 215B, whereas the lower pixel area TFT-H is formed in the pixel areas 206R and 206G. Yes.
  • the TFT-G in the upper pixel region is formed in the pixel region 216G, while the TFT-G in the lower pixel region is formed in the pixel region 205B.
  • the clock signal (CKA) is supplied to the TFT-D in the upper pixel area, and the clock signal (CKA) having a phase opposite to that of the clock signal (CKA) is supplied to the TFT-D in the lower pixel area.
  • CKB is supplied.
  • clock signals (CKA or CKB) having opposite phases are supplied to the upper pixel region and the lower pixel region.
  • the TFT-B and TFT-J in the upper pixel region are connected to the gate line 13G (n-1), and the TFT-B and TFT-J in the lower pixel region are connected to the gate line 13G (n-2). It is connected.
  • the TFT-D and TFT-F in the upper pixel region are connected to the gate line 13G (n), and the TFT-D and TFT-F in the lower pixel region are connected to the gate line 13G (n-1). Yes.
  • the gate driver 11 disposed in the lower pixel region receives the set signal (S) via the gate line 13G (n-2), outputs the set signal (S) to the gate line 13G (n), and outputs the set signal (S). (N-1) is driven.
  • the gate driver 11 disposed in the upper pixel region receives the set signal (S) via the gate line 13G (n ⁇ 1), outputs the set signal (S) to the gate line 13G (n + 1), and outputs the gate signal 13G. (N) is driven.
  • FIG. 7 is an enlarged plan view of the pixel regions 204G and 204B where the TFT-A shown in FIG. 6B is formed. Since TFT-A and TFT-H, I, and J are configured using two pixel regions and have a common connection method, description will be made using TFT-A.
  • a region BM indicated by a two-dot chain line is a region that is shielded from light by the black matrix BM of the counter substrate 20b (hereinafter referred to as a light shielding region BM).
  • the light shielding region BM includes a region where the gate line 13G, each element constituting the gate driver 11, and the source line 15S are formed.
  • an image display TFT-PIX is formed in the vicinity where the gate line 13G and the source line 15S intersect.
  • the TFT-PIX and the pixel electrode 17 are connected at the contact portion CH1.
  • a wiring 15L1 is formed so as to be substantially parallel to the source line 15S and cross the gate line 13G.
  • a power supply voltage signal (VSS) is supplied to the wiring 15L1 in the pixel region 204G, and a reset signal (CLR) is supplied to the wiring 15L1 in the pixel region 204B.
  • the gate terminal 13g of the TFT-A is formed from the pixel region 204B to the pixel region 204G.
  • a wiring 13N is formed so as to intersect the source line 15S and the wiring 15L1 and substantially parallel to the gate line 13G.
  • the wiring 13N is the above-described netA and netB wiring.
  • the TFT-A is connected to the wiring 15L1 at the contact portion CH2 in the pixel region 204B, and is connected to the wiring 13N at the contact portion CH2 in the pixel region 204G.
  • the shield layer 16 is formed between the pixel electrode 17, the TFT-A, and the wirings 13N and 15L1.
  • FIG. 8A shows a cross-sectional view of the TFT-PIX portion in FIG. 7 cut along line II
  • FIG. 8B shows a cross-sectional view of the contact portion CH1 cut along line II-II
  • FIG. 8C shows a cross-sectional view of the TFT-A portion taken along line III-III in FIG. 7, and
  • FIG. 8D shows a cross-sectional view of the contact portion CH2 cut along line IV-IV.
  • the gate wiring layer 13 is formed on the substrate 20, whereby the gate line 13G, the gate terminal 13g of the TFT-A, and the wiring 13N are formed at the same time.
  • the portion where the TFT-PIX is formed and the portion where the TFT-A is formed are made of an oxide semiconductor through a gate insulating film 21.
  • a semiconductor layer 14 is formed.
  • a source wiring layer 15 is formed on the substrate 20 on which the semiconductor layer 14 is formed so as to be separated from the upper portion of the semiconductor layer 14. By forming the source wiring layer 15, as shown in FIGS.
  • the wiring 15L1 is formed at the same time.
  • a contact hole H2 penetrating to the surface of the gate layer 13 is formed in the gate insulating film 21.
  • the source wiring layer 15 (15L1) is formed on the gate insulating film 21 so as to be in contact with the gate wiring layer 13 (13g) in the contact hole H2.
  • the gate terminal 13g of the TFT-A and the wiring 15L1 are connected in the contact portion CH2 of the pixel region 204B.
  • the drain terminal 15sd1 on the A1 side of the TFT-A constituted by the source wiring layer 15 and the wiring 13N constituted by the gate wiring layer 13 are connected.
  • the TFT-A is connected to the netA, and a reset signal (CLR) is supplied via the wiring 15L1.
  • CLR reset signal
  • a protective layer 22 and a protective layer 23 are laminated on the source wiring layer 15 so as to cover the source wiring layer 15.
  • the protective layer 22 is composed of an inorganic insulating film such as SiO 2.
  • the protective layer 23 is composed of an organic insulating film such as a positive photosensitive resin film.
  • a shield layer 16 is formed on the protective layer 23.
  • the shield layer 16 is made of a transparent conductive film such as ITO.
  • An interlayer insulating layer 24 made of an inorganic insulating film such as SiO 2 is formed on the shield layer 16.
  • a pixel electrode 17 made of a transparent conductive film such as ITO is formed on the interlayer insulating layer 24 as shown in FIGS. 8C and 8D.
  • a contact hole H1 penetrating the interlayer insulating layer 24, the shield layer 16, and the protective layers 22 and 23 is formed above the drain terminal 15D of the TFT-PIX.
  • the pixel electrode 17 is formed in the upper layer of the interlayer insulating layer 24 so as to be in contact with the drain terminal 15D in the contact hole H1.
  • a capacitor Cs is formed between the pixel electrode 17 and the shield layer 16, and the potential of the pixel electrode 17 is stabilized by the capacitor Cs.
  • the TFT-A, the wiring 13N connected to the TFT-A, and the wiring 15L1 are formed over the two pixel regions, so that the aperture ratio is reduced as compared with the case where the TFT-A is formed in one pixel region. It is suppressed. Further, since the shield layer 16 is formed between the pixel electrode 17, the TFT-A, the wiring 13N, and the wiring 15L1, interference between the TFT-A and the pixel electrode 17 is reduced.
  • FIG. 9A is an enlarged plan view of the pixel region 204R shown in FIG. 6B.
  • the TFT-PIX and the pixel electrode 17 are connected to the pixel region 204R in the contact portion CH1, similarly to the pixel region 204G described above.
  • the source wiring layer 15 forms a source-drain terminal 15sd (including 15sd1 and 15sd2) of the TFT-B.
  • the gate wiring layer 13 By forming the gate wiring layer 13, the gate terminal 13g of the TFT-B, the gate line 13G (n-2), and the wiring 13N are formed at the same time.
  • the drain terminal 15sd1 on the B1 side is formed so as to cross the gate line 13G (n-2) and the wiring 13N.
  • a contact hole H2 for connecting the gate wiring layer 13 and the source wiring layer 15 is formed in the gate insulating film 21 as in the contact portion CH2.
  • the drain terminal 15sd1 is connected to the gate line 13G (n-2) at the contact portion CH3, and is connected to the gate terminal 13g at the contact portion CH4.
  • the source terminal 15sd2 on the B2 side is connected to the wiring 13N at the contact portion CH2.
  • the TFT-B is connected to the netA and receives the set signal (S) via the gate line 13G (n-2).
  • FIG. 9B is an enlarged plan view of the pixel region 205R shown in FIG. 6B.
  • the TFT-PIX and the pixel electrode 17 are connected to the pixel region 205R in the contact portion CH1, similarly to the pixel regions 204G and 204B described above.
  • the gate wiring layer 13 the gate terminal 13g of the TFT-C, the gate line 13G and the wiring 13N (13Na, 13Nb) are formed at the same time.
  • the source-drain terminal 15sd (including 15sd1 and 15sd2) of the TFT-C and the wiring 15L1 are formed at the same time.
  • the drain terminal 15sd1 on the C1 side and the wiring 13Na are connected.
  • the TFT-C is connected to netA by a wiring 13Na and connected to netB by a wiring 13Nb.
  • the TFT-C is supplied with a power supply voltage signal (VSS) via the wiring 15L1.
  • VSS power supply voltage signal
  • FIG. 9C is an enlarged plan view of the pixel region 203R shown in FIG. 6A.
  • the TFT-PIX and the pixel electrode 17 are connected to the pixel region 203R in the contact portion CH1, similarly to the pixel regions 204G and 204B.
  • the gate wiring layer 13 the gate terminal 13g of the TFT-C, the gate line 13G, and the wiring 13N are formed at the same time.
  • the source wiring layer 15 By forming the source wiring layer 15, the source terminal 15s and drain terminal 15d of the TFT-F and the wiring 15L1 are simultaneously formed.
  • a contact hole H2 for connecting the gate wiring layer 13 and the source wiring layer 15 is formed in the same manner as the contact portion CH2 described above.
  • the source terminal 15s of the TFT-F and the gate line 13G (n-1) are connected, and the gate terminal of the TFT-F is connected to netA.
  • a clock signal (CKA) is supplied to the drain terminal of the TFT-F through the wiring 15L1.
  • the TFT-F outputs a scanning signal to the gate line 13G (n ⁇ 1) through the contact part CH5.
  • FIG. 9D is an enlarged plan view of the pixel region 205B shown in FIG. 6C.
  • the pixel area 205B is connected to the TFT-PIX and the pixel electrode 17 at the contact portion CH1, as in the pixel areas 204G and 204B.
  • the gate wiring layer 13 the gate terminal 13g of the TFT-G, the gate line 13G, and the wiring 13N are formed.
  • the source wiring layer 15 the source-drain terminal 15sd (including 15sd1 and 15sd2) of the TFT-G and the wiring 15L1 are formed.
  • the source terminal 15sd2 on the G2 side of the TFT-G is connected to the wiring 13N.
  • the gate terminal 13g of the TFT-G is connected to the drain terminal 15sd1 on the G1 side and the wiring 15L1 in the contact portion CH4. Thereby, the TFT-G is connected to the netB, and the clock signal (CKB) is supplied through the wiring 15L1.
  • FIG. 9E is an enlarged plan view of the pixel region 203B shown in FIG. 6B.
  • the TFT-PIX and the pixel electrode 17 are connected to the pixel region 203B at the contact portion CH1.
  • the formation of the gate wiring layer 13 forms one electrode 13c constituting the capacitor Cbst, the gate line 13G, and the wiring 13N.
  • the source wiring layer 15 By forming the source wiring layer 15, the other electrode 15c of the capacitor Cbst, the connection portion 15Lc, and the wiring 15L2 are formed. As shown in FIG.
  • the connection portion 15Lc has substantially the same width as the wiring 13N, is formed to extend from the electrode 15c to the contact portion CH2, and is connected to the wiring 13N at the contact portion CH2. Further, the wiring 15L2 is formed to extend from the end of the connection portion 15Lc on the contact portion CH2 side to the vicinity of the contact portion CH1. In the present embodiment, by forming the wiring 15L2, the aperture ratio of the pixel region in which the capacitor Cbst is formed and the aperture ratio of the pixel region in which other elements are formed are matched. In the contact portion CH2, the electrode 15c is connected to the wiring 13N by the connection portion 15Lc. Thereby, the capacitor Cbst is connected to netA.
  • TFT-D Next, a method for connecting TFT-D and TFT-E will be described.
  • the gate terminal 13g is formed over two adjacent pixel regions, and the wiring 15L1 formed in one pixel region is connected to the gate terminal 13g.
  • the connection method of the TFT-D will be described below. .
  • FIG. 9F is an enlarged plan view of the pixel areas 201B and 202R shown in FIG. 6A.
  • the source terminal 15s and the drain terminal 15d of the TFT-D and the wiring 15L1 are formed by the source wiring layer 15 as in the pixel areas 204G and 204B described above.
  • the drain terminal 15d is connected to the gate line 13G (n ⁇ 1) at the contact portion CH5 in the pixel region 201R.
  • the TFT-D is supplied with the power supply voltage signal (VSS) and the clock signal (CKA) via the wiring 15L1 in the pixel regions 201B and 202R, and drives the gate line 13G (n ⁇ 1) via the contact portion CH5.
  • a set signal is output to the gate line 13G (n).
  • the above is the configuration of the gate driver 11 and the connection example of each element constituting the gate driver 11. Note that the description of the pixel regions where the TFT-B to TFT-E, TFT-F, TFT-G, capacitor Cbst, and TFT-D are formed is omitted, but as with the pixel region where the TFT-A is formed, these are omitted. Also in the pixel region, protective layers 22 and 23, a shield layer 16, an interlayer insulating film 24, and a pixel electrode 17 are stacked on the source wiring layer 15.
  • FIG. 10 is a timing chart when the gate driver 11 scans the gate line 13G.
  • a period from t3 to t4 is a period in which the gate line 13G (n) is selected.
  • a clock signal (CKA) and a clock signal (CKB) supplied from the display control circuit 4 and whose phases are inverted every horizontal scanning period are input to the gate driver 11 via terminals 116 to 119.
  • a reset signal (CLR) that is at a H (High) level for a certain period every vertical scanning period is sent from the display control circuit 4 to the gate driver 11 via the terminals 113 to 115. Entered.
  • the reset signal (CLR) is input, the netA, netB, and gate line 13G transition to the L (Low) level.
  • the L level clock signal (CKA) is input to the terminals 116 and 117, and the H level clock signal (CKB) is input to the terminals 118 and 119.
  • TFT-G is turned on and TFT-H is turned off, so that netB is charged to the H level.
  • TFT-C and TFT-D are turned on and TFT-F is turned off, netA is charged to the L level power supply voltage (VSS), and the L level potential is output from the terminal 120.
  • the clock signal (CKA) is at the L level and the clock signal (CKB) is at the H level, and the set signal (S) is input to the terminals 111 and 112 via the gate line 13G (n-1).
  • TFT-B is turned on, and netA is charged to the H level.
  • TFT-J is turned on
  • TFT-G is turned on
  • TFT-H is turned off
  • netB is maintained at the L level.
  • TFT-C and TFT-F are turned off, the potential of netA is maintained without being lowered.
  • an L level potential is output from the terminal 120.
  • the TFT-F is turned on and the TFT-D is turned off. Since the capacitor Cbst is provided between the netA and the terminal 120, the netA is charged to a potential higher than the H level of the clock signal (CKA) as the potential of the terminal 116 of the TFT-F increases.
  • the potential of the netB is maintained at the L level. Since the TFT-C is in an off state, the potential of netA does not drop, and the H level potential of the clock signal (CKA) is output from the terminal 120.
  • the gate line 13G (n) connected to the terminal 120 is charged to the H level and is in a selected state.
  • the gate line 13 is selected.
  • the liquid crystal display device 1 displays an image on the display panel 2 by sequentially scanning the gate line 13G by the gate driver 11 connected to the gate line 13G and supplying a data signal to the source line 15S by the source driver 3.
  • FIG. 11 is a simplified schematic diagram of the active matrix substrate 20a shown in FIG. 4B.
  • a broken line frame 200 in FIG. 11 indicates a boundary between the display area and the outside of the display area.
  • one gate driver 11 is formed over a plurality of pixels in the same row.
  • the gate driver installation region of each gate driver 11 in the gate driver group has the same width in the x-axis direction.
  • a pixel region in which an element constituting one gate driver 11 and a wiring 15L1 to which a control signal is supplied is arranged is referred to as a gate driver installation area.
  • the gate driver installation area of the gate driver group 11A and the gate driver installation area of the gate driver group 11B are separated by a certain distance L.
  • the gate driver installation area of the gate driver group 11B and the gate driver installation area of the gate driver group 11C are separated by a certain distance L.
  • the distance between the gate driver installation areas is constant, but the distance between the gate driver installation areas may not be constant.
  • FIG. 12 is an enlarged view of a portion where the gate driver group 11B and the gate driver group 11C shown in FIG. 11 are arranged.
  • a region between the gate driver group 11B and the gate driver group 11C is a gate driver non-installation region.
  • the elements constituting the gate driver 11 and the wiring 15L1 are provided in the gate driver installation region of the gate driver group 11B and the gate driver group 11C. Therefore, the aperture ratio of the gate driver installation region is higher than that of the gate driver non-installation region. It is low. If the difference in aperture ratio between the gate driver installation region and the gate driver non-installation region is large, a luminance difference that can be seen by human eyes is generated, resulting in display unevenness.
  • the aperture ratio of the gate driver non-installation area is changed stepwise. Adjust the aperture ratio. Specifically, in order to adjust the aperture ratio in a part of the pixel area (hereinafter referred to as an adjustment area) in the gate driver non-installation area according to the difference in aperture ratio between the gate driver installation area and the gate driver non-installation area. Adjustment wiring (aperture ratio adjusting member) is provided.
  • FIG. 13 is a diagram illustrating a change in the aperture ratio in the gate driver non-installation region when the aperture ratio in the gate driver non-installation region is adjusted.
  • the slope of the change in the aperture ratio of the adjustment area in the non-installation area of the gate driver (first-order differential of the aperture ratio) is maximum at a substantially intermediate position P0 of the adjustment area.
  • the slope of the change in the aperture ratio is minimum in the vicinity P1 of the gate driver installation area and in the vicinity P2 of the area where the aperture ratio is not adjusted (hereinafter referred to as the non-adjustment area) in the gate driver non-installation area.
  • the inclination of the change in the aperture ratio is determined according to the difference in aperture ratio between the gate driver installation area and the gate driver non-installation area and the width of the adjustment area.
  • FIG. 14 is a diagram showing the relationship between the difference in aperture ratio and the width of the adjustment region.
  • the width of the adjustment region is desirably about 60 mm, and when it is 20%, 110 mm. Degree is desirable. In other words, it is desirable that the width of the adjustment region be increased as the difference in aperture ratio between the gate driver installation region and the gate driver non-installation region increases.
  • the areas S1 and S2 and the areas S4 and S5 are the adjustment areas, and the area S3 is the non-adjustment area. The case of adjusting will be described.
  • FIG. 15A is a schematic view illustrating a partial pixel region in the regions S1 and S5 illustrated in FIG. In FIG. 15A, the light shielding region BM is not shown.
  • the adjustment wiring 15L3 substantially parallel to the source line 15S is formed in the pixel regions of the regions S1 and S5.
  • the adjustment wiring 15L3 is formed at the same time as the source wiring layer 15 is formed, like the wiring 15L1.
  • the wiring 15L3 is located substantially at the center of the width in the x-axis direction of the pixel region, and is formed across the upper and lower (y-axis direction) pixel regions.
  • the adjustment wiring 15L3 has a length of the width ly1 in the y-axis direction in the pixel region. Accordingly, the aperture ratio of the pixel regions in the regions S1 and S5 is lowered by the adjustment wiring 15L3 as compared with the case where the adjustment wiring 15L3 is not provided.
  • FIG. 15B is a schematic view illustrating a part of the pixel regions in the regions S2 and S4 illustrated in FIG. In FIG. 15B, illustration of the light shielding region BM is omitted.
  • the adjustment wiring 15L4 substantially parallel to the source line 15S is formed in the pixel regions of the regions S2 and S4.
  • the adjustment wiring 15L4 is formed at the same time as the source wiring layer 15 is formed, like the adjustment wiring 15L3.
  • the adjustment wiring 15L4 is located at the approximate center of the width in the x-axis direction of each pixel region and is formed so as to straddle the upper and lower (y-axis direction) pixel regions.
  • the length is Ly2, which is shorter than the adjustment wiring 15L3.
  • the adjustment wiring 15L4 and the adjustment wiring 15L3 have substantially the same width in the x-axis direction. Accordingly, in the pixel regions in the regions S2 and S4, the aperture ratio is decreased by the adjustment wiring 15L4 as compared with the case where the adjustment wiring 15L4 is not provided, but the aperture ratio is higher than that in the regions S1 and S5.
  • the adjustment wiring 15L3 and the adjustment wiring 15L4 have substantially the same width in the x-axis direction and different lengths in the y-axis direction.
  • the aperture ratio shown in FIG. As long as the widths and lengths of the adjustment wirings 15L3 and 15L4 are set, the present invention is not limited to this.
  • FIG. 15C is a schematic view illustrating a part of the pixel region in the region S3 illustrated in FIG.
  • the light shielding region BM is not shown.
  • the adjustment wiring is not provided in the pixel region of the region S3. Accordingly, in the display area, the aperture ratio of the pixel area in the area S3 is the maximum (Kmax) in the display area.
  • the adjustment of the aperture ratio in the gate driver non-installation region between the gate driver group 11B and the gate driver group 11C has been described, but in FIG. 11, the gate between the gate driver group 11A and the gate driver group 11B.
  • the adjustment wirings 15L3 and 15L4 are respectively provided as described above.
  • the gate driver is not installed between the boundary 200 between the gate driver installation area of the gate driver group 11A and the outside of the display area and between the gate driver installation area of the gate driver group 11D and the boundary 200 between the outside of the display area.
  • the adjustment wiring is provided based on the curve representing the change in the aperture ratio shown in FIG.
  • adjustment wiring is provided in the regions S1 and S2 and the regions S4 and S5, and the aperture ratio changes in three stages in the gate driver non-installation region.
  • the adjustment area in the gate driver non-installation area may be divided so that the aperture ratio in the area changes, and the ratio of the adjustment wiring in the pixel area may be set for each divided area.
  • adjustment wiring is provided in part of the gate driver non-installation area so that the aperture ratio of the gate driver non-installation area changes smoothly to the gate driver installation area as it approaches the gate driver installation area. It only has to be.
  • adjustment wiring is provided in a part of the pixel area of the gate driver non-installation area at a ratio corresponding to the difference in the aperture ratio between the gate driver installation area and the gate driver non-installation area.
  • the aperture ratio does not change abruptly between the gate driver installation region and the gate driver non-installation region, and the luminance difference in the display region can be reduced.
  • display unevenness due to the arrangement of the gate driver 11 in the display area can be reduced as compared with the case where no adjustment wiring is provided.
  • the adjustment wirings 15L3 and 15L4 including the source wiring layer 15 are provided in a part of the pixel area of the gate driver non-installation area.
  • the adjustment wiring is the gate wiring layer 13. It may be configured. In short, the adjustment wiring may be configured using wiring that does not transmit light among wirings formed on the active matrix substrate 20a.
  • each pixel area in the gate driver installation area is shielded by the light shielding area BM.
  • the light shielding region BM includes the gate line 13G, the source line 15S, elements constituting the gate driver 11 excluding a part of the wiring 15L1, and the TFT-PIX.
  • the pixel region in the gate driver non-installation region is not provided with the elements constituting the gate driver 11 and the wiring 15L1.
  • the black matrix BM is formed on the counter substrate 20b so that the pixel region in the gate driver non-installation region is shielded by the light shielding region BM0 illustrated in FIG.
  • the light shielding region BM0 in the gate driver non-installation region includes the gate line 13G, the source line 15S, and the TFT-PIX, and the opening S0 is larger than the pixel region in the gate driver installation region. That is, in the gate driver non-installation area, the gate driver 11 is not provided, and the ratio of the light shielding area BM0 is smaller than that of the gate driver installation area, so that the aperture ratio is larger than that of the gate driver installation area.
  • a luminance difference is generated between the gate driver installation area and the gate driver non-installation area, resulting in display unevenness.
  • the aperture ratio of the gate driver non-installation area is changed stepwise in the gate driver non-installation area.
  • the ratio of the light shielding area BM in the pixel area is adjusted. That is, the ratio of the light shielding region BM to the pixel region in the gate driver non-installation region is changed so that the change in the aperture ratio in the gate driver non-installation region becomes the change in the aperture ratio represented by the curve shown in FIG.
  • FIG. 17A is a schematic view illustrating a part of pixel regions in the regions S1 and S5 shown in FIG.
  • the pixel regions of the regions S1 and S5 are shielded from light by the light shielding region BM1 by the black matrix formed on the counter substrate 20b.
  • the light-shielding region BM1 extends to the inner side by ⁇ ⁇ lx1 in the x-axis direction and ⁇ ⁇ ly1 in the y-axis direction in the pixel region than the light-shielding region BM0 shown in FIG. That is, the opening S1 in the pixel areas of the areas S1 and S5 is smaller by the hatched portion than the opening S0 in the pixel area shown in FIG. 16, and the aperture ratio is reduced.
  • FIG. 17B is a schematic view illustrating a part of the pixel regions in the regions S2 and S4 shown in FIG.
  • the pixel areas of the areas S2 and S4 are shielded from light by the light shielding area BM2 by the black matrix formed on the counter substrate 20b.
  • the light-shielding region BM2 extends to the inner range by ⁇ ⁇ lx2 ( ⁇ lx1> ⁇ lx2) in the x-axis direction and ⁇ ⁇ ly2 ( ⁇ ly1> ⁇ ly2) in the y-axis direction in the pixel region, compared to the light-shielding region BM0 shown in FIG.
  • the opening S2 (S2 ⁇ S1) of the pixel areas in the areas S2 and S4 is smaller than the opening S0 in the pixel area shown in FIG. 16, but the opening in the pixel areas in the areas S1 and S5. Greater than S1. Therefore, the pixel areas of the areas S2 and S4 have a lower aperture ratio than the pixel area shown in FIG. 16, but have a higher aperture ratio than the pixel areas of the areas S1 and S5.
  • the pixel region of the region S3 shown in FIG. 12 is shielded from light in the light shielding region BM0 shown in FIG. 16 by the black matrix formed on the counter substrate 20b. Therefore, the aperture ratio of the pixel region in the region S3 is maximized (Kmax) in the display region.
  • the non-installation region and the gate driver non-installation region between the gate driver group 11C and the gate driver group 11D have a light shielding region by a black matrix formed on the counter substrate 20b, as described above.
  • the black matrix formed on the counter substrate 20b has a light shielding region based on a curve representing a change in the aperture ratio shown in FIG.
  • the aperture ratio in the gate driver non-installation region is changed in three stages.
  • the adjustment is performed in the gate driver non-installation region so as to change the aperture ratio in the adjustment region shown in FIG.
  • the area may be divided, and the ratio of the light shielding area BM in the pixel area may be set for each divided area.
  • the light shielding area BM of the gate driver non-installation area is provided so that the aperture ratio of the gate driver non-installation area smoothly changes to the opening ratio of the gate driver installation area as it approaches the gate driver installation area. Good.
  • the gate driver non-installation area is set at a ratio corresponding to the difference in the aperture ratio between the gate driver installation area and the gate driver non-installation area so that the light shielding area becomes larger as the gate driver installation area is approached. Light is blocked by the black matrix. As a result, the luminance difference between the gate driver installation area and the gate driver non-installation area in the display area is reduced, and display unevenness can be reduced as compared with the case where the light shielding area BM of the gate driver non-installation area is not adjusted. .
  • the light is irradiated so that the luminance of the backlight in the display area is substantially constant, but in this embodiment, the difference in the aperture ratio in the display area is considered. Accordingly, an example in which the luminance of the backlight is changed in the display area will be described.
  • the gate driver groups 11A, 11B, 11C, and 11D are provided in the display area.
  • the gate driver non-installation area S20 between the gate driver installation area of the gate driver group 11A and the gate driver installation area of the gate driver group 11D is the same as in the first embodiment or the second embodiment described above.
  • An aperture ratio adjusting member that changes the aperture ratio in the gate driver non-installation region S20 stepwise is provided so that the luminance difference between the gate driver installation region and the gate driver non-installation region is small. That is, in the gate driver non-installation region, the adjustment wiring or the light shielding region BM (not shown) is provided so that the aperture ratio decreases as the gate driver installation region is approached.
  • FIG. 19 is a schematic diagram showing a schematic configuration of the backlight of the backlight unit 6 in the present embodiment.
  • FIG. 19A is a top view of the backlight
  • FIG. 19B is a cross-sectional view of the backlight taken along the line A-A ′ in FIG.
  • the backlight 60 includes a light guide plate 61, LEDs (Light Emitting Diodes) 62a and 62b provided on the side surfaces of the light guide plate 61, and an upper portion of the light guide plate 61 as necessary.
  • a diffusion sheet (not shown) is provided.
  • the light guide plate 61 is provided with a plurality of scatterers 63 for diffusing the light of the LEDs 62a and 62b.
  • the scatterer 63 has a hemispherical shape.
  • the scatterers 63 are arranged so that the density of the scatterers 63 is higher in the regions corresponding to the regions S21 and S22 shown in FIG.
  • the scatterers 63 are distributed in the display area so that the brightness increases as the area of the aperture ratio decreases, and the brightness decreases as the area of the aperture ratio increases.
  • the scatterer 63 is provided.
  • the light guide plate 61 may be provided with, for example, wedge-shaped irregularities for diffusing light.
  • a halftone dot film with a gradation such as black so that the transmittance changes stepwise may be used.
  • the amount of light emitted from the backlight 60 is made larger than the amount of light for the gate driver non-installation area in the active matrix substrate 20a so that the luminance of the display surface is uniform.
  • the light quantity irradiated to the active matrix substrate 20a may be adjusted so that the light quantity emitted from the backlight 60 is smaller than the light quantity for the gate driver installation area.
  • the luminance of the backlight 60 in the display area changes as shown in FIG. That is, the luminance of the backlight 60 in the region S20 is substantially constant, and the luminance of the backlight 60 in the region S31 and the region S32 where the gate driver group 11A and the gate driver group 11D are respectively arranged is the boundary 200 (FIGS. 18 and 19). (Ref.) It becomes the maximum in the vicinity, becomes smaller as it approaches the region S20, and converges to the luminance of the backlight 60 in the region S20.
  • the luminance of the backlight 60 is substantially constant in the display area. Therefore, in order to prevent the luminance difference of the display surface due to the difference in aperture ratio between the gate driver installation area and the gate driver non-installation area from being recognized by human eyes, the difference in aperture ratio shown in FIG. The width of the adjustment area is required.
  • the luminance distribution of the backlight 60 in the display area is changed in accordance with the change (difference) in the aperture ratio in the display area, so that the first embodiment and the second embodiment are different.
  • the luminance difference of the display surface caused by the difference in aperture ratio is reduced, so that the luminance of the display surface is made uniform and display unevenness can be reduced.
  • the width of the adjustment area can be made smaller than those in the first and second embodiments.
  • FIG. 21 is a diagram showing the relationship between the difference in aperture ratio and the width of the adjustment area when the luminance in the display area is changed.
  • a solid line A in FIG. 20 indicates the width of the ideal adjustment region according to the difference in aperture ratio
  • a solid line B indicates the minimum value of the width of the adjustment region according to the difference in aperture ratio.
  • the broken line in FIG. 21 indicates the relationship between the difference in aperture ratio and the width of the adjustment area shown in FIG. 14 when the luminance in the display area is substantially constant.
  • the width of the adjustment region when the difference in aperture ratio is 10% is 5 mm or less, and the width of the adjustment region when the difference in aperture ratio is 20% is 30 mm. It is as follows. As indicated by solid lines A and B, when the luminance is changed in accordance with the change in the aperture ratio in the display area, the width of the adjustment area is smaller than that in the case where the luminance of the backlight 60 is substantially constant. Therefore, the number of gate drivers 11 that drive one gate line 13G can be increased as compared with the case where the luminance of the backlight 60 is substantially constant in the display region, and one gate driver 11 drives the gate line 13G. The load can be reduced.
  • each element configuring the gate driver 11 may be provided in a pixel region corresponding to one color of RGB.
  • the width in the x-axis direction of the sub-pixel region in which the elements constituting the gate driver 11 are provided is configured to be larger than the other sub-pixel regions in the pixel including the sub-pixel region, and the gate driver is not installed.
  • the width in the x-axis direction of each sub-pixel region in the region may be configured to be approximately the same.
  • the aperture ratio of the sub-pixel region in which the gate driver 11 is provided can be increased by configuring the sub-pixel region in which the gate driver 11 is provided to be larger than the other sub-pixel regions.
  • the difference in aperture ratio between the gate driver installation region and the gate driver non-installation region is reduced, and the luminance difference between the gate driver installation region and the gate driver non-installation region in the display region can be reduced.
  • the size of the sub-pixel region is small, the size of the sub-pixel region of one color in the gate driver installation region is configured to be larger than that of the other sub-pixel regions, so that the gate driver 11 is placed in the sub-pixel region. Can be arranged.
  • the semiconductor layer 14 of the switching element constituting the gate driver 11 is made of an oxide semiconductor.
  • the semiconductor layer 14 polysilicon or amorphous silicon is used. Or the like.
  • the gate line 13G, the source line 15S, the gate driver 11, the terminal unit 12g to which a control signal for the gate driver 11 is input, and the source line The example in which the terminal portion 12s to which a data signal for 15S is input has been described, but the source driver 3 and the display control circuit 4 may be formed in addition to these.
  • the present invention can be used for a display device such as a liquid crystal display.

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Abstract

　ゲート線を選択又は非選択の状態に切り替える駆動回路を表示領域内に設けた場合であっても、表示領域における表示ムラの発生を軽減する。本発明に係る表示パネルは、複数のゲート線と複数のソース線とを備えたアクティブマトリクス基板と、対向基板とを備える。アクティブマトリクス基板は、表示領域内において、ゲート線ごとに設けられ、当該ゲート線を選択又は非選択の状態に切り替える駆動回路を備える。表示パネルは、駆動回路が設けられた設置領域と駆動回路が設けられていない非設置領域との間の輝度差が小さくなるように、非設置領域における開口率を段階的に変化させる開口率調整部材を非設置領域に備える。

Description

表示パネル及びそれを備えた表示装置
　本発明は、表示パネル及びそれを備えた表示装置に関し、特に、ゲートドライバの配置に関する。
　従来より、アクティブマトリクス基板の隣接する２つの辺にゲートドライバとソースドライバとが形成された表示パネルが知られている。特表２００４－５３８５１１号公報には、データ信号が供給される列アドレス導体を駆動する行駆動回路と、行選択信号が供給される行アドレス導体を駆動する列駆動回路とを、画素エレメントアレイの１辺に設ける技術が開示されている。特表２００４－５３８５１１号公報では、このように構成することで、画素エレメントアレイ等を保持する支持体における、画素エレメントアレイの周辺領域が、これら駆動回路によって制限されないようにしている。
　上記した特表２００４－５３８５１１号公報のように、ゲートドライバとソースドライバとをアクティブマトリクス基板の１辺の側に設けることで、他の３辺について狭額縁化することが可能となる。しかしながら、上記した特許文献１ではゲート線を引き回す距離が従来と比べて長くなり、ゲート線の負荷が大きくなる。その結果、ゲート線に与えられる電位がなまり、ゲート線を高速に駆動することが困難となる。本出願人は、ゲート線を選択又は非選択の状態に切り替える駆動回路を表示領域内に設けたアクティブマトリクス基板を発明し、出願（特願２０１２－２３８８０５）を行った。表示領域内に駆動回路を設けることにより、ゲート線のなまりが低減されるとともに、狭額縁化が図られる。しかしながら、表示領域内に駆動回路を設けることによって、駆動回路が設けられた画素の開口率は、駆動回路が設けられていない画素よりも小さくなり、表示領域において画素の開口率に差が生じる。その結果、表示領域において輝度差が生じ、表示ムラが発生する。
　本発明は、ゲート線を選択又は非選択の状態に切り替える駆動回路を表示領域内に設けた場合であっても、表示領域における表示ムラの発生を軽減する技術を提供することを目的とする。
　第１の発明に係る表示パネルは、複数のゲート線と複数のソース線とを含む配線を備えたアクティブマトリクス基板と、アクティブマトリクス基板と、対向基板とを備えた表示パネルであって、前記アクティブマトリクス基板は、表示領域内において、前記ゲート線ごとに設けられ、当該ゲート線を選択又は非選択の状態に切り替える駆動回路を備え、前記駆動回路が設けられた設置領域と前記駆動回路が設けられていない非設置領域との間の輝度差が小さくなるように、前記非設置領域における開口率を段階的に変化させる開口率調整部材を前記非設置領域に備える。
　第２の発明は、第１の発明において、前記開口率調整部材は、調整用配線であり、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記非設置領域に前記調整用配線が設けられる。
　第３の発明は、第２の発明において、前記調整用配線は、前記配線のうちのいずれかの配線と同じ部材で構成され、当該配線が前記アクティブマトリクス基板に形成される過程で同時に形成される。
　第４の発明は、前記対向基板は、ブラックマトリクスを備え、前記開口率調整部材は、前記ブラックマトリクスであり、前記ブラックマトリクスは、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記対向基板に形成されている、前記対向基板に形成されている、
　第５の発明は、第１から第４の発明において、前記対向基板は、さらに、カラーフィルタを備え、前記表示領域は、複数の色のサブ画素を含む画素を備え、前記駆動回路は、前記設置領域において、前記複数の色のうちの一の色に対応するサブ画素に配置され、前記駆動回路が設けられている前記サブ画素は、当該サブ画素を含む前記画素における他のサブ画素よりも大きく構成され、前記非設置領域における画素のサブ画素は略同等の大きさに構成されている。
　第６の発明に係る表示装置は、第１から第５のいずれかの発明の表示パネルと、前記表示パネルのアクティブマトリクス基板の側から、前記設置領域と前記非設置領域の間の輝度差が小さくなるように光を照射する照射部と、を備える。
　本発明の構成によれば、ゲート線を選択又は非選択の状態に切り替える駆動回路を表示領域内に設けた場合であっても、表示領域における表示ムラの発生を軽減することができる。
図１は、第１実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図１に示される表示パネルの概略構成を示す模式図である。 図３は、図１に示される対向基板の概略構成を示す断面図である。 図４Ａは、図２に示されるアクティブマトリクス基板の概略構成を示す模式図である。 図４Ｂは、図２に示されるアクティブマトリクス基板の概略構成を示す模式図である。 図５は、図４Ｂに示されるゲートドライバの等価回路の一例を示す図である。 図６Ａは、図４Ｂに示されるゲートドライバの表示領域内の配置例を示す模式図である。 図６Ｂは、図４Ｂに示されるゲートドライバの表示領域内の配置例を示す模式図である。 図６Ｃは、図４Ｂに示されるゲートドライバの表示領域内の配置例を示す模式図である。 図７は、図６Ｂに示したＴＦＴ－Ａが形成されている画素領域を拡大した平面図である。 図８Ａは、図７におけるＴＦＴ－ＰＩＸの部分をＩ－Ｉ線で切断した断面の模式図である。 図８Ｂは、図７におけるコンタクト部ＣＨ１をＩＩ－ＩＩ線で切断した断面の模式図である。 図８Ｃは、図７におけるＴＦＴ－Ａの部分をＩＩＩ－ＩＩＩ線で切断した断面の模式図である。 図８Ｄは、図７におけるコンタクト部ＣＨ２をＩＶ－ＩＶ線で切断した断面の模式図である。 図９Ａは、図６Ｂに示した画素領域２０４Ｒを拡大した平面図である。 図９Ｂは、図６Ｂに示した画素領域２０５Ｒを拡大した平面図である。 図９Ｃは、図６Ａに示した画素領域２０３Ｒを拡大した平面図である。 図９Ｄは、図６Ｃに示した画素領域２０５Ｂを拡大した平面図である。 図９Ｅは、図６Ｂに示した画素領域２０３Ｂを拡大した平面図である。 図９Ｆは、図６Ａに示した画素領域２０１Ｂ及び２０２Ｒを拡大した平面図である。 図１０は、図５に示されるゲートドライバがゲート線を走査する際のタイミングチャートである。 図１１は、図４Ｂに示されるアクティブマトリクス基板の概略構成を簡略した模式図である。 図１２は、図１１に示されるアクティブマトリクス基板の一部を拡大した模式図である。 図１３は、ゲートドライバ設置領域とゲートドライバ非設置領域の開口率の変化を表す図である。 図１４は、ゲートドライバ設置領域とゲートドライバ非設置領域の開口率の差と調整領域の幅との関係を示す図である。 図１５Ａは、図１２に示される領域Ｓ１及びＳ５の画素領域を例示した図である。 図１５Ｂは、図１２に示される領域Ｓ２及びＳ４の画素領域を例示した図である。 図１５Ｃは、図１２に示される領域Ｓ３の画素領域を例示した図である。 図１６は、第２実施形態におけるゲートドライバ非設置領域の一部の画素領域の遮光領域を説明する図である。 図１７Ａは、第２実施形態における図１２に示す領域Ｓ１及びＳ５の画素領域を例示した図である。 図１７Ｂは、第２実施形態における図１２に示す領域Ｓ２及びＳ４の画素領域を例示した図である。 図１８は、第３実施形態におけるアクティブマトリクス基板の概略構成を示す模式図である。 図１９は、第３実施形態におけるバックライトの構成を示す模式図である。 図２０は、図１９に示されるバックライトの表示領域における輝度変化を表す図である。 図２１は、第３実施形態におけるゲートドライバ設置領域とゲートドライバ非設置領域の開口率の差と調整領域の幅との関係を示す図である。
　本発明の一実施形態に係る表示パネルは、複数のゲート線と複数のソース線とを含む配線を備えたアクティブマトリクス基板と、アクティブマトリクス基板と、対向基板とを備えた表示パネルであって、前記アクティブマトリクス基板は、表示領域内において、前記ゲート線ごとに設けられ、当該ゲート線を選択又は非選択の状態に切り替える駆動回路を備え、前記駆動回路が設けられた設置領域と前記駆動回路が設けられていない非設置領域との間の輝度差が小さくなるように、前記非設置領域における開口率を段階的に変化させる開口率調整部材を前記非設置領域に備える（第１の構成）。
　第１の構成によれば、表示領域内に設けられた駆動回路によって、複数のゲート線の各々は選択状態又は非選択状態に切り替えられる。表示領域において、駆動回路の設置領域と非設置領域とでは開口率に差が生じる。非設置領域は、設置領域と非設置領域との間の輝度差が小さくなるように、開口率を段階的に変化させる開口率調整部材を備える。従って、表示領域内に駆動回路を設ける場合において、非設置領域に開口率調整部材を備えていない場合と比べ、表示領域における開口率の差による輝度差が軽減され、表示ムラを軽減することができる。
　第２の構成は、第１の構成において、前記開口率調整部材は、調整用配線であり、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記非設置領域に前記調整用配線が設けられる、こととしてもよい。
　第２の構成によれば、非設置領域において設置領域に近づくほど開口率が小さくなるように調整用配線が設けられるので、設置領域と非設置領域との間の輝度差が急激に変化せず、表示ムラを軽減することができる。
　第３の構成は、第２の構成において、前記調整用配線は、前記配線のうちのいずれかの配線と同じ部材で構成され、当該配線が前記アクティブマトリクス基板に形成される過程で同時に形成される、こととしてもよい。
　第３の構成によれば、調整用配線は、アクティブマトリクス基板上のいずれかの配線が形成される過程で同時に形成される。そのため、調整用配線を設けるための工程を増やすことなく、アクティブマトリクス基板を製造することができる。
　第４の構成は、第１の構成において、前記対向基板は、ブラックマトリクスを備え、前記開口率調整部材は、前記ブラックマトリクスであり、前記ブラックマトリクスは、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記対向基板に形成されている、前記対向基板に形成されている、こととしてもよい。
　第４の構成によれば、非設置領域において設置領域に近づくほど開口率が小さくなるように、ブラックマトリクスが対向基板に形成される。すなわち、非設置領域において設置領域に近づくほどブラックマトリクスによって遮光される領域が大きくなる。そのため、設置領域と非設置領域との間の輝度差が急激に変化せず、表示ムラを軽減することができる。
　第５の構成は、第１から第４のいずれかの構成において、前記対向基板は、さらに、カラーフィルタを備え、前記表示領域は、複数の色のサブ画素を含む画素を備え、前記駆動回路は、前記設置領域において、前記複数の色のうちの一の色に対応するサブ画素に配置され、前記駆動回路が設けられている前記サブ画素は、当該サブ画素を含む前記画素における他のサブ画素よりも大きく構成され、前記非設置領域における画素のサブ画素は略同等の大きさに構成されている、こととしてもよい。
　第５の構成によれば、設置領域において、駆動回路が配置されるサブ画素は、他の色のサブ画素よりも大きく構成される。また、非設置領域における各サブ画素は略同等の大きさに構成される。駆動回路が設けられるサブ画素を他のサブ画素よりも大きく構成することにより、他のサブ画素と同等の大きさに構成する場合と比べ、駆動回路が設けられるサブ画素の開口率を大きくすることができる。また、非設置領域と設置領域との輝度差が小さくなるように、非設置領域の開口率が段階的に変化する構成であるので、駆動回路の設置領域と非設置領域との開口率の差が小さくなり、設置領域と非設置領域との間の輝度差を小さくすることができる。また、サブ画素のサイズが小さい場合であっても、設置領域における１色のサブ画素のサイズを他のサブ画素よりも大きく構成することにより、駆動回路を配置することができる。
　本発明の一実施形態に係る表示装置は、第１から第５のいずれかの構成の表示パネルと、前記表示パネルのアクティブマトリクス基板の側から、前記設置領域と前記非設置領域の間の輝度差が小さくなるように光を照射する照射部と、を備える（第６の構成）。
　第６の構成によれば、駆動回路の設置領域と非設置領域の間の輝度差が小さくなるように、非設置領域に開口率を段階的に変化させる開口率調整部材が設けられるとともに、照射部から光が照射される。これにより、設置領域と非設置領域との間の輝度差がより低減されるので、表示面の輝度が均一化され、表示ムラをより軽減することができる。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１実施形態＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示す模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、電源５、及びバックライトユニット６を有する。表示パネル２は、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、表示パネル２に形成されている後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、表示制御回路４、及びバックライトユニット６と電気的に接続されており、各々に電源電圧信号を供給する。
　バックライトユニット６は、光源を有するバックライトと、バックライトを駆動するためのインバータ（いずれも図示略）とを含む。バックライトは、例えば、エッジライト型バックライトである。バックライトは、表示パネル２の下方に設けられ、表示領域におけるバックライトの輝度が略均一となるように、所定の輝度で光を照射する。
　図２は、図１に示す表示パネル２の概略構成を示す模式図である。図２に示すように、表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。また、表示パネル２は、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側に、偏光板２１ａ，２１ｂを有する。
　図３は、図２に示す対向基板２０ｂの断面を表す模式図である。図３に示すように、対向基板２０ｂは、ガラス基板１０の上に、後述するアクティブマトリクス基板２０ａの画素領域の開口部以外の領域を遮光するブラックマトリクスＢＭが形成されている。ブラックマトリクスＢＭの上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ１０１が形成されている。カラーフィルタ１０１の上に、オーバーコート層１０２が形成され、オーバーコート層１０２の上に、ＩＴＯ等の透明導電膜で構成された共通電極１０３が形成されている。
　次に、アクティブマトリクス基板２０ａの構成について説明する。図４Ａは、アクティブマトリクス基板２０ａの概略構成を示す上面図である。アクティブマトリクス基板２０ａにおいて、ｘ軸方向の一端から他端まで複数のゲート線１３Ｇ（１３Ｇ（１）～１３Ｇ（ｎ））が一定の間隔で略平行に形成されている。以下、ゲート線１３Ｇ（１）～１３Ｇ（ｎ）を区別しないときは、ゲート線１３Ｇと称する。また、アクティブマトリクス基板２０ａには、ゲート線１３Ｇ群と交差するように複数のソース線１５Ｓが形成されている。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域は、対向基板２０ｂにおけるカラーフィルタ１０１のＲＧＢのいずれかの色に対応するサブ画素領域である。１つの画素は、ＲＧＢのサブ画素領域によって構成されている。
　図４Ｂは、図４Ａに示すアクティブマトリクス基板２０ａにおけるソース線１５Ｓの図示を省略し、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図４Ｂに示すように、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の側の表示領域外には、端子部１２ｇが形成されている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。端子部１２ｇは、表示制御回路４及び電源５から出力される制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号（ＣＫＡ、ＣＫＢ）及び電源電圧信号等の信号は、配線１５Ｌ１を介し、ゲートドライバ群１１Ａ、１１Ｂ、１１Ｃ、１１Ｄに供給される。
　ゲートドライバ群１１Ａ、１１Ｂ、１１Ｃ、１１Ｄは、各々、表示領域における同じ列に設けられたゲートドライバを含む。以下、これらゲートドライバ群のゲートドライバを区別しないときはゲートドライバ１１と称する。この例では、１つのゲート線１３Ｇには、４つのゲートドライバ１１が接続されている。ゲートドライバ１１は、ゲート線１３Ｇの間に設けられている。ゲートドライバ１１は、同じ列に配置されている他のゲートドライバ１１と配線１５Ｌ１を介して接続されている。ゲートドライバ１１は、端子部１２ｇから供給される信号を、配線１５Ｌ１を介して受け取る。そして、接続されているゲート線１３Ｇに、選択状態又は非選択状態の一方を示す電圧信号を出力するとともに、次段のゲート線１３Ｇにその電圧信号を出力する。以下の説明において、選択状態と非選択状態のそれぞれに対応する電圧信号を走査信号と呼ぶことがある。また、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。
　同一のゲート線１３Ｇに接続されているゲートドライバ１１は同期しており、これらゲートドライバ１１から出力される走査信号によって１本のゲート線１３Ｇが同時に駆動される。本実施形態では、１本のゲート線１３Ｇに対し、複数のゲートドライバ１１が略等間隔にゲート線１３Ｇに接続されている。
　また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の側の表示領域外には、ソースドライバ３とソース線１５Ｓ（図３参照）とを接続する端子部１２ｓが形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、ソース線１５Ｓにデータ信号を出力する。
　次に、ゲートドライバ１１の構成について説明する。図５は、ゲート線１３Ｇ（ｎ－１）とゲート線１３Ｇ（ｎ－２）の間に配置され、ゲート線１３Ｇ（ｎ－１）を駆動するゲートドライバ１１の等価回路の一例を示す図である。図５に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ－Ａ～ＴＦＴ-Ｊと、キャパシタＣｂｓｔと、端子１１１～１２０と、ローレベルの電源電圧信号が入力される端子群とを有する。
　端子１１１、１１２は、前段のゲート線１３Ｇ（ｎ－２）を介してセット信号（Ｓ）を受け取る。なお、ゲート線１３Ｇ（１）に接続されているゲートドライバ１１の端子１１１、１１２は、表示制御回路４から出力されるゲートスタートパルス信号（Ｓ）を受け取る。端子１１３～１１５は、表示制御回路４から出力されるリセット信号（ＣＬＲ）を受け取る。端子１１６、１１７は、入力されるクロック信号（ＣＫＡ）を受け取る。端子１１８、１１９は、入力されるクロック信号（ＣＫＢ）を受け取る。端子１２０は、セット信号（ＯＵＴ）を後段のゲート線１３Ｇに出力する。
　クロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図１０参照）。図５は、ゲート線１３Ｇ（ｎ－１）を駆動するゲートドライバ１１を例示しているが、ゲート線１３Ｇ（ｎ）を駆動する後段のゲートドライバ１１の場合、端子１１６、１１７は、クロック信号（ＣＫＢ）を受け取り、そのゲートドライバ１１の端子１１８、１１９は、クロック信号（ＣＫＡ）を受け取る。つまり、各ゲートドライバ１１の端子１１６及び１１７と端子１１８及び１１９は、隣接する行のゲートドライバ１１が受け取るクロック信号と逆位相のクロック信号を受け取る。
　図５において、ＴＦＴ－Ｂのソース端子と、ＴＦＴ-Ａのドレイン端子と、ＴＦＴ－Ｃのソース端子と、ＴＦＴ－Ｆのゲート端子とが接続されている配線をｎｅｔＡと称する。また、ＴＦＴ－Ｃのゲート端子と、ＴＦＴ－Ｇのソース端子と、ＴＦＴ－Ｈのドレイン端子と、ＴＦＴ－Ｉのソース端子と、ＴＦＴ－Ｊのソース端子とが接続されている配線をｎｅｔＢと称する。
　ＴＦＴ－Ａは、２つのＴＦＴ（Ａ１，Ａ２）を直列に接続して構成されている。ＴＦＴ－Ａの各ゲート端子は端子１１３と接続され、Ａ１のドレイン端子はｎｅｔＡと接続され、Ａ２のソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｂは、２つのＴＦＴ（Ｂ１，Ｂ２）を直列に接続して構成されている。ＴＦＴ－Ｂの各ゲート端子とＢ１のドレイン端子は端子１１１と接続され（ダイオード接続）、Ｂ２のソース端子はｎｅｔＡに接続されている。
　ＴＦＴ－Ｃは、２つのＴＦＴ（Ｃ１，Ｃ２）を直列に接続して構成されている。ＴＦＴ－Ｃの各ゲート端子はｎｅｔＢと接続され、Ｃ１のドレイン端子はｎｅｔＡと接続され、Ｃ２のソース端子は電源電圧端子ＶＳＳに接続されている。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡと接続され、他方の電極が端子１２０と接続されている。
　ＴＦＴ－Ｄは、ゲート端子が端子１１８と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｅは、ゲート端子が端子１１４と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｆは、ゲート端子がｎｅｔＡと接続され、ドレイン端子は端子１１６と接続され、ソース端子が出力端子１２０と接続されている。
　ＴＦＴ－Ｇは、２つのＴＦＴ（Ｇ１，Ｇ２）を直列に接続して構成されている。ＴＦＴ－Ｇの各ゲート端子とＧ１のドレイン端子は端子１１９と接続され（ダイオード接続）、Ｇ２のソース端子はｎｅｔＢに接続されている。
　ＴＦＴ－Ｈは、ゲート端子が端子１１７と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｉは、ゲート端子が端子１１５と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｊは、ゲート端子が端子１１２と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　（ゲートドライバの全体レイアウト）
　次に、表示領域におけるゲートドライバ１１の各素子の配置について説明する。図６Ａ～図６Ｃは、ゲート線１３Ｇ（ｎ）とゲート線１３Ｇ（ｎ－１）の間と、ゲート線１３Ｇ（ｎ－１）とゲート線１３Ｇ（ｎ－２）の間に配置されている１つのゲートドライバ１１の配置例を示す図である。図６Ａ～図６Ｃでは、便宜上、ゲート線１３Ｇ（ｎ）とゲート線１３Ｇ（ｎ－１）の間の画素領域２１１Ｒ～２１７Ｂと、ゲート線１３Ｇ（ｎ－１）とゲート線１３Ｇ（ｎ－２）の間の画素領域２０１Ｒ～２０７Ｂとが分離されて記載されているが、実際はゲート線１３Ｇ（ｎ－１）において重ね合わされ、上下の画素領域は連続している。なお、画素領域を示す符号に含まれるＲ、Ｇ、Ｂは、対向基板２０ｂに形成されているカラーフィルタ１０１の色を示している。
　図６Ａ～図６Ｃに示すように、画素領域２１１Ｒ～２１７Ｂ（以下、上段画素領域と称する）と画素領域２０１Ｒ～２０７Ｂ（以下、下段画素領域と称する）には、ソース線１５Ｓとゲート線１３Ｇとが交差する近傍において、画像を表示するためのＴＦＴ（以下、ＴＦＴ－ＰＩＸと称する）が形成されている。
　また、上段画素領域と下段画素領域において、１つのゲートドライバ１１を構成する素子（ＴＦＴ－Ａ～ＴＦＴ－Ｊ、キャパシタｃｂｓｔ）が分散して配置されている。これら画素領域のうち、クロック信号（ＣＫＡ，ＣＫＢ）、リセット信号（ＣＬＲ）、電源電圧信号のいずれかの信号を受け取るスイッチング素子（ＴＦＴ－Ａ，Ｃ～Ｆ，Ｈ～Ｊ，Ｃｂｓｔ）が配置される画素領域には、これら信号を供給するための配線１５Ｌ１が形成されている。配線１５Ｌ１は、ソース線１５Ｓと略平行となるように上段画素領域及び下段画素領域にわたって形成されている。また、上段画素領域と下段画素領域において、ｎｅｔＡ及びｎｅｔＢの配線１３Ｎが形成されている。配線１３Ｎは、上段画素領域及び下段画素領域において、ゲート線１３Ｇと略平行となるように、ｎｅｔＡ及びｎｅｔＢに接続される素子（ＴＦＴ－Ａ～Ｃ，Ｆ，Ｇ～Ｊ，Ｃｂｓｔ）が配置される画素領域にわたって形成されている。
　なお、本実施形態では、ゲートドライバ１１のうち、ＴＦＴ－Ｄ、ＴＦＴ－Ｆ、ＴＦＴ－Ｈ、及びＴＦＴ－Ｇのそれぞれに供給されるクロック信号が、隣接する行のゲートドライバ１１のこれらＴＦＴのそれぞれに供給されるクロック信号と逆位相となるように配置される。つまり、ＴＦＴ－Ｄ、ＴＦＴ－Ｆ、ＴＦＴ－Ｈ、及びＴＦＴ－Ｇは、隣接する行のこれらＴＦＴが形成される画素領域と水平方向にずれた画素領域に配置される。
　具体的には、図６Ａに示すように、上段画素領域のＴＦＴ－Ｄは、画素領域２１１Ｒと２１１Ｇに形成されているのに対し、下段画素領域のＴＦＴ－Ｄは、画素領域２０１Ｂと２０２Ｒとに形成されている。上段画素領域のＴＦＴ－Ｆは、画素領域２１３Ｇに形成されているのに対し、下段画素領域のＴＦＴ－Ｆは、画素領域２０３Ｒに形成されている。また、図６Ｃに示すように、上段画素領域のＴＦＴ－Ｈは、画素領域２１５Ｇ及び２１５Ｂに形成されているのに対し、下段画素領域のＴＦＴ－Ｈは、画素領域２０６Ｒ及び２０６Ｇに形成されている。上段画素領域のＴＦＴ－Ｇは、画素領域２１６Ｇに形成されているのに対し、下段画素領域のＴＦＴ－Ｇは、画素領域２０５Ｂに形成されている。このように構成することで、上段画素領域のＴＦＴ－Ｄにはクロック信号（ＣＫＡ）が供給され、下段画素領域のＴＦＴ－Ｄには、クロック信号（ＣＫＡ）とは逆位相となるクロック信号（ＣＫＢ）が供給される。ＴＦＴ－Ｆ、ＴＦＴ－Ｈ、ＴＦＴについても、図６Ａ及び図６Ｃに示すように上段画素領域と下段画素領域とで逆位相のクロック信号（ＣＫＡ又はＣＫＢ）が供給される。
　また、上段画素領域のＴＦＴ－Ｂ及びＴＦＴ－Ｊは、ゲート線１３Ｇ（ｎ－１）のと接続され、下段画素領域のＴＦＴ－Ｂ及びＴＦＴ－Ｊは、ゲート線１３Ｇ（ｎ－２）と接続されている。また、上段画素領域のＴＦＴ－Ｄ及びＴＦＴ－Ｆは、ゲート線１３Ｇ（ｎ）と接続され、下段画素領域のＴＦＴ－Ｄ及びＴＦＴ－Ｆは、ゲート線１３Ｇ（ｎ－１）と接続されている。下段画素領域に配置されたゲートドライバ１１は、ゲート線１３Ｇ（ｎ－２）を介してセット信号（Ｓ）を受け取り、ゲート線１３Ｇ（ｎ）にセット信号（Ｓ）を出力してゲート線１３Ｇ（ｎ－１）を駆動する。上段画素領域に配置されたゲートドライバ１１は、ゲート線１３Ｇ（ｎ－１）を介してセット信号（Ｓ）を受け取り、ゲート線１３Ｇ（ｎ＋１）にセット信号（Ｓ）を出力してゲート線１３Ｇ（ｎ）を駆動する。
　次に、ゲートドライバ１１を構成する各素子の具体的な接続方法について説明する。図７は、図６Ｂに示したＴＦＴ－Ａが形成されている画素領域２０４Ｇ及び２０４Ｂの部分を拡大した平面図である。ＴＦＴ－ＡとＴＦＴ－Ｈ、Ｉ、Ｊは、２つの画素領域を用いて構成され、接続方法が共通しているため、ＴＦＴ－Ａを用いて説明を行う。なお、図７において、二点鎖線で示す領域ＢＭは、対向基板２０ｂのブラックマトリクスＢＭによって遮光される領域（以下、遮光領域ＢＭ）である。遮光領域ＢＭは、ゲート線１３Ｇ、ゲートドライバ１１を構成する各素子、及びソース線１５Ｓが形成されている領域を含む。
　図７に示すように、ゲート線１３Ｇとソース線１５Ｓとが交差する近傍には、画像表示用のＴＦＴ－ＰＩＸが形成されている。ＴＦＴ－ＰＩＸと画素電極１７とはコンタクト部ＣＨ１において接続されている。また、画素領域には、ソース線１５Ｓと略平行であり、ゲート線１３Ｇと交差するように配線１５Ｌ１が形成されている。画素領域２０４Ｇにおける配線１５Ｌ１には電源電圧信号（ＶＳＳ）が供給され、画素領域２０４Ｂにおける配線１５Ｌ１にはリセット信号（ＣＬＲ）が供給される。
　図７に示すように、ＴＦＴ－Ａのゲート端子１３ｇは、画素領域２０４Ｂから画素領域２０４Ｇにわたって形成されている。画素領域２０４Ｇ及び２０４Ｂには、ソース線１５Ｓ及び配線１５Ｌ１と交差し、ゲート線１３Ｇと略平行に配線１３Ｎが形成されている。配線１３Ｎは、上述したｎｅｔＡ及びｎｅｔＢの配線である。ＴＦＴ－Ａは、画素領域２０４Ｂのコンタクト部ＣＨ２において配線１５Ｌ１と接続され、画素領域２０４Ｇのコンタクト部ＣＨ２において配線１３Ｎと接続されている。また、本実施形態では、画素電極１７と、ＴＦＴ－Ａと配線１３Ｎ及び１５Ｌ１との間にはシールド層１６が形成されている。
　ここで、図７におけるＴＦＴ－ＰＩＸの部分をＩ－Ｉ線で切断した断面図を図８Ａに示し、コンタクト部ＣＨ１をＩＩ－ＩＩ線で切断した断面図を図８Ｂに示す。また、図７におけるＴＦＴ－Ａの部分をＩＩＩ－ＩＩＩ線で切断した断面図を図８Ｃに示し、コンタクト部ＣＨ２をＩＶ‐ＩＶ線で切断した断面図を図８Ｄに示す。
　図８Ａ、８Ｃ、及び８Ｄに示すように、基板２０上にゲート配線層１３が形成されることで、ゲート線１３Ｇと、ＴＦＴ－Ａのゲート端子１３ｇと、配線１３Ｎとが同時に形成される。図８Ａ及び図８Ｃに示すように、ゲート配線層１３の上層において、ＴＦＴ－ＰＩＸが形成される部分とＴＦＴ－Ａが形成される部分には、ゲート絶縁膜２１を介して、酸化物半導体からなる半導体層１４が形成されている。また、半導体層１４が形成された基板２０上には、半導体層１４の上部で離間するようにソース配線層１５が形成されている。ソース配線層１５の形成によって、図８Ａ～図８Ｃに示すように、ソース線１５ＳとＴＦＴ－ＰＩＸのソース－ドレイン端子１５ＳＤと、ＴＦＴ－Ａのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と、配線１５Ｌ１とが同時に形成される。
　図８Ｄに示すように、画素領域２０４Ｂのコンタクト部ＣＨ２においては、ゲート層１３の表面まで貫通するコンタクトホールＨ２がゲート絶縁膜２１に形成されている。ソース配線層１５（１５Ｌ１）は、コンタクトホールＨ２においてゲート配線層１３（１３ｇ）と接するようにゲート絶縁膜２１上に形成されている。これにより、画素領域２０４Ｂのコンタクト部ＣＨ２において、ＴＦＴ－Ａのゲート端子１３ｇと配線１５Ｌ１とが接続される。また、画素領域２０４Ｇのコンタクト部ＣＨ２においても同様に、ソース配線層１５で構成されたＴＦＴ－ＡのＡ１側のドレイン端子１５ｓｄ１と、ゲート配線層１３で構成された配線１３Ｎとが接続される。これにより、ＴＦＴ－Ａは、ｎｅｔＡと接続され、配線１５Ｌ１を介してリセット信号（ＣＬＲ）が供給される。
　また、図８Ａ～図８Ｄに示すように、ソース配線層１５の上層には、ソース配線層１５を覆うように保護層２２と保護層２３とが積層されている。保護層２２は、例えばＳｉＯ２等の無機絶縁膜で構成されている。保護層２３は、例えばポジ型の感光性樹脂膜等の有機絶縁膜で構成されている。さらに、図８Ａ～図８Ｄに示すように、保護層２３の上層にはシールド層１６が形成されている。シールド層１６は、例えばＩＴＯ等の透明導電膜で構成されている。そして、シールド層１６の上層には、例えばＳｉＯ２などの無機絶縁膜で構成されている層間絶縁層２４が形成されている。層間絶縁層２４の上層には、図８Ｃ及び図８Ｄに示すように、ＩＴＯ等の透明導電膜からなる画素電極１７が形成されている。
　図８Ｂに示すように、コンタクト部ＣＨ１においては、ＴＦＴ－ＰＩＸのドレイン端子１５Ｄの上部において、層間絶縁層２４とシールド層１６と保護層２２、２３とを貫通するコンタクトホールＨ１が形成されている。画素電極１７は、コンタクトホールＨ１においてドレイン端子１５Ｄと接するように層間絶縁層２４の上層に形成されている。シールド層１６の形成によって、画素電極１７とシールド層１６との間に容量Ｃｓが形成され、容量Ｃｓによって画素電極１７の電位が安定化される。
　このように、ＴＦＴ－Ａと、ＴＦＴ－Ａと接続される配線１３Ｎ及び配線１５Ｌ１とが２つの画素領域にわたって形成されることで、１つの画素領域に形成する場合と比べて開口率の低下が抑制される。また、画素電極１７とＴＦＴ－Ａと配線１３Ｎ及び配線１５Ｌ１との間にシールド層１６が形成されているため、ＴＦＴ－Ａ等と画素電極１７との間の干渉が低減される。
　（ＴＦＴ－Ｂ）
　次に、ＴＦＴ－Ｂの接続方法について説明する。図９Ａは、図６Ｂに示した画素領域２０４Ｒを拡大した平面図である。図９Ａに示すように、画素領域２０４Ｒには、上述した画素領域２０４Ｇと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ソース配線層１５によって、ＴＦＴ－Ｂのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）が形成されている。ゲート配線層１３の形成によって、ＴＦＴ－Ｂのゲート端子１３ｇと、ゲート線１３Ｇ（ｎ－２）及び配線１３Ｎが同時に形成されている。
　Ｂ１側のドレイン端子１５ｓｄ１は、ゲート線１３Ｇ（ｎ－２）及び配線１３Ｎと交差するように形成されている。コンタクト部ＣＨ３及びＣＨ４には、上述のコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するためのコンタクトホールＨ２がゲート絶縁膜２１に形成されている。
　ドレイン端子１５ｓｄ１は、コンタクト部ＣＨ３において、ゲート線１３Ｇ（ｎ－２）と接続され、コンタクト部ＣＨ４において、ゲート端子１３ｇと接続されている。また、Ｂ２側のソース端子１５ｓｄ２は、コンタクト部ＣＨ２において配線１３Ｎと接続されている。これにより、ＴＦＴ－Ｂは、ｎｅｔＡに接続され、ゲート線１３Ｇ（ｎ－２）を介してセット信号（Ｓ）を受け取る。
（ＴＦＴ－Ｃ）
　次に、ＴＦＴ－Ｃの接続方法について説明する。図９Ｂは、図６Ｂに示した画素領域２０５Ｒを拡大した平面図である。図９Ｂに示すように、画素領域２０５Ｒには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、ＴＦＴ－Ｃのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎ（１３Ｎａ，１３Ｎｂ）とが同時に形成される。ソース配線層１５の形成により、ＴＦＴ－Ｃのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが同時に形成される。コンタクト部ＣＨ２において、Ｃ１側のドレイン端子１５ｓｄ１と配線１３Ｎａは接続されている。ＴＦＴ－Ｃは、配線１３ＮａによりｎｅｔＡと接続され、配線１３ＮｂによりｎｅｔＢと接続される。また、ＴＦＴ－Ｃは、配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）が供給される。
（ＴＦＴ－Ｆ）
　次に、ＴＦＴ－Ｆの接続方法について説明する。図９Ｃは、図６Ａに示した画素領域２０３Ｒを拡大した平面図である。図９Ｃに示すように、画素領域２０３Ｒには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、ＴＦＴ－Ｃのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎとが同時に形成される。ソース配線層１５の形成により、ＴＦＴ－Ｆのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが同時に形成される。
　コンタクト部ＣＨ５には、上述したコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するコンタクトホールＨ２が形成されている。コンタクト部ＣＨ５において、ＴＦＴ－Ｆのソース端子１５ｓとゲート線１３Ｇ（ｎ－１）とが接続され、ＴＦＴ－Ｆのゲート端子はｎｅｔＡと接続される。ＴＦＴ－Ｆのドレイン端子は、配線１５Ｌ１を介してクロック信号（ＣＫＡ）が供給される。また、ＴＦＴ－Ｆは、コンタクト部ＣＨ５を介してゲート線１３Ｇ（ｎ－１）に走査信号を出力する。
（ＴＦＴ－Ｇ）
　次に、ＴＦＴ－Ｇの接続方法について説明する。図９Ｄは、図６Ｃに示した画素領域２０５Ｂを拡大した平面図である。図９Ｄに示すように、画素領域２０５Ｂには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、ＴＦＴ－Ｇのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎが形成される。ソース配線層１５の形成により、ＴＦＴ－Ｇのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが形成される。コンタクト部ＣＨ２において、ＴＦＴ－ＧのＧ２側のソース端子１５ｓｄ２は配線１３Ｎと接続されている。また、ＴＦＴ－Ｇのゲート端子１３ｇは、コンタクト部ＣＨ４において、Ｇ１側のドレイン端子１５ｓｄ１及び配線１５Ｌ１と接続されている。これにより、ＴＦＴ－Ｇは、ｎｅｔＢと接続され、配線１５Ｌ１を介してクロック信号（ＣＫＢ）が供給される。
（Ｃｂｓｔ）
　次に、キャパシタＣｂｓｔの接続方法について説明する。図９Ｅは、図６Ｂに示した画素領域２０３Ｂを拡大した平面図である。画素領域２０３Ｂには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３の形成により、キャパシタＣｂｓｔを構成する一方の電極１３ｃと、ゲート線１３Ｇ及び配線１３Ｎとが形成される。ソース配線層１５の形成により、キャパシタＣｂｓｔの他方の電極１５ｃと、接続部１５Ｌｃと、配線１５Ｌ２とが形成される。図９Ｅに示すように、接続部１５Ｌｃは、配線１３Ｎと略同じ幅を有し、電極１５ｃからコンタクト部ＣＨ２まで延伸されて形成され、コンタクト部ＣＨ２において配線１３Ｎと接続されている。また、配線１５Ｌ２は、接続部１５Ｌｃのコンタクト部ＣＨ２側の端部からコンタクト部ＣＨ１の近傍まで延伸されて形成されている。本実施形態では、配線１５Ｌ２を形成することにより、キャパシタＣｂｓｔが形成される画素領域の開口率と、他の素子が形成されている画素領域との開口率を合わせるようにしている。コンタクト部ＣＨ２において、電極１５ｃは接続部１５Ｌｃによって配線１３Ｎと接続されている。これにより、キャパシタＣｂｓｔは、ｎｅｔＡと接続される。
　（ＴＦＴ－Ｄ，Ｅ）
　次に、ＴＦＴ－Ｄ及びＴＦＴ－Ｅの接続方法について説明する。ＴＦＴ－ＤとＴＦＴ－Ｅは、上述したＴＦＴ－Ａと同様、隣接する２つの画素領域にわたってゲート端子１３ｇが形成され、一方の画素領域に形成された配線１５Ｌ１とゲート端子１３ｇが接続されている。ＴＦＴ－Ｄ及びＴＦＴ－Ｅは、ゲート端子に供給される信号がリセット信号（ＣＬＲ）であるかクロック信号（ＣＫＡ）であるかの違いであるため、以下、ＴＦＴ－Ｄの接続方法について説明する。
　図９Ｆは、図６Ａに示した画素領域２０１Ｂ及び２０２Ｒを拡大した平面図である。画素領域２０１Ｂ及び２０２Ｒは、上述した画素領域２０４Ｇ及び２０４Ｂと同様、ソース配線層１５により、ＴＦＴ－Ｄのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが形成されている。ドレイン端子１５ｄは、画素領域２０１Ｒにおけるコンタクト部ＣＨ５において、ゲート線１３Ｇ（ｎ－１）と接続されている。ＴＦＴ－Ｄは、画素領域２０１Ｂ及び２０２Ｒにおける配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）、クロック信号（ＣＫＡ）が供給され、コンタクト部ＣＨ５を介してゲート線１３Ｇ（ｎ－１）を駆動し、ゲート線１３Ｇ（ｎ）にセット信号を出力する。
　以上が、ゲートドライバ１１の構成と、ゲートドライバ１１を構成する各素子の接続例である。なお、ＴＦＴ－Ｂ～ＴＦＴ－Ｅ、ＴＦＴ－Ｆ、ＴＦＴ－Ｇ、キャパシタＣｂｓｔ、ＴＦＴ－Ｄが形成される画素領域において説明を省略したが、ＴＦＴ－Ａが形成される画素領域と同様、これら画素領域についてもソース配線層１５の上層に、保護層２２及び２３、シールド層１６、層間絶縁膜２４、画素電極１７が積層されている。
（ゲートドライバ１１の動作）
　次に、図５及び図１０を参照しつつ、１つのゲートドライバ１１の動作について説明する。図１０は、ゲートドライバ１１がゲート線１３Ｇを走査する際のタイミングチャートである。図１０において、ｔ３からｔ４の期間は、ゲート線１３Ｇ（ｎ）が選択されている期間である。表示制御回路４から供給される、一水平走査期間毎に位相が反転するクロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）とが端子１１６～１１９を介してゲートドライバ１１に入力される。また、図１０では図示を省略しているが、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号（ＣＬＲ）が表示制御回路４から端子１１３～１１５を介してゲートドライバ１１に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ、ｎｅｔＢ、ゲート線１３ＧはＬ（Low）レベルに遷移する。
　図１０の時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）が端子１１６、１１７に入力され、Ｈレベルのクロック信号（ＣＫＢ）が端子１１８、１１９に入力される。これにより、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。また、ＴＦＴ－ＣとＴＦＴ－Ｄがオン状態となり、ＴＦＴ－Ｆがオフ状態となるためｎｅｔＡはＬレベルの電源電圧（ＶＳＳ）に充電され、端子１２０からＬレベルの電位が出力される。
　次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－Ｇがオフ状態となり、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢはＬレベルに充電される。そして、ＴＦＴ－ＣとＴＦＴ－Ｄがオフ状態となるためｎｅｔＡの電位はＬレベルに維持され、端子１２０からＬレベルの電位が出力される。
　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ゲート線１３Ｇ（ｎ－１）を介してセット信号（Ｓ）が端子１１１、１１２に入力される。これにより、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ－Ｊがオン状態となり、ＴＦＴ－Ｇがオン状態、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢがＬレベルに維持された状態となる。ＴＦＴ－ＣとＴＦＴ－Ｆはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ－Ｄはオン状態となっているため、端子１２０からＬレベルの電位が出力される。
　時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ－Ｆがオン状態となり、ＴＦＴ－Ｄがオフ状態となる。ｎｅｔＡと端子１２０の間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ－Ｆの端子１１６の電位の上昇に伴って、ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電される。この間、ＴＦＴ－ＧとＴＦＴ－Ｊがオフ状態、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢの電位はＬレベルで維持される。ＴＦＴ－Ｃはオフ状態であるためｎｅｔＡの電位は下がらず、クロック信号（ＣＫＡ）のＨレベルの電位が端子１２０から出力される。これにより、端子１２０と接続されているゲート線１３Ｇ（ｎ）はＨレベルに充電され、選択された状態となる。
　時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。これによりＴＦＴ－Ｃはオン状態となりｎｅｔＡはＬレベルに充電される。この間、ＴＦＴ－Ｄがオン状態、ＴＦＴ－Ｆがオフ状態となるため、端子１２０からＬレベルの電位が出力され、ゲート線１３Ｇ（ｎ）はＬレベルに充電される。
　このように、ゲートドライバ１１の端子１２０からセット信号（Ｓ）がゲート線１３Ｇに出力されることにより、そのゲート線１３が選択された状態となる。液晶表示装置１は、ゲート線１３Ｇに接続されているゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によってソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。
　次に、アクティブマトリクス基板２０ａにおいて、ゲートドライバ１１が設けられていない画素領域（以下、ゲートドライバ非設置領域と称する）について説明する。図１１は、図４Ｂに示すアクティブマトリクス基板２０ａを簡略化した模式図である。図１１における破線枠２００は、表示領域と表示領域外との境界を示している。
　上述したように、一のゲートドライバ１１は、同じ行の複数の画素に亘って形成されている。図６Ａ～６Ｃに示すように、ゲートドライバ群における各ゲートドライバ１１のゲートドライバ設置領域は、ｘ軸方向の幅が同等である。一のゲートドライバ１１を構成する素子、及び素子に制御信号が供給される配線１５Ｌ１が配置されている画素領域を、ゲートドライバ設置領域と称する。
　図１１の例において、ゲートドライバ群１１Ａのゲートドライバ設置領域と、ゲートドライバ群１１Ｂのゲートドライバ設置領域との間は一定の距離Ｌだけ離れている。同様に、ゲートドライバ群１１Ｂのゲートドライバ設置領域と、ゲートドライバ群１１Ｃのゲートドライバ設置領域との間、ゲートドライバ群１１Ｃのゲートドライバ設置領域と、ゲートドライバ群１１Ｄのゲートドライバ設置領域との間も一定の距離Ｌだけ離れている。なお、この例では、ゲートドライバ設置領域間の距離は一定である例を示したが、ゲートドライバ設置領域間の距離は一定でなくてもよい。
　図１２は、図１１に示すゲートドライバ群１１Ｂとゲートドライバ群１１Ｃが配置されている部分を拡大した図である。ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間の領域は、ゲートドライバ非設置領域である。ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃのゲートドライバ設置領域には、ゲートドライバ１１を構成する素子及び配線１５Ｌ１が設けられているため、ゲートドライバ設置領域の開口率は、ゲートドライバ非設置領域よりも低くなっている。ゲートドライバ設置領域とゲートドライバ非設置領域の間の開口率の差が大きいと、人の目に分かる輝度差が生じ、表示ムラとなる。
　本実施形態では、ゲートドライバ設置領域とゲートドライバ非設置領域の間の輝度差が視認されにくくするため、ゲートドライバ非設置領域の開口率が段階的に変化するように、ゲートドライバ非設置領域の開口率を調整する。具体的には、ゲートドライバ設置領域とゲートドライバ非設置領域における開口率の差に応じて、ゲートドライバ非設置領域における一部の画素領域（以下、調整領域）に、開口率を調整するための調整用配線（開口率調整部材）を設ける。
　図１３は、ゲートドライバ非設置領域の開口率の調整を行った場合のゲートドライバ非設置領域における開口率の変化を表す図である。図１３に示すように、ゲートドライバ非設置領域における調整領域の開口率の変化の傾き（開口率の一次微分）は、調整領域の略中間位置Ｐ０において最大となっている。また、ゲートドライバ設置領域近傍Ｐ１と、ゲートドライバ非設置領域において開口率の調整を行わない領域（以下、無調整領域）近傍Ｐ２において、開口率の変化の傾きは最小となる。開口率の変化の傾きは、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差、及び調整領域の幅に応じて定められる。
　図１４は、開口率の差と調整領域の幅との関係を示す図である。図１４において、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差が、例えば、１０％である場合には、調整領域の幅は６０ｍｍ程度が望ましく、２０％である場合には１１０ｍｍ程度が望ましい。つまり、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差が大きくなるほど、調整領域の幅が大きくなるように構成されることが望ましい。
　図１２の例では、ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間のゲートドライバ非設置領域において、領域Ｓ１及びＳ２と領域Ｓ４及びＳ５を各々調整領域とし、領域Ｓ３を無調整領域として開口率を調整する場合について説明する。
　図１５Ａは、図１２に示す領域Ｓ１及びＳ５における一部の画素領域を例示した模式図である。図１５Ａにおいて遮光領域ＢＭの図示は省略されている。図１５Ａに例示するように、領域Ｓ１及びＳ５の画素領域には、ソース線１５Ｓに略平行な調整用配線１５Ｌ３が形成されている。調整用配線１５Ｌ３は、配線１５Ｌ１と同様、ソース配線層１５が形成される過程で同時に形成される。配線１５Ｌ３は、画素領域のｘ軸方向の幅の略中心に位置し、上下（ｙ軸方向）の画素領域に跨って形成されている。画素領域において、調整用配線１５Ｌ３は、画素領域におけるｙ軸方向の幅ｌｙ１の長さを有する。従って、領域Ｓ１及びＳ５における画素領域は、調整用配線１５Ｌ３によって、調整用配線１５Ｌ３を設けない場合より開口率が低下する。
　図１５Ｂは、図１２に示す領域Ｓ２及びＳ４における一部の画素領域を例示した模式図である。図１５Ｂにおいて遮光領域ＢＭの図示は省略されている。図１５Ｂに例示するように、領域Ｓ２及びＳ４の画素領域には、ソース線１５Ｓに略平行な調整用配線１５Ｌ４が形成されている。調整用配線１５Ｌ４は、調整用配線１５Ｌ３と同様、ソース配線層１５が形成される過程で同時に形成される。調整用配線１５Ｌ４は、調整用配線１５Ｌ３と同様、各画素領域のｘ軸方向の幅の略中心に位置し、上下（ｙ軸方向）の画素領域に跨るように形成されているが、その長さはＬｙ２であり、調整用配線１５Ｌ３より短い。調整用配線１５Ｌ４と調整用配線１５Ｌ３は、ｘ軸方向の幅が略同等である。従って、領域Ｓ２及びＳ４における画素領域は、調整用配線１５Ｌ４により、調整用配線１５Ｌ４を設けない場合と比べて開口率が低下するが、領域Ｓ１及びＳ５よりも開口率は高くなる。
　なお、本実施形態では、調整用配線１５Ｌ３と調整用配線１５Ｌ４のｘ軸方向の幅が略同等であり、ｙ軸方向の長さが異なっている例であるが、図１３に示す開口率となるように調整用配線１５Ｌ３，１５Ｌ４の幅と長さが設定されていれば、これに限らない。
　図１５Ｃは、図１２に示す領域Ｓ３における一部の画素領域を例示した模式図である。図１５Ｃにおいて遮光領域ＢＭの図示は省略されている。図１５Ｃに例示するように、領域Ｓ３の画素領域には調整用配線は設けられていない。従って、表示領域において、領域Ｓ３における画素領域の開口率は、表示領域において最大（Ｋｍａｘ）となる。
　図１２の例では、ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間のゲートドライバ非設置領域における開口率の調整について説明したが、図１１において、ゲートドライバ群１１Ａとゲートドライバ群１１Ｂの間のゲートドライバ非設置領域と、ゲートドライバ群１１Ｃとゲートドライバ群１１Ｄの間のゲートドライバ非設置領域は、上記と同様に調整用配線１５Ｌ３，１５Ｌ４が各々設けられる。また、図１１において、ゲートドライバ群１１Ａのゲートドライバ設置領域と表示領域外との境界２００の間、ゲートドライバ群１１Ｄのゲートドライバ設置領域と表示領域外との境界２００の間におけるゲートドライバ非設置領域においても、図１３に示す開口率の変化を表す曲線に基づいて、調整用配線が設けられる。
　図１２の例では、便宜上、領域Ｓ１及びＳ２と領域Ｓ４及びＳ５に調整用配線を設け、ゲートドライバ非設置領域において開口率が３段階に変化する例を説明したが、図１３に示した調整領域における開口率の変化となるように、ゲートドライバ非設置領域における調整領域を分割し、分割した領域毎に画素領域における調整用配線が占める割合を設定すればよい。要は、ゲートドライバ非設置領域の開口率が、ゲートドライバ設置領域に近づくほど滑らかにゲートドライバ設置領域の開口率に変化するように、ゲートドライバ非設置領域の一部に調整用配線が設けられていればよい。
　このように、アクティブマトリクス基板２０ａにおいて、ゲートドライバ非設置領域の一部の画素領域に、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差に応じた割合で調整用配線を設けることにより、ゲートドライバ設置領域とゲートドライバ非設置領域との間で開口率が急激に変化せず、表示領域における輝度差を小さくすることができる。その結果、調整用配線を設けない場合と比べ、ゲートドライバ１１を表示領域内に配置したことによる表示ムラを低減することができる。
　なお、上記の例では、ゲートドライバ非設置領域の一部の画素領域に、ソース配線層１５からなる調整用配線１５Ｌ３，１５Ｌ４を設ける例であったが、調整用配線は、ゲート配線層１３で構成されていてもよい。要は、調整用配線は、アクティブマトリクス基板２０ａに形成される配線のうち、光を透過させない配線を用いて構成されていればよい。
＜第２実施形態＞
　上述した第１実施形態では、ゲートドライバ非設置領域に、ゲートドライバ非設置領域とゲートドライバ設置領域との間の開口率の差に応じた割合で調整用配線を設ける例について説明した。本実施形態では、対向基板２０ｂのブラックマトリクスＢＭ（開口率調整部材）によって、ゲートドライバ非設置領域の画素領域の開口率を調整する例について説明する。以下、上述した図１２を例にして、本実施形態における開口率の調整について説明する。
　上述した図７及び図９Ａ～９Ｆに示すように、ゲートドライバ設置領域における各画素領域は、遮光領域ＢＭによって遮光される。図７及び図９Ａ～９Ｆにおいて、遮光領域ＢＭは、ゲート線１３Ｇ、ソース線１５Ｓ、配線１５Ｌ１の一部を除くゲートドライバ１１を構成する素子、及びＴＦＴ－ＰＩＸを含む。一方、ゲートドライバ非設置領域における画素領域は、ゲートドライバ１１を構成する素子及び配線１５Ｌ１が設けられていない。そのため、ゲートドライバ非設置領域において開口率を調整しない場合、対向基板２０ｂにおいて、ブラックマトリクスＢＭは、ゲートドライバ非設置領域の画素領域が、図１６に示す遮光領域ＢＭ０によって遮光されるように形成される。図１６に示すように、ゲートドライバ非設置領域の遮光領域ＢＭ０は、ゲート線１３Ｇ、ソース線１５Ｓ、及びＴＦＴ－ＰＩＸを含み、ゲートドライバ設置領域の画素領域よりも開口部Ｓ０が大きい。つまり、ゲートドライバ非設置領域は、ゲートドライバ１１が設けられていない上、遮光領域ＢＭ０が占める割合がゲートドライバ設置領域よりも小さくなるため、ゲートドライバ設置領域よりも開口率が大きくなる。その結果、表示領域において、ゲートドライバ設置領域とゲートドライバ非設置領域との間に輝度差が生じ、表示ムラが生じる。
　本実施形態では、ゲートドライバ設置領域とゲートドライバ非設置領域の間の輝度差が視認されにくくするため、ゲートドライバ非設置領域において開口率が段階的に変化するように、ゲートドライバ非設置領域の画素領域における遮光領域ＢＭが占める割合を調整する。つまり、ゲートドライバ非設置領域の開口率の変化が、上述した図１３に示す曲線で表す開口率の変化となるように、ゲートドライバ非設置領域の画素領域を遮光領域ＢＭが占める割合を変える。
　図１７Ａは、図１２に示す領域Ｓ１及びＳ５における一部の画素領域を例示した模式図である。領域Ｓ１及びＳ５の画素領域は、対向基板２０ｂに形成されたブラックマトリクスにより、遮光領域ＢＭ１で遮光される。遮光領域ＢＭ１は、図１６に示す遮光領域ＢＭ０よりも、画素領域においてｘ軸方向に±Δｌｘ１、ｙ軸方向に±Δｌｙ１だけ内側の範囲まで及ぶ。つまり、領域Ｓ１及びＳ５の画素領域の開口部Ｓ１は、図１６に示す画素領域の開口部Ｓ０と比べて斜線部分だけ小さくなり、開口率が低下する。
　図１７Ｂは、図１２に示す領域Ｓ２及びＳ４における一部の画素領域を例示した模式図である。領域Ｓ２及びＳ４の画素領域は、対向基板２０ｂに形成されたブラックマトリクスにより、遮光領域ＢＭ２で遮光される。遮光領域ＢＭ２は、図１６に示す遮光領域ＢＭ０よりも、画素領域においてｘ軸方向に±Δｌｘ２（Δｌｘ１＞Δｌｘ２）、ｙ軸方向に±Δｌｙ２（Δｌｙ１＞Δｌｙ２）だけ内側の範囲まで及ぶ。つまり、領域Ｓ２及びＳ４の画素領域の開口部Ｓ２（Ｓ２＜Ｓ１）は、図１６に示す画素領域の開口部Ｓ０と比べて斜線部分だけ小さくなるが、領域Ｓ１及びＳ５の画素領域の開口部Ｓ１よりも大きい。よって、領域Ｓ２及びＳ４の画素領域は、図１６に示す画素領域よりも開口率は低下するが、領域Ｓ１及びＳ５の画素領域よりも開口率は高くなる。
　図１２に示す領域Ｓ３の画素領域は、対向基板２０ｂに形成されたブラックマトリクスにより、図１６に示す遮光領域ＢＭ０で遮光される。従って、領域Ｓ３の画素領域の開口率は、表示領域において最大（Ｋｍａｘ）となる。
　上記の例では、ゲートドライバ群１１Ｂとゲートドライバ群１１Ｃの間のゲートドライバ非設置領域における開口率の調整について説明したが、図１１に示すゲートドライバ群１１Ａとゲートドライバ群１１Ｂの間のゲートドライバ非設置領域と、ゲートドライバ群１１Ｃとゲートドライバ群１１Ｄの間のゲートドライバ非設置領域は、上記と同様に、対向基板２０ｂに形成されたブラックマトリクスによる遮光領域を有する。また、図１１において、ゲートドライバ群１１Ａと境界２００（表示領域と表示領域外との境界）の間のゲートドライバ非設置領域と、ゲートドライバ群１１Ｄと境界２００の間におけるゲートドライバ非設置領域においても、対向基板２０ｂに形成されたブラックマトリクスにより、図１３に示す開口率の変化を表す曲線に基づく遮光領域を有する。
　なお、上記の例では、便宜上、ゲートドライバ非設置領域における開口率を３段階に変化させたが、図１３に示した調整領域における開口率の変化となるように、ゲートドライバ非設置領域において調整領域を分割し、分割した領域毎に画素領域における遮光領域ＢＭが占める割合を設定すればよい。要は、ゲートドライバ非設置領域の開口率が、ゲートドライバ設置領域に近づくほど滑らかにゲートドライバ設置領域の開口率に変化するように、ゲートドライバ非設置領域の遮光領域ＢＭが設けられていればよい。
　上述した第２実施形態では、ゲートドライバ設置領域に近づくほど遮光領域が大きくなるように、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差に応じた割合でゲートドライバ非設置領域をブラックマトリクスによって遮光する。これにより、表示領域においてゲートドライバ設置領域とゲートドライバ非設置領域との間の輝度差が小さくなり、ゲートドライバ非設置領域の遮光領域ＢＭを調整しない場合と比べ、表示ムラを低減することができる。
＜第３実施形態＞
　上述した第１実施形態及び第２実施形態では、表示領域におけるバックライトの輝度が略一定となるように光を照射する例であったが、本実施形態では、表示領域における開口率の差に応じて、バックライトの輝度を表示領域において変化させる例について説明する。
　なお、上述した第１実施形態及び第２実施形態では、表示領域内に、ゲートドライバ群１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが設けられている例であったが、本実施形態では、説明の便宜上、図１８に示すように、表示領域内にゲートドライバ群１１Ａ，１１Ｄが設けられているものとして説明する。また、図１８において、ゲートドライバ群１１Ａのゲートドライバ設置領域とゲートドライバ群１１Ｄのゲートドライバ設置領域との間のゲートドライバ非設置領域Ｓ２０は、上述した第１実施形態又は第２実施形態と同様、ゲートドライバ設置領域とゲートドライバ非設置領域との輝度差が小さくなるように、ゲートドライバ非設置領域Ｓ２０における開口率を段階的に変化させる開口率調整用部材が設けられている。すなわち、ゲートドライバ非設置領域において、ゲートドライバ設置領域に近づくほど開口率が小さくなるように調整用配線又は遮光領域ＢＭ（図示略）が設けられているものとする。
　図１９は、本実施形態におけるバックライトユニット６のバックライトの概略構成を示す模式図である。図１９（ａ）は、バックライトの上面図であり、図１９（ｂ）は、図１９（ａ）におけるＡ－Ａ’線でバックライトを切断した断面図である。
　図１９（ａ）に示すように、バックライト６０は、導光板６１と、導光板６１の側面に設けられたＬＥＤ（Light Emitting Diode）６２ａ，６２ｂと、必要に応じて導光板６１の上部に設けられる拡散シート（図示略）を有する。導光板６１には、ＬＥＤ６２ａ，６２ｂの光を拡散するための散乱体６３が複数設けられている。図１９（ｂ）に示すように、散乱体６３は、半球形状を有する。導光板６１において、図１８に示す領域Ｓ２１，Ｓ２２に対応する領域は、領域Ｓ２３に対応する領域よりも散乱体６３の密度が高くなるように散乱体６３が配置されている。つまり、散乱体６３は、表示領域において、開口率が低い領域に近づくほど輝度が高くなり、開口率が高い領域に近づくほど輝度が小さくなるように分布される。なお、この例では、散乱体６３が設けられる例を示したが、導光板６１に、光を拡散するための例えば楔形の凹凸が設けられていてもよい。また、輝度を調整するために、透過率が段階的に変化するように黒色等でグラデーションがつけられた網点フィルムを用いてもよい。要するに、表示面の輝度が均一化されるように、アクティブマトリクス基板２０ａにおいて、ゲートドライバ設置領域に対しては、バックライト６０から照射する光量をゲートドライバ非設置領域に対する光量よりも大きくし、ゲートドライバ非設置領域に対しては、バックライト６０から照射する光量をゲートドライバ設置領域に対する光量よりも小さくなるように、アクティブマトリクス基板２０ａに照射される光量が調整されていればよい。
　これにより、表示領域におけるバックライト６０の輝度は、図２０に示すように変化する。つまり、領域Ｓ２０におけるバックライト６０の輝度は略一定であり、ゲートドライバ群１１Ａとゲートドライバ群１１Ｄが各々配置される領域Ｓ３１と領域Ｓ３２におけるバックライト６０の輝度は、境界２００（図１８，１９参照）近傍において最大となり、領域Ｓ２０に近づくほど小さくなり、領域Ｓ２０におけるバックライト６０の輝度に収束する。
　上述した第１実施形態及び第２実施形態では、バックライト６０の輝度が表示領域において略一定である。そのため、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差による表示面の輝度差が人の目に分からないようにするためには、図１３に示した開口率の差に応じた調整領域の幅が必要となる。これに対し、本実施形態のように、表示領域における開口率の変化（差）に応じて、表示領域におけるバックライト６０の輝度分布を変化させることで、第１実施形態及び第２実施形態と比較して、開口率の差によって生じる表示面の輝度差が低減されるので、表示面の輝度が均一化され、表示ムラを低減することができる。また、ゲートドライバ設置領域とゲートドライバ非設置領域との表示面の輝度差が小さくなることによって、調整領域の幅を第１実施形態及び第２実施形態よりも小さくすることができる。
　図２１は、表示領域における輝度を変化させた場合の開口率の差と調整領域の幅との関係を示す図である。図２０における実線Ａは、開口率の差に応じた理想的な調整領域の幅を示し、実線Ｂは、開口率の差に応じた調整領域の幅の最小値を示している。なお、図２１における破線は、表示領域における輝度が略一定である場合、つまり、図１４に示した開口率の差と調整領域の幅との関係を示している。
　図２１の実線Ａ，Ｂで示すように、開口率の差が１０％の場合の調整領域の幅は、５ｍｍ以下であり、開口率の差が２０％の場合の調整領域の幅は、３０ｍｍ以下となっている。実線Ａ，Ｂで示すように、表示領域における開口率の変化に応じて輝度を変化させる場合には、バックライト６０の輝度が略一定である場合と比べて調整領域の幅が小さい。そのため、表示領域においてバックライト６０の輝度が略一定である場合と比べ、一のゲート線１３Ｇを駆動するゲートドライバ１１の数を増やすことができ、１つのゲートドライバ１１がゲート線１３Ｇを駆動する負荷を軽減することができる。
　＜変形例＞
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。
　（１）上述した第１実施形態から第３実施形態において、ＲＧＢのうちの１色に対応する画素領域に、ゲートドライバ１１を構成する各素子が設けられるように構成してもよい。また、この場合において、ゲートドライバ１１を構成する素子が設けられるサブ画素領域のｘ軸方向の幅を、当該サブ画素領域を含む画素における他のサブ画素領域よりも大きく構成し、ゲートドライバ非設置領域における各サブ画素領域のｘ軸方向の幅は略同等の大きさに構成してもよい。ゲートドライバ設置領域において、ゲートドライバ１１が設けられるサブ画素領域を他のサブ画素領域よりも大きく構成することにより、ゲートドライバ１１が設けられるサブ画素領域の開口率を大きくすることができる。その結果、ゲートドライバ設置領域とゲートドライバ非設置領域との開口率の差が小さくなり、表示領域においてゲートドライバ設置領域とゲートドライバ非設置領域との輝度差を小さくすることができる。また、サブ画素領域のサイズが小さい場合であっても、ゲートドライバ設置領域における１色のサブ画素領域のサイズを他のサブ画素領域よりも大きく構成することにより、ゲートドライバ１１をサブ画素領域内に配置することができる。
　（２）上述した第１実施形態では、ゲートドライバ１１を構成するスイッチング素子の半導体層１４は、酸化物半導体で構成されている例について説明したが、半導体層１４としては、ポリシリコンやアモルファスシリコン等で構成してもよい。
　（３）上述した第１実施形態では、アクティブマトリクス基板２０ａの基板２０上にはゲート線１３Ｇ、ソース線１５Ｓ、ゲートドライバ１１、ゲートドライバ１１に対する制御信号等が入力される端子部１２ｇ、ソース線１５Ｓに対するデータ信号等が入力される端子部１２ｓが形成される例について説明したが、これら以外にソースドライバ３及び表示制御回路４が形成されていてもよい。
　本発明は、液晶ディスプレイ等の表示装置に利用することができる。

Claims (6)

  1. 　複数のゲート線と複数のソース線とを含む配線を備えたアクティブマトリクス基板と、対向基板とを備えた表示パネルであって、
    　前記アクティブマトリクス基板は、
    　表示領域内において、前記ゲート線ごとに設けられ、当該ゲート線を選択又は非選択の状態に切り替える駆動回路を備え、
    　前記駆動回路が設けられた設置領域と前記駆動回路が設けられていない非設置領域との間の輝度差が小さくなるように、前記非設置領域における開口率を段階的に変化させる開口率調整部材を前記非設置領域に備える、表示パネル。
  2. 　前記開口率調整部材は、調整用配線であり、
    　前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記非設置領域に前記調整用配線が設けられる、請求項１に記載の表示パネル。
  3. 　前記調整用配線は、前記配線のうちのいずれかの配線と同じ部材で構成され、当該配線が前記アクティブマトリクス基板に形成される過程で同時に形成される、請求項２に記載の表示パネル。
  4. 　前記対向基板は、ブラックマトリクスを備え、
    　前記開口率調整部材は、前記ブラックマトリクスであり、
    　前記ブラックマトリクスは、前記非設置領域において前記設置領域に近づくほど開口率が小さくなるように、前記対向基板に形成されている、請求項１に記載の表示パネル。
  5. 　前記対向基板は、さらに、カラーフィルタを備え、
    　前記表示領域は、複数の色のサブ画素を含む画素を備え、
    　前記駆動回路は、前記設置領域において、前記複数の色のうちの一の色に対応するサブ画素に配置され、
    　前記駆動回路が設けられている前記サブ画素は、当該サブ画素を含む前記画素における他のサブ画素よりも大きく構成され、前記非設置領域における画素のサブ画素は略同等の大きさに構成されている、請求項１から４のいずれか一項に記載の表示パネル。
  6. 　請求項１から５のいずれか一項に記載の表示パネルと、
    　前記表示パネルのアクティブマトリクス基板の側から、前記設置領域と前記非設置領域の間の輝度差が小さくなるように光を照射する照射部と、
    　を備える、表示装置。
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