JP2016057493A - 液晶表示装置の駆動方法 - Google Patents

Abstract

【課題】一実施形態は、色画素の極性反転駆動の効果が適正に得られるようにし、色再現性能力を向上することができる液晶表示装置の駆動方法を提供する。
【解決手段】赤色画素の列、緑色画素の列、及び青色画素と白色画素の交互となる第３の列による３列が行方向へ繰り返し配置される。行方向へ前記赤、緑及び青色画素による第１の組と、前記赤、緑及び白色画素による第２の組が、それぞれ複合色単位画素と定義される。また奇数、偶数番目のゲート配線が配置される。ここで、前記第３の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第３の列の画素に画素信号を供給する。
【選択図】図２

Description

この実施形態は液晶表示装置の駆動方法に関する。

色表示可能な液晶表示装置では、複数の画素が行方向（Ｘ方向）と列方向（Ｙ方向）とに配列されている。行方向（Ｘ方向）は、列方向（Ｙ方向）と交差する方向である。各画素は、それぞれカラーフィルタを備えており、赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）として動作する。

近年、液晶表示装置において、表示輝度を向上する手法が提案されている。一例として、赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）、及び、白色画素（Ｗ）が行方向に沿って所定の順番で配置され、この１セットが１つの複合色単位画素（複合色絵素）を構成している。白色画素（Ｗ）は、赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）と比べて光の利用効率が高く、その透過率は赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）の透過率の約３倍である。このために複合色単位画素の中に、白色画素（Ｗ）が利用されると、表示装置の表示輝度を上げることができる。

ところで液晶表示装置は、液晶駆動効率を向上するために、隣り合う画素列の駆動電圧の極性を異なる極性にして駆動しており、且つフレーム毎に前記極性を反転して駆動する液晶駆動方法を採用している。この駆動方式はカラム反転駆動方法と称される場合がある。

特開２０１０−３３０１４号公報

上記したカラム反転駆動方法は、液晶表示装置の複合色単位画素が赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）の３色画素で構成されている場合は有効である。しかし、複合色単位画素が、白色画素（Ｗ）と赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）の４色画素で構成されている場合は、従来のカラム反転駆動方法では、色画素の極性反転動作に問題が生じる場合がある。例えば、異なる列に配置された第１と第２の青色画素（Ｂ）に供給される画素信号が同じレベルであるとすると、当該第１と第２の青色画素（Ｂ）に対して供給される画素信号の電圧極性が列間でカラム反転しておらず、この為に該画素信号の電圧が平均化せず、この結果、例えば共通電極の基準電圧値が正或いは負側に偏ってしまう場合がある。このような偏りが生じた青色画素（Ｂ）は、映像の正確な色再現に悪影響を与える。

そこでこの実施形態は、色画素の極性反転駆動の効果が適正に得られるようにし、色再現性能力を向上することができる液晶表示装置の駆動方法を提供することを目的とする。

実施形態によれば、
赤色（第１の色）画素による第１の列と、緑色（第２の色）画素による第２の列と、青色（第３の色）画素と白色（第４の色）画素が交互となる第３の列による３つの列が、行方向へ繰り返し配置され、行方向へ配置される前記赤色（第１の色）画素、緑色（第２の色）画素及び青色（第３の色）画素による第１の組と、前記赤色（第１の色）画素、緑色（第２の色）画素及び白色画素による第２の組が、それぞれ複合色単位画素として定義され、画素並びの奇数行と偶数行には、それぞれ奇数番目、偶数番目のゲート配線が対応して配置されている表示装置の駆動方法において、
前記第３の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第３の列の画素に画素信号を供給することを特徴とする。

図１は、本実施形態の表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。 図２は、各画素ＰＸに対して配置された色フィルタの例を示す図である。 図３は、図２の色フィルタと比較するために示した他の色フィルタの例を示す図である。 図４は、図２に示した複合色単位画素の列ＣＯＬ１、列ＣＯＬ２、の構成をさらに詳しく示す図である。 図５Ａは、図４の四角で囲んだ部分１１１を取り出して示す図である。 図５Ｂは、図５Ａのデバイスを線Ａ−Ｂで断面して示す概略図である。 図６は、図５Ｂに示した断面をさらに詳しく示す図である。 図７は、図１の第２駆動回路の例を示す図である。 図８は本実施形態の一動作例を実行するためのソフトウエアプログラムの一例を示す図である。

以下、実施の形態について図面を参照して説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態の表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えて構成されている。

液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴ（図で点線で囲む領域）を備えている。アクティブエリアＡＣＴは、アレイ基板ＡＲと対向基板ＣＴとの間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿って延出した複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、第１方向Ｘに交差する第２方向Ｙに沿って延出した複数のソース配線Ｓ（Ｓ１〜Ｓｍ）を備えている。

また各画素ＰＸは、図の右側に１つを代表して示す（一点鎖線で囲まれた領域）ように、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続された画素電極ＰＥ、画素電極ＰＥと向かい合う共通電極ＣＥ１などを備えている。共通電極ＣＥ１が２本示されているが、実際には一体化した電極である。蓄積容量ＣＳは、例えば、共通電極ＣＥ１と画素電極ＰＥとの間に形成される。一方、対向基板ＣＴは、液晶層ＬＱを介してアレイ基板ＡＲと対向している。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部がアレイ基板ＡＲ上に形成され、駆動ＩＣチップ（液晶ドライバと称される場合もある）２と接続されている。

第２駆動回路ＳＤは、カラム反転駆動方法を実現するために、隣り合う列のソース配線に対して画素信号を出力する場合、異なる極性の画素信号を出力することができる。

駆動ＩＣチップ２は、第１駆動回路ＧＤ及び第２駆動回路ＳＤを制御するコントローラを内蔵し、液晶表示パネルＬＰＮを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例では、駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲ上に実装されている。

共通電極ＣＥ１は、アクティブエリアＡＣＴの全域に亘って延在しており、複数の画素ＰＸに対して共通に形成されている。共通電極ＣＥ１は、アクティブエリアＡＣＴの外側に引き出され、給電部Ｖｃｏｍに接続されている。給電部Ｖｃｏｍは、例えばアクティブエリアＡＣＴの外側においてアレイ基板ＡＲに形成され、共通電極ＣＥ１と電気的に接続される。給電部Ｖｃｏｍには、一定の共通電圧が供給される。

複数の画素ＰＸには、色フィルタが所定の規則で配列されている。色フィルタは、液晶層ＬＱを挟んで画素電極に対向し、対向基板ＣＴに形成されている。

図２は、各画素ＰＸに対して配置された、色フィルタの例を示している。以下、色フィルタが一体化された画素を色画素と称し、赤、緑、青のフィルタが一体化された画素を、それぞれ赤色（第１の色）画素（Ｒ）、緑色（第２の色）画素（Ｇ）及び青色（第３の色）画素（Ｂ）と称することにする。

本実施形態では、赤色画素（Ｒ）による第１の列１１と、緑色（第２の色）画素による第２の列１２と、青色（第３の色）画素と白色画素の交互となる第３の列１３ａ又は１３ｂによる３つの列が、行方向へ繰り返し配置されている。第３の列として１３ａ又は１３ｂとして２種類の符号を用いた理由は、いずれの列も青色画素（Ｂ）と白色画素が交互になるが、一方の列は、奇数行が青色画素（Ｂ）、偶数行が白色画素（Ｗ）の順序であり、他方の列は、奇数行が白色画素（Ｗ）、偶数行が青色画素（Ｂ）の順序となるからである。

また本実施形態では、行方向へ配置される前記赤色画素（Ｒ）、緑色画素（Ｇ）及び青色画素（Ｂ）の組と、前記赤色画素（Ｒ）、緑色画素（Ｇ）及び白色画素（Ｗ）の組が、それぞれ複合色単位画素として定義されている。複合色単位画素の各列に対して、図では、符号ＣＯＬ１、ＣＯＬ２、ＣＯＬ３、ＣＯＬ４、・・・・を付して示している。各複合色単位画素の列ＣＯＬ１、ＣＯＬ２、ＣＯＬ３、ＣＯＬ４、・・・・は、それぞれ第１の列１１、第２の列１２、及び第３の列１３ａ（または１３ｂ）を含む。

次に、画素の各行に対応して、行方向にゲート配線Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・・・が配線されている。

奇数行の画素のゲートは、奇数行のゲート配線Ｇ１、Ｇ３、Ｇ５、・・・に接続され、偶数行の画素のゲートは、偶数行のゲート配線Ｇ２、Ｇ４、Ｇ６、・・・に接続されている。

上記のように構成された表示装置に対して、画素信号は、第２の駆動回路ＳＤが供給される。この場合は、カラム反転駆動が行われる。例えば、図２に各色画素に対して画素信号の極性（＋または−）を付している。

ここで本実施形態では、第３の列の画素（青色画素と白色画素）の画素信号の共通電極に対する極性が行方向へ、・・・＋＋−−＋＋−−＋＋−−・・・・（・・・正正負負正正負負正正負負・・・）のパターンを含むように駆動される。

上記のような方法であると、次のような作用効果を得ることができる。今、例えば赤色画素（Ｒ）に対する画素信号の書き込み処理について着目する。例えばゲート配線Ｇ１がオンであり、行方に見た場合、奇数列ＣＯＬ１、ＣＯＬ３、ＣＯＬ５、・・・・の赤色画素（Ｒ）に画素信号（マイナス電位）が書き込まれ、偶数列ＣＯＬ２、ＣＯＬ４、ＣＯＬ６、・・・・の赤色画素（Ｒ）に画素信号（プラス電位）が書き込まれる。赤色画素（Ｒ）は、行方向に共通電極に対する極性が＋、−、＋、−、・・・・と規則正しく繰り返している。このために、赤に関する共通電極の極性バランスは、何れか一方の極性に偏ることがない。つまり、赤色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。

また緑色画素（Ｇ）に対する画素信号の書き込み処理に着目した場合も同様である。即ち、例えばゲート配線Ｇ１がオンであり、行方に見た場合、奇数列ＣＯＬ１、ＣＯＬ３、ＣＯＬ５、・・・・の緑色画素（Ｇ）に画素信号（プラス電位）が書き込まれ、偶数列ＣＯＬ２、ＣＯＬ４、ＣＯＬ６、・・・・の緑色画素（Ｇ）に対して画素信号（マイナス電位）が書き込まれる。

このように、緑色画素（Ｇ）は、行方向に共通電極に対する極性が＋、−、＋、−、・・・・と規則正しく繰り返している。このために、緑色画素（Ｇ）に関する共通電極の極性バランスは、何れか一方の極性に偏ることがない。つまり、緑色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。

次に、青色画素（Ｂ）に対する画素信号の書き込み処理について着目して説明する。例えばゲート配線Ｇ１がオンであり、行方に見た場合、列ＣＯＬ１、ＣＯＬ５、ＣＯＬ９（図示せず）・・・・の青色画素（Ｂ）にプラス極性の画素信号が書き込まれる。これに対して、列ＣＯＬ３、ＣＯＬ７（図示せず）、ＣＯＬ１１（図示せず）・・・・の青色画素（Ｂ）にマイナス極性の画素信号が書き込まれる。

上記したルールに基づいた極性で、青色画素（Ｂ）に画素信号が書き込まれた場合、青色画素（Ｂ）を行方向に見た場合、共通電極に対する極性が・・・・＋、−、＋、−、・・・・となり、平均化する。この結果、青色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。

さらに白色画素（Ｗ）に対する画素信号の書き込み処理について着目して説明する。例えばゲート配線Ｇ１がオンであり、行方に見た場合、列ＣＯＬ２、ＣＯＬ６、ＣＯＬ１０（図示せず）・・・・の白色画素（Ｗ）にプラス極性の画素信号が書き込まれる。これに対して、列ＣＯＬ４、ＣＯＬ８（図示せず）、ＣＯＬ１２（図示せず）・・・・の白色画素（Ｗ）にマイナス極性の画素信号が書き込まれる。

上記したルールに基づいた極性で、白色画素（Ｗ）に画素信号が書き込まれた場合、白色画素（Ｗ）を行方向に見た場合、共通電極に対する極性が・・・・＋、−、＋、−、・・・・となり、平均化する。この結果、白色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。

図３は、図２に示すような対策がされなかった場合の各画素とゲート配線の接続状態を示している。このような接続の場合、赤色画素（Ｒ）と緑色画素（Ｇ）のゲート配線に対する接続状態は、図２の例と同じであり、共通電極の極性バランスも図２の例と同じであるから説明は省略する。

しかし、例えばゲート配線Ｇ１がオンであり、行方に見た場合、列ＣＯＬ１、列ＣＯＬ３、列ＣＯＬ５の青色画素（Ｂ）にそれぞれ共通電極に対してプラス側の電位の画素信号が書き込まれる。しかしゲート配線Ｇ１がオンであり、行方に見た場合、青色のためにマイナス側の電位に書き込まれる画素信号は存在しないことになる。このために、図３の構成の場合、青色に関する共通電極の極性バランスは、プラス側の極性に偏ることになる。またゲート配線Ｇ２に接続されている青色画素（Ｂ）に関しては、青色に関する共通電極の極性バランスがマイナス側の極性に偏ることになる。

図３の構成の場合、上記した青色画素（Ｂ）と同様な考え方が白色画素（Ｗ）に関しても適用することができる。つまり白色に関する共通電極の極性に偏りが生じる。

これに対して、図２で説明した構成であると、各色画素（Ｒ）、（Ｇ）、（Ｂ）、（Ｗ）に関して共通電極の基準としての電位が安定している。

図４は、図２に示した複合色単位画素の列ＣＯＬ１、列ＣＯＬ２の構成をさらに詳しく示す図である。図４では、図２に比べて、画素電極の構造と、ゲート配線Ｇ１、Ｇ２、ソース配線Ｓ１−Ｓ４を更に示している。さらに、図４では、画素電極と、この画素電極に対応するソース配線とゲート配線との接続部を概略的に示している。

画素電極は、接続部に形成されたスイッチング素子により、ソース配線に接続されている。スイッチング素子は、ゲート配線からの制御信号によりオン又はオフ制御される。この接続部の構成は、図５Ａ、図５Ｂを参照して後述することにする。

図４に示すように、本実施形態では、複合色単位画素が、白色画素（Ｗ）と赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）の４色画素で構成されている。しかし、単純に行方向へ、白色画素（Ｗ）と赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）の４色画素を配列したまとまりを、１つの複合色単位画素として定義すると、複合色単位画素の配列ピッチが粗くなり、解像度が劣化する。そこで、この実施形態では、図２で説明したように各複合色単位画素の列ＣＯＬ１、ＣＯＬ２、ＣＯＬ３、ＣＯＬ４、・・・・は、それぞれ第１の列１１、第２の列１２、及び第３の列１３ａ（または１３ｂ）とし、３色画素を基本としている。これにより解像度の劣化を抑制している。

さらに本実施形態では、行方向の複合色単位画素を見た場合、赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）の組と、赤色画素（Ｒ）、緑色画素（Ｇ）、白色画素（Ｗ）の組が交互に配列されている。ここで、例えば２つの行の複合色単位画素（（３×２）画素）を組み合わせてみた場合、赤色画素（Ｒ）、緑色画素（Ｇ）、青色画素（Ｂ）の組と、赤色画素（Ｒ）、緑色画素（Ｇ）、白色画素（Ｗ）の組が配置されている。

したがって、本実施形態では、（３×２）画素の、２次元配列された６個の色単位画素（２つの赤画素、２つの緑画素、１つの青色画素（Ｂ）、１つの白色画素（Ｗ））を組み合わせて、色再現性を工夫している。即ち、各色の明るさのバランスを取りやすくするために、２つの赤色画素（Ｒ）の面積と、２つの緑色画素（Ｇ）の面積と、１つの青色画素（Ｂ）の面積とが同等となるように設計されている。このために赤色画素（Ｒ）と、緑色画素（Ｇ）と、青色画素（Ｂ）に基づいて色再現を行うための信号処理方法に対して、色フィルタ面積のアンバランスを考慮する必要はない。また、白色画素（Ｗ）に対する信号は、輝度や明るさ調整の目的に応じた利得が設定される。

上記のように１つの青色画素（Ｂ）の面積は、２つの赤色画素（Ｒ）の合計面積（＝２つの緑色画素（Ｇ）の合計面積）にほぼ等しく設計されている。このために、行方向に見た場合、赤色画素（Ｒ）と緑色画素（Ｇ）の幅ｗ１に対して、白色画素（Ｗ）と青色画素（Ｂ）の幅ｗ２が広く形成されている。なおこの実施形態では、行方向の幅ｗ３（隣り合うゲート配線とゲート配線の間）は、全て同じである。

図４においては、画素とゲート配線及びソース配線との接続部を概略的に示した。この接続部を以下具体的に説明する。

図５Ａ、図５Ｂは、図４の四角で囲んだ部分１１１を取り出して示している。図５Ａには、ソース配線Ｓ２、Ｓ３、及びゲート配線Ｇ２の近傍が拡大されて示されている。図５Ｂは、図５ＡのデバイスをＡ−Ｂのラインで断面した場合の概略構成を示している。したがって、ゲート電極Ｇ２と接続される白色画素（Ｗ）の領域を詳しく説明することにする。

本実施形態は、画素電極がスリットを有し、画素電極と共通電極との間で、液晶分子を駆動する方式として、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式を採用している。

ソース配線Ｓ３は、絶縁膜１２と絶縁膜１３との間に位置する。ソース配線Ｓ３の下部には、絶縁膜１２、１１を介して、半導体層ＳＣが形成されている。ソース配線Ｓ３の一部に接続したソース電極ＷＳは、コンタクトホールＣＨ１を介して、半導体層ＳＣのソース部に接続されている。半導体層ＳＣは、ソース配線Ｓ３の下部に沿って延在し、ゲート配線Ｇ２の下部を通過し、白色画素（Ｗ）の領域内に進入している。この白色画素（Ｗ）の領域内に入り込んだ半導体層ＳＣは、ドレイン部として使用される。

ゲート配線Ｇ２は、ソース配線Ｓ３の層の下部の絶縁膜１１と絶縁膜１２との間に位置する。ゲート配線Ｇ２は、一部が画素形成領域に突出している。この一部がＧ２’として図示されている。

半導体層ＳＣのドレイン部は、絶縁膜１１、１２を貫通するコンタクトホールＣＨ２を介して、ドレイン電極ＷＤに接続されている。さらにドレイン電極ＷＤは、絶縁膜１３、共通電極ＣＥ１、絶縁膜１４を貫通するコンタクトホールＣＨ３を介して、画素電極ＰＥに接続されている。なお図５Ｂの共通電極ＣＥ１は、図５Ａでは示していない。

図５Ａに示すように、白色画素（Ｗ）の画素電極とソース配線との接続は、次のような形態である。ソース配線Ｓ３に第１のコンタクトホールＣＨ１を介してスイッチング素子ＳＣのソース電極が接続され、このスイッチング素子ＳＣのドレイン電極が、第２のコンタクトホールＣＨ２を介して画素電極ＰＥに接続される。ここで、ソース配線Ｓ３に形成される第１のコンタクトホールの位置と、画素電極ＰＥの下部の第２のコンタクトホールＣＨ２とは、隣り合う行に位置する。

したがって、スイッチング素子のソース電極をソース配線に接続するためのコンタクトホールと、該スイッチング素子のドレイン電極を画素電極に接続するためのコンタクトホールとが異なる行に位置することになる。このような構成によりコンタクトホールの過密度を軽減しデバイス製造の信頼性を向上することができる。

もし、スイッチング素子のソース電極をソース配線に接続するためのコンタクトホールと、該スイッチング素子のドレイン電極を画素電極に接続するためのコンタクトホールとが同じ行に位置すると、コンタクトホールの密度が高くなり、デバイス製造の精度を上げる必要があり、また、製造不良品が生じるリスクが高くなる。本実施形態の設計によると、コンタクトホールの過密度を軽減しデバイス製造の信頼性を向上することができる。つまりコンタクトホールを分散化（低密度化）し、デバイス製造精度を緩和し、デバイス製造の歩留まりを向上することができる。

図６は、図５Ａ、図５Ｂに示したスイッチング素子（ＳＷ）を含む接続部の周辺の断面構造を概略的に示す図である。

アレイ基板ＡＲは、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、スイッチング素子ＳＷ、第１共通電極ＣＥ１、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１垂直配向膜ＡＬ１などを備えている。

図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタである。スイッチング素子ＳＷは、第１絶縁基板１０の上に配置された半導体層ＳＣを備えている。なお、第１絶縁基板１０と半導体層ＳＣとの間に絶縁膜であるアンダーコート層が介在していても良い。

半導体層ＳＣは、第１絶縁膜１１によって覆われている。また、第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。このような第１絶縁膜１１は、例えば、テトラエトキシシラン（ＴＥＯＳ）などの無機系材料によって形成されている。

スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁膜１１の上に形成され、半導体層ＳＣの直上に位置している。ゲート電極ＷＧは、ゲート配線Ｇ２、Ｇ２’に電気的に接続され（あるいは、ゲート配線と一体的に形成され）、第２絶縁膜１２によって覆われている。また、第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。このような第２絶縁膜１２は、例えば、シリコン窒化物などの無機系材料によって形成されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第２絶縁膜１２の上に形成されている。また、ソース配線Ｓ３も同様に第２絶縁膜１２の上に形成されている。図示したソース電極ＷＳは、ソース配線Ｓ３に電気的に接続されている（あるいは、ソース配線Ｓ３と一体的に形成されている）。ソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ１，ＣＨ２を通して半導体層ＳＣにコンタクトしている。このスイッチング素子ＳＷは、ソース配線Ｓ３とともに第３絶縁膜１３によって覆われている。第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。この第３絶縁膜１３は、例えば、透明な樹脂材料によって形成されている。

共通電極ＣＥ１は、第３絶縁膜１３の上に延在している。図示したように、共通電極ＣＥ１は、ソース配線Ｓ３の上方をカバーし、隣接する画素に向かって延在している。この共通電極ＣＥ１は、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。共通電極ＣＥ１の上には、第４絶縁膜１４が配置されている。

第３絶縁膜１３及び第４絶縁膜１４には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨ３が形成されている。第４絶縁膜１４は、第３絶縁膜１３と比較して薄い膜厚に形成され、例えば、シリコン窒化物などの無機系材料によって形成されている。この第４絶縁膜１４は、共通電極ＣＥ１を覆う層間絶縁膜に相当する。

画素電極ＰＥは、第４絶縁膜１４の上においてスリットを有して形成され、第１共通電極ＣＥ１と対向している。画素電極ＰＥは、コンタクトホールＣＨ３を介してスイッチング素子ＳＷのドレイン電極ＷＤに電気的に接続されている。この画素電極ＰＥは、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。画素電極ＰＥは、第１垂直配向膜ＡＬ１によって覆われている。

一方、対向基板ＣＴは、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲに対向する側に、遮光層３１、カラーフィルタ３２、オーバーコート層３３、第２垂直配向膜ＡＬ２などを備えている。

遮光層３１は、アクティブエリアＡＣＴにおいて各画素ＰＸを区画し、開口部を形成する。遮光層３１は、色画素の境界あるいはアレイ基板ＡＲに設けられたソース配線と対向する位置などに設けられている。遮光層３１は、遮光性の金属材料や黒色の樹脂材料によって形成されている。

カラーフィルタ３２は、開口部ＡＰに形成され、その一部が遮光層３１と重なっている。カラーフィルタ３２は、例えば、この図の場合は、白色であり、無着色の樹脂材料で構成される。赤色フィルタの場合、赤色に着色された樹脂材料が用いられ、緑色フィルタの場合、緑色に着色された樹脂材料が用いられ、青色フィルタの場合、青色に着色された樹脂材料が用いられる。

赤色フィルタは赤色を表示する赤色画素（Ｒ）に配置され、緑色フィルタは緑色を表示する緑色画素に配置され、青色フィルタは青色を表示する青色画素（Ｂ）に配置されている。また、白色を表示する白色画素（Ｗ）には、白色（あるいは透明）カラーフィルタが配置されている。なお、白色画素（Ｗ）にはカラーフィルタを配置しなくても良い。また、白色フィルタは、厳密に無彩色のカラーフィルタでなくても良く、淡く色付いた（例えば薄黄色に色付いた）カラーフィルタであってもよい。異なる色のカラーフィルタ間の境界は、ソース配線の上方の遮光層と重なる位置にある。

オーバーコート層３３は、カラーフィルタ３２を覆っている。オーバーコート層３３は、遮光層３１やカラーフィルタ３２の凹凸を平坦化する。オーバーコート層３３は、透明な樹脂材料によって形成されている。オーバーコート層３３は下地として利用され、第２垂直配向膜ＡＬ２によって覆われている。

第１垂直配向膜ＡＬ１及び第２垂直配向膜ＡＬ２は、垂直配向性を示す材料によって形成され、ラビングなどの配向処理を必要とせずに液晶分子を基板の法線方向に配向させる配向規制力を有している。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１垂直配向膜ＡＬ１及び第２垂直配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、第１垂直配向膜ＡＬ１と第２垂直配向膜ＡＬ２との間のセルギャップに封入されている。

このような構成の液晶表示パネルに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、ここでは詳細な構造についての説明は省略する。

第１絶縁基板１０の外面には、第１偏光板ＰＬ１を含む第１光学素子が配置されている。第２絶縁基板３０の外面には、第２偏光板ＰＬ２を含む第２光学素子が配置されている。第１偏光板ＰＬ１及び第２偏光板ＰＬ２は、例えば、それぞれの偏光軸が直交するクロスニコルの位置関係となるように配置される。

上記した実施形態は、赤色（第１の色）画素、緑色（第２の色）画素及び青色（第３の色）画素による第１の組と、赤色（第１の色）画素、緑色（第２の色）画素及び白色画素による第２の組が、それぞれ複合色単位画素として定義され、奇数行と偶数行には、それぞれ奇数番目、偶数番目のゲート配線が配置されている表示装置において、前記青色画素と白色画素の並びを行方向へ見た場合、画素信号の共通電極に対する極性が行方向へ、・・・＋＋−−＋＋−−＋＋−−・・・・のパターンを含む。この極性は、第２の駆動回路ＳＤにより設定される。

図７は、上記のカラム反転駆動を実現する第２駆動回路ＳＤの一構成例を示している。入力インターフェース２１１は、外部のアプリケーションプロセッサから表示用のデータと外部同期信号を受け取る。外部同期信号は、シーケンサー２３０に入力され、シーケンサー２３０は、外部同期信号に同期して、第２駆動回路ＳＤ内の各種のタイミングパルスを生成する。

表示用のデータは、入力インターフェース２１１から画素データメモリ２１２に入力されて一時的に保存される。画素データメモリ２１２に、複数行（複数ライン）分の画素データが保存されてもよい。

画素データメモリ２１２から１行分の画素データが出力され、画素データラッチ回路２１３にラッチされる。画素データラッチ回路２１３から出力された画素データは、Ｄ／Ａ変換器に入力され、アナログの画素信号に変換される。それぞれの画素信号は、アナログ増幅器で増幅されて対応するソース配線Ｓ１、Ｓ２、Ｓ４，Ｓ４に向けて出力される。図では、４つのソース配線Ｓ１−Ｓ４の系統を代表して説明するので、デジタルアナログ変換器ＤＡＣ１−ＤＡＣ４を示している。

アナログ変換された画素信号としては、共通電極に対してプラス極性の画素信号と、マイナス極性の画素信号が準備される。マイナス極性の画素信号は、インバータＩＮ１−ＩＮ４により生成される。

ソース配線Ｓ１−Ｓ４に対して、いずれの極性の画素信号を出力するかは、スイッチＳＬ１−ＳＬ４の極性選択状態により決定される。図の例であると、スイッチＳＬ１は、ソース配線Ｓ１に対して、プラス極性の画素信号を選択して出力している。スイッチＳＬ２は、ソース配線Ｓ２に対して、マイナス極性の画素信号を選択して出力している。スイッチＳＬ３は、ソース配線Ｓ３に対して、プラス極性の画素信号を選択して出力している。スイッチＳＬ４は、ソース配線Ｓ４に対して、マイナス極性の画素信号を選択して出力している。

スイッチＳＬ１−ＳＬ４に対する制御信号は、シーケンサー２３０が生成している。シーケンサー２３０は、入力インターフェース２１１、画像データメモリ２１２、画素データラッチ回路２１３などに対して動作タイミング信号を供給している。またシーケンサー２３０は、デジタルアナログ変換器ＤＡＣ１−ＤＡＣ４に対して内部クロックを供給することができる。内部クロックは、内部発振器２３１の発振出力が用いられることで、生成されている。

またシーケンサー２３０は、パネル制御信号生成回路２３２に対してタイミング信号を与えている。このタイミング信号に基づいて、パネル制御信号生成回路２３２は、表示パネルの第１駆動回路ＧＤにも駆動タイミングパルスを与えることができる。

図８は本実施形態の一動作例を実行するためのソフトウエアプログラムの一例を示している。１行分の画素データが画像データメモリ２１２から読み出され、画素データラッチ回路２１３にラッチされる（ステップＳＡ１）。次にスイッチ群（ＳＬ１、ＳＬ２、・・・・）が制御される。これにより、各ソース配線（Ｓ１、Ｓ２、・・・・）に出力すべき画素信号の極性が設定される（ステップＳＡ２）。次に、１行分の画素データがデジタルアナログ変換器（ＤＡＣ１、ＤＡＣ２、・・・・）でアナログ変換され、各ソース配線（Ｓ１、Ｓ２、・・・・）に出力される（ステップＳＡ３）。

次に、１フレーム分の画素信号の出力が終了したかどうかの判定がなされる（ステップＳＡ４）。１フレーム分の画素信号の出力が終了していない場合は、ステップＳＡ１に戻る。１フレーム分の画素信号の出力が終了している場合は、次の１フレーム分の処理に移る。この場合、スイッチ群の選択モードが現在第１の選択モード（つまり図２に記載されているように第１行の列方向がＲ（＋）、Ｇ（−）、Ｂ（＋）、Ｒ（−）、Ｇ（＋）、Ｗ（＋）、Ｒ（＋）、Ｇ（−）、Ｂ（−）、Ｒ（−）、Ｇ（＋）、Ｗ（−）、・・・・のパターン）である場合は、第１の選択モードから第２の選択モード（つまり第１行の列方向がＲ（−）、Ｇ（＋）、Ｂ（−）、Ｒ（＋）、Ｇ（−）、Ｗ（−）、Ｒ（−）、Ｇ（＋）、Ｂ（＋）、Ｒ（＋）、Ｇ（−）、Ｗ（＋）、・・・・のパターン）に切り替えてステップＳＡ１に戻る。つまり第１のフレームの第１の選択モードから、次のフレームの第２の選択モードに移行した場合は、各画素の極性が反転する。

なお上記実施形態では、画素電極がスリットを有し、画素電極と共通電極との間で、液晶分子を駆動する方式として、ＦＦＳ方式を説明した。しかし本発明はこのような駆動方式に限定されるものではなく、インプレーンスイッチング（ＩＰＳ）モードなど他の方式であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。さらにまた、請求項の各構成要素において、構成要素を分割して表現した場合、或いは複数を合わせて表現した場合、或いはこれらを組み合わせて表現した場合であっても本発明の範疇である。

ＬＰＮ・・・液晶表示パネル、ＡＲ・・・アレイ基板、ＣＴ・・・対向基板、ＡＣＴ・・・対向基板、ＰＸ・・・画素、Ｇ１−Ｇｎ・・・ゲート配線、Ｓ１−Ｓｍ・・・ソース配線、ＳＷ・・・スイッチング素子、ＧＤ・・・第１駆動回路、ＳＤ・・・第２駆動回路、ＬＱ・・・液晶層、ＰＥ・・・画素電極、ＣＥ１・・・共通電極、ＣＯＬ１−ＣＯＬ６・・・列。

Claims (5)

1. 第１の色画素による第１の列と、第２の色画素による第２の列と、第３の色画素と白色画素が交互となる第３の列による３つの列が、行方向へ繰り返し配置され、行方向へ配置される前記第１の色画素、第２の色画素及び第３の色画素による第１の組と、前記第１の色画素、第２の色画素及び白色画素による第２の組が、それぞれ複合色単位画素として定義され、画素並びの奇数行と偶数行には、それぞれ奇数番目、偶数番目のゲート配線が対応して配置されている表示装置の駆動方法において、
   前記第３の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第３の列の画素に画素信号を供給することを特徴とする液晶表示装置の駆動方法。
2. 前記第１の色画素は赤色画素、第２の色画素は緑色画素、第３の色画素は青色画素である請求項１記載の液晶表示装置の駆動方法。
3. 第１のフレームでは、前記第３の列の画素の画素信号の前記共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含み、
   次の第２のフレームでは、前記第３の列の画素の画素信号の前記極性が、前記第１のフレームのパターンに対して、反転したパターンを含む、
   請求項１記載の液晶表示装置の駆動方法。
4. 前記第１の列の画素は赤色画素であり、前記赤色画素の画素信号の共通電極に対する極性が行方向へ、・・・正負正負正負・・・・のパターンを含むように前記赤色画素に画素信号を供給することを特徴とする請求項１記載の液晶表示装置の駆動方法。
5. 前記第２の列の画素は緑色画素であり、前記緑色画素の画素信号の共通電極に対する極性が行方向へ、・・・負正負正負正・・・・のパターンであり隣りの赤色画素の極性と異なるように前記赤色画素に画素信号を供給することを特徴とする請求項１記載の液晶表示装置の駆動方法。

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