JP2022503257A - アレイ基板、表示パネルおよび表示装置 - Google Patents

アレイ基板、表示パネルおよび表示装置 Download PDF

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Abstract

Figure 2022503257000001
アレイ基板と、表示基板と、表示装置とを提供する。前記アレイ基板は、ベース基板と、ベース基板上に設けられたデータ線及び共通電極線と、ベース基板上に設けられ、両方ともに前記データ線及び前記共通電極線と交差してサブ画素を画定する第１のゲート線及び第２のゲート線と、を含む。前記サブ画素は、ベース基板上に設けられた画素電極と、画素電極上に設けられた共通電極と、画素電極と共通電極との間に設けられた絶縁層と、を含み、前記共通電極は、複数のスリットを含み、前記スリットの延在方向は、前記第１のデータ線の延在方向と同じである。前記複数のスリットは前記データ線に近い第１のスリットを含み、前記画素電極は前記データ線に近い第１の側面を含み、前記画素電極の第１の側面の前記ベース基板上への正投影が、前記第１のスリットの前記ベース基板上への正投影内に位置する。

Description

（関連出願の参照）
本出願は、２０１８年１０月２５日に中国特許局へ提出され、出願番号が２０１８１１２５５９２９．３である中国特許出願を基礎とする優先権を主張しており、当該出願の開示内容をすべて、引用方式で本明細書に組み込んでいる。
本開示は、表示技術分野に関し、特に、アレイ基板、表示パネルおよび表示装置に関する。
現在、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ－ＬＣＤと略称する）は、主にツイステッドネマティック（ＴＮと略称する）型、プレーナ変換（ＩＰＳと略称する）型及び高級超次元フィールドスイッチ（ＡＤＳと略称する）型を含む。このうち、ＡＤＳ型ＴＦＴ－ＬＣＤは、主に、液晶セル内でスリット電極間、電極直上の全ての配向した液晶分子が回転できるように、同一平面内でスリット電極エッジに生じる電界、およびスリット電極層と面状電極層との間に生じる電界によって多次元電界を形成する。
しかしながら、現在のＡＤＳ型ディスプレイでは、スリット電極のコーナー部における電界が乱れ、サブ画素の長辺エッジがほぼ暗領域として表示されている。そのため、現在のＡＤＳ型ディスプレイは、依然として暗領域が多いという課題があり、改善が求められている。
本開示は、上記課題の少なくとも１つを解決するためになされたものであり、アレイ基板、該アレイ基板を含む表示パネルおよび表示装置を提供している。
一態様において、
ベース基板と、
ベース基板上に設けられたデータ線及び共通電極線と、
ベース基板上に設けられ、両方ともに前記データ線及び前記共通電極線と交差してサブ画素を画定する第１のゲート線及び第２のゲート線と、を含み、
前記サブ画素は、
ベース基板上に設けられた画素電極と、
画素電極の前記ベース基板から遠い側に設けられた共通電極と、
画素電極と共通電極との間に設けられた絶縁層と、を含み、
前記共通電極は、複数のスリットを含み、前記スリットの延在方向は、前記データ線の延在方向と同じであることを特徴とするアレイ基板が提供される。
好ましくは、前記複数のスリットは、前記データ線に近い第１のスリットを含み、前記画素電極は、前記データ線に近い第１の側面を含み、前記画素電極の第１の側面の前記ベース基板上への正投影は、前記第１のスリットの前記ベース基板上への正投影内に位置する；及び／又は、
前記複数のスリットは、前記共通電極線に近い第２のスリットを含み、前記画素電極は、前記共通電極線に近い第２の側面を含み、前記画素電極の第２の側面の前記ベース基板上への正投影は、前記第２のスリットの前記ベース基板上への正投影内に位置する。
好ましくは、前記画素電極の第１の側面の前記ベース基板上への正投影は、前記第１のスリットの前記ベース基板上への正投影の前記データ線に垂直な方向における中間位置に位置する；及び／又は、
前記画素電極の第２の側面の前記ベース基板上への正投影は、前記第２のスリットの前記ベース基板上への正投影の前記共通電極線に垂直な方向における中間位置に位置する。
好ましくは、前記画素電極は、前記第１のゲート線に近い第３の側面を含み、前記画素電極の第３の側面の前記ベース基板上への正投影は、前記複数のスリットの前記ベース基板上への正投影と部分的に重なる；及び／又は、
前記画素電極は、前記第２のゲート線に近い第４の側面を含み、前記画素電極の第４の側面の前記ベース基板上への正投影は、前記複数のスリットの前記ベース基板上への正投影と部分的に重なる。
好ましくは、前記共通電極の前記ベース基板上への正投影は、前記共通電極線の前記ベース基板上への正投影と少なくとも部分的に重なる。
好ましくは、前記アレイ基板は、前記共通電極線の一方側に位置するサブ画素の共通電極と前記共通電極線の他方側に位置するサブ画素の共通電極とを接続する接続部をさらに含み、前記接続部の前記ベース基板上への正投影は、前記共通電極線の前記ベース基板上への正投影と少なくとも部分的に重なり、かつ、前記接続部の前記共通電極線の延在方向に沿った寸法は、前記共通電極線の一方側に位置するサブ画素の共通電極および前記共通電極線の他方側に位置するサブ画素の共通電極のうちいずれかの前記共通電極線の延在方向に沿った寸法に等しい。
好ましくは、前記サブ画素は遮光部をさらに含み、前記遮光部の前記ベース基板上への正投影は、前記データ線の前記ベース基板上への正投影と前記画素電極の前記ベース基板上への正投影との間に位置する。
好ましくは、前記遮光部は、前記データ線に近い第１の側面と前記データ線から遠い第２の側面とを含み、前記データ線は、前記遮光部に近い第１の側面を含み、前記画素電極は、前記データ線に近い第１の側面を含み、前記遮光部の第１の側面の前記ベース基板上への正投影と前記データ線の第１の側面の前記ベース基板上への正投影との間の距離は、前記遮光部の第２の側面の前記ベース基板上への正投影と前記画素電極の第１の側面の前記ベース基板上への正投影との間の距離よりも小さい。
好ましくは、前記遮光部の第１の側面の前記ベース基板上への正投影は、前記データ線の第１の側面の前記ベース基板上への正投影と重なる。
好ましくは、前記遮光部は、前記画素電極と同一の層に位置する。
好ましくは、前記サブ画素のデータ線の前記ベース基板上への正投影は、前記サブ画素の共通電極の前記ベース基板上への正投影と重ならない。
好ましくは、前記アレイ基板は、ゲートを有する薄膜トランジスタをさらに含み、
前記遮光部は、前記薄膜トランジスタのゲートと同一の層に位置する。
好ましくは、前記データ線は、第１のデータ線部分と第２のデータ線部分とを含み、前記第１のデータ線部分と前記第２のデータ線部分とは交差し、１つの前記スリットは、第１のスリット部分と第２のスリット部分とを含み、前記第１のスリット部分と前記第２のスリット部分とが交差しており、
前記第１のデータ線部分は、前記第１のスリット部分と平行であり、前記第２のデータ線部分は、前記第２のスリット部分と平行である。
好ましくは、前記アレイ基板は、複数の前記サブ画素を含み、
同一行の複数のサブ画素のうち、奇数列のサブ画素は、前記第１のゲート線に接続され、偶数列のサブ画素は、前記第２のゲート線に接続されている。
好ましくは、前記アレイ基板は、前記ベース基板上に設けられ、少なくとも前記第１のゲート線及び前記第２のゲート線に走査信号を供給するためのゲート駆動回路をさらに含む。
好ましくは、前記画素電極は、面状電極である。
好ましくは、前記データ線と前記共通電極線とは同一層で離間して設けられ、前記共通電極線は第１の導電プラグを介して前記共通電極と電気的に接続されている。
好ましくは、前記遮光部は、第２の導電プラグを介して前記共通電極と電気的に接続されている。
別の態様において、上記のようなアレイ基板を含む表示パネルも提供される。
さらに別の態様において、上記のような表示パネルを含む表示装置も提供される。
上記アレイ基板、表示パネルおよび表示装置によれば、サブ画素における暗領域を低減して画素の光透過率を向上させることができる。
本開示のさらに他の目的と利点は、添付の図面を参照しながら以下の本開示の詳細な説明によって明らかになり、本開示の全面的な理解に寄与する。
本開示の一実施例によるアレイ基板の部分平面図である。 図１に示されたアレイ基板の破線枠部分の拡大図である。 本開示の一実施例によるアレイ基板を図２におけるＡＡ’線に沿って切り出した断面図である。 本開示の一実施例によるアレイ基板を図２におけるＢＢ’線に沿って切り出した断面図である。 本開示の一実施例によるアレイ基板の画素配置平面図である。 図１に示されたアレイ基板のＬ２５５階調での画素光効率を示す図である。 図６における破線枠部分の部分拡大図である。 本開示の別の実施例によるアレイ基板の部分平面図である。 図８に示されたアレイ基板の破線枠部分の拡大図である。 本開示の別の実施例によるアレイ基板を図９におけるＡＡ’線に沿って切り出した断面図である。 本開示の別の実施例によるアレイ基板を図９におけるＢＢ’線に沿って切り出した断面図である。 図８に示されたアレイ基板のＬ２５５階調での画素光効率を示す図である。 本開示の一実施例によるアレイ基板の画素配置平面図である。 本開示の一実施例によるアレイ基板の断面図であり、薄膜トランジスタが示される。 本開示の一実施例による表示パネルの断面図である。 本開示の一実施例による表示パネルの断面図である。 本開示の一実施例による表示装置の模式図である。 本開示の一実施例によるアレイ基板の製造方法のフローチャートである。
なお、本開示の実施例を説明するための図面において、層、構造又は領域の寸法は、明確にするために拡大又は縮小され、すなわち、これらの図面は、実際の縮尺で描かれていない。
以下、実施例により、添付の図面を参照しながら、本開示の技術案をさらに具体的に説明する。本明細書において、同一又は類似の符号は、同一又は類似の部材を示す。以下、添付の図面を参照しながら本開示の実施形態の説明は、本開示の全体的な発明構想を説明するためのものであり、本開示の範囲を限定することは意図していない。
なお、以下の詳細な説明では、説明の便宜上、本開示の実施例の完全な理解を提供するために、多くの具体的な詳細が記載される。しかし、これらの具体的な詳細なしに一又は複数の実施例が実施されてもよいことは明らかである。
また、本明細書でいう「・・・上に」、「・・・上に形成されている」および「・・・上に設けられている」とは、一方の層が他方の層に直接的に形成されているか設けられているか、或いは、一方の層が他方の層に間接的に形成されているか設けられているか、即ち、両層の間に他の層が存在することを意味する。
また、「第１」、「第２」等の用語は、ここでは様々な部材、部品、素子、領域、層及び／又は部分を説明するために使用され得るが、これらの部材、部品、素子、領域、層及び／又は部分はこれらの用語によって限定されるべきではない。むしろ、これらの用語は、１つの部材、部品、素子、領域、層及び／又は部分を別のものと区別するために使用される。したがって、例えば、以下で論じられる第１の部材、第１の部品、第１の素子、第１の領域、第１の層及び／又は第１の部分は、本開示の教示から逸脱することなく、第２の部材、第２の部品、第２の素子、第２の領域、第２の層及び／又は第２の部分と称することができる。
図１～図４は、本開示の一実施例に係るアレイ基板の模式図を示しており、図１はアレイ基板の部分平面図であり、図２は図１の破線枠部分の拡大図であり、図３は図２におけるＡＡ’線に沿って切り出した断面図であり、図４は図２におけるＢＢ’線に沿って切り出した断面図である。図示するように、本開示の一実施例によるアレイ基板は、ベース基板１と、ベース基板１上に位置する複数のサブ画素Ｐ（図５に示す）とを含んでもよい。複数のサブ画素Ｐは、ベース基板１上にアレイ状に配置され、すなわち、複数行のサブ画素Ｐと複数列のサブ画素Ｐとを含む。本明細書では、説明の便宜上、図１における水平方向を行方向と称し、図１における鉛直方向を列方向と称する。図１では、行方向に隣接する２つのサブ画素Ｐを模式的に示しているが、説明の便宜上、それを第１のサブ画素Ｐ１、第２のサブ画素Ｐ２と呼ぶことができる。
具体的には、アレイ基板は、行方向に延在する複数本のゲート線ＧＬと、列方向に延在する複数本のデータ線ＤＬと、列方向に延在する複数本の共通電極線ＣＬとを含んでもよい。例えば、複数本のデータ線ＤＬと複数本の共通電極線ＣＬとが行方向に交互に配置され、複数本のデータ線ＤＬと複数本の共通電極線ＣＬとが両方ともに複数本のゲート線ＧＬとそれぞれ交差して複数のサブ画素Ｐを画定する。
好ましくは、図５は、図１におけるアレイ基板の平面図を示しており、ベース基板１上に位置するより多くのサブ画素Ｐを模式的に示されている。図５に示すように、デュアルゲート線駆動型アレイ基板が示されており、具体的には、列方向に隣接する２つのサブ画素の間には、２本のゲート線ＧＬが設けられており、この２本のゲート線ＧＬはそれぞれ第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２で表すことができる。行方向に隣接する第１のサブ画素Ｐ１と第２のサブ画素Ｐ２とが１つのサブ画素群を構成し、行方向に隣接する２つのサブ画素群の間には１本のデータ線ＤＬが設けられてもよい。サブ画素群内部の２つのサブ画素Ｐ１、Ｐ２の間には、１本の共通電極線ＣＬが設けられている。
図３及び図４を参照して、アレイ基板は、ベース基板１上に設けられた共通電極２と画素電極４とをさらに含んでもよい。共通電極２は、画素電極４と協働して液晶分子の偏向を駆動する電界を形成し、特定階調の表示を実現するためのものである。具体的には、アレイ基板は、ベース基板１上に設けられ、共通電極２と画素電極４との間に位置する絶縁層３をさらに含んでもよい。例えば、アレイ基板上の各サブ画素内の共通電極２が互いに電気的に接続されてもよく、アレイ基板上の各サブ画素内の画素電極４が互いに独立されてもよい。
図１～図５に示す実施例では、共通電極２、絶縁層３および画素電極４は、ベース基板１から遠い方向にベース基板１上にこの順で設けられている、すなわち、共通電極２を下に、画素電極４を上にする。例えば、共通電極２は面状電極であり、１つのサブ画素群内での共通電極２が１つの面状電極全体として形成されてもよく、図示するように、１つのサブ画素群内での共通電極２のベース基板１上への正投影が２つのサブ画素Ｐ１、Ｐ２を覆ってもよく、１つのサブ画素群内での共通電極２のベース基板１上への正投影が１つのサブ画素群内での共通電極線ＣＬのベース基板１上への正投影を覆ってもよい。また例えば、画素電極４は、複数のスリット４２を有する櫛歯状の電極であってもよく、すなわち、１つの画素電極４が複数の電極部４１と複数のスリット４２とを含み、複数のスリット４２がそれぞれ複数の電極部４１を離間してもよい。上記アレイ基板において、面状の共通電極２と櫛歯状の画素電極４とがアレイ基板のベース基板上に積層され、同一平面内において、櫛歯状の画素電極のエッジに生じる電界、および櫛歯状の画素電極層と面状の共通電極層との間に生じる電界によって多次元の電界が形成されることで、液晶セル内において、櫛歯状の画素電極間や画素電極の直上の全ての配向の液晶分子が回転でき、これによって、各階調の表示を実現している。
例えば、アレイ基板の各サブ画素Ｐは、ベース基板１上に位置する薄膜トランジスタをさらに含んでもよい。薄膜トランジスタは、ゲート、ソース及びドレインを含んでもよく、ゲート絶縁層、活性層、パッシベーション層を含んでもよい。薄膜トランジスタの具体的な構造は関連技術における薄膜トランジスタの構造を参照することができ、ここでは説明を省略する。
好ましくは、上記アレイ基板の絶縁層３は、第１の絶縁層３１および第２の絶縁層３２を含んでもよい。例えば、第１の絶縁層３１は、薄膜トランジスタのゲート絶縁層と同じ材料で形成され、ゲート絶縁層と同一の層に位置してもよい。第２の絶縁層３２は、薄膜トランジスタのパッシベーション層と同じ材料で形成され、パッシベーション層と同一の層に位置してもよい。ここでの「同一の層に位置する」とは、同一の成膜プロセスを用いて特定のパターンを形成するための膜層を形成し、その後、同一のマスク板を用いて一回のパターニングプロセスにより形成される層構造を意味する。一回のパターニングプロセスは、特定のパターンの違いによって、複数回の露光、現像又はエッチングプロセスを含む可能性があり、形成される層構造における特定のパターンは連続であっても不連続であってもよく、これらの特定のパターンは、異なる高さにあるか、又は異なる厚みを有してもよい。
図５を参照して、同一行のサブ画素のうち、奇数列のサブ画素の薄膜トランジスタは、同一本のゲート線、例えば第１のゲート線ＧＬ１に接続され、偶数列のサブ画素の薄膜トランジスタは、同一本のゲート線、例えば第２のゲート線ＧＬ２に接続され、隣接する２列のサブ画素のうち、隣接する２列のサブ画素の薄膜トランジスタは、同一本のデータ線ＤＬに接続されてもよい。動作時には、第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２に行ごとに有効信号を入力して、対応する薄膜トランジスタをオンさせることができる。具体的には、ある行の奇数列の薄膜トランジスタがオンされると、当該奇数列の薄膜トランジスタにデータ線ＤＬを介して画素電圧が入力され、画素電極に画素電圧が伝送され、対応する階調の表示が行われる。ある行の偶数列の薄膜トランジスタがオンされると、当該偶数列の薄膜トランジスタにデータ線ＤＬを介して画素電圧が入力され、画素電極に画素電圧が伝送され、対応する階調の表示が行われる。デュアルゲート線駆動方式では、ゲート線の数が倍増し、データ線の数が半減し、駆動ＩＣのコストを低減することができる。同時に、充電時間もシングルゲート線駆動方式の半分に低下し、充電率に影響を与える。
図１及び図２に戻って参照し、画素電極４のスリット４２は横スリットの設計であり、すなわち、スリット４２は基本的に行方向に延在し、或は、スリット４２はデータ線ＤＬと交差する。この場合、液晶分子の偏向を制御するフリンジ電界を発生させるために、図３及び図４に示すように、サブ画素Ｐのデータ線ＤＬ及び共通電極線ＣＬに近い両側位置において、共通電極２により画素電極４の該両側位置でのスリットを完全に覆う必要がある。そして、共通電極２は、製造プロセスのばらつきを考慮すると、対応するスリットに対して水平方向にデータ線ＤＬまたは共通電極線ＣＬに向かってさらに２μｍ以上延在する必要がある。このように、１つのサブ画素Ｐ内の共通電極２と画素電極４とがほぼ完全に重なり、すなわち両者のベース基板上への正投影がほぼ重なることで、蓄積容量が大きくなり、さらに充電率に影響を与える。
また、スリットを有する櫛歯状の画素電極４のコーナー部における電界が乱れるため、櫛歯状の画素電極４のコーナー部において暗領域として表示される可能性がある。図６は上記実施例におけるアレイ基板のＬ２５５階調での画素光効率図を示し、図７は図６の部分拡大図である。画素電極４のスリットは横設計であるため、図６及び図７に示すように、サブ画素Ｐはその長辺方向に沿ったエッジについてほぼ全部が暗領域となり、サブ画素の光効率が低い。
本発明者は、上記の欠点の少なくとも１つを解決するために、アレイ基板を更に提案した。
図８～図１１は、本開示の別の実施例によるアレイ基板の模式図を示しており、図８はアレイ基板の部分平面図であり、図９は図８の破線枠部分の拡大図であり、図１０は図９におけるＡＡ’に沿って切り出した断面図であり、図１１は図９におけるＢＢ’線に沿って切り出した断面図である。図示するように、本開示の別の実施例によるアレイ基板は、ベース基板１０と、ベース基板１０上に位置する複数のサブ画素Ｐ（図１３に示す）とを含んでもよい。複数のサブ画素Ｐは、ベース基板１０上にアレイ状に配置され、即ち、複数行のサブ画素Ｐと複数列のサブ画素Ｐとを含む。図８では、行方向に隣接する２つのサブ画素Ｐを模式的に示しているが、説明の便宜上、それを第１のサブ画素Ｐ１、第２のサブ画素Ｐ２と呼ぶことができる。
具体的には、図１３を参照して、アレイ基板は、行方向に延在する複数本のゲート線ＧＬと、列方向に延在する複数本のデータ線ＤＬと、列方向に延在する複数本の共通電極線ＣＬとを含んでもよい。例えば、複数本のデータ線ＤＬと複数本の共通電極線ＣＬとが行方向に交互に配置され、複数本のデータ線ＤＬと複数本の共通電極線ＣＬとが両方ともに複数本のゲート線ＧＬとそれぞれ交差して複数のサブ画素Ｐを画定する。
列方向に隣接する２つのサブ画素の間には、２本のゲート線ＧＬが設けられており、この２本のゲート線ＧＬはそれぞれ第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２で表すことができる。行方向に隣接する第１のサブ画素Ｐ１と第２のサブ画素Ｐ２とが１つのサブ画素群を構成し、行方向に隣接する２つのサブ画素群の間には１本のデータ線ＤＬが設けられてもよい。サブ画素群内部の２つのサブ画素Ｐ１、Ｐ２の間には、１本の共通電極線ＣＬが設けられている。
図１０及び図１１を参照して、アレイ基板は、ベース基板１０上に設けられた画素電極４０と、画素電極４０上に設けられた絶縁層３０と、絶縁層３０上に設けられた共通電極２０と、をさらに含んでもよい。共通電極２０は、画素電極４０と協働して液晶分子の偏向を駆動する電界を形成し、特定階調の表示を実現するためのものである。
図８～図１１に示す実施例では、画素電極４０、絶縁層３０および共通電極２０は、ベース基板１０から遠い方向にベース基板１０上にこの順で設けられている、すなわち、画素電極４０を下に、共通電極２０を上にする。
例えば、画素電極４０は面状電極であってもよく、すなわち、１つのサブ画素Ｐの画素電極４０が１つの面状電極であってもよい。
また例えば、共通電極２０は、複数のスリット２０２を有する櫛歯状の電極であってもよく、すなわち、１つの共通電極２０が複数の電極部２０１と複数のスリット２０２とを含み、複数のスリット２０２がそれぞれ複数の電極部２０１を離間してもよい。このアレイ基板において、櫛歯状の共通電極２０と面状の画素電極４０とがアレイ基板のベース基板上に積層され、同一平面内において、櫛歯状の共通電極のエッジに生じる電界、および櫛歯状の共通電極と面状の画素電極との間に生じる電界によって多次元の電界が形成されることで、液晶セル内において、櫛歯状の共通電極間や共通電極の直上の全ての配向の液晶分子が回転でき、これによって、各階調の表示を実現している。
同様に、アレイ基板の各サブ画素Ｐは、ベース基板１０上に位置する薄膜トランジスタをさらに含んでもよい。薄膜トランジスタは、ゲート、ソース及びドレインを含んでもよく、ゲート絶縁層、活性層、パッシベーション層を含んでもよい。薄膜トランジスタの具体的な構造は関連技術における薄膜トランジスタの構造を参照することができ、ここでは説明を省略する。
好ましくは、上記アレイ基板の絶縁層３０は、第１の絶縁層３０１および第２の絶縁層３０２を含んでもよい。例えば、第１の絶縁層３０１は、薄膜トランジスタのゲート絶縁層と同じ材料で形成され、ゲート絶縁層と同一の層に位置してもよい。第２の絶縁層３０２は、薄膜トランジスタのパッシベーション層と同じ材料で形成され、パッシベーション層と同一の層に位置してもよい。ここでの「同一の層に位置する」とは、同一の成膜プロセスを用いて特定のパターンを形成するための膜層を形成し、その後、同一のマスク板を用いて一回のパターニングプロセスにより形成される層構造を意味する。一回のパターニングプロセスは、特定のパターンの違いによって、複数回の露光、現像又はエッチングプロセスを含む可能性があり、形成される層構造における特定のパターンは連続であっても不連続であってもよく、これらの特定のパターンは異なる高さにあるか、又は異なる厚みを有してもよい。
図１３を参照して、同一行のサブ画素のうち、奇数列のサブ画素の薄膜トランジスタは、同一本のゲート線、例えば第１のゲート線ＧＬ１に接続され、偶数列のサブ画素の薄膜トランジスタは、同一本のゲート線、例えば第２のゲート線ＧＬ２に接続され、隣接する２列のサブ画素のうち、隣接する２列のサブ画素の薄膜トランジスタは、同一本のデータ線ＤＬに接続されてもよい。動作時には、第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２に行ごとに有効信号を入力して、対応する薄膜トランジスタをオンさせることができる。具体的には、ある行の奇数列の薄膜トランジスタがオンされると、当該奇数列の薄膜トランジスタにデータ線ＤＬを介して画素電圧が入力され、画素電極に画素電圧が伝送され、対応する階調の表示が行われる。ある行の偶数列の薄膜トランジスタがオンされると、当該偶数列の薄膜トランジスタにデータ線ＤＬを介して画素電圧が入力され、画素電極に画素電圧が伝送され、対応する階調の表示が行われる。
一例では、共通電極２０のスリットは縦設計であり、すなわち、１つのサブ画素Ｐの共通電極２０のスリット２０２の延在方向と、当該サブ画素Ｐのデータ線ＤＬの延在方向とが同一である。例えば、サブ画素Ｐのデータ線ＤＬは基本的に列方向に延在し、当該サブ画素Ｐの共通電極２０のスリット２０２も基本的に列方向に延在している。すなわち、本明細書において、ここでの「延在方向が同一」とは、１つのサブ画素Ｐの共通電極２０のスリット２０２が当該サブ画素Ｐのデータ線ＤＬと平行である場合を含んでもよい。また例えば、図８及び図９に示すように、サブ画素Ｐがデュアルドメイン構造であることを示しており、図示のデュアルドメイン構造において、データ線ＤＬは、第１のデータ線部分ＤＬ１１及び第２のデータ線部分ＤＬ１２を含み、第１のデータ線部分ＤＬ１１と第２のデータ線部分ＤＬ１２とが点Ｑ１で交差する。１つのスリット２０２は、第１のスリット部分２０２１および第２のスリット部分２０２２を含み、第１のスリット部分２０２１と第２のスリット部分２０２２とが点Ｑ２で交差する。第１のデータ線部分ＤＬ１１は、第１のスリット部分２０２１と平行であり、第２のデータ部分ＤＬ２は、第２のスリット部分２０２２と平行である。ここでの「延在方向が同一」とは、図８及び図９に示すように、データ線ＤＬおよびスリット２０２が配置されている場合をさらに含んでもよい。
図１２は図８～図１１に示されたアレイ基板のＬ２５５階調での画素光効率図を示す。共通電極２０のスリットが縦設計であるため、サブ画素Ｐはその短辺方向に沿ったエッジのみが暗領域となり、その長辺方向に沿ったエッジに暗領域がなく、画素の光効率が向上し、即ち、画素の光透過率が向上している。例えば、画素の開口率が同じ場合には、横設計のスリットに対して、縦設計のスリットを採用したアレイ基板の画素の光効率を５～８％向上させることができる。
図８および図９に戻って参照し、第１のサブ画素Ｐ１を例にとると、その共通電極２０は、複数の電極部２０１と、複数のスリット２０２とを含む。複数のスリット２０２は、第１のサブ画素Ｐ１のデータ線ＤＬ１（第１のデータ線と呼ぶことができる）に近い第１のスリット２０２Ａと、第１のサブ画素Ｐ１の共通電極線ＣＬに近い第２のスリット２０２Ｂとを含む。それに応じて、図１０および図１１に示すように、第１のサブ画素Ｐ１の画素電極４０は、第１のデータ線ＤＬに近い第１の側面４０１と、共通電極線ＣＬに近い第２の側面４０２とを含んでもよい。例えば、第１の側面４０１のベース基板１０上への正投影は、第１のスリット２０２Ａのベース基板１０上への正投影内に位置する。また例えば、第２の側面４０２のベース基板１０上への正投影は、第２のスリット２０２Ｂのベース基板１０上への正投影内に位置する。すなわち、画素電極４０は、収納設計を採用し、サブ画素のデータ線及び共通電極線に近いエッジ位置で、画素電極４０が共通電極２０のエッジ位置でのスリット内に収納でき、液晶分子の偏向の制御に影響を与えることなく、画素電極と共通電極との重畳面積を減少させて、蓄積容量を減少させることができる。
好ましくは、第１の側面４０１のベース基板１０上への正投影は、第１のスリット２０２Ａのベース基板１０上への正投影の中間位置に位置してもよい。これに代えて又はこれに加えて、第２の側面４０２のベース基板１０上への正投影は、第２のスリット２０２Ｂのベース基板１０上への正投影の中間位置に位置してもよい。シミュレーションの結果から分かるように、このような設計によれば、蓄積容量を約３０～４０％低減できるとともに、画素の光効率を好適なレベルに確保できる。
なお、ここでの「中間位置」とは、第１の側面４０１のベース基板１０上への正投影は、第１のスリット２０２Ａのベース基板１０上への正投影の第１のデータ線に垂直な方向（例えば行方向）における中間位置に位置してもよいと解釈することができる。より具体的には、図１０及び図１１に示すように、第１のスリット２０２Ａは、第１の側面２０２Ａ１及び第２の側面２０２Ａ２を含んでもよく、第１の側面４０１のベース基板１０上への正投影と第１のスリット２０２Ａの第１の側面２０２Ａ１のベース基板１０上への正投影との距離は、第１の側面４０１のベース基板１０上への正投影と第１のスリット２０２Ａの第２の側面２０２Ａ２のベース基板１０上への正投影との距離に等しい。同様に、第２の側面４０２のベース基板１０上への正投影は、第１のスリット２０２Ｂのベース基板１０上への正投影の共通電極線に垂直な方向（例えば行方向）における中間位置に位置してもよい。より具体的には、第２のスリット２０２Ｂは、第１の側面２０２Ｂ１及び第２の側面２０２Ｂ２を含んでもよく、第２の側面４０２のベース基板１０上への正投影と第２のスリット２０２Ｂの第１の側面２０２Ｂ１のベース基板１０上への正投影との距離は、第２の側面４０２のベース基板１０上への正投影と第２のスリット２０２Ｂの第２の側面２０２Ｂ２のベース基板１０上への正投影との距離に等しい。
好ましくは、図８に示すように、画素電極４０は、第１のゲート線ＧＬ１に近い第３の側面４０３をさらに含み、画素電極の第３の側面４０３のベース基板１０上への正投影は、複数のスリット２０２のベース基板１０上への正投影と部分的に重なる。これに加えて又はこれに代えて、画素電極４０は、第２のゲート線ＧＬ２に近い第４の側面４０４をさらに含み、画素電極の第４の側面４０４のベース基板１０上への正投影は、複数のスリット２０２のベース基板１０上への正投影と部分的に重なってもよい。
好ましくは、共通電極２０のベース基板１０上への正投影は、共通電極線ＧＬのベース基板１０上への正投影と少なくとも部分的に重なってもよい。図８に示すように、アレイ基板の第１のサブ画素Ｐ１は、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２、共通電極線ＣＬ及び第１のデータ線ＤＬ１によって画定される。アレイ基板の第２のサブ画素Ｐ２は、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２、共通電極線ＣＬ及び第２のデータ線ＤＬ２によって画定される。第１のサブ画素Ｐ１と第２のサブ画素Ｐ２とは、行方向に隣接する２つのサブ画素である。第１のデータ線ＤＬ１と第２のデータ線ＤＬ２とがそれぞれ共通電極線ＣＬの両側に位置する。第１のサブ画素Ｐ１の共通電極２０と第２のサブ画素Ｐ２の共通電極２０とが電気的に接続され、第１のサブ画素Ｐ１の共通電極２０と第２のサブ画素Ｐ２の共通電極２０との接続部が図８の符号２０５で示される。例えば、第１のサブ画素Ｐ１の共通電極２０および第２のサブ画素Ｐ２の共通電極２０は、一体に形成された共通電極であってもよく、このようにして、第１のサブ画素Ｐ１の共通電極２０と第２のサブ画素Ｐ２の共通電極２０との接続部２０５は、一体に形成された共通電極の一部となる。具体的には、図１１に示すように、第１のサブ画素Ｐ１の共通電極２０の共通電極線ＣＬに近い電極部２０１と第２のサブ画素Ｐ２の共通電極２０の共通電極線ＣＬに近い電極部２０１とが接続部２０５として形成される。当該接続部２０５のベース基板１０上への正投影は、共通電極線ＣＬのベース基板１０上への正投影と少なくとも部分的に重なり、接続部２０５の共通電極線ＣＬの延在方向に沿った寸法（当該寸法を図８では高さとして示す）は、共通電極線ＣＬの一方側に位置するサブ画素（例えばＰ１）の共通電極２０および前記共通電極線ＣＬの他方側に位置するサブ画素（例えばＰ２）の共通電極２０のうちいずれかの前記共通電極線ＣＬの延伸方向に沿った寸法（当該寸法を図８では高さとして示す）に等しい。例えば、画素領域において、当該接続部２０５のベース基板１０上への正投影は、共通電極線ＣＬのベース基板１０上への正投影をほぼ覆う。動作時において、共通電極２０と共通電極線ＣＬとの間に電圧差がなく、上方に位置する共通電極２０が共通電極線ＣＬを覆い、共通電極線ＣＬの負荷を増加させることなく、また、共通電極線ＣＬに発生する電界を遮蔽し、共通電極線における光漏れを防止することができる。
図１０に示すように、第１のサブ画素Ｐ１の第１のデータ線ＤＬ１のベース基板１０上への正投影は、第１のサブ画素Ｐ１の共通電極２０のベース基板１０上への正投影と重ならない。第１のサブ画素Ｐ１の第１のデータ線ＤＬ１のベース基板１０上への正投影は、第１のサブ画素Ｐ１の共通電極２０のベース基板１０上への正投影と部分的に又は完全に重なる場合があると、第１のデータ線の負荷が増加し、第１のサブ画素の充電に不利である。
図１０に示すように、第１のサブ画素Ｐ１の第１のデータ線ＤＬ１のベース基板１０上への正投影は、第１のサブ画素Ｐ１の画素電極４０のベース基板１０上への正投影と重ならない。例えば、アレイ基板の第１のサブ画素Ｐ１は、遮光部５０をさらに含んでもよく、遮光部５０は、画素電極４０と同一の層に位置してもよい。ここでの「同一の層に位置する」とは、遮光部５０と画素電極４０とが物理的に同一の層に位置されていることを意味し、例えば、図１０に示すように、両者ともにベース基板１０上に直接形成されてもよい。遮光部５０と画素電極４０とは異なる材料で形成されてもよいと理解すべきである。例えば、遮光部５０は金属などの光不透過性材料で形成され、画素電極４０はＩＴＯなどの光透過性材料で形成されてもよい。遮光部５０のベース基板１０上への正投影は、第１のデータ線ＤＬ１のベース基板１０上への正投影と第１のサブ画素Ｐ１の画素電極４０のベース基板１０上への正投影との間に位置してもよい。遮光部５０を設けることによって、第１のデータ線ＤＬ１における光漏れを遮断ことができる。
好ましくは、遮光部５０は、第１のデータ線ＤＬ１により近いように設けられている。例えば、遮光部５０は、第１のデータ線ＤＬ１に近い第１の側面５０１と、第１のデータ線ＤＬ１から遠い第２の側面５０２とを含んでもよい。第１のデータ線ＤＬ１は、遮光部５０に近い第１の側面ＤＬＳ１を含んでもよい。画素電極４０は、遮光部５０に近い第１の側面４０１を含んでもよい。遮光部５０の第１の側面５０１のベース基板１０上への正投影が第１のデータ線ＤＬ１の第１の側面ＤＬＳ１のベース基板１０上への正投影からの距離は、遮光部５０の第２の側面５０２のベース基板１０上への正投影が画素電極４０の第１の側面４０１のベース基板１０上への正投影からの距離よりも小さい。例えば、遮光部５０の第１の側面５０１のベース基板１０上への正投影は、第１のデータ線ＤＬ１の第１の側面ＤＬＳ１のベース基板１０上への正投影と小さい距離を離間してもよく、或は、遮光部５０の第１の側面５０１のベース基板１０上への正投影は、第１のデータ線ＤＬ１の第１の側面ＤＬＳ１のベース基板１０上への正投影と重なってもよい。すなわち、遮光部５０の第１の側面５０１のベース基板１０上への正投影が第１のデータ線ＤＬ１の第１の側面ＤＬＳ１のベース基板１０上への正投影からの距離は、ゼロに近づけてもよいし、ゼロに等しくてもよい。
第１のデータ線と画素電極との間の横方向電界によって、画素は第１のデータ線で光漏れを発生させるため、この場合、カラーフィルム基板上のブラックマトリックスで光漏れ領域を遮断する必要があり、アレイ基板とカラーフィルム基板との間のセルに対するばらつきを考慮して、広いブラックマトリックスを作成する必要がある。一方、上記アレイ基板では、遮光部を設けることにより、第１のデータ線における光漏れを遮断することができる。
図１３に示すように、本開示の実施例によるアレイ基板は、ベース基板１０上に設けられ、ゲート線ＧＬに走査信号を供給するためのゲート駆動回路６０をさらに含んでもよい。すなわち、当該アレイ基板上に、ＧＯＡ駆動を採用して、外付け回路は、いくつかの制御信号を供給するだけでよく、製造コストを低減することができる。
図１４に示すように、本開示の実施例によるアレイ基板の薄膜トランジスタと画素電極／共通電極とを模式的に示す。薄膜トランジスタＴは、ゲートＧ、ソースＳ及びドレインＤを含んでもよく、ゲート絶縁層ＧＩ、活性層ＡＣＴ、パッシベーション層ＰＶＸをさらに含んでもよい。好ましくは、データ線ＤＬ及び共通電極線ＣＬは、ソースＳ又はドレインＤと同じ材料で形成され、ソースＳ又はドレインＤと同一のパターニングプロセスにより形成されてもよい。好ましくは、遮光部５０は、ゲートＧと同一の層に位置してもよい。ここでの「同一の層に位置する」とは、両者が同じ材料で形成され、同一のパターニングプロセスにより形成されてもよいことを意味する。すなわち、遮光部５０がゲートＧと同じ材料で形成され、ゲート５０と同一のパターニングプロセスにより形成されてもよい。
例えば、共通電極２０及び画素電極４０は、例えばインジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等の光透過性材料で形成されてもよい。データ線ＤＬ、共通電極線ＣＬ、遮光部５０は、金属等の光不透過性材料で形成されてもよい。
例えば、データ線ＤＬと共通電極線ＣＬとが同一層で離間して設けられ、共通電極線ＣＬが第１の導電プラグ１４１を介して共通電極２０と電気的に接続される。
例えば、遮光部５０は、第２の導電プラグ１４２を介して共通電極２０と電気的に接続される。このような設計により、遮光部が周囲の電界の影響を受けてカップリング帯電することを回避して、遮光部の帯電による悪影響を回避することができる。
本明細書において、「導電プラグ」とは、一般的には、絶縁材料層に形成されたビアホール内に充填された導電材料部であり、異なる層に位置する２つの部材を電気的に接続するためのものである。
図１５Ａ及び図１５Ｂは本開示の実施例による表示パネルの模式図を示す。表示パネルは、アレイ基板１５０と、アレイ基板１５０に対向して設けられた対向基板１５２とを含んでもよい。表示パネルは、アレイ基板１５０と対向基板１５２との間に位置する液晶層１５４をさらに含んでもよい。アレイ基板１５０は、上述したアレイ基板であってもよく、即ち、画素電極及び共通電極がいずれもアレイ基板上に設けられている。
例えば、当該対向基板１５２は、カラーフィルム基板であってもよい。具体的には、ベース基板１５２１と、ベース基板１５２１上に位置するブラックマトリックス１５２２とを含んでもよい。図１５Ａに示すように、ブラックマトリックス１５２２のベース基板１０上への正投影は、データ線ＤＬのベース基板１０上への正投影を覆う。図１５Ｂに示すように、ブラックマトリックス１５２２のベース基板１０上への正投影は、共通電極線ＣＬのベース基板１０上への正投影を覆う。
本開示の実施例によれば、表示装置がさらに提供され、図１６に示すように、本開示の実施例による表示装置の平面図を示し、当該表示装置１６０は上記のいずれかに記載の表示基板を含んでもよい。例えば、前記表示装置は、例えばスマートフォン、ウェアラブル・スマートウォッチ、スマートグラス、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーション、車載ディスプレイ、電子ブック等の表示機能を有する任意の製品又は部品であってもよい。
図１７は、本開示の実施例によるアレイ基板の製造方法のフローチャートを示す。図示するように、本開示の実施例によるアレイ基板の製造方法は、以下のステップを含んでもよい。
ステップＳ１０では、ベース基板上に、例えばスパッタ法により、１層の透明な画素電極層を堆積する。画素電極層の材料は、例えば、ＩＴＯ、ＩＺＯなどの材料であってもよい。
ステップＳ１２では、例えばマスク板を用いて、露光、現像、エッチング等のフォトリソグラフィプロセスにより、前記画素電極層をパターニングして、図８～図１１に示すような画素電極を形成する。図８～図１１には、画素電極４０の一部が示されているが、当業者であれば、図示した画素電極が行方向及び列方向に配置されてもよいと理解される。
ステップＳ１４では、画素電極が形成されたベース基板上に、蒸着やマグネトロンスパッタ等のプロセスにより、第１の金属層を作製する。材料は、例えば、Ｍｏ、Ｃｕ、Ｃｒ、Ａｌ、Ａｇ等である。
ステップＳ１６では、例えばマスク板を用いて、露光、現像、エッチング等のフォトリソグラフィプロセスにより、第１の金属層をパターニングして、ゲート線、ゲート線に接続された薄膜トランジスタのゲート及び遮光部５０を形成する（図１０に示す）。
ステップＳ１８では、パターニングされた第１の金属層上に、例えば化学気相成長法（ＣＶＤ）により、１層のゲート絶縁層を作製する。材料は、例えば、窒化シリコン、酸化シリコン等である。
ステップＳ２０では、ゲート絶縁層上に、例えば化学気相成長法により活性層を作製し、活性層の上方に、マグネトロンスパッタ等の方法により第２の金属層を作製する。活性層の材料は、例えば、ポリシリコン、低温ポリシリコン等であり、第２の金属層の材料は、例えば、Ｍｏ、Ａｌ、Ｃｕ、Ａｇ等である。
ステップＳ２２では、例えばマスク板を用いて、フォトリソグラフィプロセスにより前記活性層及び第２の金属層をパターニングして、薄膜トランジスタのソース、ドレイン、データ線及び共通電極線を形成する。
ステップＳ２４では、パターニングされた第２の金属層上に、例えば化学気相成長法により絶縁のパッシベーション層を作製する。材料は、例えば、酸化シリコン、窒化シリコンなどである。
ステップＳ２６では、パッシベーション層上に、蒸着やマグネトロンスパッタ等のプロセスにより、１層の透明な共通電極層を作製する。材料は、例えば、ＩＴＯ、ＩＺＯ又はその他の透明酸化物等である。
ステップＳ２８では、例えばマスク板を用いて、フォトリソグラフィプロセスにより共通電極層をパターニングして共通電極２０を形成する。
本開示の実施例によるアレイ基板の製造方法では、ＡＤＳアレイ基板の製造フローを変更することなく、パターニングプロセスの回数を増加させることもなく、製造コストを節約することができる。
なお、アレイ基板がＧＯＡ回路を含む場合、ＧＯＡ回路は、薄膜トランジスタと同様のプロセスで形成することができ、製造コストをより節約することができる。
なお、図示の実施例では、主にサブ画素がデュアルドメイン構造を含む場合を示したが、本開示の実施例は、デュアルドメイン構造に限定されず、他の実施例では、サブ画素は、シングルドメイン構造、又はデュアルドメインよりも大きいマルチドメイン構造を有してもよい。
本開示の全体構想のいくつかの実施例が図示や説明されたが、当業者であれば、本発明の全体構想の原則及び精神から逸脱することなく、これらの実施例に変更を加えることができ、本開示の範囲は、特許請求の範囲及びそれらの均等物によって定義されると理解される。
１ ベース基板
２ 共通電極
３ 絶縁層
４ 画素電極
１０ ベース基板
２０ 共通電極
３０ 絶縁層
３１ 絶縁層
３２ 絶縁層
４０ 画素電極
４１ 電極部
４２ スリット
５０ 遮光部
６０ ゲート駆動回路
１４１ 導電プラグ
１４２ 導電プラグ
１５０ アレイ基板
１５２ 対向基板
１５４ 液晶層
１６０ 表示装置
２０１ 電極部
２０２ スリット
２０２Ａ スリット
２０２Ａ１ 側面
２０２Ａ２ 側面
２０２Ｂ スリット
２０２Ｂ１ 側面
２０２Ｂ２ 側面
２０５ 接続部
３０１ 絶縁層
３０２ 絶縁層
４０１ 側面
４０２ 側面
４０３ 側面
４０４ 側面
５０１ 側面
５０２ 側面
１５２１ ベース基板
１５２２ ブラックマトリックス
２０２１ スリット部分
２０２２ スリット部分

Claims (19)

  1. ベース基板と、
    ベース基板上に設けられたデータ線及び共通電極線と、
    ベース基板上に設けられ、両方ともに前記データ線及び前記共通電極線と絶縁交差してサブ画素を画定する第１のゲート線及び第２のゲート線と、を含み、
    前記サブ画素は、
    ベース基板上に設けられた画素電極と、
    画素電極の前記ベース基板から遠い側に設けられた共通電極と、
    画素電極と共通電極との間に設けられた絶縁層と、を含み、
    前記共通電極は、複数のスリットを含み、前記スリットの延在方向は、前記データ線の延在方向と同じであり、
    前記複数のスリットは、前記データ線に近い第１のスリットを含み、前記画素電極は、前記データ線に近い第１の側面を含み、前記画素電極の第１の側面の前記ベース基板上への正投影は、前記第１のスリットの前記ベース基板上への正投影内に位置する
    ことを特徴とするアレイ基板。
  2. 前記複数のスリットは、前記共通電極線に近い第２のスリットを含み、前記画素電極は、前記共通電極線に近い第２の側面を含み、前記画素電極の第２の側面の前記ベース基板上への正投影は、前記第２のスリットの前記ベース基板上への正投影内に位置する
    ことを特徴とする請求項１に記載のアレイ基板。
  3. 前記画素電極の第１の側面の前記ベース基板上への正投影は、前記第１のスリットの前記ベース基板上への正投影の前記データ線に垂直な方向における中間位置に位置する；及び／又は、
    前記画素電極の第２の側面の前記ベース基板上への正投影は、前記第２のスリットの前記ベース基板上への正投影の前記共通電極線に垂直な方向における中間位置に位置する
    ことを特徴とする請求項２に記載のアレイ基板。
  4. 前記画素電極は、前記第１のゲート線に近い第３の側面を含み、前記画素電極の第３の側面の前記ベース基板上への正投影は、前記複数のスリットの前記ベース基板上への正投影と部分的に重なる；及び／又は、
    前記画素電極は、前記第２のゲート線に近い第４の側面を含み、前記画素電極の第４の側面の前記ベース基板上への正投影は、前記複数のスリットの前記ベース基板上への正投影と部分的に重なる
    ことを特徴とする請求項３に記載のアレイ基板。
  5. 前記共通電極の前記ベース基板上への正投影は、前記共通電極線の前記ベース基板上への正投影と少なくとも部分的に重なる
    ことを特徴とする請求項１～４のいずれかに記載のアレイ基板。
  6. 前記アレイ基板は複数の前記サブ画素を含み、前記複数のサブ画素のうち同一行に位置する少なくとも２つのサブ画素がそれぞれ前記共通電極線の両側に位置し、
    前記共通電極線の一方側に位置するサブ画素の共通電極および前記共通電極線の他方側に位置するサブ画素の共通電極のうちいずれかの前記ベース基板上への正投影は、前記共通電極線の前記ベース基板上への正投影と少なくとも部分的に重なる
    ことを特徴とする請求項５に記載のアレイ基板。
  7. 前記アレイ基板は、前記共通電極線の一方側に位置するサブ画素の共通電極と前記共通電極線の他方側に位置するサブ画素の共通電極とを接続する接続部をさらに含み、前記接続部の前記ベース基板上への正投影は、前記共通電極線の前記ベース基板上への正投影と少なくとも部分的に重なり、かつ、前記接続部の前記共通電極線の延在方向に沿った寸法は、前記共通電極線の一方側に位置するサブ画素の共通電極および前記共通電極線の他方側に位置するサブ画素の共通電極のうちいずれかの前記共通電極線の延在方向に沿った寸法に等しい
    ことを特徴とする請求項６に記載のアレイ基板。
  8. 前記サブ画素は遮光部をさらに含み、前記遮光部の前記ベース基板上への正投影は、前記データ線の前記ベース基板上への正投影と前記画素電極の前記ベース基板上への正投影との間に位置する
    ことを特徴とする請求項１～４および６～７のいずれかに記載のアレイ基板。
  9. 前記遮光部は、前記データ線に近い第１の側面と前記データ線から遠い第２の側面とを含み、前記データ線は、前記遮光部に近い第１の側面を含み、前記遮光部の第１の側面の前記ベース基板上への正投影と前記データ線の第１の側面の前記ベース基板上への正投影との間の距離は、前記遮光部の第２の側面の前記ベース基板上への正投影と前記画素電極の第１の側面の前記ベース基板上への正投影との間の距離よりも小さい
    ことを特徴とする請求項８に記載のアレイ基板。
  10. 前記遮光部の第１の側面の前記ベース基板上への正投影は、前記データ線の第１の側面の前記ベース基板上への正投影と重なる
    ことを特徴とする請求項９に記載のアレイ基板。
  11. 前記遮光部は、前記画素電極と同一の層に位置する
    ことを特徴とする請求項８に記載のアレイ基板。
  12. 前記サブ画素のデータ線の前記ベース基板上への正投影は、前記サブ画素の共通電極の前記ベース基板上への正投影と重ならない
    ことを特徴とする請求項８に記載のアレイ基板。
  13. ゲートを有する薄膜トランジスタをさらに含み、
    前記遮光部は、前記薄膜トランジスタのゲートと同一の層に位置する
    ことを特徴とする請求項８に記載のアレイ基板。
  14. 前記データ線は、第１のデータ線部分と第２のデータ線部分とを含み、前記第１のデータ線部分と前記第２のデータ線部分とが交差し、
    １つの前記スリットは、第１のスリット部分と第２のスリット部分とを含み、前記第１のスリット部分と前記第２のスリット部分とが交差し、
    前記第１のデータ線部分は、前記第１のスリット部分と平行であり、前記第２のデータ線部分は、前記第２のスリット部分と平行である
    ことを特徴とする請求項１～４、６～７および９～１３のいずれかに記載のアレイ基板。
  15. 前記アレイ基板は、複数の前記サブ画素を含み、
    同一行の複数のサブ画素のうち、奇数列のサブ画素は、前記第１のゲート線に接続され、偶数列のサブ画素は、前記第２のゲート線に接続されている
    ことを特徴とする請求項１～４、６～７および９～１３のいずれかに記載のアレイ基板。
  16. 前記画素電極は、面状電極である
    ことを特徴とする請求項１～４、６～７および９～１３のいずれかに記載のアレイ基板。
  17. 前記データ線と前記共通電極線とは同一層で離間して設けられ、前記共通電極線は第１の導電プラグを介して前記共通電極と電気的に接続されている
    ことを特徴とする請求項１に記載のアレイ基板。
  18. 前記遮光部は、第２の導電プラグを介して前記共通電極と電気的に接続されている。
    ことを特徴とする請求項１１に記載のアレイ基板。
  19. ベース基板と、
    ベース基板上に設けられたデータ線及び共通電極線と、
    ベース基板上に設けられ、両方ともに前記データ線及び前記共通電極線と交差してサブ画素を画定する第１のゲート線及び第２のゲート線と、を含み、
    前記サブ画素は、
    ベース基板上に設けられた画素電極と、
    画素電極の前記ベース基板から遠い側に設けられた共通電極と、
    画素電極と共通電極との間に設けられた絶縁層と、を含み、
    前記共通電極は、複数のスリットを含み、前記スリットの延在方向は、前記データ線の延在方向と同じであり、
    前記複数のスリットは、前記共通電極線に近い第２のスリットを含み、前記画素電極は、前記共通電極線に近い第２の側面を含み、前記画素電極の第２の側面の前記ベース基板上への正投影は、前記第２のスリットの前記ベース基板上への正投影内に位置する
    ことを特徴とするアレイ基板。
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