JP2020531873A5 - - Google Patents
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しかしながら、クロック信号端子CLKからの信号が駆動トランジスタM3を介してシフトレジスタ回路の信号出力端子OUTPUTに転送される場合、クロック信号端子CLKで発生したノイズは、駆動トランジスタM3を介してシフトレジスタ回路の信号出力端子OUTPUTに結合することができる。このノイズは、等価的に次のように表すことができる。
アクティブ領域10は、垂直及び水平に交差する複数のゲート線GL及び複数のデータ線DLを含む。交差するゲート線GL及びデータ線DLは、マトリクス状に配列された複数のサブ画素22を定義する。アクティブ領域10の中央部に位置するサブ画素22は、複数の他のサブ画素22によって囲まれる。しかしながら、アクティブ領域10のエッジに位置するサブ画素22の一側は、非アクティブ領域11に近接しているため、アクティブ領域10の非アクティブ領域11に近接する側に位置する他のサブ画素22によって囲まれていない。この場合、アレイ基板の製造工程の制約から、通常、アクティブ領域10の中央部の複数のサブ画素22のパターンと、アクティブ領域10のエッジのサブ画素のパターンとは異なる。例えば、エッチング工程では、通常、アクティブ領域の中間部とエッジとのエッチング液の濃度が異なる。
いくつかの実施例において、この問題を解決するために、アクティブ領域10内のゲート線GL及びデータ線DLは、非アクティブ領域11に延長することができ、これにより、非アクティブ領域11のアクティブ領域10に近接する部分内に、ゲート線GLとデータ線DLの延長部分によって定義された複数の行又は列のダミーサブ画素21が形成される。このように、アクティブ領域10のエッジに位置するサブ画素22は、非アクティブ領域11に近接する側に位置するダミーサブ画素21によって取り囲まれる。これにより、エッチング工程において、アクティブ領域10内のエッチング液の濃度の均一性が向上され、且つアクティブ領域10内のサブ画素22のパターンがより均一化される。
いくつかの実施例において、図3に示すように、ダミーサブ画素21及びサブ画素22の各々には、いずれも画素電極30が設けられる。
いくつかの実施例において、アレイ基板は、非アクティブ領域11内に位置されたゲート駆動回路20をさらに含む。ゲート駆動回路20は、ダミーサブ画素21よりもアクティブ領域10から離れる。
いくつかの実施例において、補助キャパシタ40は、シフトレジスタ回路RS内のブーストラップキャパシタCstの少なくとも一部を形成する。例えば、ブーストラップキャパシタCstの一部がシフトレジスタ回路内に配置され、他の一部が補助キャパシタ40としてダミーサブ画素21に配置される。いくつかの実施例において、ブーストラップキャパシタCstの全体は、補助キャパシタ40としてダミーサブ画素21に配置される。このように、補助キャパシタ40を有するダミーサブ画素21の数を増やすことにより、ブーストラップキャパシタCstの容量を向上させることができ、これにより、シフトレジスタ回路RSに結合されたクロック信号端子から入力される信号に起因するシフトレジスタ回路RSの信号出力端子OUTPUTのカップリングノイズが低減される。また、ブーストラップキャパシタCst全体の一部又は全部が補助キャパシタ40としてダミーサブ画素21中に位置されるため、シフトレジスタ回路RS内のブーストラップキャパシタCstの面積を小さくすることができ、非アクティブ領域11の配線空間におけるブートストラップキャパシタCstの占有面積が減少される。これにより、狭額縁設計が容易になる。補助キャパシタ40は、ブートストラップ回路RSのブーストラップキャパシタCstの少なくとも一部を構成するため、シフトレジスタ回路RS内のブーストラップキャパシタCstの容量が面積の減少に伴い減少されても、ダミーサブ画素21の存在により、補助キャパシタ40としてのブートストラップキャパシタCst全体の容量は減少せず、あえて増加している。また、ダミーサブ画素21は表示に使用されないため、ダミーサブ画素21に配置された補助キャパシタ40は表示効果に影響を与えない。
共通電極31と画素電極30とは、異なる層に配置される。この場合、本開示は、画素電極30及び共通電極31が上層に位置するか、又は下層に位置するかについては限定されない。例えば、いくつかの実施例において、図5に示すように、画素電極30と共通電極31は、いずれもベース基板01の上に位置する。共通電極31は、画素電極のベース基板01とは反対側に配置される。共通電極31は帯状の電極からなり、画素電極30は平面状の電極である。いくつかの実施例において、図6に示すように、画素電極30と共通電極31は、いずれもベース基板01の上に位置する。画素電極30は、共通電極31のベース基板01とは反対側に配置される。画素電極30は帯状の電極からなり、共通電極31は平面状の電極である。図6の画素電極30と共通電極31の上面図は、図3に示すようである。
また、いくつかの実施例において、上述したような異なる層に配置される共通電極31と画素電極30を有するアレイ基板は、AD−SDS(Advanced−Super−Dimensional Switching)型の液晶表示装置の製造に適用することができる。図6に示すように、このAD−SDS型の液晶表示装置が表示する時、同一平面内に位置する画素電極30の帯状電極の間に発生する平行電界、及び画素電極30と共通電極31の間に発生する縦電界は、多次元電界を形成することができる。このように、帯状電極間及び画素電極30と共通電極31との間に位置する液晶ボックス内の全ての配向液晶分子は、回転変換を起こすことにより、平面配向における液晶の操作効率を向上させ、光透過効率を向上させることができる。
本開示は実施例におけるトランジスタの種類を限定しない。いくつかの実施例において、トランジスタは、N型トランジスタ又はP型トランジスタである。いくつかの実施例において、上記のトランジスタの第1の電極はソース電極であり、第2の電極はドレイン電極である。駆動トランジスタM3がN型トランジスタである場合を例にすると、駆動トランジスタM3の第1の電極は、信号出力端子OUTPUTに結合される。したがって、駆動トランジスタM3の第1の電極はソース電極である。駆動トランジスタM3の第2の電極はドレイン電極である。駆動トランジスタM3のドレイン電極は、クロック信号端子CLKに結合される。
いくつかの実施例において、パターニング工程は、フォトエッチング工程、又はフォトエッチング工程+エッチングステップを含む。このパターニング工程は、プリセットパターンを形成するための印刷、インクジェット及び他の工程を含むこともできる。フォトエッチング工程は、成膜、露光、現像などのステップを含むことができ、これらのステップは、フォトレジスト、マスク板、露光機などを用いてパターンを形成する。本開示の実施例に形成された構造によって特定のパターニング工程を選択することができる。
この場合、第1のゲート駆動回路201及び第2のゲート駆動回路202において、同一段の2つのシフトレジスタ回路(例えば、RS1、RS1’)は、それぞれ同じゲート線(例えば、GL1)の両端に結合される。このように、第1のゲート駆動回路201と第2のゲート駆動回路202は、それぞれゲート線GLの左端と右端にゲート駆動信号を入力し、ディスプレイの相対的に大きいサイズが大きいによる信号遅延の現象が減少される。
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