JP5253721B2 - アレイ基板及びこれを有する表示装置 - Google Patents

Description

本発明はアレイ基板及びこれを有する表示装置に係り、より詳細には消費電力を減少させながら、表示特性を改善することができるアレイ基板及びこれを有する表示装置に関する。

一般的な液晶表示装置は、アレイ基板と対向基板及びアレイ基板と対向基板との間に介在された液晶層で構成された液晶表示パネルを含む。

アレイ基板は、互いに交差する多数個のデータラインと多数のゲートラインを具備し、データラインとゲートラインによって定義される多数の画素領域に形成された多数の画素を含む。各画素は、スイッチング素子、画素電極、及びストレージ電極で構成される。

一方、対向基板は、各画素に対応して色相を表示するカラーフィルターと画素電極と向かい合って共通電圧が提供される共通電極を具備する。従って、画素電極と共通電極によって液晶キャパシタが形成され、画素電極とストレージ電極によってストレージキャパシタが形成される。

液晶表示装置の液晶に１極性の電圧が持続的に印加されると、液晶が劣化される。このような液晶の劣化を防止するために、液晶表示装置は、液晶に印加される電圧の極性を一定の周期に反転させる反転方式を採用している。

反転方式は、フレーム単位に極性を反転するフレーム反転方式、ライン単位に極性を反転するライン反転方式、及びドット単位に極性を反転するドット反転方式等を基本に多様な反転方式に区分される。

特に、ライン反転方式は、共通電圧のレベルを１Ｈ時間毎に反転させ、ラインデータ信号のレベルを共通電圧のレベルに対して反転させる方式である。

ここで、１Ｈ時間は、一つのゲートラインをアクティブさせるのに要所される時間であって、下記数式１によって定義される。

ライン反転方式を行う場合、液晶表示装置の解像度が増加されることにより、共通電圧の反転周波数も増加される。この際、共通電圧の反転周波数が大きくなるにつれて、液晶表示装置の消費電力が増加する。

従って、本発明の目的は、消費電力を減少させながら、開口率を増加させることができ、輝度を改善することができるアレイ基板を提供することにある。

又、本発明の他の目的は、前記したアレイ基板を有する表示装置を提供することにある。

本発明の一特徴によるアレイ基板は、ベース基板と、前記ベース基板上に形成され、互いに隣接した奇数番目のゲートライン及び偶数番目のゲートラインが繰り返し形成されてなる多数のゲートラインと、前記ベース基板上に形成され、前記ゲートラインとは絶縁され、前記ゲートラインと交差し、互いに隣接した奇数番目のデータライン及び偶数番目のデータラインが繰り返し形成されてなる多数のデータラインと、隣接するゲートラインの間で定義される画素行の同一の画素行に配置されそれぞれ画素電極を含む第１画素グループ及び第２画素グループを有する複数の画素グループと、を含み、前記第１画素グループはその画素電極が前記第１画素グループが有する第１スイッチング素子を介して前記偶数番目のデータラインに連結され、前記第２画素グループはその画素電極が前記第２画素グループが有する第２スイッチング素子を介して前記奇数番目のデータラインに連結され、前記第１画素グループは前記第１スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの一方のゲートラインに電気的に連結され、前記第２画素グループは前記第２スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの他方のゲートラインに電気的に連結され、前記第１画素グループの前記画素電極は部分的に前記他方のゲートラインと重なり、前記第２画素グループの前記画素電極は部分的に前記一方のゲートラインと重なる。

本発明の他の特徴によるアレイ基板は、ベース基板、多数のゲートライン、多数のデータライン、及び画素マトリックスを含む。前記多数のゲートラインは、前記ベース基板上に形成され、前記多数のデータラインは、前記ベース基板上に形成され、前記ゲートラインとは絶縁されて交差し、マトリックス形態の多数の画素領域を定義する。前記画素マトリックスは、前記多数の画素領域にそれぞれ形成され、多数の画素行と多数の画素列を含む。前記各画素行は、隣接する多数のゲートラインにそれぞれ電気的に連結された多数の画素グループを含み、前記各画素列は、隣接する一つのデータラインに共通的に連結される。

本発明の他の特徴による表示装置は、アレイ基板及び前記アレイ基板と向かい合う対向基板で構成され画像を表示する表示パネルと、前記アレイ基板に第１ゲート信号及び第２ゲート信号を提供するゲート駆動部と、前記アレイ基板に多数のデータ信号を提供するデータ駆動部と、を含み、前記アレイ基板は、第１ベース基板と、前記第１ベース基板上に形成され、互いに隣接した奇数番目のゲートライン及び偶数番目のゲートラインが繰り返し形成されてなる多数のゲートラインと、前記第１ベース基板上に形成され、前記ゲートラインとは絶縁され、前記ゲートラインと交差し、互いに隣接した奇数番目のデータライン及び偶数番目のデータラインが繰り返し形成されてなる多数のデータラインと、隣接するゲートラインの間で定義される画素行の同一の画素行に配置されそれぞれ画素電極を含む第１画素グループ及び第２画素グループを有する複数の画素グループを含み、前記第１画素グループはその画素電極が前記第１画素グループが有する第１スイッチング素子を介して前記偶数番目のデータラインに連結され、前記第２画素グループはその画素電極が前記第２画素グループが有する第２スイッチング素子を介して前記奇数番目のデータラインに連結され、前記第１画素グループは前記第１スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの一方に電気的に連結され、前記偶数番目の画素は前記第２スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの他方のゲートラインに電気的に連結され、前記第１画素グループの前記画素電極は部分的に前記他方のゲートラインと重なり、前記第２画素グループの前記画素電極は部分的に前記一方のゲートラインと重なる。

このようなアレイ基板及びこれを有する表示装置によると、ゲートラインに提供されるゲート信号を利用して多数の画素に提供されるデータ信号の極性を制御することで、消費電力を減少させることができ、開口率の低下を防止することができる。

以下、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。

図１は、本発明の一実施例によるアレイ基板を示す図である。

図１を参照すると、本発明の一実施例によるアレイ基板１００は、多数のゲートライン（ＧＬ１〜ＧＬｎ＋１）及び多数のデータライン（ＤＬ１〜ＤＬｍ）を含む。前記ゲートライン（ＧＬ１〜ＧＬｎ＋１）とデータライン（ＤＬ１〜ＤＬｍ）は、マトリックス形態の多数の画素領域を定義する。ここで、ｎとｍは、自然数である。前記アレイ基板１００は、前記画素領域のそれぞれに形成され、ｎ個の画素行とｍ個の画素列で構成されたｎ×ｍ個の画素で構成された画素アレイを含む。

前記各画素行は、第１画素グループ及び第２画素グループに区分され、前記第１及び第２画素グループは、互いに異なるゲートラインに電気的に連結される。前記第１画素グループは、第１スイッチング素子Ｔｒ１及び第１画素電極ＰＥ１で構成された多数の第１画素Ｐ１を含む。本発明の一例として、前記多数の第１画素Ｐ１は、前記各画素行の偶数番目画素である。

特に、一番目画素行で前記第１スイッチング素子Ｔｒ１は、前記第１ゲートラインＧＬ１に電気的に連結され、前記第１画素電極ＰＥ１は、前記第１スイッチング素子Ｔｒ１に電気的に連結される。従って、前記一番目画素行で前記第１画素グループは、前記第１ゲートラインＧＬ１に提供されたゲート信号に応答して駆動される。前記第１画素Ｐ１のそれぞれは、第２ゲートラインＧＬ２と前記第１画素電極ＰＥ１によって定義される第１ストレージキャパシタＣｓｔ１を更に含む。

前記第２画素グループは、第２スイッチング素子Ｔｒ２及び第２画素電極ＰＥ２で構成された多数の第２画素Ｐ２を含む。本発明の一例として、前記多数の第２画素Ｐ２は、前記各画素行の奇数番目画素である。

特に、前記一番目画素行で前記第２スイッチング素子Ｔｒ２は、前記第２ゲートラインＧＬ２に電気的に連結され、前記第２画素電極ＰＥ２は、前記第２スイッチング素子Ｔｒ２に電気的に連結される。従って、前記一番目画素行で前記第２画素グループは、前記第２ゲートラインＧＬ２に提供されたゲート信号に応答して駆動される。前記第２画素Ｐ２のそれぞれは、前記第１ゲートラインＧＬ１と前記第２画素電極ＰＥ２によって定義される第２ストレージキャパシタＣｓｔ２を更に含む。

図１において、前記第ｎ＋１ゲートラインＧＬｎ＋１は、ｎ番目画素行の第２画素グループを駆動させるために追加されたラインである。

一方、前記各画素列は、隣接する一つのデータラインに共通的に連結される。

図２は図１に図示されたＩ部分のレイアウト図で、図３は図２に図示されたＩＩ−ＩＩ’に沿って切断した断面図である。

図２及び図３を参照すると、第１ベース基板１１０上にはポリシリコン層（Ｐｏｌｙ−ｓｉ）１２１が形成され、その上にゲート絶縁膜１２２が形成される。

前記ゲート絶縁膜１２２上には、前記ポリシリコン層１２１が形成された領域に対応して、第１及び第２ゲート電極ＧＥ１、ＧＥ２が形成される。例えば、前記第１ゲートラインＧＬ１と前記第１ゲート電極（又は、制御電極）ＧＥ１は、第１金属層から形成される。

又、前記ゲート絶縁膜１２２上には、第１及び第２ゲートラインＧＬ１、ＧＬ２が形成される。ここで、前記第１ゲート電極ＧＥ１は、前記第１ゲートラインＧＬ１から分岐され、前記第２ゲート電極ＧＥ２は、前記第２ゲートラインＧＬ２から分岐される。

又、前記第１ストレージキャパシタＣｓｔ１の第１電極である第１ストレージ電極ＣＥ１は、前記第２ゲートラインＧＬ２から延長され、前記第２ストレージキャパシタＣｓｔ２（図１に図示）の第１電極である第２ストレージ電極ＧＥ２は、前記第１ゲートラインＧＬ１から延長される。

以後、前記ポリシリコン層１２１をホウ素（Ｂ）又はリン（Ｐ）を利用してドーピングしてｎ又はｐチャンネルを形成する。

その後、前記第１及び第２ゲート電極ＧＥ１、ＧＥ２が形成された前記ゲート絶縁膜１２２上には、層間絶縁膜１３１が形成される。前記ゲート絶縁膜１２２と前記層間絶縁膜１３１には、前記ポリシリコン層１２１の一部分を露出させるための第１及び第２コンタクトホール１３１ａ、１３１ｂが形成される。前記層間絶縁膜１３１上には、第１及び第２ソース電極ＳＥ１、ＳＥ２、第１及び第２ドレイン電極ＤＥ１、ＤＥ２が形成される。特に、前記第１ソース電極ＳＥ１は、前記第１コンタクトホール１３１ａを通じて前記ポリシリコン層１２１と電気的に連結され、前記第１ドレイン電極ＤＥ１は、第２コンタクトホール１３１ｂを通じて前記ポリシリコン層１２１と電気的に連結される。これによって、前記第１ベース基板１１０上には、ポリシリコン型で構成された前記第１及び第２スイッチング素子Ｔｒ１、Ｔｒ２が形成される。

図２及び図３では、前記第１及び第２スイッチング素子Ｔｒ１、Ｔｒ２がポリシリコン型で構成された構造を図示した。しかし、前記第１及び第２スイッチング素子Ｔｒ１、Ｔｒ２は、アモルファスシリコン型で構成されることができる。

前記層間絶縁膜１３１上には、第１データラインＤＬ１及び第２データラインＤＬ２が更に形成される。前記第１ソース電極ＳＥ１は、前記第１データラインＤＬ１から分岐され、前記第１ドレイン電極ＤＥ１は、前記第１ソース電極ＳＥ１と所定距離だけ離隔する。例えば、前記第１データラインＤＬ１、前記第１ソース電極及びドレイン電極ＳＥ１、ＤＥ１は、前記第１金属層と他の層に形成される第２金属層から形成される。

又、前記第２ソース電極ＳＥ２は、前記第２データラインＤＬ２から分岐され、前記第２ドレイン電極ＤＥ２は、前記第２ソース電極ＳＥ２と所定距離だけ離隔する。

以後、前記層間絶縁膜１３１上には、保護膜１３２が形成される。前記保護膜１３２は、無機絶縁膜で形成される。前記保護膜１３２には、前記第１及び第２ドレイン電極ＤＥ１、ＤＥ２を露出させるための第３コンタクトホール１３２ａが形成される。前記保護膜１３２上には、前記第１及び第２画素電極ＰＥ１、ＰＥ２が形成される。特に、前記第１画素電極ＰＥ１は、前記第３コンタクトホール１３２ａを通じて前記第１ドレイン電極ＤＥ１と電気的に連結される。ここで、前記第１及び第２画素電極ＰＥ１、ＰＥ２は、インジウムティンオキサイド（以下、ＩＴＯ）又はインジウムジンクオキサイド（以下、ＩＺＯ）からなる。

前記第１画素電極ＰＥ１は前記第１ストレージ電極ＣＥ１と向かい合って、前記第１画素電極ＰＥ１と前記第１ストレージ電極ＧＥ１との間には、前記層間絶縁膜１３１と保護膜１３２を介在する。又、前記第２画素電極ＰＥ２は前記第２ストレージ電極ＣＥ２と向かい合って、前記第２画素電極ＰＥ２と前記第２ストレージ電極ＣＥ２との間には、前記層間絶縁膜１３１と保護膜１３２が介在される。従って、前記第１画素電極ＰＥ１は、前記第１ストレージキャパシタＣｓｔ１の第２電極になり、前記第２画素電極ＰＥ２は、前記第２ストレージキャパシタＣｓｔ２の第２電極になる。

図４は本発明の他の実施例による表示装置の平面図で、図５は図４に図示された表示装置の断面図である。

図４及び図５を参照すると、本発明の他の実施例による表示装置４００は、画像を表示する表示パネルを含む。前記表示パネルは、アレイ基板１００、前記アレイ基板１００と向かい合う対向基板２００、及び前記アレイ基板１００と前記対向基板２００との間に介在された液晶層３００を含む。

前記アレイ基板１００で前記第１ベース基板１１０は、表示領域ＤＡ、前記表示領域ＤＡに隣接した第１周辺領域ＰＡ１及び前記第１周辺領域ＰＡ１に隣接した第２周辺領域ＰＡ２に区分される。

前記表示領域ＤＡには、多数のゲートライン（ＧＬ１〜ＧＬｎ）及び前記多数のゲートラインＧＬと絶縁され交差する多数のデータライン（ＤＬ１〜ＤＬｍ）が具備される。従って、前記表示領域ＤＡには、マトリックス形態の画素領域が提供される。

前記第１ベース基板１１０の前記第１周辺領域ＰＡ１には、ゲート駆動回路１５０が具備される。前記ゲート駆動回路１５０は、前記多数のゲートライン（ＧＬ１〜ＧＬｎ）に電気的に連結され、多数のゲート信号を順次に提供する。図４において、前記ゲート駆動回路１５０は、前記第１ベース基板１１０上に薄膜工程を通じて集積される。しかし、前記ゲート駆動回路１５０はチップ形態に構成され、前記第１ベース基板１１０上に実装されることができる。

前記第１ベース基板１１０の前記第２周辺領域ＰＡ２には、データ駆動回路１６０が具備される。前記データ駆動回路１６０は、前記多数のデータライン（ＤＬ１〜ＤＬｍ）に電気的に連結され、多数のデータライン（ＤＬ１〜ＤＬｍ）に多数のデータ信号を提供する。前記データ駆動回路１６０はチップ形態に構成され、前記第１ベース基板１１０上に実装される。前記データ駆動回路１６０は、前記第１ベース基板１１０上に薄膜工程を通じて集積されることができる。

一方、前記対向基板２００は、第２ベース基板２１０、カラーフィルター層２２０、及び共通電極２３０を含む。前記第２ベース基板２１０は前記第１ベース基板１１０と向かい合って、前記カラーフィルター層２２０は前記第２ベース基板２１０上に形成される。図示していないが、前記カラーフィルター層２２０は、赤色、緑色、及び青色色画素を含むことができる。前記共通電極２３０は、前記カラーフィルター層２２０上に形成される。前記共通電極２３０は、ＩＴＯ又はＩＺＯのような透明性導電物質からなる。

図５に示すように、前記共通電極２３０は、前記第１画素電極ＰＥ１と向かい合い、前記共通電極２３０と前記第１画素電極ＰＥ１との間には前記液晶層３００が介在される。従って、前記共通電極２３０、前記第１画素電極ＰＥ１、及び前記液晶層３００によって液晶キャパシタＣｌｃが定義される。

ここで、前記第１ストレージキャパシタＣｓｔ１は、前記液晶キャパシタＣｌｃに並列連結される。

図６は図４に図示されたゲート駆動回路の出力波形図で、図７は図４に図示されたデータ駆動回路から出力されたデータ信号の極性を示す図である。

図６を参照すると、１フレーム（１ｆｒａｍｅ）の間、多数のゲートライン（ＧＬ１〜ＧＬｎ＋１）には、第１乃至第（ｎ＋１）ゲート信号（ＧＳ１〜ＧＳｎ＋１）が順次に提供される。ここで、１Ｈ時間は、一つの画素行がターンオンされるのに所要される時間として定義される。

前記第１ゲート信号ＧＳ１は、一番目画素行がターンオンされる第１時間（１Ｈ_１）の初期時間（１／２Ｈ_１１）の間、第１ハイ電圧（Ｖ_Ｈ）を維持し、前記第１時間（１Ｈ_１）の後期時間（１／２Ｈ_１２）の間、第１ロー電圧（Ｖ_Ｌ）を維持する。前記第１ゲート信号ＧＳ１は、前記第１時間（１Ｈ_１）の後期時間（１／２Ｈ_１２）以後に第２ハイ電圧（Ｖ_Ｈ’）に上昇する。前記第２ハイ電圧（Ｖ_Ｈ’）は、前記第１ハイ電圧（Ｖ_Ｈ）と前記第１ロー電圧（Ｖ_Ｌ）との間の電圧レベルを有する。

前記一番目画素行のうち、前記第１ゲートラインＧＬ１に連結された第１画素グループの第１スイッチング素子Ｔｒ１（図１に図示）は、前記第１時間（１Ｈ_１）の初期時間（１／２Ｈ_１１）の間、前記第１ゲート信号ＧＳ１に応答してターンオンされる。以後、前記多数のデータライン（ＤＬ１〜ＤＬｍ）に提供された多数のデータ信号（ＤＳ１〜ＤＳｍ）のうち、偶数番目データ信号は前記第１画素グループの第１画素電極ＰＥ１（図１に図示）に提供される。本発明の一実施例として、前記第１時間（１Ｈ_１）の初期時間（１／２Ｈ_１１）の間、前記多数のデータ信号（ＤＳ１〜ＤＳｍ）は、共通電圧Ｖｃｏｍより低い電圧レベルを有するように負極性（−）を有する。従って、図７に図示されたように、前記一番目画素行から偶数番目画素には負極性（−）のデータ信号が提供される。

一方、前記第２ゲート信号ＧＳ２は、前記第１時間（１Ｈ_１）の後期時間（１／２Ｈ_１２）の間、前記第１ハイ電圧（Ｖ_Ｈ）を維持し、二番目画素行がターンオンされる第２時間（１Ｈ_２）の初期時間（１／２Ｈ_２１）の間、前記第１ロー電圧（Ｖ_Ｌ）を維持する。前記第２ゲート信号ＧＳ２は、前記第２時間（１Ｈ_２）のうち、初期時間（１／２Ｈ_２１）以後に第２ロー電圧（Ｖ_Ｌ’）に下降する。前記第２ロー電圧（Ｖ_Ｌ’）は、前記第１ロー電圧（Ｖ_Ｌ）より低い電圧レベルを有する。

前記一番目画素行のうち、前記第２ゲートラインＧＬ２に連結された第２画素グループの第２スイッチング素子Ｔｒ２（図１に図示）は、前記第１時間（１Ｈ_１）の後期時間（１／２Ｈ_１２）の間、前記第２ゲート信号ＧＳ２に応答してターンオンされる。又、二番目画素行のうち、前記第３ゲートラインに連結された第１画素グループの第２スイッチング素子は、前記第２時間（１Ｈ_２）のうち、初期時間（１／２Ｈ_２１）の間、前記第３ゲート信号ＧＳ３に応答してターンオンされる。以後、前記多数のデータライン（ＤＬ１〜ＤＬｍ）に提供された多数のデータ信号（ＤＳ１〜ＤＳｍ）のうち、奇数番目データ信号は、前記第２画素グループの第２画素電極ＰＥ２に提供され、偶数番目データ信号は、前記第１画素グループの第１画素電極ＰＥ１に提供される。

本発明の一実施例として、前記第１時間（１Ｈ_１）の後期時間（１／２Ｈ_１２）の間、前記多数のデータ信号（ＤＳ１〜ＤＳｍ）は、共通電圧Ｖｃｏｍより高い電圧レベルを有するように正極性（＋）を有する。即ち、前記多数のデータ信号（ＤＳ１〜ＤＳｍ）は、１／２Ｈ時間単位に共通電圧Ｖｃｏｍを基準として反転される。従って、図７に示すように、前記一番目画素行の奇数番目画素と前記二番目画素行の偶数番目画素には、正極性（＋）のデータ信号が提供される。

図７に示すように、奇数番目画素行の第１画素グループには負極性（−）のデータ信号が提供され、第２画素グループには正極性（＋）のデータ信号が提供される。又、偶数番目画素行の第１画素グループには正極性（＋）のデータ信号が提供され、第２画素グループには負極性（−）のデータ信号が提供される。これによって、前記表示装置４００は、ドット反転方式で駆動が可能である。

図６を更に参照すると、前記第１ゲート信号ＧＳ１は、第１時間（１Ｈ_１）の後期時間（１／２Ｈ_１２）以後に前記第１ロー電圧Ｖ_Ｌから前記第２ハイ電圧Ｖ_Ｈ’に上昇する。従って、前記第１ゲートラインＧＬ１に連結された第２ストレージキャパシタＣｓｔ２によって前記一番目画素行の第２画素グループに提供された正極性（＋）のデータ信号の電圧レベルが上昇する。

一方、前記第２ゲート信号ＧＳ２は、第２時間（１Ｈ_２）の初期時間（１／２Ｈ_２１）以後に前記第１ロー電圧Ｖ_Ｌから前記第２ロー電圧Ｖ_Ｌ’に下降する。従って、前記第１ゲートラインＧＬ１に連結された一番目画素行の第１ストレージキャパシタＣｓｔ１によって前記一番目画素行の第１画素グループに提供された負極性（−）のデータ信号の電圧レベルが減少する。又、前記第２ゲートラインに連結された第２ストレージキャパシタＣｓｔ２によって前記二番目画素行の第２画素グループに提供された負極性（−）のデータ信号の電圧レベルが減少する。

このように、前記第１乃至第ｎ＋１ゲート信号（ＧＳ１〜ＧＳｎ＋１）を利用して、前記第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２を制御することができる。従って、前記第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２に連結された液晶キャパシタＣｌｃのキャパシタンスを補償することができる。又、前記表示装置４００の消費電力を節減することができ、ドット反転駆動をすることができる。

このように、アレイ基板及びこれを有する表示装置によると、各画素行は、互いに異なるゲートラインに連結された２つのグループに分離され、各ゲートラインに提供されるゲート信号を利用して、多数の画素に提供されるデータ信号の極性が制御される。

従って、消費電力を増加させることなく、ドット反転方式で表示装置を駆動させることができる。又、ゲート信号を利用して極性を制御することにより、別の信号配線が追加されず、その結果、開口率の低下を防止することができる。これによって、表示装置の表示特性を改善することができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の一実施例によるアレイ基板を示す図である。 図１に図示されたＩ部分のレイアウトである。 図２に図示されたＩＩ−ＩＩ’に沿って切断した断面図である。 本発明の他の実施例による表示装置の平面図である。 図４に図示された表示装置の断面図である。 図４に図示されたゲート駆動回路の出力波形図である。 図４に図示されたデータ駆動回路から出力されたデータ信号の極性を示す図である。

符号の説明

１００ アレイ基板、
１１０ 第１ベース基板、
１２１ ポリシリコン層、
１２２ ゲート絶縁膜、
１３１ 層間絶縁膜、
１３２ 保護膜、
１５０ ゲート駆動回路、
１６０ データ駆動回路、
２００ カラーフィルター基板、
２１０ 第１ベース基板、
２２０ カラーフィルター層、
２３０ 共通電極、
４００ 表示装置。

Claims (8)

1. ベース基板と、
   前記ベース基板上に形成され、互いに隣接した奇数番目のゲートライン及び偶数番目のゲートラインが繰り返し形成されてなる多数のゲートラインと、
   前記ベース基板上に形成され、前記ゲートラインとは絶縁され、前記ゲートラインと交差し、互いに隣接した奇数番目のデータライン及び偶数番目のデータラインが繰り返し形成されてなる多数のデータラインと、
   隣接するゲートラインの間で定義される画素行の同一の画素行に配置されそれぞれ画素電極を含み隣接する第１画素グループ及び第２画素グループを有する複数の画素グループと、を含み、
   前記第１画素グループはその画素電極が前記第１画素グループが有する第１スイッチング素子を介して前記偶数番目のデータラインに連結され、前記第２画素グループはその画素電極が前記第２画素グループが有する第２スイッチング素子を介して前記奇数番目のデータラインに連結され、前記第１画素グループは前記第１スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの一方のゲートラインに電気的に連結され、前記第２画素グループは前記第２スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの他方のゲートラインに電気的に連結され、前記第１画素グループの前記画素電極は部分的に前記他方のゲートラインと重なり、前記第２画素グループの前記画素電極は部分的に前記一方のゲートラインと重なることを特徴とするアレイ基板。
2. 前記第１画素グループ及び前記第２画素グループの前記画素電極と前記ゲートラインとの間には、絶縁膜が介在されたことを特徴とする請求項１記載のアレイ基板。
3. アレイ基板及び前記アレイ基板と向かい合う対向基板で構成され画像を表示する表示パネルと、
   前記アレイ基板にそれぞれ第１ゲート信号及び第２ゲート信号を提供するゲート駆動部と、
   前記アレイ基板に多数のデータ信号を提供するデータ駆動部と、を含み、
   前記アレイ基板は、
   第１ベース基板と、
   前記第１ベース基板上に形成され、互いに隣接した奇数番目のゲートライン及び偶数番目のゲートラインが繰り返し形成されてなる多数のゲートラインと、
   前記第１ベース基板上に形成され、前記ゲートラインとは絶縁され、前記ゲートラインと交差し、互いに隣接した奇数番目のデータライン及び偶数番目のデータラインが繰り返し形成されてなる多数のデータラインと、
   隣接するゲートラインの間で定義される画素行の同一の画素行に配置されそれぞれ画素電極を含み隣接する第１画素グループ及び第２画素グループを有する複数の画素グループを含み、
   前記第１画素グループはその画素電極が前記第１画素グループが有する第１スイッチング素子を介して前記偶数番目のデータラインに連結され、前記第２画素グループはその画素電極が前記第２画素グループが有する第２スイッチング素子を介して前記奇数番目のデータラインに連結され、前記第１画素グループは前記第１スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの一方のゲートラインに電気的に連結され、前記第２画素グループは前記第２スイッチング素子のゲート電極が前記第１画素グループ及び前記第２画素グループが配置された前記画素行を定義するゲートラインの他方のゲートラインに電気的に連結され、前記第１画素グループの前記画素電極は部分的に前記他方のゲートラインと重なり、前記第２画素グループの前記画素電極は部分的に前記一方のゲートラインと重なることを特徴とする表示装置。
4. 前記第１画素グループは、前記一方のゲートラインに提供されるゲート信号のハイ電圧に応答してターンオンされ、
   前記第２画素グループは、前記他方のゲートラインに提供されるゲート信号のハイ電圧に応答してターンオンされ、前記一方のゲートラインに提供されるゲート信号のハイ電圧及び前記他方のゲートラインに提供されるゲート信号のハイ電圧は前記一方のゲートライン及び前記他方のゲートラインに順次に提供されることを特徴とする請求項３記載の表示装置。
5. １Ｈ時間の初期時間の間、前記一方のゲートラインは前記ハイ電圧を維持し、前記１Ｈ時間の後期時間の間、前記他方のゲートラインは前記ハイ電圧を維持することを特徴とする請求項４記載の表示装置。
6. 前記１Ｈ時間の初期時間の間、第１極性を有する前記多数のデータ信号のうち第１データ信号が前記奇数番目のデータラインを通じて前記第１画素グループに提供され、
   前記１Ｈ時間の後期時間の間、前記第１極性に対し反転された第２極性を有する前記多数のデータ信号のうち第２データ信号が前記偶数番目のデータラインを通じて前記第２画素グループに提供されることを特徴とする請求項５記載の表示装置。
7. 前記一方のゲートラインに提供されるゲート信号は、第１時間区間である前記１Ｈ時間の前記後期時間の間、ロー電圧を維持し、前記第１時間区間である前記１Ｈ時間の前記後期時間以後、前記ロー電圧より高い第１電圧に上昇することを特徴とする請求項６記載の表示装置。
8. 前記他方のゲートラインに提供されるゲート信号は、前記１Ｈ時間の前記後期時間以後、１／２Ｈ時間の間、ロー電圧を維持し、前記ロー電圧状態の前記１／２Ｈ時間以後前記ロー電圧より低い第２電圧に下降することを特徴とする請求項６記載の表示装置。

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