CN1755763A - 显示器设备的驱动电路 - Google Patents

Abstract

一种显示器设备的驱动电路包括多个相互连接的级，并顺序地产生输出信号，其中每个级都包括多个晶体管，其中每个晶体管都包括：控制电极；形成在控制电极上的第一绝缘层；形成在第一绝缘层上的半导体层；输入电极，该输入电极的至少一部分形成在半导体层上；输出电极，该输出电极的至少一部分形成在半导体层上；以及形成在输入和输出电极上的第二绝缘层，其中半导体层与第一绝缘层的厚度比的范围介于0.3至1.5之间。

Description

显示器设备的驱动电路

技术领域

本发明涉及一种显示器设备的驱动电路。

背景技术

近些年来，平板显示器，诸如有机发光二极管(“OLED”)显示器、等离子显示板(“PDP”)和液晶显示器(“LCD”)已经取代笨重且体大的阴极射线管(“CRT”)而被广泛地开发使用。

PDP设备通过使用气体放电所产生的等离子体来显示字符或图像。OLED显示器设备通过将电场施加到特定的发光有机或高分子材料上来显示字符或图像。LCD设备通过将电场施加到设置在两个面板之间的液晶层上并且通过调节(regulate)该电场的强度以调节穿过液晶层的光的透射率，来显示图像。

在平板显示器之中，例如，LCD和OLED设备每一个都包括配有像素的平板组件，该像素包括开关元件和显示信号线。LCD和OLED设备还包括栅极驱动器，即，移位寄存器，其为显示信号线的栅极线提供栅极信号以导通和关断开关元件。

移位寄存器由多个级组成。每个级都包括多个晶体管，这些晶体管响应于前一级和下一级的输出来产生与多个时钟信号的一个时钟信号同步的输出。

移位寄存器被集成在与开关元件一起形成的平板组件中。在此情况下，包括该级的每个晶体管都包含半导体层，该半导体层可由非晶硅或多晶硅材料构成。例如，在非晶硅用于半导体层时，电阻接触层和漏电极或源电极依次地形成在其上面，栅极绝缘层和栅电极依次地形成在其下面。当将预定电压施加于栅电极上时，半导体层中的形成(formation)使电流从漏电极流向源电极。

在一些情况下，当移位寄存器工作较长时间时，每个晶体管的导电性可能会恶化，从而使该移位寄存器不能较好地工作。

更详细地说，当栅极电压较低时，电子浓度会由于半导体层中不饱和键(dangling bond)的增加而降低，而当栅极电压较高时，电子浓度会由于其中电子移动至半导体层下面的栅极绝缘层而被称为隧道现象的产生而降低。这样就会使在栅极绝缘层上的压差增大，并因此就会使阈值电压增大。因此，与栅极-源极电压和阈值电压之间的差值的平方成正比的漏极电压的降低不会产生所需的输出，并会使移位寄存器不能较好地工作。

发明内容

本发明公开了一种能够缓解这样的传统问题的显示器设备的驱动电路。

提供了一种用于包括相互连接的多个级并能够顺序地产生输出信号的显示器设备的驱动电路，其中每个级都包括多个晶体管，其中每个晶体管都可以包括：控制电极；形成在控制电极上的第一绝缘层；形成在第一绝缘层上的半导体层；输入电极，该输入电极的至少一部分被形成在半导体层上；输出电极，该输出电极的至少一部分被形成在半导体层上；以及形成在输入和输出电极上的第二绝缘层，其中半导体层与第一绝缘层的厚度比的范围介于0.3至1.5之间。

半导体层与第一绝缘层的介电比可以小于1。

第一绝缘层上的电压Vi和施加到控制电极上的电压Vg的关系最好满足：

$V_i\left(t\right)=V_g[1-\frac{C_i}{C_{\mathrm{Si}}+C_i}\exp (-\frac{t}{\mathrm{\τ}})],\mathrm{\τ}=(C_{\mathrm{Si}}+C_i){[\frac{1}{R_{\mathrm{Si}}}+\frac{1}{\mathrm{Ri}}]}^{-1},$

这里，C_si和R_si分别是半导体层的电容器和电阻，C_i和R_i分别是第一绝缘层的电容器和电阻，τ是时间常数。

每个晶体管还可以包括在半导体层和输入电极之间或半导体层和输出电极之间的电阻接触。

电阻接触与半导体层的电容器比最好大于0.5。

第一绝缘层上的电压Vi和施加到控制电极的电压Vg的关系最好满足：

$V_i\left(t\right)=V_g[1-\frac{C_i{C}_{\mathrm{si}}+C_i{C}_{\mathrm{ex}}}{C_i{C}_{\mathrm{si}}+C_{\mathrm{si}}{C}_{\mathrm{ex}}+C_i{C}_{\mathrm{ex}}}\exp \left(\frac{-t}{\mathrm{\τ}}\right)],$

$\mathrm{\τ}=(C_i+C_{\mathrm{si}}+C_{\mathrm{ex}}){(\frac{1}{R_i}+\frac{1}{R_{\mathrm{si}}}+\frac{1}{R_{\mathrm{ex}}})}^{-1},$

这里，C_i和R_i分别是第一绝缘层的电容器和电阻，C_si和R_si分别是半导体层的电容器和电阻，C_ex和R_ex分别是电阻接触的电容器和电阻，τ是时间常数。

在第一绝缘层上的电压最好小于施加于控制电极上的电压。

半导体层可以包括非晶硅。

栅极驱动器可以被集成在显示器设备上。

附图说明

本发明的这些和其它特征、方案和效果在参考附图阅读下面的详细描述时将会变得更好理解，其中：

图1是根据本发明的显示器设备的一个示范性实施例的方框图；

图2说明根据本发明的液晶显示器(LCD)的像素的结构和等效电路图的示范性实施例；

图3是根据本发明的栅极驱动器的方框图的示范性实施例；

图4是图3中所示的用于栅极驱动器的移位寄存器的第j级的示范性电路图；

图5显示图3中所示的栅极驱动器的波形图；

图6是显示器设备的薄膜晶体管阵列面板的示范性实施例的分布视图；

图7是沿图6中的线VII-VII’采用的薄膜晶体管阵列面板的截面视图；

图8A和8B是图4中所示的晶体管的示意性视图；

图9是沿图8A和8B中线IX-IX’采用的晶体管的截面视图；

图10是图9中所示的晶体管的区域A的等效视图；

图11是说明图4中所示的晶体管的几个电压的关系的表格；

图12A是说明作为温度参数的电压增益和脉宽的关系的曲线图；

图12B是说明作为温度参数的电压增益和厚度比的关系的曲线图；

图13A是说明作为脉宽参数的电压增益和厚度比的关系的曲线图；

图13B是说明作为介电比参数的电压增益和厚度比的关系的曲线图；

图14A是根据本发明的用于显示器设备的驱动电路的晶体管的另一个示范性实施例的截面视图；

图14B是图14A中所示的晶体管的区域A的示范性等效视图；以及

图15A和15B是根据电阻接触层与半导体层的介电比的电压增益对时间的曲线的曲线图。

具体实施方式

现在，将参考附图更加详细地描述本发明，其中图示的是本发明的示范性实施例。但是，本发明可以用很多不同的形式实现，而不应该认为是局限于这里所提出的实施例。

在附图中，为了清楚起见，放大了层和区域的厚度，整个附图中相同的参考标号表示相同的部件。应该明白：当部件，如层、膜、区域、衬底或面板被称之为在另一个部件“上”时，它可能直接位于其它部件之上，或者也可以存在插入部件。与此相反，当部件被称之为“直接在另一个部件上面”时，没有插入部件存在。

图1说明显示器设备的一个示范性实施例的方框图，图2说明液晶显示器(LCD)的像素的结构和等效电路图的一个示范性实施例。

参考图1，显示器设备的示范性实施例包括平板组件300、栅极驱动器400和与此相连接的数据驱动器500、与数据驱动器500相连接的灰度电压发生器800、以及控制上述部件的信号控制器600。栅极驱动器400、数据驱动器500、信号控制器600、和灰度电压发生器800可以是图1中所示的分立设备，或者它们可组合成一个或多个设备。平板组件300包括多个显示信号线G₁-G_n和D₁-D_m。平板组件还包括多个与显示信号线G₁-G_n和D₁-D_m相连接的像素。在一个示范性实施例中，像素可以大致以矩阵结构分布。平板组件300包括下面板100和上面板200。

现在转向图2，显示信号线G₁-G_n和D₁-D_m被设置在下面板100上，并且包括可用于传输栅极信号(称为扫描信号)的栅极线G₁-G_n和可用于传输数据信号的数据线D₁-D_m。栅极线G₁-G_n大致在行方向上延伸，且大致相互平行。同样，数据线D₁-D_m大致在列方向上延伸，且大致相互平行。

在一个示范性实施例中，每个像素都包括开关元件Q，它连接于：之一栅极线G₁-G_n之一；数据线D₁-D_m之一；和像素电路PX。开关元件Q被设置在下面板100上，并且包括三个端子：与栅极线G₁-G_n之一连接的控制端；与数据线D₁-D_m之一连接的输入端；以及与像素电路PX连接的输出端。

在有源矩阵LCD设备中，平板组件300包括下面板100、上面板200和设置在下面板100和上面板200之间的液晶(LC)层3。显示信号线G₁-G_n和D₁-D_m和开关元件Q被设置在下面板100上。每个像素电路PX包括可与开关元件Q并联的LC电容器C_LC和存储电容器C_ST。在一个可替换性的示范性实施例中，可省略存储电容器C_ST。

LC电容器C_LC由下面板100上的像素电极190、上面板200上的共用电极270和在像素电极190与共用电极270之间的作为介电质的LC层3组成。像素电极190连接到开关元件Q。共用电极270可覆盖上面板200的全部表面，并为其提供共用电压。在一个可替换的示范性实施例中，像素电极190和共用电极270都可成形为条状或带状，并可设置在下面板100上。

存储电容器C_ST是LC电容器C_LC的辅助电容器。存储电容器C_ST包括像素电极190和分离的信号线(未示出)，其被设置在下面板100上，并与设置在像素电极190和分离信号线之间的绝缘体一起重叠像素电极190。存储电容器C_ST被供有预定电压，诸如共用电压。在一个可替换性的示范性实施例中，存储电容器C_ST包括像素电极190和称为前栅极线的相邻栅极线，其与设置在像素电极190和前栅极线之间的绝缘体一起重叠像素电极190。

对于彩色显示器来说，每个像素唯一地表示三种原色红色、绿色和蓝色中的其中一种颜色。无论是空间分隔，其空间上表示三种原色，还是时间分隔，其时间上顺序地表示三种原色，都可用于获得所希望的颜色。图2说明空间分隔的一个示范性实施例，其中每个像素包括表示面对像素电极190的上面板200的区域中三种原色之一的滤色器230。在一个可替换的示范性实施例中，滤色器230可被设置在下面板100上的像素电极190的上面或下面。

在一个示范性实施例中，一对用于极化光的偏振器(未图示)被固定于平板组件300的上面板100和下面板200的外表面上。

现在转向图1，灰度电压发生器800产生一组或两组与像素的透射比(transmittance)相关的灰度电压。在产生两组灰度电压时，一组中的灰度电压相对于共用电压具有正极性，而另一组中的灰度电压相对于共用电压具有负极性。当产生其中一组灰度电压时，灰度电压相对于共用电压可具有正极性或负极性。在一个示范性实施例中，栅极驱动器400可被集成在平板组件300上。栅极驱动器400合成(synthesize)栅极导通电压Von和栅极关断电压Voff以产生提供给栅极线G₁-G_n的栅极信号。栅极驱动器可以是移位寄存器，且包括线中的多个级。在一个可替换的示范性实施例中，栅极驱动器400可以是与平板组件300连接的分立设备。数据驱动器500与平板组件300的数据线D₁-D_m相连接，并将从灰度电压发生器800供给的灰度电压之中选择的数据电压提供给数据线D₁-D_m。数据驱动器500可被集成在平板组件300上，或者可以是与平板组件300相连接的分立设备(discrete device)。信号控制器600控制栅极驱动器400和数据驱动器500。

现在，将参考图1更详细地描述显示器设备的操作。

信号控制器600被供有图像信号R，G和B，以及用于控制图像信号R，G和B的显示的输入控制信号。输入控制信号包括，但不局限于，垂直同步信号Vsync、水平同步信号Hsync、主时钟MCLK和数据使能信号DE。输入控制信号可从外部图形控制器(未图示)中接收。信号控制器600通过处理图像信号R，G和B产生栅极控制信号CONT1和数据控制信号CONT2以适用于平板组件300的操作。信号控制器600可响应于输入控制信号来产生栅极控制信号CONT1和数据控制信号CONT2。此外，信号控制器600将栅极控制信号CONT1提供给栅极驱动器400，和将已处理的图像信号DAT与数据控制信号CONT2提供给数据驱动器500。

栅极控制信号CONT1包括，但不局限于，用于将帧的开始通知给栅极驱动器的垂直同步起始信号STV、用于控制栅极导通电压Von的输出时间的栅极时钟信号CPV、和用于限定栅极导通电压Von的宽度的输出使能信号OE，。数据控制信号CONT2包括，但不局限于，用于将水平周期的开始通知给数据驱动器500的水平同步起始信号STH、用于指令数据驱动器500将合适的数据电压提供给数据线D₁-D_m的负载信号LOAD或TP、和数据时钟信号HCLK。数据控制信号CONT2还可包括反相控制信号RVS，用于反相数据电压的极性(相对于共用电压来说)。

在一个示范性的实施例中，数据驱动器500从信号控制器600接收像素行的已处理图像信号DAT，并将该已处理图像信号DAT转换为数据电压。响应于来自信号控制器600的数据控制信号CONT2从灰度电压发生器800提供的灰度电压之中进行选择该数据电压。响应于来自信号控制器600的栅极控制信号CONT1，栅极驱动器400将栅极导通电压Von施加到栅极线G₁-G_n上，其导通与栅极线G₁-G_n相连接的开关元件Q。

数据驱动器500在开关元件Q的导通时间内将数据电压施加到对应的数据线D₁-D_m上(称为“一个水平周期”或“1H”，并等于水平同步信号Hsync、数据使能信号DE、和栅极时钟信号CPV的一个周期)。将数据电压依次地通过导通开关元件Q提供给相应的像素。施加于像素上的数据电压和共用电压之间的差值，被表示为LC电容器C_LC的充电电压，即像素电压。液晶分子具有根据像素电压的幅值的取向(orientation)，该取向确定穿过LC电容器C_LC的光的偏振。此外，偏振器将光偏振转换为透光比。

在一个示范性实施例中，通过重复进行上述过程，所有栅极线G₁-G_n在帧的期间被顺序地提供有栅极导通电压Von，从而将数据电压施加到所有像素上。在图1中所示的LCD设备中，在完成一个帧后下一个帧开始时，施加到数据驱动器500上的反相控制信号RVS被控制来以使数据电压的极性被反相(“帧反相”)。在一个可替换示范性实施例中，反相控制信号RVS可以被控制来使得正在一个帧中的数据线中流过的数据电压的极性被反相(例如：“行反相”、“点反相”)，或者一个包中的数据电压的极性被反相(例如：“列反相”、“点反相”)。

参考图3-15B将更加详细地描述显示器设备的一个示范性实施例的栅极驱动器400。

图3说明根据本发明的栅极驱动器400的方框图的示范性实施例，图4说明图3中所示的栅极驱动器400的移位寄存器的第j级的示范性电路图，和图5显示图3中所示的栅极驱动器400的信号的波形图。

参考图3，栅极驱动器400包括包含与栅极线G₁-G_n连接的多个级410的移位寄存器。栅极驱动器400被供有栅极关断电压V_off、时钟信号CLK1和CLK2、和初始化信号INT。在一个示范性实施例中，栅极驱动器400的级410可以被安置在一条线上。每个级410都包括置位端S、栅极关断电压端GV、一对时钟端CK1和CK2、复位端R、栅极输出端OUT1和进位输出端OUT2。在每个级410中，例如，第j级ST_j的置位端S被供有前一级ST_j-1的进位输出，即前一个进位输出，而其复位端被供有下一级ST_j+1的栅极输出，即下一个栅极输出G_out(j+1)。时钟端CK1和CK2分别接收时钟信号CLK1和CLK2，栅极电压端GV接收栅极关断电压V_off，以及帧复位端FR接收初始化信号INT。栅极输出端OUT1输出栅极输出G_out(j)，进位输出端OUT2输出进位输出C_out(j)。左移位寄存器400的初始级ST₁的S端被供有垂直同步起始信号STV，来取代前一个栅极输出。此外，当第j级的时钟端CK1和CK2分别接收时钟信号CLK1和CLK2时，第(j-1)级ST_j-1和第(j+1)级ST_j+1的时钟端CK1接收时钟信号CLK2，以及其时钟端CK2接收时钟信号CLK1。

在一个示范性实施例中，每个时钟信号CLK1和CLK2是高间隔的栅极导通电压V_on和低间隔的栅极关断电压，以便驱动像素的开关元件Q。但是，也可以设想高间隔和低间隔的电压电平可以是任何合适的电压。如图6中所示，时钟信号CLK1和CLK2的占空比和相差可以分别为50％和180度。还可以设想时钟信号CLK1和CLK2的占空比和相差可以是其它合适的值。

现在转向图4，描述栅极驱动器400的级410之一。级410包括输入单元420、上拉驱动单元430、下拉驱动单元440和输出单元450。上述单元420、430、440和450中的每个都包括至少一个NMOS晶体管，例如，T1-T14，其用作在每个晶体管的漏极和源极之间的导电通路，该每个晶体管受其栅极处的输入控制。上拉驱动单元430和输出单元450还包括电容器C1-C3。可以设想NMOS晶体管可用PMOS晶体管代替，或可使用NMOS和PMOS晶体管的组合，电容器C1-C3可以是在制造过程中形成的栅极和漏极或者栅极和源极之间的寄生电容。

在一个示范性实施例中，输入单元420包括三个串联在置位端S和栅极电压端GV之间的晶体管T11、T10和T5。晶体管T11和T5的栅极连接到时钟端CK2，以及晶体管T10的栅极连接到时钟端CK1。晶体管T11和晶体管T10之间的接触点连接到触头J1，以及晶体管T10和晶体管T5之间的触点连接到触头J2。

在一个示范性实施例中，上拉驱动单元430包括连接在置位端S和触头J1之间的晶体管T4、连接在时钟端CK1和触头J3之间的晶体管T12、以及连接在时钟端CK1和触头J4之间的晶体管T7。晶体管T4具有与置位端S共接的栅极和漏极、以及连接到触头J1的源极，晶体管T12具有与时钟端CK1共接的栅极和漏极、以及连接到触头J3的源极。晶体管T7具有连接到触头J3并通过电容器C1也连接到时钟端CK1的栅极，以及连接到时钟端CK1的漏极和连接到触头J4的源极。电容器C2连接在触头J3和触头J4之间。

在一个示范性实施例中，下拉驱动单元440包括通过其源极被供有栅极关断电压V_off以输出到触头J1-J4的晶体管T6、T9、T13、T8、T3和T2。晶体管T9的栅极和漏极分别连接到复位端R和触头J1。晶体管T13和T8的栅极被共接于触头J2，其漏极分别被共接于触头J3和J4。晶体管T3的栅极连接到触头J4，晶体管T2的栅极连接到复位端R，晶体管T3和T2的漏极共接于触头J2。晶体管T6的栅极、漏极和源极分别连接于帧复位端FR、触头J1和栅极电压端GV。

在一个示范性实施例中，输出单元450包括晶体管T1、T14和电容器C3。晶体管T1和T14的漏极和源极分别连接到时钟端CK1和输出端OUT1和OUT2，其栅极连接到触头J1。电容器C3连接在晶体管T1的栅极和漏极，即触头J1和触头J2之间。晶体管T1的源极还连接到触头J2。

还可设想级410的单元420、430、440和450可以用NMOS或PMOS晶体管以各种布置来构成，图示的示范性实施例仅仅是用于解释性的目的。

现在转向图4-6，将更详细地描述级410的操作。

为了描述方便，对应于时钟信号CLK1和CLK2的高电平的电压被称之为高电压，而对应于其低电平的电压具有与栅极关断电压V_off相同的幅值，并被称之为低电压。应该注意高和低电压电平可被设定为任何合适的电平。

当时钟信号CLK2和前一个栅极输出信号G_out(j-1)为高时，晶体管T11、T5及晶体管T4被导通。两个晶体管T11和T4将高电压传送给触头J1，晶体管T5将低电压传输给触头J2。因此，晶体管T1和T14就被导通，从而将时钟信号CLK1传送给输出端OUT1和OUT2。由于触头J2和时钟信号CLK1处的电压为低，所以输出电压G_out(j)和C_out(j)就为低。同时，电容器C3充电一个与高电压和低电压的差相对应的电压值。在此情况下，时钟信号CLK1和下一个栅极输出G_out(j+1)就为低，触头J2处的电压也为低，从而栅极与此连接的晶体管T10、T9、T12、T13、T8和T2就被关断。

随后，当时钟信号CLK2变低时，晶体管T11和T5就被关断，而当时钟信号CLK1同时变高时，晶体管T1的输出电压和触头J2处的电压就是高电压。在此情况下，虽然将高电压施加于晶体管T10的栅极上，但是由于其连接到触头J2的源极电压也是高电压，压差就变为零，从而晶体管T10保持关断。因此，触头J1处于浮动状态，以及触头J1的电压的增加与电容器C3的电压的增加同样高。

另一种选择方案是，当时钟信号CLK1和触头J2是高电压时，晶体管T12、T13和T8就被关断。因此，晶体管T12和晶体管T13被串接在高电压和低电压之间，因此触头J3处的电压变为在两个晶体管T12和T13导通时在欧姆状态下通过电阻划分的电压值。在此情况下，当晶体管T13导通时欧姆状态下的电阻被设定为远大于晶体管T12的电阻，例如，是10,000倍时，触头J3处的电压大致上为高电压。因此，晶体管T7被导通而与晶体管T8串接，从而触头J4处的电压变为两个晶体管T7和T8导通时在欧姆状态下通过电阻划分的电压值。在此情况下，当两个晶体管T7和T8导通时在欧姆状态下的电阻大致被设定为彼此相同时，触头J4处的电压就变成近似为高电压和低电压的平均值。由于下一个栅极输出G_out(j+1)仍然保持为低，所以晶体管T9和T2就被关断。因此，输出端OUT1和OUT2仅与时钟信号CLK1连接，并断开低电压以输出高电压。

此外，电容器C1和C2充电至与在它们端部产生的压差相对应的电压，触头J3处的电压小于触头J5的电压。

继续参考图4，当下一个栅极输出G_out(j+1)和时钟信号CLK2变低而时钟信号CLK1变高时，晶体管T9和T2就被导通，并将低电压传送给触头J1和J2。此时，触头J1处的电压降低至低电压，而电容器C3进行放电。需要一定数量的时间直到电容器C3放电完毕以及触头J1处的电压变为低电压为止。因此，两个晶体管T1和T14在下一个栅极输出G_out(j+1)变为高后就被导通一会儿，由此输出端OUT1和OUT2连接到时钟信号CLK1以输出低电压。当触头J1处的电压由于电容器C3的完全放电而达到低电压时，晶体管T14就通过将输出端OUT2与时钟信号CLK1断开而被关断，以及进位输出C_out(j)处于浮动状态，并保持为低。同时，输出端OUT1通过晶体管T2连接到低电压，而不管晶体管T1的关断状态，并输出低电压。

在晶体管T12和T13关断时，触头J3就处于浮动状态。由于触头J5处的电压低于触头J4处的电压，触头J3处的电压通过电容器C1仍然低于触头J5处的电压，因此晶体管T7就被关断。同时，晶体管T8就被关断，触头J4的电压下降，以此晶体管T3保持关断。此外，晶体管T10连接栅极时钟信号CLK1的低电压，触头J2的电压为低，因此晶体管T10保持关断。由于晶体管T12和T7由于时钟信号CLK1的高电压而被导通，因此触头J4的电压的升高就会导通晶体管T3，晶体管T3将低电压传输给触头J2，输出端OUT1继续输出低电压。即使下一个栅极输出G_out(j+1)为低，触头J2的电压也会变为低电压。

此外，晶体管T10的栅极连接到时钟信号CLK1的高电压和触头J2的电压是低电压，因此晶体管T10就被导通，并将触头J2的电压传送给触头J1。另一方面，两个晶体管T1和T14的漏极连接到时钟端CK1以继续被提供时钟信号CLK1。在具体的示范性实施例中，晶体管T1相对于其余晶体管来说被形成得较大些，以此其栅极和漏极之间的寄生电容就比较大以使漏极的电压变化可影响栅极电压。因此，栅极电压由于晶体管T1的栅极和漏极之间的寄生电容器存在会在时钟信号CLK1的高电压时升高而导通晶体管T1。在此情况下，它防止晶体管T1导通以使晶体管T1的栅极电压通过将触头J2的低电压传送给触头J1而保持低电压。触头J1的电压保持低电压直到前一个进位输出C_out(j-1)变为高电压为止，触头J2的电压通过晶体管T3为低电压。这就是在时钟信号CLK1为高而时钟信号CLK2为低时的情况，在时钟信号CLK1为低而时钟信号CLK2为高时，触头J2的电压通过晶体管T5变为低电位。

此外，晶体管T6被供有从最后虚拟级(未图示)输出的初始化信号INT以将栅极关断电压V_off传送给触头J1，从而再次将触头J1的电压设定为低电压。

通过上述过程，每个级410响应于前一个进位信号C_out(j-1)和下一个栅极输出G_out(j+1)产生与时钟信号CLK1和CLK2同步的进位信号C_out(j)和栅极输出G_out(j)。也可以考虑各种可替换性结构的晶体管能够实现与图4中所示的结构相同的效果，图4仅仅表示级410的一个示范性实施例。

在一个可替换的示范性实施例中，栅极驱动器400可被集成在平板组件300的端缘上，现在将参考图6-9进行详细的描述。

图6是显示器设备的薄膜晶体管阵列平板的像素的一个示范性实施例的分布视图，和图7是沿图6中的线VII-VII’剖开的薄膜晶体管阵列平板的截面图。图8A和8B说明图4中示出的栅极驱动器级的晶体管的示范性结构的示例，和图9是沿图8A和8B中的线IX-IX’剖开的晶体管的截面视图。

参考图6-9，多个栅极线121和多个栅极电极GT被形成在绝缘衬底110和GLS上。栅极线121大致在横向上延伸至栅极驱动器400以传送栅极信号。每个栅极线121的一部分形成栅电极124，而其另一部分形成下突的突缘(projection)127。每个栅极线121进一步包括用于接触另一层或驱动电路的端部(未图示)。

栅极线121和栅极电极GT是由包括：但不局限于，含铝金属，如铝和铝合金；含银金属，如银和银合金；含铜金属，如铜和铜合金；含锰金属，如锰和锰合金；镉；钛或钽材料制成。栅极线121可具有多层结构，包括两个具有不同物理特性的膜。两个膜中的其中之一可由低阻性金属制成，这些低阻性金属包括，但不局限于，含铝金属，含银金属，含铜金属，它们用于减小栅极线121和栅极电极GT上的信号延迟或电压降。另一个膜可由包括，但不局限于，含锰金属，镉，钛，或钽材料制成，这些材料具有良好的物理、化学特性以及具有与其它材料，如铟锡氧化物(ITO)和铟锌氧化物(IZO)电接触特性。这两个膜的组合的例子是下镉膜和上铝(合金)膜，下铝(合金)膜和上锰(合金)膜。但是，还可以考虑两个膜可由不同的金属或导体形成。

在一个示范性实施例中，栅极线121和栅极电极GT的侧边相对于产生倾斜角度的衬底表面而倾斜。倾斜角度的范围大约介于20度至80度之间。栅极绝缘层140和GI可由氮化硅(SiNx)形成，并形成在栅极线121和栅极电极GT上。半导体条151和半导体岛SI可由氢化非晶硅(a-Si)形成，并形成在栅极绝缘层140和GI上。每个半导体条151大致在长度方向(longitudinal)上延伸，并设有分支向栅电极124的多个突缘154。半导体岛SI位于栅电极GT上。

多个欧姆接触条和岛161、165、OC1和OC2可由硅化物或重掺杂N型杂质如磷的n⁺氢化a-Si制成。多个欧姆接触条和岛161、165、OC1和OC2可形成在半导体条151和半导体岛SI上。每个欧姆接触条161包括多个突缘163，突缘163和欧姆接触岛165可成对地位于半导体条151的突缘154上。此外，欧姆接触岛OC1和OC2成对地位于半导体岛SI上。

半导体条151、半导体岛SI、欧姆接触条161和165及欧姆接触岛OC1和OC2的侧边相对于衬底表面而倾斜，且其倾斜角度的范围介于30度至80度之间。多条数据线171、多个输出电极175、多个存储电容器导体177、多个漏电极DR和多个源电极SO形成在欧姆接触161、165、OC1和OC2及栅极绝缘层140和GI上。

数据线171大致在长度方向上延伸以传输数据电压且与栅极线121相交。每个数据线171包括多个突向输出电极175的输入电极173。每对输入和输出电极173和175相分隔，且相对于栅极线124被彼此相对设置。此外，漏电极DR和源电极SO也分隔，且相对于栅极电极GT被彼此相对设置。

在图8A中所示的晶体管中，多个分支象梳子一样在长度方向上延伸以形成漏电极DR，以及多个分支被插在漏电极DR之间以形成源电极SO。在图8B中所示的晶体管中，与大板一样的每个分支形成漏电极DR和源电极SO。

控制电极124、输入电极173和输出电极175与半导体条151的突缘154一起形成具有沟道的TFT，该沟道被形成在位于输入电极173和输出电极175之间的突缘154上。同样，栅电极GT、漏电极DR和源电极SO与半导体岛一起形成TFT，该TFT是栅极驱动器400的晶体管T1-T14，它们具有在漏电极DR和源电极SO之间的半导体岛SI中形成的沟道。在图8A中所示的晶体管中，源电极SO和漏电极DR被交替设置，因此在它们之间形成的沟道形状为U型。

源电极SO与插入栅极绝缘层GI的栅电极GT相重叠以形成栅极驱动器400的电容器C3的部件。此外，存储电容器导体177与栅极线121的突缘127相重叠。

数据线171、输出电极175、存储电容器导体177、漏电极DR和源电极SO可由难熔金属制成，该难熔金属包括，但不局限于，镉，锰，钛，钽或其合金。此外，它们可具有包括低阻膜(未图示)和良好接触膜(未图示)的多层结构。多层结构的例子是包括下镉膜和上铝(合金)膜的双层结构，下锰(合金)膜和上铝(合金)膜的双层结构，以及下锰膜、中间铝膜和上锰膜的三层结构。但是，还可以考虑数据线171、输出电极175、存储电容器导体177、漏电极DR、及源电极SO可由各种其它合适的材料制成。

在一个示范性实施例中，数据线171、输出电极175、存储电容器导体177、漏电极DR、以及源电极SO设有倾斜的边缘轮廓，且其倾斜角度的范围大约介于30度至80度之间。欧姆接触161、165、OC1和OC2被插入在低层半导体151和SI及叠加导体171和175之间，漏电极DR和源电极SO及欧姆接触161、165、OC1和OC2可被用来减少接触电阻。

钝化层180和PA形成在数据线171、输出电极175、存储电容器导体177、漏电极DR、源电极SO、半导体151和SI的暴露部分上。钝化层180可由无机绝缘体形成，该无机绝缘体包括，但不局限于，氮化硅或氧化硅，和具有良好平坦特性的光电有机材料形成，或者由低介电绝缘材料形成，该低介电绝缘材料具有低于4.0的介电常数，诸如通过等离子增强化学气相沉积(PECVD)形成的a-Si:C:O和a-Si:O:F。钝化层180可具有包括下无机膜和上有机膜的双层结构以使它可利用有机膜，并它可保护半导体条151的暴露部分。钝化层180具有多个接触孔182、185和187，它们分别暴露数据线171的端部179、输出电极175和其部分。

多个像素电极190和多个辅助触点82形成在钝化层180上，这些辅助触点可由透明导体制成，该透明导体包括，但不局限于，ITO或IZO或者反射导体，诸如Ag或Al。

像素电极190物理和电气上与输出电极175电连接，存储电容器导体177穿过接触孔185和187以使像素电极190接收来自输出电极175的数据电压。像素电极190被供有数据电压以产生与共用电极270相协调的电场，该共用电极270被供有数据电压。所产生的电场确定液晶层3中的液晶分子的定位。

如参考图2所述，像素电极190和共用电极270形成液晶存储电容器C_LC，其用于存储关断TFT后的外加电压。存储电容器C_ST提高了存储电容器的电压，并通过像素电极190重叠前一个栅极线121而实现。存储电容器C_ST的电容量通过在栅极线121处设置突缘127以增加重叠区域而被提高。此外，存储电容器C_ST的电容量可通过在钝化层180的下面设置存储电容器导体177以缩短端子之间的距离而提高，该存储电容器导体177连接像素电极190和重叠突缘127。在一个可替换性示范性实施例中，像素电极190重叠栅极线121和数据线171以增大孔径比。

辅助触点82通过接触孔182连接到数据线171的暴露端部179。辅助触点82保护暴露端部179，并且补充端部179和外部设备之间的粘合。

像素电极190可由透明导电聚合物制成。对于反射LCD来说，像素电极190可由不透明的反射金属制成。在这些情况下，辅助触点82可由与像素电极190不同的材料制成，该像素电极190包括，但不局限于，ITO或IZO。

现在转向图10-15，将详细地描述根据本发明一个示范性实施例的显示器设备的驱动电路的示范性实施例。

图10说明图9中所示的晶体管的剖视图中区域A的等效电路图，是在没有形成欧姆触点OC1和OC2时的等效电路图。

如图9所示，一部分栅电极GT、栅极绝缘层GI和半导体层SI相互重叠。栅电极GT和半导体SI通过插入栅极绝缘层GI重叠以形成电容器C4，栅极绝缘层GI和漏电极DR或源电极SO通过插入半导体SI重叠以形成电容器C5。此外，栅极绝缘层GI和半导体层SI具有电阻率(resistivity)，其标号分别用“R1”和“R2”表示。区域A分享栅极绝缘层GI，且图示为在栅电极GI和源电极SO或漏电极DR之间平行形成的等效电路。

施加于栅电极GT上的电压被称之为栅极电压Vg，施加于漏电极DR或源电极SO上的电压为了计算的方便被假定为大约零伏，施加在栅极绝缘层GI上的电压Vi用等式1表示：

$V_i\left(t\right)=V_g[1-\frac{C_i}{C_{\mathrm{Si}}+C_i}\exp (-\frac{t}{\mathrm{\τ}})],\mathrm{\τ}=(C_{\mathrm{Si}}+C_i){(\frac{1}{R_{\mathrm{Si}}}+\frac{1}{R_i})}^{-1}---\left(1\right)$

这里，Csi和Ci表示两个电容器C4和C5的电容量，Rsi和Ri分别表示电阻R1和R2的阻值，τ表示时间常数。

栅极绝缘层GI上的电压Vi是时间的函数，在两个电容器C4和C5上产生的电压Vg被划分，在电容器C4上产生的电压值被定义为初始值Vi(0)，在电容器C5上产生的电压值被定义为终值Vi(∞)，以此获得电压Vi。此外，时间常数τ是等效电阻和等效电容的乘积。等效电容通过相加两个电容而获得，等效电阻是通过使每个电阻的倒数和再进行倒数而获得的。

同时，电容Csi和Ci及电阻Rsi和Ri用等式2表示。

$C_{\mathrm{Si},i}=\frac{{\mathrm{\ϵ}}_{\mathrm{Si},i}}{t_{\mathrm{Si},i}}\·W\·O{L}_d,R_{\mathrm{Si},i}=\frac{{\mathrm{\ρ}}_{\mathrm{Si},i}{\·t}_{\mathrm{Si},i}}{W\·O{L}_d}---\left(2\right)$

这里Xsi，i共同表示Xsi和Xi，εsi，i和tsi，i表示半导体层SI和栅极绝缘层GI的电介质和厚度。此外，ρsi，i表示半导体层SI和栅极绝缘层GI的电阻率，W表示沟道的宽度，OLd表示区域A的重叠长度。

在此情况下，指数函数中的系数[Ci/(Csi+Ci)]和等式1和2中的时间常数τ表示半导体层SI与栅极绝缘层GI的厚度和介电比，用等式3和4表示如下：

$\frac{C_i}{C_{\mathrm{Si}}+C_i}=\frac{\left(\frac{t_{\mathrm{Si}}}{t_i}\right)}{\left(\frac{{\mathrm{\ϵ}}_{\mathrm{Si}}}{{\mathrm{\ϵ}}_i}\right)+\left(\frac{t_{\mathrm{Si}}}{t_i}\right)}---\left(3\right)$

$\mathrm{\τ}={\mathrm{\ϵ}}_{\mathrm{Si}}{\mathrm{\ρ}}_{\mathrm{Si}}\·\frac{1}{\left(\frac{t_{\mathrm{Si}}}{t_i}\right)}\·\frac{\left(\frac{{\mathrm{\ϵ}}_{\mathrm{Si}}}{{\mathrm{\ϵ}}_i}\right)+\left(\frac{t_{\mathrm{Si}}}{t_i}\right)}{1+\left(\frac{{\mathrm{\ρ}}_{\mathrm{Si}}}{{\mathrm{\ρ}}_i}\right)\·\left(\frac{t_{\mathrm{Si}}}{t_i}\right)}---\left(4\right)$

在等式4中，电阻率ρsi与温度成反比而变化，且因此时间常数τ具有取决于温度的值。

在等式1中，两边都除以与输入电压相对应的栅极电压Vg，因此左侧是对应于电压增益的函数。电压增益的函数被称之为“F(VG)”，等式3中的指数函数的系数被称之为“E₁”，除了等式4中电阻率ρsi之外的其余部分被称之为“E₂”，给出如下：

$F\left(\mathrm{VG}\right)=1-E_1\exp (-\frac{t}{\mathrm{\τ}}),\mathrm{\τ}={\mathrm{\ρ}}_{\mathrm{si}}\·E_2---\left(5\right)$

这里E₁和E₂是常数或变量。

现在转向图11，一个表格用于说明图4中所示的晶体管T1-T14和开关元件Q的几个电压特性。晶体管T1-T14和Q被显示在第一列中，以及高电压和低电压被显示在第二列中。漏极电压被显示在第三列中，在栅极和漏极之间的电压差被显示在第四列中，帧的高压比被显示在第五列中，阈值电压的变化量被显示在最后一列中。

高电压是栅极电压Vg的最大电压。帧的高电压比是高电压施加于帧的晶体管的栅极上多长时间。例如，在如图4所示的晶体管T5中，晶体管T5的栅极连接到时钟信号CLK2，它的占空比为50％，因此其栅极连接到时钟信号CLK2为帧的半个周期。所以，高电压比为0.5。

此外，在高温如60度或以上运行2000小时的每个晶体管T1-T14中的阈值电压的变化量用伏特V作为单位。在此情况下，晶体管T3、T5、T10和T11相对较大，并且超过10V的阈值电压变化量对在级410的运行中产生的误差有帮助。如上所述，这样的阈值电压具有会随着栅极绝缘层GI上的电压Vi成比例地增加的趋势，因此最好降低栅极绝缘层GI上的电压Vi。

现在转向图12A-13B，用电压增益表示为脉宽或厚度比的函数的曲线作为参考用于解释本发明的示范性实施例。图12A和12B使用温度，图13A使用脉宽，图13B使用介电比作为参数。此外，长度轴表示图示为百分数(％)的电压增益，温度分为两个条件如25度和60度。25度条件对应于室温，60度条件对应于由于显示器的工作而产生的温升。脉宽是栅极电压的高间隔的宽度，半导体层SI与绝缘层GI的介电比和厚度比分别是εsi/εi和tsi/ti。

参考图12A，当半导体层SI的电阻率ρsi在25度时为4×10¹⁰Ωm，半导体层SI的电阻率ρsi在60度时为2×10⁹Ωm，时间常数τ是每个温度的常数，而且E1和E2为恒定介电比和厚度比的常数。在此情况下，对应于时间的脉宽变化在每个温度下给出了曲线a和b。60度的时间常数大约是25度时的20倍，因此，60度时的曲线较快地达到100％。换句话说，栅极绝缘层GI上的电压Vi在60度时较快地达到栅极电压Vg。图12A中所示的60Hz的帧频率被转换为时间为0.016秒的周期。图示的是电压Vi在60度时比25度时达到栅极电压Vg的时间要快。

参考图12B，电阻率ρsi与图12A所示的相同，但是由于E1和E2包括厚度比，它们不是常数而是厚度比的函数，时间常数不是常量而是厚度比的函数。在此情况下，脉宽，即，等式5中的t，被限定为0.01，厚度比的变化给出在两个温度时的曲线。在25度时的曲线b’有规律地下降，但是在60度时的曲线a’下降至一定程度后，再上升。

参考图13A，图示的是取决于脉宽的四条曲线c、d、e和f。四条曲线c、d、e和f是在脉宽分别是0.001秒、0.005秒、0.01秒和0.05秒时的图形。如上所述，脉宽不大于帧的时间，因此曲线f是可忽略的。曲线c有规律地下降，曲线d下降至一定程度后保持恒定值，曲线e有规律地下降后再上升，取决于厚度比的增加。

曲线c表示0.001秒的最小脉宽，但是脉宽甚至比它更小。例如，栅极线的数量是100时，脉宽为0.016秒，相当于被100所除的帧变为1H，其脉宽小于曲线c的最小脉宽。但是，由于栅极电压Vg对应于2H或更小，至多如图4所述，因此脉宽甚至小于0.001秒。因此，脉宽小于0.001秒的曲线可被形成在曲线c的下面。

参考图13B，曲线h、i、j和k是根据介电比显示的，曲线h、i、j和k表示在介电比为1/4至1和时间为0.01秒时根据厚度比的变化量。厚度比范围介于0.3至1.5之间。在此情况下，半导体层SI太薄而不能形成厚度比小于0.3的沟道，但是正相反，在大于1.5的厚度比时，栅极绝缘层GI的感光性提高以能扩大漏电流，而且栅极绝缘层GI太薄而会受到损坏。

曲线h连续下降穿过厚度比1，曲线i下降至厚度比0.8，然后平稳上升，曲线j下降至厚度比0.5，然后平稳上升，曲线k下降至厚度比在0.2和0.3之间，然后上升。在此情况下，在厚度比范围为0.3-1.5时介电比最好小于1。在介电比大于1时，电压增益在厚度比范围为0.3-1.5时连续增加，结果是电压Vi升高。

正如本领域技术人员所知，材料的介电性在一定范围内通过气体处理，如等离子、氢气和氦气等可以发生改变。

现在转向图14A-15B，将更详细地描述另一个示范性实施例。图14A表示显示器设备的驱动电路的晶体管的示范性实施例的剖视图，其显示了欧姆接触的形成，图14B是图14A所示的晶体管的区域A的等效电路，图15A和15B是说明在变化的介电比时电压增益对时间的曲线图。

图14A和14B大致与图9和10相似，因此就省略了其解释。但是，在图14B中通过欧姆接触EX增加了电容器C6和电阻R3。然后，栅极绝缘层GI上的电压Vi重写如下：

$V_{i\left(t\right)}=V_g[1-\frac{C_i{C}_{\mathrm{si}}+C_i{C}_{\mathrm{ex}}}{C_i{C}_{\mathrm{si}}+C_{\mathrm{si}}{C}_{\mathrm{ex}}+C_i{C}_{\mathrm{ex}}}\·\exp \left(\frac{-t}{\mathrm{\τ}}\right)],---\left(6\right)$

$\mathrm{\τ}=(C_i+C_{\mathrm{si}}+C_{\mathrm{ex}}){(\frac{1}{R_i}+\frac{1}{R_{\mathrm{Si}}}+\frac{1}{R_{\mathrm{ex}}})}^{-1}$

这里，Ci，Csi和Cex分别表示电容器C4，C5和C6的电容量，Ri，Rsi和Rex分别表示电阻R1，R2和R3的阻值。

电阻值Ri和电容值Ci分别设定为7.7×10¹²Ω和0.0079pF，半导体层SI的电阻值Rsi和电容值Csi分别设定为1.7×10¹²Ω和0.024pF，欧姆接触EX的电阻值Rex设定为1.7×10¹²Ω。同时，电容量Cex在图15A和图15B中分别设定为0.012pF(比Cex/Csi＝0.5)和0.24pF(比Cex/Csi＝10)，然后执行SPICE模拟。纵轴代表图示为百分数的电压增益，横轴代表时间。在此情况下，执行模拟，限定栅极电压V_g的脉宽为0.05秒，其超过帧的时间。但是，即使在0.05秒以下的时间进行这些模拟时，脉宽也与此相同。

如图15A和15B所示，正如大家所知：电压增益不会超过50％，因为电容比Cex/Csi增大时，电压增益就会减小。

电容比Cex/Csi可以通过重叠区域或厚度进行调节，如从等式2所了解的。但是，厚度调节可在半导体SI对栅极绝缘层GI的厚度比为0.3-1.5的范围内进行。

如上所述，半导体层SI对栅极绝缘层GI的厚度比tsi/ti或介电比εsi/εi被调节以减小栅极绝缘层GI上的电压Vi，以此防止阈值电压增加。此外，欧姆接触Ex对半导体层SI的电容比Cex/Csi被调节以减小电压Vi。因此，能够提供一种具有较长驱动时间的高可靠性的显示器设备的驱动电路。

虽然参考较佳实施例已经详细描述了本发明，但是应该明白：本发明并不局限于公开的实施例，相反，可以认为本发明覆盖了包含在所附权利要求的精神和范围内的各种变化和等效结构。

Claims (12)

1.一种显示器设备的驱动电路，包括多个相互连接的级，并顺序地产生输出信号，

其中每个级都包括多个晶体管，

其中每个晶体管都包括：

控制电极；

形成在控制电极上的第一绝缘层；

形成在第一绝缘层上的半导体层；

输入电极，该输入电极的至少一部分形成在半导体层上；

输出电极，该输出电极的至少一部分形成在半导体层上；以及

形成在输入和输出电极上的第二绝缘层，

其中半导体层与第一绝缘层的厚度比的范围介于0.3至1.5之间。

2.如权利要求1所述的显示器设备的驱动电路，其中，半导体层与第一绝缘层的介电比小于1。

3.如权利要求2所述的显示器设备的驱动电路，其中，第一绝缘层上的电压Vi和施加于控制电极的电压Vg的关系满足：

$V_i\left(t\right)=V_g[1-\frac{C_i}{C_{\mathrm{Si}}+C_i}\exp (-\frac{t}{\mathrm{\τ}})],$ $\mathrm{\τ}=(C_{\mathrm{Si}}+C_i){(\frac{1}{R_{\mathrm{Si}}}+\frac{1}{R_i})}^{-1},$

这里，C_si和R_si分别是半导体层的电容和电阻，C_i和R_i分别是第一绝缘层的电容和电阻，τ是时间常数。

4.如权利要求1所述的显示器设备的驱动电路，其中，每个晶体管还都包括在半导体层和输入电极之间的欧姆接触。

5.如权利要求4所述的显示器设备的驱动电路，其中，欧姆接触与半导体层的电容比大于0.5。

6.如权利要求1所述的显示器设备的驱动电路，其中，每个晶体管还都包括在半导体层和输出电极之间的欧姆接触。

7.如权利要求6所述的显示器设备的驱动电路，其中，欧姆接触与半导体层的电容比大于0.5。

8.如权利要求6所述的显示器设备的驱动电路，其中，第一绝缘层上的电压Vi和施加于控制电极上的电压Vg的关系满足：

$V_i\left(t\right)=V_g[1-\frac{C_i{C}_{\mathrm{si}}+C_i{C}_{\mathrm{ex}}}{C_i{C}_{\mathrm{si}}+C_{\mathrm{si}}{C}_{\mathrm{ex}}+C_i{C}_{\mathrm{ex}}}\exp \left(\frac{-t}{\mathrm{\τ}}\right)],$

$\mathrm{\τ}=(C_i+C_{\mathrm{si}}+C_{\mathrm{ex}}){(\frac{1}{R_1}+\frac{1}{R_{\mathrm{si}}}+\frac{1}{R_{\mathrm{ex}}})}^{-1},$

这里，C_i和R_i分别是第一绝缘层的电容和电阻，C_si和R_si分别是半导体层的电容和电阻，C_ex和R_ex分别是欧姆接触的电容和电阻，τ是时间常数。

9.如权利要求8所述的显示器设备的驱动电路，其中，在第一绝缘层上的电压小于施加于控制电极上的电压。

10.如权利要求3所述的显示器设备的驱动电路，其中，在第一绝缘层上的电压小于施加于控制电极上的电压。

11.如权利要求10所述的显示器设备的驱动电路，其中，半导体层包括非晶硅。

12.如权利要求11所述的显示器设备的驱动电路，其中，栅极驱动器被集成在该显示器设备上。

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