TWI395171B - 供顯示裝置之驅動電路 - Google Patents

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TWI395171B
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Jong-Hwan Lee
Sung-Man Kim
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Samsung Display Co Ltd
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Description

供顯示裝置之驅動電路
本發明係關於一種供一顯示裝置之驅動電路。
近年來，為替代笨重且體積龐大的陰極射線管("CRT")之用，已廣泛開發諸如有機發光二極體("OLED")顯示器、電漿顯示面板("PDP")及液晶顯示器("LCD")之平板顯示器。
PDP裝置使用由氣體放電所產生之電漿來顯示文字或影像。OLED顯示裝置藉由將一電場施加於特定發光有機材料或高分子材料來顯示文字或影像。LCD裝置藉由將一電場施加於安置於兩個面板之間的一液晶層並調節該電場之強度以調整穿過該液晶層之光的透射率來顯示影像。
在平板顯示器中，作為實例，LCD及OLED裝置之每一者包含一具有像素之面板組件，像素包含交換元件及顯示訊號線。LCD及OLED裝置亦包含一閘極驅動器，即為了打開及關閉交換元件而給顯示訊號線之閘極線提供一閘極訊號的移位暫存器。
該移位暫存器由複數個級組成。每一級包含複數個電晶體，該等電晶體回應前一級及後一級之輸出而產生一與複數個時脈訊號之一時脈訊號同步的輸出。
將該移位暫存器整合於與交換元件共同形成之面板組件中。在該情況下，包括於該級之每一電晶體含有一半導體層，該半導體層可由一非晶矽或多晶矽材料建構。舉例而言，當非晶矽用於半導體層時，一歐姆接觸層及一汲電極或一源電極順序形成於其上，且一閘極絕緣層及一閘電極順序形成於其下。當將一預定電壓施加於該閘電極時，該半導體層之構型導致電流自汲電極流向源電極。
在當該移位暫存器運作了一段長時間的某些情況下，每一電晶體之導電性可能惡化，從而使該移位暫存器不能良好地運作。
具體言之，當閘極電壓低時，歸因於半導體層中之懸空鍵的增加而使電子濃度降低，且當閘極電壓高時，歸因於一種稱為穿隧現象的現象而使電子濃度降低。在穿隧現象中，電子移動至該半導體層下方之閘極絕緣層。此導致閘極絕緣層上之電壓差得到增加，且因此導致一臨限電壓得到增加。因此，汲極電壓之降低未產生所需之輸出並導致移位暫存器不能良好地運作。汲極電壓之降低同閘極--源極電壓與該臨限電壓之差之平方成比例。
本文揭示一種能夠減輕該等習知問題之一顯示裝置的驅動電路。
提供一供顯示裝置之驅動電路，其包含彼此連接並順序產生輸出訊號之複數個級，其中該等級之每一者包括複數個電晶體，其中該等電晶體之每一者可包含：一控制電極；一形成於該控制電極上之第一絕緣層；一形成於該第一絕緣層上之半導體層；一輸入電極，其至少一部分形成於該半導體層上；一輸出電極，其至少一部分形成於該半導體層上；及一形成於該輸入電極及該輸出電極上之第二絕緣層，其中該半導體層與該第一絕緣層之厚度比自0.3至1.5變化。
該半導體層與該第一絕緣層之介電係數比(dielectric ratio)可小於1。
在第一絕緣層上之電壓Vi 與施加於控制電極之電壓Vg 的關係較佳滿足 其中，CS i 及RS i 分別為該半導體層之電容及電阻，且Ci 及Ri 分別為第一絕緣層之電容及電阻，且τ為一時間常數。
該等電晶體之每一者可進一步包含在半導體層與輸入電極之間或在半導體層與輸出電極之間的一歐姆接觸。
歐姆接觸與該半導體層之電容比較佳大於0.5在第一絕緣層上之電壓Vi － 與施加於控制電極之電壓Vg 的關係較佳滿足 其中，Ci 及Ri 分別為第一絕緣層之電容及電阻，Cs i 及Rs i 分別為半導體層之電容及電阻，Ce x 及Re x 分別為歐姆接觸之電容及電阻，且τ為一時間常數。
第一絕緣層上之電壓較佳小於施加於控制電極之電壓。該半導體層可包括非晶矽。閘極驅動器可整合於該顯示裝置上。
現將參看隨附圖式在下文中更全面地描述本發明。在隨附圖式中展示本發明之例示性實施例。然而，本發明可以許多不同形式體現，且不應理解為限制於本文中所陳述之實施例。
在圖式中，為清晰起見誇大層及區域之厚度，且在所有圖式中，相同數字指示相同元件。將瞭解，當諸如一層、膜、區域、基板或面板被認為在另一元件"上"時，其可直接位於其它元件上或亦可存在介入元件。相反，當一元件被認為"直接位於另一元件上"時，不存在介入元件。
圖1說明一顯示裝置之一例示性實施例的方塊圖，且圖2說明一LCD之一像素的結構及等效電路圖的例示性實施例。
參看圖1，一顯示裝置之一例示性實施例包含一面板組件300、一閘極驅動器400及一連接至其的資料驅動器500、一連接至資料驅動器500的灰度電壓產生器800、及一控制上述元件的訊號控制器600。閘極驅動器400、資料驅動器500、訊號控制器600及灰度電壓產生器800可為圖1中所述之分散式裝置，或可將其組合至一或多個裝置中。面板組件300包含複數個顯示訊號線G1 至Gn 及D1 至Dm 。該面板組件亦包含連接至顯示訊號線G1 至Gn 及D1 至Dm 之複數個像素。在一例示性實施例中，像素可大體上以一矩陣結構排列。面板組件300包含一下端面板100及一上端面板200。
現轉向圖2，顯示訊號線G1 至Gn 及D1 至Dm 提供於下端面板100上，且該等顯示訊號線G1 至Gn 及D1 至Dm 包含可用於傳輸閘極訊號(稱為掃描訊號)之閘極線G1 至Gn 及可用於傳輸資料訊號之資料線D1 至Dm 。閘極線G1 至Gn 大體上在列的方向延伸且大體上彼此平行。類似地，資料線D1 至Dm 大體上在行的方向延伸且大體上彼此平行。
在一例示性實施例中，每一像素包含一交換元件Q，交換元件Q連接至：閘極線G1 至Gn 之一；資料線D1 至Dm 之一；及一像素電路PX。交換元件Q提供於下端面板100上，且包含三個端子：一連接至閘極線G1 至Gn 之一的控制端子；一連接至資料線D1 至Dm 之一的輸入端子；及一連接至像素電路PX的輸出端子。
在主動型矩陣LCD裝置中，面板組件300包含下端面板100、上端面板200、及安置於下端面板100與上端面板200之間的一液晶(LC)層3。顯示訊號線G1 至Gn 及D1 至Dm 及交換元件Q提供於下端面板100上。每一像素電路PX包含一LC電容器CL C 及一可與交換元件Q並聯的儲存電容器CS T 。在一替代例示性實施例中，儲存電容器CS T 可省略。
LC電容器CL C 包括下端面板100上之一像素電極190、上端面板200上之一共同電極270、及作為像素電極190與共同電極270之間的介電質之LC層3。像素電極190連接至交換元件Q。共同電極270可覆蓋上端面板200之整個表面，且可具有一通用電壓。在一替代例示性實施例中，像素電極190及共同電極270均可形成為桿狀或條狀，且均可提供於下端面板100上。
儲存電容器CS T 為LC電容器CL C 的一輔助電容器。儲存電容器CS T 包含像素電極190及一獨立訊號線(未圖示)，且其提供於下端面板100上並藉由一安置於像素電極190與該獨立訊號線之間的絕緣體與像素電極190重疊。儲存電容器CS T 具有一諸如通用電壓之預定電壓。在一替代例示性實施例中，儲存電容器CS T 包含像素電極190及一稱為前一閘極線之相鄰閘極線並藉由一安置於像素電極190與前一閘極線之間的絕緣體與像素電極190重疊。
對於一彩色顯示器，每一像素唯一地表示三原色紅、綠及藍之一。空間上表示三原色之空間分割抑或在時間上順序表示三原色之時間分割可用以獲取一所要色彩。圖2說明空間分割之一例示性實施例，其中，每一像素包含一濾色器230，濾色器230在面對像素電極190的上端面板200之一區域中表示三原色之一。在一替代例示性實施例中，可將濾色器230提供於下端面板100上之像素電極190上方或下方。
在一例示性實施例中，將用於偏光的一對偏光器(未圖示)附著於面板組件300之下端面板100及上端面板200之外表面上。
再參看圖1，灰度電壓產生器800產生與像素之透射率相關的一組或兩組灰度電壓。當產生兩組之灰度電壓時，在一組中之灰度電壓具有相對於通用電壓之正極性，而在另一組中之灰度電壓具有相對於通用電壓之負極性。當產生一組灰度電壓時，灰度電壓可具有相對於通用電壓之正極性抑或負極性。在一例示性實施例中，可將閘極驅動器400整合於面板組件300上。閘極驅動器400將開閘電壓(gate－on voltage)Von及閉閘電壓(gate－off voltage)Voff綜合以產生用於施加至閘極線G1 至Gn 之閘極訊號。該閘極驅動器可為一移位暫存器，且包含位於一直線中之複數個級。在一替代例示性實施例中，閘極驅動器400可為一連接至面板組件300之分散式裝置。資料驅動器500連接至面板組件300之資料線D1 至Dm 並將選自灰度電壓產生器800供應之灰度電壓的資料電壓施加於資料線D1 至Dm 。可將資料驅動器500整合於面板組件300上，或資料驅動器500可為一連接至面板組件300之分散式裝置。訊號控制器600控制閘極驅動器400及資料驅動器500。
現在，將參看圖1進一步詳細描述該顯示裝置之運作。
訊號控制器600被供給影像訊號R、G、與B及用於控制影像訊號R、G、與B之顯示的輸入控制訊號。輸入控制訊號包含(但不限於)一垂直同步訊號Vsync、一水平同步訊號Hsync、一主時脈MCLK及一資料啟用訊號DE。輸入控制訊號可自一外部圖形控制器(未圖示)接收。訊號控制器600藉由處理影像訊號R、G及B以使其適用於面板組件300之運作而產生閘極控制訊號CONT1及資料控制訊號CONT2。回應輸入控制訊號，訊號控制器600可產生閘極控制訊號CONT1及資料控制訊號CONT2。另外，訊號控制器600將閘極控制訊號CONT1提供至閘極驅動器400，並將經處理之影像訊號DAT及資料控制訊號CONT2提供至資料驅動器500。
閘極控制訊號CONT1包含(但不限於)一用於通知該閘極驅動器一訊框之啟動的垂直同步啟動訊號STV、一用於控制開閘電壓Von之輸出時間的閘極時脈訊號CPV、及一用於界定開閘電壓Von之寬度的輸出啟用訊號OE。資料控制訊號CONT2包含(但不限於)一用於通知資料驅動器500一水平週期之啟動的水平同步啟動訊號STH、一用於指示資料驅動器500將適當的資料電壓施加於資料線D1 至Dm 之載入訊號LOAD或TP，及一資料時脈訊號HCLK。資料控制訊號CONT2可進一步包含一用於反轉資料電壓之極性(相對於通用電壓)的反轉控制訊號RVS。
在一例示性實施例中，資料驅動器500自訊號控制器600為一像素列接收經處理之影像訊號DAT並將所處理之影像訊號DAT轉換為資料電壓。回應來自訊號控制器600之資料控制訊號CONT2，資料電壓選自灰度電壓產生器800供應之灰度電壓。回應來自訊號控制器600之閘極控制訊號CONT1，閘極驅動器400將開閘電壓Von施加於閘極線G1 至Gn ，閘極線G1 至Gn 打開連接至閘極線G1 至Gn 之交換元件Q。
資料驅動器500將資料電壓在交換元件Q之打開時間(稱為"一水平週期"或"1H"，且等於水平同步訊號Hsync、資料啟用訊號DE及閘極時脈訊號CPV之一週期)內施加於相應資料線D1 至Dm 。又經由打開之交換元件Q將資料電壓供給相應像素。資料電壓與施加於一像素之通用電壓之差表示為該LC電容器CLC 之充電電壓，即像素電壓。液晶分子具有視像素電壓之量值而定的取向，且該等取向決定穿過LC電容器CLC 之光的偏振。另外，偏光器將光偏振轉換為光透射。
在一例示性實施例中，藉由重複上述程序，在一訊框期間，所有閘極線G1 至Gn 順序被供給開閘電壓Von，進而將資料電壓施加於所有像素。在圖1中所展示之LCD裝置中，當在結束一訊框後下一訊框啟動時，施加於資料驅動器500之反轉控制訊號RVS得到控制，以使得資料電壓之極性反轉("訊框反轉")。在一替代例示性實施例中，反轉控制訊號RVS可受到控制，以使得在一訊框內流入一資料線之資料電壓之極性反轉(例如，"列反轉"、"點反轉")或一封包中之資料電壓之極性反轉(例如，"行反轉"、"點反轉")。
將參看圖3至圖14B更詳細描述一顯示裝置之一例示性實施例的閘極驅動器400。
圖3說明根據本發明之一閘極驅動器400之一方塊圖的一例示性實施例，圖4說明用於圖3中所示之閘極驅動器400之一移位暫存器之第j個級的例示性電路圖，且圖5展示圖3中所示之閘極驅動器400之訊號的波形。
參看圖3，閘極驅動器400包括一包含連接至閘極線G1 至Gn 之複數個級410的移位暫存器。閘極驅動器400被供給一閉閘電壓Vo f f 、時脈訊號CLK1與CLK2、及一初始化訊號INT。在一例示性實施例中，可將閘極驅動器400之級410排列於一直線中。級410之每一者包含一設定端子S、一閉閘電壓端子GV、一對時脈端子CK1與CK2、一重設端子R、一閘極輸出端子OUT1及一進位輸出端子OUT2。在級410之每一者中，例如，第j個級STj 之設定端子S被供給前一級STj － 1 之進位輸出(即前一進位輸出)，且其重設端子被供給後一級STj ＋ 1 之閘極輸出(即後一閘極輸出Gout(j＋1))。時脈端子CK1及CK2分別接收時脈訊號CLK1及CLK2，閘極電壓端子GV接收閉閘電壓Vo f f ，且訊框重設端子FR接收初始化訊號INT。閘極輸出端子OUT1輸出一閘極輸出Gout(j)，且進位輸出端子OUT2輸出一進位輸出Cout(j)。左移位暫存器400之初始級ST1 之S端子被供給垂直同步啟動訊號STV，而非前一閘極輸出。另外，當第j個級之時脈端子CK1及CK2分別接收時脈訊號CLK1及CLK2時，第(j－1)個級STj － 1 及第(j＋1)個級STj ＋ 1 之時脈端子CK1接收時脈訊號CLK2，且其時脈端子CK2接收時脈訊號CLK1。
在一例示性實施例中，為了驅動像素之交換元件Q，每一時脈訊號CLK1及CLK2係用於一高間隔之開閘電壓Vo n ，及係用於一低間隔之閉閘電壓。然而，亦涵蓋，用於高間隔及低間隔之電壓位凖可為任何適當的電壓。如圖6中所示，時脈訊號CLK1及CLK2之占空率及相位差可分別為50%及180度。亦涵蓋，時脈訊號CLK1及CLK2之占空率及相位差可為其它適當的值。
現轉向圖4，描述閘極驅動器400之級410之一。級410包含一輸入單元420、一上拉驅動單元430、一下拉驅動單元440及一輸出單元450。上述單元420、430、440及450之每一者包含至少一NMOS(N型金氧半導體)電晶體，例如T1至T14，其充當由每一電晶體之一閘極處之輸入所控制的每一電晶體之一汲極與源極之間的一導電路徑。上拉驅動單元430及輸出單元450進一步包含電容器C1至C3。涵蓋，NMOS電晶體可由PMOS(P型金氧半導體)電晶體替代，或可使用NMOS及PMOS電晶體之組合，且電容器C1至C3可為一閘極與形成於製造過程期間之一汲極抑或一源極之間的寄生電容。
在一例示性實施例中，輸入單元420包含串聯於設定端子S與閘極電壓端子GV之間的三個電晶體T11、T10及T5。電晶體T11及T5之閘極連接至時脈端子CK2，且電晶體T10之閘極連接至時脈端子CK1。電晶體T11與電晶體T10之間的接點連接至一接點J1，且電晶體T10與電晶體T5之間的接點連接至一接點J2。
在一例示性實施例中，上拉驅動單元430包含一連接於設定端子S與接點J1之間的電晶體T4、一連接於時脈端子CK1與一接點J3之間的電晶體T12、及一連接於時脈端子CK1與一接點J4之間的電晶體T7。電晶體T4具有共同連接至設定端子S的一閘極與一汲極、及一連接至接點J1的源極，且電晶體T12具有共同連接至時脈端子CK1的一閘極與一汲極、及一連接至接點J3之源極。電晶體T7具有一連接至接點J3並亦經由電容器C1連接至時脈端子CK1的閘極，及一連接至時脈端子CK1的汲極及一連接至接點J4的源極。電容器C2連接於接點J3與接點J4之間。
在一例示性實施例中，下拉驅動單元440包含經由其源極被供給閉閘電壓Vo f f 以輸出給接點J1至J4的電晶體T6、T9、T13、T8、T3及T2。電晶體T9之閘極及汲極分別連接至重設端子R及接點J1。電晶體T13及電晶體T8之閘極共同連接至接點J2，且其汲極通常分別連接至接點J3及接點J4。電晶體T3之閘極連接至接點J4，電晶體T2之閘極連接至重設端子R，且電晶體T3及T2之汲極共同連接至接點J2。電晶體T6之閘極、汲極及源極分別連接至訊框重設端子FR、接點J1及閘極電壓端子GV。
在一例示性實施例中，輸出單元450包含電晶體T1與電晶體T4及電容器C3。電晶體T1及T14之汲極連接至時脈端子CK1，源極分別連接至輸出端子OUT1及OUT2，且其閘極均連接至接點J1。電容器C3連接於電晶體T1之閘極與汲極之間，即接點J1與接點J2之間。電晶體T1之源極亦連接至接點J2。
亦涵蓋，可以各種配置建構級410之單元420、430、440及450，且展示之NMOS或PMOS電晶體及例示性實施例僅用於說明之目的。
現轉向圖4至圖6，將進一步詳細描述一級410之運作。
為了說明之便，對應於時脈訊號CLK1及CLK2之高位凖之電壓稱為一高電壓，且對應於其低位凖之電壓具有與閉閘電壓Vo f f 相同之量值並稱為一低電壓。應注意，可將高電壓位凖及低電壓位凖設定至任何適當的位凖。
當時脈訊號CLK2及前一閘極輸出訊號Gout(j－1)高時，電晶體T11與T5及電晶體T4被打開。兩個電晶體T11及T4將高電壓傳輸至接點J1，且電晶體T5將低電壓傳輸至接點J2。因此，電晶體T1及電晶體T14被打開，並進而將時脈訊號CLK1傳輸至輸出端子OUT1及OUT2。因為接點J2及時脈訊號CLK1處之電壓低，所以輸出電壓Gout(j)及Cout(j)低。同時，電容器C3充入對應於高電壓與低電壓之差之量值的電壓。在該情況下，時脈訊號CLK1及後一閘極輸出Gout(j＋1)低，且接點J2處之電壓亦低，從而關閉閘極連接至該等低電壓處之電晶體T10、T9、T12、T13、T8及T2。
隨後，當時脈訊號CLK2變低時，電晶體T11及T5被關閉，且當時脈訊號CLK1同時變高時，電晶體T1之輸出電壓及接點J2處之電壓為高電壓。在該情況下，因為連接至接點J2之電晶體T10之源極電壓亦為高電壓，所以儘管將高電壓施加於電晶體T10之閘極，電壓差仍為0，從而電晶體T10保持關閉。因此，接點J1處於懸浮狀態中，且接點J1之電壓由電容器C3升高到與高電壓差不多。
或者，當時脈訊號CLK1及接點J2均為高電壓時，電晶體T12、T13、及T8關閉。因此，電晶體T12及電晶體T13串聯於高電壓與低電壓之間，且因此接點J3處之電壓變為一由在兩個電晶體T12及T13之打開時間處於歐姆狀態中之電阻分割的電壓值。在該情況下，當將在電晶體T13之打開時間處於歐姆狀態中之電阻設定為遠大於(例如10,000倍)在電晶體T12之打開時間處於歐姆狀態中之電阻時，接點J3處之電壓隨後類似於高電壓。因此，電晶體T7被打開以與電晶體T8串聯，且接點J4處之電壓進而變為一由在兩個電晶體T7及T8之打開時間處於歐姆狀態中之電阻分割的電壓值。在該狀況下，當將在兩個電晶體T7及T8之打開時間處於歐姆狀態中之電阻大體設定為彼此類似，接點J4處之電壓大約變為高電壓與低電壓之平均值。因為後一閘極輸出Gout(j＋1)仍保持低，所以電晶體T9及T2關閉。因此，輸出端子OUT1及OUT2僅連接至時脈訊號CLK1，且脫離低電壓以輸出高電壓。
另外，電容器C1及C2充入對應於產生於其兩個端子處之電壓差的電壓，且接點J3處之電壓低於接點J5之電壓。
繼續參看圖4，當後一閘極輸出Gout(j＋1)及時脈訊號CLK2變低，且時脈訊號CLK1變高時，電晶體T9及T2被打開並將低電壓傳輸至接點J1及J2。在此時，接點J1處之電壓降低至低電壓，同時電容器C3放電。需要某個時間量，直至電容器C3放電且接點J1處之電壓變為低電壓。因此，在後一閘極輸出Gout(j＋1)變高後，兩個電晶體T1及T14打開片刻，從而將輸出端子OUT1及OUT2連接至時脈訊號CLK1以輸出低電壓。當歸因於電容器C3之完全放電，接點J1處之電壓達到低電壓時，電晶體T14關閉，使得輸出端子OUT2脫離時脈訊號CLK1，且進位輸出Cout(j)處於一懸浮狀態並保持低。同時，與電晶體T1之關閉狀態無關，輸出端子OUT1經由電晶體T2連接至低電壓，且低電壓得到輸出。
當電晶體T12及T13關閉時，接點J3處於一懸浮狀態。因為接點J5處之電壓低於接點J4處之電壓，且接點J3處之電壓由電容器C1保持其低於接點J5處之電壓，所以電晶體T7關閉。同時，電晶體T8關閉，且接點J4處之電壓降低，從而電晶體T3保持關閉。另外，電晶體T10連接至閘極時脈訊號CLK1之低電壓，且接點J2處之電壓低，且因此電晶體T10保持關閉。因為歸因於時脈訊號CLK1之高電壓，電晶體T12及T7被打開，從而接點J4處之電壓之增加打開將低電壓傳輸至接點J2之電晶體T3，所以輸出端子OUT1持續輸出低電壓。儘管後一閘極輸出Gout(j＋1)低，仍使接點J2處之電壓為低電壓。
另外，電晶體T10之閘極連接至時脈訊號CLK1之高電壓，且接點J2處之電壓為低電壓，從而電晶體T10被打開並將接點J2處之電壓傳輸至接點J1。另一方面，兩個電晶體T1及T14之汲極連接至時脈端子CK1以由時脈訊號CLK1持續施加。在一特定例示性實施例中，相對於剩餘電晶體較大地形成電晶體T1，從而使其閘極與汲極之間的一寄生電容如此大以致於該汲極之電壓變化可影響一閘極電壓。因此，歸因於電晶體T1之閘極與汲極之間的寄生電容在時脈訊號CLK1之高電壓上，閘極電壓的增加打開電晶體T1。在該情況下，其防止電晶體T1打開，以使得藉由將接點J2處之低電壓傳輸至接點J1，電晶體T1之閘極電壓保持為低電壓。接點J1處之電壓保持為低電壓，直至前一進位輸出Cout(j－1)變高，且經由電晶體T3，接點J2處之電壓為低電壓。當時脈訊號CLK1高且時脈訊號CLK2低時，事實為如此，且當時脈訊號CLK1低且時脈訊號CLK2高時，經由電晶體T5，接點J2處之電壓為低電壓。
此外，電晶體T6被供給自前一虛擬級(未圖示)輸出之初始化訊號INT，以將閉閘電壓Vo f f 傳輸至接點J1，進而再次將接點J1處之電壓設定為低電壓。
經由上述過程，回應前一進位訊號Cout(j－1)及後一閘極輸出Gout(j＋1)，每一級410產生進位訊號Cout(j)及與時脈訊號CLK1及CLK2同步化之閘極輸出Gout(j)。亦涵蓋，電晶體之各種替代組態可達成與圖4中所示之組態相同之結果，圖4僅表示級410之一例示性實施例。
在一替代例示性實施例中，可將閘極驅動器400整合於面板組件300之邊緣上，現將參看圖6至圖9詳細描述面板組件300。
圖6為供一顯示裝置之一薄膜電晶體陣列面板之一像素的一例示性實施例之布局圖，及圖7為沿圖6中之線VII－VII'截取之薄膜電晶體陣列面板的剖視圖。圖8A及圖8B為用以說明圖4中所示之閘極驅動器之級之電晶體的例示性結構的實例，及圖9為沿圖8A及圖8B中之線IX－IX'截取之電晶體的剖視圖。
參看圖6至圖9，複數個閘極線121及複數個閘電極GT形成於一絕緣基板110及GLS上。閘極線121大體上以朝著閘極驅動器400之橫向延伸，以傳輸閘極訊號。每一閘極線121之一部分形成一閘電極124，且其另一部分形成向下突出之突出部127。每一閘極線121進一步包含一用於接觸另一層或一驅動電路之末端部分(未圖示)。
閘極線121及閘電極GT由包含(但不限於)諸如鋁及鋁合金之含鋁金屬、諸如銀及銀合金之含銀金屬、諸如銅及銅合金之含銅金屬、諸如鉬及鉬合金之含鉬金屬、鉻、鈦或鉭之材料製成。閘極線121可具有一多層結構，包含具有不同物理特性之兩個膜。兩個膜之一可由一種低電阻率的金屬製成，包含(但不限於)用於減少閘極線121及閘電極GT中之訊號延遲或電壓降的一含鋁金屬、一含銀金屬及一含銅金屬。另一膜可由一種包含(但不限於)一含鉬金屬、鉻、鉭或鈦之材料製成，該膜藉由諸如氧化銦錫(ITO)及氧化銦鋅(IZO)之其它材料而具有良好物理、化學及電接觸特性。兩個膜之組合之實例為下鉻膜與上鋁(合金)膜及下鋁(合金)膜與上鉬(合金)膜。然而，亦涵蓋，兩個膜可由各種金屬或導體製成。
在一例示性實施例中，閘極線121及閘電極GT之側面相對於基板之一表面傾斜，從而產生側傾角。側傾角自約20度至約80度變化。閘極絕緣層140及GI可由氮化矽(SiNx)製成並形成於閘極線121及閘電極GT上。半導體條151及半導體島SI可由氫化非晶矽(a－Si)製成並形成於閘極絕緣層140及GI上。每一半導體條151大體上以縱向延伸，且具有朝著閘電極124擴展之複數個突出部154。半導體島SI位於閘電極GT上。
複數個歐姆接觸條及歐姆接觸島161、165、OC1及OC2可一種矽化物或大量摻雜了諸如磷之N型雜質的一種n＋氫化非晶矽製成。歐姆接觸條及歐姆接觸島161、165、OC1及OC2可形成於半導體條151及半導體島SI上。每一歐姆接觸條161包含複數個突出部163，且突出部163及歐姆接觸島165可成對位於半導體條151之突出部154上。另外，歐姆接觸島OC1及OC2成對位於半導體島SI上。半導體條151、半導體島SI、歐姆接觸條161與165及歐姆接觸島OC1與OC2之側面相對於基板之一表面傾斜，且其側傾角自約30度至約80度變化。複數個資料線171、複數個輸出電極175、複數個儲存電容器導體177、複數個汲電極DR及複數個源電極SO形成於歐姆接觸161、165、OC1與OC2及閘極絕緣層140與GI上。
資料線171大體上以縱向延伸，以傳輸資料電壓並與閘極線121相交。每一資料線171包含朝輸出電極175突出之複數個輸入電極173。每一對輸入與輸出電極173與175分離，並相對於一閘極線124彼此相對地安置。另外，汲電極與源電極DR與SO亦分離，並相對於閘電極GT彼此相對地安置。
在圖8A中所示之電晶體中，複數個分枝在縱向如同梳子一樣地延伸以形成汲電極DR，且複數個分枝插入汲電極DR之間以形成源電極SO。在圖8B中所示之電晶體中，如同一大板之每一分支形成汲電極DR及源電極SO。
控制電極124、輸入電極173及輸出電極175與半導體條151之突出部154一起形成一TFT(薄膜電晶體)，該TFT具有一形成於安置在輸入電極173與輸出電極175之間的突出部154中之通道。類似地，閘電極GT、汲電極DR及源電極SO與半導體島一起形成TFT，該等TFT為閘極驅動器400之電晶體T1至T14，其具有形成於汲電極DR與源電極SO之間的半導體島SI中之通道。在圖8A中所示之電晶體中，源電極SO及汲電極DR交替安置，且因此形成於其間之通道形如U。
源電極SO與閘電極GT重疊，其間插入閘極絕緣層GI以形成閘極驅動器400之電容器C3元件。另外，儲存電容器導體177與閘極線121之突出部127重疊。
資料線171、輸出電極175、儲存電容器導體177、汲電極DR及源電極SO可由一包含(但不限於)鉻、鉬、鈦、鉭或其合金之耐火金屬製成。另外，其可具有一包含一低電阻率膜(未圖示)及一良好接觸膜(未圖示)之多層結構。該多層結構之實例為包含下鉻膜與上鋁(合金)膜之雙層結構、下鉬(合金)膜與上鋁(合金)膜之雙層結構，及下鉬膜、中間鋁膜與上鉬膜之三層結構。然而，亦涵蓋資料線171、輸出電極175、儲存電容器導體177、汲電極DR及源電極SO可由各種其它適當的材料製成。
在一例示性實施例中，資料線171、輸出電極175、儲存電容器導體177、汲電極DR及源電極SO具有傾斜邊緣輪廓，且其側傾角自約30度至約80度變化。歐姆接觸161、165、OC1及OC2插入下方半導體151及SI與其上之上方導體171及175之間，且汲電極DR及源電極SO及歐姆接觸161、165、OC1及OC2可用以減小接觸電阻。
鈍化層180及PA形成於資料線171、輸出電極175、儲存電容器導體177、汲電極DR、源電極SO及半導體151與SI之曝露部分上。鈍化層180可由一無機絕緣體製成，該無機絕緣體包含(但不限於)氮化矽或氧化矽、具有良好平坦特性之感光有機材料、或具有諸如藉由電漿增強化學氣相沉積(PECVD)形成之a－Si：C：O及a－Si：O：F之低於4.0之介電常數的低介電絕緣材料。鈍化層180可具有一包含下無機膜與上有機膜的雙層結構，以使得其可利用有機膜且可保護半導體條151之曝露部分。鈍化層180具有分別曝露資料線171之末端部分179、輸出電極175及其之一部分之複數個接觸孔182、185及187。
複數個像素電極190及複數個接觸助件82形成於鈍化層180上。複數個像素電極190及複數個接觸助件82可由一包含(但不限於)ITO或IZO或一諸如Ag或Al之反射導體之透明導體製成。
經由接觸孔185及187，像素電極190物理連接及電連接至輸出電極175及儲存電容器導體177，以使得像素電極190自輸出電極175接收資料電壓。像素電極190被供給資料電壓以與被供給通用電壓之共同電極270相配合來產生電場。所產生之電場決定液晶層3中之液晶分子之取向。
如以上參看圖2所述，像素電極190與共同電極270形成在關閉TFT後儲存所施加之電壓的一液晶電容器CLC 。儲存電容器CST 增強電壓儲存能力，並藉由使像素電極190與前一閘極線121重疊來實施。儲存電容器CST 之電容藉由在閘極線121處提供突出部127以增加重疊區域而得到增加。另外，儲存電容器CST 之電容可藉由在鈍化層180下方提供連接至像素電極190並與突出部127重疊之儲存電容器導體177以減少端子之間的距離而得到增加。在一替代例示性實施例中，像素電極190與閘極線121及資料線171重疊以增加孔徑比。
經由接觸孔182，接觸助件82連接至資料線171之曝露的末端部分179。接觸助件82保護曝露的末端部分179並補充末端部分179與外部裝置之間的黏著力。
像素電極190可由一種透明導電聚合物製成。對於一反射LCD，像素電極190可由一種非透明反射金屬製成。在該等情況下，接觸助件82可由一種不同於像素電極190之包含(但不限於)ITO或IZO的材料製成。
現轉向圖10至圖14，將詳細描述根據本發明之一例示性實施例之顯示裝置的驅動電路之一例示性實施例。
圖10說明圖9中所示之電晶體之剖視圖中之區域A的等效電路圖，且係未形成歐姆接觸OC1及OC2時的等效電路圖。
如圖9中所示，閘電極GT之一部分、閘極絕緣層GI及半導體層SI彼此重疊。閘電極GT與半導體SI重疊，其間插入閘極絕緣層GI以形成一電容器C4，且閘極絕緣層GI與汲電極DR或源電極SO重疊，其間插入半導體SI以形成一電容器C5。另外，閘極絕緣層GI及半導體層SI具有符號分別表示為"R1"及"R2"的電阻率。區域A共用閘極絕緣層GI並展示為一平行地形成於閘電極GI與源電極SO或汲電極DR之間的等效電路。
一施加於閘電極GT之電壓稱為一閘極電壓Vg ，且為了計算之便，假設一施加於汲電極DR或源電極SO之電壓為約0V，且施加於閘極絕緣層GI上之電壓Vi 表示為等式1； 其中CS i 及Ci 分別表示兩個電容器C4及C5之電容，RS i 及Ri 分別表示電阻器R1及R2之電阻，且τ表示一時間常數。
閘極絕緣層GI上之電壓Vi 為時間之一函數，產生於兩個電容器C4及C5上之電壓Vg 被分割，產生於電容器C4上之電壓值定義為一初始值Vi (0)，且產生於電容器C5上之電壓值定義為一最終值Vi (∞)，從而得到電壓Vi 。另外，時間常數τ為一等效電阻及一等效電容之乘積。該等效電容藉由將兩個電容相加而得到，且等效電阻藉由對每一電阻之倒數之和取倒數而得到。
同時，電容CS i 與Ci 及電阻RS i 與Ri 表示為等式2。
其中XS i , i 表示XS i 及Xi 合起來，εS i , i 及tS i , i 表示半導體層SI及閘極絕緣層GI之介電係數及厚度。另外，ρSi,i 表示半導體層SI及閘極絕緣層GI之電阻率，W表示通道之寬度，且OLd 表示區域A之一重疊長度。
在該情況下，如下在等式3及等式4中將指數函數中之一係數[Ci /(CSi +Ci )]及等式1及等式2中之時間常數τ表示為厚度及半導體層SI與閘極絕緣層GI之介電係數比。
在等式4中，電阻率ρSi 與溫度成反比例變化，且因此時間常數τ具有一視溫度而定之值。
在等式1中，兩側均除以對應於一輸入電壓之閘極電壓Vg ，且因此左側為對應於一電壓增益的函數。電壓增益之一函數稱為"F(VG)"，且等式3中之指數函數之係數稱為"E1 "，且等式4中除了電阻率ρSi 外的剩餘部分稱為"E2 "，給出 其中E1 及E2 為常數或變數。
現轉向表1，一表格用以說明圖4中所示之電晶體T1至T14及交換元件Q之數個電壓特性。電晶體T1至T14及Q展示於第一行中，且高電壓及低電壓展示於第二行中。汲極電壓展示於第三行中，閘極與汲極之間的電壓差展示於第四行中，對於一訊框之高電壓比展示於第五行中，且臨限電壓之變化量展示於最後一行中。
高電壓為閘極電壓Vg 之最大電壓。對於一訊框之高電壓比係將高電壓施加於一訊框之電晶體之閘極要多久。舉例而言，如圖4中所示，在電晶體T5中，電晶體T5之閘極連接至具有50%之占空率的時脈訊號CLK2，從而其閘極在一訊框的半個週期內連接至時脈訊號CLK2。因此，高電壓比為0.5。
另外，在諸如60度或以上之高溫下連續運作了2000小時之電晶體T1至T14之每一個中的臨限電壓的變化量之單位為伏特V。在該情況下，電晶體T3、T5、T10及T11之臨限 電壓的變化量相對大，且臨限電壓之大於10V的變化量導致級410之運作中之一誤差。如上所述，該臨限電壓具有與閘極絕緣層GI上之電壓Vi 成比例增加的趨勢，且因此閘極絕緣層GI上之電壓Vi 較佳得到降低。
現轉向圖11A至圖12B，將電壓增益表示為脈衝寬度或厚度比之函數的圖用作解釋本發明之例示性實施例的參考。圖11A及圖11B使用溫度作為參數，圖12A使用一脈衝寬度作為參數，且圖12B使用一介電係數比作為參數。另外，縱向軸表示展示為百分比(%)之電壓增益，且將溫度分為兩個條件，諸如25度及60度。25度條件對應於室溫，且60度條件對應於歸因於該顯示裝置之運作之溫度升高。脈衝寬度為閘極電壓之高間隔之寬度，且半導體層SI與絕緣層GI之介電係數比及厚度比分別為εSi /εi 及tSi /ti 。
參看圖11A，當半導體層SI之電阻率ρSi 在25度下為4×1010 Ωm，且半導體層SI之電阻率ρSi 在60度下為2×109 Ωm時，時間常數τ對於每一溫度為一常數，且此外，E1及E2對恆定介電係數比及厚度比為常數。在該狀況下，對應於時間之脈衝寬度之變化給出在每一溫度之圖a及圖b。在60度下之時間常數約比在25度下之時間常數小20倍，且因此在60度下之圖更快達到100%。換言之，閘極絕緣層GI上之電壓Vi 在60度下更快達到閘極電壓Vg 。將如圖11A中所示之60Hz之訊框頻率轉換為作為時間之0.016秒之週期。展示了電壓Vi 在60度下比在25度下在時間上更快達到閘極電壓Vg 。
參看圖11B，電阻率ρSi 與圖11A中之電阻率ρSi 一致，但是因為E1及E2包含厚度比，所以其非一常數，而為厚度比之函數，且時間常數亦非一常數，而為厚度比之一函數。在該情況下，脈衝寬度，即等式5中之t定義為0.01，且厚度比之變化給出在兩個溫度下的圖。在25度下之圖b'勻稱地下降，但在60度下之圖a'下降至一定程度並再次上升。
參看圖12A，展示視脈衝寬度而定之四個曲線c、d、e及f。四個曲線c、d、e及f分別為脈衝寬度為0.001秒、0.005秒、0.01秒及0.05秒時之圖。如上所述，脈衝寬度不大於用於一訊框之時間，且因此曲線f可忽略。曲線c勻稱地下降，曲線d下降至一定程度並保持一常數值，且曲線e視厚度比之增加而定勻稱地下降並再次上升。
曲線c展示0.001秒之最小脈衝寬度，但脈衝寬度甚至小於0.001秒。舉例而言，當閘極線之數目為100時，為0.016秒。對應於由100除之訊框變為1H，其為小於曲線c之最小脈衝寬度之脈衝寬度。然而，因為閘極電壓Vg 對應於2H或更小，至多如在圖4中所述，且因此脈衝寬度甚至小於0.001秒。因此，脈衝寬度小於0.001秒之圖可形成於曲線c之下方。
參看圖12B，根據介電係數比展示曲線h、i、j及k，且曲線h、i、j及k表示當介電係數比為1/4比1且時間為0.01秒時依厚度比的變化。厚度比自0.3至1.5變化。在該情況下，半導體層SI太薄而不能形成厚度小於0.3之通道，但相反，在厚度大於1.5之厚度的條件下，閘極絕緣層GI之感 光度增加，以擴大一漏電流，且進一步，閘極絕緣層GI如此薄以致受到破壞。
曲線h經過1之厚度比而持續下降，曲線i下降至0.8之厚度比接著平穩上升，曲線j下降至0.5之厚度比接著平穩上升，且曲線k下降至0.2與0.3之間的厚度比接著上升。在該情況下，在0.3至1.5之厚度比變化範圍中，介電係數比較佳小於1。當介電係數比大於1時，電壓增益在0.3至1.5之厚度比變化範圍中持續升高，且結果電壓Vi 增加。
如彼等熟習此項技術者所知，一材料介電質可經由諸如電漿、氫、氦等等之氣體處理在一預定範圍內變化。
現轉向圖13A至圖14B，將進一步詳細描述另一例示性實施例。圖13A為供一顯示裝置之一驅動電路之電晶體之一例示性實施例的剖視圖，其展示歐姆接觸之形成，圖13B為圖13A中所示之電晶體之區域A的一等效電路，且圖14A及14B為用以說明在變化介電係數比中電壓增益對時間的圖。
圖13A及13B大體上類似於圖9及圖10，且因此將省略其解釋。然而，在圖13B中藉由一歐姆接觸EX添加了一電容器C6及一電阻器R3。接著，如下重寫閘極絕緣層GI上之電壓Vi 。
其中Ci 、Csi 及Cex 分別為電容器C4、C5及C6之電容，且 Ri 、Rsi 、及Rex 分別為電阻器R1、R2、及R3之電阻。
電阻Ri 及電容Ci 分別設定為7.7×1012 Ω及0.0079 pF，半導體層SI之電阻Rsi 及電容Csi 分別設定為1.7×1012 Ω及0.024 pF，且歐姆接觸EX之電阻Rex 設定為1.7×1012 Ω。同時，在圖14A及圖14B中，分別將電容Cex 設定為0.012 pF(比Cex /Csi =0.5)及0.24 pF(比Cex /Csi =10)，接著執行SPICE模擬。縱向軸表示一展示為百分比之電壓增益，且橫向軸表示時間。在該情況下，執行一模擬，將閘極電壓Vg 之脈衝寬度界定為0.05秒，其超過用於一訊框之時間。然而，即使在低於0.05秒之時間下執行一模擬，脈衝寬度與其相同。
如圖14A及圖14B中所示，已知電壓增益未超過50%，且隨電容比Cex /Csi 增加，電壓增益減少。
電容比Cex /Csi 可藉由如自等式2所知之重疊區域或厚度調整。然而，厚度之調整執行於0.3至1.5的半導體SI與閘極絕緣層GI之厚度比之變化範圍中。
如上所述，調整半導體層SI與閘極絕緣層GI之厚度比tsi /ti 或介電係數比εsi /εi 以降低閘極絕緣層GI上之電壓Vi ，進而防止臨限電壓增加。另外，調整歐姆接觸EX與半導體層SI之電容比Cex /Csi 以降低電壓Vi 。因此，可提供一具有在長驅動時間內的高可靠性之供一顯示裝置的驅動電路。
儘管已參考較佳實施例詳細描述了本發明，但是應瞭解本發明並不限於所揭示之實施例，而相反，希望涵蓋包含 於附加之申請專利範圍之精神及範疇以內的各種修改及等效配置。
3‧‧‧液晶層
82‧‧‧接觸助件
100‧‧‧下端面板
110,GLS‧‧‧絕緣基板
121‧‧‧閘極線
124‧‧‧控制電極
127,154,163‧‧‧突出部
140,GI‧‧‧閘極絕緣層
151‧‧‧半導體條
161‧‧‧歐姆接觸條
165,OC1,OC2‧‧‧歐姆接觸島
171‧‧‧資料線
173‧‧‧輸入電極
175‧‧‧輸出電極
177‧‧‧儲存電容器導體
179‧‧‧末端部分
180,PA‧‧‧鈍化層
182,185,187‧‧‧接觸孔
190‧‧‧像素電極
200‧‧‧上端面板
230‧‧‧濾色器
270‧‧‧共同電極
300‧‧‧面板組件
400‧‧‧閘極驅動器
410‧‧‧級
430‧‧‧上拉驅動單元
440‧‧‧下拉驅動單元
450‧‧‧輸出單元
500‧‧‧資料驅動器
600‧‧‧訊號控制器
800‧‧‧灰度電壓產生器
DR‧‧‧汲電極
EX‧‧‧歐姆接觸
GT‧‧‧閘電極
SO‧‧‧源電極
SI‧‧‧半導體島
圖1為根據本發明之一顯示裝置之一例示性實施例的方塊圖；圖2說明一根據本發明之一液晶顯示器(LCD)之一像素之結構及等效電路圖的例示性實施例；圖3為一根據本發明之一閘極驅動器之方塊圖的例示性實施例；圖4為用於圖3中所示之閘極驅動器之移位暫存器的第j個級之例示性電路圖；圖5展示圖3中所示之閘極驅動器之波形；圖6為一供一顯示裝置之薄膜電晶體陣列面板之一例示性實施例的布局圖；圖7為沿圖6中之線VII-VII'截取之薄膜電晶體陣列面板的剖視圖；圖8A及圖8B為圖4中所示之電晶體之圖解視圖；圖9為沿圖8A及圖8B中之線IX-IX'截取之電晶體的剖視圖；圖10為圖9中所示之電晶體之區域A的等效視圖；圖11A為說明以溫度為參數的電壓增益與脈衝寬度之關係的圖；圖11B為說明以溫度為參數的電壓增益與厚度比之關係 的圖；圖12A為說明以脈衝寬度為參數的電壓增益與厚度比之關係的圖；圖12B為說明以介電係數比為參數的電壓增益與厚度比之關係的圖；圖13A為根據本發明之供一顯示裝置之一驅動電路的電晶體之另一例示性實施例的剖視圖；圖13B為圖13A中所示之電晶體之區域A的例示性等效視圖；及圖14A及14B為根據歐姆接觸層與半導體層之介電係數比來說明電壓增益對時間之曲線的圖。
C4．．．電容器
C5．．．電容器
R1．．．電阻器
R2．．．電阻器

Claims (11)

  1. 一種供一顯示裝置之驅動電路，其包括彼此連接並順序產生輸出訊號之複數個級，其中該等級之每一者包括複數個電晶體，其中該等電晶體之每一者包括：一控制電極；一包含一第一材料形成於該控制電極上之第一絕緣層，其具有一電容CSi 及一電阻RSi ；一包含一第二材料形成於該第一絕緣層上之半導體層，其具有一電容Ci 及一電阻Ri ；一輸入電極，其至少一部分形成於該半導體層上；一輸出電極，其至少一部分形成於該半導體層上；及一形成於該輸入電極及該輸出電極上之第二絕緣層，其中該半導體層與該第一絕緣層之一厚度比在一自0.3至1.5之變化範圍中，其中選擇該第一絕緣層之該第一材料及該半導體層之該第二材料係根據一在該第一絕緣層上之電壓Vi 與一施加於該控制電極之電壓Vg 的一關係滿足 其中CSi 及RSi 分別為該半導體層之該電容及該電阻，Ci 及Ri 分別為該第一絕緣層之該電容及該電阻，且τ為一時間常數，t為一時間變數。
  2. 如請求項1之供該顯示裝置之驅動電路，其中該半導體 層與該第一絕緣層之一介電係數比小於1。
  3. 如請求項2之供該顯示裝置之驅動電路，其中在該第一絕緣層上之該電壓小於施加於該控制電極之該電壓。
  4. 如請求項3之供該顯示裝置之驅動電路，其中該半導體層包括非晶矽。
  5. 如請求項4之供該顯示裝置之驅動電路，其中一閘極驅動器係整合於該顯示裝置上。
  6. 如請求項1之供該顯示裝置之驅動電路，其中該等電晶體之每一者進一步包括該半導體層與該輸入電極之間的一歐姆接觸。
  7. 如請求項6之供該顯示裝置之驅動電路，其中該歐姆接觸與該半導體層之一電容比大於0.5。
  8. 如請求項1之供該顯示裝置之驅動電路，其中該等電晶體之每一者進一步包括該半導體層與該輸出電極之間的一歐姆接觸，該歐姆接觸包含一第三材料且具有一電容Cex 及一電阻Rex 。
  9. 如請求項8之供該顯示裝置之驅動電路，其中該歐姆接觸與該半導體層之一電容比大於0.5。
  10. 如請求項8之供該顯示裝置之驅動電路，其中選擇該歐姆接觸之該第三材料係根據該在該第一絕緣層上之電壓Vi 與該施加於該控制電極之電壓Vg 的一關係滿足 其中Ci 及Ri 分別為該第一絕緣層之該電容及該電阻，Csi 及Rsi 分別為該半導體層之該電容及該電阻，Cex 及Rex 分別為該歐姆接觸之該電容及該電阻，且τ為一時間常數，t為一時間變數。
  11. 如請求項10之供該顯示裝置之驅動電路，其中在該第一絕緣層上之該電壓小於施加於該控制電極之該電壓。
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