CN104537977A - 一种goa单元及驱动方法、goa电路和显示装置 - Google Patents
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Abstract
本发明的实施例公开一种GOA单元及驱动方法、GOA电路和显示装置,涉及显示器制造领域，用于减小栅极驱动电路的面积，降低栅极驱动电路的功耗，该GOA单元包括：输入模块、复位模块、控制模块、第一输出控制模块、第二输出控制模块和反馈模块。本发明实施例用于显示器制造。
Description
技术领域
本发明涉及显示器制造领域，尤其涉及一种GOA单元及驱动方法、GOA电路和显示装置。
背景技术
显示器一般是由水平和垂直两个方向的像素矩阵构成的，显示器进行显示时，驱动电路输出驱动信号，逐行对各像素进行扫描。此外，在一些显示器中，需要驱动电路输出多脉冲的驱动信号。多脉冲的驱动信号的特点是，各行的驱动信号是由至少两个时钟周期相同，占空比相同，个数相同的信号以该驱动信号的周期为延迟逐行传递。产生这种驱动信号的驱动电路称为多脉冲移位寄存器。
参照图1所示，现有技术中的多脉冲移位寄存器中每一级栅线驱动信号由一个多脉冲输出单元101和一个进阶单元102控制输出；其中,多脉冲输出单元101和进阶单元102由结构相同或类似的集成栅极驱动(英文：Gate driver On Array，简称：GOA)单元组成；构成多脉冲输出单元101的GOA单元的输出信号作为构成进阶单元102的GOA单元的输入信号，构成进阶单元102的GOA单元的输出信号与构成多脉冲输出单元101的GOA单元的输出信号波形相同，但延迟1/2个时钟周期，构成进阶单元102的GOA单元的输出信号再作为下一级构成多脉冲输出单元的GOA单元的输入信号，构成下一级多脉冲输出单元的GOA单元的输出信号与构成本级多脉冲输出单元的GOA单元的输出波形相同，延迟一个时钟周期，最后将构成多脉冲输出单元的GOA单元的输出信号作为驱动信号输入对应的栅线中，则可以得到多脉冲驱动信号。现有技术中的多脉冲移位寄存器中，一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，所以导致现有技术中的栅极驱动电路面积大，功耗大。
发明内容
本发明的实施例提供一种GOA单元及驱动方法、GOA电路和显示装置，用于减小栅极驱动电路的面积，降低栅极驱动电路的功耗。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种GOA单元，包括：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块；
其中，所述输入模块连接第一信号输入端、第二信号输入端、第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、第一控制节点和第三控制节点，用于在所述第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述第一电平端的第一电压、所述第二电平端的第二电压和所述第三控制节点的电压的控制下将所述第一信号输入端的电压与所述第一控制节点的电压拉齐；
所述复位模块连接所述第一信号输入端、所述第二时钟信号端、所述第二电平端、所述第一控制节点、所述第三控制节点和第三信号输入端，用于在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和所述第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；
所述控制模块连接第一时钟信号端、所述第二时钟信号端、所述第一控制节点、所述第二电平端、第二控制节点和所述第三信号输入端，用于在所述第一时钟信号端的第一时钟信号、所述第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第二时钟信号端的第二时钟信号、第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第一控制节点的电压的控制下将所述第二控制节点的电压与所述第二电平端的第二电压拉齐；
所述第一输出模块连接所述第二信号输入端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第一信号输出端；用于在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出，或者在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；
所述第二输出模块连接所述第一控制节点、所述第二控制节点、所述第二电平端、第三时钟信号端和第二信号输出端；用于在所述第一控制节点的电压的控制下将所述第三时钟信号端的第三时钟信号在所述第二信号输出端输出，或者在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐；
所述反馈模块连接所述第一信号输出端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第三信号输出端和所述第三控制节点；用于在所述第一控制节点的电压、所述第二控制节点的电压和所述第一信号输出端的电压的控制下将所述第三控制节点的电压与所述第一电平端的第一电压拉齐，以及将所述第一电平端的第一电压在所述第三信号输出端输出。
可选的，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点,所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端。
可选的，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端。
可选的，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管、
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点。
可选的，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点。
可选的，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点。
可选的，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端。
可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
一方面，提供一种GOA电路，包括：至少两个上述任一项所述的GOA单元；
其中，第1级GOA单元的第一信号输入端输入帧起始信号，所述第1级GOA单元的第二信号输入端连接第二第2级GOA单元的第一信号输出端，所述第1级GOA单元的第一第1信号输出端连接第2级GOA单元的第一信号输入端；所述第1级GOA单元的第三信号输入端连接所述第2级GOA单元的第三信号输出端；
第n级GOA单元的第一信号输入端连接第n-1级GOA单元的第一信号输出端，所述第n级GOA单元的第二信号输入端连接第n+1级GOA单元的第一信号输出端，所述第n级GOA单元的第三信号输入端连接第n+1级GOA单元的第三信号输出端，所述第n级GOA单元的第一信号输出端连接第n+1级GOA单元的第一信号输入端，所述第n级GOA单元的第一信号输出端连接所述第n-1级GOA单元的第二信号输入端，所述第n级GOA单元的第三信号输出端连接所述第n-1级GOA单元的第三信号输入端；其中，n为正整数。
一方面，提供一种显示装置，包括：上述的GOA电路。
一方面，提供一种GOA单元的驱动方法，包括：
第一阶段，控制模块在第一时钟信号端的第一时钟信号、第一控制节点的电压的控制下将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第二信号输出端的电压拉齐；
第二阶段，输入模块在第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、第一电平端的第一电压和所述第二电平端的第二电压的控制下将第一信号输入端的电压与所述第一控制节点的电压拉齐；第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与第三信号输出端的电压拉齐；
第三阶段，所述第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压和所述第三节点电压的控制下将所述第一电平端的第一电压在所述第一信号输出端输出；所述第二输出模块在所述第一控制节点的电压和所述第三控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与所述第三信号输出端的电压拉齐；
第四阶段，复位模块在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐。
可选的，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点,所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态；
在所述第二阶段，第一晶体管为导通状态，第二晶体管为导通状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为截止状态；
在所述第三阶段中的奇数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态；
在所述第三阶段中的偶数时间段，第一晶体管为截止状态，第二晶体管为导截止态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第三阶段中的第2n时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第四阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态。
可选的，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为导截止态；
在所述第二阶段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的奇数时间段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的偶数时间段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的第2n时间段，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为截止状态，第十晶体管为导通状态；
在所述第四阶段，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为导通状态，第十晶体管为导通状态。
可选的，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态；
在第二阶段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为导通状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为截止状态，第十二晶体管为截止状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的第2n时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第四阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态。
可选的，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态；
在第二阶段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的偶数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的第2n时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第四阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态。
可选的，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态；
在第二阶段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的偶数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段的第2n时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第四阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态。
可选的，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态；
在第二阶段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的奇数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的偶数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为导通状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段的第2n时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第四阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态。
可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
本发明实施例提供的GOA单元及驱动方法、GOA电路和显示装置，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构形同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中多脉冲移位寄存器示意性结构图；
图2为本发明实施例提供的一种GOA单元示意性结构图；
图3为本发明实施例提供的一种GOA单元电路结构图；
图4为本发明实的施例提供的一种GOA单元的驱动方法示意性流程图；
图5为本发明实施例提供的一种GOA单元的信号时序状态示意图；
图6为本发明实施例提供的另一种GOA电路示意性结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一端，漏极称为第二端。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止；驱动晶体管包括P型和N型，其中P型驱动晶体管在栅极电压为低电平(栅极电压小于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态；其中N型驱动晶体管的栅极电压为高电平(栅极电压大于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态。
参照图2所示，本发明的实施例提供一种GOA单元，所述GOA单元包括：输入模块201、复位模块202、控制模块203、第一输出模块204、第二输出模块205和反馈模块206；
其中，所述输入模块201连接第一信号输入端Input1、第二信号输入端Input2、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平端V1、第二电平端V2、第一控制节点Q1和第三控制节点Q3，用于在所述第二信号输入端Input2的第二输入信号、第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、第一电平端V1的第一电压、第二电平端V2的第二电压和所述第三控制节点Q3的电压的控制下将所述第一信号输入端Input1的电压与所述第一控制节点Q1的电压拉齐；
所述复位模块202连接所述第一信号输入端Input1、所述第二时钟信号端CLK2、所述第二电平端V2、所述第一控制节点Q1，所述第三控制节点Q3和第三信号输入端Input3，用于在所述第一信号输入端Input1的第一输入信号、所述第二时钟信号端CLK2的第二时钟信号和所述第三信号输入端Input3的第三输入信号的控制下将所述第一控制节点Q1的电压与所述第二电平端V2的第二电压拉齐；
所述控制模块203连接第一时钟信号端CLK1、所述第二时钟信号端CLK2、所述第一控制节点Q1、所述第二电平端V2、第二控制节点Q2和第三信号输入端Input3，用于在所述第一时钟信号端CLK1的第一时钟信号、所述第一控制节点Q1的电压和所述第三信号输入端Input3的第三输入信号的控制下将所述第二控制节点Q2的电压与所述第一时钟信号端CLK1的电压拉齐，或者在所述第二时钟信号端CLK2的第二时钟信号、第一控制节点Q1的电压和所述第三信号输入端Input3的第三输入信号的控制下将所述第二控制节点Q2的电压与所述第一时钟信号端CLK1的电压拉齐，或者在所述第一控制节点Q1的电压的控制下将所述第二控制节点Q2的电压与所述第二电平端V2的第二电压拉齐；
所述第一输出模块204连接所述第二信号输入端Input2、所述第一控制节点Q1、所述第二控制节点Q2、所述第一电平端V1、所述第二电平端V2和第一信号输出端Output1；用于在所述第二信号输入端Input2的第二输入信号、所述第一控制节点Q1的电压、所述第二控制节点Q2的电压控制下将所述第一电平端V1的第一电压在所述第一信号输出端Output1输出，或者在所述第二控制节点Q2的控制下将第一信号输出端Output1的电压与所述第二电平端V2的第二电压拉齐；
所述第二输出模块205连接所述第一控制节点Q1、所述第二控制节点Q2、所述第二电平端V2、第三时钟信号端CLK3和第二信号输出端Output2；用于在所述第一控制节点Q1的电压的控制下将所述第三时钟信号端CLK3的第三时钟信号在所述第二信号输出端Output2输出，或者在所述第二控制节点Q2的控制下将所述第二电平端V2的第二电压与所述第二信号输出端Output2的电压拉齐；
所述反馈模块206连接所述第一信号输出端Output1、所述第一控制节点Q1、所述第二控制节点Q2、所述第一电平端V1、所述第二电平端V2、第三信号输出端Output3和第三控制节点Q3；用于在所述第一控制节点Q1的电压、所述第二控制节点Q2的电压和所述第一信号输出端Output1的电压的控制下将所述第三控制节点Q3的电压与所述第一电平端V1的第一电压拉齐，以及将所述第一电平端V1的第一电压在所述第三信号输出端Output3输出。
本发明实施例提供的GOA单元，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构形同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
具体的，参照图3所示，所述输入模块包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5；
所述第一晶体管T1的第一端连接第一信号输入端Input1，所述第一晶体管T1的第二端连接所述第三控制节点Q3，所述第一晶体管T1的栅极连接所述第二晶体管T2的栅极；
所述第二晶体管T2的第一端连接所述第三控制节点Q3,所述第二晶体管T2的第二端连接所述第一控制节点Q1，所述第二晶体管T2的栅极连接所述第三晶体管T3的第二端；
所述第三晶体管T3的第一端连接所述第一电平端V1，所述第三晶体管T3的第二端连接所述第四晶体管T4的第一端，所述第三晶体管T3的栅极连接所述第一时钟信号端CLK1；
所述第四晶体管T4的第一端连接所述第五晶体管T5的第一端，所述第四晶体管T4的第二端连接所述第五晶体管T5的第二端，所述第四晶体管T4的栅极连接所述第二时钟信号端CLK2；
所述第五晶体管T5的第二端连接所述第二电平端V2，所述第五晶体管T5的栅极连接所述第二信号输入端Input2。
所述复位模块202包括：第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10；
所述第六晶体管T6的第一端连接所述第六晶体管T6的栅极，所述第六晶体管T6的第二端连接所述第七晶体管T7的第一端，所述第六晶体管T6的栅极连接所述第二时钟信号端CLK2；
所述第七晶体管T7的第二端连接所述第八晶体管T8的第一端，所述第七晶体管T7的栅极连接所述第八晶体管T8的栅极；
所述第八晶体管T8的第一端连接所述第三信号输入端Input3，所述第八晶体管T8的第二端连接所述第二电平端V2，所述第八晶体管T8的栅极连接所述第一信号输入端Input1；
所述第九晶体管T9的第一端连接所述第一控制节点Q1，所述第九晶体管T9的第二端连接所述第十晶体管T10的第一端，所述第九晶体管T9的栅极连接所述第十晶体管T10的栅极；
所述第十晶体管T10的第一端连接所述第三控制节点Q3，所述第十晶体管T10的第二端连接所述第二电平端V2，所述第十晶体管T10的栅极连接所述第六晶体管T6的第二端。
所述控制模块包括：第十一晶体管T11、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14、
所述第十一晶体管T11的第一端连接所述第十一晶体管T11的栅极，所述第十一晶体管T11的第二端连接所述第十二晶体管T12的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端CLK2；
所述第十二晶体管T12的第一端连接所述第十二晶体管T12的栅极，所述第十二晶体管T12的第二端连接所述第十三晶体管T13的第一端，所述第十二晶体管T12的栅极连接所述第一时钟信号端CLK1；
所述第十三晶体管T13的第一端连接所述第二控制节点Q2，所述第十三晶体管T13的第二端连接所述第十四晶体管T14的第一端，所述第十三晶体管T13的栅极连接所述第十四晶体管T14的栅极；
所述第十四晶体管T14的第一端连接所述第三信号输入端Input3，所述第十四晶体管T14的第二端连接所述第二电平端V2，所述第十四晶体管T14的栅极连接所述第一控制节点Q1。
所述第一输出模块204包括：第一电容C1、第二电容C2、第十五晶体管T15和第十六晶体管T16；
所述第一电容C1的第一极连接所述第二信号输入端Input2，所述第一电容C1的第二端连接所述第第二电容C2的第一极；
所述第二电容C2的第一极连接所述第一控制节点Q1，所述第二电容C2的第二极连接所述第十五晶体管T15的第二端；
所述第十五晶体管T15的第一端连接所述第一电平端V1，所述第十五晶体管T15的第二端连接所述第一信号输出端Output1，所述第十五晶体管T15的栅极连接所述第一控制节点Q1；
所述第十六晶体管T16的第一端连接所述第一信号输出端Output1，所述第十六晶体管T16的第二端连接所述第二电平端V2，所述第十六晶体管T16的栅极连接所述第二控制节点Q2。
所述第二输出模块205包括：第十七晶体管T17和第十八晶体管T18；
所述第十七晶体管T17的第一端连接所述第三时钟信号端CLK3；所述第十七晶体管T17的第二端连接所述第二信号输出端Output2，所述第十七晶体管T17的栅极连接所述第一控制节点Q1；
所述第十八晶体管T18的第一端连接所述第二信号输出端Output2；所述第十八晶体管T18的第二端连接所述第二电平端V2；所述第十八晶体管T18的栅极连接所述第二控制节点Q2。
所述反馈模块206包括：第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21和第二十二晶体管T22；
所述第十九晶体管T19的第一端连接所述第一电平端V1，所述第十九晶体管T19的第二端连接所述第二十晶体管T20的第一端，所述第十九晶体管T19的栅极连接所述第一控制节点Q1；
所述第二十晶体管T20的第一端连接所述第二十一晶体管T21的第一端；所述第二十晶体管T20的第二端连接所述第二电平端V2，所述第二十晶体管T20的栅极连接所述第二控制节点Q2；
所述第二十一晶体管T21的第一端连接所述第二十二晶体管T22的第一端，所述第二十一晶体管T21的第二端连接所述第三控制节点Q3；所述第二十一晶体管T21的栅极连接所述第二十二晶体管T22的栅极；
所述第二十二晶体管T22的第二端连接所述第三信号输出端Output3，所述第二十二晶体管T22的栅极连接所述第一信号输出端Output1。
需要说明的是，上述实施例中，多个模块共用一个信号端(例如：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块共用第二电平端)可以减少GOA单元中信号端的数量，当然，这些模块还可以分别连接不同的信号端，只要该信号端可以提供类似的信号即可。
本发明一实施例提供一种GOA单元的驱动方法，参照图4所示，该方法包括：
S401、第一阶段，控制模块在第一时钟信号端的第一时钟信号、第一控制节点的电压的控制下将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第二信号输出端的电压拉齐。
S402、第二阶段，输入模块在第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、第一电平端的第一电压和所述第二电平端的第二电压的控制下将第一信号输入端的电压与所述第一控制节点的电压拉齐；第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与第三信号输出端的电压拉齐。
S403、第三阶段，第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压和所述第三节点电压的控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压和所述第三控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与所述第三信号输出端的电压拉齐。
S404、第四阶段，复位模块在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐。
上述GOA单元的驱动方法中，第一阶段，控制模块将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块将第二电平端的第二电压与第二信号输出端的电压拉齐，第二阶段，输入模块将第一信号输入端的电压与所述第一控制节点的电压拉齐，第一输出模块将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块将所述第一电平端的第一电压在第三信号输出端输出；第三阶段，第一输出模块将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块将所述第一电平端的第一电压在第三信号输出端输出；第四阶段，复位模块将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐；所以上述GOA单元的驱动方法通过GOA单元中的输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构形同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
可选的，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点,所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态；
在所述第二阶段，第一晶体管为导通状态，第二晶体管为导通状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为截止状态；
在所述第三阶段中的奇数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态；
在所述第三阶段中的偶数时间段，第一晶体管为截止状态，第二晶体管为导截止态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第三阶段中的第2n时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第四阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态。
可续的，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为导截止态；
在所述第二阶段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的奇数时间段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的偶数时间段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的第2n时间段，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为截止状态，第十晶体管为导通状态；
在所述第四阶段，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为导通状态，第十晶体管为导通状态。
可选的，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管、
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态；
在第二阶段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为导通状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为截止状态，第十二晶体管为截止状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的第2n时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第四阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态。
可选的，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态；
在第二阶段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的偶数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的第2n时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第四阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态。
可选的，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态；
在第二阶段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的偶数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段的第2n时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第四阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态。
可选的，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十一晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态；
在第二阶段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的奇数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的偶数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为导通状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段的第2n时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第四阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态。
可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
以下，参照图5所示的时序状态示意图，对图3对应的GOA单元以及图4所述对应的GOA单元的驱动方法的工作原理进行说明，其中，以所有晶体管均为高电平导通的N型晶体管为例进行说明；图5中示出了第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、第三时钟信号端CLK3的第三时钟信号、第一信号输入端Input1的第一输入信号、第二信号输入端Input2的第二输入信号、第三信号输入端Input3的第三输入信号、第一信号输出端Output1的第一输出信号、第二信号输出端Output2的第二输出信号、第三信号输出端Output3的第三输出信号、第一控制节点Q1的电压、第二控制节点Q2的电压以及第三控制节点Q3的电压的时序状态，其中，第一电平端V1、V2提供稳定电压，示例性的，第一电平端V1的第一电压为高电平,第二电平端V2的第二电压为低电平，第二电平端V2也可以提供接地电压,此外，若上述GOA单元为第1级GOA单元，则Input1的时序状态与帧起始信号的时序状态形同。如图5所示，提供四个阶段的时序状态，其中，第一阶段包括t1；第二阶段包括t2；第三阶段包括t3、t4、t5、t6；第四阶段包括t7；
t1阶段，Input1、CLK2和Q2为高电平，CLK1、Q1、Output1、Input2、Output3、Input3和Q3为低电平；T4、T6、T7、T8、T11、T16、T18、T20导通，T1、T2、T3、T5、T9、T10、T12、T13、T14、T15、T17、T19、T21、T22截止；此阶段，CLK2高电平，所以T4导通，T1和T2的栅极通过T4连接V2，所以T1、T2截止，CLK2高电平，所以T6导通；T13、T14截止，所以Q2高电平，T16、T18、T20导通，Output2通过T16连接V2，所以Output2为低电平。此外，Input3高电平可以防止T13、T14截止时的漏电，进而能够使Q2保持高电平。
t2阶段，Input1、CLK1、Q1、Output1、Output3和Q3为高电平，CLK2、Q2、Input2和Input3为低电平；T1、T2、T3、T7、T8、T12、T13、T14、T15、T17、T19、T21、T22导通，T4、T5、T6、T9、T10、T11、T16、T18、T20截止；此阶段，CLK2低电平，所以T4截止，Input2低电平，所以T5截止，CLK高电平，所以T3导通，T1和T2的栅极通过T3连接V1，所以T1和T2导通，Q1点通过T1和T2连接Input1，所以Q1高电平，T15、T17、T19导通，Output1通过T15连接V1,所以Output1高电平输出，T17、T18导通；Output2通过T17连接CLK3,所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1,所以Output3高电平输出。Q3通过T17、T13连接V1。所以Q3高电平。Q3点高电平可以防止T1、T2T9、T10截止时的漏电，进而能够使Q1点保持高电平。
t3阶段，Input1、CLK2、Q1、Output1、Input2、Output3、Input3和Q3为高电平，CLK1和Q2为低电平；T4、T5、T6、T7、T8、T11、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T3、T9、T10、T12、T16、T18、T20截止；此阶段，CLK2高电平，所以T4导通；Input2高电平所以T5导通，T1和T2的栅极通过T4、T5连接V2所以T1、T2截止，Q2通过T13、T14连接V2，所以Q2低电平，T16、T18、T20，C1与连接Input2连接的电极，电平由t2阶段的低电平变为此阶段的高电平，由于C1的自举效应，所以Q1点的电平进一步升高，T15、T17、T19完全导通，Output1通过T15连接V1,所以Output1高电平输出，T17、T18导通；Output2通过T17连接CLK3,所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1,所以Output3高电平输出。Q3通过T17、T13连接V1，所以Q3高电平。
t4阶段，Input1、CLK1、Q1、Output1、Input2、Output3、Input3和Q3为高电平，CLK2和Q2为低电平；T3、T5、T7、T8、T12、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T4、T6、T9、T10、T11、T16、T18、T20截止；此阶段，CLK1高电平，所以T3导通，Input2高电平，所以T5导通，T1、T2截止。Output1通过T15连接V1,高电平输出，T17、T18导通；Output2通过T17连接CLK3,所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1,所以Output3高电平输出。Q3通过T17、T13连接V1，保持高电平。
t5阶段，Input1、CLK2、Q1、Output1、Input2、Output3、Input3和Q3为高电平，CLK1和Q2为低电平；T4、T5、T6、T7、T8、T11、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T3、T9、T10、T12、T16、T18、T20截止；此阶段各输出信号、输出信号以及各个控制节点的时序状态与t3阶段完全相同，具体请参照t3阶段，为避免赘述，本文在此不再对详细说明。
t6阶段，CLK1、Q1、Output1、Input2、Output3、Input3和Q3为高电平，Input1、CLK2和Q2为低电平；T3、T5、T12、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T4、T6、T7、T8、T9、T10、T11、T16、T18、T20截止；此阶段，Input1低电平，所以T7、T8截止，CLK2低电平，所以T9、T10仍然保持上一阶段的截止状态，Output1通过T15连接V1,高电平输出，T17、T18导通；Output2通过T17连接CLK3,所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1,所以Output3高电平输出。Q3通过T17、T13连接V1，保持高电平。
t7阶段，CLK2、Q2、Input2和Input3为高电平，Input1、Output1、CLK1、Output3、Q3和Q1为低电平；T4、T5、T6、T9、T10、T11、T16、T18、T20导通，T1、T2、T3、T7、T8、T12、T13、T14、T15、T17、T19、T21、T22截止；此阶段，CLK2高电平，所以T6导通，Input1低电平所以T7、T8截止，T9、T10的栅极高电平，所以T9、T10导通，Q1通过T9、T10连接V2，所以Q1低电平，T15、T17、T19截止，Output1与V1断开连接，Output低电平，T21、T22截止，Output3低电平；Output2通过T18连接V2，Output2低电平。
其中，以t1阶段开始到本级GOA单元的Input1再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t7阶段之后本级GOA单元的一个工作周期中还可能若干阶段，这是由GOA电路扫描的行数所决定的，但在t7之后本级GOA单元的Input1再次输入的高电平之前，本级GOA单元的Output2保持电平。其中输出的驱动信号的脉冲数量由第三阶段的长短控制，以上只是给出了第三阶段包括t3-t6的示例，此种情况下多脉冲信号包括5个脉冲，当然可以在驱动信号需要更多脉冲数量时，通过延长帧起始信号的脉冲长度使第三阶段包括更多时间段，进而使GOA单元输出的驱动信号包括更多脉冲数量。
进一步的，上述实施例中的GOA单元中所有晶体管还可以均为低电平导通的P型晶体管，若所有晶体管均为P型晶体管，则只需要重新调整GOA单元各个输入信号的时序状态即可，例如：调整第一电平端V1提供低电平，调整图5中t1阶段第一时钟信号端调整为高电平，调整t3阶段第一控制节点变为低电平，其他信号也调整为相位相反的时序信号。
再进一步的，上述GOA单元中也可以同时采用N型晶体管和P型晶体管，此时需保证GOA电路中通过同一个时序信号或电压控制的晶体管需要采用相同的类型，当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围，然而考虑到晶体管的制程工艺，由于不同类型的晶体管的有源层掺杂材料不相同，因此GOA电路中采用统一类型的晶体管更有利于简化GOA电路的制程工艺。
参照图6所示，本发明一实施例提供一种GOA电路，包括至少两个上述实施例中的GOA单元。
其中，第1级GOA单元的第一信号输入端输入帧起始信号，所述第1级GOA单元的第二信号输入端连接第二第2级GOA单元的第一信号输出端，所述第1级GOA单元的第一第1信号输出端连接第2级GOA单元的第一信号输入端；所述第1级GOA单元的第三信号输入端连接所述第2级GOA单元的第三信号输出端；
第n级GOA单元的第一信号输入端连接第n-1级GOA单元的第一信号输出端，所述第n级GOA单元的第二信号输入端连接第n+1级GOA单元的第一信号输出端，所述第n级GOA单元的第三信号输入端连接第n+1级GOA单元的第三信号输出端，所述第n级GOA单元的第一信号输出端连接第n+1级GOA单元的第一信号输入端，所述第n级GOA单元的第一信号输出端连接所述第n-1级GOA单元的第二信号输入端，所述第n级GOA单元的第三信号输出端连接所述第n-1级GOA单元的第三信号输入端；其中，n为正整数。
具体的，参照图6所示，该GOA电路包括若干个级联的GOA单元，其中，第1级GOA单元的第一信号输入端输入帧起始信号，第1级GOA单元的第一信号输出端连接第2级GOA单元的第一信号输入端，第1级GOA单元的第二信号输出端连接栅线G1，第1级GOA单元的第二信号输入端连接第2级GOA单元的第一信号输出端；第1级GOA单元的第三信号输入端连接第2级GOA单元的第三信号输出端，第2级GOA单元的第一信号输入端连接第1级GOA单元的第一信号输出端，所述第2级GOA单元的第二信号输入端连接第3级GOA单元的第一信号输出端，所述第2级GOA单元的第一信号输出端连接第3级GOA单元的第一信号输入端，第2级GOA单元的第二信号输出端连接栅线G2，第2级GOA单元的第三信号输入端连接第3级GOA单元的第三信号输出端，该GOA电路的其他的GOA单元依照第2级GOA单元的方式连接。
每个GOA单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，一个第三时钟信号端CLK3及两个电平输入端；参照图5所示，通过三个系统的时钟信号clock1-3向GOA向每个GOA单元连接的三个时钟信号端提供时钟信号，其中第1级GOA单元的CLK1输入clock1，第1级GOA单元的CLK2输入clock2，第1级GOA单元的CLK3输入clock3，第2级GOA单元的CLK1输入clock2，第2级GOA单元的CLK2输入clock1，第2级GOA单元的CLK3输入clock3；对于第n级GOA单元，当n为奇数时，第n级GOA单元的各个时钟信号端输入与第1级GOA单元的各个时钟信号端输入相同的时钟信号；当n为偶数时，第n级GOA单元的各个时钟信号端输入与第2级GOA单元的各个时钟信号端输入相同的时钟信号；图6中以n为偶数为例进行说明。
其中，系统时钟的时序状态参照图5中第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、第三时钟信号端CLK3的第三时钟信号；其中，clock1与clock2的相位相反，clock1与clock2均为占空比为50％的时钟信号。
上述实施例提供的GOA电路中的GOA单元，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构形同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
本发明一实施例提供一种显示装置，包括上述实施例中任一种GOA电路。
另外，显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
上述实施例提供的显示装置中的GOA单元，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构形同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (20)
1.一种GOA单元，其特征在于，包括：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块；
其中，所述输入模块连接第一信号输入端、第二信号输入端、第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、第一控制节点和第三控制节点，用于在所述第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述第一电平端的第一电压、所述第二电平端的第二电压和所述第三控制节点的电压的控制下将所述第一信号输入端的电压与所述第一控制节点的电压拉齐；
所述复位模块连接所述第一信号输入端、所述第二时钟信号端、所述第二电平端、所述第一控制节点、所述第三控制节点和第三信号输入端，用于在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和所述第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；
所述控制模块连接所述第一时钟信号端、所述第二时钟信号端、所述第一控制节点、所述第二电平端、第二控制节点和所述第三信号输入端，用于在所述第一时钟信号端的第一时钟信号、所述第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第二时钟信号端的第二时钟信号、第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第一控制节点的电压的控制下将所述第二控制节点的电压与所述第二电平端的第二电压拉齐；
所述第一输出模块连接所述第二信号输入端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端和第一信号输出端；用于在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出，或者在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；
所述第二输出模块连接所述第一控制节点、所述第二控制节点、所述第二电平端、第三时钟信号端和第二信号输出端；用于在所述第一控制节点的电压的控制下将所述第三时钟信号端的第三时钟信号在所述第二信号输出端输出，或者在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐；
所述反馈模块连接所述第一信号输出端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第三信号输出端和所述第三控制节点；用于在所述第一控制节点的电压、所述第二控制节点的电压和所述第一信号输出端的电压的控制下将所述第三控制节点的电压与所述第一电平端的第一电压拉齐，以及将所述第一电平端的第一电压在所述第三信号输出端输出。
2.根据权利要求1所述的GOA单元，其特征在于，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点,所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端。
3.根据权利要求1所述的GOA单元，其特征在于，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端。
4.根据权利要求1所述的GOA单元，其特征在于，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管、
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点。
5.根据权利要求1所述的GOA单元，其特征在于，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点。
6.根据权利要求1所述的GOA单元，其特征在于，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点。
7.根据权利要求1所述的GOA单元，其特征在于，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端。
8.根据权利要求2-7任一项所述的GOA单元，其特征在于，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
9.根据权利要求1-7任一项所述的GOA单元，其特征在于，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
10.一种GOA电路，其特征在于，包括：至少两个权利要求1-9任一项所述的GOA单元；
其中，第1级GOA单元的第一信号输入端输入帧起始信号，所述第1级GOA单元的第二信号输入端连接第二第2级GOA单元的第一信号输出端，所述第1级GOA单元的第一第1信号输出端连接第2级GOA单元的第一信号输入端；所述第1级GOA单元的第三信号输入端连接所述第2级GOA单元的第三信号输出端；
第n级GOA单元的第一信号输入端连接第n-1级GOA单元的第一信号输出端，所述第n级GOA单元的第二信号输入端连接第n+1级GOA单元的第一信号输出端，所述第n级GOA单元的第三信号输入端连接第n+1级GOA单元的第三信号输出端，所述第n级GOA单元的第一信号输出端连接第n+1级GOA单元的第一信号输入端，所述第n级GOA单元的第一信号输出端连接所述第n-1级GOA单元的第二信号输入端，所述第n级GOA单元的第三信号输出端连接所述第n-1级GOA单元的第三信号输入端；其中，n为正整数。
11.一种显示装置，其特征在于，包括：权利要求10所述的GOA电路。
12.一种GOA单元的驱动方法，其特征在于，包括：
第一阶段，控制模块在第一时钟信号端的第一时钟信号、第一控制节点的电压的控制下将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第二信号输出端的电压拉齐；
第二阶段，输入模块在第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、第一电平端的第一电压和所述第二电平端的第二电压的控制下将第一信号输入端的电压与所述第一控制节点的电压拉齐；第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与第三信号输出端的电压拉齐；
第三阶段，所述第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压和所述第三节点电压的控制下将所述第一电平端的第一电压在所述第一信号输出端输出；所述第二输出模块在所述第一控制节点的电压和所述第三控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与所述第三信号输出端的电压拉齐；
第四阶段，复位模块在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐。
13.根据权利要求12所述的方法，其特征在于，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点,所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态；
在所述第二阶段，第一晶体管为导通状态，第二晶体管为导通状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为截止状态；
在所述第三阶段中的奇数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态；
在所述第三阶段中的偶数时间段，第一晶体管为截止状态，第二晶体管为导截止态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第三阶段中的第2n时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第四阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态。
14.根据权利要求12所述的方法，其特征在于，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为导截止态；
在所述第二阶段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的奇数时间段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的偶数时间段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的第2n时间段，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为截止状态，第十晶体管为导通状态；
在所述第四阶段，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为导通状态，第十晶体管为导通状态。
15.根据权利要求12所述的方法，其特征在于，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态；
在第二阶段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为导通状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为截止状态，第十二晶体管为截止状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的第2n时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第四阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态。
16.根据权利要求12所述的方法，其特征在于，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态；
在第二阶段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的偶数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的第2n时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第四阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态。
17.根据权利要求12所述的方法，其特征在于，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态；
在第二阶段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的偶数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段的第2n时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第四阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态。
18.根据权利要求12所述的方法，其特征在于，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态；
在第二阶段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的奇数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的偶数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为导通状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段的第2n时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第四阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态。
19.根据权利要求13-18任一项所述的方法，其特征在于，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
20.根据权利要求12-18任一项所述的方法，其特征在于，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
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