CN104282269A - 一种显示电路及其驱动方法和显示装置 - Google Patents

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Abstract

本发明的实施例公开一种显示电路及其驱动方法和显示装置，涉及显示器制造领域，能够降低显示电路的设计复杂度，有利于提高显示面板的像素密度。该显示电路包括像素单元、第一栅极驱动单元和第二栅极驱动单元；其中，所述第一栅极驱动单元用于向所述像素单元输入第一栅极扫描信号；所述第二栅极驱动单元用于向所述像素单元输入第二栅极扫描信号；所述像素单元用于在所述第一栅极扫描信号和所述第二栅极扫描信号的控制下同时进行阈值补偿和灰阶显示。本发明的实施例用于显示器制造。

Description

一种显示电路及其驱动方法和显示装置
技术领域
本发明涉及显示器制造领域，尤其涉及一种显示电路及其驱动方法和显示装置。
背景技术
由于有机发光二极管(英文：Organic Light-Emitting Diode，简称OLED)像素设计多采用电流控制型，因此整个面板内各像素单元的驱动晶体管的Vth(阈值电压)不均一，并且长期工作后产生的Vth偏移会降低面板显示的均匀性，因此通过Vth补偿像素设计来避免避免上述问题的发生。为了提高OLED显示面板的工艺集成度，同时降低成本，采用集成栅极驱动技术(英文：gate driver on array，简称GOA)是未来的发展趋势。但是OLED的Vth补偿像素设计需要外围栅极驱动电路与之相配合提供进行Vth补偿过程中的驱动信号，因此对栅极驱动电路提出了更高的要求。
现有技术以单纯具有Vth补偿功能的像素设计配合单脉冲的GOA电路设计为主，具有Vth补偿功能的像素设计，通常是在像素单元中通过开关逻辑器件组成的阈值补偿模块将数据线信号Vdata进行若干时序的信号转换实现像素Vth补偿，此外单脉冲的GOA电路除需要提供栅极驱动信号外，还必须能够提供与像素Vth补偿匹配的时序信号，Vth补偿功能和栅极驱动功能独立进行；因此显示电路的设计较为复杂，不利于显示面板的像素密度的提高。
发明内容
本发明的实施例提供一种显示电路及其驱动方法和显示装置，能够降低显示电路的设计复杂度，有利于提高显示面板的像素密度。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种显示电路，包括像素单元、第一栅极驱动单元和第二栅极驱动单元；
其中，所述第一栅极驱动单元用于向所述像素单元输入第一栅极扫描信号；
所述第二栅极驱动单元用于向所述像素单元输入第二栅极扫描信号；
所述像素单元用于在所述第一栅极扫描信号和所述第二栅极扫描信号的控制下同时进行阈值补偿和灰阶显示。
可选的，所述第一栅极驱动单元包括：至少三个GOA单元，每个所述GOA单元包括：信号输入端、输出端、复位端和闲置输出端；
其中，第1级GOA单元的信号输入端输入第一帧起始信号，第1级GOA单元的复位端连接第3级GOA单元的闲置输出端；
第2级GOA单元的信号输入端输入第二帧起始信号；
第2n级GOA单元的复位端连接第2n-1级GOA单元的闲置输出端和第2n+1级GOA单元的信号输入端；
第2n+1级GOA单元的复位端连接第2n+3级GOA单元的闲置输出端；
第2n+2级GOA单元的信号输入端连接第2n-2级GOA单元的闲置输出端；
所述第2n级GOA单元的输出端和第2n+1级GOA单元的输出端通过逻辑或单元向第n行像素单元输出所述第一栅极扫描信号，其中，n为正整数。
可选的，所述第二栅极驱动单元包括：至少三个GOA单元，每个所述GOA单元包括：信号输入端、输出端、复位端和闲置输出端；
其中，第1级GOA单元的信号输入端输入第三帧起始信号，第1级GOA单元的复位端连接第3级GOA单元的闲置输出端；
第2级GOA单元的信号输入端输入第四帧起始信号；
第2n级GOA单元的复位端连接第2n-1级GOA单元的闲置输出端和第2n+1级GOA单元的信号输入端；
第2n+1级GOA单元的复位端连接第2n+3级GOA单元的闲置输出端；
第2n+2级GOA单元的信号输入端连接第2n-2级GOA单元的闲置输出端；
所述第2n级GOA单元的输出端和第2n+1级GOA单元的输出端连接至逻辑或单元的输入端，所述逻辑或单元的输出端连接至逻辑反向单元的输入端，所述逻辑反向单元的输出端输出所述第二栅极扫描信号，其中，n为正整数。
可选的，所述第二栅极驱动单元包括：至少一对GOA单元，每个所述GOA单元包括：信号输入端、输出端、复位端和闲置输出端；
除第1级GOA单元和第2级GOA单元外，第m级GOA单元单元的信号输入端连接第m-2级GOA单元的闲置输出端；第m级GOA单元单元的复位端连接第m+1级GOA单元的闲置输出端；第m+1级GOA单元的信号输入端连接第m-1级GOA单元的闲置输出端；第m+1级GOA单元的信号复位端连接第m+3级GOA单元的闲置输出端；
第1级GOA单元的复位端连接第2级GOA单元的闲置输出端；第2级GOA单元的复位端连接第4级GOA单元的闲置输出端；
其中第1级GOA单元的信号输入端输入第五帧起始信号，第2级GOA单元的信号输入端输入第六帧起始信号；
第m级GOA单元的输入端通过逻辑反向单元向第(m+1)/2行像素单元输出所述第二栅极扫描信号，m为奇数。
可选的，所述GOA单元包括：上拉单元、下拉单元、复位单元、闲置输出单元和输出单元；
所述上拉单元连接信号输入端、第一电平端、第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点和第四节点；其中所述上拉单元用于在所述信号输入端、第一电平端、第一时钟信号端和第二时钟信号端的信号控制下将所述第一节点的电压与所述信号输入端拉齐，将所述第二节点的电压与所述信号输入端拉齐或将所述第二节点的电压与所述第四节点的电压拉齐，将所述第三节点的电压与所述第一电平端的电压拉齐，将所述第四节点的电压与所述第一时钟信号端的电压拉齐；
所述下拉单元连接第二电平端、第三电平端、所述闲置输出端、所述输出端、第一节点、第二节点、第三节点和第四节点；用于在所述第一节点的信号控制下将所述第三节点的电压与所述第二电平端拉齐，在所述第三节点的信号控制下将所述第一节点及所述第二节点的电压与所述第二电平端拉齐，在所述第三节点的信号控制下将所述重置输出端的电压与所述第二电平端拉齐，在所述第三节点的信号控制下将所述输出端的电压与所述第三电平端拉齐，在所述第三节点的信号控制下将所述第四节点的电压与所述第三电平端拉齐；
所述复位单元连接复位端，第二电平端、第一节点和第二节点；用于在所述复位端的信号控制下将所述第一节点及第二节点的电压与所述第二电平端拉齐；
所述闲置输出单元连接第一节点、第二时钟信号端和闲置输出端，用于在所述第一节点的控制下在所述闲置输出端输出所述第二时钟信号端的信号；
所述输出单元连接第一节点、第二时钟信号端和输出端，用于在所述第一节点的控制下在所述输出端输出所述第二时钟信号端的信号。
可选的，所述闲置输出单元包括：第一晶体管，所述第一晶体管的栅极连接第一节点，所述第一晶体管的源极连接第二时钟信号端，所述第一晶体管的漏极连接所述闲置输出端。
可选的，所述上拉单元包括：第四晶体管、第六晶体管、第七晶体管、第十一晶体管、第十四晶体管；
所述第四晶体管的栅极和源极连接第一电平端，所述第四晶体管的漏极连接第二节点；
所述第六晶体管的栅极和源极连接所述信号输入端，所述第六晶体管的漏极第二节点；
所述第七晶体管的栅极连接所述第一节点，所述第七晶体管的源极连接所述第二时钟信号端，所述第七晶体管的漏极连接第四节点；
所述第十一晶体管的栅极连接所述栅极连接所述闲置输出端，所述第十一晶体管的源极连接所述第二节点，所述第十一晶体管的漏极连接所述第四节点；
所述第十四晶体管的栅极连接第一时钟信号端，所述第十四晶体管的源极连接所述第二节点，所述第十四晶体管的漏极连接所述第一节点。
可选的，所述下拉单元包括：第二晶体管、第三晶体管、第五晶体管、第八晶体管、第十晶体管和第十三晶体管；
所述第二晶体管的栅极连接第三节点，所述第二晶体管的源极连接所述闲置输出端，所述第二晶体管的漏极连接第二电平端；
所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第三节点，所述第三晶体管的漏极连接所述第二电平端；
所述第五晶体管的栅极连接所述第三节点，所述第五晶体管的源极连接所述第一节点，所述第五晶体管的漏极连接所述第二节点；
所述第八晶体管的栅极连接所述第三节点，所述第八晶体管的源极连接所述第四节点，所述第八晶体管的漏极连接第三电平端；
所述第十晶体管的栅极连接所述第三节点，所述第十晶体管的源极连接所述输出端，所述第十晶体管的漏极连接所述第三电平端；
所述第十三晶体管的栅极连接所述第三节点，所述第十三晶体管的源极连接所述第二节点，所述第十三晶体管的漏极连接所述第二电平端。
可选的，所述复位单元包括：第十二晶体管和第十五晶体管，其中：
所述第十二晶体管的栅极连接所述复位端，所述第十二晶体管的源极连接所述第一节点，所述第十二晶体管的漏极连接所述第二节点；
所述第十五晶体管的栅极连接所述复位端，所述第十五晶体管的源极连接所述第二节点，所述第十五晶体管的漏极连接所述第二电平端。
可选的，所述输出单元包括第九晶体管，所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的源极连接所述第二时钟信号端，所述第九晶体管的漏极连接所述输出端。
可选的，所述第一帧起始信号为单脉冲信号，所述第二帧起始信号为多脉冲信号；
或者，所述第二帧起始信号为单脉冲信号，所述第二帧起始信号的脉冲宽度包含输入所述第一栅极驱动单元的时钟信号的至少两个时钟周期。
可选的，所述第三帧起始信号为单脉冲信号，所述第四帧起始信号为多脉冲信号；
或者，所述第四帧起始信号为单脉冲信号，所述第四帧起始信号的脉冲宽度包含输入所述第二栅极驱动单元的时钟信号的至少两个时钟周期。
可选的，所述第五帧起始信号为多脉冲信号，所述第六帧起始信号为单脉冲信号；
或者，所述第五帧起始信号为单脉冲信号，所述第五帧起始信号的脉冲宽度包含输入所述第一栅极驱动单元的时钟信号的至少两个时钟周期。
一方面，提供一种显示电路的驱动方法，
通过第一栅极驱动单元向像素单元输入第一栅极扫描信号；
通过第二栅极驱动单元向所述像素单元输入第二栅极扫描信号；
通过所述第一栅极扫描信号和所述第二栅极扫描信号控制所述像素单元同时进行阈值补偿和灰阶显示。
可选的，所述第一栅极扫描信号和所述第二栅极扫描信号为多脉冲信号。
可选的，所述第一栅极扫描信号为包含至少两种脉冲宽度的脉冲信号，和/或所述第二栅极扫描信号为包含至少两种脉冲宽度的脉冲信号。
一方面，提供一种显示装置，包括：上述任一的显示电路。
上述方案中，通过第一栅极驱动单元向像素单元输入第一栅极扫描信号；通过第二栅极驱动单元向所述像素单元输入第二栅极扫描信号；通过所述第一栅极扫描信号和所述第二栅极扫描信号控制所述像素单元同时进行阈值补偿和灰阶显示，由于像素单元的阈值补偿和灰阶显示可以同时在两个栅极驱动单元的信号控制下进行，因此能够降低显示电路的设计复杂度，有利于提高显示面板的像素密度，从而提高显示面板的分辨率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的实施例提供的一种显示电路的结构示意图；
图2为本发明的实施例提供的第一栅极驱动单元的结构示意图；
图3为本发明的实施例提供的第二栅极驱动单元的结构示意图；
图4为本发明的另一实施例提供的第二栅极驱动单元的结构示意图；
图5为本发明的实施例提供的一种GOA单元的结构示意图；
图6为本发明的另一实施例提供的一种GOA单元的结构示意图；
图7为本发明的实施例提供的一种时序信号状态图图一；
图8为本发明的实施例提供的一种时序信号状态图图二；
图9为本发明的实施例提供的一种时序信号状态图图三；
图10为本发明的实施例提供的一种时序信号状态图图四；
图11为本发明的实施例提供的一种显示电路的驱动方法流程示意图。
具体实施方式
下面结合附图对本发明实施例提供的图像放大方法及装置进行详细描述，其中用相同的附图标记指示本文中的相同元件。在下面的描述中，为便于解释，给出了大量具体细节，以便提供对一个或多个实施例的全面理解。然而，很明显，也可以不用这些具体细节来实现所述实施例。在其它例子中，以方框图形式示出公知结构和设备，以便于描述一个或多个实施例。
此外，本申请文件中描述的“A和/或B”表示三种选择：A，或者，B，或者，A和B。也即“和/或”即可以表示“和“的关系，也可以表示“或”的关系。
本发明所有实施例中采用的开关晶体管和驱动晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止；驱动晶体管包括P型和N型，其中P型驱动晶体管在栅极电压为低电平(栅极电压小于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态；其中N型驱动晶体管的栅极电压为高电平
(栅极电压大于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态。
参照图1所示，本发明的实施例提供一种显示电路，包括像素单元11、第一栅极驱动单元12和第二栅极驱动单元13；
其中，所述第一栅极驱动单元12用于向所述像素单元11输入第一栅极扫描信号；
所述第二栅极驱动单元13用于向所述像素单元11输入第二栅极扫描信号13；
所述像素单元11用于在所述第一栅极扫描信号和所述第二栅极扫描信号的控制下同时进行阈值补偿和灰阶显示。
其中，根据现有技术像素单元11为按照阵列形式排列，其中图1中还示意性的示出了提供数据线信号的源极驱动电路。其中像素单元11可以为任一具备Vth补偿功能的像素单元，其中该像素单元11至少通过两个栅极扫描信号控制工作时序。
上述方案中，通过第一栅极驱动单元向像素单元输入第一栅极扫描信号；通过第二栅极驱动单元向所述像素单元输入第二栅极扫描信号；通过所述第一栅极扫描信号和所述第二栅极扫描信号控制所述像素单元同时进行阈值补偿和灰阶显示，由于像素单元的阈值补偿和灰阶显示可以在两个栅极驱动单元的信号控制下同时进行，因此能够降低显示电路的设计复杂度，有利于提高显示面板的像素密度，从而提高显示面板的分辨率。
进一步的，参照图2所示，第一栅极驱动单元12包括：至少三个GOA单元，每个所述GOA单元包括：信号输入端INPUT、输出端OUT、复位端RESET和闲置输出端COUT；
其中，第1级GOA单元的信号输入端INPUT输入第一帧起始信号STV1，第1级GOA单元的复位端连接第3级GOA单元的闲置输出端COUT；
第2级GOA单元的信号输入端输入第二帧起始信号STV2；
第2n级GOA单元的复位端RESET连接第2n-1级GOA单元的闲置输出端COUT和第2n+1级GOA单元的信号输入端INPUT；
第2n+1级GOA单元的复位端RESET连接第2n+3级GOA单元的闲置输出端COUT；
第2n+2级GOA单元的信号输入端INPUT连接第2n-2级GOA单元的闲置输出端COUT；
所述第2n级GOA单元的输出端OUT和第2n+1级GOA单元的输出端OUT通过逻辑或单元OR向第n行像素单元输出所述第一栅极扫描信号，其中，n为正整数。
其中，可以理解的是，逻辑或单元OR能够将所述第2n级GOA单元的输出端OUT和第2n+1级GOA单元的输出端OUT的信号在时域上叠加输出。
进一步的，第二栅极驱动单元可以通过以下如图3或4提供的两种方式中的任一一种实现；具体的方式一：参照图3所示，所述第二栅极驱动单元13包括：至少三个GOA单元，每个所述GOA单元包括：信号输入端、输出端、复位端和闲置输出端；
其中，第1级GOA单元的信号输入端输入第三帧起始信号，第1级GOA单元的复位端连接第3级GOA单元的闲置输出端；
第2级GOA单元的信号输入端输入第四帧起始信号；
第2n级GOA单元的复位端连接第2n-1级GOA单元的闲置输出端和第2n+1级GOA单元的信号输入端；
第2n+1级GOA单元的复位端连接第2n+3级GOA单元的闲置输出端；
第2n+2级GOA单元的信号输入端连接第2n-2级GOA单元的闲置输出端；
所述第2n级GOA单元的输出端和第2n+1级GOA单元的输出端连接至逻辑或单元的输入端，所述逻辑或单元的输出端连接至逻辑反向单元的输入端，所述逻辑反向单元的输出端输出所述第二栅极扫描信号，其中，n为正整数。
其中，可以理解的是，逻辑反向单元NG能够将逻辑或单元OR的输入端的信号反相180°后输出。
具体的方式二：参照图4所示，所述第二栅极驱动单元13包括：至少一对GOA单元，每个所述GOA单元包括：信号输入端INPUT、输出端OUT、复位端RESET和闲置输出端COUT；
除第1级GOA单元和第2级GOA单元外，第m级GOA单元单元的信号输入端INPUT连接第m-2级GOA单元的闲置输出端COUT；第m级GOA单元单元的复位端RESET连接第m+1级GOA单元的闲置输出端COUT；第m+1级GOA单元的信号输入端INPUT连接第m-1级GOA单元的闲置输出端COUT；第m+1级GOA单元的信号复位端RESET连接第m+3级GOA单元的闲置输出端COUT；
第1级GOA单元的复位端RESET连接第2级GOA单元的闲置输出端COUT；第2级GOA单元的复位端RESET连接第4级GOA单元的闲置输出端COUT；
其中第1级GOA单元的信号输入端INPUT输入第五帧起始信号，第2级GOA单元的信号输入端INPUT输入第六帧起始信号；
第m级GOA单元的输出端通过逻辑反向单元NG向第(m+1)/2行像素单元输出所述第二栅极扫描信号，m为奇数。
其中，可以理解的是，逻辑反向单元NG能够将第m级GOA单元的输入端OUT的信号反相180°后输出。
其中可选的，参照图5所示上述的GOA单元包括：上拉单元41、下拉单元42、复位单元43、闲置输出单元44和输出单元45；
所述上拉单元41连接信号输入端INPUT、第一电平端V1、第一时钟信号端CLKA、第二时钟信号端CLKB、第一节点a、第二节点b、第三节点c和第四节点d；其中所述上拉单元41用于在所述信号输入端INPUT、第一电平端V1、第一时钟信号端CLKA和第二时钟信号端CLKB的信号控制下将所述第一节点a的电压与所述信号输入端INPUT拉齐，将所述第二节点b的电压与所述信号输入端INPUT拉齐或将所述第二节点b的电压与所述第四节点d的电压拉齐，将所述第三节点c的电压与所述第一电平端V1的电压拉齐，将所述第四节点d的电压与所述第一时钟信号端CLKA的电压拉齐；
所述下拉单元42连接第二电平端V2、第三电平端V3、所述闲置输出端COUT、所述输出端OUT、第一节点a、第二节点b、第三节点cc和第四节点dd；用于在所述第一节点a的信号控制下将所述第三节点c的电压与所述第二电平端V2拉齐，在所述第三节点c的信号控制下将所述第一节点a及所述第二节点b的电压与所述第二电平端V2拉齐，在所述第三节点c的信号控制下将所述重置输出端OUT的电压与所述第二电平端V2拉齐，在所述在所述第三节点c的信号控制下将所述输出端OUT的电压与所述第三电平端V3拉齐，在所述在所述第三节点c的信号控制下将所述第四节点d的电压与所述第三电平端V3拉齐；
所述复位单元43连接复位端RESET，第二电平端V2、第一节点a和第二节点b；用于在所述复位端RESET的信号控制下将所述第一节点a及第二节点b的电压与所述第二电平端V2拉齐；
所述闲置输出单元44连接第一节点a、第二时钟信号端CLKB，和闲置输出端COUT；用于在所述第一节点a的控制下在所述闲置输出端COUT输出所述第二时钟信号端CLKB的信号；
所述输出单元45连接第一节点a、第二时钟信号端CLKB，和输出端OUT；用于在所述第一节点a的控制下在所述输出端OUT输出所述第二时钟信号端CLKB的信号。
进一步的，参照图6所示，本发明的实施例提供了一种GOA单元的具体结构，其中，所述闲置输出单元包括：第一晶体管M1，所述第一晶体管M1的栅极连接第一节点a，所述第一晶体管M1的源极连接第二时钟信号端CLKB，所述第一晶体管M1的漏极连接所述闲置输出端COUT。
所述上拉单元包括：第四晶体管M4、第六晶体管M6、第七晶体管M7、第十一晶体管M11、第十四晶体管M14；
所述第四晶体管M4的栅极和源极连接第一电平端V1，所述第四晶体管M4的漏极连接第二节点b；
所述第六晶体管M6的栅极和源极连接所述信号输入端INPUT，所述第六晶体管M6的漏极第二节点b；
所述第七晶体管M7的栅极连接所述第一节点a，所述第七晶体管M7的源极连接所述第二时钟信号端CLKB，所述第七晶体管M7的漏极连接第四节点d；
所述第十一晶体管M11的栅极连接所述栅极连接所述闲置输出端COUT，所述第十一晶体管M11的源极连接所述第二节点b，所述第十一晶体管M11的漏极连接所述第四节点d；
所述第十四晶体管M14的栅极连接第一时钟信号端CLKA，所述第十四晶体管M14的源极连接所述第二节点b，所述第十四晶体管M14的漏极连接所述第一节点a。
所述下拉单元包括：第二晶体管M2、第三晶体管M3、第五晶体管M5、第八晶体管M8、第十晶体管M10和第十三晶体管M13；
所述第二晶体管M2的栅极连接第三节点c，所述第二晶体管M2的源极连接所述闲置输出端COUT，所述第二晶体管M2的漏极连接第二电平端V2；
所述第三晶体管M3的栅极连接所述第一节点a，所述第三晶体管M3的源极连接所述第三节点c，所述第三晶体管M3的漏极连接所述第二电平端V2；
所述第五晶体管M5的栅极连接所述第三节点c，所述第五晶体管M5的源极连接所述第一节点a，所述第五晶体管M5的漏极连接所述第二节点b；
所述第八晶体管M8的栅极连接所述第三节点c，所述第八晶体管M8的源极连接所述第四节点d，所述第八晶体管M8的漏极连接第三电平端V3；
所述第十晶体管M10的栅极连接所述第三节点c，所述第十晶体管M10的源极连接所述输出端OUT，所述第十晶体管M10的漏极连接所述第三电平端V3；
所述第十三晶体管M13的栅极连接所述第三节点c，所述第十三晶体管M13的源极连接所述第二节点b，所述第十三晶体管M13的漏极连接所述第二电平端V2。
所述复位单元包括：第十二晶体管M12和第十五晶体管M15，其中：
所述第十二晶体管M12的栅极连接所述复位端RESET，所述第十二晶体管M12的源极连接所述第一节点a，所述第十二晶体管M12的漏极连接所述第二节点b；
所述第十五晶体管M15的栅极连接所述复位端RESET，所述第十五晶体管M15的源极连接所述第二节点b，所述第十五晶体管M15的漏极连接所述第二电平端V2。
所述输出单元包括第九晶体管M9，所述第九晶体管M9的栅极连接所述第一节点a，所述第九晶体管M9的源极连接所述第二时钟信号端CLKB，所述第九晶体管M9的漏极连接所述输出端OUT。
进一步可选的，所述第一帧起始信号为单脉冲信号，所述第二帧起始信号为多脉冲信号；或者，所述第二帧起始信号为单脉冲信号，所述第二帧起始信号的脉冲宽度包含输入所述第一栅极驱动单元的时钟信号的至少两个时钟周期。所述第三帧起始信号为单脉冲信号，所述第四帧起始信号为多脉冲信号；或者，所述第四帧起始信号为单脉冲信号，所述第四帧起始信号的脉冲宽度包含输入所述第二栅极驱动单元的时钟信号的至少两个时钟周期。所述第五帧起始信号为多脉冲信号，所述第六帧起始信号为单脉冲信号；或者，所述第五帧起始信号为单脉冲信号，所述第五帧起始信号的脉冲宽度包含输入所述第一栅极驱动单元的时钟信号的至少两个时钟周期。
本发明的实施例应用的一种像素单元11，可以为现有技术中任一种具备Vth补偿功能的像素单元，并且像素单元11至少通过两个栅极扫描信号控制工作时序，这里不再提供像素单元11的具体电路结构。
参照如图7、8、9、10所示的时序信号图，对上述的显示电路的功能进行介绍，其中，上述GOA单元中各晶体管可以为N型开关晶体管，或P型开关晶体管，以下以N型开关晶体管为例进行说明，其中第一电平端V1的信号为高电平VGH，第二电平端V2的信号为第一低电平VGL1，第三电平端V3的信号为第二低电平VGL2；参照图2所示，对于第一栅极驱动单元12中的GOA单元，奇数级的GOA单元(如图2中的S/R2-0、S/R2-1)的第一时钟信号端CLKA输入第一时钟信号CLK1，第二时钟信号端CLKB输入第二时钟信号CLK2，第一级GOA单元的信号输入端INPUT输入第一帧起始信号STV1；其中CLK1和CLK2为一对反相的时钟信号，即CLK1和CLK2的相位差为180°，例如：CLK1和CLK2占空比相同(示例性的占空比均为50％)、频率相同、相位差为180°；其中两个相邻的奇数级的GOA单元中一个GOA单元的第一时钟信号端CLKA输入的时钟信号与另一个GOA单元的第一时钟信号端CLKA输入的时钟信号相位相反(即存在180°相位差)；偶数级的GOA单元(如图2中的S/R1-1、S/R1-2)中，GOA单元S/R1-2x的第一时钟信号端CLKA输入第三时钟信号CLK3、第二时钟信号端CLKB输入第四时钟信号CLK4，GOA单元S/R1-(2x-1)的第一时钟信号端CLKA输入第五时钟信号CLK5、第二时钟信号端CLKB输入第六时钟信号CLK6；第2级GOA单元(S/R1-1)的信号输入端INPUT输入第二帧起始信号STV2；CLK3和CLK4为一对反相的时钟信号，即CLK3和CLK4的相位差为180°，例如：CLK3和CLK4占空比相同(示例性的占空比均为50％)、频率相同、相位差为180°；CLK5和CLK6为一对反相的时钟信号，即CLK5和CLK6的相位差为180°，例如：CLK5和CLK6占空比相同(示例性的占空比均为50％)、频率相同、相位差为180°；CLK3与CLK5存在预设的相位差，示例性的，CLK3与CLK5存在90°或180°相位差，或者CLK5的脉冲上升沿比CLK3的脉冲的上升沿延迟四分之一周期或二分之一周期；其中，CLK3的频率与CLK1的频率不同，如：其中CLK3的频率大于CLK1的频率，即CLK3的脉冲宽度小于CLK1的脉冲宽度，CLK5的频率大于CLK1的频率，即CLK5的脉冲宽度小于CLK1的脉冲宽度；示例性的CLK3的脉冲宽度为CLK1的脉冲宽度的50％；CLK5的脉冲宽度为CLK1的脉冲宽度的50％。
其中，第一栅极驱动单元12中对于偶数级的GOA单元，在本级输出过程中，上拉单元41中的各个晶体管为导通状态，下拉单元42中的各个晶体管为截止状态；复位单元43中的各个晶体管为截止状态，输出单元45和闲置输出单元44中的各个晶体管的导通状态。参照图7所示，第2级GOA单元(S/R1-1)的输出端输出多脉冲信号，参照图8所示，提供一种多脉冲信号的具体实现方式，第二帧起始信号STV2为多脉冲信号；或者，如图9所示，通过调整第二帧起始信号STV2脉冲宽度，使得STV2的脉冲宽度包含输入所述第一栅极驱动单元的时钟信号CLK4的至少两个时钟周期，即在STV2的一个脉冲宽度的时长中，CLK4包含四个脉冲信号；针对图9，如果各晶体管为高电平导通，在STV2的一个高电平脉冲的时间周期内，CLK4为高电平时，输出单元能够将CLK4的信号作为第2级GOA单元(S/R1-1)的输出信号，由于在STV2的一个脉冲宽度的时长中，CLK4包含四个脉冲信号，因此第2级GOA单元(S/R1-1)的输出端输出的信号为包含4个脉冲的多脉冲信号，对于之后的第2n级GOA单元因为2n-2级的GOA单元的COUT端输出的为多脉冲信号，因此第2n级GOA单元的信号输入端INPUT也为多脉冲信号(即进位信号也为多脉冲信号)，因此第2n级GOA单元的输出端OUT也得到多脉冲信号的输出。
在本级非输出过程中，上拉单元41中的各个晶体管为截止状态，下拉单元42中的各个晶体管为导通状态；复位单元43中的各个晶体管为导通状态，输出单元45和闲置输出单元44中的各个晶体管的截止状态；此时输出单元45的OUT端不输出，闲置输出单元44的COUT端也不输出。
第一栅极驱动单元12中对于奇数级的GOA单元，在本级输出过程中，上拉单元41中的各个晶体管为导通状态，下拉单元42中的各个晶体管为截止状态；复位单元43中的各个晶体管为截止状态，输出单元45和闲置输出单元44中的各个晶体管的导通状态；示例性的，参照图7所示，第3级GOA单元(S/R2-1)的输出端输出单脉冲信号，因此第一栅极驱动单元12中奇数级的GOA单元序列均输出单脉冲信号，其为常规方式本发明的实施例不在结合STV1及CLK1和CLK2的时序附图进行详述。在本级非输出过程中，上拉单元41中的各个晶体管为截止状态，下拉单元42中的各个晶体管为导通状态；复位单元43中的各个晶体管为导通状态，输出单元45和闲置输出单元44中的各个晶体管的截止状态；此时输出单元45的OUT端不输出，闲置输出单元44的COUT端也不输出。
第2n级的GOA单元的输出信号和第2n+1级的GOA单元的输出信号通过逻辑或单元OR进行叠加输出，得到第n行像素单元的栅极驱动信号Gata1(n)，如图7所示，将第2级GOA单元(S/R1-1)的输出端输出的包含四个脉冲的多脉冲信号与第3级GOA单元(S/R2-1)的输出端输出单脉冲信号叠加输出得到Gata1，由于CLK3的脉冲宽度小于CLK1的脉冲宽度，CLK5的脉冲宽度小于CLK1的脉冲宽度，因此Gata1包含一个宽脉冲信号和至少一个波形固定的窄脉冲信号，其中图6-10中Gata1包含一个宽脉冲信号和四个波形固定的窄脉冲信号只是一种示例，本发明的实施例中不限于其他形式的组合。
对于图3所示的第二栅极驱动单元13的工作原理，由于相对于图2所示的第一栅极驱动单元12，图3所示的第二栅极驱动单元13中仅增加了逻辑反向单元，因此仅是将图2所示的第一栅极驱动单元12输出的第一栅极扫描信号反相180°后用作第二栅极扫描信号，其中两个帧起始信号中，第五帧起始信号STV5类似于第三帧起始信号STV3，第六帧起始信号STV6类似于第四帧起始信号STV4，具体原理这里不再赘述。
对于图4所示的第二栅极驱动单元13中的GOA单元，奇数级的GOA单元的第一时钟信号端CLKA输入第七时钟信号CLK7，第二时钟信号端CLKB输入第八时钟信号CLK8，第1级GOA单元的信号输入端INPUT输入第五帧起始信号STV5；其中CLK7和CLK8为一对反相的时钟信号，即CLK7和CLK8的相位差为180°，例如：CLK7和CLK8占空比相同(示例性的占空比均为50％)、频率相同、相位差为180°；其中两个相邻的奇数级的GOA单元中一个GOA单元的第一时钟信号端CLKA输入的时钟信号与另一个GOA单元的第一时钟信号端CLKA输入的时钟信号相位相反(即存在180°相位差)；偶数级的GOA单元的第一时钟信号端CLKA输入第九时钟信号CLK9、第二时钟信号端CLKB输入第十时钟信号CLK10，第2级GOA单元的信号输入端INPUT输入第六帧起始信号STV6；其中CLK9和CLK10为一对反相的时钟信号，即CLK9和CLK10的相位差为180°，例如：CLK9和CLK10占空比相同(示例性的占空比均为50％)、频率相同、相位差为180°，其中两个相邻的偶数级的GOA单元中一个GOA单元的第一时钟信号端CLKA输入的时钟信号与另一个GOA单元的第一时钟信号端CLKA输入的时钟信号相位相反(即存在180°相位差)；
其中，参照图10所示，第二栅极驱动单元13中对于奇数级的GOA单元，在本级输出过程中，上拉单元41中的各个晶体管为导通状态，下拉单元42中的各个晶体管为截止状态；复位单元43中的各个晶体管为截止状态，输出单元45和闲置输出单元44中的各个晶体管的导通状态；类似于第一栅极驱动单元12中的偶数级的GOA单元，第二栅极驱动单元13中的奇数级GOA单元输出多脉冲信号，通过逻辑反相单元NG进行180°反相处理后作为第(m+1)/2行像素单元的栅极驱动信号Gata2，其中m为奇数。在本级非输出过程中，上拉单元41中的各个晶体管为截止状态，下拉单元42中的各个晶体管为导通状态；复位单元43中的各个晶体管为导通状态，输出单元45和闲置输出单元44中的各个晶体管的截止状态；此时输出单元45的OUT端不输出，闲置输出单元44的COUT端也不输出。
第二栅极驱动单元13中对于偶数级的GOA单元，在本级输出过程中，上拉单元41中的各个晶体管为导通状态，下拉单元42中的各个晶体管为截止状态；复位单元43中的各个晶体管为截止状态，输出单元45和闲置输出单元44中的各个晶体管的导通状态；第二栅极驱动单元13中的偶数级的GOA单元进通过COUT端为相邻的上一级偶数级的GOA单元提供复位端RESET输入的复位信号，该复位信号可以为单脉冲信号，第3级GOA单元(S/R2-1)，类似于第一栅极驱动单元12中的奇数级的GOA单元，这里不再赘述。在本级非输出过程中，上拉单元41中的各个晶体管为截止状态，下拉单元42中的各个晶体管为导通状态；复位单元43中的各个晶体管为导通状态，输出单元45和闲置输出单元44中的各个晶体管的截止状态；此时输出单元45的OUT端不输出，闲置输出单元44的COUT端也不输出。
当然上述图7、8、9、10提供的第一栅极驱动单元12生成的第一栅极驱动信号和第二栅极驱动单元13生成的第二栅极驱动信号的时序状态只是一种可能的实现形式，在调整输入GOA单元的时钟信号和帧起始信号时还能产生其他时序状态的第一栅极驱动信号和第二栅极驱动信号输出，这里不做具体限定。
参照图11所示，本发明的实施例提供一种显示电路的驱动方法，包括如下步骤：
101、通过第一栅极驱动单元向像素单元输入第一栅极扫描信号；
102、通过第二栅极驱动单元向所述像素单元输入第二栅极扫描信号；
103、通过所述第一栅极扫描信号和所述第二栅极扫描信号控制所述像素单元同时进行阈值补偿和灰阶显示。
可选的，所述第一栅极扫描信号和所述第二栅极扫描信号为多脉冲信号。可选的，所述第一栅极扫描信号为包含至少两种脉冲宽度的脉冲信号，和/或所述第二栅极扫描信号为包含至少两种脉冲宽度的脉冲信号。
上述方案中，通过第一栅极驱动单元向像素单元输入第一栅极扫描信号；通过第二栅极驱动单元向所述像素单元输入第二栅极扫描信号；通过所述第一栅极扫描信号和所述第二栅极扫描信号控制所述像素单元同时进行阈值补偿和灰阶显示，由于像素单元的阈值补偿和灰阶显示可以在两个栅极驱动单元的信号控制下同时进行，因此能够降低显示电路的设计复杂度，有利于提高显示面板的像素密度，从而提高显示面板的分辨率。
本发明的实施例提供一种显示装置，包括：上述的任一显示电路。其中，显示电路，包括像素单元、第一栅极驱动单元和第二栅极驱动单元。该显示装置可以为电子纸、手机、电视、数码相框等等显示设备。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (17)

1.一种显示电路，其特征在于，包括像素单元、第一栅极驱动单元和第二栅极驱动单元；
其中，所述第一栅极驱动单元用于向所述像素单元输入第一栅极扫描信号；
所述第二栅极驱动单元用于向所述像素单元输入第二栅极扫描信号；
所述像素单元用于在所述第一栅极扫描信号和所述第二栅极扫描信号的控制下同时进行阈值补偿和灰阶显示。
2.根据权利要求1所述的显示电路，其特征在于，所述第一栅极驱动单元包括：至少三个GOA单元，每个所述GOA单元包括：信号输入端、输出端、复位端和闲置输出端；
其中，第1级GOA单元的信号输入端输入第一帧起始信号，第1级GOA单元的复位端连接第3级GOA单元的闲置输出端；
第2级GOA单元的信号输入端输入第二帧起始信号；
第2n级GOA单元的复位端连接第2n-1级GOA单元的闲置输出端和第2n+1级GOA单元的信号输入端；
第2n+1级GOA单元的复位端连接第2n+3级GOA单元的闲置输出端；
第2n+2级GOA单元的信号输入端连接第2n-2级GOA单元的闲置输出端；
所述第2n级GOA单元的输出端和第2n+1级GOA单元的输出端通过逻辑或单元向第n行像素单元输出所述第一栅极扫描信号，其中，n为正整数。
3.根据权利要求1所述的显示电路，其特征在于，所述第二栅极驱动单元包括：至少三个GOA单元，每个所述GOA单元包括：信号输入端、输出端、复位端和闲置输出端；
其中，第1级GOA单元的信号输入端输入第三帧起始信号，第1级GOA单元的复位端连接第3级GOA单元的闲置输出端；
第2级GOA单元的信号输入端输入第四帧起始信号；
第2n级GOA单元的复位端连接第2n-1级GOA单元的闲置输出端和第2n+1级GOA单元的信号输入端；
第2n+1级GOA单元的复位端连接第2n+3级GOA单元的闲置输出端；
第2n+2级GOA单元的信号输入端连接第2n-2级GOA单元的闲置输出端；
所述第2n级GOA单元的输出端和第2n+1级GOA单元的输出端连接至逻辑或单元的输入端，所述逻辑或单元的输出端连接至逻辑反向单元的输入端，所述逻辑反向单元的输出端输出所述第二栅极扫描信号，其中，n为正整数。
4.根据权利要求1所述的显示电路，其特征在于，所述第二栅极驱动单元包括：至少两个GOA单元，每个所述GOA单元包括：信号输入端、输出端、复位端和闲置输出端；
除第1级GOA单元和第2级GOA单元外，第m级GOA单元单元的信号输入端连接第m-2级GOA单元的闲置输出端；第m级GOA单元单元的复位端连接第m+1级GOA单元的闲置输出端；第m+1级GOA单元的信号输入端连接第m-1级GOA单元的闲置输出端；第m+1级GOA单元的信号复位端连接第m+3级GOA单元的闲置输出端；
第1级GOA单元的复位端连接第2级GOA单元的闲置输出端；第2级GOA单元的复位端连接第4级GOA单元的闲置输出端；
其中第1级GOA单元的信号输入端输入第五帧起始信号，第2级GOA单元的信号输入端输入第六帧起始信号；
第m级GOA单元的输出端通过逻辑反向单元向第(m+1)/2行像素单元输出所述第二栅极扫描信号，m为奇数。
5.根据权利要求2-4任一项所述的显示电路，其特征在于，所述GOA单元包括：上拉单元、下拉单元、复位单元、闲置输出单元和输出单元；
所述上拉单元连接信号输入端、第一电平端、第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点和第四节点；其中所述上拉单元用于在所述信号输入端、第一电平端、第一时钟信号端和第二时钟信号端的信号控制下将所述第一节点的电压与所述信号输入端拉齐，将所述第二节点的电压与所述信号输入端拉齐或将所述第二节点的电压与所述第四节点的电压拉齐，将所述第三节点的电压与所述第一电平端的电压拉齐，将所述第四节点的电压与所述第一时钟信号端的电压拉齐；
所述下拉单元连接第二电平端、第三电平端、所述闲置输出端、所述输出端、第一节点、第二节点、第三节点和第四节点；用于在所述第一节点的信号控制下将所述第三节点的电压与所述第二电平端拉齐，在所述第三节点的信号控制下将所述第一节点及所述第二节点的电压与所述第二电平端拉齐，在所述第三节点的信号控制下将所述重置输出端的电压与所述第二电平端拉齐，在所述第三节点的信号控制下将所述输出端的电压与所述第三电平端拉齐，在所述第三节点的信号控制下将所述第四节点的电压与所述第三电平端拉齐；
所述复位单元连接复位端，第二电平端、第一节点和第二节点，用于在所述复位端的信号控制下将所述第一节点及第二节点的电压与所述第二电平端拉齐；
所述闲置输出单元连接第一节点、第二时钟信号端和闲置输出端；用于在所述第一节点的控制下在所述闲置输出端输出所述第二时钟信号端的信号；
所述输出单元连接第一节点、第二时钟信号端和输出端，用于在所述第一节点的控制下在所述输出端输出所述第二时钟信号端的信号。
6.根据权利要求5所述的显示电路，其特征在于，所述闲置输出单元包括：第一晶体管，所述第一晶体管的栅极连接第一节点，所述第一晶体管的源极连接第二时钟信号端，所述第一晶体管的漏极连接所述闲置输出端。
7.根据权利要求5所述的显示电路，其特征在于，所述上拉单元包括：第四晶体管、第六晶体管、第七晶体管、第十一晶体管、第十四晶体管；
所述第四晶体管的栅极和源极连接第一电平端，所述第四晶体管的漏极连接第二节点；
所述第六晶体管的栅极和源极连接所述信号输入端，所述第六晶体管的漏极第二节点；
所述第七晶体管的栅极连接所述第一节点，所述第七晶体管的源极连接所述第二时钟信号端，所述第七晶体管的漏极连接第四节点；
所述第十一晶体管的栅极连接所述栅极连接所述闲置输出端，所述第十一晶体管的源极连接所述第二节点，所述第十一晶体管的漏极连接所述第四节点；
所述第十四晶体管的栅极连接第一时钟信号端，所述第十四晶体管的源极连接所述第二节点，所述第十四晶体管的漏极连接所述第一节点。
8.根据权利要求5所述的显示电路，其特征在于，所述下拉单元包括：第二晶体管、第三晶体管、第五晶体管、第八晶体管、第十晶体管和第十三晶体管；
所述第二晶体管的栅极连接第三节点，所述第二晶体管的源极连接所述闲置输出端，所述第二晶体管的漏极连接第二电平端；
所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第三节点，所述第三晶体管的漏极连接所述第二电平端；
所述第五晶体管的栅极连接所述第三节点，所述第五晶体管的源极连接所述第一节点，所述第五晶体管的漏极连接所述第二节点；
所述第八晶体管的栅极连接所述第三节点，所述第八晶体管的源极连接所述第四节点，所述第八晶体管的漏极连接第三电平端；
所述第十晶体管的栅极连接所述第三节点，所述第十晶体管的源极连接所述输出端，所述第十晶体管的漏极连接所述第三电平端；
所述第十三晶体管的栅极连接所述第三节点，所述第十三晶体管的源极连接所述第二节点，所述第十三晶体管的漏极连接所述第二电平端。
9.根据权利要求5所述的显示电路，其特征在于，所述复位单元包括：第十二晶体管和第十五晶体管，其中：
所述第十二晶体管的栅极连接所述复位端，所述第十二晶体管的源极连接所述第一节点，所述第十二晶体管的漏极连接所述第二节点；
所述第十五晶体管的栅极连接所述复位端，所述第十五晶体管的源极连接所述第二节点，所述第十五晶体管的漏极连接所述第二电平端。
10.根据权利要求5所述的显示电路，其特征在于，所述输出单元包括第九晶体管，所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的源极连接所述第二时钟信号端，所述第九晶体管的漏极连接所述输出端。
11.根据权利要求2所述的显示电路，其特征在于，所述第一帧起始信号为单脉冲信号，所述第二帧起始信号为多脉冲信号；
或者，所述第二帧起始信号为单脉冲信号，所述第二帧起始信号的脉冲宽度包含输入所述第一栅极驱动单元的时钟信号的至少两个时钟周期。
12.根据权利要求3所述的显示电路，其特征在于，所述第三帧起始信号为单脉冲信号，所述第四帧起始信号为多脉冲信号；
或者，所述第四帧起始信号为单脉冲信号，所述第四帧起始信号的脉冲宽度包含输入所述第二栅极驱动单元的时钟信号的至少两个时钟周期。
13.根据权利要求4所述的显示电路，其特征在于，所述第五帧起始信号为多脉冲信号，所述第六帧起始信号为单脉冲信号；
或者，所述第五帧起始信号为单脉冲信号，所述第五帧起始信号的脉冲宽度包含输入所述第一栅极驱动单元的时钟信号的至少两个时钟周期。
14.一种显示电路的驱动方法，其特征在于，
通过第一栅极驱动单元向像素单元输入第一栅极扫描信号；
通过第二栅极驱动单元向所述像素单元输入第二栅极扫描信号；
通过所述第一栅极扫描信号和所述第二栅极扫描信号控制所述像素单元同时进行阈值补偿和灰阶显示。
15.根据权利要求14所述的方法，其特征在于，所述第一栅极扫描信号和所述第二栅极扫描信号为多脉冲信号。
16.根据权利要求14所述的方法，其特征在于，所述第一栅极扫描信号为包含至少两种脉冲宽度的脉冲信号，和/或所述第二栅极扫描信号为包含至少两种脉冲宽度的脉冲信号。
17.一种显示装置，其特征在于，包括：权利要求1-13任一项所述的显示电路。
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