KR0158644B1 - 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로 - Google Patents

인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로 Download PDF

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Abstract

이 발명은 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로에 관한 것으로, 제어기의 출력 인에이블 제어신호와 출력레지스터의 데이타 출력신호를 입력받아 관통전류 없이 데이타를 전달하기 위한 데이터 전달부와; 출력 인에이블 제어신호가 하이일 경우 마이크로 프로세서 유닛으로부터 데이타를 입력받기 위한 데이타 입력부로 구성되어, 관통전류가 생기지 않도록 하여 전류소모를 없애는 것을 동작상의 특징으로 하는 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로에 관한 것이다.

Description

인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로
제1도는 종래의 풀업 회로의 구성도이다.
제2도는 종래의 풀업/풀다운 회로의 데이타 출력시의 각 신호의 파형도이다.
제3도는 종래의 풀업/풀다운 회로의 데이타 입력시의 각 신호의 파형도이다.
제4도는 종래의 풀다운 회로의 구성도이다.
제5도는 이 발명의 실시예에 따른 인에이블을 가진 풀업 양방향 데이타 입출력단회로의 구성도이다.
제6도는 이 발명의 실시예에 따른 인에이블을 가진 풀다운 양방향 데이타 입출력단회로의 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
37 : 데이타 출력부 38 : 데이타 입력부
21 : 인버터 22 : 낸드 게이트
23 : 제1피모스 트랜지스터 24 : 제2피모스 트랜지스터
25 : 노아 게이트 26 : 제1엔모스 트랜지스터
28 : 입력버퍼
이 발명은 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로에 관한 것으로서, 더 상세히 말하자면, 휴대용 표시장치용 액정표시장치 제어기에서 마이크로 프로세서나 외부장치로의 데이타 입출력시 풀업/풀다운(Pull-up/Pull down) 트랜지스터를 사용할 경우에 필요없는 관통전류의 소모를 없앤 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로에 관한 것이다.
화상정보시대에 있어서, 정보전달의 최대 담당자인 표시장치에 많은 기대가 모아지고 있으며 이로 인해 지금까지의 음극선관(Cathode Ray Tube, CRT)을 대신한 각종 평면표시장치가 개발되어 급속히 보급되기 시작하고 있다. 그중에서도 액정표시장치(Liquid Crystal Display, LCD)는 극도로 경량으로 박형, 저가 저소비 전력 구동으로 집적회로와의 정합성이 좋은 점등의 특징을 가져 랩 톱 컴퓨터나 포켓 컴퓨터의 표시외에 차량적재용, 칼라 텔레비젼 화상용으로서 그 용도를 확대하고 있다.
상기한 액정표시장치를 이용한 휴대용 기기 등에서는 전류의 소모를 줄이는 것은 중요한 문제이다.
휴대용 표시장치용 액정표시장치 제어기에서는 마이크로 프로세서나 외부장치로의 데이타 입, 출력시 풀업 또는 풀다운 회로를 사용하고 있다.
종래에는 액정표시장치 제어기의 입력포트 측에 풀업/풀다운용 피모스/엔모스 트랜지스터를 연결하여 단순히 출력 디스에이블일 때의 입력레벨을 하이나 로우로 유지하는 효과만을 이용하였다.
그러나 이러한 종래의 풀업/풀다운 회로구조에서는 필요없는 관통전류가 발생하여 전류를 소모하는 단점이 있다.
이하, 첨부된 도면을 참조로 하여 종래의 기술에 관하여 설명하기로 한다.
제1도는 종래의 풀업 회로의 구성도이다.
제1도에 도시되어 있듯이, 종래의 풀업회로의 구성은, 제어기(1)의 출력 인에이블 제어신호(OEB)를 입력받아 반전을 하기 위한 인버터(11)와; 상기 인버터(11)의 출력신호와 출력레지스터(10)의 데이타 출력신호(DO)를 입력받아 부정논리곱 연산을 하기 위한 낸드 게이트(12)와; 제어기(1)의 출력 인에이블 제어신호(OEB)와 출력레지스터(10)의 출력신호(DO)를 입력받아 부정논리합 연산을 하기 위한 노아 게이트(15)와; 상기 낸드 게이트(12)의 출력신호를 게이트 단자로 입력받아 스위치 기능을 하기 위한 제1피모스 트랜지스터(13)와; 상기 노아 게이트(15)의 출력신호를 게이트 단자로 입력받고, 상기 제1피모스 트랜지스터(13)의 드레인단자에 드레인 단자가 연결되며, 스위치 기능을 하는 제1엔모스 트랜지스터(16)와; 상기 제1피모스 트랜지스터(13)의 드레인단자와 상기 제1엔모스 트랜지스터(16)의 드레인단자가 연결되는 중간 지점에 드레인단자가 연결되어 있는 제2피모스 트랜지스터(14)와; 상기 제1피모스 트랜지스터(13)의 드레인단자와 상기 제1엔모스 트랜지스터(16)의 드레인단자가 연결되는 중간 지점에 연결되어 데이타를 입력받기 위한 입력버퍼(18)와; 상기 제1피모스 트랜지스터(13)의 드레인단자와 상기 제1엔모스 트랜지스터(16)의 드레인단자가 연결되는 중간 지점에서 외부기기로의 데이타 입출력을 위한 입출력 포트(5)로 이루어진다.
상기 구성에 의한 종래의 풀업회로의 동작은 다음과 같다.
먼저 사용자에 의해 전원이 인가되면, 종래의 풀업회로의 동작이 시작된다.
동작이 시작된 후, 사용자가 데이타를 출력하고자 선택 스위치를 누르거나 키보드를 조작하게 되며, 제어기(1)의 제어에 의해 출력인에이블 제어신호 로우인에이블(OEB)이 발생한다. 이때의 파형이 제2도에 도시되어 있다.
그러면, 인버터(11)의 출력신호는 하이신호가 되고, 제2도에 도시한 바와 같은 출력레지스터(10)의 데이타 출력(DO)이 낸드 게이트(12)와 노아 게이트(15)로 입력된다.
만약 데이타 출력(D0)이 하이신호이면, 낸드 게이트(12)와 노아 게이트(15)의 출력신호가 로우신호로 되며, 이 신호가 제1피모스 트랜지스터(13) 및 제1엔모스 트랜지스터(16)에 입력된다.
그러면, 제1피모스 트랜지스터(13)는 온상태가 되고, 제1엔모스 트랜지스터(16)는 오프상태가 되어, 데이타 입출력 포트(5)로 하이신호가 출력된다. 이때의 출력신호의 파형을 제2도에 도시하였다.
이 신호는 마이크로 프로세서 유닛(2)의 데이타 입출력 포트(6)를 통해 입력된다.
또한, 제2도에 도시한 바와 같은 데이타 출력(DO)이 로우신호이면, 낸드 게이트(12)와 노아 게이트(15)의 출력신호가 하이신호로 되며, 이 신호가 제1피모스 트랜지스터(13) 및 제1엔모스 트랜지스터(16)에 입력된다.
그러면, 제1피모스 트랜지스터(13)는 오프상태가 되고, 제1엔모스는 온상태가 되어, 데이타 입출력 포트(5)로 로우신호가 출력된다. 이때의 파형을 제2도에 도시하였다.
이 신호는 마이크로 프로세서 유닛(2)의 입출력 포트(6)를 통해 입력된다.
이 경우에 풀업 피모스 트랜지스터인 제2피모스 트랜지스터(14)는 항상 온상태이므로 제1도에 도시한 바와 같은 관통전류의 경로가 형성되어 전류소모가 있게 된다.
다음, 제어기(1)가 마이크로 프로세서 유닛(2)으로부터 데이타를 입력받은 과정은 다음과 같다.
먼저 제어기(1)의 출력인에이블신호(OEB)가 하이신호로 된다. 이때의 파형이 제3도에 도시되어 있다.
그러면, 인버터(11)의 출력신호는 로우신호가 되고, 따라서 낸드 게이트(12)의 출력신호는 하이신호이고, 노아 게이트(15)의 출력신호는 로우신호가 된다.
이 신호가 각각 제1피모스 트랜지스터(13) 및 제1엔모스 트랜지스터(15)에 입력된다.
그러면, 제1피모스 트랜지스터(13)는 오프상태가 되고, 제1엔모스도 오프상태가 되어, 데이타 입출력 포트(5)로의 출력 신호전달이 이루어지지 않는다.
이때 마이크로 프로세서 유닛(2)의 출력신호가 입출력 포트(6,5)를 통해 입력레지스터(17)의 데이타 입력단자(DI)로 데이타 입력버퍼(18)를 통해 입력된다. 이때의 출력신호의 파형을 제3도에 도시하였다.
상기한 과정에서 설명하였듯이, 종래의 풀업회로는 데이타를 출력할 경우에 데이타의 출력신호(DO)가 로우신호시에 관통전류가 발생하는 단점이 있다.
다음, 종래의 풀다운 회로에 관하여 설명하기로 한다.
제4도는 종래의 풀다운 회로의 구성도이다.
제4도에 도시되어 있듯이, 종래의 풀다운회로의 구성은, 제어기(1)의 출력 인에이블 제어신호(OEB)를 입력받아 반전을 하기 위한 인버터(11)와; 상기 인버터(11)의 출력신호와 출력레지스터(10)의 데이타 출력신호(DO)를 입력받아 부정논리곱 연산을 하기 위한 낸드 게이트(12)와; 제어기(1)의 출력 인에이블 제어신호(OEB)와 출력레지스터(10)의 출력신호(DO)를 입력받아 부정논리합 연산을 하기 위한 노아 게이트(15)와; 상기 낸드 게이트(12)의 출력신호를 게이트 단자로 입력받아 스위치 기능을 하기 위한 제1피모스 트랜지스터(13)와; 상기 노아 게이트(15)의 출력신호를 게이트 단자로 입력받고, 상기 제1피모스 트랜지스터(13)의 드레인단자에 드레인 단자가 연결되며, 스위치 기능을 하는 제1엔모스 트랜지스터(16)와; 상기 제1피모스 트랜지스터(13)의 드레인단자와 상기 제1엔모스 트랜지스터(16)의 드레인단자가 연결되는 중간 지점에 드레인단자가 연결되어 있는 제2엔모스 트랜지스터(19)와; 상기 제1피모스 트랜지스터(13)의 드레인단자와 상기 제1엔모스 트랜지스터(16)의 드레인단자가 연결되는 중간 지점에 연결되어 데이타를 입력받기 위한 입력 버퍼(18)와; 상기 제1피모스 트랜지스터(13)의 드레인단자와 상기 제1엔모스 트랜지스터(16)의 드레인단자가 연결되는 중간 지점에 드레인단자가 연결되어 데이타를 출력하기 위한 입출력 포트(5)로 이루어진다.
상기 구성에 의한 종래의 풀다운회로의 동작은 다음과 같다.
먼저 사용자에 의해 전원이 인가되면, 종래의 풀다운회로의 동작이 시작된다.
동작이 시작된 후, 사용자가 데이타를 출력하고자 선택 스위치를 누르거나 키보드를 조작하게 되면, 제어기(1)의 제어에 의해 출력인에이블 제어신호(OEB)가 발생한다. 이때의 파형이 제2도에 도시되어 있다.
그러면, 인버터(11)의 출력신호는 하이신호가 되고, 제2도에 도시한 바와 같은 출력레지스터(10)의 데이타 출력(DO)이 낸드 게이트(12)와 노아 게이트(15)로 입력된다.
만약 데이타 출력(DO)이 하이신호이면, 낸드 게이트(12)와 노아 게이트(15)의 출력신호가 로우신호로 되며, 이 신호가 제1피모스 트랜지스터(13) 및 제1엔모스 트랜지스터(16)에 입력된다.
그러면, 제1피모스 트랜지스터(13)는 온상태가 되고, 제1엔모스는 오프상태가 되어, 데이타 입출력 포트(5)로 하이신호가 출력된다. 이때의 출력신호의 파형을 제2도에 도시하였다.
이 경우에 풀다운 피모스 트랜지스터인 제2엔모스 트랜지스터(19)는 항상 온상태이므로 제4도에 도시한 바와 같은 관통전류의 경로가 형성되어 전류소모가 있게 된다.
상기 신호는 마이크로 프로세서 유닛(2)의 입출력 포트(6)를 통해 입력된다.
또한, 제2도에 도시한 바와 같은 데이타 출력(DO)이 로우신호이면, 낸드 게이트(12)와 노아 게이트(15)의 출력신호가 하이신호로 되며, 이 신호가 제1피모스 트랜지스터(13) 및 제1엔모스 트래지스터(16)에 입력된다.
그러면, 제1피모스 트랜지스터(13)는 오프상태가 되고, 제1엔모스는 온상태가 되어, 데이타 입출력 포트(5)로 로우신호가 출력된다. 이때의 파형을 제2도에 도시하였다.
이 신호는 마이크로 프로세서 유닛(2)의 입출력 포트(6)를 통해 입력된다.
다음, 제어기(1)가 마이크로 프로세서 유닛(2)으로부터 데이타를 입력받은 과정은 다음과 같다.
먼저 제어기(1)의 출력인에이블신호(OEB)가 하이신호로 된다. 이때의 파형이 제3도에 도시되어 있다. 그러면, 인버터(11)의 출력신호는 로우신호가 되고, 따라서 낸드 게이트(12)의 출력신호는 하이신호이고, 노아 게이트(15)의 출력신호는 로우신호가 된다.
이 신호가 각각 제1피모스 트랜지스터(13) 및 제1엔모스 트랜지스터(16)에 입력된다.
그러면, 제1피모스 트랜지스터(13)는 오프상태가 되고, 제1엔모스도 오프상태가 되어, 데이타 입출력 포트(5)로의 신호전달이 이루어지지 않는다.
이때 마이크로 프로세서 유닛(2)의 출력신호가 입출력 포트(6,5)를 통해 입력레지스터(17)의 데이타 입력단자(DI)로 데이타 입력버퍼(18)를 통해 입력된다. 이때의 출력신호의 파형을 제3도에 도시하였다.
상기한 과정에서 설명하였듯이, 종래의 풀다운회로는 데이타를 출력할 경우에 데이타의 출력신호(DO)가 하이신호시에 관통전류가 발생하는 단점이 있다.
상기한 풀업 및 풀다운 회로의 구부은 제1도 및 제4도에서 알 수가 있듯이, 인가 전원의 구분에 따른 것이며 역할은 같다.
그러므로 본 발명의 목적은 종래의 단점을 해결하고자 하는 것으로 풀업 및풀다운 트랜지스터의 게이트 단자를 노아 게이트 및 낸드 게이트의 출력단에 연결함으로써 관통전류가 생기지 않도록 하여 전류소모를 없앨 수 있는 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로를 제공하고자 하는 것이다.
상기 목적을 달성하고자 하는 이 발명의 제1구성은, 전압보상을 하이전원으로 해주며, 제어기의 출력 인에이블 제어신호와 출력레지스터의 데이타 출력신호를 입력받아 관통전류 없이 데이타를 전달하기 위한 데이터 전달부와; 출력 이에이블 제어신호가 하이일 경우 마이크로 프로세서 유닛으로부터 데이타를 입력받기 위한 데이타 입력부로 이루어진다.
상기의 목적을 달성하기 위한 이 발명의 제2구성은, 전압보상을 접지로 해주며, 제어기의 출력 인에이블 제어신호와 출력레지스터의 데이타 출력신호를 입력받아 관통전류 없이 데이타를 전달하기 위한 데이터 전달부와; 출력 인에이블 제어신호가 하이일 경우 마이크로 프로세서 유닛으로부터 데이타를 입력받기 위한 데이타 입력부로 이루어진다.
상기 구성에 의하여 이 발명을 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하면 다음과 같다.
제5도는 이 발명의 실시예에 따른 인에이블을 가진 풀업 양방향 데이타 입출력단회로의 구성도이다.
제5도에 도시되어 있듯이, 이 발명의 실시예에 따른 인에이블을 가진 풀업 양방향 데이타 입출력단회로의 구성은, 제어기(31)의 출력 인에이블 제어신호(OEB)를 입력받아 반전을 하기 위한 인버터(21)와; 상기 인버터(21)의 출력신호와 출력레지스터(20)의 데이타 출력신호(DO)를 입력받아 부정논리곱 연산을 하기 위한 낸드 게이트(22)와; 제어기(31)의 출력 인에이블 제어신호(OEB)와 출력레지스터(20)의 출력신호(DO)를 입력받아 부정논리합 연산을 하기 위한 노아 게이트(25)와; 상기 낸드 게이트(22)의 출력신호를 게이트 단자로 입력받아 스위치 기능을 하기 위한 제1피모스 트랜지스터(23)와; 상기 노아 게이트(25)의 출력신호를 게이트 단자로 입력받고, 상기 제1피모스 트랜지스터(23)의 드레인단자에 드레인 단자가 연결되며, 스위치 기능을 하는 제1엔모스 트랜지스터(26)와; 상게 제1피모스 트랜지스터(23)의 드레인단자와 상기 제1엔모스 트랜지스터(26)의 드레인단자가 연결되는 중간 지점에 드레인단자가 연결되어 있으며, 게이트 단자는 노아 게이트(25)의 출력단에 연결되어 있는 제2피모스 트랜지스터(24)와; 상기 제1피모스 트랜지스터(23)의 드레인단자와 상기 제1엔모스 트랜지스터(26)의 드레인단자가 연결되는 중간 지점에 연결되어 데이타를 입력받기 위한 입력버퍼(28)와; 상기 제1피모스 트랜지스터(23)의 드레인단자와 상기 제1엔모스 트랜지스터(26)의 드레인단자가 연결되는 중간 지점에서 외부기기로의 데이타 입출력을 위한 입출력 포트(35)로 이루어진다.
상기 구성에 의한 이 발명의 실시예에 따른 인에이블을 가진 풀업 양방향 데이타 입출력단 회로의 동작은 다음과 같다.
먼저 사용자에 의해 전원이 인가되면, 이 발명의 실시예에 따른 인에이블을 가진 풀업 양방향 데이타 입출력단회로의 동작이 시작된다.
동작이 시작된 후, 사용자가 데이타를 출력하고자 선택 스위치를 누르거나 키보드를 조작하게 되면, 제어기(31)의 제어에 의해 출력인에이블 제어신호(OEB)가 발생한다.
그러면, 인버터(21)의 출력신호는 하이신호가 되고, 출력레지스터(20)의 데이타 출력(DO)이 낸드 게이트(22)와 노아 게이트(25)로 입력된다.
만약 데이타 출력(DO)이 하이신호이면, 낸드 게이트(22)와 노아 게이트(25)의 출력신호가 로우신호로 되며, 이 신호가 제1피모스 트랜지스터(23) 및 제1엔모스 트랜지스터(25)에 입력된다.
그러면, 제1피모스 트랜지스터(23)는 온상태가 되고, 제1엔모스는 오프상태가 되어, 데이타 입출력 포트(35)로 하이신호가 출력된다.
이 신호는 마이크로 프로세서 유닛(2)의 입출력 포트(6)를 통해 입력된다.
또한, 데이타 출력(DO)이 로우신호이면, 낸드 게이트(22)와 노아 게이트(25)의 출력신호가 하이신호로 되며, 이 신호가 제1피모스 트랜지스터(23) 및 제1엔모스 트랜지스터(26)에 입력된다.
그러면, 제1피모스 트랜지스터(23)는 오프상태가 되고, 제1엔모스 트랜지스터(26)은 온상태가 되어, 데이타 입출력 포트(35)로 로우 신호가 출력된다.
이 신호는 마이크로 프로세서 유닛(32)의 입출력 포트(36)를 통해 입력된다.
이 경우에 풀업 피모스 트랜지스터인 제2피모스 트랜지스터(24)는 항상 온상태가 아니라 오프상태가 되어 관통전류가 형성되지 않는다.
다음, 제어기(31)가 마이크로 프로세서 유닛(32)으로부터 데이타를 입력받은 과정은 다음과 같다.
먼저 제어기(31)의 출력인에이블신호(OEB)가 하이신호로 된다.
그러면, 인버터(21)의 출력신호는 로우신호가 되고, 따라서 낸드 게이트(22)의 출력신호는 하이신호이고, 노아 게이트(25)의 출력신호는 로우신호가 된다.
이 신호가 각각 제1피모스 트랜지스터(23) 및 제1엔모스 트래지스터(25)에 입력된다.
그러면, 제1피모스 트랜지스터(23)는 오프상태가 되고, 제1엔모스 트랜지스터(26)도 오프상태가 되어, 데이타 입출력 포트(35)로의 신호전달이 이루어지지 않는다.
이때 마이크로 프로세서 유닛(2)의 출력신호가 입출력 포트(36,35)를 통해 입력레지스터(27)의 데이타 입력단자(DI)로 데이타 입력버퍼(28)를 통해 입력된다.
제6도는 이 발명의 실시예에 따른 인에이블을 가진 풀다운 양방향 데이타 입출력단회로의 구성도이다.
제6도에 도시되어 있듯이, 이 발명의 실시예에 따른 인에이블을 가진 풀다운 양방향 데이타 입출력단회로의 구성은, 제어기(31)의 출력 인에이블 제어신호(OEB)를 입력받아 반전을 하기 위한 인버터(21)와; 상기 인버터(21)의 출력신호와 출력레지스터(20)의 데이타 출력신호(DO)를 입력받아 부정논리곱 연산을 하기 위한 낸드 게이트(22)와; 제어기(31)의 출력 인에이블 제어신호(OEB)와 출력레지스터(20)의 출력신호(DO)를 입력받아 부정논리합 연산을 하기 위한 노아 게이트(25)와; 상기 낸드 게이트(22)의 출력신호를 게이트 단자로 입력받은 스위치 기능을 하기 위한 제1피모스 트랜지스터(23)와; 상기 노아 게이트(25)의 출력신호를 게이트 단자로 입력받고, 상기 제1피모스 트랜지스터(23)의 드레인단자에 드레인 단자가 연결되며, 스위치 기능을 하는 제1엔모스 트랜지스터(26)와; 상기 제1피모스 트랜지스터(23)의 드레인단자와 상기 제1엔모스 트랜지스터(26)의 드레인단자가 연결되는 중간 지점에 드레인단자가 연결되어 있고, 게이트 단자는 상기 낸드 게이트(22)의 출력단에 연결되어 있는 제2엔모스 트랜지스터(29)와; 상기 제1피모스 트랜지스터(23)의 드레인단자와 상기 제1엔모스 트랜지스터(26)의 드레인단자가 연결되는 중간 지점에 연결되어 데이타를 입력받기 위한 입력버퍼(28)와; 상기 제1피모스 트랜지스터(23)의 드레인단자와 상기 제1엔모스 트랜지스터(26)의 드레인단자가 연결되는 중간 지점에 드레인단자가 연결되어 데이타를 출력하기 위한 데이타 입출력 포트(35)로 이루어진다.
상기 구성에 의한 종래의 풀다운회로의 동작은 다음과 같다.
먼저 사용자에 의해 전원이 인가되면, 종래의 풀다운 회로의 동작이 시작된다.동작이 시작된 후, 사용자가 데이타를 출력하고자 선택 스위치를 누르거나 키보드를 조작하게 되면, 제어기(31)의 제어에 의해 출력인에이블 제어신호(OEB)가 발생한다.
그러면, 인버터(21)의 출력신호는 하이신호가 되고, 출력레지스터(20)의 데이타 출력(DO)이 낸드 게이트(22)와 노아 게이트(25)로 입력된다.
만약 데이타 출력(DO)이 하이신호이면, 낸드 게이트(22)와 노아 게이트(25)의 출력신호가 로우신호로 되며, 이 신호가 제1피모스 트랜지스터(23) 및 제1엔모스 트랜지스터(26)에 입력된다.
그러면, 제1피모스 트랜지스터(23)는 온상태가 되고, 제1엔모스는 오프상태가 되어, 데이타 입출력 포트(35)로 하이신호가 출력된다.
이 경우에 풀다운 피모스 트랜지스터인 제2엔모스 트랜지스터(29)는 게이트 단자로 낸드 게이트(22)의 하이신호가 입력되므로 오프상태로 되어 관통전류의 경로가 형성되지 않는다.
상기 신호는 마이크로 프로세서 유닛(32)의 입출력 포트(36)를 통해 입력된다.
또한, 데이타 출력(DO)이 로우신호이면, 낸드 게이트(22)와 노아 게이트(25)의 출력신호가 하이신호로 되며, 이 신호가 제1피모스 트랜지스터(23) 및 제1엔모스 트래지스터(26)에 입력된다.
그러면, 제1피모스 트랜지스터(23)는 오프상태가 되고, 제1엔모스는 온상태가 되어, 데이타 버퍼(35)로 로우신호가 출력된다.
이 신호는 마이크로 프로세서 유닛(2)의 입출력 포트(36)를 통해 입력된다.
다음, 제어기(31)가 마이크로프로세서 유닛(32)으로부터 데이타를 입력받은 과정은 다음과 같다.
먼저 제어기(31)의 출력인에이블신호(OEB)가 하이신호로 된다.
그러면, 인버터(21)의 출력신호는 로우신호가 되고, 따라서 낸드 게이트(22)의출력신호는 하이신호이고, 노아 게이트(25)의 출력신호는 로우신호가 된다.
이 신호가 각각 제1피모스 트랜지스터(23) 및 제1엔모스 트랜지스터(26)에 입력된다.
그러면, 제1피모스 트랜지스터(23)는 오프상태가 되고, 제1엔모스도 오프상태가 되어, 데이타 입출력 포트(35)로의 신호전달이 이루어지지 않는다.
이때 마이크로 프로세서 유닛(32)의 출력신호가 입출력 포트(36,35)를 통해 입력레지스터(27)의 데이타 입력단자(DI)로 데이타 입력버퍼(28)를 통해 입력된다.
이상에서와 같이 이 발명의 실시예에서 풀업 및 풀다운 트랜지스터의 게이트 단자를 노아 게이트 및 낸드게이트의 출력단에 연결함으로써 관통전류가 생기지 않도록 하여 전류소모를 없앨 수 있는 잇점을 가진 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로를 제공할 수 있다.

Claims (2)

  1. 출력레지스터 및 입력레지스터를 구비하는 액정표시장치의 제어기의 데이터 입출력단 회로에 있어서, 출력인에이블 제어신호를 입력받아 반전하는 인버터와; 상기 인버터의 출력신호와 상기 출력레지스터의 데이터 출력신호를 입력받아 부정논리곱 연산을 하는 낸드 게이트와; 상기 출력인에이블 신호와 상기 데이터 출력신호를 입력받아 부정논리합 연산을 하기 위한 노아 게이트와; 상기 낸드 게이트의 출력신호를 게이트로 입력받아, 소스에 연결된 전원전압을 스위칭하기 위한 제1피모스 트랜지스터와; 상기 제1피모스 트랜지스터의 드레인에 드레인이 연결되고, 상기 노아 게이트의 출력신호를 게이트로 입력받고, 소스에 연결된 접지전압을 스위칭하는 제1엔모스 트랜지스터와; 상기 제1피모스 트랜지스터의 드레인과 상기 제1엔모스 트랜지스터의 드레인이 연결되는 접점에 드레인이 연결되고, 상기 노아 게이트의 출력단에 게이트가 연결되고, 소스가 상기 전원전압에 연결되는 제2피모스 트랜지스터와; 상기 제1피모스 트랜지스터의 드레인과 상기 제1엔모스 트랜지스터의 드레인의 접점에 연결되고, 외부기기와의 데이터 입출력을 하기 위한 입출력포트와; 상기 입출력포트로부터 상기 외부기기의 데이터를 입력받아 상기 입력레지스터로 전달하는 입력버퍼를 포함하는 풀업 양방향 데이터 입출력단회로.
  2. 출력레지스터 및 입력레지스터를 구비하는 액정표시장치의 제어기의 데이터 입출력단 회로에 있어서, 출력인에이블 제어신호를 입력받아 반전하는 인버터와; 상기 인버터의 출력신호와 상기 출력레지스터의 데이터 출력신호를 입력받아 부정논리곱 연산을 하는 낸드 게이트와; 상기 출력인에이블 신호와 상기 데이터 출력신호를 입력받아 부정논리합 연산을 하기 위한 노아 게이트와; 상기 낸드 게이트의 출력신호를 게이트로 입력받아, 소스에 연결된 전원전압을 스위칭하기 위한 제1피모스 트랜지스터와; 상기 제1피모스 트랜지스터의 드레인에 드레인이 연결되고, 상기 노아 게이트의 출력신호를 게이트로 입력받고, 소스에 연결된 접지전압을 스위칭하는 제1엔모스 트랜지스터와; 상기 제1피모스 트랜지스터의 드레인과 상기 제1엔모스 트랜지스터의 드레인이 연결되는 접점에 드레인이 연결되고, 상기 낸드 게이트의 출력단에 게이트가 연결되고, 소스가 접지된 제2엔모스 트랜지스터와; 상기 제1피모스 트랜지스터의 드레인과 상기 제1엔모스 트랜지스터의 드레인의 접점에 연결되고, 외부기기와의 데이터 입출력을 하기 위한 입출력포트와; 상기 입출력포트로부터 상기 외부기기의 데이터를 입력받아 상기 입력레지스터로 전달하는 입력버퍼를 포함하는 풀다운 양방향 데이터 입출력단회로.
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