KR101912803B1 - 신호 처리 회로 - Google Patents

신호 처리 회로 Download PDF

Info

Publication number
KR101912803B1
KR101912803B1 KR1020170153907A KR20170153907A KR101912803B1 KR 101912803 B1 KR101912803 B1 KR 101912803B1 KR 1020170153907 A KR1020170153907 A KR 1020170153907A KR 20170153907 A KR20170153907 A KR 20170153907A KR 101912803 B1 KR101912803 B1 KR 101912803B1
Authority
KR
South Korea
Prior art keywords
transistor
oxide semiconductor
film
insulating film
terminal
Prior art date
Application number
KR1020170153907A
Other languages
English (en)
Other versions
KR20170132110A (ko
Inventor
다꾸로 오마루
마사미 엔도
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20170132110A publication Critical patent/KR20170132110A/ko
Application granted granted Critical
Publication of KR101912803B1 publication Critical patent/KR101912803B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H01L27/11—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

본 발명은 소비 전력을 억제할 수 있는 신호 처리 회로를 제공하기 위한 것으로, 기억 소자에 전원 전압이 공급되지 않는 동안에는, 휘발성의 메모리에 상당하는 제1 기억 회로에 기억되어 있던 데이터를, 제2 기억 회로에 설치된 제1 용량 소자에 의해 유지한다. 산화물 반도체층에 채널이 형성되는 트랜지스터를 이용함으로써, 제1 용량 소자에 유지된 신호는 장기간에 걸쳐서 유지된다. 이렇게 해서, 기억 소자는 전원 전압의 공급이 정지한 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다. 또한, 제1 용량 소자에 의해 유지된 신호를, 제2 트랜지스터의 상태(온 상태, 또는 오프 상태)로 변환하고, 제2 기억 회로로부터 읽어내기 위해서, 원래의 신호를 정확하게 읽어내는 것이 가능하다.

Description

신호 처리 회로{SIGNAL PROCESSING CIRCUIT}
전원을 꺼도 기억하고 있는 논리 상태가 소실되지 않는 불휘발성의 기억 장치 및 그것을 이용한 신호 처리 회로에 관한 것이다. 또한, 해당 기억 장치 및 해당 신호 처리 회로의 구동 방법에 관한 것이다. 또한 해당 신호 처리 회로를 이용한 전자 기기에 관한 것이다.
중앙 연산 처리 장치(CPU:Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종 다양한 구성을 갖고 있지만, 일반적으로, 데이터나 프로그램을 기억하기 위한 메인 메모리 이외에, 레지스터, 캐쉬 메모리 등, 각종 기억 장치가 설치되어 있다. 레지스터는, 연산 처리나 프로그램의 실행 상태의 유지 등을 위해 일시적으로 데이터를 유지하는 역할을 담당하고 있다. 또한, 캐쉬 메모리는, 연산 회로와 메인 메모리 사이에 개재하고, 저속인 메인 메모리에의 액세스를 줄여서 연산 처리를 고속화시키는 것을 목적으로 해서 설치되어 있다.
레지스터나 캐쉬 메모리 등의 기억 장치는, 메인 메모리보다도 고속으로 데이터의 기입을 행할 필요가 있다. 따라서, 통상은, 레지스터로서 플립플롭이, 캐쉬 메모리로서 SRAM(Static Random Access Memory) 등이 이용된다. 즉, 이들 레지스터, 캐쉬 메모리 등에는, 전원 전위의 공급이 끊어지면 데이터를 소실하게 되는 휘발성의 기억 장치가 이용되고 있다.
소비 전력을 억제하기 위해서, 데이터의 입출력이 행하여지지 않는 기간에 있어서 신호 처리 회로에의 전원 전압의 공급을 일시적으로 정지한다고 하는 방법이 제안되어 있다. 그 방제트법으로는, 레지스터, 캐쉬 메모리 등의 휘발성의 기억 장치의 주변에 불휘발성의 기억 장치를 배치하고, 상기 데이터를 그 불휘발성의 기억 장치에 일시적으로 기억시킨다. 이렇게 해서, 신호 처리 회로에 있어서 전원 전위의 공급을 정지하는 동안에도, 레지스터, 캐쉬 메모리 등은 데이터를 유지한다(예를 들면, 특허 문헌 1 참조).
또한, 신호 처리 회로에 있어서 장시간의 전원 전압의 공급 정지를 행할 때에는, 전원 전압의 공급 정지 전에, 휘발성의 기억 장치 내의 데이터를 하드디스크, 플래시 메모리 등의 외부 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다.
일본 특허 공개 평성 10-078836호 공보
신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안, 휘발성의 기억 장치의 주변에 배치한 불휘발성의 기억 장치에 휘발성의 기억 장치의 데이터를 기억시키는 방법에서는, 이들 불휘발성의 기억 장치로서 주로 자기 소자나 강유전체가 이용되고 있기 때문에, 신호 처리 회로의 제작 공정이 복잡하다.
또한, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안, 외부 기억 장치에 휘발성의 기억 장치의 데이터를 기억시키는 방법에서는, 외부 기억 장치로부터 휘발성의 기억 장치에 데이터를 되돌려 보내기 위해서는 시간을 필요로 한다. 따라서, 외부 기억 장치에 의한 데이터의 백업은, 소비 전력의 저감을 목적으로 한 단시간의 전원 정지에는 적합하지 않다.
상술한 과제를 감안하여, 본 발명은, 복잡한 제작 공정을 필요로 하지 않고, 소비 전력을 억제할 수 있는 신호 처리 회로, 해당 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다. 특히, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로, 해당 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다.
(기억 소자의 구성의 일 양태)
본 발명의 기억 소자의 구성의 일 양태는, 이하와 같다.
(기억 소자의 구성 1)
제1 기억 회로와, 제2 기억 회로와, 제1 스위치와, 제2 스위치와, 제3 스위치를 갖고, 제1 기억 회로는, 전원 전압이 공급되고 있는 기간만 데이터를 유지하고, 제2 기억 회로는, 제1 용량 소자와, 제1 트랜지스터와, 제2 트랜지스터를 갖는 기억 소자로서, 이하의 구성을 특징으로 한다.
제1 트랜지스터는, 채널이 산화물 반도체층에 형성되는 트랜지스터이다. 여기서, 채널이 산화물 반도체층에 형성되는 제1 트랜지스터로서, 리크 전류(오프 전류)가 극히 작은, 엔한스먼트형(노멀리 오프형)의 n채널형의 트랜지스터를 이용한다. 그리고, 기억 소자에의 전원 전압의 공급이 정지했을 때, 제1 트랜지스터의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성으로 한다. 예를 들면, 제1 트랜지스터의 게이트가 저항 등의 부하를 개재해서 접지되는 구성으로 한다. 제1 트랜지스터의 소스와 드레인의 한쪽은, 제1 용량 소자의 한 쌍의 전극 중 한쪽, 및 제2 트랜지스터의 게이트에 전기적으로 접속된다. 제2 트랜지스터의 소스와 드레인의 한쪽은, 제1 전원선에 전기적으로 접속되고, 다른 쪽은, 제1 스위치의 제1 단자에 전기적으로 접속된다. 제1 스위치의 제2 단자는 제2 스위치의 제1 단자에 전기적으로 접속된다. 제2 스위치의 제2 단자는 제2 전원선에 전기적으로 접속된다.
제1 트랜지스터의 게이트에는, 제1 제어 신호가 입력된다. 제1 스위치 및 제2 스위치는, 제1 제어 신호와는 상이한 제2 제어 신호에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제1 단자와 제2 단자 사이가 도통 상태일 때 다른 쪽의 스위치의 제1 단자와 제2 단자 사이는 비도통 상태로 된다. 제3 스위치는, 제1 제어 신호 및 제2 제어 신호와는 상이한 제3 제어 신호에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다.
제1 트랜지스터의 소스와 드레인의 다른 쪽에는, 제1 기억 회로에 유지된 데이터에 대응하는 신호가 입력되고, 제1 스위치의 제2 단자로부터 출력되는 신호, 또는 그 반전 신호가, 제1 단자와 제2 단자 사이가 도통 상태로 된 제3 스위치를 개재해서 제1 기억 회로에 입력된다.
본 발명의 기억 소자의 구성의 다른 일 양태는, 이하와 같다.
(기억 소자의 구성 2)
제1 기억 회로와, 제2 기억 회로와, 제1 스위치와, 제2 스위치와, 제3 스위치와, 입력된 신호의 위상을 반전시켜 출력하는 논리 소자(이하, 위상 반전 소자라고 부름)를 갖고, 제1 기억 회로는, 전원 전압이 공급되고 있는 기간만 데이터를 유지하고, 제2 기억 회로는, 제1 용량 소자와, 제1 트랜지스터와, 제2 트랜지스터를 갖는 기억 소자로서, 이하의 구성을 특징으로 한다.
제1 트랜지스터는, 채널이 산화물 반도체층에 형성되는 트랜지스터이다. 여기서, 채널이 산화물 반도체층에 형성되는 제1 트랜지스터로서, 리크 전류(오프 전류)가 극히 작은, 엔한스먼트형(노멀리 오프형)의 n채널형의 트랜지스터를 이용한다. 그리고, 기억 소자에의 전원 전압의 공급이 정지했을 때, 제1 트랜지스터의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성으로 한다. 예를 들면, 제1 트랜지스터의 게이트가 저항 등의 부하를 개재해서 접지되는 구성으로 한다. 제1 트랜지스터의 소스와 드레인의 한쪽은, 제1 용량 소자의 한 쌍의 전극 중 한쪽, 및 제2 트랜지스터의 게이트에 전기적으로 접속된다. 제2 트랜지스터의 소스와 드레인의 한쪽은, 제1 전원선에 전기적으로 접속되고, 다른 쪽은, 제1 스위치의 제1 단자에 전기적으로 접속된다. 제1 스위치의 제2 단자는 제2 스위치의 제1 단자에 전기적으로 접속된다. 제2 스위치의 제2 단자는 제2 전원선에 전기적으로 접속된다. 제1 스위치의 제2 단자와, 제2 스위치의 제1 단자와, 위상 반전 소자의 입력 단자는 전기적으로 접속된다.
제1 트랜지스터의 게이트에는, 제1 제어 신호가 입력된다. 제1 스위치 및 제2 스위치는, 제1 제어 신호와는 상이한 제2 제어 신호에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제1 단자와 제2 단자 사이가 도통 상태일 때 다른 쪽의 스위치의 제1 단자와 제2 단자 사이는 비도통 상태로 된다. 제3 스위치는, 제1 제어 신호 및 제2 제어 신호와는 상이한 제3 제어 신호에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다.
제1 트랜지스터의 소스와 드레인의 다른 쪽에는, 제1 기억 회로에 유지된 데이터에 대응하는 신호가 입력되고, 위상 반전 소자로부터 출력되는 신호, 또는 그 반전 신호가, 제1 단자와 제2 단자 사이가 도통 상태로 된 제3 스위치를 개재해서 제1 기억 회로에 입력된다.
상기(기억 소자의 구성 2)에 있어서, 위상 반전 소자에는, 제1 전원선에 입력되는 전위와, 제2 전원선에 입력되는 전위의 전위차에 상당하는 전압이, 전원 전압으로서 공급되어 있어도 된다.
상기(기억 소자의 구성 2)에 있어서, 기억 소자는, 제2 용량 소자를 더 갖고, 위상 반전 소자의 입력 단자에는, 제2 용량 소자의 한 쌍의 전극 중 한쪽이 전기적으로 접속되어 있어도 된다. 제2 용량 소자의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저 전원 전위 또는 고 전원 전위가 입력되는 구성으로 할 수 있다. 제2 용량 소자의 한 쌍의 전극 중 다른 쪽은, 제1 전원선에 전기적으로 접속되어 있어도 된다.
상기(기억 소자의 구성 1) 또는 (기억 소자의 구성 2)에 있어서, 제1 스위치는, 1도전형의 트랜지스터를 이용해서 구성되고, 제2 스위치는, 1도전형과는 상이한 도전형의 트랜지스터를 이용해서 구성할 수 있다. 여기서, 본 명세서 중에서는, 스위치로서 트랜지스터를 이용하는 경우에는, 스위치의 제1 단자는 트랜지스터의 소스와 드레인의 한쪽에 대응하고, 스위치의 제2 단자는 트랜지스터의 소스와 드레인의 다른 쪽에 대응하고, 스위치는 트랜지스터의 게이트에 입력되는 제어 신호에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터의 온 상태 또는 오프 상태)이 선택되는 것으로 한다.
상기(기억 소자의 구성 1) 또는 (기억 소자의 구성 2)에 있어서, 제3 스위치는, 트랜지스터를 이용해서 구성할 수 있다. 해당 트랜지스터는 n채널형 트랜지스터이어도 되고, p채널형 트랜지스터이어도 된다. 또한, n채널형 트랜지스터와 p채널형 트랜지스터를 조합해서 이용해도 된다. 예를 들면, 제3 스위치는, 아날로그 스위치로 할 수 있다.
상기(기억 소자의 구성 1) 또는 (기억 소자의 구성 2)에 있어서, 제1 용량 소자의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저 전원 전위 또는 고 전원 전위가 입력되는 구성으로 할 수 있다. 제1 용량 소자의 한 쌍의 전극 중 다른 쪽은, 제1 전원선에 전기적으로 접속되어 있어도 된다.
상기(기억 소자의 구성 1) 또는 (기억 소자의 구성 2)에 있어서, 제1 기억 회로에는, 제1 전원선에 입력되는 전위와, 제2 전원선에 입력되는 전위의 전위차에 상당하는 전압이, 전원 전압으로서 공급되고 있어도 된다. 제1 기억 회로에 전원 전압이 공급되지 않는 기간에서는, 제1 전원선에 입력되는 전위와 제2 전원선에 입력되는 전위의 전위차를 (실질적으로) 없앨 수 있다.
상기(기억 소자의 구성 1) 또는 (기억 소자의 구성 2)에 있어서, 제1 트랜지스터는, 산화물 반도체층을 사이에 끼워서 상하에 2개의 게이트를 갖는 트랜지스터로 할 수 있다. 한쪽의 게이트에 제1 제어 신호를 입력하고, 다른 쪽의 게이트에는, 제4 제어 신호를 입력할 수 있다. 제4 제어 신호는, 일정한 전위의 신호이어도 된다. 일정한 전위는, 제1 전원선 또는 제2 전원선에 공급되는 전위이어도 된다. 또한, 2개의 게이트를 전기적으로 접속하고, 제1 제어 신호를 입력해도 된다. 다른 쪽의 게이트에 입력하는 신호에 의해, 제1 트랜지스터의 임계값 전압 등을 제어하는 것이 가능하다. 또한, 제1 트랜지스터의 오프 전류를 더욱 저감하는 것도 가능하다.
상기(기억 소자의 구성 1) 또는 (기억 소자의 구성 2)에 있어서, 기억 소자에 이용되는 트랜지스터 중, 제1 트랜지스터 이외의 트랜지스터는, 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자에 이용되는 트랜지스터 모두를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자에 이용되는 트랜지스터 중 어느 하나, 및 제1 트랜지스터는, 채널이 산화물 반도체층에 형성되는 트랜지스터이며, 남은 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판에 채널이 형성되는 트랜지스터로 할 수도 있다.
상기(기억 소자의 구성 1) 또는 (기억 소자의 구성 2)에 있어서, 제1 기억 회로는, 제1 위상 반전 소자 및 제2 위상 반전 소자를 갖고, 제1 위상 반전 소자의 입력 단자는 제2 위상 반전 소자의 출력 단자에 전기적으로 접속되고, 제2 위상 반전 소자의 입력 단자는 제1 위상 반전 소자의 출력 단자에 전기적으로 접속된 구성을 이용할 수 있다. 제1 위상 반전 소자 및 제2 위상 반전 소자는, 각각 전원 전위가 공급되고 있는 기간만, 입력된 신호에 대응하는 신호를 출력한다. 위상 반전 소자로서는, 예를 들면 인버터나 클럭드 인버터 등을 이용할 수 있다. 또한 이것에 한정되지 않고, 제1 기억 회로는, 공지의 래치 회로나, 플립플롭 회로 등의 휘발성의 메모리를 자유롭게 이용할 수 있다.
(기억 소자의 구동 방법)
상기 기억 소자에 있어서, 전원 전압의 공급 후, 데이터의 유지 시에 있어서의 소비 전력을 삭감하기 위해서 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법은 이하와 같이 할 수 있다.
(통상동작)
기억 소자에 전원 전압이 공급되고 있는 동안에는, 제1 기억 회로가 데이터를 유지한다. 이때, 제3 제어 신호에 의해, 제3 스위치의 제1 단자와 제2 단자 사이는 비도통 상태로 된다. 또한, 제1 스위치 및 제2 스위치의 제1 단자와 제2 단자 사이의 상태(도통 상태, 비도통 상태)는 어느 쪽의 상태이어도 된다. 즉, 제2 제어 신호는 하이 레벨 전위이어도 로우 레벨 전위이어도 된다. 또한, 제1 트랜지스터의 상태(온 상태, 오프 상태)는 어느 쪽의 상태이어도 된다. 즉, 제1 제어 신호는 하이 레벨 전위이어도 로우 레벨 전위이어도 된다.
(전원 전압 공급 정지 전의 동작)
기억 소자에의 전원 전압의 공급의 정지를 하기 전에, 제1 제어 신호에 의해, 제1 트랜지스터를 온 상태로 한다. 이렇게 해서, 제1 기억 회로에 유지된 데이터에 대응하는 신호가, 제1 트랜지스터를 개재해서 제2 트랜지스터의 게이트에 입력된다. 제2 트랜지스터의 게이트에 입력된 신호는, 제1 용량 소자에 의해 유지된다. 그 후, 제1 트랜지스터를 오프 상태로 한다. 이렇게 해서, 제1 기억 회로에 유지된 데이터에 대응하는 신호가 제2 기억 회로에 유지된다. 이때, 제3 제어 신호에 의해, 제3 스위치의 제1 단자와 제2 단자 사이는 비도통 상태로 된다. 또한, 제1 스위치 및 제2 스위치의 제1 단자와 제2 단자 사이의 상태(도통 상태, 비도통 상태)는 어느 쪽의 상태이어도 된다.
(전원 전압 공급 정지의 동작)
상기 동작 후, 기억 소자에의 전원 전압의 공급을 정지한다. 기억 소자에의 전원 전압의 공급이 정지한 후에 있어서도, 제1 용량 소자에 의해 제1 기억 회로에 유지되어 있던 데이터에 대응하는 신호가 유지된다. 여기서, 제1 트랜지스터로서, 리크 전류(오프 전류)가 극히 작은, 엔한스먼트형(노멀리 오프형)의 n채널형의 트랜지스터를 이용하여, 기억 소자에의 전원 전압의 공급이 정지했을 때, 제1 트랜지스터의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성이기 때문에, 기억 소자에의 전원 전압의 공급이 정지한 후에도, 제1 트랜지스터의 오프 상태를 유지할 수 있고, 제1 용량 소자에 의해 유지된 전위를 장기간 유지할 수 있다. 이렇게 해서, 기억 소자는 전원 전압의 공급이 정지한 후에도, 데이터를 유지한다.
(전원 전압 공급 재개의 동작)
기억 소자에의 전원 전압의 공급을 재개한 후, 제2 제어 신호에 의해, 제2 스위치의 제1 단자와 제2 단자 사이를 도통 상태로 하고, 제1 스위치의 제1 단자와 제2 단자 사이를 비도통 상태로 한다. 이때, 제1 트랜지스터는 오프 상태 그대로이다. 또한, 제3 스위치의 제1 단자와 제2 단자 사이는 비도통 상태이다. 이렇게 해서, 제1 스위치의 제2 단자 및 제2 스위치의 제1 단자에, 전원 전압 공급 시에 있어서 제2 전원선에 공급되는 전위가 입력된다. 그 때문에, 제1 스위치의 제2 단자 및 제2 스위치의 제1 단자의 전위를, 제2 전원선의 전위로 할(이하, 프리차지 동작이라고 부름) 수 있다.
상기 프리차지 동작 후, 제2 제어 신호에 의해, 제1 스위치의 제1 단자와 제2 단자 사이를 도통 상태로 하고, 제2 스위치의 제1 단자와 제2 단자 사이를 비도통 상태로 한다. 이때, 제1 트랜지스터는 오프 상태 그대로이다. 또한, 제3 스위치의 제1 단자와 제2 단자 사이는 비도통 상태이다. 그러면, 제1 용량 소자에 유지된 신호에 따라서, 제1 스위치의 제2 단자 및 제2 스위치의 제1 단자의 전위가 정해진다. 해당 전위는, 전원 전압 공급 시에 있어서 제1 전원선에 공급되는 전위 또는 전원 전압 공급 시에 있어서 제2 전원선에 공급되는 전위가 된다.
그 후, 제3 제어 신호에 의해, 제3 스위치의 제1 단자와 제2 단자 사이를 도통 상태로 함으로써, 제1 스위치의 제2 단자 및 제2 스위치의 제1 단자의 전위에 대응하는 신호 또는 그 반전 신호를, 제1 기억 회로에 입력할 수 있다. 이렇게 해서, 제1 기억 회로는, 기억 소자에의 전원 전압의 공급 정지 전에 유지하고 있던 데이터를 다시 유지할 수 있다.
이상이, 기억 소자의 구동 방법의 설명이다.
(신호 처리 회로)
본 발명의 기억 장치의 일 양태는, 상기 기억 소자를 하나 또는 복수 이용하여 구성된 기억 장치로 할 수 있다. 또한, 본 발명의 신호 처리 회로의 일 양태는, 해당 기억 장치를 이용한 신호 처리 회로로 할 수 있다. 예를 들면, 신호 처리 회로가 갖는 레지스터, 캐쉬 메모리 등의 기억 장치에 상기 기억 소자를 이용한다.
또한, 신호 처리 회로는, 상기 기억 장치 외에, 기억 장치와 데이터의 교환을 행하는 연산 회로 등의 각종 논리 회로를 가져도 된다. 그리고, 기억 장치에 전원 전압의 공급을 정지함과 함께, 해당 기억 장치와 데이터의 교환을 행하는 연산 회로에의 전원 전압의 공급을 정지하도록 해도 된다.
그리고, 상기 기억 장치는, 기억 소자에의 전원 전압의 공급을 제어하는 스위칭 소자를 갖고 있어도 된다. 또한, 연산 회로에의 전원 전압의 공급을 정지하는 경우에는, 연산 회로는, 전원 전압의 공급을 제어하는 스위칭 소자를 갖고 있어도 된다.
기억 소자에 전원 전압이 공급되지 않는 동안에는, 휘발성의 메모리에 상당하는 제1 기억 회로에 기억되어 있던 데이터를, 제2 기억 회로에 설치된 제1 용량 소자에 의해 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 극히 작다. 예를 들면, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해서 현저하게 낮다. 그 때문에, 해당 트랜지스터를 제1 트랜지스터로서 이용함으로써, 기억 소자에 전원 전압이 공급되지 않는 동안에도 제1 용량 소자에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 해서, 기억 소자는 전원 전압의 공급이 정지한 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 제2 기억 회로에 있어서, 제1 용량 소자에 의해 유지된 신호는 제2 트랜지스터의 게이트에 입력된다. 그 때문에, 기억 소자에의 전원 전압의 공급이 재개된 후, 제1 용량 소자에 의해 유지된 신호를, 제2 트랜지스터의 상태(온 상태, 또는 오프 상태)로 변환하여, 제2 기억 회로로부터 읽어낼 수 있다. 그 때문에, 제1 용량 소자에 유지된 신호에 대응하는 전위가 다소 변동하고 있어도, 원래의 신호를 정확하게 읽어내는 것이 가능하다.
이러한 기억 소자를, 신호 처리 회로가 갖는 레지스터나 캐쉬 메모리 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 신호 처리 회로 전체, 혹은 신호 처리 회로를 구성하는 하나 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 신호 처리 회로, 소비 전력을 억제할 수 있는 해당 신호 처리 회로의 구동 방법을 제공할 수 있다.
도 1은 기억 소자의 회로도.
도 2는 기억 소자의 동작을 도시하는 타이밍차트.
도 3은 기억 장치의 구성을 도시하는 도면.
도 4는 신호 처리 회로의 블록도.
도 5는 기억 장치를 이용한 CPU의 블록도.
도 6은 기억 소자의 제작 공정을 도시하는 도면.
도 7은 기억 소자의 제작 공정을 도시하는 도면.
도 8은 기억 소자의 제작 공정을 도시하는 도면.
도 9는 기억 소자의 구성을 도시하는 단면도.
도 10은 산화물 반도체층에 채널이 형성되는 트랜지스터의 구성을 도시하는 단면도.
도 11은 기억 장치의 구성을 도시하는 단면도.
도 12는 기억 장치의 구성을 도시하는 단면도.
도 13은 휴대용의 전자 기기의 블록도.
도 14는 메모리 회로의 블록도.
도 15는 전자서적의 블록도.
도 16은 산화물 재료의 구조를 설명하는 도면.
도 17은 산화물 재료의 구조를 설명하는 도면.
도 18은 산화물 재료의 구조를 설명하는 도면.
도 19는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 21은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 22는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 23은 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면.
도 24는 산화물 반도체막을 이용한 트랜지스터 특성의 그래프.
도 25는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 26은 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 27은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 28은 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 도시하는 도면.
도 29는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 30은 임계값 전압 및 전계 효과 이동도와 기판 온도의 관계를 도시하는 도면.
도 31은 트랜지스터의 구성을 도시하는 도면.
도 32는 트랜지스터의 구성을 도시하는 도면.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 이용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일없이 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은, 당업자이면 용이하게 이해된다. 따라서, 본 발명은, 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
또한, 「소스」나 「드레인」의 기능은, 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이 때문에, 본 명세서에서는, 「소스」나 「드레인」의 용어는, 교체해서 이용할 수 있는 것으로 한다.
「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 개재해서 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특히 제한은 없다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
회로도상은 독립되어 있는 구성 요소끼리가 전기적으로 접속하고 있는 것처럼 도시되어 있는 경우에도, 실제로는, 예를 들면 배선의 일부가 전극으로서도 기능하는 경우 등, 하나의 도전막이, 복수의 구성 요소의 기능을 아울러 갖고 있는 경우도 있다. 본 명세서에 있어서 전기적으로 접속이란, 이러한, 하나의 도전막이, 복수의 구성 요소의 기능을 아울러 갖고 있는 경우도, 그 범주에 포함시킨다.
「위」나 「아래」의 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」의 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이 때문에, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙이는 것이다.
(실시 형태 1)
신호 처리 회로는 기억 장치를 갖고, 기억 장치는 1비트의 데이터를 기억할 수 있는 기억 소자를, 단수 또는 복수 갖는다.
또한, CPU, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array) 등의 LSI(Large Scale Integrated Circuit) 등이, 본 발명의 신호 처리 회로의 범주에 포함된다.
(기억 소자의 구성)
도 1에, 기억 소자의 회로도의 일례를 도시한다. 기억 소자(100)는, 기억 회로(101)와, 기억 회로(102)와, 스위치(103)와, 스위치(104)와, 스위치(105)와, 위상 반전 소자(106)와, 용량 소자(107)를 갖는다. 기억 회로(101)는, 전원 전압이 공급되고 있는 기간만 데이터를 유지한다. 기억 회로(102)는, 용량 소자(108)와, 트랜지스터(109)와, 트랜지스터(110)를 갖는다.
또한, 기억 소자(100)는, 필요에 따라서, 다이오드, 저항 소자, 인덕터 등의 그 밖의 회로 소자를 더 갖고 있어도 된다.
트랜지스터(109)는, 채널이 산화물 반도체층에 형성되는 트랜지스터이다. 도 1에 있어서, 트랜지스터(109)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것을 나타내기 위해서 OS의 부호를 붙인다. 여기서, 채널이 산화물 반도체층에 형성되는 트랜지스터(109)로서, 리크 전류(오프 전류)가 극히 작은, 엔한스먼트형(노멀리 오프형)의 n채널형의 트랜지스터를 이용한다. 그리고, 기억 소자(100)에의 전원 전압의 공급이 정지했을 때, 트랜지스터(109)의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성으로 한다. 예를 들면, 트랜지스터(109)의 게이트가 저항 등의 부하를 개재해서 접지되는 구성으로 한다.
도 1에서는, 스위치(103)는, 1도전형(예를 들면, n채널형)의 트랜지스터(113)를 이용해서 구성되고, 스위치(104)는, 1도전형과는 상이한 도전형(예를 들면, p채널형)의 트랜지스터(114)를 이용해서 구성한 예를 나타낸다. 여기서, 스위치(103)의 제1 단자는 트랜지스터(113)의 소스와 드레인의 한쪽에 대응하고, 스위치(103)의 제2 단자는 트랜지스터(113)의 소스와 드레인의 다른 쪽에 대응하고, 스위치(103)는 트랜지스터(113)의 게이트에 입력되는 제어 신호 S2에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(113)의 온 상태 또는 오프 상태)이 선택된다. 스위치(104)의 제1 단자는 트랜지스터(114)의 소스와 드레인의 한쪽에 대응하고, 스위치(104)의 제2 단자는 트랜지스터(114)의 소스와 드레인의 다른 쪽에 대응하고, 스위치(104)는 트랜지스터(114)의 게이트에 입력되는 제어 신호 S2에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(114)의 온 상태 또는 오프 상태)이 선택된다.
트랜지스터(109)의 소스와 드레인의 한쪽은, 용량 소자(108)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(110)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2로 한다. 트랜지스터(110)의 소스와 드레인의 한쪽은, 전위 V1이 공급되는 전원선에 전기적으로 접속되고, 다른 쪽은, 스위치(103)의 제1 단자(트랜지스터(113)의 소스와 드레인의 한쪽)에 전기적으로 접속된다. 스위치(103)의 제2 단자(트랜지스터(113)의 소스와 드레인의 다른 쪽)는 스위치(104)의 제1 단자(트랜지스터(114)의 소스와 드레인의 한쪽)에 전기적으로 접속된다. 스위치(104)의 제2 단자(트랜지스터(114)의 소스와 드레인의 다른 쪽)는 전위 V2가 공급되는 전원선에 전기적으로 접속된다. 스위치(103)의 제2 단자(트랜지스터(113)의 소스와 드레인의 다른 쪽)와, 스위치(104)의 제1 단자(트랜지스터(114)의 소스와 드레인의 한쪽)와, 위상 반전 소자(106)의 입력 단자와, 용량 소자(107)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1로 한다. 용량 소자(107)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저 전원 전위(접지 전위 등) 또는 고 전원 전위가 입력되는 구성으로 할 수 있다. 용량 소자(107)의 한 쌍의 전극 중 다른 쪽은, 전위 V1이 공급되는 전원선에 전기적으로 접속되어 있어도 된다. 용량 소자(108)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저 전원 전위(접지 전위 등) 또는 고 전원 전위가 입력되는 구성으로 할 수 있다. 용량 소자(108)의 한 쌍의 전극 중 다른 쪽은, 전위 V1이 공급되는 전원선에 전기적으로 접속되어 있어도 된다. 도 1에서는, 용량 소자(107)의 한 쌍의 전극 중 한쪽, 및 용량 소자(108)의 한 쌍의 전극 중 다른 쪽은, 전위 V1이 공급되는 전원선에 전기적으로 접속되어 있는 예를 나타낸다.
또한, 용량 소자(107)는, 트랜지스터의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다. 용량 소자(108)는, 트랜지스터의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(109)의 게이트에는, 제어 신호 S1이 입력된다. 스위치(103) 및 스위치(104)는, 제어 신호 S1과는 상이한 제어 신호 S2에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제1 단자와 제2 단자 사이가 도통 상태일 때 다른 쪽의 스위치의 제1 단자와 제2 단자 사이는 비도통 상태로 된다. 스위치(105)는, 제어 신호 S1 및 제어 신호 S2와는 상이한 제어 신호 S3에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다.
트랜지스터(109)의 소스와 드레인의 다른 쪽에는, 기억 회로(101)에 유지된 데이터에 대응하는 신호가 입력된다. 도 1에서는, 기억 회로(101)의 출력 단자(도 1 중, OUT로 기재)로부터 출력된 신호가, 트랜지스터(109)의 소스와 드레인의 다른 쪽에 입력되는 예를 나타냈다. 스위치(103)의 제2 단자(트랜지스터(113)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호는, 위상 반전 소자(106)에 의해 그 위상이 반전된 반전 신호가 되고, 제어 신호 S3에 의해 제1 단자와 제2 단자 사이가 도통 상태로 된 스위치(105)를 개재해서 기억 회로(101)에 입력된다.
또한, 도 1에서는, 스위치(103)의 제2 단자(트랜지스터(113)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호는, 위상 반전 소자(106) 및 스위치(105)를 개재해서 기억 회로(101)의 입력 단자(도 1 중, IN으로 기재)에 입력하는 예를 나타냈지만, 이것에 한정되지 않는다. 스위치(103)의 제2 단자(트랜지스터(113)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호가, 위상을 반전시키는 일없이, 기억 회로(101)에 입력되어도 된다. 예를 들면, 기억 회로(101) 내에, 입력 단자로부터 입력된 신호의 위상이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(103)의 제2 단자(트랜지스터(113)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호를 해당 노드에 입력할 수 있다.
도 1에 있어서, 전위 V1과 전위 V2의 전위차에 상당하는 전압이, 전원 전압으로서 기억 소자(100)에 공급되고 있다. 기억 회로(101)에는 전위 V1과 전위 V2의 전위차에 상당하는 전압이, 전원 전압으로서 공급되고 있어도 된다. 기억 회로(101)에 전원 전압이 공급되지 않는 기간에서는, 전위 V1과 전위 V2의 전위차를 (실질적으로) 없앨 수 있다. 예를 들면, 전위 V1과 전위 V2를 모두 접지 전위로 할 수 있다.
또한, 스위치(105)는, 트랜지스터를 이용해서 구성할 수 있다. 해당 트랜지스터는 n채널형 트랜지스터이어도 되고, p채널형 트랜지스터이어도 된다. 또한, n채널형 트랜지스터와 p채널형 트랜지스터를 조합해서 이용해도 된다. 예를 들면, 스위치(105)는, 아날로그 스위치로 할 수 있다.
도 1에 있어서, 트랜지스터(109)는, 산화물 반도체층을 사이에 끼워서 상하에 2개의 게이트를 갖는 트랜지스터로 할 수도 있다. 한쪽의 게이트에 제어 신호 S1을 입력하고, 다른 쪽의 게이트에는, 제어 신호 S4를 입력할 수 있다. 제어 신호 S4는, 일정한 전위의 신호이어도 된다. 일정한 전위는, 전위 V1이나 전위 V2이어도 된다. 또한, 산화물 반도체층을 사이에 끼워서 상하에 설치된 2개의 게이트를 전기적으로 접속하고, 제어 신호 S1을 입력해도 된다. 트랜지스터(109)의 다른 쪽의 게이트에 입력되는 신호에 의해, 트랜지스터(109)의 임계값 전압을 제어할 수 있다. 예를 들면, 트랜지스터(109)의 오프 전류를 더욱 저감할 수도 있다.
도 1에 있어서, 기억 소자(100)에 이용되는 트랜지스터 중, 트랜지스터(109) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(100)에 이용되는 트랜지스터 모두를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(100)는, 트랜지스터(109) 이외에도, 채널이 산화물 반도체층에 형성되는 트랜지스터를 포함하고 있어도 되고, 남은 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판에 채널이 형성되는 트랜지스터로 할 수도 있다.
산화물 반도층에는, In-Ga-Zn계의 산화물 반도체 재료를 이용할 수 있다. 또한, 산화물 반도체 이외의 반도체는, 비정질, 미결정, 다결정, 또는 단결정으로 할 수 있고, 실리콘 또는 게르마늄으로 할 수 있다. 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터는, 그 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 더욱 바람직하게는 1zA/㎛ 이하로 할 수 있다. 따라서, 이 오프 전류가, 결정성을 갖는 실리콘을 이용한 트랜지스터의 오프 전류에 비해서 현저하게 낮다. 그 결과, 트랜지스터(109)가 오프 상태일 때, 노드 M1의 전위, 즉 트랜지스터(110)의 게이트의 전위를 장기간에 걸쳐 유지할 수 있다.
또한, 상기에 있어서, 산화물 반도체 재료 대신에 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들면, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들면, 에너지 갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용해도 된다.
도 1에 있어서의 기억 회로(101)는, 제1 위상 반전 소자 및 제2 위상 반전 소자를 갖고, 제1 위상 반전 소자의 입력 단자는 제2 위상 반전 소자의 출력 단자에 전기적으로 접속되고, 제2 위상 반전 소자의 입력 단자는 제1 위상 반전 소자의 출력 단자에 전기적으로 접속된 구성을 이용할 수 있다. 제1 위상 반전 소자 및 제2 위상 반전 소자는, 각각 전원 전위가 공급되고 있는 기간만, 입력된 신호에 대응하는 신호를 출력한다.
또한, 위상 반전 소자로서는, 예를 들면 인버터나 클럭드 인버터 등을 이용할 수 있다.
이상이, 기억 소자(100)의 구성의 설명이다. 다음으로, 이 구동 방법에 대해서 설명한다.
(기억 소자의 구동 방법)
기억 소자(100)에 있어서, 전원 전압의 공급 후, 데이터의 유지 시에 있어서의 소비 전력을 삭감하기 위해서 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법은 다음과 같이 할 수 있다. 구동 방법에 대해서, 도 2의 타이밍차트를 참조하여 설명한다. 도 2의 타이밍차트에 있어서, 도면 부호 101은 기억 회로(101)에 유지되어 있는 데이터를 나타내고, S1은 제어 신호 S1의 전위를 나타내고, S2는 제어 신호 S2의 전위를 나타내고, S3은 제어 신호 S3의 전위를 나타내고, V1은 전위 V1을 나타내고, V2는 전위 V2를 나타낸다. 전위 V1과 전위 V2의 전위차 V가 0일 때에는, 전원 전압이 공급되고 있지 않은 경우에 상당한다. M1은 노드 M1의 전위를 나타내고, M2는 노드 M2의 전위를 나타낸다.
또한, 이하에 나타내는 구동 방법에서는, 도 1에 도시한 구성에 있어서, 스위치(103)를 n채널형 트랜지스터로 하고, 스위치(104)를 p채널형 트랜지스터로 하여, 제어 신호 S2가 하이 레벨 전위인 경우에, 스위치(103)의 제1 단자와 제2 단자 사이가 도통 상태로 되고, 또한 스위치(104)의 제1 단자와 제2 단자 사이가 비도통 상태로 되고, 제어 신호 S2가 로우 레벨 전위인 경우에, 스위치(103)의 제1 단자와 제2 단자 사이가 비도통 상태로 되고, 또한 스위치(104)의 제1 단자와 제2 단자 사이가 도통 상태로 되는 예를 나타낸다. 또한, 스위치(105)는, 제어 신호 S3이 하이 레벨 전위인 경우에 제1 단자와 제2 단자 사이가 도통 상태로 되고, 제어 신호 S3이 로우 레벨 전위인 경우에 제1 단자와 제2 단자 사이가 비도통 상태로 되는 예를 나타낸다. 또한, 트랜지스터(109)를 n채널형 트랜지스터로 하여, 제어 신호 S1이 하이 레벨 전위인 경우에, 트랜지스터(109)가 온 상태로 되고, 제어 신호 S1이 로우 레벨 전위인 경우에, 트랜지스터(109)가 오프 상태로 되는 예를 나타낸다.
그러나, 본 발명의 구동 방법은 이것에 한정되지 않고, 이하의 설명에 있어서의, 스위치(103), 스위치(104), 스위치(105), 트랜지스터(109)의 상태가 동일하게 되도록, 각 제어 신호의 전위를 정할 수 있다.
또한, 전위 V1을 저 전원 전위(이하, VSS로 표기)로 하고, 전위 V2를 고 전원 전위(이하, VDD로 표기)와 VSS로 절환하는 경우의 예를 나타낸다. VSS는 예를 들면 접지 전위로 할 수 있다. 또한, 본 발명의 구동 방법은 이것에 한정되지 않고, 전위 V2를 VSS로 하고, 전위 V1을 VDD와 VSS로 절환해도 된다.
(통상 동작)
도 2 중, 기간 1의 동작에 대해서 설명한다. 기간 1에서는, 전원 전압이 기억 소자(100)에 공급되고 있다. 여기서, 전위 V2는 VDD이다. 기억 소자(100)에 전원 전압이 공급되고 있는 동안에는, 기억 회로(101)가 데이터(도 2 중, dataX로 표기)를 유지한다. 이때, 제어 신호 S3을 로우 레벨 전위로 하여, 스위치(105)의 제1 단자와 제2 단자 사이는 비도통 상태로 된다. 또한, 스위치(103) 및 스위치(104)의 제1 단자와 제2 단자 사이의 상태(도통 상태, 비도통 상태)는 어느 쪽의 상태이어도 된다. 즉, 제어 신호 S2는 하이 레벨 전위이어도 로우 레벨 전위이어도 된다(도 2 중, A로 표기). 또한, 트랜지스터(109)의 상태(온 상태, 오프 상태)는 어느 쪽의 상태이어도 된다. 즉, 제어 신호 S1은 하이 레벨 전위이어도 로우 레벨 전위이어도 된다(도 2 중, A로 표기). 기간 1에 있어서, 노드 M1에는 어떠한 전위이어도 된다(도 2 중, A로 표기). 기간 1에 있어서, 노드 M2에는 어떠한 전위이어도 된다(도 2중, A로 표기). 기간 1의 동작을 통상 동작이라고 부른다.
(전원 전압 공급 정지 전의 동작)
도 2 중, 기간 2의 동작에 대해서 설명한다. 기억 소자(100)에의 전원 전압의 공급의 정지를 하기 전에, 제어 신호 S1을 하이 레벨 전위로 하여, 트랜지스터(109)를 온 상태로 한다. 이렇게 해서, 기억 회로(101)에 유지된 데이터(dataX)에 대응하는 신호가, 트랜지스터(109)를 개재해서 트랜지스터(110)의 게이트에 입력된다. 트랜지스터(110)의 게이트에 입력된 신호는, 용량 소자(108)에 의해 유지된다. 이렇게 해서, 노드 M2의 전위는, 기억 회로(101)에 유지된 데이터에 대응하는 신호 전위(도 2 중, VX로 표기)가 된다. 그 후, 제어 신호 S1을 로우 레벨 전위로 하여 트랜지스터(109)를 오프 상태로 한다. 이렇게 해서, 기억 회로(101)에 유지된 데이터에 대응하는 신호가 기억 회로(102)에 유지된다. 기간 2의 동안에도, 제어 신호 S3에 의해, 스위치(105)의 제1 단자와 제2 단자 사이는 비도통 상태로 된다. 스위치(103) 및 스위치(104)의 제1 단자와 제2 단자 사이의 상태(도통 상태, 비도통 상태)는 어느 쪽의 상태이어도 된다. 즉, 제어 신호 S2는 하이 레벨 전위이어도 로우 레벨 전위이어도 된다(도 2중, A로 표기). 기간 2에 있어서, 노드 M1에는 어떠한 전위이어도 된다(도 2중, A로 표기). 기간 2의 동작을 전원 전압 공급 정지 전의 동작이라고 부른다.
(전원 전압 공급 정지의 동작)
도 2 중, 기간 3의 동작에 대해서 설명한다. 전원 전압 공급 정지 전의 동작을 행한 후, 기간 3의 처음에, 기억 소자(100)에의 전원 전압의 공급을 정지한다. 전위 V2는 VSS가 된다. 전원 전압의 공급이 정지하면, 기억 회로(101)에 유지되어 있던 데이터(dataX)는 소실된다. 그러나, 기억 소자(100)에의 전원 전압의 공급이 정지한 후에 있어서도, 용량 소자(108)에 의해 기억 회로(101)에 유지되어 있던 데이터(dataX)에 대응하는 신호 전위(VX)가 노드 M2에 유지된다. 여기서, 트랜지스터(109)로서 채널이 산화물 반도체층에 형성되는 트랜지스터를 이용하고 있다. 여기서, 트랜지스터(109)로서, 리크 전류(오프 전류)가 극히 작은, 엔한스먼트형(노멀리 오프형)의 n채널형의 트랜지스터를 이용하여, 기억 소자(100)에의 전원 전압의 공급이 정지했을 때, 트랜지스터(109)의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성이기 때문에, 기억 소자(100)에의 전원 전압의 공급이 정지한 후에도, 트랜지스터(109)의 오프 상태를 유지할 수 있고, 용량 소자(108)에 의해 유지된 전위(노드 M2의 전위 VX)를 장기간 유지할 수 있다. 이렇게 해서, 기억 소자(100)는 전원 전압의 공급이 정지한 후에도, 데이터(dataX)를 유지한다. 기간 3은, 기억 소자(100)에의 전원 전압의 공급이 정지하고 있는 기간에 대응한다.
(전원 전압 공급 재개의 동작)
도 2 중, 기간 4의 동작에 대해서 설명한다. 기억 소자에의 전원 전압의 공급을 재개하고, 전위 V2를 VDD로 한 후, 제어 신호 S2를 로우 레벨 전위로 하여, 스위치(104)의 제1 단자와 제2 단자 사이를 도통 상태로 하고, 스위치(103)의 제1 단자와 제2 단자 사이를 비도통 상태로 한다. 이때, 제어 신호 S1은 로우 레벨 전위이며, 트랜지스터(109)는 오프 상태 그대로이다. 또한, 제어 신호 S3은 로우 레벨 전위이며, 스위치(105)의 제1 단자와 제2 단자 사이는 비도통 상태이다. 이렇게 해서, 스위치(103)의 제2 단자 및 스위치(104)의 제1 단자에, 전원 전압 공급 시에 있어서의 전위 V2, 즉 VDD가 입력된다. 그 때문에, 스위치(103)의 제2 단자 및 스위치(104)의 제1 단자의 전위(노드 M1의 전위)를, 일정한 전위(예를 들면, VDD)로 할(이하, 프리차지 동작이라고 부름) 수 있다. 노드 M1의 전위는, 용량 소자(107)에 의해 유지된다.
상기 프리차지 동작 후, 기간 5에 있어서, 제어 신호 S2를 하이 레벨 전위로 함으로써, 스위치(103)의 제1 단자와 제2 단자 사이를 도통 상태로 하고, 스위치(104)의 제1 단자와 제2 단자 사이를 비도통 상태로 한다. 이때, 제어 신호 S1은 로우 레벨 전위 상태 그대로이며, 트랜지스터(109)는 오프 상태 그대로이다. 또한, 제어 신호 S3은 로우 레벨 전위이며, 스위치(105)의 제1 단자와 제2 단자 사이는 비도통 상태이다. 용량 소자(108)에 유지된 신호(노드 M2의 전위 VX)에 따라서, 트랜지스터(110)의 온 상태 또는 오프 상태가 선택되고, 스위치(103)의 제2 단자 및 스위치(104)의 제1 단자의 전위, 즉 노드 M1의 전위가 정해진다. 트랜지스터(110)가 온 상태인 경우, 노드 M1에는 전위 V1(예를 들면, VSS)이 입력된다. 한편, 트랜지스터(110)가 오프 상태인 경우에는, 노드 M1의 전위는, 상기 프리차지 동작에 의해 정해진 일정한 전위(예를 들면, VDD) 상태 그대로 유지된다. 이렇게 해서, 트랜지스터(110)의 온 상태 또는 오프 상태에 대응하여, 노드 M1의 전위는 VDD 또는 VSS가 된다. 예를 들면, 기억 회로(101)에 유지되어 있던 신호가 「1」이며, 하이 레벨의 전위(VDD)에 대응하는 경우, 노드 M1의 전위는, 신호 「0」에 대응하는 로우 레벨의 전위(VSS)가 된다. 한편, 기억 회로(101)에 유지되어 있던 신호가 「0」이며, 로우 레벨의 전위(VSS)에 대응하는 경우, 노드 M1의 전위는, 신호 「1」에 대응하는 하이 레벨의 전위(VDD)가 된다. 즉, 기억 회로(101)에 기억되어 있던 신호의 반전 신호가 노드 M1에 유지되게 된다. 도 2에 있어서, 이 전위를 VXb로 표기한다. 즉, 기간 2에 있어서 기억 회로(101)로부터 입력된 데이터(dataX)에 대응하는 신호가, 노드 M1의 전위(VXb)로 변환된다.
그 후, 기간 6에 있어서, 제어 신호 S3을 하이 레벨 전위로 하여, 스위치(105)의 제1 단자와 제2 단자 사이를 도통 상태로 한다. 이때, 제어 신호 S2는 하이 레벨 전위 상태 그대로이다. 또한, 제어 신호 S1은 로우 레벨 전위 상태 그대로이며, 트랜지스터(109)는 오프 상태 그대로이다. 그러면, 스위치(103)의 제2 단자 및 스위치(104)의 제1 단자의 전위(노드 M1의 전위(VXb))에 대응하는 신호를, 위상 반전 소자(106)를 개재해서 반전 신호로 하고, 해당 반전 신호를 기억 회로(101)에 입력할 수 있다. 이렇게 해서, 기억 회로(101)는, 기억 소자(100)에의 전원 전압의 공급 정지 전에 유지하고 있던 데이터(dataX)를 다시 유지할 수 있다.
또한, 노드 M1의 전위는, 기간 4에 있어서의 프리차지 동작에 의해 일정한 전위(도 2에서는, VDD)가 된 후, 기간 5에 있어서, 데이터(dataX)에 대응하는 전위 VXb가 된다. 프리차지 동작을 행하고 있기 때문에, 노드 M1의 전위가 소정의 전위 VXb로 정해질 때까지의 시간을 짧게 할 수 있다. 이렇게 해서, 전원 전압 공급 재개 후에, 기억 회로(101)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
이상이, 기억 소자의 구동 방법의 설명이다.
본 발명의 기억 소자 및 그 구동 방법에서는, 기억 소자(100)에 전원 전압이 공급되지 않는 동안에는, 휘발성의 메모리에 상당하는 기억 회로(101)에 기억되어 있던 데이터를, 기억 회로(102)에 설치된 용량 소자(108)에 의해 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 극히 작다. 예를 들면, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해서 현저하게 낮다. 그 때문에, 해당 트랜지스터를 트랜지스터(109)로서 이용함으로써, 기억 소자(100)에 전원 전압이 공급되지 않는 동안에도 용량 소자(108)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 해서, 기억 소자(100)는 전원 전압의 공급이 정지한 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(103) 및 스위치(104)를 설치함으로써, 상기 프리차지 동작을 행하는, 기억 소자이기 때문에, 전원 전압 공급 재개 후에, 기억 회로(101)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 기억 회로(102)에 있어서, 용량 소자(108)에 의해 유지된 신호는 트랜지스터(110)의 게이트에 입력된다. 그 때문에, 기억 소자(100)에의 전원 전압의 공급이 재개된 후, 용량 소자(108)에 의해 유지된 신호를, 트랜지스터(110)의 상태(온 상태, 또는 오프 상태)로 변환하고, 기억 회로(102)로부터 읽어낼 수 있다. 그 때문에, 용량 소자(108)에 유지된 신호에 대응하는 전위가 다소 변동하고 있어도, 원래의 신호를 정확하게 읽어내는 것이 가능하다.
이러한 기억 소자(100)를, 신호 처리 회로가 갖는 레지스터나 캐쉬 메모리 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 신호 처리 회로 전체, 혹은 신호 처리 회로를 구성하는 하나 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 신호 처리 회로, 소비 전력을 억제할 수 있는 해당 신호 처리 회로의 구동 방법을 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에서 설명한 기억 소자를 복수 이용한 기억 장치의 구성에 대해서 설명한다.
도 3의 (A)에, 본 실시 형태에 있어서의 기억 장치의 구성을 일례로서 도시한다. 도 3의 (A)에 도시하는 기억 장치는, 스위칭 소자(401)와, 기억 소자(402)를 복수 갖는 기억 소자군(403)을 갖고 있다. 구체적으로, 각 기억 소자(402)에는, 실시 형태 1에 기재되어 있는 구성을 갖는 기억 소자(100)를 이용할 수 있다. 기억 소자군(403)이 갖는 각 기억 소자(402)에는, 스위칭 소자(401)를 개재하여, 하이 레벨의 전원 전위 VDD가 공급되고 있다. 또한, 기억 소자군(403)이 갖는 각 기억 소자(402)에는, 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 공급되고 있다.
도 3의 (A)에서는, 스위칭 소자(401)로서, 트랜지스터를 이용하고 있고, 해당 트랜지스터는, 그 게이트 전극에 공급되는 제어 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 3의 (A)에서는, 스위칭 소자(401)가 트랜지스터를 하나만 갖는 구성을 도시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 양태에서는, 스위칭 소자(401)가, 트랜지스터를 복수 갖고 있어도 된다. 스위칭 소자(401)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 전기적으로 접속되어 있어도 되고, 직렬로 전기적으로 접속되어 있어도 되고, 직렬과 병렬이 조합되어 전기적으로 접속되어 있어도 된다.
또한, 도 3의 (A)에서는, 스위칭 소자(401)에 의해, 기억 소자군(403)이 갖는 각 기억 소자(402)에의, 하이 레벨의 전원 전위 VDD의 공급이 제어되고 있지만, 스위칭 소자(401)에 의해, 로우 레벨의 전원 전위 VSS의 공급이 제어되고 있어도 된다. 도 3의 (B)에, 기억 소자군(403)이 갖는 각 기억 소자(402)에, 스위칭 소자(401)를 개재하여, 로우 레벨의 전원 전위 VSS가 공급되고 있는 기억 장치의 일례를 도시한다. 스위칭 소자(401)에 의해, 기억 소자군(403)이 갖는 각 기억 소자(402)에의, 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1에서 설명한 기억 소자나, 실시 형태 2에서 설명한 기억 장치를 이용한 신호 처리 회로의 구성에 대해서 설명한다.
도 4에, 본 발명의 일 양태에 따른 신호 처리 회로의 일례를 나타낸다. 신호 처리 회로는, 하나 또는 복수의 연산 회로와, 하나 또는 복수의 기억 장치를 적어도 갖는다. 구체적으로, 도 4에 도시하는 신호 처리 회로(150)는, 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156), 전원 제어 회로(157)를 갖는다.
연산 회로(151), 연산 회로(152)는, 단순한 논리 연산을 행하는 논리 회로를 비롯하여, 가산기, 승산기, 나아가서는 각종 연산 회로 등을 포함한다. 그리고, 기억 장치(153)는, 연산 회로(151)에 있어서의 연산 처리 시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 장치(154)는, 연산 회로(152)에 있어서의 연산 처리 시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 장치(155)는 메인 메모리로서 이용할 수 있고, 제어 장치(156)가 실행하는 프로그램을 데이터로서 기억하거나, 혹은 연산 회로(151), 연산 회로(152)로부터의 데이터를 기억할 수 있다.
제어 장치(156)는, 신호 처리 회로(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 4에서는, 제어 장치(156)가 신호 처리 회로(150)의 일부인 구성을 나타내고 있지만, 제어 장치(156)는 신호 처리 회로(150)의 외부에 설치되어 있어도 된다.
실시 형태 1에서 설명한 기억 소자나, 실시 형태 2에서 설명한 기억 장치를 기억 장치(153), 기억 장치(154), 기억 장치(155)에 이용함으로써, 기억 장치(153), 기억 장치(154), 기억 장치(155)에의 전원 전압의 공급을 정지해도, 데이터를 유지할 수 있다. 따라서, 신호 처리 회로(150) 전체에의 전원 전압의 공급을 정지하여, 소비 전력을 억제할 수 있다. 혹은, 기억 장치(153), 기억 장치(154), 또는 기억 장치(155) 중 어느 하나 또는 복수에의 전원 전압의 공급을 정지하여, 신호 처리 회로(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
또한, 기억 장치에의 전원 전압의 공급이 정지되는 것에 아울러, 해당 기억 장치와 데이터의 교환을 행하는 연산 회로 또는 제어 회로에의 전원 전압의 공급을 정지하도록 해도 된다. 예를 들면, 연산 회로(151)와 기억 장치(153)에 있어서, 동작이 행하여지지 않는 경우, 연산 회로(151) 및 기억 장치(153)에의 전원 전압의 공급을 정지하도록 해도 된다.
또한, 전원 제어 회로(157)는, 신호 처리 회로(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156)에 공급하는 전원 전압의 크기를 제어한다. 그리고, 전원 전압의 공급을 정지하는 경우, 전원 전압의 공급을 정지하기 위한 스위칭 소자는, 전원 제어 회로(157)에 설치되어 있어도 되고, 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156)의 각각에 설치되어 있어도 된다. 후자의 경우, 전원 제어 회로(157)는, 반드시 본 발명의 신호 처리 회로에 설치할 필요는 없다.
또한, 메인 메모리인 기억 장치(155)와, 연산 회로(151), 연산 회로(152), 제어 장치(156) 사이에, 캐쉬 메모리로서 기능하는 기억 장치를 설치해도 된다. 캐쉬 메모리를 설치함으로써, 저속인 메인 메모리에의 액세스를 줄여서 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐쉬 메모리로서 기능하는 기억 장치에도, 상술한 기억 소자를 이용함으로써, 신호 처리 회로(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 양태에 따른 신호 처리 회로의 하나인, CPU의 구성에 대해서 설명한다.
도 5에, 본 실시 형태의 CPU의 구성을 도시한다. 도 5에 도시하는 CPU는, 기판(9900) 위에, ALU(9901), ALU·Controller(9902), Instruction·Decoder(9903), Interrupt·Controller(9904), Timing·Controller(9905), Register(9906), Register·Controller(9907), Bus·I/F(9908), 재기입 가능한 ROM(9909), ROM·I/F(9920)를 주로 갖고 있다. 또한, ALU는 Arithmetic logic unit이고, Bus·I/F는 bus interface이며, ROM·I/F는 ROM 인터페이스이다. ROM(9909) 및 ROM·I/F(9920)는, 다른 칩에 설치해도 된다. 물론, 도 5에 도시하는 CPU는, 그 구성을 간략화해서 나타낸 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖고 있다.
Bus·I/F(9908)를 개재해서 CPU에 입력된 명령은, Instruction·Decoder(9903)에 입력되고, 디코드된 후, ALU·Controller(9902), Interrupt·Controller(9904), Register·Controller(9907), Timing·Controller(9905)에 입력된다.
ALU·Controller(9902), Interrupt·Controller(9904), Register·Controller(9907), Timing·Controller(9905)은, 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU·Controller(9902)는, ALU(9901)의 동작을 제어하기 위한 신호를 생성한다. 또한, Interrupt·Controller(9904)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하고, 처리한다. Register·Controller(9907)은, Register(9906)의 어드레스를 생성하고, CPU의 상태에 따라서 Register(9906)의 판독이나 기입을 행한다.
또한 Timing·Controller(9905)은, ALU(9901), ALU·Controller(9902), Instruction·Decoder(9903), Interrupt·Controller(9904), Register·Controller(9907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 Timing·Controller(9905)은, 기준 클럭 신호 CLK1을 바탕으로, 내부 클럭 신호 CLK2를 생성하는 내부 클럭 생성부를 구비하고 있고, 클럭 신호 CLK2를 상기 각종 회로에 공급한다.
본 실시 형태의 CPU에서는, Register(9906)에, 상기 실시 형태에서 설명한 구성을 갖는 기억 소자가 설치되어 있다. Register·Controller(9907)은, ALU(9901)로부터의 지시에 따라, Register(9906)이 갖는 기억 소자에 있어서, 기억 회로(101)에 의한 데이터의 유지를 행할지, 기억 회로(102)에 의한 데이터의 유지를 행할지를 선택한다. 위상 반전 소자의 귀환 루프에 의한 데이터의 유지가 선택되고 있는 경우, Register(9906) 내의 기억 소자에의 전원 전압의 공급이 행하여진다. 용량 소자에 있어서의 데이터의 유지가 선택되고 있는 경우, Register(9906) 내의 기억 소자에의 전원 전압의 공급을 정지할 수 있다. 전원 정지에 관해서는, 도 3에 도시하는 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되고 있는 노드 사이에, 스위칭 소자를 설치함으로써 행할 수 있다.
이렇게 해서, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하여, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치에의 정보의 입력을 정지하고 있는 동안에도, CPU를 정지할 수 있고, 그것에 의해 소비 전력을 저감할 수 있다.
본 실시 형태에서는, CPU를 예로 들어 설명했지만, 본 발명의 신호 처리 회로는 CPU에 한정되지 않고, 마이크로프로세서, 화상 처리 회로, DSP, FPGA 등의 LSI에도 응용 가능하다.
본 실시 형태는, 상기 실시 형태와 조합해서 실시하는 것이 가능하다.
(실시 형태 5)
도 1에 도시한 기억 소자(100)에 있어서, 트랜지스터(110)의 채널이 실리콘에 형성되는 경우에 있어서의, 트랜지스터(110)와, 채널이 산화물 반도체층에 형성되는 트랜지스터(109)와, 용량 소자(108)를 예로 들어, 기억 소자(100)의 제작 방법에 대해서 설명한다. 또한, 기억 소자(100)에 포함되는 그 밖의 소자도, 트랜지스터(109), 트랜지스터(110), 용량 소자(108)와 마찬가지로 제작할 수 있다.
도 6의 (A)에 도시하는 바와 같이, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도, 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요로 된다. 예를 들면, 기판(700)에는, 퓨전법이나 플로트법으로 제작되는 글래스 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 이용할 수 있다. 글래스 기판으로서는, 이후의 가열 처리의 온도가 높은 경우에는, 왜곡점이 730℃ 이상인 것을 이용하면 된다.
또한, 본 실시 형태에서는, 반도체막(702)이 단결정의 실리콘인 경우를 예로 들어, 이하, 트랜지스터(110)의 제작 방법에 대해서 설명한다. 또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 대해서 간단히 설명한다. 우선, 단결정의 반도체 기판인 본드 기판에, 전계에서 가속된 이온으로 이루어지는 이온 빔을 주입하고, 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과, 절연막(701)이 형성된 기판(700)을, 사이에 해당 절연막(701)이 끼이도록 접합한다. 접합은, 본드 기판과 기판(700)을 서로 겹친 후, 본드 기판과 기판(700)의 일부에, 1N/㎠ 이상 500N/㎠ 이하, 바람직하게는 11N/㎠ 이상 20N/㎠ 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착한 면 전체에 접합이 미친다. 다음으로, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드끼리가 결합하여, 미소 보이드의 체적이 증대한다. 그 결과, 취화층에 있어서 본드 기판의 일부인 단결정 반도체막이, 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는, 기판(700)의 왜곡점을 초과하지 않는 온도로 한다.
또한, 본 실시 형태에서는, 단결정의 반도체막(702)을 이용하는 예에 대해서 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 절연막(701) 위에 기상성장법을 이용해서 형성된 다결정, 미결정, 비정질의 반도체막을 이용해도 되고, 상기 반도체막을 공지의 기술에 의해 결정화해도 된다. 공지의 결정화 방법으로서는, 레이저광을 이용한 레이저 결정화법, 촉매 원소를 이용하는 결정화법이 있다. 혹은, 촉매 원소를 이용하는 결정화법과 레이저 결정화법을 조합해서 이용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 이용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 이용한 램프 가열 결정화법, 촉매 원소를 이용하는 결정화법, 950℃ 정도의 고온 가열법을 조합한 결정화법을 이용해도 된다.
다음으로, 도 6의 (B)에 도시하는 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한다.
게이트 절연막(703)은, 고밀도 플라즈마 처리, 열 처리 등을 행함으로써 반도체막(702)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들면 He, Ar, Kr, Xe 등의 희가스와 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용해서 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저 전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있음)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있음)에 의해, 반도체막의 표면을 산화 또는 질화함으로써, 1∼20㎚, 바람직하게는 5∼10㎚의 절연막이 반도체막에 접하도록 형성할 수 있다. 예를 들면, 산화 질소(N2O)를 Ar로 1∼3배(유량비)로 희석하고, 10∼30㎩의 압력으로 3∼5㎾의 마이크로파(2.45㎓) 전력을 인가해서 반도체막(702)의 표면을 산화 혹은 질화시킨다. 이 처리에 의해 1㎚∼10㎚(바람직하게는 2㎚∼6㎚)의 절연막을 형성한다. 또한 산화 질소(N2O)와 실란(SiH4)을 도입하고, 10∼30㎩의 압력으로 3∼5㎾의 마이크로파(2.45㎓) 전력을 인가해서 기상성장법에 의해 산화 질화 규소막을 형성해서 게이트 절연막을 형성한다. 고상 반응과 기상성장법에 의한 반응을 조합하는 것에 의해 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(703)과 반도체막(702)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 변동을 억제할 수 있다. 또한 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 이용해서 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정 입계에 있어서만 산화가 빠르게 진행하게 되는 것을 억제하여, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함해서 형성되는 트랜지스터는, 특성의 변동을 억제할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소, 질화 산화 규소, 산화 질화 규소, 질화 규소, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는몰리브덴막을, 단층으로, 또는 적층시킴으로써, 게이트 절연막(703)을 형성해도 된다.
또한, 본 명세서에 있어서 산화 질화물이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 물질이며, 또한, 질화 산화물이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들면, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하fhh 할 수 있다. 본 실시 형태에서는, 플라즈마 CVD법을 이용하여, 산화 규소를 포함하는 단층의 절연막을, 게이트 절연막(703)으로서 이용한다.
다음으로, 도 6의 (B)에 도시하는 바와 같이, 게이트 절연막(703) 위에 마스크(705)를 형성한다. 그 후, 도 6의 (C)에 도시하는 바와 같이, 마스크(705)를 이용해서 에칭 가공함으로써, 반도체층(772) 및 게이트 절연층(773)을 형성한다.
반도체층(772)에는, 임계값 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 혹은 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 된다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 에칭 가공하기 전의 반도체막(702)에 대해 행해도 되고, 에칭 가공 후에 형성된 반도체층(772)에 대해 행해도 된다. 또한, 임계값 전압을 제어하기 위한 불순물 원소의 첨가를, 본드 기판에 대해 행해도 된다. 혹은, 불순물 원소의 첨가를, 임계값 전압을 대략적으로 조정하기 위해서 본드 기판에 대해 행한 후에, 임계값 전압을 미세 조정하기 위해서, 에칭 가공 전의 반도체막(702)에 대하여, 또는 에칭 가공에 의해 형성된 반도체층(772)에 대해서도 행해도 된다.
다음으로, 마스크(705)를 제거한 후, 도 6의 (C)에 도시하는 바와 같이, 게이트 전극(707)을 형성한다.
게이트 전극(707)은, 도전막을 형성한 후, 이 도전막을 소정의 형상으로 에칭 가공함으로써 형성할 수 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코트법 등을 이용할 수 있다. 또한, 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 이용할 수 있다. 상기 금속을 주성분으로 하는 합금을 이용해도 되고, 상기 금속을 포함하는 화합물을 이용해도 된다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 규소 등의 반도체를 이용해서 형성해도 된다.
또한, 본 실시 형태에서는 게이트 전극(707)을 단층의 도전막으로 형성하고 있지만, 본 실시 형태는 이 구성에 한정되지 않는다. 게이트 전극(707)은 적층된 복수의 도전막으로 형성되어 있어도 된다.
2개의 도전막의 조합으로서, 1층째에 질화 탄탈 또는 탄탈을, 2층째에 텅스텐을 이용할 수 있다. 상기 예 이외에, 질화 텅스텐과 텅스텐, 질화 몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화 탄탈은, 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들면, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐 실리사이드 등도 이용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 된다.
또한, 게이트 전극(707)에 산화 인듐, 산화 인듐 산화 주석, 산화 인듐 산화 아연, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성을 갖는 산화물 도전막을 이용할 수도 있다.
또한, 마스크를 이용하지 않고, 액적 토출법을 이용해서 선택적으로 게이트 전극(707)을 형성해도 된다. 액적 토출법이란, 소정의 조성물을 포함하는 액적을 가는 구멍으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크제트법 등이 그 범주에 포함된다.
또한, 게이트 전극(707)은, 도전막을 형성 후, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화 붕소, 염화 규소 혹은 4염화 탄소 등의 염소계 가스, 4불화 탄소, 불화 황 혹은 불화 질소 등의 불소계 가스 또는 산소를 적절히 이용할 수 있다.
다음으로, 도 6의 (D)에 도시하는 바와 같이, 게이트 전극(707)을 마스크로 하여 1 도전성을 부여하는 불순물 원소를 반도체층(772)에 첨가함으로써, 게이트 전극(707)과 겹치는 채널 형성 영역(710)과, 채널 형성 영역(710)을 사이에 끼우는 한 쌍의 불순물 영역(709)이, 반도체층(772)에 형성된다.
본 실시 형태에서는, 반도체층(772)에 p형을 부여하는 불순물 원소(예를 들면 붕소)를 첨가하는 경우를 예로 든다.
다음으로, 도 7의 (A)에 도시하는 바와 같이, 게이트 절연층(773), 게이트 전극(707)을 피복하도록, 절연막(712), 절연막(713)을 형성한다. 구체적으로, 절연막(712), 절연막(713)은, 산화 규소, 질화 규소, 질화 산화 규소, 산화 질화 규소, 질화 알루미늄, 질화 산화 알루미늄 등의 무기의 절연막을 이용할 수 있다. 특히, 절연막(712), 절연막(713)에 유전율이 낮은(low-k) 재료를 이용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연막(712), 절연막(713)에, 상기 재료를 이용한 다공성의 절연막을 적용해도 된다. 다공성의 절연막에서는, 밀도가 높은 절연막과 비교해서 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감하는 것이 가능하다.
본 실시 형태에서는, 절연막(712)으로서 산화 질화 규소, 절연막(713)으로서 질화 산화 규소를 이용하는 경우를 예로 든다. 또한, 본 실시 형태에서는, 게이트 전극(707) 위에 절연막(712), 절연막(713)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(707) 위에 절연막을 1층만 형성하고 있어도 되고, 3층 이상의 복수의 절연막을 적층하도록 형성하고 있어도 된다.
다음으로, 도 7의 (B)에 도시하는 바와 같이, 절연막(712) 및 절연막(713)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 게이트 전극(707)의 표면을 노출시킨다. 또한, 이후에 형성되는 트랜지스터(109)의 특성을 향상시키기 위해서, 절연막(712), 절연막(713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 트랜지스터(110)를 형성할 수 있다.
다음으로, 트랜지스터(109)의 제작 방법에 대해서 설명한다. 우선, 도 7의 (C)에 도시하는 바와 같이, 절연막(712) 또는 절연막(713) 위에 산화물 반도체층(716)을 형성한다.
산화물 반도체층(716)은, 절연막(712) 및 절연막(713) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써, 형성할 수 있다. 상기 산화물 반도체막의 막 두께는, 2㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 50㎚ 이하, 더욱 바람직하게는 3㎚ 이상 20㎚ 이하로 한다. 산화물 반도체막은, 산화물 반도체를 타깃으로서 이용하고, 스퍼터법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(예를 들면 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들면 아르곤) 및 산소 혼합 분위기하에 있있어서 스퍼터법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터를 행하고, 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용해서 전압을 인가해서 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 된다. 또한, 아르곤 분위기에 산소, 산화 질소 등을 첨가한 분위기에서 행해도 된다. 또한, 아르곤 분위기에 염소, 4불화 탄소 등을 첨가한 분위기에서 행해도 된다.
산화물 반도체막을 구성하는 재료(산화물 반도체)로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 해당 산화물 반도체막을 이용해서 형성되는 트랜지스터의 전기 특성의 변동을 저감하기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 포함하는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 포함하고 있어도 된다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 문제삼지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 이용해도 된다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 이용해도 된다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 말하고, r은, 예를 들면, 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
또한, 산화물 반도체막은, 아몰퍼스(비정질)이어도 되고, 결정성을 갖고 있어도 된다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용해서 트랜지스터를 제작했을 때의 계면산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하인 표면위에 형성하면 된다.
또한, Ra는, JIS B0601로 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
Figure 112017114534370-pat00001
또한, 상기에 있어서, S0은, 측정면(좌표(x1, y1) (x1, y2) (x2, y1) (x2, y2)로 나타내는 4점에 의해 둘러싸이는 장방형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가 가능하다.
본 실시 형태에서는, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 타깃을 이용한 스퍼터법에 의해 얻어지는 막 두께 30㎚의 In-Ga-Zn계 산화물 반도체의 박막을, 산화물 반도체막으로서 이용한다. 상기 타깃으로서, 예를 들면, 각 금속의 조성비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2인 타깃을 이용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 된다.
본 실시 형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타깃을 이용해서 산화물 반도체막을 성막한다. 성막 시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 된다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 클라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 부가한 것이어도 된다. 클라이오 펌프를 이용해서 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타깃 사이의 거리를 100㎜, 압력 0.6㎩, 직류(DC) 전원 0.5㎾, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10㎩·㎥/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 있어서의 산화물 반도체막에의, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 이용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타깃의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또한, 해당 타깃을 이용함으로써, 산화물 반도체막에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 되도록이면 포함되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(712) 및 절연막(713)까지가 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착한 수분 또는 수소 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 클라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은, 이후에 행하여지는 게이트 절연막(721)의 성막 전에, 도전막(719), 도전막(720)까지 형성한 기판(700)에도 마찬가지로 행해도 된다.
또한, 산화물 반도체층(716)을 형성하기 위한 에칭은, 드라이 에칭이어도 웨트 에칭이어도 되고, 양방을 이용해도 된다. 드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 3염화 붕소(BCl3), 4염화 규소(SiCl4), 4염화탄소(CCl4) 등) 이 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 4불화 탄소(CF4), 6불화 황(SF6), 3불화 질소(NF3), 트리플루오로 메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서, 인산과 아세트산과 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 이용할 수 있다. 본 실시 형태에서는, ITO-07N(간토화학사제)을 이용한다.
산화물 반도체층(716)을 형성하기 위한 레지스트 마스크를 잉크제트법으로 형성해도 된다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 코스트를 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역 스퍼터를 행하고, 산화물 반도체층(716) 및 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 그래서, 본 발명의 일 양태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해서, 산화물 반도체층(716)에 대하여, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계를 이용해서 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 산화물 반도체층(716)에 가열 처리를 실시한다.
산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체층(716) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리를 행하면 된다. 예를 들면, 500℃, 3분간 이상 6분간 이하 정도로 행하면 된다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 글래스 기판의 왜곡점을 초과하는 온도에서도 처리할 수 있다.
본 실시 형태에서는, 가열 처리 장치의 하나인 전기로를 이용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 된다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%)이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대하여 둔감하여, 막 내에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 염가인 소다 석회 글래스도 사용할 수 있다고 지적되고 있다(가미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체층에 접하는 절연막이 산화물인 경우, 해당 절연막 중에 확산해서 Na+가 된다. 또한, Na는, 산화물 반도체층 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단한다, 혹은, 그 결합 중에 인터럽트한다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도의 저하 등의, 트랜지스터의 특성의 열화가 일어나고, 게다가, 특성의 변동도 발생한다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 변동은, 산화물 반도체층 중의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체층 중의 수소 농도가 1×1018/㎤ 이하, 보다 바람직하게는 1×1017/㎤ 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎤ 이하, 바람직하게는 1×1016/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하로 하면 된다. 마찬가지로, Li 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 된다. 마찬가지로, K 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 된다.
이상의 공정에 의해, 산화물 반도체층(716) 중의 수소의 농도를 저감할 수 있다.
또한, 산화물 반도체층은, 아몰퍼스(비정질)이어도 되고, 결정성을 갖고 있어도 된다. 후자의 경우, 단결정이어도 되고, 다결정이어도 되고, 일부분이 결정성을 갖는 구성이어도 되고, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 되고, 비아몰퍼스이어도 된다. 예를 들면, 산화물 반도체층으로서, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 (CAAC:C Axis Aligned Crystal이라고도 함.) 포함하는 산화물을 이용할 수 있다.
CAAC를 포함하는 산화물을 이용한 산화물 반도체막은, 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC를 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에 있어서 육방정의 결정이 형성되도록 하는 것과, 해당 결정을 종으로 해서 결정이 성장되도록 하는 것이 긴요하다. 그것을 위해서는, 타깃과 기판의 거리를 넓게 취하고(예를 들면, 150㎜∼200㎜ 정도), 기판 가열 온도를 100℃~500℃, 적합하게는 200℃~400℃, 더욱 적합하게는 250℃~300℃로 하면 바람직하다. 또한, 이에 덧붙여서, 성막 시의 기판 가열 온도보다도 높은 온도에서, 퇴적된 산화물 반도체막을 열 처리함으로써 막 내에 포함되는 미크로인 결함이나, 적층 계면의 결함을 수복할 수 있다.
CAAC를 포함하는 산화물이란, 광의로, 비단결정으로서, 그 ab면에 수직인 방향으로부터 보아, 삼각형, 육각형, 정삼각형 또는 플러스 육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 보아, 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열한 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 된다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 된다.
CAAC는, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대하여 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되며, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 결정을 예로 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대해서 도 16 내지 도 18을 이용해서 상세하게 설명한다. 또한, 특히 언급이 없는 한, 도 16 내지 도 18은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 16에 있어서, 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 16의 (A)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 16의 (A)의 구조는, 팔면체 구조를 취하지만, 간단히 하기 위해 평면 구조로 나타내고 있다. 또한, 도 16의 (A)의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 16의 (A)에 도시하는 소그룹은 전하가 0이다.
도 16의 (B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 16의 (B) 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 16의 (B)에 도시하는 구조를 취할 수 있다. 도 16의 (B)에 도시하는 소그룹은 전하가 0이다.
도 16의 (C)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 16의 (C)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 16의 (C)의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 된다. 도 16의 (C)에 도시하는 소그룹은 전하가 0이다.
도 16의 (D)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 16의 (D)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 16의 (D)에 도시하는 소그룹은 전하가 +1로 된다.
도 16의 (E)에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 16의 (E)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 16의 (E)에 도시하는 소그룹은 전하가 -1로 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함.)이라고 부른다.
여기서, 이들 소그룹끼리가 결합하는 규칙에 대해서 설명한다. 도 16의 (A)에 도시하는 6배위의 In의 상반분의 3개의 O는, 하방향에 각각 3개의 근접 In을 갖고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 In을 갖는다. 도 16의 (B)에 도시하는 5배위의 Ga 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 갖고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 갖는다. 도 16의 (C)에 도시하는 4배위의 Zn 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 갖고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 이종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재해서 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재해서 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합해서 중그룹을 구성한다.
도 17의 (A)에, In-Sn-Zn계의 산화물의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 17의 (B)에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 17의 (C)은, 도 17의 (B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 17의 (A)에 있어서는, 간단히 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn 상반분 및 하반분은 각각 3개씩 4배위의 O가 있는 것을 동그라미틀의 3으로서 나타내고 있다. 마찬가지로, 도 17의 (A)에 있어서, In 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 틀의 1로서 나타내고 있다. 또한, 마찬가지로, 도 17의 (A)에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 17의 (A)에 있어서, In-Sn-Zn계의 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 개재해서 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 개재해서 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 + 1이 된다. 그 때문에, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 부정하는 전하 -1이 필요로 된다. 전하 -1을 취하는 구조로서, 도 16의 (E)에 도시하는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 소거되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 17의 (B)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn계의 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계의 산화물의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함.), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물, 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 18의 (A)에, In-Ga-Zn계의 산화물의 층 구조를 구성하는 중그룹의 모델 도를 나타낸다.
도 18의 (A)에 있어서, In-Ga-Zn계의 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
도 18의 (B)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 18의 (C)은, 도 18의 (B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 그 때문에, 이들 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn계의 산화물의 층 구조를 구성하는 중그룹은, 도 18의 (A)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 서로 다른 중그룹을 조합한 대그룹도 취할 수 있다.
다음으로, 도 8의 (A)에 도시하는 바와 같이, 게이트 전극(707)과 접하고, 또한 산화물 반도체층(716)과도 접하는 도전막(719)과, 산화물 반도체층(716)과 접하는 도전막(720)을 형성한다. 도전막(719) 및 도전막(720)은, 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(719) 및 도전막(720)은, 게이트 전극(707)을 피복하도록 스퍼터법이나 진공 증착법으로 도전막을 형성한 후, 이 도전막을 소정의 형상으로 에칭 가공함으로써, 형성할 수 있다.
도전막(719) 및 도전막(720)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 된다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속 재료와 조합해서 이용하면 된다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 이용할 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막은, 단층 구조이어도, 2층 이상의 적층 구조이어도 된다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타타늄막을 적층하는 2층 구조, 타타늄막과, 그 타타늄막 위에 겹쳐서 알루미늄막을 적층하고, 또한 그 위에 타타늄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, Mo는, 산화막과의 밀착성이 높다. 따라서, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 혹은 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하고, 상기 적층된 도전막을 도전막(719) 및 도전막(720)에 이용함으로써, 산화막인 절연막과, 도전막(719) 및 도전막(720)의 밀착성을 높일 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막으로서는, 도전성의 금속 산화물로 형성해도 된다. 도전성의 금속 산화물로서는 산화 인듐, 산화 주석, 산화 아연, 산화 인듐 산화 주석, 산화 인듐 산화 아연 또는 상기 금속 산화물 재료에 실리콘 혹은 산화실리콘을 포함시킨 것을 이용할 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견디는 내열성을 도전막에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭 시에, 산화물 반도체층(716)이 되도록이면 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체층(716)의 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시 형태에서는, 도전막에 타타늄막을 이용한다. 그 때문에, 암모니아와 과산화수소수를 포함하는 용액(암모니아 과수)을 이용하여, 선택적으로 도전막을 웨트 에칭할 수 있다. 구체적으로는, 31중량％의 과산화수소수와, 28중량％의 암모니아수와 물을, 체적비 5:2:2로 혼합한 암모니아 과수를 이용한다. 혹은, 염소(Cl2), 염화 붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막을 드라이 에칭해도 된다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해서, 투과한 광에 다단계의 강도를 가지게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 이용해서 에칭 공정을 행해도 된다. 다계조 마스크를 이용해서 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상으로 되고, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 서로 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2종류 이상의 서로 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 산화물 반도체층(716)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성하도록 해도 된다. 산화물 도전막의 재료로서는, 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것인 것이 바람직하다. 그러한 산화물 도전막으로서, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수 있다.
예를 들면, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 에칭 가공과, 도전막(719) 및 도전막(720)을 형성하기 위한 에칭 가공을 일괄해서 행하도록 해도 된다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 산화물 반도체층(716)과 도전막(719) 및 도전막(720) 사이의 저항을 낮출 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 트랜지스터의 내압을 높일 수 있다.
다음으로, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하도록 해도 된다. 이 플라즈마 처리에 의해 노출하고 있는 산화물 반도체층의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행해도 된다.
또한, 플라즈마 처리를 행한 후, 도 8의 (B)에 도시하는 바와 같이, 도전막(719) 및 도전막(720)과, 산화물 반도체층(716)을 피복하도록, 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에 있어서, 산화물 반도체층(716)과 겹치는 위치에 게이트 전극(722)을 형성하고, 도전막(719)과 겹치는 위치에 도전막(723)을 형성한다.
게이트 절연막(721)은, 게이트 절연막(703)과 마찬가지의 재료, 마찬가지의 적층 구조를 이용해서 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은, 수분이나, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 되고, 적층된 복수의 절연막으로 구성되어 있어도 된다. 게이트 절연막(721)에 수소가 포함되면, 그 수소가 산화물 반도체층(716)에 침입하거나, 또는 수소가 산화물 반도체층(716) 중의 산소를 뽑아내고, 산화물 반도체층(716)이 저저항화(n형화)되게 되어, 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는, 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서, 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다도, 산화물 반도체층(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 끼워, 도전막(719) 및 도전막(720) 및 산화물 반도체층(716)과 겹치도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체층(716) 내, 게이트 절연막(721) 내, 혹은, 산화물 반도체층(716)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체층(716)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체층(716)에 접하는 것을 방지할 수 있다.
본 실시 형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에, 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는, 게이트 절연막(721)을 형성한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 되고, 본 실시 형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에, 가열 처리를 실시해도 된다. 가열 처리는, 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기하에 있어서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 혹은, 도전막(719) 및 도전막(720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체층에 대해 행한 이전의 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행해도 된다. 산소를 포함하는 게이트 절연막(721)이 형성된 후에, 가열 처리가 실시되는 것에 의해, 산화물 반도체층(716)에 대해 행한 이전의 가열 처리에 의해, 산화물 반도체층(716)에 산소 결손이 발생하고 있었다고 해도, 게이트 절연막(721)으로부터 산화물 반도체층(716)에 산소가 공여된다. 그리고, 산화물 반도체층(716)에 산소가 공여됨으로써, 산화물 반도체층(716)에 있어서, 도너가 되는 산소 결손을 저감하여, 화학양론적 조성비를 충족시키는 것이 가능하다. 산화물 반도체층(716)에는, 화학양론적 조성비를 초과하는 양의 산소가 포함되어 있는 것이 바람직하다. 그 결과, 산화물 반도체층(716)을 i형에 가깝게 할 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 변동을 경감하여, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 게이트 절연막(721)의 형성 후이면 특별히 한정되지 않고, 다른 공정, 예를 들면 수지막 형성 시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 늘리는 일없이, 산화물 반도체층(716)을 i형에 가깝게 할 수 있다.
또한, 산소 분위기하에서 산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체층(716) 중에 있어서 도너가 되는 산소 결손을 저감시켜도 된다. 가열 처리의 온도는, 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 행한다. 상기 산소 분위기하의 가열 처리에 이용되는 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
혹은, 이온 주입법 또는 이온 도핑법 등을 이용하여, 산화물 반도체층(716)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 된다. 예를 들면, 2.45㎓의 마이크로파로 플라즈마화한 산소를 산화물 반도체층(716)에 첨가하면 된다.
또한, 게이트 전극(722) 및 도전막(723)은, 게이트 절연막(721) 위에 도전막을 형성한 후, 이 도전막을 에칭 가공함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은, 게이트 전극(707) 혹은 도전막(719) 및 도전막(720)과 마찬가지의 재료를 이용해서 형성하는 것이 가능하다.
게이트 전극(722) 및 도전막(723)의 막 두께는, 10㎚∼400㎚, 바람직하게는 100㎚∼200㎚으로 한다. 본 실시 형태에서는, 텅스텐 타깃을 이용한 스퍼터법에 의해 150㎚의 게이트 전극용의 도전막을 형성한 후, 이 도전막을 에칭에 의해 원하는 형상으로 에칭 가공함으로써, 게이트 전극(722) 및 도전막(723)을 형성한다. 또한, 레지스트 마스크를 잉크제트법으로 형성해도 된다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 코스트를 저감할 수 있다.
이상의 공정에 의해, 트랜지스터(109)가 형성된다.
또한, 게이트 절연막(721)을 사이에 끼워서 도전막(719)과 도전막(723)이 겹치는 부분이, 용량 소자(108)에 상당한다.
또한, 트랜지스터(109)는 싱글 게이트 구조의 트랜지스터를 이용하여 설명했지만, 필요에 따라서, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는, 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막(본 실시 형태에서는, 게이트 절연막(721)이 해당함.)은, 제13족 원소 및 산소를 포함하는 절연 재료를 이용하도록 해도 된다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋아, 이것을 산화물 반도체층에 접하는 절연막에 이용함으로써, 산화물 반도체층의 계면의 상태를 양호하게 유지할 수 있다.
제13족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들면, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 것을 나타내고, 산화 갈륨 알루미늄이란, 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접해서 절연막을 형성하는 경우에, 절연막에 산화 갈륨을 포함하는 재료를 이용함으로써 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체층과 산화 갈륨을 포함하는 절연막을 접해서 형성함으로써, 산화물 반도체층과 절연막의 계면에 있어서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 이용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들면, 산화 알루미늄을 포함하는 재료를 이용해서 절연막을 형성하는 것도 유효하다. 또한, 산화 알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 해당 재료를 이용하는 것은, 산화물 반도체층에의 물의 침입 방지라고 하는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(716)에 접하는 절연막은, 산소 분위기하에 의한 열 처리나, 산소 도프 등에 의해, 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 해당 벌크의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 한다는 취지에서 이용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 이용해서 행해도 된다.
예를 들면, 산화물 반도체층(716)에 접하는 절연막으로서 산화 갈륨을 이용한 경우, 산소 분위기하에 의한 열 처리나, 산소 도프를 행함으로써, 산화 갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화 알루미늄을 이용한 경우, 산소 분위기하에 의한 열 처리나, 산소 도프를 행함으로써, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 이용한 경우, 산소 분위기하에 의한 열 처리나, 산소 도프를 행함으로써, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2 -XO3+α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체층이 접하는 것에 의해, 절연막 중의 과잉의 산소가 산화물 반도체층에 공급되고, 산화물 반도체층 중, 또는 산화물 반도체층과 절연막의 계면에 있어서의 산소 결함을 저감하고, 산화물 반도체층을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체층(716)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 이용해도 되지만, 양방의 절연막에 이용하는 쪽이 바람직하다. 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체층(716)에 접하는 절연막의, 상층 및 하층에 위치하는 절연막에 이용하여, 산화물 반도체층(716)을 사이에 끼우는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체층(716)의 상층 또는 하층에 이용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 해도 되고, 서로 다른 구성 원소를 갖는 절연막으로 해도 된다. 예를 들면, 상층과 하층 모두, 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨으로 해도 되고, 상층과 하층의 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨으로 하고, 다른 쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화 알루미늄으로 해도 된다.
또한, 산화물 반도체층(716)에 접하는 절연막은, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 된다. 예를 들면, 산화물 반도체층(716)의 상층에 조성이 Ga2OX(X=3+α, 0<α<1)의 산화 갈륨을 형성하고, 그 위에 조성이 GaXAl2 -XO3+α(0<X<2, 0<α<1)의 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 형성해도 된다. 또한, 산화물 반도체층(716)의 하층을, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 되고, 산화물 반도체층(716)의 상층 및 하층의 양방을, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 된다.
다음으로, 도 8의 (C)에 도시하는 바와 같이, 게이트 절연막(721), 도전막(723), 게이트 전극(722)을 피복하도록, 절연막(724)을 형성한다. 절연막(724)은, PVD법이나 CVD법 등을 이용해서 형성할 수 있다. 또한, 산화 규소, 산화 질화 규소, 질화 규소, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성할 수 있다. 또한, 절연막(724)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 하는 것에 의해, 배선이나 전극 등의 사이에 생기는 기생 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는, 절연막(724)을 단층 구조로 하고 있지만, 본 발명의 일 양태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 된다.
다음으로, 게이트 절연막(721), 절연막(724)에 개구부(725)를 형성하고, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 상기 개구부(725)에 있어서 도전막(720)과 접하는 배선(726)을 형성한다.
배선(726)은, PVD법이나, CVD법을 이용해서 도전막을 형성한 후, 이 도전막을 에칭 가공함으로써 형성된다. 또한, 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 이용해도 된다.
보다 구체적으로는, 예를 들면, 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 타타늄막을 얇게 형성하고, PVD법에 의해 타타늄막을 얇게(5㎚ 정도) 형성한 후에, 개구부(725)에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 타타늄막은, 피형성면의 산화막(자연산화막 등)을 환원하고, 하부 전극 등(여기서는 도전막(720))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화 티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 된다.
다음으로, 배선(726)을 피복하도록 절연막(727)을 형성한다. 상술한 일련의 공정에 의해, 기억 소자를 제작할 수 있다.
또한, 상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이, 산화물 반도체층(716)의 뒤에 형성되어 있다. 따라서, 도 8의 (B)에 도시하는 바와 같이, 상기 제작 방법에 의해 얻어지는 트랜지스터(109)는, 도전막(719) 및 도전막(720)이, 산화물 반도체층(716)의 위에 형성되어 있다. 그러나, 트랜지스터(109)는, 소스 전극 및 드레인 전극으로서 기능하는 도전막이, 산화물 반도체층(716) 아래, 즉, 산화물 반도체층(716)과 절연막(712) 및 절연막(713) 사이에 형성되어 있어도 된다.
도 9에, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이, 산화물 반도체층(716)과 절연막(712) 및 절연막(713) 사이에 형성되어 있는 경우의, 트랜지스터(109)의 단면도를 도시한다. 도 9에 도시하는 트랜지스터(109)는, 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)의 형성을 행하고, 다음으로 산화물 반도체층(716)의 형성을 행함으로써 얻을 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 5와는 상이한 구조를 가진, 산화물 반도체층을 이용한 트랜지스터에 대해서 설명한다.
도 10의 (A)에 도시하는 트랜지스터(901)는, 절연막(902) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(903)과, 산화물 반도체층(903) 위에 형성된 소스 전극(904) 및 드레인 전극(905)과, 산화물 반도체층(903), 소스 전극(904) 및 드레인 전극(905) 위의 게이트 절연막(906)과, 게이트 절연막(906) 위에 있어서 산화물 반도체층(903)과 겹치는 위치에 설치된 게이트 전극(907)을 갖는다.
도 10의 (A)에 도시하는 트랜지스터(901)는, 게이트 전극(907)이 산화물 반도체층(903) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(904) 및 드레인 전극(905)이 산화물 반도체층(903) 위에 형성되어 있는 톱 컨택트형이다. 그리고, 트랜지스터(901)는, 소스 전극(904) 및 드레인 전극(905)과, 게이트 전극(907)이 겹쳐 있지 않다. 즉, 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에는, 게이트 절연막(906)의 막 두께보다도 큰 간격이 설치되어 있다. 따라서, 트랜지스터(901)는, 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에 형성되는 기생 용량을 작게 억제할 수 있으므로, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(903)은, 게이트 전극(907)이 형성된 후에 산화물 반도체층(903)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(908)을 갖는다. 또한, 산화물 반도체층(903) 중, 게이트 절연막(906)을 사이에 끼워서 게이트 전극(907)과 겹치는 영역이 채널 형성 영역(909)이다. 산화물 반도체층(903)에서는, 한 쌍의 고농도 영역(908) 사이에 채널 형성 영역(909)이 형성되어 있다. 고농도 영역(908)을 형성하기 위한 도우펀트의 첨가는, 이온 주입법을 이용할 수 있다. 도우펀트는, 예를 들면 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 이용할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(908) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(908)은, 산화물 반도체층(903) 중의 다른 영역에 비해서 도전성이 높아진다. 따라서, 고농도 영역(908)을 산화물 반도체층(903)에 형성함으로써, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(903)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하에서 1시간 정도 가열 처리를 실시함으로써, 고농도 영역(908) 중의 산화물 반도체는 우르츠(wurtzite)광형의 결정 구조를 갖게 된다. 고농도 영역(908) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가짐으로써, 더욱 고농도 영역(908)의 도전성을 높이고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(908) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체층(903)은, CAAC를 포함하는 산화물을 이용해서 구성되어 있어도 된다. 산화물 반도체층(903)이 CAAC를 포함하는 산화물을 이용해서 구성되어 있는 경우, 비정질의 경우에 비해서 산화물 반도체층(903)의 도전율을 높일 수 있으므로, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮춤으로써, 트랜지스터(901)의 미세화를 진행시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(901)의 미세화에 의해, 해당 트랜지스터를 이용한 기억 소자가 차지하는 면적을 축소화하여, 단위 면적당의 기억 용량을 높일 수 있다.
도 10의 (B)에 도시하는 트랜지스터(911)는, 절연막(912) 위에 형성된 소스 전극(914) 및 드레인 전극(915)과, 소스 전극(914) 및 드레인 전극(915) 위에 형성된 활성층으로서 기능하는 산화물 반도체층(913)과, 산화물 반도체층(913), 소스 전극(914) 및 드레인 전극(915) 위의 게이트 절연막(916)과, 게이트 절연막(916) 위에 있어서 산화물 반도체층(913)과 겹치는 위치에 설치된 게이트 전극(917)을 갖는다.
도 10의 (B)에 도시하는 트랜지스터(911)는, 게이트 전극(917)이 산화물 반도체층(913) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(914) 및 드레인 전극(915)이 산화물 반도체층(913) 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(911)는, 트랜지스터(901)와 마찬가지로, 소스 전극(914) 및 드레인 전극(915)과, 게이트 전극(917)이 겹쳐 있지 않으므로, 소스 전극(914) 및 드레인 전극(915)과 게이트 전극(917) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(913)은, 게이트 전극(917)이 형성된 후에 산화물 반도체층(913)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(918)을 갖는다. 또한, 산화물 반도체층(913) 중, 게이트 절연막(916)을 사이에 끼워서 게이트 전극(917)과 겹치는 영역이 채널 형성 영역(919)이다. 산화물 반도체층(913)에서는, 한 쌍의 고농도 영역(918) 사이에 채널 형성 영역(919)이 형성되어 있다.
고농도 영역(918)은, 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(918)을 형성하기 위한 도우펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(918) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(918)은, 산화물 반도체층(913) 중의 다른 영역에 비해서 도전성이 높아진다. 따라서, 고농도 영역(918)을 산화물 반도체층(913)에 형성함으로써, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(913)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(918) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 고농도 영역(918) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가짐으로써, 더욱 고농도 영역(918)의 도전성을 높이고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(918) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체층(913)은, CAAC를 포함하는 산화물을 이용해서 구성되어 있어도 된다. 산화물 반도체층(913)이 CAAC를 포함하는 산화물을 이용해서 구성되어 있는 경우, 비정질의 경우에 비해서 산화물 반도체층(913)의 도전율을 높일 수 있으므로, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮춤으로써, 트랜지스터(911)의 미세화를 진행시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(911)의 미세화에 의해, 해당 트랜지스터를 이용한 기억 소자가 차지하는 면적을 축소화하여, 단위 면적당의 기억 용량을 높일 수 있다.
도 10의 (C)에 도시하는 트랜지스터(921)는, 절연막(922) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(923)과, 산화물 반도체층(923) 위에 형성된 소스 전극(924) 및 드레인 전극(925)과, 산화물 반도체층(923), 소스 전극(924) 및 드레인 전극(925) 위의 게이트 절연막(926)과, 게이트 절연막(926) 위에 있어서 산화물 반도체층(923)과 겹치는 위치에 설치된 게이트 전극(927)을 갖는다. 또한, 트랜지스터(921)는, 게이트 전극(927)의 측부에 형성된, 절연막으로 형성된 측벽 절연물(930)을 갖는다.
도 10의 (C)에 도시하는 트랜지스터(921)는, 게이트 전극(927)이 산화물 반도체층(923) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(924) 및 드레인 전극(925)이 산화물 반도체층(923) 위에 형성되어 있는 톱 컨택트형이다. 그리고, 트랜지스터(921)는, 트랜지스터(901)와 마찬가지로, 소스 전극(924) 및 드레인 전극(925)과, 게이트 전극(927)이 겹쳐 있지 않으므로, 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(923)은, 게이트 전극(927)이 형성된 후에 산화물 반도체층(923)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(928)과, 한 쌍의 저농도 영역(929)을 갖는다. 또한, 산화물 반도체층(923) 중, 게이트 절연막(926)을 사이에 끼워서 게이트 전극(927)과 겹치는 영역이 채널 형성 영역(931)이다. 산화물 반도체층(923)에서는, 한 쌍의 고농도 영역(928) 사이에 한 쌍의 저농도 영역(929)이 형성되고, 한 쌍의 저농도 영역(929) 사이에 채널 형성 영역(931)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(929)은, 산화물 반도체층(923) 중의, 게이트 절연막(926)을 사이에 끼워서 측벽 절연물(930)과 겹치는 영역에 형성되어 있다.
고농도 영역(928) 및 저농도 영역(929)은, 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(928)을 형성하기 위한 도우펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(928) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도우펀트로서 이용한 경우, 저농도 영역(929) 중의 질소 원자의 농도는, 5×1018/㎤ 이상 5×1019/㎤ 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(928)은, 산화물 반도체층(923) 중의 다른 영역에 비해서 도전성이 높아진다. 따라서, 고농도 영역(928)을 산화물 반도체층(923)에 형성함으로써, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(929)을 채널 형성 영역(931)과 고농도 영역(928) 사이에 형성함으로써, 단채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(923)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(928) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(929)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(928) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가짐으로써, 더욱 고농도 영역(928)의 도전성을 높이고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(928) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체층(923)은, CAAC를 포함하는 산화물을 이용해서 구성되어 있어도 된다. 산화물 반도체층(923)이 CAAC를 포함하는 산화물을 이용해서 구성되어 있는 경우, 비정질의 경우에 비해서 산화물 반도체층(923)의 도전율을 높일 수 있으므로, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮춤으로써, 트랜지스터(921)의 미세화를 진행시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(921)의 미세화에 의해, 해당 트랜지스터를 이용한 메모리 셀이 차지하는 면적을 축소화하여, 셀 어레이의 단위 면적당의 기억 용량을 높일 수 있다.
도 10의 (D)에 도시하는 트랜지스터(941)는, 절연막(942) 위에 형성된 소스 전극(944) 및 드레인 전극(945)과, 소스 전극(944) 및 드레인 전극(945) 위에 형성된 활성층으로서 기능하는 산화물 반도체층(943)과, 산화물 반도체층(943), 소스 전극(944) 및 드레인 전극(945) 위의 게이트 절연막(946)과, 게이트 절연막(946) 위에 있어서 산화물 반도체층(943)과 겹치는 위치에 설치된 게이트 전극(947)을 갖는다. 또한, 트랜지스터(941)는, 게이트 전극(947)의 측부에 형성된, 절연막으로 형성된 측벽 절연물(950)을 갖는다.
도 10의 (D)에 도시하는 트랜지스터(941)는, 게이트 전극(947)이 산화물 반도체층(943) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(944) 및 드레인 전극(945)이 산화물 반도체층(943) 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(941)는, 트랜지스터(901)와 마찬가지로, 소스 전극(944) 및 드레인 전극(945)과, 게이트 전극(947)이 겹쳐 있지 않으므로, 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(943)은, 게이트 전극(947)이 형성된 후에 산화물 반도체층(943)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 갖는다. 또한, 산화물 반도체층(943) 중, 게이트 절연막(946)을 사이에 끼워서 게이트 전극(947)과 겹치는 영역이 채널 형성 영역(951)이다. 산화물 반도체층(943)에서는, 한 쌍의 고농도 영역(948) 사이에 한 쌍의 저농도 영역(949)이 형성되고, 한 쌍의 저농도 영역(949) 사이에 채널 형성 영역(951)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(949)은, 산화물 반도체층(943) 중의, 게이트 절연막(946)을 사이에 끼워서 측벽 절연물(950)과 겹치는 영역에 형성되어 있다.
고농도 영역(948) 및 저농도 영역(949)은, 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(948)을 형성하기 위한 도우펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(948) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도우펀트로서 이용한 경우, 저농도 영역(949) 중의 질소 원자의 농도는, 5×1018/㎤ 이상 5×1019/㎤ 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(948)은, 산화물 반도체층(943) 중의 다른 영역에 비해서 도전성이 높아진다. 따라서, 고농도 영역(948)을 산화물 반도체층(943)에 형성함으로써, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(949)을 채널 형성 영역(951)과 고농도 영역(948) 사이에 형성함으로써, 단채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(943)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(948) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(949)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(948) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가짐으로써, 더욱 고농도 영역(948)의 도전성을 높이고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(948) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체층(943)은, CAAC를 포함하는 산화물을 이용해서 구성되어 있어도 된다. 산화물 반도체층(943)이 CAAC를 포함하는 산화물을 이용해서 구성되어 있는 경우, 비정질의 경우에 비해서 산화물 반도체층(943)의 도전율을 높일 수 있으므로, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮춤으로써, 트랜지스터(941)의 미세화를 진행시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(941)의 미세화에 의해, 해당 트랜지스터를 이용한 기억 소자가 차지하는 면적을 축소화하여, 단위 면적당의 기억 용량을 높일 수 있다.
또한, 산화물 반도체를 이용한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 자기 정합 프로세스에서 제작하는 방법의 하나로서, 산화물 반도체층의 표면을 노출시켜, 아르곤 플라즈마 처리를 행하고, 산화물 반도체층의 플라즈마에 노출된 영역의 저항율을 저하시키는 방법이 개시되어 있다(S. Jeon et al.” 180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”, IEDM Tech. Dig., pp.504-507, 2010.).
그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역이 되어야 할 부분을 노출시키기 위해, 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때에, 하층의 산화물 반도체층도 부분적으로 오버 에칭되어, 소스 영역 또는 드레인 영역이 되어야 할 부분의 막 두께가 작아지게 된다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한, 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행시키기 위해서는, 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은, 산화물 반도체층과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.
예를 들면, 산화물 반도체층이 충분한 두께이면 오버 에칭도 문제로는 되지 않지만, 채널 길이를 200㎚ 이하로 하는 경우에는, 단채널 효과를 방지함에 있어서, 채널 형성 영역으로 되는 부분의 산화물 반도체층의 두께는 20㎚ 이하, 바람직하게는 10㎚ 이하인 것이 요구된다. 그러한 얇은 산화물 반도체층을 취급하는 경우에는, 산화물 반도체층의 오버 에칭은, 상술한 바와 같은, 소스 영역 또는 드레인 영역의 저항이 증가, 트랜지스터의 특성 불량을 발생시키기 때문에, 바람직하지 못하다.
그러나, 본 발명의 일 양태와 같이, 산화물 반도체층에의 도우펀트의 첨가를, 산화물 반도체층을 노출시키지 않고, 게이트 절연막을 남긴 채 행함으로써, 산화물 반도체층의 오버 에칭을 방지하여, 산화물 반도체층에의 과잉의 데미지를 경감할 수 있다. 또한, 그 이외에, 산화물 반도체층과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 7)
본 실시 형태에서는, 실시 형태 5, 실시 형태 6과는 상이한 구조를 가진, 산화물 반도체층을 이용한 트랜지스터에 대해서 설명한다. 또한, 산화물 반도체층을 구성하는 산화물 반도체는, In, Sn 및 Zn을 포함하는 산화물 반도체(In-Sn-Zn계 산화물 반도체)를 이용해도 되고, 다른 실시 형태에 있어서 설명한 다른 산화물 반도체를 이용해도 된다.
도 31은, 코플러너형인 톱 게이트·톱 컨택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 31의 (A)에 트랜지스터의 상면도를 도시한다. 또한, 도 31의 (B)에 도 31의 (A)의 일점쇄선 A-B에 대응하는 단면 A-B를 나타낸다.
도 31의 (B)에 도시하는 트랜지스터는, 기판(1100)과, 기판(1100) 위에 형성된 기초 절연막(1102)과, 기초 절연막(1102)의 주변에 형성된 보호 절연막(1104)과, 기초 절연막(1102) 및 보호 절연막(1104) 위에 형성된 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체층(1106)과, 산화물 반도체층(1106) 위에 형성된 게이트 절연막(1108)과, 게이트 절연막(1108)을 개재해서 산화물 반도체층(1106)과 중첩해서 설치된 게이트 전극(1110)과, 게이트 전극(1110)의 측면과 접해서 형성된 측벽 절연막(1112)과, 적어도 저저항 영역(1106b)과 접해서 설치된 한 쌍의 전극(1114)과, 적어도 산화물 반도체층(1106), 게이트 전극(1110) 및 한 쌍의 전극(1114)을 덮어서 형성된 층간 절연막(1116)과, 층간 절연막(1116)에 형성된 개구부를 개재해서 적어도 한 쌍의 전극(1114)의 한쪽과 접속해서 설치된 배선(1118)을 갖는다.
또한, 도시하지 않지만, 층간 절연막(1116) 및 배선(1118)을 덮어서 형성된 보호막을 갖는 구조로 해도 된다. 보호막을 형성함으로써, 층간 절연막(1116)의 표면 전도에 기인해서 생기는 미소 리크 전류를 저감할 수 있어, 트랜지스터의 오프 전류를 저감할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 실시 형태 5 내지 실시 형태 7과는 상이한 구조를 가진, 산화물 반도체층을 이용한 트랜지스터에 대해서 설명한다. 또한, 본 실시 형태에서는 산화물 반도체층을 구성하는 산화물 반도체로서, In, Sn 및 Zn을 포함하는 산화물 반도체(In-Sn-Zn계 산화물 반도체)를 이용한 경우에 대해서 설명하지만, 다른 실시 형태에 있어서 설명한 다른 산화물 반도체를 이용할 수도 있다.
도 32는, 본 실시 형태에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 32의 (A)는 트랜지스터의 상면도이다. 또한, 도 32의 (B)는 도 32의 (A)의 일점쇄선 A-B에 대응하는 단면도이다.
도 32의 (B)에 도시하는 트랜지스터는, 기판(1200)과、기판(1200) 위에 형성된 기초 절연막(1202)과, 기초 절연막(1202) 위에 형성된 산화물 반도체층(1206)과, 산화물 반도체층(1206)과 접하는 한 쌍의 전극(1214)과, 산화물 반도체층(1206) 및 한 쌍의 전극(1214) 위에 형성된 게이트 절연막(1208)과, 게이트 절연막(1208)을 개재해서 산화물반도체층(1206)과 중첩해서 설치된 게이트 전극(1210)과, 게이트 절연막(1208) 및 게이트 전극(1210)을 덮어서 형성된 층간 절연막(1216)과, 층간 절연막(1216)에 형성된 개구부를 거쳐서 한 쌍의 전극(1214)과 접속하는 배선(1218)과, 층간 절연막(1216) 및 배선(1218)을 덮어서 형성된 보호막(1220)을 갖는다.
기판(1200)으로서는 글래스 기판을, 기초 절연막(1202)으로서는 산화실리콘막을, 산화물 반도체층(1206)으로서는 In-Sn-Zn계의 산화막을, 한 쌍의 전극(1214)으로서는 텅스텐막을, 게이트 절연막(1208)으로서는 산화실리콘막을, 게이트 전극(1210)으로서는 질화 탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(1216)으로서는 산화 질화 실리콘막과 폴리이미드막의 적층 구조를, 배선(1218)으로서는 타타늄막, 알루미늄막, 티탄막이 이 순서대로 형성된 적층 구조를, 보호막(1220)으로서는 폴리이미드막을, 각각 이용하였다.
또한, 도 32의 (A)에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(1210)과 한 쌍의 전극(1214)이 중첩되는 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체층(1206)에 대한 한 쌍의 전극(1214)의 돌출부를 dW라고 부른다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 9)
본 실시 형태에서는, 기억 장치의 구조의 일 형태에 대해서 설명한다.
도 11 및 도 12는, 기억 장치의 단면도이다. 도 11 및 도 12에 도시하는 기억 장치는 상부에, 다층으로 형성된 복수의 기억 소자를 갖고, 하부에 논리 회로(3004)를 갖는다. 복수의 기억 소자 중, 기억 소자(3170a)와, 기억 소자(3170b)를 대표로 나타낸다. 기억 소자(3170a) 및 기억 소자(3170b)로서는, 예를 들면, 상기에 실시 형태에 있어서 설명한 기억 회로(102)와 마찬가지의 구성으로 할 수도 있다.
또한, 기억 소자(3170a)에 포함되는 트랜지스터(3171a)를 대표로 나타낸다. 기억 소자(3170b)에 포함되는 트랜지스터(3171b)를 대표로 나타낸다. 트랜지스터(3171a) 및 트랜지스터(3171b)는, 산화물 반도체층에 채널 형성 영역을 갖는다. 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터의 구성에 대해서는, 그 밖의 실시 형태에 있어서 설명한 구성과 마찬가지이기 때문에, 설명은 생략한다.
트랜지스터(3171a)의 소스 전극 및 드레인 전극과 동일한 층에 형성된 전극(3501a)은, 전극(3502a)에 의해, 전극(3003a)에 전기적으로 접속되어 있다. 트랜지스터(3171b)의 소스 전극 및 드레인 전극과 동일한 층에 형성된 전극(3501c)은, 전극(3502c)에 의해, 전극(3003c)에 전기적으로 접속되어 있다.
또한, 논리 회로(3004)는, 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용한 트랜지스터(3001)를 갖는다. 트랜지스터(3001)는, 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(3000)에 소자 분리 절연막(3106)을 형성하고, 소자 분리 절연막(3106)으로 둘러싸인 영역에 채널 형성 영역으로 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터(3001)는, 절연 표면 위에 형성된 실리콘막 등의 반도체막이나, SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터이어도 된다. 트랜지스터(3001)의 구성에 대해서는, 공지의 구성을 이용하는 것이 가능하기 때문에, 설명은 생략한다.
트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에는, 배선(3100a) 및 배선(3100b)이 형성되어 있다. 배선(3100a)과 트랜지스터(3001)가 형성된 층 사이에는, 절연막(3140a)이 형성되고, 배선(3100a)과 배선(3100b) 사이에는, 절연막(3141a)이 형성되고, 배선(3100b)과 트랜지스터(3171a)가 형성된 층 사이에는, 절연막(3142a)이 형성되어 있다.
마찬가지로, 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에는, 배선(3100c) 및 배선(3100d)이 형성되어 있다. 배선(3100c)과 트랜지스터(3171a)가 형성된 층 사이에는, 절연막(3140b)이 형성되고, 배선(3100c)과 배선(3100d) 사이에는, 절연막(3141b)이 형성되고, 배선(3100d)과 트랜지스터(3171b)가 형성된 층 사이에는, 절연막(3142b)이 형성되어 있다.
절연막(3140a), 절연막(3141a), 절연막(3142a), 절연막(3140b), 절연막(3141b), 절연막(3142b)은, 층간 절연막으로서 기능하고, 그 표면은 평탄화된 구성으로 할 수 있다.
배선(3100a), 배선(3100b), 배선(3100c), 배선(3100d)에 의해, 기억 소자간의 전기적 접속이나, 논리 회로(3004)와 기억 소자의 전기적 접속 등을 행할 수 있다.
논리 회로(3004)에 포함되는 전극(3303)은, 상부에 설치된 회로에 전기적으로 접속할 수 있다.
예를 들면, 도 11에 도시하는 바와 같이, 전극(3505)에 의해 전극(3303)은 배선(3100a)에 전기적으로 접속할 수 있다. 배선(3100a)은, 전극(3503a)에 의해 전극(3501b)에 전기적으로 접속할 수 있다. 이렇게 해서, 배선(3100a) 및 전극(3303)을, 트랜지스터(3171a)의 소스 또는 드레인에 전기적으로 접속할 수 있다. 또한, 전극(3501b)은, 전극(3502b)에 의해, 전극(3003b)에 전기적으로 접속할 수 있다. 전극(3003b)은, 전극(3503b)에 의해 배선(3100c)에 전기적으로 접속할 수 있다.
도 11에서는, 전극(3303)과 트랜지스터(3171a)의 전기적 접속은, 배선(3100a)을 개재해서 행하여지는 예를 나타냈지만, 이것에 한정되지 않는다. 전극(3303)과 트랜지스터(3171a)의 전기적 접속은, 배선(3100b)을 개재해서 행해져도 되고, 배선(3100a)과 배선(3100b)의 양방을 개재해서 행해져도 된다. 또한, 도 12에 도시하는 바와 같이, 전극(3303)과 트랜지스터(3171a)의 전기적 접속은, 배선(3100a)도 배선(3100b)도 개재하지 않고 행해져도 된다. 도 12에서는, 전극(3303)은, 전극(3503)에 의해, 전극(3003b)에 전기적으로 접속되어 있다. 전극(3003b)은, 트랜지스터(3171a)의 소스 또는 드레인에 전기적으로 접속된다. 이렇게 해서, 전극(3303)과 트랜지스터(3171a)의 전기적 접속을 취할 수 있다.
또한, 도 11 및 도 12에서는, 2개의 기억 소자(기억 소자(3170a)와, 기억 소자(3170b))가 적층된 구성을 예로서 나타냈지만, 적층하는 기억 소자의 수는 이것에 한정되지 않는다.
또한, 도 11 및 도 12에서는, 트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에는, 배선(3100a)이 형성된 배선층과, 배선(3100b)이 형성된 배선층의, 2개의 배선층이 형성된 구성을 나타냈지만, 이것에 한정되지 않는다. 트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에, 1개의 배선층이 형성되어 있어도 되고, 3개 이상의 배선층이 형성되어 있어도 된다.
또한, 도 11 및 도 12에서는, 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에는, 배선(3100c)이 형성된 배선층과, 배선(3100d)이 형성된 배선층의, 2개의 배선층이 형성된 구성을 나타냈지만, 이것에 한정되지 않는다. 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에, 1개의 배선층이 형성되어 있어도 되고, 3개 이상의 배선층이 형성되어 있어도 된다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 10)
본 실시 형태에서는, 상술한 실시 형태에서 설명한 트랜지스터의 전계 효과 이동도에 대해서 설명한다.
산화물 반도체에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 여러 가지의 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다. 그래서, 본 실시 형태에서는, 반도체 내부에 결함이 없는 이상적인 산화물 반도체의 전계 효과 이동도를 이론적으로 도출함과 함께, 이러한 산화물 반도체를 이용해서 미세한 트랜지스터를 제작한 경우의 특성의 계산 결과를 나타낸다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
Figure 112017114534370-pat00002
여기서, E는 포텐셜 장벽의 높이이며, k가 볼트먼 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하의 식으로 나타내진다.
Figure 112017114534370-pat00003
여기서, e는 전기소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해서 지장이 없다. 선형 영역에 있어서의 드레인 전류 Id는, 이하와 같이 된다.
Figure 112017114534370-pat00004
여기서, L은 채널 길이, W는 채널 폭이며, 여기서는, L=W=10㎛이다. 또한, Vd는 드레인 전압(소스와 드레인간의 전압)이다. 상기 식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면, 이하와 같이 된다.
Figure 112017114534370-pat00005
수학식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 해서 실측값을 플롯해서 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도 N은 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등에 기초하여 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn계의 산화물로 측정되는 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연층의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120㎠/Vs로 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도 μ1은, 이하의 식으로 표로 나타내진다.
Figure 112017114534370-pat00006
여기서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기한 측정 결과로부터는, B=4.75×107cm/s, G=10㎚(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 19에 도시한다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전율, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15㎚으로 하였다. 이들의 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연막의 두께는 100㎚, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 19로 도시되는 바와 같이, 게이트 전압 Vg가 1V강이고 이동도 100㎠/Vs 이상인 피크를 나타내지만, 게이트 전압이 더 높아지면, 계면 산란이 커져, 이동도가 저하한다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 이용해서 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 20 내지 도 22에 도시한다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 23에 도시한다. 도 23에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1303a) 및 반도체 영역(1303c)을 갖는다. 반도체 영역(1303a) 및 반도체 영역(1303c)의 저항율은 2×10-3Ωcm으로 한다.
도 23의 (A)에 도시하는 트랜지스터는, 기초 절연막(1301)과, 기초 절연막(1301)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립 절연물(1302) 위에 형성된다. 트랜지스터는 반도체 영역(1303a), 반도체 영역(1303c)과, 그들 사이에 끼워지고, 채널 형성 영역으로 되는 진성의 반도체 영역(1303b)과, 게이트 전극(1305)을 갖는다. 게이트 전극(1305)의 폭을 33㎚으로 한다.
게이트 전극(1305)과 반도체 영역(1303b) 사이에는, 게이트 절연층(1304)을 갖고, 또한, 게이트 전극(1305)의 양측면에는 측벽 절연물(1306a) 및 측벽 절연물(1306b), 게이트 전극(1305)의 상부에는, 게이트 전극(1305)과 다른 배선의 단락을 방지하기 위한 절연물(1307)을 갖는다. 측벽 절연물의 폭은 5㎚으로 한다. 또한, 반도체 영역(1303a) 및 반도체 영역(1303c)에 접하여, 소스(1308a) 및 드레인(1308b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40㎚으로 한다.
도 23의 (B)에 도시하는 트랜지스터는, 기초 절연막(1301)과, 산화 알루미늄으로 이루어지는 매립 절연물(1302) 위에 형성되고, 반도체 영역(1303a), 반도체 영역(1303c)과, 그들 사이에 끼워진 진성의 반도체 영역(1303b)과, 폭 33㎚의 게이트 전극(1305)과 게이트 절연층(1304)과 측벽 절연물(1306a) 및 측벽 절연물(1306b)과 절연물(1307)과 소스(1308a) 및 드레인(1308b)을 갖는 점에서 도 23의 (A)에 도시하는 트랜지스터와 동일하다.
도 23의 (A)에 도시하는 트랜지스터와 도 23의 (B)에 도시하는 트랜지스터의 상위점은, 측벽 절연물(1306a) 및 측벽 절연물(1306b) 아래의 반도체 영역의 도전형이다. 도 23의 (A)에 도시하는 트랜지스터에서는, 측벽 절연물(1306a) 및 측벽 절연물(1306b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1303a) 및 반도체 영역(1303c)이지만, 도 23의 (B)에 도시하는 트랜지스터에서는, 진성의 반도체 영역(1303b)이다. 즉, 도 23의 (B)에 도시하는 반도체층에 있어서, 반도체 영역(1303a)(반도체 영역(1303c))과 게이트 전극(1305)이 Loff만큼 겹치지 않는 영역이 생겨 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명확하게 되는 바와 같이, 오프셋 길이는, 측벽 절연물(1306a)(측벽 절연물(1306b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 20은, 도 23의 (A)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압 Vd(드레인과 소스의 전위차)를 +1V로 하고, 이동도 μ는 드레인 전압 Vd를 +0.1V로 해서 계산한 것이다.
도 20의 (A)은 게이트 절연막의 두께를 15㎚으로 한 것이고, 도 20의 (B)은 10㎚으로 한 것이며, 도 20의 (C)은 5㎚으로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띈 변화가 없다.
도 21은, 도 23의 (B)에 도시되는 구조의 트랜지스터로서, 오프셋 길이 Loff를 5㎚으로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압 Vd를 +1V로 하고, 이동도 μ는 드레인 전압 Vd를 +0.1V로 해서 계산한 것이다. 도 21의 (A)은 게이트 절연막의 두께를 15㎚으로 한 것이고, 도 21의 (B)은 10㎚으로 한 것이며, 도 21의 (C)은 5㎚으로 한 것이다.
또한, 도 22는, 도 23의 (B)에 도시되는 구조의 트랜지스터로서, 오프셋 길이 Loff를 15㎚으로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압 Vd를 +1V로 하고, 이동도 μ는 드레인 전압 Vd를 +0.1V로 해서 계산한 것이다. 도 22의 (A)는 게이트 절연막의 두께를 15㎚으로 한 것이고, 도 22의 (B)는 10㎚으로 한 것이며, 도 22의 (C)는 5㎚으로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 눈에 띈 변화가 없다.
또한, 이동도 μ의 피크는, 도 20에서는 80㎠/Vs 정도이지만, 도 21에서는 60㎠/Vs 정도, 도 22에서는 40㎠/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다.
(실시 형태 11)
본 실시 형태에서는, In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막(In-Sn-Zn계 산화물 반도체막의 일례)을 채널 형성 영역에 이용한 트랜지스터에 대해서 설명한다.
In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 채널 형성 영역에 이용한 트랜지스터는, 산화물 반도체막을 형성할 때에 기판을 가열한 상태에서 성막하는 것, 또는 산화물 반도체막의 성막 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic％ 이상 포함되는 원소를 말한다.
In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성할 때에, 기판을 의도적으로 가열한 상태에서 성막함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시키고, 노멀리 오프화시키는 것이 가능하게 된다.
예를 들면, 도 24의 (A)∼(C)는, In, Sn 및 Zn을 주성분으로서 포함하고, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100㎚의 게이트 절연막을 이용한 트랜지스터의 전기 특성을 도시하는 도면이다. 또한, Vd는 10V로 하였다.
도 24의 (A)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 도시하는 도면이다. 이때 전계 효과 이동도 μ는 18.8㎠/Vsec가 얻어지고 있다. 한편, 기판을 의도적으로 가열해서 In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 24의 (B)는 기판을 200℃로 가열해서 In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도 μ는 32.2㎠/Vsec가 얻어지고 있다.
전계 효과 이동도는, In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성한 후에 열 처리를 함으로써, 더욱 높일 수 있다. 도 24의 (C)는, In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 200℃로 스퍼터링 성막한 후, 650℃에서 열 처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5㎠/Vsec가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 받아들여지는 것을 저감하는 효과를 실현할 수 있다. 또한, 성막 후에 열 처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있고, 상기한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정산화물 반도체는, 이상적으로는 100㎠/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
또한, In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막에 산소 이온을 주입하고, 열 처리에 의해 이 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열 처리와 동시에 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시켜도 된다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열해서 성막하는 것 및/또는 성막 후에 열 처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트하게 되는 경향이 있다. 그러나, 기판을 의도적으로 가열해서 형성된 산화물 반도체막을 이용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프로 되는 방향으로 움직이고, 이러한 경향은 도 24의 (A)와 도 24의 (B)의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 실현할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 실현할 수 있다.
의도적인 기판 가열 온도 혹은 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나, 또는 열 처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열 처리를 함으로써, 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하고 있지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음으로, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음으로, 게이트 절연막에 인가되는 전계 강도가 2MV/cm로 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지하였다. 다음으로, Vg를 0V로 하였다. 다음으로, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음으로, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음으로, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm로 되도록 Vg에 -20V를 인가하고, 그대로 1시간 유지하였다. 다음으로, Vg를 0V로 하였다. 다음으로, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험의 결과를 도 25의 (A)에, 마이너스 BT 시험의 결과를 도 25의 (B)에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 26의 (A)에, 마이너스 BT 시험의 결과를 도 26의 (B)에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두 BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열 처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스, 또는 감압 하에서 열 처리를 행하고나서 산소를 포함하는 분위기 중에서 열 처리를 행해도 된다. 최초로 탈수화·탈수소화를 행하고나서 산소를 산화물 반도체에 부가함으로써, 열 처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 부가하기 위해서는, 산소 이온을 전계로 가속해서 산화물 반도체막에 주입하는 방법을 적용해도 된다.
산화물 반도체 중 및 적층되는 막의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시키는 것에 의해, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 왜곡 등을 부여하는 일없이 산화물 반도체 중에 포함시킬 수 있다.
또한, 열 처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비In:Sn:Zn=1:1:1의 타깃을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD:X-Ray Diffraction)로 헤일로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의이지만, 예를 들면 650℃의 열 처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn계의 산화막의 XRD 분석을 하였다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
우선, 탈수소화 처리 완료의 석영 기판 위에 In-Sn-Zn계의 산화막을 100㎚의 두께로 성막하였다.
In-Sn-Zn계의 산화막은, 스퍼터링 장치를 이용하여, 산소 분위기에서 전력을 100W(DC)로 해서 성막하였다. 타깃은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 이용하였다. 또한, 성막 시의 기판 가열 온도는 200℃로 하였다. 이렇게 해서 제작한 시료를 시료 A로 하였다.
다음으로, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 내리지 않고 산소 분위기에서 다시 1시간의 가열 처리를 행하고 있다. 이렇게 해서 제작한 시료를 시료 B로 하였다.
도 27에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg∼38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체는, 성막 시에 의도적으로 가열하는 것 및/또는 성막 후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열 처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 내에 포함시키지 않도록 하는 효과, 또는 막 내로부터 제거하는 효과가 있다. 즉, 산화물 반도체 중에서 도너 불순물로 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당의 전류값을 나타낸다.
도 28에, 트랜지스터의 오프 전류와, 오프 전류 측정 시의 기판 온도(절대 온도)의 역수의 관계를 도시한다. 여기서는, 간단히 하기 위해 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다. 도 28에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛)이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛ (1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다.
무엇보다, 산화물 반도체막의 성막 시에 수소나 수분이 막 내에 혼입하지 않도록, 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하고, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 수분이 막 내에 포함되지 않도록 노점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타깃을 이용하는 것이 바람직하다. In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체는 열 처리에 의해 막 내의 수분을 제거할 수 있지만, In, Ga 및 Zn을 주성분으로서 포함하는 산화물 반도체와 비교해서 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대해서 평가하였다.
측정에 이용한 트랜지스터는, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극이 중첩하는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한 쌍의 전극의 돌출부를 dW라고 부른다.
도 29에, Id(실선) 및 전계 효과 이동도 (점선)의 Vg 의존성을 도시한다. 또한, 도 30의 (A)에 기판 온도와 임계값 전압의 관계를, 도 30의 (B)에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 30의 (A)으로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃~150℃에서 1.09V∼-0.23V이었다.
또한, 도 30의 (B)으로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃~150℃에서 36㎠/Vs∼32㎠/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기한 바와 같은 In, Sn 및 Zn을 주성분으로서 포함하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 따르면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하여, LSI에서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들면, L/W=33㎚/40㎚의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12㎂ 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체에서 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시할 수 있다.
본 발명의 일 양태에 따른 신호 처리 회로를 이용함으로써, 소비 전력이 낮은 전자 기기를 제공하는 것이 가능하다. 특히 전력의 공급을 상시 받는 것이 곤란한 휴대용 전자 기기의 경우, 본 발명의 일 양태에 따른 소비 전력이 낮은 신호 처리 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다고 하는 메리트가 얻어진다. 또한, 오프 전류가 낮은 트랜지스터를 이용함으로써, 오프 전류의 높이를 커버하기 위한 용장(冗長)의 회로 설계가 불필요하게 되기 때문에, 신호 처리 회로의 집적도를 높일 수 있고, 신호 처리 회로를 고기능화시킬 수 있다.
본 발명의 일 양태에 따른 신호 처리 회로는, 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD:Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 이용할 수 있다. 그 밖에, 본 발명의 일 양태에 따른 신호 처리 회로를 이용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말기, 전자서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 예입 지불기(ATM), 자동판매기 등을 들 수 있다.
본 발명의 일 양태에 따른 신호 처리 회로를, 휴대 전화, 스마트 폰, 전자서적 등의 휴대용의 전자 기기에 응용한 경우에 대해서 설명한다.
도 13은, 휴대용의 전자 기기의 블록도이다. 도 13에 도시하는 휴대용 전자 기기는 RF 회로(421), 아날로그 베이스밴드 회로(422), 디지털 베이스밴드 회로(423), 배터리(424), 전원 회로(425), 어플리케이션 프로세서(426), 플래시 메모리(430), 디스플레이 컨트롤러(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 음성 회로(437), 키보드(438) 등으로 구성되어 있다. 디스플레이(433)는 표시부(434), 소스 드라이버(435), 게이트 드라이버(436)에 의해 구성되어 있다. 어플리케이션 프로세서(426)는 CPU(427), DSP(428), 인터페이스(429)를 갖고 있다. CPU(427)에 상기 실시 형태에서 나타낸 신호 처리 회로를 채용함으로써, 소비 전력을 저감할 수 있다. 또한, 일반적으로 메모리 회로(432)는 SRAM 또는 DRAM으로 구성되어 있지만, 메모리 회로(432)에 상기 실시 형태에서 나타낸 기억 장치를 채용함으로써, 소비 전력을 저감하는 것이 가능하게 된다.
도 14에, 메모리 회로(432)의 구성을 블록도로 도시한다. 메모리 회로(432)는, 기억 장치(442), 기억 장치(443), 스위치(444), 스위치(445) 및 메모리 컨트롤러(441)를 갖고 있다.
우선, 임의의 화상 데이터가, 휴대용 전자 기기에 있어서 수신되거나, 또는 어플리케이션 프로세서(426)에 의해 형성된다. 이 화상 데이터는, 스위치(444)를 개재해서 기억 장치(442)에 기억된다. 그리고, 스위치(444)를 개재해서 출력된 화상 데이터는, 디스플레이 컨트롤러(431)를 개재해서 디스플레이(433)에 보내진다. 디스플레이(433)가, 화상 데이터를 이용해서 화상의 표시를 행한다.
정지 화상과 같이, 표시되는 화상에 변경이 없으면, 통상 30㎐∼60㎐ 정도의 주기로, 기억 장치(442)로부터 읽어내어진 화상 데이터가, 스위치(445)를 거쳐서, 디스플레이 컨트롤러(431)에 계속해서 보내진다. 유저가 화면에 표시되어 있는 화상을 재기입하는 조작을 행했을 때, 어플리케이션 프로세서(426)는, 새로운 화상 데이터를 형성하고, 그 화상 데이터는 스위치(444)를 거쳐서 기억 장치(443)에 기억된다. 이 새로운 화상 데이터의 기억 장치(443)에의 기억이 행하여지고 있는 동안에도, 기억 장치(442)로부터 스위치(445)를 거쳐서 정기적으로 화상 데이터가 읽어내어진다.
기억 장치(443)에의 새로운 화상 데이터의 기억이 완료하면, 다음의 프레임 기간부터, 기억 장치(443)에 기억된 새로운 화상 데이터가 읽어내어지고, 스위치(445), 디스플레이 컨트롤러(431)를 거쳐서, 디스플레이(433)에 상기 화상 데이터가 보내진다. 디스플레이(433)에서는, 보내져 온 새로운 화상 데이터를 이용하여, 화상의 표시를 행한다.
이 화상 데이터의 읽어냄은, 다시 다음의 새로운 화상 데이터가 기억 장치(442)에 기억될 때까지 계속된다. 이와 같이, 기억 장치(442), 기억 장치(443)가 교대로 화상 데이터의 기입과 읽어냄을 행하고, 디스플레이(433)는 화상의 표시를 행한다.
기억 장치(442), 기억 장치(443)는 각각 다른 기억 장치에는 한정되지 않고, 1개의 기억 장치가 갖는 메모리 영역을 분할해서 사용해도 된다. 이들 기억 장치에 상기 실시 형태에서 나타낸 기억 장치를 채용함으로써, 소비 전력을 저감하는 것이 가능하게 된다.
도 15는 전자서적의 블록도이다. 전자서적은 배터리(451), 전원 회로(452), 마이크로프로세서(453), 플래시 메모리(454), 음성 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 디스플레이 컨트롤러(460)에 의해 구성된다. 상기 실시 형태에서 나타낸 신호 처리 회로를 마이크로프로세서(453)에 채용함으로써, 소비 전력을 저감하는 것이 가능하게 된다. 또한, 상기 실시 형태에서 나타낸 기억 장치를 메모리 회로(457)에 채용함으로써, 소비 전력을 저감하는 것이 가능하게 된다.
예를 들면, 유저가, 서적 데이터 중의 특정한 개소에 있어서, 표시의 색을 바꾸고, 언더라인을 빼고, 문자를 굵게 하고, 문자의 서체를 바꾸거나 해서, 해당 개소와 그 이외의 개소의 차이를 명확하게 하는 하이라이트 기능을 이용하는 경우, 서적 데이터 중 유저가 지정한 개소의 데이터를 기억할 필요가 있다. 메모리 회로(457)는, 상기 데이터를 일시적으로 기억하는 기능을 갖는다. 또한, 상기 데이터를 장기간에 걸쳐서 보존하는 경우에는, 플래시 메모리(454)에 상기 데이터를 카피해 두어도 된다.
본 실시예는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
100 : 기억 소자
101 : 기억 회로
102 : 기억 회로
103 : 스위치
104 : 스위치
105 : 스위치
106 : 위상 반전 소자
107 : 용량 소자
108 : 용량 소자
109 : 트랜지스터
110 : 트랜지스터
113 : 트랜지스터
114 : 트랜지스터
150 : 신호 처리 회로
151 : 연산 회로
152 : 연산 회로
153 : 기억 장치
154 : 기억 장치
155 : 기억 장치
156 : 제어 장치
157 : 전원 제어 회로
237 : 음성 회로
401 : 스위칭 소자
402 : 기억 소자
403 : 기억 소자군
421 : RF 회로
422 : 아날로그 베이스밴드 회로
423 : 디지털 베이스밴드 회로
424 : 배터리
425 : 전원 회로
426 : 어플리케이션 프로세서
427 : CPU
428 : DSP
429 : 인터페이스
430 : 플래시 메모리
431 : 디스플레이 컨트롤러
432 : 메모리 회로
433 : 디스플레이
434 : 표시부
435 : 소스 드라이버
436 : 게이트 드라이버
438 : 키보드
439 : 터치 센서
441 : 메모리 컨트롤러
442 : 기억 장치
443 : 기억 장치
444 : 스위치
445 : 스위치
451 : 배터리
452 : 전원 회로
453 : 마이크로 프로세서
454 : 플래시 메모리
455 : 음성 회로
456 : 키보드
457 : 메모리 회로
458 : 터치 패널
459 : 디스플레이
460 : 디스플레이 컨트롤러
700 : 기판
701 : 절막막
702 : 반도체막
703 : 게이트 절연막
704 : 불순물 영역
705 : 마스크
707 : 전극
709 : 불순물 영역
710 : 채널 형성 영역
712 : 절연막
713 : 절연막
716 : 산화물 반도체층
719 : 도전막
720 : 도전막
721 : 게이트 절연막
722 : 게이트 전극
723 : 도전막
724 : 절연막
725 : 개구부
726 : 배선
727 : 절연막
772 : 반도체층
773 : 게이트 절연층
901 : 트랜지스터
902 : 절연막
903 : 산화물 반도체층
904 : 소스 전극
905 : 드레인 전극
906 : 게이트 절연막
907 : 게이트 전극
908 : 고농도 영역
909 : 채널 형성 영역
911 : 트랜지스터
912 : 절연막
913 : 산화물 반도체층
914 : 소스 전극
915 : 드레인 전극
916 : 게이트 절연막
917 : 게이트 전극
918 : 고농도 영역
919 : 채널 형성 영역
921 : 트랜지스터
922 : 절연막
923 : 산화물 반도체층
924 : 소스 전극
925 : 드레인 전극
926 : 게이트 절연막
927 : 게이트 전극
928 : 고농도 영역
929 : 저농도 영역
930 : 측벽 절연물
931 : 채널 형성 영역
941 : 트랜지스터
942 : 절연막
943 : 산화물 반도체층
944 : 소스 전극
945 : 드레인 전극
946 : 게이트 절연막
947 : 게이트 전극
948 : 고농도영역
949 : 저농도영역
950 : 측벽 절연물
951 : 채널 형성 영역
1100 : 기판
1102 : 절연막
1104 : 절연막
1106 : 산화물 반도체층
1106a : 고저항 영역
1106b : 저저항 영역
1108 : 게이트 절연막
1110 : 게이트 전극
1112 : 절연막
1114 : 전극
1116 : 절연막
1118 : 배선
1200 : 기판
1202 : 절연막
1206 : 산화물 반도체층
1208 : 게이트 절연막
1210 : 게이트 전극
1214 : 전극
1216 : 절연막
1218 : 배선
1220 : 보호막
1301 : 절연막
1302 : 매립 절연물
1303a : 반도체 영역
1303b : 반도체 영역
1303c : 반도체 영역
1304 : 게이트 절연층
1305 : 게이트 전극
1306a : 측벽 절연물
1306b : 측벽 절연물
1307 : 절연물
1308a : 소스
1308b : 드레인
3000 : 기판
3001 : 트랜지스터
3004 : 논리 회로
3106 : 소자 분리 절연막
3303 : 전극
3503 : 전극
3505 : 전극
3003a : 전극
3003b : 전극
3003c : 전극
3100a : 배선
3100b : 배선
3100c : 배선
3100d : 배선
3140a : 절연막
3140b : 절연막
3141a : 절연막
314lb : 절연막
3142a : 절연막
3142b : 절연막
3170a : 기억 소자
3170b : 기억 소자
3171a : 트랜지스터
3171b : 트랜지스터
3501a : 전극
3501b : 전극
3501c : 전극
3502a : 전극
3502b : 전극
3502c : 전극
3503a : 전극
3503b : 전극
9900 : 기판
9901 : ALU
9902 : ALU·Controller
9903 : Instruction·Decoder
9904 : Interrupt·Controller
9905 : Timing·Controller
9906 : Register
9907 : Register·Controller
9908 : Bus·I/F
9909 : ROM
9920 : ROM·I/F

Claims (6)

  1. 신호 처리 회로로서,
    레지스터를 포함하고,
    상기 레지스터는,
    제1 기억 회로;
    제2 기억 회로;
    제1 단자 및 제2 단자를 포함하는 제1 스위치; 및
    제1 단자 및 제2 단자를 포함하는 제2 스위치
    를 포함하고,
    상기 제2 기억 회로는,
    한쌍의 전극을 포함하는 용량 소자;
    제1 트랜지스터; 및
    제2 트랜지스터
    를 포함하고,
    상기 제1 기억 회로는 휘발성의 기억 회로이며,
    상기 제1 트랜지스터는 산화물 반도체 재료를 포함하는 채널 형성 영역을 포함하고,
    상기 제2 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하며,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는, 상기 한쌍의 전극 중 하나와 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제1 전원선에 전기적으로 접속되며,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제1 스위치의 상기 제1 단자에 전기적으로 접속되고,
    상기 제1 스위치의 상기 제2 단자는 상기 제2 스위치의 상기 제1 단자에 전기적으로 접속되며,
    상기 제2 스위치의 상기 제2 단자는 제2 전원선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제1 기억 회로의 한쪽 단자에 전기적으로 접속되며,
    상기 제1 스위치의 상기 제2 단자는 상기 제1 기억 회로의 다른쪽 단자에 전기적으로 접속되는, 신호 처리 회로.
  2. 신호 처리 회로로서,
    레지스터
    를 포함하고,
    상기 레지스터는,
    제1 기억 회로;
    제2 기억 회로; 및
    제1 단자 및 제2 단자를 포함하는 스위치
    를 포함하고,
    상기 제2 기억 회로는,
    한쌍의 전극을 포함하는 용량 소자;
    제1 트랜지스터; 및
    제2 트랜지스터를 포함하고,
    상기 제1 기억 회로는 휘발성의 기억 회로이며,
    상기 제1 트랜지스터는 산화물 반도체 재료를 포함하는 채널 형성 영역을 포함하고,
    상기 제2 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하며,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는, 상기 한쌍의 전극 중 하나와 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제1 기억 회로의 출력 단자에 전기적으로 접속되며,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 상기 스위치의 상기 제1 단자에 전기적으로 접속되며,
    상기 스위치의 상기 제2 단자는 상기 제1 기억 회로의 입력 단자에 전기적으로 접속되는, 신호 처리 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 기억 회로는 전원 전압이 공급되는 기간 동안에만 데이터를 유지하는, 신호 처리 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체 재료는 In, Ga 및 Zn을 포함하는, 신호 처리 회로.
  5. 제1항에 있어서,
    상기 제1 스위치의 상기 제2 단자는 인버터를 통해 상기 제1 기억 회로에 전기적으로 접속되는, 신호 처리 회로.
  6. 제2항에 있어서,
    상기 스위치의 상기 제2 단자는 인버터를 통해 상기 제1 기억 회로의 상기 입력 단자에 전기적으로 접속되는, 신호 처리 회로.
KR1020170153907A 2011-01-05 2017-11-17 신호 처리 회로 KR101912803B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011000435 2011-01-05
JPJP-P-2011-000435 2011-01-05
JPJP-P-2011-113414 2011-05-20
JP2011113414 2011-05-20

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020140046740A Division KR20140067987A (ko) 2011-01-05 2014-04-18 기억 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020180126699A Division KR102026575B1 (ko) 2011-01-05 2018-10-23 신호 처리 회로

Publications (2)

Publication Number Publication Date
KR20170132110A KR20170132110A (ko) 2017-12-01
KR101912803B1 true KR101912803B1 (ko) 2018-10-30

Family

ID=46380659

Family Applications (5)

Application Number Title Priority Date Filing Date
KR20120001155A KR101458266B1 (ko) 2011-01-05 2012-01-04 기억 소자, 기억 장치, 신호 처리 회로 및 반도체 장치
KR1020140046740A KR20140067987A (ko) 2011-01-05 2014-04-18 기억 장치
KR1020140097290A KR101637664B1 (ko) 2011-01-05 2014-07-30 기억 소자, 기억 장치, 신호 처리 회로 및 반도체 장치
KR1020170153907A KR101912803B1 (ko) 2011-01-05 2017-11-17 신호 처리 회로
KR1020180126699A KR102026575B1 (ko) 2011-01-05 2018-10-23 신호 처리 회로

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR20120001155A KR101458266B1 (ko) 2011-01-05 2012-01-04 기억 소자, 기억 장치, 신호 처리 회로 및 반도체 장치
KR1020140046740A KR20140067987A (ko) 2011-01-05 2014-04-18 기억 장치
KR1020140097290A KR101637664B1 (ko) 2011-01-05 2014-07-30 기억 소자, 기억 장치, 신호 처리 회로 및 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020180126699A KR102026575B1 (ko) 2011-01-05 2018-10-23 신호 처리 회로

Country Status (4)

Country Link
US (4) US8575985B2 (ko)
JP (9) JP5256339B2 (ko)
KR (5) KR101458266B1 (ko)
TW (3) TWI525614B (ko)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3217137B2 (ja) * 1992-07-28 2001-10-09 株式会社日立製作所 映像信号記録装置、再生装置及び伝送装置
TWI525614B (zh) * 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
US8787083B2 (en) * 2011-02-10 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Memory circuit
JP5827145B2 (ja) 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
US8760903B2 (en) 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
TWI567735B (zh) * 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
KR101874144B1 (ko) * 2011-05-06 2018-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
WO2012157533A1 (en) 2011-05-13 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8837203B2 (en) 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR101912971B1 (ko) * 2011-05-26 2018-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 분주 회로 및 분주 회로를 이용한 반도체 장치
WO2014021972A2 (en) * 2012-05-08 2014-02-06 Rutgers, The State University Of New Jersey Zno-based system on glass (sog) for advanced displays
TWI591611B (zh) 2011-11-30 2017-07-11 半導體能源研究所股份有限公司 半導體顯示裝置
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US9087573B2 (en) 2012-03-13 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method thereof
US9058892B2 (en) * 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
JP6169376B2 (ja) 2012-03-28 2017-07-26 株式会社半導体エネルギー研究所 電池管理ユニット、保護回路、蓄電装置
US9285848B2 (en) 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
JP2014003594A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
US9058867B2 (en) 2012-06-01 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6108960B2 (ja) 2012-06-01 2017-04-05 株式会社半導体エネルギー研究所 半導体装置、処理装置
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9083327B2 (en) 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US9054678B2 (en) 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스
SG11201504939RA (en) 2012-09-03 2015-07-30 Semiconductor Energy Lab Microcontroller
KR102168987B1 (ko) 2012-10-17 2020-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로컨트롤러 및 그 제조 방법
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5971132B2 (ja) 2013-01-22 2016-08-17 スズキ株式会社 車両用電装部品の支持装置
JP5807076B2 (ja) * 2013-01-24 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
US9190172B2 (en) 2013-01-24 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014195241A (ja) * 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9786350B2 (en) 2013-03-18 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6316630B2 (ja) 2013-03-26 2018-04-25 株式会社半導体エネルギー研究所 半導体装置
JP6280794B2 (ja) 2013-04-12 2018-02-14 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI640014B (zh) * 2013-09-11 2018-11-01 半導體能源研究所股份有限公司 記憶體裝置、半導體裝置及電子裝置
KR102275031B1 (ko) 2013-10-16 2021-07-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산 처리 장치의 구동 방법
KR102244460B1 (ko) * 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102529174B1 (ko) * 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015180994A (ja) * 2014-03-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
TWI646782B (zh) 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9455337B2 (en) * 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20170023813A (ko) 2014-06-20 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20160006433A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co.,Ltd. Semiconductor device and electronic device
JP6235426B2 (ja) * 2014-07-10 2017-11-22 株式会社東芝 半導体装置およびその製造方法
US9595955B2 (en) 2014-08-08 2017-03-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including power storage elements and switches
KR102329498B1 (ko) * 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2016056452A1 (ja) * 2014-10-08 2016-04-14 シャープ株式会社 半導体装置およびその製造方法
WO2016055913A1 (en) 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
TWI732383B (zh) 2015-02-06 2021-07-01 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
JP6739185B2 (ja) * 2015-02-26 2020-08-12 株式会社半導体エネルギー研究所 ストレージシステム、およびストレージ制御回路
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2016219503A (ja) * 2015-05-15 2016-12-22 株式会社アルバック 半導体装置及びその製造方法、並びに実装デバイス
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
JP7007257B2 (ja) 2016-03-18 2022-01-24 株式会社半導体エネルギー研究所 撮像装置、モジュール、および電子機器
CN109074296B (zh) 2016-04-15 2023-09-12 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
WO2018033834A1 (en) * 2016-08-19 2018-02-22 Semiconductor Energy Laboratory Co., Ltd. Method for controlling power supply in semiconductor device
CN113660439A (zh) 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备
US10658395B2 (en) 2017-03-24 2020-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7399857B2 (ja) 2018-07-10 2023-12-18 株式会社半導体エネルギー研究所 二次電池の保護回路
WO2020128743A1 (ja) 2018-12-20 2020-06-25 株式会社半導体エネルギー研究所 半導体装置および電池パック
US20220236785A1 (en) * 2019-06-04 2022-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
TWI762935B (zh) * 2020-05-28 2022-05-01 宏碁股份有限公司 固態硬碟及其操作方法
JP2023045215A (ja) 2021-09-21 2023-04-03 キオクシア株式会社 半導体装置及び半導体記憶装置
WO2024074968A1 (ja) * 2022-10-07 2024-04-11 株式会社半導体エネルギー研究所 半導体装置、及び演算装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001211393A (ja) * 2000-01-27 2001-08-03 Nec Corp 電荷検出信号処理回路

Family Cites Families (226)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58205226A (ja) 1982-05-25 1983-11-30 Fujitsu Ltd スタンバイ機能を内蔵したマイクロコンピユ−タ
JPS6025269A (ja) 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62177794A (ja) * 1986-01-31 1987-08-04 Hitachi Ltd 半導体メモリセル
JP2689416B2 (ja) 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
US4809225A (en) 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH07109874B2 (ja) * 1988-07-08 1995-11-22 株式会社東芝 半導体装置及びその製造方法
JPH0254572A (ja) * 1988-08-18 1990-02-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
US5218607A (en) 1989-06-23 1993-06-08 Kabushiki Kaisha Toshiba Computer having a resume function and operable on an internal power source
JPH0327419A (ja) 1989-06-23 1991-02-05 Toshiba Corp パーソナルコンピュータ
JPH03192915A (ja) 1989-12-22 1991-08-22 Nec Corp フリップフロップ
JPH05110392A (ja) 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06151759A (ja) * 1992-03-31 1994-05-31 Toshiba Corp 半導体記憶装置
JPH07154228A (ja) * 1993-09-30 1995-06-16 Nippon Telegr & Teleph Corp <Ntt> 論理回路装置
US5473571A (en) * 1993-09-30 1995-12-05 Nippon Telegraph And Telephone Corporation Data hold circuit
JPH07147530A (ja) 1993-11-24 1995-06-06 Mitsubishi Electric Corp ラッチ回路及びマスタースレーブ型フリップフロップ回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
GB9614800D0 (en) 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
US6046606A (en) * 1998-01-21 2000-04-04 International Business Machines Corporation Soft error protected dynamic circuit
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6147914A (en) * 1998-08-14 2000-11-14 Monolithic System Technology, Inc. On-chip word line voltage generation for DRAM embedded in logic process
JP2000077982A (ja) * 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6570801B2 (en) 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6385120B1 (en) 2000-12-22 2002-05-07 Texas Instruments Incorporated Power-off state storage apparatus and method
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US6944045B2 (en) 2001-11-19 2005-09-13 Rohm Co., Ltd. Data holding apparatus and data read out method
JP4091301B2 (ja) 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP3868293B2 (ja) 2001-12-28 2007-01-17 松下電器産業株式会社 半導体集積回路
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
KR20040111368A (ko) 2002-02-28 2004-12-31 가부시끼가이샤 르네사스 테크놀로지 불휘발성 반도체 기억장치
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3940014B2 (ja) 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP3970110B2 (ja) * 2002-06-27 2007-09-05 カシオ計算機株式会社 電流駆動装置及びその駆動方法並びに電流駆動装置を用いた表示装置
JP2004079696A (ja) * 2002-08-14 2004-03-11 Renesas Technology Corp 半導体記憶装置
JP4141767B2 (ja) * 2002-08-27 2008-08-27 富士通株式会社 強誘電体キャパシタを使用した不揮発性データ記憶回路
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6788567B2 (en) * 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
WO2004059838A1 (ja) 2002-12-25 2004-07-15 Matsushita Electric Industrial Co., Ltd. 不揮発性ラッチ回路及びその駆動方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4088619B2 (ja) * 2004-01-28 2008-05-21 シャープ株式会社 アクティブマトリクス基板及び表示装置
US6972986B2 (en) 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005323295A (ja) 2004-05-11 2005-11-17 Asahi Kasei Microsystems Kk ラッチ回路及びフリップフロップ回路
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20060095975A1 (en) 2004-09-03 2006-05-04 Takayoshi Yamada Semiconductor device
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2005094025A (ja) * 2004-10-15 2005-04-07 Renesas Technology Corp 半導体装置及びトランジスタ
US7374984B2 (en) 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR101174770B1 (ko) * 2005-02-28 2012-08-17 엘지디스플레이 주식회사 백라이트 유닛 및 이를 이용한 액정표시장치
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100702310B1 (ko) 2005-07-21 2007-03-30 주식회사 하이닉스반도체 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1750276B1 (en) * 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1764770A3 (en) * 2005-09-16 2012-03-14 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of display device
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007125823A (ja) 2005-11-04 2007-05-24 Seiko Epson Corp 液体吐出装置及び液体吐出部の駆動方法
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
JP5364235B2 (ja) 2005-12-02 2013-12-11 株式会社半導体エネルギー研究所 表示装置
US8004481B2 (en) 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2007157982A (ja) * 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
US7915619B2 (en) 2005-12-22 2011-03-29 Showa Denko K.K. Light-emitting diode and method for fabrication thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7405606B2 (en) 2006-04-03 2008-07-29 Intellectual Ventures Fund 27 Llc D flip-flop
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8429634B2 (en) * 2006-07-26 2013-04-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory circuit, and machine language program generation device, and method for operating semiconductor device and memory circuit
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4954639B2 (ja) * 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7881693B2 (en) 2006-10-17 2011-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI442368B (zh) * 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4297159B2 (ja) 2006-12-08 2009-07-15 ソニー株式会社 フリップフロップおよび半導体集積回路
JP5161552B2 (ja) * 2006-12-26 2013-03-13 株式会社半導体エネルギー研究所 半導体メモリ装置及び半導体装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101340996B1 (ko) * 2007-03-13 2013-12-13 엘지디스플레이 주식회사 표시장치 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US7612598B2 (en) * 2007-04-27 2009-11-03 Semiconductor Energy Laboratory Co., Ltd. Clock signal generation circuit and semiconductor device
JP5542297B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
JP5542296B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US20090002044A1 (en) 2007-06-29 2009-01-01 Seiko Epson Corporation Master-slave type flip-flop circuit
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5178492B2 (ja) 2007-12-27 2013-04-10 株式会社半導体エネルギー研究所 表示装置および当該表示装置を具備する電子機器
US20090168508A1 (en) * 2007-12-31 2009-07-02 Dsm Solutions, Inc. Static random access memory having cells with junction field effect and bipolar junction transistors
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
US8085076B2 (en) 2008-07-03 2011-12-27 Broadcom Corporation Data retention flip flop for low power applications
JP2010034710A (ja) 2008-07-25 2010-02-12 Nec Electronics Corp 半導体集積回路及びその誤動作防止方法
TWI508282B (zh) 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5537787B2 (ja) * 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101874327B1 (ko) * 2008-09-19 2018-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4844617B2 (ja) * 2008-11-05 2011-12-28 ソニー株式会社 薄膜トランジスタ基板および表示装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5470054B2 (ja) 2009-01-22 2014-04-16 株式会社半導体エネルギー研究所 半導体装置
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US8319528B2 (en) * 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
TWI489628B (zh) 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI535023B (zh) 2009-04-16 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
CN102576738B (zh) * 2009-10-16 2015-06-03 株式会社半导体能源研究所 逻辑电路和半导体器件
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101939712B1 (ko) 2009-10-29 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101754704B1 (ko) 2009-11-20 2017-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
CN102714180B (zh) 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
CN105590646B (zh) 2009-12-25 2019-01-08 株式会社半导体能源研究所 存储器装置、半导体器件和电子装置
US20110157964A1 (en) * 2009-12-30 2011-06-30 Mcpartland Richard J Memory Cell Using Leakage Current Storage Mechanism
KR101861991B1 (ko) 2010-01-20 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법
KR101078836B1 (ko) 2010-02-23 2011-11-02 한국과학기술원 다수의 레이더 탐지 방식을 지원하는 레이더 시스템
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
TWI632551B (zh) 2010-12-03 2018-08-11 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
TWI525614B (zh) * 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
JP5859839B2 (ja) * 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
US9401449B2 (en) * 2011-02-10 2016-07-26 Korea University Research And Business Foundation Apparatus for manufacturing an inorganic thin-film solar cell, and method for controlling same
JP5827145B2 (ja) * 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
JP5879165B2 (ja) * 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI567735B (zh) * 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US9142320B2 (en) * 2011-04-08 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
JP5883699B2 (ja) * 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
US8681533B2 (en) * 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
US8446171B2 (en) * 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
KR101874144B1 (ko) * 2011-05-06 2018-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
TWI541978B (zh) * 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
US8754693B2 (en) * 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
US8873308B2 (en) * 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9054678B2 (en) * 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9083327B2 (en) * 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP2014199709A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001211393A (ja) * 2000-01-27 2001-08-03 Nec Corp 電荷検出信号処理回路

Also Published As

Publication number Publication date
JP5256339B2 (ja) 2013-08-07
JP2013219803A (ja) 2013-10-24
TW201612905A (en) 2016-04-01
KR20170132110A (ko) 2017-12-01
JP7018489B2 (ja) 2022-02-10
JP2022068191A (ja) 2022-05-09
KR20140067987A (ko) 2014-06-05
US20150235700A1 (en) 2015-08-20
US20140048802A1 (en) 2014-02-20
US20120170355A1 (en) 2012-07-05
TWI562142B (en) 2016-12-11
KR20140109349A (ko) 2014-09-15
JP2016027722A (ja) 2016-02-18
KR101637664B1 (ko) 2016-07-07
JP2023101559A (ja) 2023-07-21
US9818749B2 (en) 2017-11-14
KR101458266B1 (ko) 2014-11-04
JP7315734B2 (ja) 2023-07-26
TW201239882A (en) 2012-10-01
JP5288670B1 (ja) 2013-09-11
JP2021005711A (ja) 2021-01-14
JP2019165248A (ja) 2019-09-26
US9024669B2 (en) 2015-05-05
JP5809195B2 (ja) 2015-11-10
TWI621121B (zh) 2018-04-11
JP2013179642A (ja) 2013-09-09
JP2017121065A (ja) 2017-07-06
JP2013009297A (ja) 2013-01-10
US20160225774A1 (en) 2016-08-04
KR20180118576A (ko) 2018-10-31
KR102026575B1 (ko) 2019-09-27
KR20120079817A (ko) 2012-07-13
US9330759B2 (en) 2016-05-03
TWI525614B (zh) 2016-03-11
JP6538733B2 (ja) 2019-07-03
TW201705134A (zh) 2017-02-01
US8575985B2 (en) 2013-11-05

Similar Documents

Publication Publication Date Title
KR101912803B1 (ko) 신호 처리 회로
US9202567B2 (en) Memory circuit
KR101930085B1 (ko) 기억 장치
JP5931561B2 (ja) 信号処理装置
KR101923737B1 (ko) 기억 소자 및 신호 처리 회로
US8705292B2 (en) Nonvolatile memory circuit with an oxide semiconductor transistor for reducing power consumption and electronic device
KR101957519B1 (ko) 신호처리회로
KR101999962B1 (ko) 기억 소자 및 기억 장치
KR101921334B1 (ko) 기억 회로
JP5871715B2 (ja) 分周回路、及び分周回路を用いた半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant