TW201310450A - 儲存裝置及信號處理電路 - Google Patents

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Abstract

本發明的一個方式提供一種即使在停止電力供應的情況下所儲存的邏輯狀態也不消失的儲存裝置。另外，本發明的一個方式提供一種使用該儲存裝置而停止電源來可以抑制耗電量的信號處理電路。一種儲存裝置，包括：具有第一至第四節點的邏輯電路；與第一節點、第二節點及第三節點連接的第一控制電路；與第一節點、第二節點及第四節點連接的第二控制電路；與第一節點、第一控制電路及第二控制電路連接的第一儲存電路；以及與第二節點、第一控制電路及第二控制電路連接的第二儲存電路。

Description

儲存裝置及信號處理電路
本發明係關於一種利用記憶元件的儲存裝置、其製造方法及驅動方法。另外，本發明係關於一種具有該儲存裝置的信號處理電路。
近年來，伴隨著個人電腦、行動電話等電子裝置的普及，對電子裝置的高性能化的要求增高。為了實現上述電子裝置的高性能化，可以舉出記憶體的高性能化、介面的高速化、外部設備的處理性能的提高等，其中尤其要求記憶體的高性能化。
在此所述的記憶體除了用於儲存資料或程式的主記憶體以外還包括CPU(Central Processing Unit：中央處理單元)等信號處理電路所包括的暫存器或高速緩衝記憶體等。暫存器用於為了保持運算處理或程式的執行狀態等而暫時保持資料。另外，高速緩衝記憶體介於運算電路與主記憶體之間，並用於減少對低速的主記憶體的存取來高速地進行運算處理。暫存器或高速緩衝記憶體等儲存裝置需要與主記憶體相比更高速地進行資料寫入。因此，通常，作為暫存器使用正反器，並作為高速緩衝記憶體使用SRAM(Static Random Access Memory：靜態隨機存取記憶體)等揮發性儲存電路。
為了抑制耗電量，已提出了如下方法：在不進行資料 的輸入及輸出的期間中，暫時停止向信號處理電路供應電源電壓。在該方法中，在暫存器、高速緩衝記憶體等揮發性儲存電路的周圍配置非揮發性儲存電路，並將上述資料暫時儲存在該非揮發性儲存電路中。像這樣，在信號處理電路中停止電源電壓的供應的期間，也保持儲存在暫存器、高速緩衝記憶體等中的資料(例如，參照專利文獻1)。
另外，當在信號處理電路中長時間停止電源電壓的供應時，藉由在停止電源電壓的供應之前將揮發性儲存電路內的資料轉移到硬碟、快閃記憶體等外部儲存電路，也可以防止資料的消失。
[專利文獻1]日本專利申請公開平第10-078836號公報
在如專利文獻1所公開的信號處理電路中，在停止電力供應的期間使外部的儲存裝置儲存揮發性儲存電路的資料的方法中，在再次開始電力供應之後需要將資料從外部的儲存裝置放回到揮發性儲存電路的時間。因此，這種信號處理電路不適於以耗電量的降低為目的的短時間的電力供應停止。
鑒於上述課題，本發明的一個方式的目的之一是提供即使在停止電力供應的情況下所儲存的邏輯狀態也不消失的儲存裝置。另外，本發明的一個方式的目的之一是提供藉由使用該儲存裝置而停止電力供應來可以抑制耗電量的信號處理電路。
根據本發明的一個方式的儲存裝置包括：具有邏輯電路、第一儲存電路、第二儲存電路、第一控制電路及第二控制電路的記憶元件；以及預充電電路。以下對具體的結構進行說明。
根據本發明的一個方式的儲存裝置包括：具有第一至第四節點的邏輯電路；與第一節點、第二節點及第三節點電連接的第一控制電路；與第一節點、第二節點及第四節點電連接的第二控制電路；與第一節點、第一控制電路及第二控制電路電連接的第一儲存電路；與第二節點、第一控制電路及第二控制電路電連接的第二儲存電路；以及與第一節點、第二節點、第一儲存電路及第二儲存電路電連接的預充電電路，其中第一儲存電路及第二儲存電路具有通道形成在氧化物半導體膜中的電晶體及電容元件，第一控制電路根據第一節點及第二節點的電位將第一電位輸出到第三節點，第二控制電路根據第一節點及第二節點的電位將第二電位輸出到第四節點，並且預充電電路將第一電位和第二電位之間的第三電位輸出到第一節點及第二節點。
在向儲存裝置供應電力(power)的期間，在邏輯電路的第一節點及第二節點中儲存資料。在停止電力供應之前，將儲存在邏輯電路的第一節點及第二節點中的資料分別儲存在與第一節點及第二節點連接的第一儲存電路及第二儲存電路中。
較佳的是，第一儲存電路及第二儲存電路所具有的電 晶體的截止電流低。明確而言，較佳的是，將截止電流密度設定為100zA/μm以下，較佳地設定為10zA/μm以下。較佳的是，截止電流低的電晶體為通道形成在由能隙比矽的能隙大的半導體構成的層或基板中的電晶體。作為能隙為2eV以上，較佳地為2.5eV以上，更佳地為3eV以上的半導體，例如可以舉出氧化物半導體。通道形成在氧化物半導體中的電晶體的截止電流極低。
因此，藉由將該電晶體用於第一儲存電路及第二儲存電路，在該電晶體處於截止狀態時，可以利用與該電晶體連接的電容元件在長期間保持電位。另外，在即使停止電力供應的情況下也可以將邏輯電路的邏輯狀態保持在第一儲存電路及第二儲存電路中。藉由使用這種記憶元件，可以提供即使在切斷電源的情況下所儲存的邏輯內容也不消失的儲存裝置。
另外，因為不需要在停止電力供應之前將儲存在儲存裝置中的資料轉移到其他儲存裝置，所以可以以短時間停止電力供應。
氧化物半導體膜包含選自銦、鎵、錫及鋅中的兩種以上的元素。
在根據本發明的一個方式的儲存裝置中，設置有預充電電路，並且邏輯電路、第一儲存電路及第二儲存電路分別與該預充電電路連接。當停止對儲存裝置供應電力，然後再次開始向儲存裝置供應電力並將儲存在第一儲存電路及第二儲存電路中的資料恢復到邏輯電路中時，將從預充 電電路輸出的預充電電位分別施加到邏輯電路與第一儲存電路連接的第一節點及邏輯電路與第二儲存電路連接的第二節點。然後，使第一儲存電路及第二儲存電路所具有的電晶體分別處於導通狀態。由此，邏輯電路的第一節點及第二節點的電位基於儲存在第一儲存電路及第二儲存電路中的電位而發生變動，而可以將其確定為在停止電力供應之前所儲存的電位。因此，可以以短時間進行從第一儲存電路及第二儲存電路到邏輯電路的第一節點及第二節點的資料恢復。
另外，藉由將根據本發明的一個方式的儲存裝置用於信號處理電路，在短時間停止電力供應時，可以抑制耗電量。
另外，在上述結構中，第一控制電路具有n通道型電晶體，而第二控制電路具有p通道型電晶體。較佳的是，第一控制電路所具有的n通道型電晶體的臨界電壓高於第三電位並低於第二電位，而p通道型電晶體的臨界電壓低於第三電位並高於第一電位。明確而言，n通道型電晶體的臨界電壓由下述算式(1)表示，而p通道型電晶體的臨界電壓由下述算式(2)表示。
另外，V表示儲存在第一儲存電路或第二儲存電路中的高電平電位，Cs表示第一儲存電路所具有的電容元件或第二儲存電路所具有的電容元件的電容，C表示連接預充電電路與第一儲存電路的佈線(也稱為位元線)或連接預充電電路與第二儲存電路的佈線(也稱為反轉位元線)的寄生電容，並且Vpre表示預充電電位。
藉由如上所述那樣設定第一控制電路所具有的n通道型電晶體及第二控制電路所具有的p通道型電晶體的臨界電壓，第一控制電路及第二控制電路可以根據邏輯電路的第一節點及第二節點的電位將第一電位及第二電位輸出到第三節點及第四節點。由此，因為不需要另行設置生成用於對邏輯電路施加第一電位及第二電位的控制信號的電路，所以可以將儲存裝置簡化。
根據本發明的一個方式，可以提供即使在停止電力供應的情況下所儲存的邏輯狀態也不消失的儲存裝置。另外，藉由使用該儲存裝置，可以提供藉由停止電力供應來可以抑制耗電量的信號處理電路。
下面，使用圖式對實施方式進行詳細的說明。但是，本發明不侷限於以下說明，所述技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示 的實施方式所記載的內容中。
此外，在採用極性不同的電晶體的情況下或在電路工作中電流方向發生變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本說明書中，可以互相調換使用“源極”和“汲極”。
另外，電壓大多指某個電位和標準電位(例如，接地電位)之間的電位差。由此，在本說明書中，將電壓、電位以及電位差分別可以換稱為電位、電壓、電壓差。
“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”不排除閘極絕緣層與閘極電極之間具有其他構成要素的情況。
為了便於理解，在圖式等中所示的各結構的位置、大小及範圍等有時不表示實際上的位置、大小及範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小及範圍等。
“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的。
實施方式1
參照圖1對根據本發明的一個方式的記憶元件及儲存裝置進行說明。圖1示出儲存裝置100的電路結構。
<儲存裝置的結構>
圖1所示的儲存裝置100具有記憶元件110及預充電電路108。
記憶元件110具有邏輯電路101、儲存電路102、儲存電路103、控制電路104及控制電路105。另外，記憶元件110除了上述電路以外還可以具有開關106及開關107。另外，主電源為第一電源電位V1(未圖示)。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號(Oxide Semiconductor的簡稱)。
邏輯電路101包括兩個p通道型電晶體111、112及兩個n通道型電晶體113、114的一共四個電晶體。電晶體111及電晶體113構成反相器，電晶體112及電晶體114構成反相器，並且該兩個反相器的輸入輸出端子交叉連接而構成具有兩個穩定狀態的正反器。
在本說明書等中，將包括電晶體111及電晶體113的反相器稱為第一反相器電路，而將包括電晶體112及電晶體114的反相器稱為第二反相器電路。第二反相器電路的輸入端子與第一反相器電路的輸出端子與開關106的第一端子彼此電連接，並且以該連接點為節點O。另外，第一反相器電路的輸入端子與第二反相器電路的輸出端子與開關107的第一端子彼此電連接，並且以該連接點為節點P。另外，由電晶體113的源極和汲極中的一方及電晶體114的源極和汲極中的一方構成的節點為節點Q，而由電晶體111的源極和汲極中的一方及電晶體112的源極和汲極中的一方構成的節點為節點R。
儲存電路102具有電晶體115及電容元件116。在此，電晶體115的源極和汲極中的一方與邏輯電路101的節點O連接，而電晶體115的源極和汲極中的另一方與電容元件116的一對電極的一方連接。另外，電晶體115與電容元件116連接的節點為節點M。另外，對電晶體115的閘極輸入控制信號S2。
儲存電路103具有電晶體117及電容元件118。在此，電晶體117的源極和汲極中的一方與邏輯電路101的節點P連接，而電晶體117的源極和汲極中的另一方與電容元件118的一對電極的一方連接。另外，電晶體117與電容元件118連接的節點為節點N。另外，對電晶體117的閘極輸入控制信號S2。
在此，較佳的是，電晶體115及電晶體117的截止電流低。明確而言，較佳的是，截止電流密度為100zA/μm以下，更佳地為10zA/μm以下。較佳的是，截止電流低的電晶體為通道形成在由能隙比矽的能隙大的半導體構成的層或基板中的電晶體。作為能隙為2eV以上，較佳地為2.5eV以上，更佳地為3eV以上的半導體，例如可以舉出氧化物半導體。通道形成在氧化物半導體中的電晶體的截止電流極低。
因此，藉由將通道形成在氧化物半導體中的電晶體用於電晶體115，在電晶體115處於截止狀態時，可以在長期間儲存節點M的電位。同樣地，藉由將通道形成在氧化物半導體中的電晶體用於電晶體117，在電晶體117處於 截止狀態時，可以在長期間保持節點N的電位。
另外，在作為氧化物半導體材料使用In-Sn-Zn-O類材料時，可以將電晶體的場效應遷移率設定為30cm2/Vsec以上，較佳地設定為40cm2/Vsec以上，更佳地設定為60cm2/Vsec以上，所以可以使儲存電路102及儲存電路103進行高速工作。
控制電路104具有電晶體119及電晶體120。在此，電晶體119的閘極與邏輯電路101的節點O連接，而電晶體120的閘極與邏輯電路101的節點P連接。另外，電晶體119的源極和汲極中的一方及電晶體120的源極和汲極中的一方與邏輯電路101的節點Q連接。另外，對電晶體119的源極和汲極中的另一方及電晶體120的源極和汲極中的另一方施加第二電源電位V2(例如，VSS)。
控制電路105具有電晶體121及電晶體122。在此，電晶體121的閘極與邏輯電路101的節點O連接，而電晶體122的閘極與邏輯電路101的節點P連接。另外，電晶體121的源極和汲極中的一方及電晶體122的源極和汲極中的一方與邏輯電路101的節點R連接。另外，對電晶體121的源極和汲極中的另一方及電晶體122的源極和汲極中的另一方施加第三電源電位V3(例如，VDD)。
開關106包括電晶體123。開關106的第一端子相當於電晶體123的源極和汲極中的一方，第二端子相當於電晶體123的源極和汲極中的另一方，而第三端子相當於電晶體123的閘極。開關106的第一端子與邏輯電路101的 節點O連接。另外，對開關106的第二端子輸入資料D。雖然對作為開關106使用n通道型電晶體的情況進行說明，但是也可以使用p通道型電晶體。另外，也可以將n通道型電晶體與p通道型電晶體組合而用於開關106。例如，開關106也可以為類比開關。
開關107包括電晶體124。開關107的第一端子相當於電晶體124的源極和汲極中的一方，第二端子相當於電晶體124的源極和汲極中的另一方，而第三端子相當於電晶體124的閘極。開關107的第一端子與邏輯電路101的節點P連接。另外，對開關107的第二端子輸入資料DB。雖然對作為開關107使用n通道型電晶體的情況進行說明，但是也可以使用p通道型電晶體。另外，也可以將n通道型電晶體與p通道型電晶體組合而用於開關107。例如，開關107也可以為類比開關。
對開關106的第三端子及開關107的第三端子輸入控制信號S1。藉由對開關106的第三端子輸入控制信號S1，選擇第一端子與第二端子之間的導通或非導通(電晶體123的導通狀態或截止狀態)。同樣地，藉由對開關107的第三端子輸入控制信號S1，選擇第一端子與第二端子之間的導通或非導通(電晶體124的導通狀態或截止狀態)。
預充電電路108具有電晶體125、電晶體126及電晶體127。電晶體125的源極和汲極中的一方及電晶體126的源極和汲極中的一方與邏輯電路101的節點O連接，而電晶體125的源極和汲極中的另一方及電晶體127的源極 和汲極中的一方與邏輯電路101的節點P連接。另外，從電晶體126的源極和汲極中的另一方及電晶體127的源極和汲極中的另一方施加預充電電位Vpre(例如，VDD/2)。另外，對電晶體125、電晶體126及電晶體127的閘極輸入控制信號S3。
另外，較佳的是，控制電路104所具有的電晶體119及電晶體120的臨界電壓低於邏輯電路101所具有的電晶體113及電晶體114的臨界電壓。明確而言，較佳的是，電晶體119及電晶體120的臨界電壓Vth_n高於下述算式(1)。
V表示儲存在儲存電路102或儲存電路103中的高電平電位，Cs表示電容元件116或電容元件118的電容，C表示連接電晶體126與電晶體115的佈線(也稱為位元線)或連接電晶體127與電晶體117的佈線(也稱為反轉位元線)的寄生電容，並且Vpre表示預充電電位。另外，在本實施方式中，因為節點M儲存有高電平電位，所以V表示儲存在儲存電路102的節點M中的電位，Cs表示電容元件116的電容，C表示連接電晶體126與電晶體115的佈線的寄生電容，並且Vpre表示預充電電位。
另外，較佳的是，控制電路105所具有的電晶體121及電晶體122的臨界電壓高於邏輯電路101所具有的電晶體111及電晶體112的臨界電壓。明確而言，較佳的是， 電晶體121及電晶體122的臨界電壓Vth_p低於下述算式(2)。
在本實施方式中，雖然對電晶體111、電晶體112、電晶體121、電晶體122為p通道型電晶體且電晶體115、電晶體117、電晶體123至電晶體127為n通道型電晶體的情況進行說明，但是不侷限於此，而可以適當地設定電晶體的導電型。
<儲存裝置的驅動方法1>
接著，參照圖2所示的時序圖對圖1所示的儲存裝置100的驅動方法之一進行說明。
在圖2的時序圖中，V1為第一電源電位(表示主電源)，S1為控制信號S1的電位，S2為控制信號S2的電位，S3為控制信號S3的電位，O為邏輯電路101的節點O的電位，P為邏輯電路101的節點P的電位，Q為邏輯電路101的節點Q的電位，R為邏輯電路101的節點R的電位，M為節點M的電位，N為節點N的電位，D為資料D的電位，並且DB為資料DB的電位。另外，以低電平電位(也稱為第一電位)為VSS，以高電平電位(也稱為第二電位)為VDD，並以預充電電位Vpre(也稱為第三電位)為(VDD/2)，來進行說明。另外，雖然對作為資料D施加高電平電位且作為資料DB施加低電平電位的情況進行說明 ，但是也可以作為資料D施加低電平電位且作為資料DB施加高電平電位。
期間1為對邏輯電路101寫入資料的期間。在期間1中，作為控制信號S1將高電平電位施加到開關106及開關107的第三端子。由此，使開關106及開關107的第一端子及第二端子處於導通狀態。資料D的電位(高電平電位)藉由開關106施加到第二反相器電路的輸入端子，而使電晶體114處於導通狀態。另外，資料DB的電位(低電平電位)藉由開關107施加到第一反相器電路的輸入端子，而使電晶體111處於導通狀態。
另外，資料D的電位(高電平電位)藉由開關106施加到控制電路104所具有的電晶體119的閘極，而電晶體119成為導通狀態。此時，第二電源電位V2(例如，低電平電位)從電晶體119的源極和汲極中的另一方施加到邏輯電路101的節點Q。由此，節點Q的電位成為低電平電位。同時，資料DB的電位(低電平電位)藉由開關107施加到控制電路105所具有的電晶體122的閘極，而電晶體122成為導通狀態。此時，第三電源電位V3(例如，高電平電位)從電晶體122的源極和汲極中的另一方施加到邏輯電路101的節點R。由此，節點R的電位成為高電平電位。
藉由上述製程，可以使邏輯電路101活化，而可以在節點O及節點P中儲存資料D及資料DB。然後，藉由作為控制信號S1將低電平電位施加到開關106及開關107 的第三端子，使開關106及開關107的第一端子及第二端子處於非導通狀態。
期間2是將寫入到邏輯電路101的資料D及資料DB分別寫入到儲存電路102及儲存電路103的期間。在期間2中，藉由作為控制信號S2將高電平電位施加到電晶體115及電晶體117的閘極，使電晶體115及電晶體117處於導通狀態。由此，儲存在邏輯電路101的節點O及節點P中的資料D及資料DB的電位分別施加到節點M及節點N。然後，藉由作為控制信號S2對電晶體115及電晶體117的閘極施加低電平電位，使電晶體115及電晶體117處於截止狀態。
期間3為停止電力供應的期間。在期間3中，藉由將第一電源電位V1設定為低電平電位，停止向儲存裝置100供應電力。
因停止電力供應，而不能保持邏輯電路101的節點O及節點P的電位。另外，因為由此不能從控制電路104及控制電路105向邏輯電路101供應第二電源電位V2及第三電源電位V3，所以也不能保持節點R及節點Q的電位。
但是，在本發明的一個方式中，作為電晶體115及電晶體117，使用截止電流小的電晶體。作為截止電流小的電晶體，可以舉出通道形成在氧化物半導體膜中的電晶體。該電晶體的截止電流極低。因此，即使電晶體115及電晶體117成為截止狀態，也可以在長期間保持由電容元件 116儲存的電位(節點M的電位)及由電容元件118儲存的電位(節點N的電位)。換言之，在停止電力供應之後，可以將邏輯電路101的節點O及節點P所儲存的電位儲存在節點M及節點N中。
然後，藉由將第一電源電位V1設定為高電平電位，再次開始對儲存裝置100進行電力供應。
期間4為將儲存在儲存電路102及儲存電路103中的資料D及資料DB恢復到邏輯電路101的節點O及節點P的期間。首先，藉由作為控制信號S3將高電平電位施加到電晶體125、126、127的閘極，使電晶體125、126、127處於導通狀態。由此，藉由預充電電位Vpre(第一電位與第二電位之間的第三電位(例如，VDD/2))從電晶體126的源極和汲極中的一方及電晶體127的源極和汲極中的一方施加到邏輯電路101的節點O及節點P，節點O及節點P的電位成為第三電位(例如，VDD/2)。然後，藉由作為控制信號S3對電晶體125、126、127的閘極施加低電平電位，使電晶體125、126、127處於截止狀態。
接著，藉由作為控制信號S2對電晶體115及電晶體117的閘極施加高電平電位，使電晶體115及電晶體117處於導通狀態。由此，邏輯電路101的節點O及節點P的電位發生變動。例如，當儲存電路102儲存有高電平電位且儲存電路103儲存有低電平電位時，邏輯電路101的節點O的電位逐漸上升，而邏輯電路101的節點P的電位逐漸下降。當節點O的電位與節點P的電位的差成為△V時 ，電晶體119及電晶體122成為導通狀態。明確而言，△V由下述算式(3)表示。
另外，電晶體119及電晶體120的臨界電壓高於上述算式(1)，並且電晶體121及電晶體122的臨界電壓低於上述算式(2)。
此時，第二電源電位V2(例如，低電平電位)從電晶體119的源極和汲極中的另一方施加到邏輯電路101的節點Q。同時，第三電源電位V3(例如，高電平電位)從電晶體122的源極和汲極中的另一方施加到邏輯電路101的節點R。由此，節點Q的電位成為低電平電位，而節點R的電位成為高電平電位。
藉由上述製程，可以使邏輯電路101活化，而節點O及節點P再次成為儲存有資料D及資料DB的狀態。然後，藉由作為控制信號S2將低電平電位施加到電晶體115及電晶體117，使電晶體115及電晶體117處於截止狀態。
期間5是讀出儲存在邏輯電路101的節點O及節點P中的資料的期間。在期間5中，藉由作為控制信號S1對開關106及開關107的第三端子施加高電平電位，使開關106及開關107的第一端子及第二端子處於導通狀態。藉由開關106可以讀出儲存在邏輯電路101的節點O中的資料D，而藉由開關107可以讀出儲存在邏輯電路101的節 點P中的資料DB。在讀出結束之後，藉由作為控制信號S1對開關106及開關107的第三端子施加低電平電位，使開關106及開關107的第一端子及第二端子處於非導通狀態。
上述是儲存裝置100的驅動方法的說明。
在本發明的一個方式所示的儲存裝置中，在記憶元件內設置具有截止電流小的電晶體的儲存電路。作為截止電流小的電晶體，可以舉出通道形成在氧化物半導體膜中的電晶體。該電晶體的截止電流極小。因此，當該電晶體處於截止狀態時，也可以利用連接到該電晶體的電容元件在長期間保持電位。因此，在停止電力供應的情況下，也可以保持記憶元件所具有的邏輯電路的邏輯狀態。藉由使用多個上述記憶元件，可以提供即使在切斷電源的情況下所儲存的邏輯狀態也不消失的儲存裝置。
另外，在根據本發明的一個方式的儲存裝置中，在停止電力供應之前，將儲存在邏輯電路101中的資料D及資料DB分別儲存在與邏輯電路101連接的儲存電路102及儲存電路103中。由此，不需要在停止電力供應之前將儲存在儲存裝置中的資料轉移到其他儲存裝置，從而可以以短時間停止電力供應。
另外，在根據本發明的一個方式的儲存裝置中，設置有預充電電路，並且邏輯電路101、儲存電路102及儲存電路103分別與預充電電路連接。當再次開始電力供應並將儲存在儲存電路102及儲存電路103中的資料恢復到邏 輯電路101中時，從預充電電路將預充電電位分別施加到邏輯電路101與儲存電路102連接的節點O及邏輯電路101與儲存電路103連接的節點P。然後，使儲存電路102及儲存電路103所具有的電晶體處於導通狀態。由此，邏輯電路101的節點O及節點P的電位基於儲存在儲存電路102及儲存電路103中的電位而發生變動，從而可以將節點O及節點P的電位確定為在停止電力供應之前所儲存的電位。因此，可以以短時間進行從儲存電路102及儲存電路103到邏輯電路101的節點O及節點P的資料恢復。
另外，藉由將根據本發明的一個方式的儲存裝置用於信號處理電路，在短時間停止電力供應時，可以抑制耗電量。
另外，根據本發明的一個方式的儲存裝置設置有控制電路104及控制電路105，並且控制電路104及控制電路105分別連接到邏輯電路101、儲存電路102及儲存電路103。控制電路104及控制電路105根據節點O及節點P的電位將第二電源電位V2及第三電源電位V3輸出到邏輯電路101。由此，因為不需要另行設置生成用於向邏輯電路101供應電源電位的控制信號的電路，所以可以將儲存裝置簡化。
<儲存裝置的驅動方法2>
接著，參照圖3所示的時序圖對圖1所示的儲存裝置 100的其他驅動方法進行說明。
期間1為對邏輯電路101、儲存電路102及儲存電路103寫入資料的期間。在期間1中，作為控制信號S2將高電平電位施加到電晶體115及電晶體117的閘極。由此，電晶體115及電晶體117處於導通狀態。然後，作為控制信號S1將高電平電位施加到開關106及開關107的第三端子。由此，使開關106及開關107的第一端子及第二端子處於導通狀態。資料D的電位(高電平電位)藉由開關106施加到第二反相器電路的輸入端子，而使電晶體114處於導通狀態。另外，資料DB的電位(低電平電位)藉由開關107施加到第一反相器電路的輸入端子，而使電晶體111處於導通狀態。
另外，資料D的電位(高電平電位)藉由開關106施加到控制電路104所具有的電晶體119的閘極，而電晶體119成為導通狀態。此時，第二電源電位V2(例如，低電平電位)從電晶體119的源極和汲極中的另一方施加到邏輯電路101的節點Q。由此，節點Q的電位成為低電平電位。同時，資料DB的電位(低電平電位)藉由開關107施加到控制電路105所具有的電晶體122的閘極，而電晶體122成為導通狀態。此時，第三電源電位V3(例如，高電平電位)從電晶體122的源極和汲極中的另一方施加到邏輯電路101的節點R。由此，節點R的電位成為高電平電位。
藉由上述製程，可以使邏輯電路101活化，而可以在 節點O及節點P中儲存資料D及資料DB。此時，因為電晶體115及電晶體117處於導通狀態，所以可以藉由電晶體115及電晶體117將儲存在邏輯電路101的節點O及節點P中的資料D及資料DB的電位分別施加到節點M及節點N。
然後，藉由作為控制信號S1將低電平電位施加到開關106及開關107的第三端子，使開關106及開關107的第一端子及第二端子處於非導通狀態。另外，藉由將控制信號S2設定為低電平電位，使電晶體115及電晶體117處於截止狀態。
藉由圖3所示的儲存裝置的驅動方法，與在將資料D及資料DB儲存在邏輯電路101中之後將資料D及資料DB分別儲存在儲存電路102及儲存電路103中的情況相比，可以以更短時間將資料儲存在儲存電路102及儲存電路103中。
期間2為停止電力供應的期間。在期間2中，藉由將第一電源電位V1設定為低電平電位，停止對儲存裝置100進行電力供應。
因停止電力供應，而不能保持邏輯電路101的節點O及節點P的電位。另外，因為由此不能從控制電路104及控制電路105向邏輯電路101供應第二電源電位V2及第三電源電位V3，所以也不能保持節點R及節點Q的電位。
但是，在本發明的一個方式中，作為電晶體115及電 晶體117，使用截止電流小的電晶體。作為截止電流小的電晶體，可以舉出通道形成在氧化物半導體膜中的電晶體。該電晶體的截止電流極低。因此，即使電晶體115及電晶體117處於截止狀態，也可以在長期間保持由電容元件116儲存的電位(節點M的電位)及由電容元件118儲存的電位(節點N的電位)。換言之，在停止電力供應之後，可以將邏輯電路101的節點O及節點P所儲存的電位儲存在節點M及節點N中。
然後，藉由將第一電源電位V1設定為高電平電位，再次開始對儲存裝置100進行電力供應。
期間3為將儲存在儲存電路102及儲存電路103中的資料D及資料DB恢復到邏輯電路101的節點O及節點P的期間。首先，藉由作為控制信號S3對電晶體125、126、127的閘極施加高電平電位，使電晶體125、126、127處於導通狀態。由此，藉由預充電電位(第一電位與第二電位之間的第三電位(例如，VDD/2))從電晶體126的源極和汲極中的一方及電晶體127的源極和汲極中的一方施加到邏輯電路101的節點O及節點P，使節點O及節點P的電位處於第三電位(例如，VDD/2)。然後，藉由作為控制信號S3對電晶體125、126、127的閘極施加低電平電位，使電晶體125、126、127處於截止狀態。
接著，藉由作為控制信號S2對電晶體115及電晶體117的閘極施加高電平電位，使電晶體115及電晶體117處於導通狀態。例如，當儲存電路102儲存有高電平電位 且儲存電路103儲存有低電平電位時，邏輯電路101的節點O的電位逐漸上升，而邏輯電路101的節點P的電位逐漸下降。當節點O的電位與節點P的電位的差成為△V時，電晶體119及電晶體122成為導通狀態。明確而言，△V由下述算式(3)表示。
另外，電晶體119及電晶體120的臨界電壓高於上述算式(1)，並且電晶體121及電晶體122的臨界電壓低於上述算式(2)。
此時，第二電源電位V2(例如，低電平電位)從電晶體119的源極和汲極中的另一方施加到邏輯電路101的節點Q。同時，第三電源電位V3(例如，高電平電位)從電晶體122的源極和汲極中的另一方施加到邏輯電路101的節點R。由此，節點Q的電位成為低電平電位，而節點R的電位成為高電平電位。
藉由上述製程，可以使邏輯電路101活化，而節點O及節點P再次成為儲存有資料D及資料DB的狀態。然後，藉由作為控制信號S2對電晶體115及電晶體117的閘極施加低電平電位，使電晶體115及電晶體117處於截止狀態。
期間4是讀出儲存在邏輯電路101的節點O及節點P中的資料的期間。在期間4中，藉由作為控制信號S1對開關106及開關107的第三端子施加高電平電位，使開關 106及開關107的第一端子及第二端子處於導通狀態。藉由開關106可以讀出儲存在邏輯電路101的節點O中的資料D，而藉由開關107可以讀出儲存在邏輯電路101的節點P中的資料DB。在讀出結束之後，藉由作為控制信號S1對開關106及開關107的第三端子施加低電平電位，使開關106及開關107的第一端子及第二端子處於非導通狀態。
以上是儲存裝置100的驅動方法的說明。
在本發明的一個方式所示的儲存裝置中，在記憶元件內設置具有截止電流小的電晶體的儲存電路。作為截止電流小的電晶體，可以舉出通道形成在氧化物半導體膜中的電晶體。該電晶體的截止電流極小。因此，當該電晶體處於截止狀態時，可以利用連接到該電晶體的電容元件在長期間保持電位。因此，在停止電力供應的情況下也可以保持記憶元件所具有的邏輯電路的邏輯狀態。藉由使用多個上述記憶元件，可以提供即使在切斷電源的情況下也所儲存的邏輯狀態不消失的儲存裝置。
在根據本發明的一個方式的儲存裝置中，在停止電力供應之前，將儲存在邏輯電路101中的資料D及資料DB分別儲存在與邏輯電路101連接的儲存電路102及儲存電路103中。由此，不需要在停止電力供應之前將儲存在儲存裝置中的資料轉移到其他儲存裝置，從而可以以短時間停止電力供應。
另外，在根據本發明的一個方式的儲存裝置中，設置 有預充電電路，並且邏輯電路101、儲存電路102及儲存電路103分別與預充電電路連接。在再次開始電力供應並將儲存在儲存電路102及儲存電路103中的資料恢復到邏輯電路101中時，從預充電電路將預充電電位分別供應到邏輯電路101與儲存電路102連接的節點O及邏輯電路101與儲存電路103連接的節點P。然後，使儲存電路102及儲存電路103所具有的電晶體成為導通狀態。由此，邏輯電路101的節點O及節點P的電位基於儲存在儲存電路102及儲存電路103中的電位而發生變動，從而可以將節點O及節點P的電位確定為在停止電力供應之前所儲存的電位。因此，可以以短時間進行從儲存電路102及儲存電路103到邏輯電路101的節點O及節點P的資料恢復。
另外，藉由將根據本發明的一個方式的儲存裝置用於信號處理電路，在短時間停止電力供應時，可以抑制耗電量。
另外，在根據本發明的一個方式的儲存裝置中，設置有控制電路104及控制電路105，並且控制電路104及控制電路105分別連接到邏輯電路101、儲存電路102及儲存電路103。控制電路104及控制電路105根據節點O及節點P的電位將第二電源電位V2及第三電源電位V3輸出到邏輯電路101。由此，因為不需要另行設置生成用於向邏輯電路101供應電源電位的控制信號的電路，所以可以將儲存裝置簡化。
<儲存裝置的結構>
圖4示出其一部分與圖1所示的儲存裝置100不同的儲存裝置150。儲存裝置150具有記憶元件160及預充電電路108。另外，記憶元件160具有邏輯電路101、儲存電路102、儲存電路103、控制電路104、控制電路105、開關106及開關107。
在圖4所示的儲存裝置150中，預充電電路108所具有的電晶體125的源極和汲極中的一方及電晶體126的源極和汲極中的一方與開關106的第二端子連接，並且電晶體125的源極和汲極中的另一方及電晶體127的源極和汲極中的一方與開關107的第二端子連接。其他結構與圖1所示的儲存裝置100相同，因此省略詳細說明。
控制電路104所具有的電晶體119的閘極與邏輯電路101的節點O連接，而電晶體120的閘極與邏輯電路101的節點P連接。另外，控制電路105所具有的電晶體121的閘極與邏輯電路101的節點O連接，而電晶體122的閘極與邏輯電路101的節點P連接。
<儲存單元陣列的結構>
接著，圖5示出使用多個圖4所示的記憶元件160構成儲存單元陣列的情況。
圖5示出具有(m×n)個記憶元件160的儲存裝置的方塊圖的一個例子。對作為圖5中的記憶元件160的結構使 用圖4的情況進行說明。
圖5所示的儲存裝置200具有：m個(m為2以上的整數)信號線S1；m個信號線S2；n個(n為2以上的整數)位元線BL；n個反轉位元線(/BL)；第一電源線V1；以矩陣狀配置有縱m個(行)×橫n個(列)記憶元件160的儲存單元陣列210；以及第一驅動電路211及第二驅動電路212。第一驅動電路211與n個位元線BL及反轉位元線(/BL)連接，而第二驅動電路212與m個信號線S1及信號線S2連接。另外，第一電源線V1向儲存裝置200供應電力(未圖示)。另外，第一驅動電路211設置有預充電電路108_1至108_n。
利用信號線S1及信號線S2對記憶元件160(1,1)至160(m,n)進行存取，並且位元線BL及反轉位元線(/BL)對所連接有的儲存單元進行資料的讀出或寫入。
第一驅動電路211控制位元線BL及反轉位元線(/BL)對列方向上的儲存單元進行存取。另一方面，第二驅動電路212控制信號線S1及信號線S2對行方向上的儲存單元進行存取。
藉由上述工作，可以對圖5中的儲存單元陣列210進行隨機存取。
另外，雖然在圖5中對使用圖4所示的記憶元件160的情況進行說明，但是也可以使用圖1所示的記憶元件110。在將圖1所示的記憶元件110用於儲存裝置中的記憶元件的情況下，較佳的是，在第一驅動電路211中不設 置預充電電路，而在各記憶元件110中設置預充電電路來構成儲存單元陣列。
<儲存裝置的驅動方法>
接著，參照圖6所示的時序圖對圖5所示的儲存裝置200的驅動方法之一進行說明。
在本實施方式中，對如下情況進行說明，即在對圖5所示的儲存單元陣列210的第i行(i為1以上且m以下的自然數)寫入資料之後，停止電力供應，在開始電力供應之後讀出第i行的資料的情況。圖6所示的時序圖表示第i行的記憶元件160(i,1)至160(i,n)的工作。
期間1為對第i行的記憶元件160(i,1)至160(i,n)的每一個所具有的邏輯電路101寫入資料的期間。在期間1中，使第i行的控制信號S1_i為高電平電位而將其施加到記憶元件160(i,1)至160(i,n)所具有的開關106及開關107的第三端子。由此，使開關106及開關107的第一端子及第二端子處於導通狀態。在記憶元件160(i,1)至160(i,n)的每一個中，將資料D的電位(高電平電位)藉由開關106施加到第二反相器電路的輸入端子，而使電晶體114處於導通狀態。另外，將資料DB的電位(低電平電位)藉由開關107施加到第一反相器電路的輸入端子，而使電晶體111處於導通狀態。對邏輯電路101不進行寫入的第i行以外的控制信號S1為低電平電位。
另外，在記憶元件160(i,1)至160(i,n)的每一個中， 資料D的電位(高電平電位)藉由開關106施加到控制電路104所具有的電晶體119的閘極，而電晶體119成為導通狀態。此時，作為第二電源電位V2的低電平電位從電晶體119的源極和汲極中的另一方施加到邏輯電路101的節點Q。由此，節點Q的電位成為低電平電位。同時，資料DB的電位(低電平電位)藉由開關107施加到控制電路105所具有的電晶體122的閘極，而電晶體122成為導通狀態。此時，作為第三電源電位V3的高電平電位從電晶體122的源極和汲極中的另一方施加到邏輯電路101的節點R。由此，節點R的電位成為高電平電位。
藉由上述製程，可以使記憶元件160(i,1)至160(i,n)的每一個所具有的邏輯電路101活化，從而可以在節點O及節點P中儲存資料D及資料DB。然後，藉由作為第i行控制信號S1_i對開關106及開關107的第三端子施加低電平電位，使開關106及開關107的第一端子及第二端子處於非導通狀態。
期間2是將寫入到第i行記憶元件160(i,1)至160(i,n)的每一個所具有的邏輯電路101的資料D及資料DB分別寫入到儲存電路102及儲存電路103的期間。在期間2中，藉由作為第i行的控制信號S2_i對電晶體115及電晶體117的閘極施加高電平電位，使電晶體115及電晶體117處於導通狀態。由此，儲存在邏輯電路101的節點O及節點P中的資料D及資料DB的電位分別施加到節點M及節點N。然後，藉由作為第i行控制信號S2對電晶體115 及電晶體117的閘極施加低電平電位，使電晶體115及電晶體117處於截止狀態。另外，對邏輯電路101不進行寫入的第i行以外的控制信號S2為低電平電位。
期間3為停止電力供應的期間。在期間3中，藉由將第一電源電位V1設定為低電平電位，停止對儲存裝置200進行電力供應。
因停止電力供應，而不能保持第i行記憶元件160(i,1)至160(i,n)的每一個所具有的邏輯電路101的節點O及節點P的電位。另外，因為由此不能從控制電路104及控制電路105向邏輯電路101供應第二電源電位V2及第三電源電位V3，所以也不能保持節點R及節點Q的電位。
但是，在本發明的一個方式中，作為電晶體115及電晶體117，使用截止電流小的電晶體。作為截止電流小的電晶體，可以舉出通道形成在氧化物半導體膜中的電晶體。該電晶體的截止電流極低。因此，即使電晶體115及電晶體117處於截止狀態，也可以在長期間保持由電容元件116儲存的電位(節點M的電位)及由電容元件118儲存的電位(節點N的電位)。換言之，在停止電力供應之後，可以將邏輯電路101的節點O及節點P所儲存的電位儲存在節點M及節點N中。
然後，藉由將第一電源電位V1設定為高電平電位，再次開始對儲存裝置200進行電力供應。
期間4為將儲存在第i行記憶元件160(i,1)至160(i,n) 的每一個所具有的儲存電路102及儲存電路103中的資料D及資料DB恢復到邏輯電路101的節點O及節點P的期間。首先，藉由以第1列至第n列的控制信號S3為高電平電位並將其施加到第1列至第n列的電晶體125、126、127的閘極，使電晶體125、126、127處於導通狀態。由此，藉由預充電電位V(第一電位與第二電位之間的第三電位(例如，VDD/2))從電晶體126的源極和汲極中的一方及電晶體127的源極和汲極中的一方施加到邏輯電路101的節點O及節點P，節點O及節點P的電位成為第三電位(例如，VDD/2)。然後，藉由以第1列至第n列的控制信號S3為低電平電位並將其施加到電晶體125、126、127的閘極，使電晶體125、126、127處於截止狀態。
接著，藉由作為第i行的控制信號S2_i對電晶體115及電晶體117的閘極施加高電平電位，使電晶體115及電晶體117處於導通狀態。例如，當儲存電路102儲存有高電平電位且儲存電路103儲存有低電平電位時，邏輯電路101的節點O的電位逐漸上升，而邏輯電路101的節點P的電位逐漸下降。當節點O的電位與節點P的電位的差成為△V時，電晶體119及電晶體122成為導通狀態。明確而言，△V由下述算式(3)表示。
另外，電晶體119及電晶體120的臨界電壓高於上述算式(1)，並且電晶體121及電晶體122的臨界電壓低於上 述算式(2)。
此時，第二電源電位V2從電晶體119的源極和汲極中的另一方施加到邏輯電路101的節點Q。同時，第三電源電位V3從電晶體122的源極和汲極中的另一方施加到邏輯電路101的節點R。由此，節點Q的電位成為低電平電位，而節點R的電位成為高電平電位。
藉由上述製程，可以使第i行記憶元件160(i,1)至160(i,n)的每一個所具有的邏輯電路101活化，而節點O及節點P再次成為儲存有資料D及資料DB的狀態。然後，藉由作為第i行控制信號S2_i對電晶體115及電晶體117的閘極施加低電平電位，使電晶體115及電晶體117處於截止狀態。
期間5是讀出儲存在第i行記憶元件160(i,1)至160(i,n)的每一個所具有的邏輯電路101的節點O及節點P中的資料的期間。在期間5中，藉由作為控制信號S1將高電平電位施加到開關106及開關107的第三端子，使開關106及開關107的第一端子及第二端子處於導通狀態。藉由開關106可以讀出儲存在邏輯電路101的節點O中的資料D，而藉由開關107可以讀出儲存在邏輯電路101的節點P中的資料DB。
在本發明的一個方式所示的儲存裝置中，在記憶元件內設置具有截止電流小的電晶體的儲存電路。作為截止電流極小的電晶體，可以舉出通道形成在氧化物半導體膜中的電晶體。在該電晶體處於截止狀態時，也可以利用連接 到該電晶體的電容元件在長期間保持電位。因此，在停止電力供應的情況下，也可以保持記憶元件所具有的邏輯電路的邏輯狀態。藉由使用多個上述記憶元件，可以提供即使在切斷電源的情況下也所儲存的邏輯狀態不消失的儲存裝置。
另外，在根據本發明的一個方式的儲存裝置中，在停止電力供應之前，將儲存在邏輯電路101中的資料D及資料DB分別儲存在與邏輯電路101連接的儲存電路102及儲存電路103中。由此，不需要在停止電力供應之前將儲存在儲存裝置中的資料轉移到其他儲存裝置，從而可以以短時間停止電力供應。
另外，在根據本發明的一個方式的儲存裝置中，設置有預充電電路，並且邏輯電路101、儲存電路102及儲存電路103分別與預充電電路連接。在再次開始電力供應並將儲存在儲存電路102及儲存電路103中的資料恢復到邏輯電路101中時，從預充電電路將預充電電位分別施加到邏輯電路101與儲存電路102連接的節點O及邏輯電路101與儲存電路103連接的節點P。然後，使儲存電路102及儲存電路103所具有的電晶體處於導通狀態。由此，邏輯電路101的節點O及節點P的電位基於儲存在儲存電路102及儲存電路103中的電位而發生變動，從而可以將節點O及節點P的電位確定為在停止電力供應之前所儲存的電位。因此，可以以短時間進行從儲存電路102及儲存電路103到邏輯電路101的節點O及節點P的資料恢復 。
另外，藉由將根據本發明的一個方式的儲存裝置用於信號處理電路，在短時間停止電力供應時，可以抑制耗電量。
另外，在根據本發明的一個方式的儲存裝置中，設置有控制電路104及控制電路105，並且控制電路104及控制電路105分別連接到邏輯電路101、儲存電路102及儲存電路103。控制電路104及控制電路105根據節點O及節點P的電位將第二電源電位V2及第三電源電位V3輸出到邏輯電路101。由此，因為不需要另行設置生成用於向邏輯電路101供應電源電位的控制信號的電路，所以可以將儲存裝置簡化。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式2
在本實施方式中，參照圖7A至圖10B說明實施方式1所示的儲存裝置的製造方法的一個例子。首先，對形成在儲存裝置的下部的電晶體的製造方法進行說明，然後對形成在儲存裝置的上部的電晶體及電容元件的製造方法進行說明。另外，在示出製造製程的剖面圖中，A1-A2示出製造n通道型電晶體的製程，而B1-B2示出製造p通道型電晶體的製程。
<下部電晶體的製造方法>
首先，準備隔著絕緣膜302設置有半導體膜304的基板300(參照圖7A)。
作為基板300，例如可以使用：以矽、碳化矽等為材料的單晶半導體基板；多晶半導體基板；以及以矽鍺、鎵砷、磷化銦等為材料的化合物半導體基板。另外，也可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板等。
絕緣膜302採用包含氧化矽、氧氮化矽、氮化矽等的單層結構或疊層結構。另外，作為絕緣膜302的形成方法，可以舉出熱氧化法、CVD法、濺射法等。絕緣膜302的厚度為1nm以上且100nm以下，較佳地為10nm以上且50nm以下。
另外，作為半導體膜304，可以使用：以矽、碳化矽等為材料的單晶半導體材料；多晶半導體材料；以及以矽鍺、鎵砷、磷化銦等為材料的化合物半導體材料。另外，因為半導體膜304不包含氧化物半導體材料，所以將其也稱為氧化物半導體以外的半導體材料。
在作為半導體膜304使用矽等單晶半導體材料時，可以使實施方式1所示的邏輯電路101、控制電路104、控制電路105、開關106、開關107等的工作高速化，所以是較佳的。
另外，作為隔著絕緣膜302設置有半導體膜304的基 板300，也可以使用SOI基板。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽層的基板，而在本說明書等中，“SOI基板”這一詞的概念還包括在絕緣表面上設置有含有矽以外的材料的半導體膜的基板。也就是說，“SOI基板”所具有的半導體膜不侷限於矽層。此外，SOI基板還包括在玻璃基板等絕緣基板上隔著絕緣膜設置有半導體膜的結構。在本實施方式中，作為隔著絕緣膜302設置有半導體膜304的基板300，對使用如下SOI基板的情況進行說明，該SOI基板在單晶矽基板上隔著氧化矽膜設置有矽膜。
接著，將半導體膜304加工為島狀來形成半導體膜304a、304b(參照圖7B)。較佳的是，作為該加工方法使用乾蝕刻，但是也可以使用濕蝕刻。根據被蝕刻材料可以適當地選擇蝕刻氣體或蝕刻劑。
接著，以覆蓋半導體膜304a、304b的方式形成閘極絕緣膜306a、306b(參照圖7B)。閘極絕緣膜306a、306b例如可以藉由對半導體膜304a、304b表面進行熱處理(熱氧化處理或熱氮化處理等)來形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等中的任何氣體的混合氣體來進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成閘極絕緣膜。
閘極絕緣膜306a、306b可以使用氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等材料。另外，作為 閘極絕緣膜，也可以使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))等高介電常數(high-k)材料。閘極絕緣膜使用上述材料的單層結構或疊層結構形成。另外，例如可以將閘極絕緣膜306a、306b的厚度設定為1nm以上且100nm以下，較佳地設定為10nm以上且50nm以下。
當如上所述那樣將閘極絕緣膜形成為較薄時，有發生因隧道效應等而引起的閘極洩漏的問題。為了解決閘極洩漏的問題，較佳的是，作為閘極絕緣膜使用上述high-k材料。藉由將high-k材料用於閘極絕緣膜，不但可以確保電特性，而且還可以將閘極絕緣膜形成為較厚以抑制閘極洩漏。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等中的任一種的膜的疊層結構。
在本實施方式中，利用熱氧化處理形成氧化矽膜來形成閘極絕緣膜306a、306b。
接著，為了控制電晶體的臨界電壓，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素隔著閘極絕緣膜306a、306b添加到半導體膜304a、304b(參照圖7C)。在半導體膜304a、304b為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。在本實施方式中，藉由將硼隔著閘極絕緣膜306a添加到半導體 膜304a來形成雜質區308，並且藉由將磷隔著閘極絕緣膜306b添加到半導體膜304b來形成雜質區310。
較佳的是，圖1所示的用於控制電路104的電晶體119及電晶體120的臨界電壓高於預充電電位Vpre(第一電位與第二電位之間的第三電位(例如，VDD/2))，並且用於控制電路105的電晶體121及電晶體122的臨界電壓低於預充電電位Vpre。
明確而言，在形成圖1所示的電晶體119及電晶體120的情況下，較佳的是，將臨界電壓設定為高於下述算式(1)所示的值。另外，在形成電晶體121及電晶體122的情況下，較佳的是，將臨界電壓設定為低於下述算式(2)所示的值。
另外，也可以使構成第一控制電路104的n通道型電晶體的臨界電壓與構成邏輯電路101的n通道型電晶體的臨界電壓相等。另外，也可以使構成第二控制電路105的p通道型電晶體的臨界電壓與構成邏輯電路101的p通道型電晶體的臨界電壓相等。在此情況下，在形成相同導電型的電晶體時，因為不需要為了控制臨界電壓而改變所添加的雜質元素量，所以可以將電晶體的製造製程簡化。
另外，也可以使構成邏輯電路101的n通道型電晶體的臨界電壓高於構成第一控制電路104的n通道型電晶體的臨界電壓。另外，也可以使構成邏輯電路101的p通道型電晶體的臨界電壓低於構成第二控制電路105的p通道型電晶體的臨界電壓。在此情況下，可以使邏輯電路101進行高速工作，所以是較佳的。
接著，在閘極絕緣膜306a、306b上形成用來形成閘極電極(包括形成在與該閘極電極相同的層中的佈線)的導電膜，並且對該導電膜進行加工來形成閘極電極312a、312b(參照圖7D)。
用於閘極電極312a、312b的導電膜可以使用鋁、銅、鈦、鉭、鎢等金屬材料形成。另外，也可以使用多晶矽等的半導體材料形成導電膜。對導電膜形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。此外，可以藉由使用光阻掩罩的蝕刻來進行導電膜的加工。在本實施方式中，利用濺射法層疊氮化鉭膜和鎢膜並將其加工來形成閘極電極312a、312b。
接著，以閘極電極312a、312b為掩模，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素隔著閘極絕緣膜306a、306b添加到半導體膜304a、304b(參照圖7E)。在本實施方式中，藉由將磷隔著閘極絕緣膜306a添加到半導體膜304a來形成雜質區314a、314b，並且藉由將硼隔著閘極絕緣膜306b添加到半導體膜304b來形成雜質區316a、316b。
接著，在閘極電極312a、312b的側面形成側壁結構的側壁絕緣膜318a至318d(參照圖8A)。在形成覆蓋閘極電極312a、312b的絕緣膜之後，藉由利用RIE(Reactive ion etching：反應離子蝕刻)法的各向異性蝕刻來對絕緣膜進行加工，而在閘極電極312a、312b的側壁上自對準地形成側壁結構的側壁絕緣膜318a至318d，即可。在此，對絕緣膜沒有特別的限制，例如可以使用使TEOS(Tetraethyl-Ortho-Silicate；四乙氧基矽烷)或矽烷等與氧或一氧化二氮等起反應來形成的臺階覆蓋性良好的氧化矽。另外，也可以使用藉由低溫氧化(LTO：Low Temperature Oxidation)法形成的氧化矽。絕緣膜可以藉由熱CVD、電漿CVD、常壓CVD、偏壓ECRCVD、濺射等方法形成。
接著，以閘極電極312a、312b及側壁絕緣膜318a至318d為掩模，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素隔著閘極絕緣膜306a、306b添加到半導體膜304a、304b(參照圖8B)。在本實施方式中，藉由將磷隔著閘極絕緣膜306a添加到半導體膜304a來形成雜質區320a、320b，並且藉由將硼隔著閘極絕緣膜306b添加到半導體膜304b來形成雜質區322a、322b。較佳的是，以使雜質區320a、320b的濃度高於雜質區314a、314b的方式添加雜質元素，並且較佳的是，以使雜質區322a、322b的濃度高於雜質區316a、316b的方式添加雜質元素。
藉由上述製程，可以使用包含氧化物半導體以外的半 導體材料的基板300來形成n通道型電晶體及p通道型電晶體(參照圖8B)。這種電晶體能夠進行高速工作。因此，藉由將電晶體用於邏輯電路101、開關106、開關107、預充電電路108等來可以使其工作高速化，所以是較佳的。
接著，以覆蓋電晶體113及電晶體111的方式形成絕緣膜324(參照圖8C)。絕緣膜324可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鋁等無機絕緣材料的材料形成。藉由作為絕緣膜324使用低介電常數(low-k)材料，可以充分降低起因於各種電極或佈線的重疊的電容，所以是較佳的。另外，作為絕緣膜324也可以採用使用上述材料的多孔絕緣膜。因為多孔絕緣膜的介電常數比高密度的絕緣膜的介電常數低，所以若採用多孔絕緣膜，則可以進一步降低起因於電極或佈線的電容。此外，絕緣膜324也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成。在本實施方式中，對使用氧氮化矽形成絕緣膜324的情況進行說明。
接著，在形成絕緣膜324之後，進行用來使添加到半導體膜304a、304b的雜質元素活化的熱處理。熱處理使用退火爐進行。另外，也可以使用雷射退火法或快速熱退火法(RTA法)。在氮氛圍下以400℃至600℃，典型的是450℃至500℃的溫度進行1小時至4小時的熱處理。藉由該熱處理，在實現雜質元素的活化的同時放出作為絕緣膜324的氧氮化矽膜的氫，從而可以進行半導體膜304a、304b的氫化。
另外，在上述各製程的前後也可以包括還形成電極、佈線、半導體膜、絕緣膜等的製程。例如，較佳的是，形成用來連接下部電晶體與上部電晶體的電極或佈線等。另外，作為佈線的結構，也可以採用包括絕緣膜及導電層的疊層結構的多層佈線結構，而實現高度集體化了的儲存裝置。
<上部電晶體的製造方法>
首先，作為形成電晶體115及電容元件116之前的處理，使絕緣膜324的表面平坦化(參照圖8D)。作為絕緣膜324的平坦化處理，除了化學機械拋光(CMP：Chemical Mechanical Polishing，以下稱為CMP處理)等拋光處理以外，也可以採用蝕刻處理等。另外，也可以將CMP處理與蝕刻處理組合而進行。為了提高電晶體115的特性，較佳的是，使絕緣膜324的表面盡可能地平坦。
在此，CMP處理是指以被加工物的表面為標準而根據該標準藉由化學、機械的複合作用進行平坦化的方法。更明確而言，CMP處理是一種方法，其中在拋光臺上貼附砂布，且一邊在被加工物和砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料與被加工物之間的化學反應以及砂布與被加工物的機械拋光的作用對被加工物的表面進行拋光。
較佳的是，絕緣膜324表面的平均面粗糙度(Ra)為1nm以下，較佳地為0.3nm以下，更佳地為0.1nm以下， 並且在其上形成氧化物半導體膜。另外，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下算式(4)定義。
另外，在上述算式中，S0表示測定面(由以座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)的四個點表示的四角形的區域)的面積，Z0表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。
接著，在被平坦化了的絕緣膜324的表面形成氧化物半導體膜342。
較佳的是，這裏使用的氧化物半導體至少包含銦(In)或鋅(Zn)。尤其是，包含In和Zn較佳。另外，作為用於減小使用該氧化物半導體的電晶體的電特性偏差的穩定劑(stabilizer)，除了上述元素以外，還具有鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)中的任一種或多種較佳。
另外，作為其他穩定劑，也可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化 錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是，適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等。
例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由降低塊內缺陷密度來提高遷移率。
注意，例如，In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成是原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2，例如，r可以為0.05。其他氧化物也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在後一種的情況下，可以為非晶或多晶。另外，也可以利用在非晶中含有具有結晶性的部分的結構或非非晶結構。
非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以降低介面散射而較容易實現較高的遷移率。
另外，當利用具有結晶性的氧化物半導體時，可以進一步減少塊內缺陷，並藉由提高表面的平坦性來可以獲得非晶態的氧化物半導體以上的遷移率。為了提高表面的平坦性，較佳的是，在平坦的表面上形成氧化物半導體。具體來說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較 佳地為0.3nm以下，更佳地為0.1nm以下的表面上形成氧化物半導體。
另外，當作為氧化物半導體膜342使用In-Zn類氧化物半導體材料時，將所使用的靶材的成分比的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳地設定為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳地設定為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用來形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。
在藉由濺射法形成In-Ga-Zn類氧化物半導體材料並將其用作氧化物半導體膜342的情況下，使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn類氧化物靶材較佳。
在藉由濺射法形成In-Sn-Zn類氧化物半導體材料並將其用作氧化物半導體膜342的情況下，使用原子數比為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35的In-Sn-Zn類氧化物靶材較佳。
另外，靶材的相對密度為90%以上且100%以下，較佳地為95%以上且99.9%以下。藉由使用高相對密度的靶材，可以形成緻密的氧化物半導體膜342。
氧化物半導體膜342可以藉由濺射法、分子束外延法、原子層沉積法或脈衝雷射蒸鍍法形成。另外，氧化物半 導體膜342的厚度為5nm以上且100nm以下，較佳地為10nm以上且30nm以下。
另外，氧化物半導體膜342也可以為非晶，也可以具有結晶性。例如，氧化物半導體膜是包括如下相的非單晶氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在本說明書等中，將包含c軸取向結晶的氧化物半導體膜稱為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)膜。
雖然CAAC-OS膜不是單晶，但是也不只由非晶形成。另外，雖然CAAC-OS膜包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
在CAAC-OS膜包含氧的情況下，也可以用氮取代氧的一部分。另外，構成CAAC-OS膜的各結晶部分的c軸也可以在固定方向上(例如，與形成CAAC-OS膜的基板面或CAAC-OS膜的表面等垂直的方向)一致。或者，構成CAAC-OS膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，與形成CAAC-OS膜的基板面或CAAC-OS膜的表面等垂直的方向)。
CAAC-OS膜根據其組成等而成為導體、半導體或絕緣體。另外，CAAC-OS膜根據其組成等而呈現對可見光的透明性或不透明性。
作為包含在上述CAAC-OS膜中的結晶部分的例子，也可以舉出如下結晶部分，該結晶部分被形成為膜狀，並且在該結晶部分中在從與膜表面或形成CAAC-OS膜的基板面垂直的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
接著，對使氧化物半導體膜342為CAAC-OS膜的方法進行說明。作為使氧化物半導體膜342為CAAC-OS膜的方法，例如可以採用如下兩種方法。第一方法是一邊加熱基板一邊形成氧化物半導體膜342的方法，而第二方法是將氧化物半導體膜342的成膜分為兩次並在第一成膜之後及在第二成膜之後分別進行熱處理的方法。
在一邊加熱基板一邊進行一次的氧化物半導體膜342的成膜的情況下，將基板溫度設定為100℃以上且600℃以下即可，較佳的是，將基板溫度設定為200℃以上且500℃以下。另外，藉由在形成氧化物半導體膜342時將加熱基板的溫度設定為高，可以形成結晶部分所占的比率高於非晶部分所占的比率的CAAC-OS膜。
另外，在將氧化物半導體膜342的成膜分兩次的情況下，在將基板溫度保持為100℃以上且450℃以下的狀態下，在絕緣膜324上形成第一層的氧化物半導體膜342，並且在氮、氧、稀有氣體或乾燥空氣的氛圍下進行550℃以上且低於基板的應變點的熱處理。藉由該熱處理，在第一層的氧化物半導體膜342的包括表面的區域中形成結晶 區域(包括板狀結晶)。並且，以比第一層的氧化物半導體膜342厚的厚度形成第二層的氧化物半導體膜342。然後，再次進行550℃以上且低於基板的應變點的熱處理，來以在包括表面的區域中形成有結晶區(包括板狀結晶)的第一層的氧化物半導體膜342為結晶生長的晶種向上方進行結晶生長，從而使整個第二層的氧化物半導體膜342晶化。另外，較佳的是，第一層的氧化物半導體膜342的厚度為1nm以上且10nm以下。
在採用上述成膜方法時，即使氧化物半導體膜342的厚度為5nm左右，也可以抑制短通道效應，所以是較佳的。
另外，包含在CAAC-OS膜中的結晶部分的結晶性受被形成面的粗糙度的影響，所以如上所述使絕緣膜324的表面盡可能地平坦較佳。另外，較佳的是，將絕緣膜324的表面的平均粗糙度例如設定為0.1nm以上且小於0.5nm。藉由使絕緣膜324的表面平坦化，可以提高包含在CAAC-OS膜中的結晶部分的連續性。另外，藉由使絕緣膜324的表面平坦化，可以形成結晶部分所占的比率高於非晶部分所占的比率的CAAC-OS膜。
在利用濺射法形成的氧化物半導體膜342中有時包含氫或水、含有羥基的化合物等。由於氫或水等容易形成施體能階，所以對於氧化物半導體來說氫或水等是雜質。因此，當利用濺射法形成氧化物半導體膜342時，較佳的是，盡可能地降低包含在氧化物半導體膜342中的氫濃度。
為了降低氫濃度，當形成氧化物半導體膜342時，藉由將濺射裝置的處理室的洩漏率設定為1×10-10Pa．m3/秒以下，可以減少在利用濺射法進行成膜的中途混入到氧化物半導體膜342中的雜質諸如鹼金屬、氫化物等。另外，藉由作為排氣系統使用吸附真空泵(例如，低溫泵等)，可以抑制鹼金屬、氫原子、氫分子、水、含有羥基的化合物或氫化物等雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以降低混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等鹼金屬的濃度。
一般地認為，由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量的金屬雜質也沒有問題，而也可以使用包含多量的鹼金屬諸如鈉(Na)等的廉價的鈉鈣玻璃(神谷、野村以及細野，“酸化物半導體物性 開発現狀(Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44,pp.621-633)。但是，這種意見不是適當的。因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化 物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的接合或擠進其接合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常開啟化、遷移率的降低等的電晶體特性的劣化，而且還產生特性偏差。尤其是在氧化物半導體膜中的氫濃度充分低時，該雜質所導致的電晶體的特性劣化及特性偏差的問題變得明顯。因此，當氧化物半導體膜中的氫濃度為1×1018/cm3以下，尤其是1×1017/cm3以下時，較佳的是，降低上述雜質的濃度。明確而言，利用二次離子質譜分析法測量的Na濃度較佳地為5×1016/cm3以下，更佳地為1×1016/cm3以下，進一步佳地為1×1015/cm3以下。同樣地，Li濃度較佳地為5×1015/cm3以下，更佳地為1×1015/cm3以下。同樣地，K濃度較佳地為5×1015/cm3以下，更佳地為1×1015/cm3以下。
作為供應到濺射裝置的處理室內的氛圍氣體，適當地使用去除了氫、水、含羥基的化合物或氫化物等雜質的高純度稀有氣體(典型為氬)、氧以及稀有氣體和氧的混合氣體。例如，氬的純度為9N(99.9999999%)以上(H2O低於0.1ppb，H2低於0.5ppb)，且露點為-121℃此外，氧的濃度為8N(99.999999%)以上(H2O低於1ppb，H2低於1ppb)，且露點為-112℃。此外，在使用稀有氣體和氧的混合氣體時，增大氧的流量比率較佳。
作為成膜條件的一個例子，可以採用如下條件：基板與靶材之間的距離為100mm；壓力為0.6Pa；直流(DC)功率為0.5kW；氧(氧流量比率為100%)氛圍下。另外，在使 用脈衝直流(DC)電源時，可以減少在成膜時產生的灰塵並可以實現均勻的膜厚度分佈，所以是較佳的。
藉由上述步驟，可以形成降低了氫的混入的氧化物半導體膜342。注意，即使使用濺射裝置，氧化物半導體膜342也包含不少氮。例如，藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物半導體膜342的氮濃度低於5×1018cm-3。
為了進一步減少氧化物半導體膜342中的水分或氫等雜質(脫水化或脫氫化)，較佳的是，對氧化物半導體膜342進行熱處理。例如，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧化性氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測量時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體膜342進行熱處理。另外，氧化性氛圍是指包含10ppm以上的氧化性氣體諸如氧、臭氧或氮化氧等的氛圍。此外，惰性氛圍是指上述氧化性氣體小於10ppm，還填充有氮或稀有氣體的氛圍。
熱處理的溫度例如是150℃以上且低於基板的應變點，較佳地為250℃以上且450℃以下，更佳地為300℃以上且450℃以下。處理時間是3分鐘至24小時。超過24小時的熱處理會導致生產率的降低，所以不是較佳的。
對用於熱處理的加熱裝置沒有特別的限制，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被 處理物的裝置。例如，可以使用電爐或如LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發射的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。
藉由進行熱處理，可以從氧化物半導體膜342釋放氫(水、包含羥基的化合物)等雜質。由此，可以降低氧化物半導體膜342中的雜質。
此外，由於藉由熱處理可以使不穩定的載子源的氫從氧化物半導體膜342脫離，所以可以抑制電晶體的臨界電壓的負向變動。再者，可以提高電晶體的可靠性。
接著，藉由光微影製程在氧化物半導體膜342上形成光阻掩罩，使用該光阻掩罩將氧化物半導體膜342蝕刻為所希望的形狀，而形成島狀的氧化物半導體膜342a(參照圖9B)。此外，該光阻掩罩除了光微影製程之外還可以適當地使用噴墨法、印刷法等而形成。較佳的是，以使氧化物半導體膜342a的端部成為錐形形狀的方式進行該蝕刻。藉由將島狀的氧化物半導體膜342a的端部形成為錐形形狀，在本製程以後的電晶體115的製造製程中，可以提高所形成的膜的覆蓋性，從而可以防止該膜的斷開。邊使該光阻掩罩縮小邊進行蝕刻來可以形成錐形形狀。
另外，雖然在本實施方式中對在形成氧化物半導體膜 342之後進行熱處理的情況進行說明，但是也可以在進行加工形成島狀的氧化物半導體膜342a之後進行熱處理。
接著，在氧化物半導體膜342a等上形成導電膜之後，藉由光微影製程在導電膜上形成光阻掩罩，並且使用該光阻掩罩將導電膜蝕刻為所希望的形狀，來形成源極電極或汲極電極344a、344b(參照圖9C)。
導電膜是後面成為源極電極及汲極電極的膜，並且可以使用鋁、鉻、銅、鈦、鉭、鉬、鎢等中的金屬材料形成。此外，也可以使用以上述金屬材料為成分的合金等形成。而且，還可以使用錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電膜既可以採用單層結構又可以採用兩層以上的疊層結構。例如，可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電膜採用鈦膜或氮化鈦膜的單層結構時，有容易將該導電膜加工成具有錐形形狀的源極電極或汲極電極344a、344b的優點。
此外，作為導電膜，可以使用氧化銦、氧化銦氧化錫(也稱為ITO)、氧化銦氧化鋅、氧化鋅、添加有鎵的氧化鋅、石墨烯等。
對導電膜選擇性地蝕刻來形成源極電極或汲極電極344a、344b(參照圖9C)。在此，源極電極或汲極電極344a用作電容元件的一對電極的一方。
較佳的是，以使所形成的源極電極或汲極電極344a、344b的端部成為錐形形狀的方式進行導電膜的蝕刻。這裏，較佳的是，將錐形角例如設定為30°以上且60°以下。藉由以使源極電極或汲極電極344a、344b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣膜的覆蓋性，且防止斷開。
電晶體的通道長度(L)取決於源極電極或汲極電極344a的下端部與源極電極或汲極電極344b的下端部之間的間隔。另外，在形成通道長度(L)短於25nm的電晶體的情況下，較佳的是，利用波長短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行形成掩模時的曝光。利用超紫外線的曝光的解析度高且景深大。因此，也可以將後面形成的電晶體的通道長度(L)設定為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。此外，藉由微型化，也可以降低儲存裝置的耗電量。
接著，以覆蓋源極電極或汲極電極344a、344b及氧化物半導體膜342a的方式形成閘極絕緣膜346(參照圖9D)。
閘極絕緣膜346可以利用CVD法或濺射法等形成。此外，作為閘極絕緣膜346可以使用氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭等。此外，作為閘極絕緣膜346，也可以使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))等高介電 常數(high-k)材料。閘極絕緣膜346既可以採用單層結構又可以採用組合上述材料的疊層結構。此外，雖然對閘極絕緣膜346的厚度沒有特別的限制，但是當將儲存裝置微型化時，較佳的是，將閘極絕緣膜346形成為較薄，以確保電晶體的工作。例如，當使用氧化矽時，可以將閘極絕緣膜346的厚度設定為1nm以上且100nm以下，較佳地設定為10nm以上且50nm以下。
另外，閘極絕緣膜346也可以使用包含第13族元素及氧的絕緣材料形成。較多的氧化物半導體材料包含第13族元素，並且包含第13族元素的絕緣材料與氧化物半導體材料的搭配良好。從而，藉由將包含第13族元素及氧的絕緣材料用於與氧化物半導體膜接觸的絕緣膜，可以保持與氧化物半導體膜之間的介面的良好狀態。
在此，包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以與包含鎵的氧化物半導體膜342a接觸的方式形成閘極絕緣膜346時，藉由將包含氧化鎵的材料用於閘極絕緣膜，可以保持氧化物半導體膜和閘極絕緣膜之間的良好的介面特性。另外，藉由接觸地設置氧化物半導體膜與包含氧化鎵的絕緣膜，可以減少氧化物半導體膜與 絕緣膜的介面中的氫的沉積。另外，在作為絕緣膜使用屬於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易透過水的特性，因此從防止水侵入到氧化物半導體膜中的角度來看，使用該材料是較佳的。
此外，在對氧化物半導體膜342(或氧化物半導體膜342a)進行熱處理時，在釋放氫等的同時也釋放包含在氧化物半導體膜342中的氧。由於釋放氧，在氧化物半導體膜342中會產生氧缺陷。由於氧缺陷的一部分成為施體，所以這會成為在氧化物半導體膜342中產生載子的原因，而會影響到電晶體的特性。
於是，較佳的是，作為接觸於氧化物半導體膜342a的閘極絕緣膜346，使用藉由熱處理使氧脫離的絕緣膜。
在本說明書等中，“藉由熱處理使氧脫離”是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中，換算為氧原子的氧脫離量(或釋放量)為1.0×1018cm-3以上，較佳地為3.0×1020cm-3以上。此外，“不藉由熱處理使氧脫離”是指在TDS分析中，換算為氧原子的氧脫離量(或釋放量)為低於1.0×1018cm-3。
以下說明利用TDS分析將氧放出量換算為氧原子來定量的測量方法。
當進行TDS分析時的氣體的脫離量與離子強度的積分值成正比。因此，從絕緣膜的離子強度的積分值與標準樣 品的基準值的比例，可以計算出氣體的脫離量。標準樣品的基準值是指在包含所定的密度的原子的樣品中，在相當於該原子的離子強度的積分值中該原子密度所占的比例。
例如，從對標準樣品的包含所定密度的氫的矽晶片的TDS分析結果及對絕緣膜的TDS分析結果，使用下述算式(5)可以算出絕緣膜中的氧分子的脫離量(No2)。在此，假定利用TDS分析來得到的被檢出為質量數32的所有氣體都是源自氧分子。作為質量數32的分子，可以舉出CH3OH，但是CH3OH存在的可能性低，所以在此不加考慮。另外，因為包含氧原子同位素的質量數為17的氧原子及質量數為18的氧原子的氧分子在自然界中的存在比例極微量，所以不加考慮。
NO2=NH2/SH2×SO2×α (5)
NH2是以密度換算從標準樣品脫離的氫分子的值。SH2是對標準樣品進行TDS分析時的離子強度的積分值。在此，將標準樣品的基準值設定為NH2/SH2。SO2是當對絕緣膜進行TDS分析時的離子強度的積分值。α是影響到TDS分析中的離子強度的係數。關於上述算式的詳細情況，參照日本專利申請公開平6-275697號公報。另外，上述氧脫離量的數值是使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W以包含1×1016cm-3的氫原子的矽晶片為標準樣品來測量的數值。
此外，在TDS分析中，氧的一部作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的離子化比率算出。另外，因為上述α包括氧分子的離子化比率，所以藉由評估氧分子的脫離量，可以估算出氧原子的脫離量。
注意，NO2是氧分子的脫離量。在絕緣膜中，當換算為氧原子時的氧脫離量成為氧分子的脫離量的2倍。
作為藉由熱處理使氧脫離的膜的一個例子，有氧過剩的氧化矽(SiOx(x>2))。氧過剩的氧化矽(SiOx(x>2))是指每單位體積的氧原子多於矽原子數的兩倍的氧化矽。每單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜學法測定的值。
藉由作為與氧化物半導體膜342a接觸的絕緣膜(例如，絕緣膜324、閘極絕緣膜346)使用藉由熱處理使氧脫離的絕緣膜，並在形成閘極絕緣膜346之後的任何製程之後進行熱處理，氧從絕緣膜324或閘極絕緣膜346脫離，從而可以向氧化物半導體膜342a供應氧。由此，可以填補產生在氧化物半導體膜342a中的氧缺損而降低氧缺損。因此，由於可以抑制在氧化物半導體膜342a中產生載子，所以可以抑制電晶體的特性變動。
接著，在閘極絕緣膜346上形成導電膜，然後藉由光微影製程在導電膜上形成光阻掩罩，並且使用該光阻掩罩將導電膜蝕刻為所希望的形狀，來形成閘極電極348a、電極348b(參照圖9D)。導電層用作電容元件的電極。導電膜可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料 或以上述金屬材料為主要成分的合金材料來形成。導電膜可以採用單層結構或疊層結構。
接著，在形成閘極電極348a及電極348b之後，將閘極電極348a、源極電極或汲極電極344a、344b用作掩模來對氧化物半導體膜342a添加賦予n型導電性的摻雜劑，而形成一對摻雜區349a、349b(參照圖10A)。此外，氧化物半導體膜342a中的夾在摻雜區349a與摻雜區349b之間的區域成為通道形成區。此外，通道形成區形成在氧化物半導體膜342a中的隔著閘極絕緣膜346重疊於閘極電極348a的區域中。
當為了形成摻雜區349a、349b添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族原子等。例如，在將氮用作摻雜劑的情況下，摻雜區349a、349b中的氮原子的濃度較佳地為5×1019/cm3以上且1×1022/cm3以下。添加有賦予n型導電性的摻雜劑的摻雜區349a、349b的導電性比氧化物半導體膜342a中的其他區域的導電性高。因此，藉由在氧化物半導體膜342a中設置摻雜區349a、349b，可以降低源極電極或汲極電極344a與源極電極或汲極電極344b之間的電阻。
接著，在閘極絕緣膜346、閘極電極348a及電極348b上形成絕緣膜350及絕緣膜352(參照圖10A)。絕緣膜350及絕緣膜352可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化 鉿、氧化鎵、氧化鋁等無機絕緣材料的材料；以及含有聚醯亞胺、丙烯酸樹脂等有機絕緣材料的材料。另外，較佳的是，作為絕緣膜350及絕緣膜352，使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由將絕緣膜350及絕緣膜352的介電常數設定為低，可以降低產生在佈線、電極等之間的電容，從而可以實現工作的高速化的緣故。例如，可以作為絕緣膜350使用含有無機材料的材料，而作為絕緣膜352使用含有有機材料的材料。
此外，由於氧化鋁膜對氫或水等具有阻擋作用，所以藉由將其用作絕緣膜350，可以防止從儲存裝置的外部侵入的氫或水等混入在氧化物半導體膜342a中，所以是較佳的。此外，由於氧化鋁膜對氧也具有阻擋作用，所以也可以抑制包含在氧化物半導體膜342a中的氧的外擴散。藉由作為絕緣膜350使用氧化鋁膜，可以在防止氫或水等混入到氧化物半導體膜342a中的同時，可以抑制包含在氧化物半導體膜342a中的氧的外擴散，所以可以抑制電晶體的電特性變動。
接著，在閘極絕緣膜346、絕緣膜350及絕緣膜352中形成到達源極電極或汲極電極344b的開口。藉由使用掩模等選擇性地進行蝕刻來形成該開口。然後，形成接觸於源極電極或汲極電極344b的導電膜。接著，藉由對導電膜進行蝕刻或CMP處理，來形成電極354(參照圖10B)。
接著，以覆蓋絕緣膜352且接觸於電極354的方式形 成佈線356(參照圖10B)。在使用PVD法或CVD法形成導電膜之後，對該導電膜進行加工來形成佈線356。另外，導電膜可以使用鋁、鉻、銅、鉭、鈦、鉬、鎢等金屬材料或以上述金屬材料為成分的合金等。再者，也可以使用錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
另外，也可以形成佈線356，而不使用電極354。例如，可以在包括絕緣膜350的開口的區域中藉由PVD法形成薄的鈦膜，然後埋入開口地形成鋁膜。在此藉由PVD法形成的鈦膜具有將被形成面的氧化膜(自然氧化膜等)還原並降低與下部電極等(在此，源極電極或汲極電極344b)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法形成銅膜。
藉由形成佈線356，也可以連接形成在下層的電晶體與形成在上層的電晶體(未圖示)。
藉由上述製程，完成具有使用氧化物半導體膜342a的電晶體115及電容元件116的記憶元件(參照圖10B)。
藉由利用上述製造方法，可以製造在使用氧化物半導體以外的半導體材料的電晶體上形成有使用氧化物半導體材料的電晶體的儲存裝置。
藉由使用上述製造方法，可以獲得氫或鹼金屬的雜質極少的氧化物半導體膜342a。如此，可以將包含在氧化物半導體膜342a中的氫濃度設定為5×1019atoms/cm3以下，較佳地設定為5×1018atoms/cm3以下，更佳地設定為5×1017atoms/cm3以 下。另外，以下示出包含在氧化物半導體膜342a中的Li、Na等鹼金屬及Ca等鹼土金屬等雜質濃度，明確而言，利用二次離子質譜分析法測量的Na濃度較佳地為5×1016/cm3以下，更佳地為1×1016/cm3以下，進一步佳地為1×1015/cm3以下。同樣地，Li濃度較佳地為5×1015/cm3以下，更佳地為1×1015/cm3以下。同樣地，K濃度較佳地為5×1015/cm3以下，更佳地為1×1015/cm3以下。
藉由使用這種氧化物半導體膜342a形成電晶體115(及電晶體117)，可以形成截止電流極小的電晶體。明確而言，可以使截止電流密度為100zA/μm以下，較佳地為10zA/μm以下。該截止電流密度值比在具有結晶性的矽膜中形成有通道的電晶體的截止電流密度值極低。如上所述，因為可以使電晶體115的截止電流極小，所以藉由將其用作用於圖1所示的記憶元件110及圖4所示的記憶元件160的儲存電路102、儲存電路103，可以在長期間保持儲存資料。
另外，因為根據本實施方式的電晶體具有較高的場效應遷移率，所以藉由將其用於圖1及圖4所示的電晶體115及電晶體117，可以使儲存電路102及儲存電路103進行高速工作。由此，在圖1及圖4所示的儲存裝置中，在停止電力供應之前，可以以短時間將資料從邏輯電路101轉移到儲存電路102及儲存電路103。另外，在再次開始電力供應之後，可以以短時間將資料從儲存電路102及儲存電路103放回到邏輯電路101。
在根據本發明的一個方式的記憶元件中，在包括通道形成在氧化物半導體以外的半導體膜中的電晶體的邏輯電路101、控制電路104、控制電路105及預充電電路108上可以形成包括通道形成在氧化物半導體膜中的電晶體115的儲存電路102及包括電晶體117的儲存電路103。如此，因為可以將通道形成在氧化物半導體膜中的電晶體115及電晶體117層疊在通道形成在氧化物半導體以外的半導體膜中的電晶體上，所以可以以三維方式構成記憶元件。因此，可以縮減記憶元件的二維平面上的面積。
作為非揮發性隨機存取記憶體，磁隧道結元件(MTJ(Magnetic Tunneling Junction)元件)已被廣泛地周知。MTJ元件是在配置於絕緣膜的上下的鐵磁體的磁化方向為平行時處於低電阻狀態而在配置於絕緣膜的上下的膜中的自旋方向為反平行時處於高電阻狀態來儲存資訊的元件。因此，MTJ元件的原理與根據本發明的一個方式的記憶元件的原理大相徑庭。表1示出MTJ元件與根據本發明的一個方式的記憶元件的對比。
MTJ元件有如下缺點：由於使用磁性材料，所以在居裏溫度(Curie Temperature)以上的溫度下失掉磁性。另外，由於MTJ元件利用電流而驅動，所以MTJ元件與矽雙極裝置搭配良好，但是雙極裝置不適於集體化。而且，MTJ元件也有如下問題：雖然寫入電流微少，但是記憶體的大電容化會引起耗電量的增大。
在原理上MTJ元件的磁場耐受性弱，所以在MTJ元件暴露於強磁場時，其磁化方向容易發生變化。另外，需 要控制因用於MTJ元件的磁性體的奈米尺寸化而發生的磁漲落(magnetic fluctuation)。
再者，由於MTJ元件使用稀土元素，所以在將形成MTJ元件的製程合併到形成對金屬污染敏感的矽半導體的製程時，需要相當注意。MTJ元件從每位的材料成本的觀點而言也被認為是昂貴的。
另一方面，除了形成通道的半導體材料為金屬氧化物這一點之外，本實施方式所示的使用氧化物半導體的電晶體的元件結構或工作原理與矽MOSFET相同。另外，使用氧化物半導體的電晶體具有如下特徵：不受磁場的影響，也不會產生軟錯誤。據此，可以說使用氧化物半導體的電晶體與矽積體電路的匹配性非常好。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式3
在本實施方式中，說明具有與實施方式2不同的結構的使用氧化物半導體材料的電晶體。
圖11A所示的電晶體411具有：形成在基底膜412上的源極電極或汲極電極414a、414b；形成在源極電極或汲極電極414a、414b上的氧化物半導體膜413；氧化物半導體膜413、源極電極或汲極電極414a、414b上的閘極絕緣膜415；在閘極絕緣膜415上的與氧化物半導體膜413重疊的位置設置的閘極電極416；以及在閘極電極416上覆 蓋氧化物半導體膜413的保護絕緣膜417。
圖11A所示的電晶體411是閘極電極416形成在氧化物半導體膜413上的頂閘型電晶體，並是源極電極或汲極電極414a、414b形成在氧化物半導體膜413下的底接觸型電晶體。並且，在電晶體411中，源極電極或汲極電極414a、414b不重疊於閘極電極416，因此能夠抑制形成在源極電極或汲極電極414a、414b與閘極電極416之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜413具有一對摻雜區418a、418b，該一對摻雜區418a、418b藉由在形成閘極電極416之後對氧化物半導體膜413添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜413中的隔著閘極絕緣膜415重疊於閘極電極416的區域是通道形成區419。在氧化物半導體膜413中，在一對摻雜區418a、418b之間設置有通道形成區419。當為了形成摻雜區418a、418b添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻、硼等。
例如，在將氮用作摻雜劑的情況下，摻雜區418a、418b中的氮原子的濃度較佳地為5×1019/cm3以上且1×1022/cm3以下。
添加有賦予n型導電性的摻雜劑的摻雜區418a、418b的導電性比氧化物半導體膜413中的其他區域的導電性高。因此，藉由在氧化物半導體膜413中設置摻雜區418a、418b，可以降低源極電極或汲極電極414a、414b之間的 電阻。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體膜413的情況下，藉由在添加氮之後以300℃以上且600℃以下的溫度進行加熱處理，使摻雜區418a、418b中的氧化物半導體具有纖鋅礦型結晶結構。藉由使摻雜區418a、418b中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高摻雜區418a、418b的導電性，而降低源極電極或汲極電極414a、414b之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極或汲極電極414a、414b之間的電阻，在將氮用作摻雜劑的情況下，較佳的是，將摻雜區418a、418b中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體膜413也可以由CAAC-OS膜構成。在氧化物半導體膜413由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜413的導電率，因此可以降低源極電極或汲極電極414a、414b之間的電阻。
並且，藉由降低源極電極或汲極電極414a、414b之間的電阻，即使進行電晶體411的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體411的微型化，可以縮小使用該電晶體的半導體裝置所占的面積，從而可以提高每單位面積的電晶體個數。
圖11B所示的電晶體421具有：形成在基底膜422上的氧化物半導體膜423；形成在氧化物半導體膜423上的源極電極或汲極電極424a、424b；氧化物半導體膜423、源極電極或汲極電極424a、424b上的閘極絕緣膜425；在閘極絕緣膜425上設置在與氧化物半導體膜423重疊的位置的閘極電極426；以及在閘極電極426上覆蓋氧化物半導體膜423的保護絕緣膜427。再者，電晶體421還具有設置在閘極電極426的側面的由絕緣膜形成的側壁430a、430b。
圖11B所示的電晶體421是閘極電極426形成在氧化物半導體膜423上的頂閘型電晶體，並是源極電極或汲極電極424a、424b形成在氧化物半導體膜423上的頂接觸型電晶體。並且，在電晶體421中，與電晶體411同樣，源極電極或汲極電極424a、424b不重疊於閘極電極426，因此可以抑制形成在源極電極或汲極電極424a、424b與閘極電極426之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜423具有一對高濃度摻雜區428a、428b及一對低濃度摻雜區429a、429b，該一對高濃度摻雜區428a、428b及一對低濃度摻雜區429a、429b藉由在形成閘極電極426之後對氧化物半導體膜423添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜423中的隔著閘極絕緣膜425重疊於閘極電極426的區域是通道形成區431。在氧化物半導體膜423中，在一對高濃度摻雜區428a、428b之間設置有一對低濃度摻雜區 429a、429b，並且在一對低濃度摻雜區429a、429b之間設置有通道形成區431。並且，一對低濃度摻雜區429a、429b設置在氧化物半導體膜423中的隔著閘極絕緣膜425與側壁430a、430b重疊的區域中。
高濃度摻雜區428a、428b及低濃度摻雜區429a、429b可以與上述電晶體411所具有的摻雜區418a、418b的情況同樣使用離子植入法來形成。作為用來形成高濃度摻雜區428a、428b的摻雜劑的種類，可以參照摻雜區418a、418b的情況。
例如，在將氮用作摻雜劑的情況下，較佳的是，高濃度摻雜區428a、428b中的氮原子的濃度為5×1019/cm3以上且1×1022/cm3以下。另外，例如，在將氮用作摻雜劑的情況下，較佳的是，低濃度摻雜區429a、429b中的氮原子的濃度為5×1018/cm3以上且低於5×1019/cm3。
添加有賦予n型導電性的摻雜劑的高濃度摻雜區428a、428b的導電性比氧化物半導體膜423中的其他區域的導電性高。因此，藉由在氧化物半導體膜423中設置高濃度摻雜區428a、428b，可以降低源極電極或汲極電極424a、424b之間的電阻。另外，藉由將低濃度摻雜區429a、429b設置在通道形成區431和高濃度摻雜區428a、428b之間，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體膜423的情況下，藉由在添加氮之後以300℃以上 且600℃以下左右的溫度進行加熱處理，使高濃度摻雜區428a、428b中的氧化物半導體具有纖鋅礦型結晶結構。再者，藉由上述加熱處理，根據氮的濃度有時也使低濃度摻雜區429a、429b具有纖鋅礦型結晶結構。藉由使高濃度摻雜區428a、428b中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度摻雜區428a、428b的導電性，並降低源極電極或汲極電極424a、424b之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極或汲極電極424a、424b之間的電阻，在將氮用作摻雜劑的情況下，較佳的是，將高濃度摻雜區428a、428b中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體膜423也可以由CAAC-OS膜構成。在氧化物半導體膜423由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜423的導電率，因此可以降低源極電極或汲極電極424a、424b之間的電阻。
並且，藉由降低源極電極或汲極電極424a、424b之間的電阻，即使實現電晶體421的微型化，也可以確保高導通電流和高速工作。另外，藉由實現電晶體421的微型化，可以縮小使用該電晶體的儲存單元所占的面積而提高單元陣列的每單位面積的儲存容量。
圖11C所示的電晶體441具有：形成在基底膜442上的源極電極或汲極電極444a、444b；形成在源極電極或汲極電極444a、444b上的用作活性層的氧化物半導體膜443；氧化物半導體膜443、源極電極或汲極電極444a、444b上的閘極絕緣膜445；以及在閘極絕緣膜445上設置在與氧化物半導體膜443重疊的位置的閘極電極446；以及在閘極電極446上覆蓋氧化物半導體膜443的保護絕緣膜447。再者，電晶體441還具有設置於閘極電極446的側面的由絕緣膜形成的側壁450a、450b。
圖11C所示的電晶體441是閘極電極446形成在氧化物半導體膜443上的頂閘型電晶體，並是源極電極或汲極電極444a、444b形成在氧化物半導體膜443下的底接觸型電晶體。並且，在電晶體441中，與電晶體411同樣，源極電極或汲極電極444a、444b不重疊於閘極電極446，因此可以抑制形成在源極電極或汲極電極444a、444b與閘極電極446之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜443具有一對高濃度摻雜區448a、448b及一對低濃度摻雜區449a、449b，該一對高濃度摻雜區448a、448b及一對低濃度摻雜區449a、449b藉由在形成閘極電極446之後對氧化物半導體膜443添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜443中的隔著閘極絕緣膜445重疊於閘極電極446的區域是通道形成區451。在氧化物半導體膜443中，在一對高濃度摻雜區448a、448b之間設置有一對低濃度摻雜區 449a、449b，並且在一對低濃度摻雜區449a、449b之間設置有通道形成區451。並且，一對低濃度摻雜區449a、449b設置在氧化物半導體膜443中的隔著閘極絕緣膜445重疊於側壁450a、450b的區域中。
高濃度摻雜區448a、448b及低濃度摻雜區449a、449b可以與上述電晶體411所具有的摻雜區418a、418b的情況同樣使用離子植入法來形成。作為用來形成高濃度摻雜區448a、448b的摻雜劑的種類，可以參照摻雜區418a、418b的情況。
例如，在將氮用作摻雜劑的情況下，較佳的是，高濃度摻雜區448a、448b中的氮原子的濃度為5×1019/cm3以上且1×1022/cm3以下。另外，例如，在將氮用作摻雜劑的情況下，較佳的是，低濃度摻雜區449a、449b中的氮原子的濃度為5×1018/cm3以上且低於5×1019/cm3。
添加有賦予n型導電性的摻雜劑的高濃度摻雜區448a、448b的導電性比氧化物半導體膜443中的其他區域的導電性高。因此，藉由在氧化物半導體膜443中設置高濃度摻雜區448a、448b，可以降低源極電極或汲極電極444a、444b之間的電阻。另外，藉由在通道形成區451和高濃度摻雜區448a、448b之間設置低濃度摻雜區449a、449b，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體膜443的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，使高濃度摻雜區 448a、448b中的氧化物半導體具有纖鋅礦型結晶結構。再者，藉由上述加熱處理，根據氮濃度有時也使低濃度摻雜區449a、449b具有纖鋅礦型結晶結構。藉由使高濃度摻雜區448a、448b中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度摻雜區448a、448b的導電性，而降低源極電極或汲極電極444a、444b之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極或汲極電極444a、444b之間的電阻，在將氮用作摻雜劑的情況下，較佳的是，將高濃度摻雜區448a、448b中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體膜443也可以由CAAC-OS膜構成。在氧化物半導體膜443由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜443的導電率，因此可以降低源極電極或汲極電極444a、444b之間的電阻。
並且，藉由降低源極電極或汲極電極444a、444b之間的電阻，即使實現電晶體441的微型化，也可以確保高導通電流和高速工作。另外，藉由實現電晶體441的微型化，可以縮小使用該電晶體的半導體裝置所占的面積而提高每單位面積的電晶體個數。
另外，作為在使用氧化物半導體的電晶體中使用自對準 製程製造用作源極區或汲極區的高濃度摻雜區的方法之一，已公開了使氧化物半導體膜的表面露出並進行氬電漿處理來降低氧化物半導體膜中的暴露於電漿的區域的電阻率的方法(S.Jeon et al.“180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications：用於高密度圖像傳感器的栅極長度為180nm的非晶InGaZnO薄膜晶體管”，IEDM Tech.Dig.,pp.504-507,2010)。
但是，在上述製造方法中，在形成閘極絕緣膜之後，需要部分地去除閘極絕緣膜，以使成為源極區或汲極區的部分露出。因此，在去除閘極絕緣膜時，下層的氧化物半導體膜也被部分地過蝕刻，而成為源極區或汲極區的部分的厚度減薄。其結果，源極區或汲極區的電阻增加，並且容易產生過蝕刻所導致的電晶體的特性故障。
為了進行電晶體的微型化，需要採用加工精度高的乾蝕刻法。但是，在採用不能充分確保氧化物半導體膜與閘極絕緣膜的選擇比的乾蝕刻法時，容易顯著發生上述過蝕刻。
例如，如果氧化物半導體膜具有充分厚的厚度，就過蝕刻也不成為問題，但是在將通道長度設定為200nm以下時，為了防止短通道效應，需要將氧化物半導體膜中的成為通道形成區的部分的厚度設定為20nm以下，較佳地設定為10nm以下。在處理這種厚度薄的氧化物半導體膜時，氧化物半導體膜的過蝕刻不是佳的，這是因為氧化物半 導體膜的過蝕刻會導致上述源極區或汲極區的電阻增加、電晶體的特性故障的緣故。
但是，如本發明的一個方式，藉由在不使氧化物半導體膜露出且使閘極絕緣膜殘留的情況下對氧化物半導體膜添加摻雜劑，可以防止氧化物半導體膜的過蝕刻而減輕對氧化物半導體膜造成的過剩的損傷。另外，也可以將氧化物半導體膜與閘極絕緣膜的介面保持為清潔。因此，可以提高電晶體的特性及可靠性。
另外，較佳的是，作為與氧化物半導體膜相比位於下層的基底膜或與氧化物半導體膜相比位於上層的保護絕緣膜，使用對鹼金屬、氫及氧的阻擋性高的材料。例如，作為具有高阻擋性的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氧化鋁膜、氧氮化鋁膜或氮氧化鋁膜等。作為基底膜及保護絕緣膜，也可以採用：阻擋性高的絕緣膜的單層或疊層；或者阻擋性高的絕緣膜與阻擋性低的絕緣膜的疊層。
藉由使用阻擋性高的絕緣膜覆蓋氧化物半導體膜，可以防止雜質從外部侵入並防止氧從氧化物半導體膜中脫離。因此，可以提高電晶體的可靠性。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式4
在本實施方式中，說明含有如下結晶的氧化物半導體(也稱為CAAC-OS：C Axis Aligned Crystalline Oxide Semiconductor：c軸取向結晶氧化物半導體)膜，該結晶進行c軸取向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，並且在ab面上a軸或b軸的方向不同(即，以c軸為中心旋轉)。
以下，參照圖12A至圖15B詳細說明含在CAAC-OS膜中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖12A至圖15B中，以上方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖12A至圖12E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖12A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖12A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖12A的上一半及下一半中分別具有三個四配位O。圖12A所示的小組的電荷為0。
圖12B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖12B的上一半及下一半分別具有一個四配位O。另外，因為In也具有五配位，所以可以採用圖12B所示的結構。圖12B所示的小組的電荷為0。
圖12C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖12C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖12C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖12C所示的小組的電荷為0。
圖12D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖12D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖12D所示的小組的電荷為+1。
圖12E示出包括兩個Zn的小組。在圖12E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖12E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖12A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖12B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖12C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣， 金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。此外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖13A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖13B示出由三個中組構成的大組。另外，圖13C示出從c軸方向上觀察圖13B的層結構時的原子排列。
在圖13A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖13A中，以①表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖13A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖13A中，構成In-Sn-Zn-O類層結構的中組具有 如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包括Sn的小組的電荷為+1。因此，為了形成包括Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖12E所示的包括兩個Zn的小組。例如，因為如果對於一個包括Sn的小組有包括兩個Zn的一個小組則電荷被消除，而可以使層結構的總電荷成為0。
明確而言，藉由反復圖13B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，除此之外，當採用四元類金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元類金屬氧化物的In-Ga-Zn-O類氧 化物(也寫為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；二元類金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物等時也同樣。
例如，圖14A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖14A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向觀察到圖14B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五 配位)的電荷分別是+3、+2、+3，所以包括In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖14A所示的中組，還可以採用組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖14B所示的大組來可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO3(ZnO)n(n是自然數)表示。
在n=1(InGaZnO4)時，例如會得到圖15A所示的結晶結構。另外，在圖15A所示的結晶結構中，如圖12B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
另外，在n=2(InGaZn2O5)時，例如會得到圖15B所示的結晶結構。另外，在圖15B所示的結晶結構中，如圖12B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
如上所述，包含在CAAC-OS膜中的結晶會得到各種結構。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式5
在本實施方式中，對電晶體的場效應遷移率進行說明。
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，由下述算式(6)表示測定出來的場效應遷移率μ。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式(7)表示其關係。
在此，e是基本電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id由下述算式(8)表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。當將上述算式的雙邊用Vg除，且對雙邊取對數時，下述算式(9)表示其關係。
算式(9)的右邊是Vg的函數。由上述算式可知，根據以縱軸為ln(Id/Vg)並以橫軸為1/Vg的直線的傾斜度可以求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據算式(6)及算式(7)可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm2/Vs左右。但是，可以估計在半導體內部及半導體和絕緣膜之間的介面沒有缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1由下述算式(10)表示。
在此，D是閘極方向上的電場，且B、l是常數。B及l可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，l=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓得到提高)時，算式(6)的第二項也增加，所以遷移率μ1降低。
圖16示出對一種電晶體的遷移率μ2進行計算而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且將氧化物半導體的能隙、電子親和力、相對介電常數以及厚度分別設定為2.8電子伏特、4.7電子伏特、15以及15nm。上述值藉由測量利用濺射法形成的薄膜而得到。
再者，將閘極的功函數、源極的功函數以及汲極的功函數分別設定為5.5電子伏特、4.6電子伏特以及4.6電子伏特。此外，將閘極絕緣層的厚度及相對介電常數分別設定為100nm及4.1。通道長度及通道幅度都為10μm，而汲極電壓Vd為0.1V。
如圖16所示，當閘極電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散射變大，所以遷移率下降。另外，為了降低介面散射，較佳的是，使半導體層的表面在原子級上具有平坦性(Atonic Layer Flatness)。
圖17A至圖19C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。 另外，圖20A及圖20B示出用於計算的電晶體的剖面結構。圖20A及圖20B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區1103a及半導體區1103c。半導體區1103a及半導體區1103c的電阻率為2×10-3Ω cm。
圖20A所示的電晶體形成在基底絕緣層1101及以埋入在基底絕緣層1101中的方式形成的由氧化鋁形成的埋入絕緣物1102上。電晶體包括半導體區1103a、半導體區1103c、夾在它們之間且成為通道形成區的本質半導體區1103b以及閘極電極1105。閘極電極1105的寬度為33nm。
電晶體在閘極電極1105和半導體區1103b之間具有閘極絕緣膜1104，在閘極電極1105的雙側面具有側壁絕緣層1106a及側壁絕緣層1106b，並且在閘極電極1105的上部具有用來防止閘極電極1105與其他佈線的短路的絕緣層1107。側壁絕緣層的寬度為5nm。此外，以接觸於半導體區1103a及半導體區1103c的方式具有源極電極或汲極電極1108a、1108b。另外，該電晶體的通道寬度為40nm。
圖20B所示的電晶體與圖20A所示的電晶體的相同之處為：形成在基底絕緣層1101及由氧化鋁形成的埋入絕緣物1102上；包括半導體區1103a、半導體區1103c、夾在它們之間的本質半導體區1103b、寬度為33nm的閘極電極1105、閘極絕緣膜1104、側壁絕緣層1106a及側壁絕緣層1106b、絕緣層1107以及源極電極或汲極電極 1108a、1108b。
圖20A所示的電晶體與圖20B所示的電晶體的不同之處為側壁絕緣層1106a及側壁絕緣層1106b下的半導體區的導電型。雖然在圖20A所示的電晶體中側壁絕緣層1106a及側壁絕緣層1106b下的半導體區為呈現n+導電型的半導體區1103a及半導體區1103c，但是在圖20B所示的電晶體中側壁絕緣層1106a及側壁絕緣層1106b下的半導體區為本質半導體區1103b。換言之，在圖20B所示的半導體層中，設置有既不與半導體區1103a(半導體區1103c)也不與閘極電極1105重疊的具有Loff的寬度的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。如圖式所示，偏置長度與側壁絕緣層1106a(側壁絕緣層1106b)的寬度相同。
用於計算的其他參數為上述參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖17A至17C示出圖20A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極的電位差)依賴性。將汲極電壓(汲極與源極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
圖17A為閘極絕緣膜的厚度為15nm時的圖，圖17B為閘極絕緣膜的厚度為10nm時的圖，並且圖17C為閘極絕緣膜的厚度為5nm時的圖。閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面 ，遷移率μ的峰值或導通狀態下的汲極電流Id(導通電流)沒有顯著的變化。可知當閘極電壓為1V左右時汲極電流超過記憶元件等所需要的10μA。
圖18A至圖18C示出在圖20B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖18A為閘極絕緣膜的厚度為15nm時的圖，圖18B為閘極絕緣膜的厚度為10nm時的圖，並且圖18C為閘極絕緣膜的厚度為5nm時的圖。
另外，圖19A至圖19C示出在圖20B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖19A為閘極絕緣膜的厚度為15nm時的圖，圖19B為閘極絕緣膜的厚度為10nm時的圖，並且圖19C為閘極絕緣膜的厚度為5nm時的圖。
無論是哪一種結構，閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值以及導通電流沒有顯著的變化。
另外，偏置長度Loff越增加，遷移率μ的峰值越降低，即在圖17A至圖17C中遷移率μ的峰值為80cm2/Vs左右，在圖18A至圖18C中遷移率μ的峰值為60cm2/Vs左右，並且在圖19A至圖19C中遷移率μ的峰值為40cm2/Vs左右 。此外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而降低，但是其降低要比截止電流的降低平緩得多。此外，可知當閘極電壓為1V左右時汲極電流超過記憶元件等所需要的10μA。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式6
在本實施方式中，說明可以用於根據本發明的一個方式的儲存裝置的使用氧化物半導體的電晶體的電特性及截止電流。
圖21A及圖21B示出電晶體(樣品1及樣品2)的俯視圖及剖面圖。圖21A是電晶體的俯視圖，而圖21B是對應於圖21A的點劃線A-B的剖面圖。
圖21B所示的電晶體包括：基板600；設置在基板600上的基底絕緣膜602；設置在基底絕緣膜602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606及一對電極614上的閘極絕緣膜608；以隔著閘極絕緣膜608與氧化物半導體膜606重疊的方式設置的閘極電極610；以覆蓋閘極絕緣膜608及閘極電極610的方式設置的層間絕緣膜616；藉由設置在閘極絕緣膜608及層間絕緣膜616中的開口部與一對電極614連接的佈線618；以及以覆蓋層間絕緣膜616及佈線618的方式設置的保護膜620。
作為基板600可以使用玻璃基板，作為基底絕緣膜 602可以使用氧化矽膜，作為氧化物半導體膜606可以使用In-Sn-Zn-O膜，作為一對電極614可以使用鎢膜，作為閘極絕緣膜608可以使用氧化矽膜，作為閘極電極610可以使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜616可以使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線618可以使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜620可以使用聚醯亞胺膜。
另外，在具有圖21A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的寬度稱為Lov。與此相同，將一對電極614從氧化物半導體膜606超出的部分稱為dW。
以下對圖21B所示的結構的電晶體(樣品1及樣品2)的製造方法進行說明。
首先，在氬氛圍下對基板600表面進行電漿處理。使用濺射裝置，對基板600一側施加200W(RF)的偏壓電力，來進行3分鐘的電漿處理。
接著，在保持真空的狀態下形成用作基底絕緣膜602的厚度為300nm的氧化矽膜。
使用濺射裝置在氧氛圍下將電力設定為1500W(RF)來形成氧化矽膜。作為靶材使用石英靶材。另外，將成膜時的基板加熱溫度設定為100℃。
接著，對基底絕緣膜602表面進行CMP處理，來進行平坦化直到成為Ra=0.2nm左右。
接著，在平坦化了的基底絕緣膜602上形成厚度為 15nm的用作氧化物半導體膜的In-Sn-Zn-O膜。
在氬：氧=2：3[體積比]的混合氛圍下使用濺射裝置並將電力設定為100W(DC)來形成In-Sn-Zn-O膜。作為靶材，使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。
接著，只對樣品2進行650℃的加熱處理。作為加熱處理，首先在氮氛圍下進行1小時的加熱處理，然後在保持溫度的狀態下還在氧氛圍下進行1小時的加熱處理。
接著，藉由光微影製程對氧化物半導體膜進行加工來形成氧化物半導體膜606。
接著，在氧化物半導體膜606上形成50nm厚的鎢膜。
使用濺射裝置在氬氛圍下將電力設定為1000W(DC)來形成鎢膜。另外，成膜時的基板加熱溫度為200℃。
接著，藉由光微影製程對鎢膜進行加工來形成一對電極614。
接著，形成用作閘極絕緣膜608的100nm厚的氧化矽膜。另外，將氧化矽膜的相對介電常數設定為3.8。
作為閘極絕緣膜608的氧化矽膜可以藉由與基底絕緣膜602相同的方法形成。
接著，在閘極絕緣膜608上依次形成15nm厚的氮化鉭膜及135nm厚的鎢膜。
使用濺射裝置在氬：氮=5：1的混合氛圍下將電力設定為1000W(DC)來形成氮化鉭膜。另外，在成膜時不加熱 基板。
使用濺射裝置在氬氛圍下將電力設定為4000W(DC)來形成鎢膜。另外，將成膜時的基板加熱溫度設定為200℃。
接著，藉由光微影製程對氮化鉭膜及鎢膜進行加工來形成閘極電極610。
接著，在閘極絕緣膜608及閘極電極610上形成厚度為300nm的成為層間絕緣膜616的氧氮化矽膜。
使用PCVD設備在甲矽烷：一氧化二氮=1：200的混合氛圍下將電力設定為35W(RF)來形成成為層間絕緣膜616的氧氮化矽膜。另外，將成膜時的基板加熱溫度設定為325℃。
接著，藉由光微影製程對成為層間絕緣膜616的氧氮化矽膜進行加工。
接著，形成成為層間絕緣膜616的厚度為1500nm的感光聚醯亞胺。
接著，使用在對成為層間絕緣膜616的氧氮化矽膜進行光微影製程時使用的光掩模來對成為層間絕緣膜616的感光聚醯亞胺進行曝光，然後進行顯影，為了使感光聚醯亞胺膜硬化而進行加熱處理，而將其與氧氮化矽膜層疊來形成層間絕緣膜616。在氮氛圍下以300℃的溫度進行加熱處理。
接著，依次形成50nm厚的鈦膜、100nm厚的鋁膜及5nm厚的鈦膜。
使用濺射裝置在氬氛圍下將電力設定為1000W(DC)來形成上述兩個鈦膜。注意，在成膜時不加熱基板。
使用濺射裝置在氬氛圍下將電力設定為1000W(DC)來形成鋁膜。注意，在成膜時不加熱基板。
接著，藉由光微影法對鈦膜、鋁膜及鈦膜進行加工來形成佈線618。
接著，形成作為保護膜620的1500nm厚的感光聚醯亞胺膜。
接著，利用在佈線618的光微影製程中使用的光掩模對感光聚醯亞胺進行曝光，然後進行顯影，而在保護膜620中形成使佈線618露出的開口部。
接著，為了使感光聚醯亞胺膜硬化，進行加熱處理。加熱處理藉由與對用於層間絕緣膜616的感光聚醯亞胺膜進行的加熱處理相同的方法進行。
藉由上述製程可以製造圖21B所示的結構的電晶體(樣品1及樣品2)。
接著，說明評價圖21B所示的結構的電晶體(樣品1及樣品2)的電特性時的結果。
測定圖21B所示的結構的電晶體(樣品1及樣品2)中的Vg-Id特性。圖22A示出樣品1的結果，而圖22B示出樣品2的結果。另外，用於測定的電晶體是如下電晶體，即通道長度L為3μm，通道寬度W為10μm，一側的Lov為3μm(總計6μm)，一側的dW為3μm(總計6μm)。另外，Vd為10V。
在對樣品1與樣品2進行比較時，可知：如樣品2所示，藉由在形成氧化物半導體膜之後進行加熱處理，電晶體的場效應遷移率得到提高。可以認為這是因為藉由進行加熱處理來降低氧化物半導體膜中的雜質濃度。因此，藉由在形成氧化物半導體膜之後進行加熱處理來降低氧化物半導體膜中的雜質濃度，可以提高電晶體的場效應遷移率。
接著，說明評價可以用於根據本發明的一個方式的儲存裝置的電晶體(每通道寬度1μm)的截止電流而得到的結果。
在用於測定的電晶體中，通道長度L為3μm，通道寬度W為10μm，Lov為2μm，並且dW為0μm。
圖23示出電晶體的截止電流與測定時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
以下簡單地說明電晶體的截止電流的測定方法。在此，為了方便起見，將測定目標的電晶體稱為第一電晶體。
第一電晶體的汲極與浮動閘極FG連接，並且浮動閘極FG與第二電晶體的閘極連接。
首先，使第一電晶體處於截止狀態，接著對浮動閘極FG施加電荷。另外，對第二電晶體施加固定的汲極電壓。
此時，浮動閘極FG的電荷藉由第一電晶體逐漸洩漏 。在浮動閘極FG的電荷洩漏時，第二電晶體的源電位產生變化。根據該對時間的源電位的變化量而估計從第一電晶體洩漏的電荷量，從而可以測定截止電流。
根據圖23可知：在測定時的基板溫度為85℃時，電晶體的截止電流為2×10-21A/μm(2zA/μm)。
如上所述，可知根據本實施方式的電晶體的截止電流極小。
藉由將根據本實施方式的電晶體用於圖1及圖4所示的電晶體115及電晶體117，可以在長期間保持節點M及節點N所儲存的電位。另外，在圖1及圖4所示的儲存裝置中，在停止電力供應之後，可以將邏輯電路101的節點O及節點P所儲存的電位儲存在節點M及節點N中。
另外，因為根據本實施方式的電晶體具有較高的場效應遷移率，所以藉由將其用於圖1及圖4所示的電晶體115及電晶體117，可以使儲存電路102及儲存電路103進行高速工作。因此，在圖1及圖4所示的儲存裝置中，可以在停止電力供應之前以短時間將資料從邏輯電路101轉移到儲存電路102及儲存電路103。另外，在再次開始電力供應之後，可以以短時間將資料從儲存電路102及儲存電路103放回到邏輯電路101。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式7
在本實施方式中，說明使用上述實施方式所示的儲存 裝置的信號處理電路的結構。
圖24示出根據本發明的一個方式的信號處理電路的一個例子。信號處理電路至少具有一個或多個運算電路和一個或多個儲存裝置。明確地說，圖24所示的信號處理電路500具有運算電路501、運算電路502、儲存裝置503、儲存裝置504、儲存裝置505、控制裝置506、電源控制電路507以及儲存裝置508。
運算電路501及運算電路502包括進行簡單的邏輯運算的邏輯電路、加法器、乘法器以及各種運算電路等。另外，儲存裝置503用作當在運算電路501中進行運算處理時暫時儲存資料的暫存器。儲存裝置504用作當在運算電路502中進行運算處理時暫時儲存資料的暫存器。
另外，儲存裝置505可以用作主記憶體，而可以將控制裝置506所執行的程式以資料形式儲存，或者，可以儲存來自運算電路501和運算電路502的資料。
控制裝置506是對信號處理電路500所具有的運算電路501、運算電路502、儲存裝置503、儲存裝置504儲存裝置505以及儲存裝置508的工作進行總括控制的電路。另外，雖然在圖24中示出控制裝置506為信號處理電路500的一部分的結構，但是也可以將控制裝置506設置在信號處理電路500的外部。
另外，也可以在停止向儲存裝置供應電源電壓的同時，停止向與該儲存裝置進行資料的發送/接收的運算電路或控制電路供應電源電壓。例如，在運算電路501和儲存 裝置503不進行工作時，也可以停止向運算電路501及儲存裝置503供應電源電壓。
另外，電源控制電路507控制供應到信號處理電路500所具有的運算電路501、運算電路502、儲存裝置503、儲存裝置504、儲存裝置505、控制裝置506以及儲存裝置508的電源電壓的大小。另外，當停止電源電壓的供應時，用來停止電源電壓的供應的切換元件既可以設置在電源控制電路507中，又可以設置在運算電路501、運算電路502、儲存裝置503、儲存裝置504、儲存裝置505、控制裝置506以及儲存裝置508的每一個中。在採用後者的結構的情況下，電源控制電路507不需要必須設置在根據本發明的一個方式的信號處理電路中。
另外，較佳的是，在作為主記憶體的儲存裝置505與控制裝置506之間設置用作高速緩衝記憶體的儲存裝置508。藉由設置高速緩衝記憶體，可以減少對低速的主記憶體的存取而使運算處理等信號處理高速化。
藉由作為儲存裝置503、儲存裝置504、儲存裝置508的每一個使用根據本發明的一個方式的儲存裝置，即使短時間停止電源電壓的供應也可以保持儲存裝置的資料。另外，因為不需要將儲存在儲存裝置中的資料轉移到外部的非揮發性儲存裝置，所以可以以短時間停止電源電壓的供應。另外，在再次開始電源電壓的供應之後，也可以以短時間將儲存在儲存裝置中的資料恢復為停止電源電壓的供應之前的狀態。藉由將上述儲存裝置503、儲存裝置504 、儲存裝置508用於信號處理電路500，在短時間停止電力供應時可以抑制耗電量。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式8
可以將根據本發明的一個方式的儲存裝置或信號處理電路用於多種電子裝置(還包括遊戲機)。作為電子裝置，例如可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的監視器、數位相機、數位攝像機等影像拍攝裝置、數位相框、行動電話機(也稱為行動電話、行動電話裝置)、可攜式遊戲機、移動資訊終端、音頻再生裝置、彈子機等大型遊戲機等。對安裝有在上述實施方式中說明的儲存裝置或信號處理電路的電子裝置的例子進行說明。
圖25A示出膝上型個人電腦，由主體911、外殼912、顯示部913以及鍵盤914等構成。在外殼912的內部安裝有根據本發明的一個方式的儲存裝置或信號處理電路。因此，在短時間停止電力供應時，可以抑制膝上型個人電腦的耗電量。
圖25B示出可攜式資訊終端(PDA)，在主體921中設置有顯示部923、外部介面925以及操作按鈕924等。另外，還具備操作可攜式資訊終端的觸控筆922。在主體921的內部安裝有根據本發明的一個方式的儲存裝置或信號處理電路。因此，在短時間停止電力供應時，可以抑制可攜式資訊終端的耗電量。
圖25C示出電子書閱讀器的一例。例如，電子書閱讀器930由兩個外殼，即外殼931及外殼932構成。外殼931及外殼932由軸部935形成為一體，且可以以該軸部935為軸進行開閉工作。藉由採用這種結構，可以進行如紙的書籍那樣的工作。
外殼931組裝有顯示部933，而外殼932組裝有顯示部934。顯示部933及顯示部934的結構既可以是顯示連屏畫面的結構，又可以是顯示不同的畫面的結構。藉由採用顯示不同的畫面的結構，例如在右邊的顯示部(圖25C中的顯示部934)中可以顯示文章，而在左邊的顯示部(圖25C中的顯示部933)中可以顯示影像。在外殼931和外殼932中的至少一方的內部安裝有根據本發明的一個方式的儲存裝置或信號處理電路。因此，在短時間停止電力供應時，可以抑制電子書閱讀器的耗電量。
此外，在圖25C中示出外殼932具備操作部等的例子。例如，在外殼932中具備電源開關936、操作鍵937、揚聲器938等。利用操作鍵937可以翻頁。注意，在與外殼的顯示部相同的平面上可以設置鍵盤、指向裝置等。另外，也可以採用在外殼的背面或側面具備外部連接端子(耳機端子、USB端子等)、記錄媒體插入部等的結構。再者，電子書閱讀器930也可以具有電子詞典的功能。
此外，電子書閱讀器930也可以採用能夠以無線的方式收發資訊的結構。還可以採用以無線的方式從電子書籍伺服器購買所希望的書籍資料等，然後下載的結構。
圖25D示出行動電話，由外殼940及外殼941的兩個外殼構成。外殼941具備顯示面板942、揚聲器943、麥克風944、指向裝置946、影像拍攝用透鏡947、外部連接端子948等。此外，外殼940具備對行動電話進行充電的太陽能電池949、外部儲存槽950等。另外，在外殼941內組裝有天線。在外殼940和外殼941中的至少一方的內部安裝有根據本發明的一個方式的儲存裝置或信號處理電路。因此，在短時間停止電力供應時，可以抑制行動電話的耗電量。
另外，顯示面板942具備觸摸屏，在圖25D中，使用虛線示出作為影像而被顯示出來的多個操作鍵945。另外，還安裝有用來將由太陽能電池949輸出的電壓升壓到各電路所需的電壓的升壓電路。
顯示面板942根據使用方式適當地改變顯示的方向。另外，由於在與顯示面板942同一面上設置有影像拍攝用透鏡947，所以可以實現可視電話。揚聲器943及麥克風944不侷限於音頻通話，還可以進行可視通話、錄音、再生等。再者，滑動外殼940和外殼941而可以處於如圖25D那樣的展開狀態和重疊狀態，所以可以實現適於攜帶的小型化。
外部連接端子948可以與AC適配器及各種電纜如USB電纜等連接，並可以進行充電及與個人電腦等的資料通訊。另外，藉由將記錄媒體插入外部儲存槽950中，可以對應於更大量資料的保存及移動。
另外，除了上述功能以外還可以具有紅外線通信功能、電視接收功能等的行動電話。
圖25E示出數位攝像機，其由主體956、顯示部(A)955、取景器951、操作開關952、顯示部(B)953以及電池954等構成。在主體956的內部安裝有根據本發明的一個方式的儲存裝置或信號處理電路。因此，在短時間停止電力供應時，可以抑制數位攝像機的耗電量。
圖25F示出電視機的一個例子。在電視機960中，外殼961組裝有顯示部962。利用顯示部962可以顯示影像。此外，在此示出利用支架963支撐外殼961的結構。在外殼961的內部安裝有根據本發明的一個方式的儲存裝置或信號處理電路。因此，在短時間停止電力供應時，可以抑制電視機的耗電量。
可以藉由利用外殼961所具備的操作開關或另行提供的遙控器進行電視機960的操作。另外，也可以採用在遙控器中設置顯示部的結構，該顯示部顯示從該遙控器輸出的資訊。
另外，電視機960採用具備接收機、數據機等的結構。可以藉由利用接收機接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，從而也可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間或在接收者之間等)的資訊通信。
本實施方式可以與上述實施方式適當地組合而實施。
100‧‧‧儲存裝置
101‧‧‧邏輯電路
102‧‧‧儲存電路
103‧‧‧儲存電路
104‧‧‧控制電路
105‧‧‧控制電路
106‧‧‧開關
107‧‧‧開關
108‧‧‧預充電電路
110‧‧‧記憶元件
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
114‧‧‧電晶體
115‧‧‧電晶體
116‧‧‧電容元件
117‧‧‧電晶體
118‧‧‧電容元件
119‧‧‧電晶體
120‧‧‧電晶體
121‧‧‧電晶體
122‧‧‧電晶體
123‧‧‧電晶體
124‧‧‧電晶體
125‧‧‧電晶體
126‧‧‧電晶體
127‧‧‧電晶體
150‧‧‧儲存裝置
160‧‧‧記憶元件
200‧‧‧儲存裝置
210‧‧‧儲存單元陣列
211‧‧‧驅動電路
212‧‧‧驅動電路
300‧‧‧基板
302‧‧‧絕緣膜
304‧‧‧半導體膜
304a‧‧‧半導體膜
304b‧‧‧半導體膜
306a‧‧‧閘極絕緣膜
306b‧‧‧閘極絕緣膜
308‧‧‧雜質區
310‧‧‧雜質區
312a‧‧‧閘極電極
312b‧‧‧閘極電極
314a‧‧‧雜質區
314b‧‧‧雜質區
316a‧‧‧雜質區
316b‧‧‧雜質區
318a‧‧‧側壁絕緣膜
318b‧‧‧側壁絕緣膜
318c‧‧‧側壁絕緣膜
318d‧‧‧側壁絕緣膜
320a‧‧‧雜質區
320b‧‧‧雜質區
322a‧‧‧雜質區
322b‧‧‧雜質區
324‧‧‧絕緣膜
342‧‧‧氧化物半導體膜
342a‧‧‧氧化物半導體膜
344a‧‧‧源極電極或汲極電極
344b‧‧‧源極電極或汲極電極
346‧‧‧閘極絕緣膜
348a‧‧‧閘極電極
348b‧‧‧電極
349a‧‧‧摻雜區
349b‧‧‧摻雜區
350‧‧‧絕緣膜
352‧‧‧絕緣膜
354‧‧‧電極
356‧‧‧佈線
411‧‧‧電晶體
412‧‧‧基底膜
413‧‧‧氧化物半導體膜
414a‧‧‧源極電極或汲極電極
414b‧‧‧源極電極或汲極電極
415‧‧‧閘極絕緣膜
416‧‧‧閘極電極
417‧‧‧保護絕緣膜
418a‧‧‧摻雜區
418b‧‧‧摻雜區
419‧‧‧通道形成區
421‧‧‧電晶體
422‧‧‧基底膜
423‧‧‧氧化物半導體膜
424a‧‧‧源極電極或汲極電極
424b‧‧‧源極電極或汲極電極
425‧‧‧閘極絕緣膜
426‧‧‧閘極電極
427‧‧‧保護絕緣膜
428a‧‧‧高濃度摻雜區
428b‧‧‧高濃度摻雜區
429a‧‧‧低濃度摻雜區
429b‧‧‧低濃度摻雜區
430a‧‧‧側壁
430b‧‧‧側壁
431‧‧‧通道形成區
441‧‧‧電晶體
442‧‧‧基底膜
443‧‧‧氧化物半導體膜
444a‧‧‧源極電極或汲極電極
444b‧‧‧源極電極或汲極電極
445‧‧‧閘極絕緣膜
446‧‧‧閘極電極
447‧‧‧保護絕緣膜
448a‧‧‧高濃度摻雜區
448b‧‧‧高濃度摻雜區
449a‧‧‧低濃度摻雜區
449b‧‧‧低濃度摻雜區
450a‧‧‧側壁
450b‧‧‧側壁
451‧‧‧通道形成區
500‧‧‧信號處理電路
501‧‧‧運算電路
502‧‧‧運算電路
503‧‧‧儲存裝置
504‧‧‧儲存裝置
505‧‧‧儲存裝置
506‧‧‧控制裝置
507‧‧‧電源控制電路
508‧‧‧儲存裝置
600‧‧‧基板
602‧‧‧基底絕緣膜
606‧‧‧氧化物半導體膜
608‧‧‧閘極絕緣膜
610‧‧‧閘極電極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
911‧‧‧主體
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧鍵盤
921‧‧‧主體
922‧‧‧觸控筆
923‧‧‧顯示部
924‧‧‧操作按鈕
925‧‧‧外部介面
930‧‧‧電子書閱讀器
931‧‧‧外殼
932‧‧‧外殼
933‧‧‧顯示部
934‧‧‧顯示部
935‧‧‧軸部
936‧‧‧電源開關
937‧‧‧操作鍵
938‧‧‧揚聲器
940‧‧‧外殼
941‧‧‧外殼
942‧‧‧顯示面板
943‧‧‧揚聲器
944‧‧‧麥克風
945‧‧‧操作鍵
946‧‧‧指向裝置
947‧‧‧影像拍攝用透鏡
948‧‧‧外部連接端子
949‧‧‧太陽能電池
950‧‧‧外部儲存槽
951‧‧‧取景器
952‧‧‧操作開關
953‧‧‧顯示部(B)
954‧‧‧電池
955‧‧‧顯示部(A)
956‧‧‧主體
960‧‧‧電視機
961‧‧‧外殼
962‧‧‧顯示部
963‧‧‧支架
1101‧‧‧基底絕緣層
1102‧‧‧絕緣物
1103a‧‧‧半導體區
1103b‧‧‧半導體區
1103c‧‧‧半導體區
1104‧‧‧閘極絕緣膜
1105‧‧‧閘極電極
1106a‧‧‧側壁絕緣層
1106b‧‧‧側壁絕緣層
1107‧‧‧絕緣層
1108a‧‧‧源極電極或汲極電極
1108b‧‧‧源極電極或汲極電極
在圖式中：圖1是儲存裝置的電路圖；圖2是示出儲存裝置的工作的時序圖；圖3是示出儲存裝置的工作的時序圖；圖4是儲存裝置的電路圖；圖5是儲存單元陣列的電路圖；圖6是示出儲存裝置的工作的時序圖；圖7A至圖7E是示出儲存裝置的製造方法的圖；圖8A至圖8D是示出儲存裝置的製造方法的圖；圖9A至圖9D是示出儲存裝置的製造方法的圖；圖10A及圖10B是示出儲存裝置的製造方法的圖；圖11A至圖11C是電晶體的剖面圖；圖12A至圖12E是說明氧化物材料的結晶結構的圖；圖13A至圖13C是說明氧化物材料的結晶結構的圖；圖14A至圖14C是說明氧化物材料的結晶結構的圖；圖15A及圖15B是說明氧化物材料的結晶結構的圖；圖16是說明藉由計算得到的遷移率的閘極電壓依賴性的圖；圖17A至圖17C是說明藉由計算得到的汲極電流和遷移率的閘極電壓依賴性的圖；圖18A至圖18C是說明藉由計算得到的汲極電流和遷移率的閘極電壓依賴性的圖；圖19A至圖19C是說明藉由計算得到的汲極電流和遷 移率的閘極電壓依賴性的圖；圖20A及圖20B是用於計算的電晶體的剖面結構的圖；圖21A及圖21B是電晶體的俯視圖及剖面圖；圖22A及圖22B是示出電晶體的特性的圖；圖23是示出電晶體的特性的圖；圖24是信號處理電路的方塊圖；圖25A至圖25F是電子裝置的圖。
100‧‧‧儲存裝置
101‧‧‧邏輯電路
102‧‧‧儲存電路
103‧‧‧儲存電路
104‧‧‧控制電路
105‧‧‧控制電路
106‧‧‧開關
107‧‧‧開關
108‧‧‧預充電電路
110‧‧‧記憶元件
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
114‧‧‧電晶體
115‧‧‧電晶體
116‧‧‧電容元件
117‧‧‧電晶體
118‧‧‧電容元件
119‧‧‧電晶體
120‧‧‧電晶體
121‧‧‧電晶體
122‧‧‧電晶體
123‧‧‧電晶體
124‧‧‧電晶體
125‧‧‧電晶體
126‧‧‧電晶體
127‧‧‧電晶體
S1‧‧‧控制信號
S2‧‧‧控制信號
D‧‧‧資料
DB‧‧‧資料
R‧‧‧節點
O‧‧‧節點
P‧‧‧節點
Q‧‧‧節點
N‧‧‧節點

Claims (12)

  1. 一種半導體裝置，包括：包括第一電晶體及電容元件的儲存電路；包括第二電晶體、第三電晶體、第四電晶體及第五電晶體的邏輯電路；以及包括第六電晶體的控制電路，其中，該第一電晶體的第一端子與該電容元件的一方的電極電連接，該第一電晶體的第二端子與該第二電晶體的第一端子、該第三電晶體的第一端子、該第四電晶體的閘極、該第五電晶體的閘極及該第六電晶體的閘極電連接，該第二電晶體的第二端子與該第四電晶體的第一端子及該第六電晶體的第一端子電連接，該第三電晶體的第二端子與該第五電晶體的第一端子電連接，並且，該第二電晶體的閘極及該第三電晶體的閘極與該第四電晶體的第二端子及該第五電晶體的第二端子電連接。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體包括氧化物半導體。
  3. 根據申請專利範圍第2項之半導體裝置，其中該氧化物半導體包括選自銦、鎵、錫和鋅中的兩種以上的元素。
  4. 根據申請專利範圍第1項之半導體裝置，還包括預 充電電路，其中，該預充電電路的第一端子與該第一電晶體的該第一端子、該第二電晶體的該第一端子、該第三電晶體的該第一端子、該第四電晶體的該閘極、該第五電晶體的該閘極及該第六電晶體的該閘極電連接，並且，該預充電電路的第二端子與該第二電晶體的該閘極、該第三電晶體的該閘極、該第四電晶體的該第二端子及該第五電晶體的該第二端子電連接。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第三電晶體和該第五電晶體都是p通道型電晶體。
  6. 根據申請專利範圍第1項之半導體裝置，其中以矩陣狀配置多個該半導體裝置。
  7. 一種半導體裝置，包括：應控制信號將資料信號輸出到邏輯電路的開關；在供應第一電源電壓的期間保持該資料信號的該邏輯電路；根據該資料信號將第二電源電位輸出到該邏輯電路的控制電路；以及應第二控制信號儲存該資料信號的非揮發性儲存電路，其中，在停止該第一電源電壓的供應的期間，該非揮發性儲存電路儲存該資料信號。
  8. 根據申請專利範圍第7項之半導體裝置，其中該非揮發性儲存電路包括電晶體及電容元件，並且該電晶體包 括氧化物半導體。
  9. 根據申請專利範圍第8項之半導體裝置，其中該氧化物半導體包括選自銦、鎵、錫和鋅中的兩種以上的元素。
  10. 根據申請專利範圍第7項之半導體裝置，還包括將預充電電位供應到該邏輯電路的預充電電路。
  11. 根據申請專利範圍第7項之半導體裝置，其中該邏輯電路包括反相器電路。
  12. 根據申請專利範圍第7項之半導體裝置，其中以矩陣狀配置多個該半導體裝置。
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